データ再生回路およびデータ再生装置
【課題】 デジタルＰＬＬを用いながら、処理速度の高速化を円滑に図り得るデータ再生回路およびデータ再生装置を提供する。
【解決手段】 ＡＤＣ３０から出力されるデジタルデータは、一旦、メモリ７０に格納された後、デジタルＰＬＬ４１、デジタルイコライザ５１および２値化回路６１からなる第１の信号処理系と、デジタルＰＬＬ４２、デジタルイコライザ５２および２値化回路６２からなる第２の信号処理系にデータユニット毎に順番に出力され、第１の信号処理系と第２の信号処理系によって並列的に処理される。このため、Ａ／Ｄサンプリングするための固定クロックよりも数段低い周波数の動作クロックにて、第１の信号処理系と第２の信号処理系を動作させることができる。この動作クロックの周波数ｆ２は、最も低くは、固定クロックの周波数ｆ１の１／２をやや越える程度とすることができる。
【解決手段】 ＡＤＣ３０から出力されるデジタルデータは、一旦、メモリ７０に格納された後、デジタルＰＬＬ４１、デジタルイコライザ５１および２値化回路６１からなる第１の信号処理系と、デジタルＰＬＬ４２、デジタルイコライザ５２および２値化回路６２からなる第２の信号処理系にデータユニット毎に順番に出力され、第１の信号処理系と第２の信号処理系によって並列的に処理される。このため、Ａ／Ｄサンプリングするための固定クロックよりも数段低い周波数の動作クロックにて、第１の信号処理系と第２の信号処理系を動作させることができる。この動作クロックの周波数ｆ２は、最も低くは、固定クロックの周波数ｆ１の１／２をやや越える程度とすることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ再生回路およびデータ再生装置に関するものであって、特に、デジタルＰＬＬ（Phase Lock Loop）の処理速度を高速化する際に用いて好適なものである。
【背景技術】
【０００２】
ディスク再生装置のＰＬＬとして、従来より、アナログ方式のＰＬＬが用いられている。しかし、アナログ方式のＰＬＬは、ノイズによる影響を受け易く、また、温度変化等の環境変化に弱いといった欠点を有している。これに対し、デジタル方式のＰＬＬは、ノイズによる影響を受け難く、温度変化等の環境変化にも特性が左右され難い。また、高集積化を図りやすくＬＳＩに実装する際に有利であるとのメリットを有している。
【０００３】
図１５に、デジタルＰＬＬを内蔵するディスク再生装置の構成例を示す。
【０００４】
ディスク１に記録されたデータは、光ピックアップ２によって読み取られる。光ピックアップ２は、ディスク１からの反射光を光検出器にて受光して再生ＲＦ信号を生成し、生成した再生ＲＦ信号を増幅回路１０に出力する。
【０００５】
増幅回路１０は、光ピックアップ２から供給される再生ＲＦ信号を増幅してアナログＢＰＦ２０に出力する。アナログＢＰＦ２０は、再生ＲＦ信号のノイズ成分を除去してＡＤＣ３０に出力する。ＡＤＣ３０は、固定クロック（周波数：ｆ１）に応じて再生ＲＦ信号をサンプリングし、サンプル値をデジタルデータに変換してデジタルＰＬＬ４０に出力する。
【０００６】
デジタルＰＬＬ４０は、ＡＤＣ３０から入力されるデジタルデータに補間処理を施して、適正サンプリングタイミングにおけるデジタルデータ（リサンプルデータ）を生成し、生成したリサンプルデータをデジタルイコライザ５０に出力する。
【０００７】
デジタルイコライザ５０は、デジタルＰＬＬ４０から供給されるリサンプルデータに波形等化処理を施して２値化回路６０に出力する。２値化回路６０は、デジタルイコライザ５０から供給されたリサンプルデータを復号して１、０の２値化データを生成出力する。ここで、２値化回路６０は、復号処理として、たとえば、ビタビ復号処理を実行する。
【特許文献１】特許第３３３６０９号公報
【特許文献２】特開２０００−１４９４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、光ディスクおよびそのドライブ装置においては、ディスクの高密度化および高容量化とともに、再生速度の高速化（４倍速、８倍速、等）が求められている。再生速度の高速化は、特に、ＰＣ（Personal Computer）用途としてドライブ装置を用いる場合に、高い付加価値を与える。
【０００９】
しかし、このように高速化を図ろうとする場合、デジタルＰＬＬの処理速度が一つの問題となる。デジタルＰＬＬでは、データ補間処理において多値演算が行われるため、演算コストが大きくなる。特に、ＩＩＲ型（帰還型）のループフィルタを用いて位相差データのフィルタリングを行うと、ループフィルタの演算コストがかなり大きくなり、動作クロックの周波数を大きく引き上げることができない。このため、ＰＬＬにおける処理の高速化が阻害される。
【００１０】
そこで、本発明は、デジタルＰＬＬを用いながら、処理速度の高速化を円滑に図り得るデータ再生回路およびデータ再生装置を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上記課題に鑑み本発明は、それぞれ以下の特徴を有する。
【００１２】
第１の発明は、デジタルＰＬＬを用いるデータ再生回路において、Ａ／Ｄ（Analog to Digital）変換されたデジタルデータを格納するメモリと、前記メモリから読み出されたデジタルデータに位相情報に基づく補間処理を施して正規のサンプリングタイミングにおけるデジタルデータを取得する複数のデジタルＰＬＬと、前記メモリに格納されたデジタルデータを所定のデータユニットずつ順次前記複数のデジタルＰＬＬに振り分けて供給する制御回路とを有することを特徴とする。
【００１３】
第２の発明は、第１の発明に係るデータ再生回路において、前記制御回路は、前記一のデジタルＰＬＬにて処理される前記データユニットを当該デジタルＰＬＬに供給するに先立って当該データユニットの直前のデータユニットの一部を当該デジタルＰＬＬに供給することを特徴とする。
【００１４】
第３の発明は、第２の発明に係るデータ再生回路において、前記制御回路は、前記直前のデータユニットの終端部のデジタルデータを前記一のデジタルＰＬＬに供給することを特徴とする。
【００１５】
第４の発明は、第１ないし第３の発明のうち何れか一つの発明に係るデータ再生回路において、前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬ以外の他のデジタルＰＬＬにおける初期の位相情報として用いることを特徴とする。
【００１６】
第５の発明は、第４の発明に係るデータ再生回路において、前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬにて処理される前記データユニットに続くデータユニットを処理するデジタルＰＬＬの初期の位相情報として用いることを特徴とする。
【００１７】
第６の発明は、デジタルＰＬＬを内蔵するデータ再生装置において、Ａ／Ｄ（Analog to Digital）変換されたデジタルデータを格納するメモリと、前記メモリから読み出されたデジタルデータに位相情報に基づく補間処理を施して正規のサンプリングタイミングにおけるデジタルデータを取得する複数のデジタルＰＬＬと、前記メモリに格納されたデジタルデータを所定のデータユニットずつ順次前記複数のデジタルＰＬＬに振り分けて供給する制御回路と、前記複数のデジタルＰＬＬから出力されるデジタルデータを処理して１系統の２値化データを生成する信号処理回路とを有することを特徴とする。
【００１８】
第７の発明は、第６の発明に係るデータ再生装置において、前記制御回路は、前記一のデジタルＰＬＬにて処理される前記データユニットを当該デジタルＰＬＬに供給するに先立って当該データユニットの直前のデータユニットの一部を当該デジタルＰＬＬに供給することを特徴とする。
【００１９】
第８の発明は、第７の発明に係るデータ再生装置において、前記制御回路は、前記直前のデータユニットの終端部のデジタルデータを前記一のデジタルＰＬＬに供給することを特徴とする。
【００２０】
第９の発明は、第６ないし第８の発明のうち何れか一つの発明に係るデータ再生装置において、前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬ以外の他のデジタルＰＬＬにおける初期の位相情報として用いることを特徴とする。
【００２１】
第１０の発明は、第９の発明に係るデータ再生装置において、前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬにて処理される前記データユニットに続くデータユニットを処理するデジタルＰＬＬの初期の位相情報として用いることを特徴とする。
【００２２】
第１１の発明は、第６ないし第１０の発明のうち何れか一つの発明に係るデータ再生装置において、前記信号処理回路は、前記複数のデジタルＰＬＬに対応して配された複数のデジタルイコライザを有することを特徴とする。
【００２３】
第１２の発明は、第１１の発明に係るデータ再生装置において、前記信号処理回路は、前記複数のデジタルイコライザに対応して配された複数の２値化回路を有することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、複数のデジタルＰＬＬによって並列的に処理が行われるため、それぞれのデジタルＰＬＬに入力される動作クロックの周波数を、Ａ／Ｄサンプリング周波数に比べて数段低く設定することができる。たとえば、２つのデジタルＰＬＬを配する場合には、Ａ／Ｄサンプリング周波数の１／２をやや越える程度にまで、デジタルＰＬＬの動作クロック周波数を低減させることができる。
【００２５】
従って、本発明によれば、ディスク再生装置の倍速化に応じて円滑に、ＰＬＬの処理速度を高めることができる。
【００２６】
また、第２、第３の発明および第７、第８の発明の発明によれば、処理対象のデータユニットを処理するに先立ってＰＬＬの位相引き込みが行われるため、処理対象のデータユニットに対する処理を安定化させることができる。特に、第３および第８の発明によれば、直前のデータユニットの終端部のデジタルデータを用いて位相引き込みが行われるため、処理対象のデータユニットに対する処理に移行する際には、それに応じた位相に引き込みがなされている。よって、処理対象のデータユニットに対する処理を当初から安定して行うことができる。
【００２７】
さらに、第４、第５の発明および第９、第１０の発明の発明によれば、一のデジタルＰＬＬ回路にて取得した位相情報を、他のデジタルＰＬＬにおける初期位相として用いることにより、位相引き込みの迅速化を図ることができる。特に、一のデジタルＰＬＬ回路にて取得した位相情報を、次のデータユニットを処理するデジタルＰＬＬの初期位相として用いる場合には、適正位相に対する初期位相の誤差を小さく抑えることができるため、さらなる位相引き込みの迅速化を図ることができる。
【００２８】
本発明の特徴は、以下に示す実施の形態の説明により更に明らかとなろう。なお、以下の実施の形態には、２つのデジタルＰＬＬを用いて並列処理を行う場合の実施形態が示されている。ただし、以下の実施の形態は、あくまでも、本発明を具体化する際の一つの例示であって、本発明ないし各構成要件の用語の意義は、以下の実施の形態に記載されたものに制限されるものではない。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態につき図面を参照して説明する。
【００３０】
図１に、実施の形態に係るディスク再生装置の構成を示す。なお、上記従来例で示した図１５の構成と同一部分には同一符号を付し、説明を省略する。
【００３１】
図において、メモリ７０は、メモリコントローラ８０からの制御を受けて、ＡＤＣ３０から入力されるデジタルデータを順次記憶する。また、記憶したデジタルデータを、所定単位のデータユニット毎に、デジタルＰＬＬ４１またはデジタルＰＬＬ４２の何れか一方に出力する。メモリコントローラ８０は、メモリ７０に対する書き込み制御を行うとともに、タイミングコントローラ９０からの指令に応じて、メモリ７０に対する読み出し制御を行う。
【００３２】
タイミングコントローラ９０は、デジタルＰＬＬ４１、４２に対するデジタルデータの読み出しタイミングを規定する指令をメモリコントローラ８０に出力するとともに、デジタルＰＬＬ４１、デジタルイコライザ５１、２値化回路６１から構成される第１の信号処理系と、デジタルＰＬＬ４２、デジタルイコライザ５２、２値化回路６２から構成される第２の信号処理系に対し、動作タイミングを規定する指令を出力する。さらに、タイミングコントローラ９０は、第１の信号処理系（２値化回路６１）から入力される２値化データと第２の信号処理系（２値化回路６２）から入力される２値化データの何れか一方を選択して一系統化するための、データ選択タイミングを規定する指令をセレクタ１００に出力する。
【００３３】
セレクタ１００は、第１の信号処理系および第２の処理系から入力される２値化データをバッファリングするとともに、タイミングコントローラ９０からの指令に応じて何れか一方のデータを選択し、これらを１系統化して、後段回路（復調回路、等）に出力する。
【００３４】
デジタルＰＬＬ４１、デジタルイコライザ５１および２値化回路６１から構成される第１の信号処理系と、デジタルＰＬＬ４２、デジタルイコライザ５２および２値化回路６２から構成される第２の信号処理系は、上記図１５におけるデジタルＰＬＬ４０、デジタルイコライザ５０および２値化回路６０から構成される信号処理系と同様の処理を行う。
【００３５】
なお、本実施の形態では、後述の如く、第１の信号処理系と第２の信号処理系によって並列的に信号処理が行われる。このため、Ａ／Ｄサンプリングするための固定クロックよりも数段低い周波数の動作クロックにて、第１の信号処理系と第２の信号処理系を動作させることができる。すなわち、第１の信号処理系と第２の信号処理系に入力される動作クロックの周波数ｆ２は、固定クロックの周波数ｆ１に比べて、ｆ２＜ｆ１となっている。この動作クロックの周波数ｆ２は、最も低くは、ｆ１／２をやや越える程度とすることができる。
【００３６】
図２に、デジタルＰＬＬ４１とデジタルＰＬＬ４２の構成を示す。
【００３７】
デジタルＰＬＬ４１、４２は、それぞれ、データ補間回路４１１、４２１、デジタル位相比較器４１２、４２２、ループフィルタ４１３、４２３および補間位相情報発生器４１４、４２４から構成されている。
【００３８】
データ補間回路４１１、４２１は、メモリ７０から入力されるデジタルデータと、補間位相情報発生器４１４、４２４から入力される位相情報（ＰＨ２）を用いて、データ補間タイミング（リサンプルタイミング）におけるデータ（リサンプルデータ）を算出し、算出したリサンプルデータをデジタルイコライザ５１、５２に出力する。
【００３９】
デジタル位相比較器４１２、４２２は、データ補間回路４１１、４２１から供給されるリサンプルデータをもとに、図３に示す如く、再生信号波形のエッジ、すなわち、再生信号波形とスライスレベル（ゼロレベル）の交点位置を判別し、判別したエッジの位置と、これを挟む前後のリサンプルタイミングの中間タイミングとの間の位相差（ΔＰ）を検出して、これを、ループフィルタ４１３、４２３に出力する。
【００４０】
ループフィルタ４１３、４２３は、位相差データ（ΔＰ）の高周波成分を遮断して直流化し、これを補間位相情報発生器４１４、４２４に出力する。
【００４１】
補間位相情報発生器４１４、４２４は、ループフィルタ４１３、４２３から供給されたデータ（位相差データ）に応じて、上記エッジの位相差を補償するよう、リサンプルタイミングの周期を調整し、調整後のリサンプルタイミングの周期を示す位相情報（ＰＨ２）（図３参照）をデータ補間回路４１１、４２１に出力する。
【００４２】
図４は、データ補間回路４１１、４２１における処理動作を示すものである。
【００４３】
データ補間回路４１１、４２１は、メモリ７０から入力されるデジタルデータ（以下、“ＡＤデータ”と称する）と、これを１クロック遅延させたＡＤデータとの間で補間処理を行う。同図では、一連のＡ／Ｄデータ（Ｄ０、Ｄ１、…）のうち、Ｄ２−Ｄ３間、Ｄ５−Ｄ６間、Ｄ９−Ｄ１０間、Ｄ１１−Ｄ１２間、Ｄ１４−Ｄ１５間にて補間が行われ、リサンプルデータが生成されている。
【００４４】
図５に、補間処理の具体的内容を示す。
【００４５】
補間処理においては、ＡＤデータの各タイミングにおける位相ＰＨ０と補間位相情報発生器４１４、４２４から供給される位相ＰＨ２が大小比較され、その結果に応じて、リサンプルデータが生成される。
【００４６】
図５を参照して、たとえば、ＡＤデータ（Ｄ０）のタイミングにおける位相ＰＨ０がＰＨ０＝０であるとすると、次のＡＤデータ（Ｄ１）のタイミングにおける位相ＰＨ０は、一つ前のＡＤデータ（Ｄ０）における位相ＰＨ０（＝０）に動作クロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１）として求められる。求められた位相ＰＨ０は、補間位相情報発生器４１４、４２４から供給される位相ＰＨ２と比較される。このとき、ＰＨ０≦ＰＨ２であれば、補間は行われない。図５の場合、ＡＤデータ（Ｄ１）のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１）は、ＰＨ０＜ＰＨ２であるので、このタイミングにおいては、補間は行われない。
【００４７】
次のＡＤデータ（Ｄ２）のタイミングにおいても、同様に、このＡＤデータ（Ｄ２）のタイミングにおける位相ＰＨ０が、一つ前のＡＤデータ（Ｄ１）における位相ＰＨ０（＝０＋ＰＨ１）に動作クロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１＋ＰＨ１）として求められ、これが、補間位相情報発生器４１４、４２４から供給される位相ＰＨ２と比較される。この場合も、ＡＤデータ（Ｄ２）のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１）は、ＰＨ０＜ＰＨ２であるので、このタイミングにおいても、補間は行われない。
【００４８】
さらに、次のＡＤデータ（Ｄ３）のタイミングにおいても、同様に、このＡＤデータ（Ｄ３）のタイミングにおける位相ＰＨ０が、一つ前のＡＤデータ（Ｄ２）における位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１）に動作クロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１＋ＰＨ１＋ＰＨ１）として求められ、これが、補間位相情報発生器４１４、４２４から供給される位相ＰＨ２と比較される。この場合、ＡＤデータ（Ｄ３）のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１）は、ＰＨ０＞ＰＨ２の関係にあるので、このＡＤデータ（Ｄ３）のタイミングにおいて、補間が行われる。
【００４９】
この場合、ＡＤデータ（Ｄ３）のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１）から位相ＰＨ２が減算され、減算結果（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１−ＰＨ２）が、このＡＤデータ（Ｄ３）のタイミングにおける位相ＰＨ０に再設定される。そして、図５の左上に示すように、Ｄ２とＤ３の値と、ＰＨ０とＰＨ１とを用いながら、比例計算によりＸが求められ、求めたＸをＤ２に加算して、ＡＤデータ（Ｄ３）のタイミングからＰＨ０だけ戻ったリサンプルタイミングにおけるリサンプルデータが求められる。
【００５０】
次のＡＤデータ（Ｄ４）のタイミングにおいては、一つ前のＡＤデータ（Ｄ３）にて求めた位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１−ＰＨ２）にＡ／Ｄクロックの周期ＰＨ１が加算され、当該ＡＤデータ（Ｄ４）における位相が求められる。そして、上記と同様に、この位相が、補間位相情報発生器４１４、４２４から供給される位相ＰＨ２と大小比較され、補間の要否が判別される。以下、同様にして、各タイミングにおける処理が行われる。
【００５１】
図６に、かかる補間処理の流れを示す。
【００５２】
位相ＰＨ０がセットされた後（Ｓ１０１）、次のクロックタイミングが到来すると（Ｓ１０２）、位相ＰＨ０にクロック周期ＰＨ１が加算され、新たな位相ＰＨ０がセットされる（Ｓ１０３）。そして、セットされた位相ＰＨ０が、補間位相情報発生器４１４、４２４から供給される位相ＰＨ２と大小比較される（Ｓ１０４）。ここで、ＰＨ０＞ＰＨ２でなければ（Ｓ１０４：Ｎ）、Ｓ１０２に戻り、次のクロックタイミングの到来に応じて、ＰＨ０＝ＰＨ０＋ＰＨ１が実行される（Ｓ１０３）。この処理は、ＰＨ０＞ＰＨ２となるまで実行される（Ｓ１０４）。
【００５３】
ＰＨ０＞ＰＨ２となると（Ｓ１０４：Ｙ）、ＰＨ０＝ＰＨ０−ＰＨ２が実行され、当該クロックタイミングにおける位相ＰＨ０が算出される（Ｓ１０５）。そして、上記の如くして、再設定された位相ＰＨ０と、当該リサンプルタイミングの前後のＡＤデータからリサンプルデータが算出される（Ｓ１０６）。Ｓ１０５にて算出された位相ＰＨ０は、当該クロックタイミングにおける位相に再設定される（Ｓ１０１）。その後、Ｓ１０２に進み、同様の処理が実行される。
【００５４】
次に、第１の処理系と第２の処理系における並列処理について、図７ないし図９を参照して説明する。
【００５５】
なお、以下では、各処理系にて処理される一定サイズのＡＤデータの固まりをデータユニットと称する。各データユニットには、便宜上、処理順序を示すための符号（ｎ）が付されている。また、以下では、第１の処理系におけるデジタルＰＬＬ４１をＤ−ＰＬＬ（１）として示し、第２の処理系におけるデジタルＰＬＬ４２をＤ−ＰＬＬ（２）として示す。
【００５６】
ディスク１に対するデータ読み出しが開始されると、再生ＲＦ信号が順次Ａ／Ｄ変換され、図７の（１）に示す如く、メモリ７０に対するデータ書き込みが開始される。かかる書き込みによって、メモリ７０に一定量のデータが格納されると、メモリ７０からデータユニット（０）のＡＤデータが順次Ｄ−ＰＬＬ（１）に出力され、第１の処理系による処理が開始される。
【００５７】
しかる後、メモリ７０にさらに一定量のデータが書き込まれると、同図の（２）に示す如く、データユニット（０）に続くデータユニット（１）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（２）に出力され、第２の処理系による処理が開始される。このとき、データユニット（０）のＡＤデータは、引き続きＤ−ＰＬＬ（１）に出力され、第１の処理系によって並列処理される。データユニット（０）のＡＤデータは、同図の（３）に示す如く、当該ユニットのＡＤデータが全て処理されるまでＤ−ＰＬＬ（１）に順次出力され処理される。
【００５８】
しかして、データユニット（０）のＡＤデータに対する処理が終了すると、図８の（４）に示す如く、次のデータユニット（２）に対する処理の助走期間として、データユニット（１）の一部がメモリ７０からＤ−ＰＬＬ（１）に出力され、第１の処理系によって処理される。かかる助走期間における処理は、たとえば、データユニット（１）の終端部のＡＤデータを用いて行われる。かかる助走期間の処理によって、Ｄ−ＰＬＬ（１）における位相引き込みが行われ、次のデータユニット（２）に対する処理が安定して行われる。なお、このとき、データユニット（１）に対する第２の処理系の処理が並行して行われる。
【００５９】
かかる助走期間が終了すると、図８の（５）に示す如く、データユニット（２）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（１）に出力され、第１の処理系による処理が開始される。このとき、データユニット（１）のＡＤデータは、引き続きＤ−ＰＬＬ（２）に出力され、第２の処理系によって並列処理される。この並列処理は、同図の（６）に示す如く、データユニット（１）に対する処理が完了するまで行われる。
【００６０】
しかして、データユニット（１）のＡＤデータに対する処理が終了すると、図９の（７）に示す如く、次のデータユニット（３）に対する処理の助走期間として、データユニット（２）の一部がメモリ７０からＤ−ＰＬＬ（２）に出力され、第２の処理系によって処理される。かかる助走期間における処理は、上述の如く、たとえば、データユニット（２）の終端部のＡＤデータを用いて行われる。かかる助走期間の処理によって、Ｄ−ＰＬＬ（２）における位相引き込みが行われ、次のデータユニット（３）に対する処理が安定して行われる。なお、このとき、データユニット（２）に対する第１の処理系の処理が並行して行われる。
【００６１】
かかる助走期間が終了すると、図９の（８）に示す如く、データユニット（３）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（２）に出力され、第２の処理系による処理が開始される。このとき、データユニット（２）のＡＤデータは、引き続きＤ−ＰＬＬ（１）に出力され、第１の処理系によって並列処理される。この並列処理は、同図の（９）に示す如く、データユニット（２）に対する処理が完了するまで行われる。
【００６２】
以下、同様にして、第１の処理系と第２の処理系における並列処理が行われる。その後、メモリ７０の最終アドレスまでＡＤデータが書き込まれると、先頭アドレスに戻って、順次、ＡＤデータが上書きされる。同様に、第１の処理系と第２の処理系における並列処理によってメモリ７０の最終アドレスまで処理がなされると、先頭アドレスに戻って、上書きされたＡＤデータに対する並列処理が行われる。
【００６３】
以上、本実施の形態によれば、第１の信号処理系と第２の信号処理系によって並列的に信号処理が行われるため、第１の信号処理系と第２の信号処理系に入力される動作クロックの周波数ｆ２を、固定クロックの周波数ｆ１に対し、ｆ１／２をやや越える程度にまで低減させることができる。従って、本実施の形態によれば、デジタルＰＬＬ、デジタルイコライザおよび２値化回路による高速処理を実現することができ、ディスク再生装置の倍速化を円滑に図ることができる。
【００６４】
なお、本発明は、上記実施の形態に限定されるものではなく、この他にも種々の変更が可能なものである。
【００６５】
たとえば、上記実施の形態では、デジタルＰＬＬ４１、４２にて個別に位相情報（ＰＨ２）を設定するようにしたが、図１０および図１１に示すように、一方で設定した位相情報（ＰＨ２）を、次のデータユニットを処理する他方のデジタルＰＬＬに供給し、この位相を初期値として、ＰＬＬの引き込みを行うようにすることもできる。こうすると、ＰＬＬを早期に安定化させることができ、助走期間を短くすることができる。
【００６６】
この効果は、ディスク上において連続した位置から取得したデータユニットにデジタルＰＬＬ４１、４２にて並列処理を掛ける場合に顕著なものとなる。すなわち、連続した位置からデータユニットを取得する場合、位相ＰＨ２適正値は、両データユニット間において、それほど大きくは変わらないものとなる。よって、この場合に、一方の位相情報を他方の位相情報の初期値として用いると、位相の引き込みを迅速化することができる。
【００６７】
また、上記実施の形態では、第１および第２の信号処理系にてデータの２値化まで行った後、セレクタ１００によってこれらを１系統化するようにしたが、図１２に示すように、デジタルイコライザ５１、５２までを２系統とすることもでき、さらに、図１３に示すように、デジタルＰＬＬ４１、４２までを２系統とすることもできる。こうすると、上記に比べ、２値化回路およびデジタルイコライザを一つ省略することができるため、回路規模を小さくすることができる。
【００６８】
ただし、この場合には、多値演算を実行する２値化回路とデジタルイコライザを高周波のクロックｆ１にて動作させる必要があるため、処理の迅速化が阻害される惧れがある。処理の迅速化を図るためには、上記実施の形態のように、データの２値化まで２系統化するのが好ましい。
【００６９】
なお、高い倍率にて倍速再生を行う場合には、図１４に示すように、光ピックアップ２からのレーザ光を２光束化し、各光束のレーザ光をディスク径方向に異なるトラックに同時に照射して、これらトラックの情報を同時に読み出すようにすることもできる。この場合、各光束に対応する光検出器が光ピックアップ２内に個別に配され、それぞれの光検出器にて生成された再生ＲＦ信号が、それぞれ、増幅回路１１、１２に出力される。そして、アナログＢＰＦ２１、２２にてノイズ成分が除去された後、ＡＤＣ３１、３２にてＡＤデータに変換され、メモリ７０に書き込まれる。
【００７０】
本実施の形態では、このように高い倍率にて倍速再生が行われたときにも、破綻なく信号処理を行うことができる。上記実施の形態では、デジタルＰＬＬから２値化回路までの信号処理系を２系統としたが、３系統以上の信号処理系を準備して並列処理を行うようにすることにより、更なる処理の高速化を図ることができる。
【００７１】
なお、３系統以上の信号処理系を準備する場合にも、上記図１０および図１１の場合と同様に、デジタルＰＬＬ間で位相情報を受け渡すようにすることもできる。この場合、最も好ましくは、一のデジタルＰＬＬ回路にて取得した位相情報（ＰＨ２）を、次のデータユニットを処理するデジタルＰＬＬに順次受け渡すようにするのが良いが、このように順次受け渡す方法に代えて、一のデジタルＰＬＬ回路にて取得した位相情報（ＰＨ２）を、次のデータユニットを処理するデジタルＰＬＬのみならず、その他のデジタルＰＬＬにも並行して受け渡すようにしても良い。
【００７２】
たとえば、第１、第２および第３の信号処理系が準備されている場合、第１の信号処理系のデジタルＰＬＬにて取得された位相情報（ＰＨ２）を、第２の信号処理系におけるデジタルＰＬＬのみならず、第３の信号処理系のデジタルＰＬＬにも受け渡すようにする。この場合、第３の信号処理系のデジタルＰＬＬに受け渡される位相情報（ＰＨ２）は、順次受け渡す場合に比べ、適正位相に対する誤差がやや大きくなるが、上記の如くディスク上の連続した位置からデータユニットを順次読み出す場合には、この誤差もそれほど大きなものとはならない。よって、この場合も、第３の信号処理系におけるＰＬＬ回路においても、位相引き込みの迅速化を図ることができる。
【００７３】
この他、上記実施の形態では、セレクタ１００にデータをバッファリングさせ、これを順次読み出すことにより、データを一系統化させるようにしたが、メモリ７０の別領域にデータを書き戻し、ここから順次読み出すことによりデータを一系統化するようにすることもできる。
【００７４】
本発明の実施の形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。
【図面の簡単な説明】
【００７５】
【図１】実施の形態に係るディスク再生装置の構成を示す図
【図２】実施の形態に係るデジタルＰＬＬ回路の構成を示す図
【図３】実施の形態に係る位相ＰＨ２の調整処理を説明する図
【図４】実施の形態に係るデータ補間回路の処理動作を説明する図
【図５】実施の形態に係るデータ補間回路の処理動作を説明する図
【図６】実施の形態に係る補間処理の流れを示すフローチャート
【図７】実施の形態に係る並列処理の流れを説明する図
【図８】実施の形態に係る並列処理の流れを説明する図
【図９】実施の形態に係る並列処理の流れを説明する図
【図１０】他の実施の形態に係るデジタルＰＬＬ回路の構成を示す図
【図１１】他の実施の形態に係る並列処理の流れを説明する図
【図１２】他の実施の形態に係るディスク再生装置の構成を示す図
【図１３】他の実施の形態に係るディスク再生装置の構成を示す図
【図１４】他の実施の形態に係るディスク再生装置の構成を示す図
【図１５】従来例に係るディスク再生装置の構成を示す図
【符号の説明】
【００７６】
４１、４２ … デジタルＰＬＬ
５１、５２ … デジタルイコライザ
６１、６２ … ２値化回路
７０ … メモリ
８０ … メモリコントローラ
９０ … タイミングコントローラ
１００ … セレクタ
【技術分野】
【０００１】
本発明は、データ再生回路およびデータ再生装置に関するものであって、特に、デジタルＰＬＬ（Phase Lock Loop）の処理速度を高速化する際に用いて好適なものである。
【背景技術】
【０００２】
ディスク再生装置のＰＬＬとして、従来より、アナログ方式のＰＬＬが用いられている。しかし、アナログ方式のＰＬＬは、ノイズによる影響を受け易く、また、温度変化等の環境変化に弱いといった欠点を有している。これに対し、デジタル方式のＰＬＬは、ノイズによる影響を受け難く、温度変化等の環境変化にも特性が左右され難い。また、高集積化を図りやすくＬＳＩに実装する際に有利であるとのメリットを有している。
【０００３】
図１５に、デジタルＰＬＬを内蔵するディスク再生装置の構成例を示す。
【０００４】
ディスク１に記録されたデータは、光ピックアップ２によって読み取られる。光ピックアップ２は、ディスク１からの反射光を光検出器にて受光して再生ＲＦ信号を生成し、生成した再生ＲＦ信号を増幅回路１０に出力する。
【０００５】
増幅回路１０は、光ピックアップ２から供給される再生ＲＦ信号を増幅してアナログＢＰＦ２０に出力する。アナログＢＰＦ２０は、再生ＲＦ信号のノイズ成分を除去してＡＤＣ３０に出力する。ＡＤＣ３０は、固定クロック（周波数：ｆ１）に応じて再生ＲＦ信号をサンプリングし、サンプル値をデジタルデータに変換してデジタルＰＬＬ４０に出力する。
【０００６】
デジタルＰＬＬ４０は、ＡＤＣ３０から入力されるデジタルデータに補間処理を施して、適正サンプリングタイミングにおけるデジタルデータ（リサンプルデータ）を生成し、生成したリサンプルデータをデジタルイコライザ５０に出力する。
【０００７】
デジタルイコライザ５０は、デジタルＰＬＬ４０から供給されるリサンプルデータに波形等化処理を施して２値化回路６０に出力する。２値化回路６０は、デジタルイコライザ５０から供給されたリサンプルデータを復号して１、０の２値化データを生成出力する。ここで、２値化回路６０は、復号処理として、たとえば、ビタビ復号処理を実行する。
【特許文献１】特許第３３３６０９号公報
【特許文献２】特開２０００−１４９４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、光ディスクおよびそのドライブ装置においては、ディスクの高密度化および高容量化とともに、再生速度の高速化（４倍速、８倍速、等）が求められている。再生速度の高速化は、特に、ＰＣ（Personal Computer）用途としてドライブ装置を用いる場合に、高い付加価値を与える。
【０００９】
しかし、このように高速化を図ろうとする場合、デジタルＰＬＬの処理速度が一つの問題となる。デジタルＰＬＬでは、データ補間処理において多値演算が行われるため、演算コストが大きくなる。特に、ＩＩＲ型（帰還型）のループフィルタを用いて位相差データのフィルタリングを行うと、ループフィルタの演算コストがかなり大きくなり、動作クロックの周波数を大きく引き上げることができない。このため、ＰＬＬにおける処理の高速化が阻害される。
【００１０】
そこで、本発明は、デジタルＰＬＬを用いながら、処理速度の高速化を円滑に図り得るデータ再生回路およびデータ再生装置を提供することを課題とする。
【課題を解決するための手段】
【００１１】
上記課題に鑑み本発明は、それぞれ以下の特徴を有する。
【００１２】
第１の発明は、デジタルＰＬＬを用いるデータ再生回路において、Ａ／Ｄ（Analog to Digital）変換されたデジタルデータを格納するメモリと、前記メモリから読み出されたデジタルデータに位相情報に基づく補間処理を施して正規のサンプリングタイミングにおけるデジタルデータを取得する複数のデジタルＰＬＬと、前記メモリに格納されたデジタルデータを所定のデータユニットずつ順次前記複数のデジタルＰＬＬに振り分けて供給する制御回路とを有することを特徴とする。
【００１３】
第２の発明は、第１の発明に係るデータ再生回路において、前記制御回路は、前記一のデジタルＰＬＬにて処理される前記データユニットを当該デジタルＰＬＬに供給するに先立って当該データユニットの直前のデータユニットの一部を当該デジタルＰＬＬに供給することを特徴とする。
【００１４】
第３の発明は、第２の発明に係るデータ再生回路において、前記制御回路は、前記直前のデータユニットの終端部のデジタルデータを前記一のデジタルＰＬＬに供給することを特徴とする。
【００１５】
第４の発明は、第１ないし第３の発明のうち何れか一つの発明に係るデータ再生回路において、前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬ以外の他のデジタルＰＬＬにおける初期の位相情報として用いることを特徴とする。
【００１６】
第５の発明は、第４の発明に係るデータ再生回路において、前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬにて処理される前記データユニットに続くデータユニットを処理するデジタルＰＬＬの初期の位相情報として用いることを特徴とする。
【００１７】
第６の発明は、デジタルＰＬＬを内蔵するデータ再生装置において、Ａ／Ｄ（Analog to Digital）変換されたデジタルデータを格納するメモリと、前記メモリから読み出されたデジタルデータに位相情報に基づく補間処理を施して正規のサンプリングタイミングにおけるデジタルデータを取得する複数のデジタルＰＬＬと、前記メモリに格納されたデジタルデータを所定のデータユニットずつ順次前記複数のデジタルＰＬＬに振り分けて供給する制御回路と、前記複数のデジタルＰＬＬから出力されるデジタルデータを処理して１系統の２値化データを生成する信号処理回路とを有することを特徴とする。
【００１８】
第７の発明は、第６の発明に係るデータ再生装置において、前記制御回路は、前記一のデジタルＰＬＬにて処理される前記データユニットを当該デジタルＰＬＬに供給するに先立って当該データユニットの直前のデータユニットの一部を当該デジタルＰＬＬに供給することを特徴とする。
【００１９】
第８の発明は、第７の発明に係るデータ再生装置において、前記制御回路は、前記直前のデータユニットの終端部のデジタルデータを前記一のデジタルＰＬＬに供給することを特徴とする。
【００２０】
第９の発明は、第６ないし第８の発明のうち何れか一つの発明に係るデータ再生装置において、前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬ以外の他のデジタルＰＬＬにおける初期の位相情報として用いることを特徴とする。
【００２１】
第１０の発明は、第９の発明に係るデータ再生装置において、前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬにて処理される前記データユニットに続くデータユニットを処理するデジタルＰＬＬの初期の位相情報として用いることを特徴とする。
【００２２】
第１１の発明は、第６ないし第１０の発明のうち何れか一つの発明に係るデータ再生装置において、前記信号処理回路は、前記複数のデジタルＰＬＬに対応して配された複数のデジタルイコライザを有することを特徴とする。
【００２３】
第１２の発明は、第１１の発明に係るデータ再生装置において、前記信号処理回路は、前記複数のデジタルイコライザに対応して配された複数の２値化回路を有することを特徴とする。
【発明の効果】
【００２４】
本発明によれば、複数のデジタルＰＬＬによって並列的に処理が行われるため、それぞれのデジタルＰＬＬに入力される動作クロックの周波数を、Ａ／Ｄサンプリング周波数に比べて数段低く設定することができる。たとえば、２つのデジタルＰＬＬを配する場合には、Ａ／Ｄサンプリング周波数の１／２をやや越える程度にまで、デジタルＰＬＬの動作クロック周波数を低減させることができる。
【００２５】
従って、本発明によれば、ディスク再生装置の倍速化に応じて円滑に、ＰＬＬの処理速度を高めることができる。
【００２６】
また、第２、第３の発明および第７、第８の発明の発明によれば、処理対象のデータユニットを処理するに先立ってＰＬＬの位相引き込みが行われるため、処理対象のデータユニットに対する処理を安定化させることができる。特に、第３および第８の発明によれば、直前のデータユニットの終端部のデジタルデータを用いて位相引き込みが行われるため、処理対象のデータユニットに対する処理に移行する際には、それに応じた位相に引き込みがなされている。よって、処理対象のデータユニットに対する処理を当初から安定して行うことができる。
【００２７】
さらに、第４、第５の発明および第９、第１０の発明の発明によれば、一のデジタルＰＬＬ回路にて取得した位相情報を、他のデジタルＰＬＬにおける初期位相として用いることにより、位相引き込みの迅速化を図ることができる。特に、一のデジタルＰＬＬ回路にて取得した位相情報を、次のデータユニットを処理するデジタルＰＬＬの初期位相として用いる場合には、適正位相に対する初期位相の誤差を小さく抑えることができるため、さらなる位相引き込みの迅速化を図ることができる。
【００２８】
本発明の特徴は、以下に示す実施の形態の説明により更に明らかとなろう。なお、以下の実施の形態には、２つのデジタルＰＬＬを用いて並列処理を行う場合の実施形態が示されている。ただし、以下の実施の形態は、あくまでも、本発明を具体化する際の一つの例示であって、本発明ないし各構成要件の用語の意義は、以下の実施の形態に記載されたものに制限されるものではない。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施の形態につき図面を参照して説明する。
【００３０】
図１に、実施の形態に係るディスク再生装置の構成を示す。なお、上記従来例で示した図１５の構成と同一部分には同一符号を付し、説明を省略する。
【００３１】
図において、メモリ７０は、メモリコントローラ８０からの制御を受けて、ＡＤＣ３０から入力されるデジタルデータを順次記憶する。また、記憶したデジタルデータを、所定単位のデータユニット毎に、デジタルＰＬＬ４１またはデジタルＰＬＬ４２の何れか一方に出力する。メモリコントローラ８０は、メモリ７０に対する書き込み制御を行うとともに、タイミングコントローラ９０からの指令に応じて、メモリ７０に対する読み出し制御を行う。
【００３２】
タイミングコントローラ９０は、デジタルＰＬＬ４１、４２に対するデジタルデータの読み出しタイミングを規定する指令をメモリコントローラ８０に出力するとともに、デジタルＰＬＬ４１、デジタルイコライザ５１、２値化回路６１から構成される第１の信号処理系と、デジタルＰＬＬ４２、デジタルイコライザ５２、２値化回路６２から構成される第２の信号処理系に対し、動作タイミングを規定する指令を出力する。さらに、タイミングコントローラ９０は、第１の信号処理系（２値化回路６１）から入力される２値化データと第２の信号処理系（２値化回路６２）から入力される２値化データの何れか一方を選択して一系統化するための、データ選択タイミングを規定する指令をセレクタ１００に出力する。
【００３３】
セレクタ１００は、第１の信号処理系および第２の処理系から入力される２値化データをバッファリングするとともに、タイミングコントローラ９０からの指令に応じて何れか一方のデータを選択し、これらを１系統化して、後段回路（復調回路、等）に出力する。
【００３４】
デジタルＰＬＬ４１、デジタルイコライザ５１および２値化回路６１から構成される第１の信号処理系と、デジタルＰＬＬ４２、デジタルイコライザ５２および２値化回路６２から構成される第２の信号処理系は、上記図１５におけるデジタルＰＬＬ４０、デジタルイコライザ５０および２値化回路６０から構成される信号処理系と同様の処理を行う。
【００３５】
なお、本実施の形態では、後述の如く、第１の信号処理系と第２の信号処理系によって並列的に信号処理が行われる。このため、Ａ／Ｄサンプリングするための固定クロックよりも数段低い周波数の動作クロックにて、第１の信号処理系と第２の信号処理系を動作させることができる。すなわち、第１の信号処理系と第２の信号処理系に入力される動作クロックの周波数ｆ２は、固定クロックの周波数ｆ１に比べて、ｆ２＜ｆ１となっている。この動作クロックの周波数ｆ２は、最も低くは、ｆ１／２をやや越える程度とすることができる。
【００３６】
図２に、デジタルＰＬＬ４１とデジタルＰＬＬ４２の構成を示す。
【００３７】
デジタルＰＬＬ４１、４２は、それぞれ、データ補間回路４１１、４２１、デジタル位相比較器４１２、４２２、ループフィルタ４１３、４２３および補間位相情報発生器４１４、４２４から構成されている。
【００３８】
データ補間回路４１１、４２１は、メモリ７０から入力されるデジタルデータと、補間位相情報発生器４１４、４２４から入力される位相情報（ＰＨ２）を用いて、データ補間タイミング（リサンプルタイミング）におけるデータ（リサンプルデータ）を算出し、算出したリサンプルデータをデジタルイコライザ５１、５２に出力する。
【００３９】
デジタル位相比較器４１２、４２２は、データ補間回路４１１、４２１から供給されるリサンプルデータをもとに、図３に示す如く、再生信号波形のエッジ、すなわち、再生信号波形とスライスレベル（ゼロレベル）の交点位置を判別し、判別したエッジの位置と、これを挟む前後のリサンプルタイミングの中間タイミングとの間の位相差（ΔＰ）を検出して、これを、ループフィルタ４１３、４２３に出力する。
【００４０】
ループフィルタ４１３、４２３は、位相差データ（ΔＰ）の高周波成分を遮断して直流化し、これを補間位相情報発生器４１４、４２４に出力する。
【００４１】
補間位相情報発生器４１４、４２４は、ループフィルタ４１３、４２３から供給されたデータ（位相差データ）に応じて、上記エッジの位相差を補償するよう、リサンプルタイミングの周期を調整し、調整後のリサンプルタイミングの周期を示す位相情報（ＰＨ２）（図３参照）をデータ補間回路４１１、４２１に出力する。
【００４２】
図４は、データ補間回路４１１、４２１における処理動作を示すものである。
【００４３】
データ補間回路４１１、４２１は、メモリ７０から入力されるデジタルデータ（以下、“ＡＤデータ”と称する）と、これを１クロック遅延させたＡＤデータとの間で補間処理を行う。同図では、一連のＡ／Ｄデータ（Ｄ０、Ｄ１、…）のうち、Ｄ２−Ｄ３間、Ｄ５−Ｄ６間、Ｄ９−Ｄ１０間、Ｄ１１−Ｄ１２間、Ｄ１４−Ｄ１５間にて補間が行われ、リサンプルデータが生成されている。
【００４４】
図５に、補間処理の具体的内容を示す。
【００４５】
補間処理においては、ＡＤデータの各タイミングにおける位相ＰＨ０と補間位相情報発生器４１４、４２４から供給される位相ＰＨ２が大小比較され、その結果に応じて、リサンプルデータが生成される。
【００４６】
図５を参照して、たとえば、ＡＤデータ（Ｄ０）のタイミングにおける位相ＰＨ０がＰＨ０＝０であるとすると、次のＡＤデータ（Ｄ１）のタイミングにおける位相ＰＨ０は、一つ前のＡＤデータ（Ｄ０）における位相ＰＨ０（＝０）に動作クロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１）として求められる。求められた位相ＰＨ０は、補間位相情報発生器４１４、４２４から供給される位相ＰＨ２と比較される。このとき、ＰＨ０≦ＰＨ２であれば、補間は行われない。図５の場合、ＡＤデータ（Ｄ１）のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１）は、ＰＨ０＜ＰＨ２であるので、このタイミングにおいては、補間は行われない。
【００４７】
次のＡＤデータ（Ｄ２）のタイミングにおいても、同様に、このＡＤデータ（Ｄ２）のタイミングにおける位相ＰＨ０が、一つ前のＡＤデータ（Ｄ１）における位相ＰＨ０（＝０＋ＰＨ１）に動作クロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１＋ＰＨ１）として求められ、これが、補間位相情報発生器４１４、４２４から供給される位相ＰＨ２と比較される。この場合も、ＡＤデータ（Ｄ２）のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１）は、ＰＨ０＜ＰＨ２であるので、このタイミングにおいても、補間は行われない。
【００４８】
さらに、次のＡＤデータ（Ｄ３）のタイミングにおいても、同様に、このＡＤデータ（Ｄ３）のタイミングにおける位相ＰＨ０が、一つ前のＡＤデータ（Ｄ２）における位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１）に動作クロックの周期ＰＨ１を加算したもの（＝０＋ＰＨ１＋ＰＨ１＋ＰＨ１）として求められ、これが、補間位相情報発生器４１４、４２４から供給される位相ＰＨ２と比較される。この場合、ＡＤデータ（Ｄ３）のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１）は、ＰＨ０＞ＰＨ２の関係にあるので、このＡＤデータ（Ｄ３）のタイミングにおいて、補間が行われる。
【００４９】
この場合、ＡＤデータ（Ｄ３）のタイミングにおける位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１）から位相ＰＨ２が減算され、減算結果（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１−ＰＨ２）が、このＡＤデータ（Ｄ３）のタイミングにおける位相ＰＨ０に再設定される。そして、図５の左上に示すように、Ｄ２とＤ３の値と、ＰＨ０とＰＨ１とを用いながら、比例計算によりＸが求められ、求めたＸをＤ２に加算して、ＡＤデータ（Ｄ３）のタイミングからＰＨ０だけ戻ったリサンプルタイミングにおけるリサンプルデータが求められる。
【００５０】
次のＡＤデータ（Ｄ４）のタイミングにおいては、一つ前のＡＤデータ（Ｄ３）にて求めた位相ＰＨ０（＝０＋ＰＨ１＋ＰＨ１+ＰＨ１−ＰＨ２）にＡ／Ｄクロックの周期ＰＨ１が加算され、当該ＡＤデータ（Ｄ４）における位相が求められる。そして、上記と同様に、この位相が、補間位相情報発生器４１４、４２４から供給される位相ＰＨ２と大小比較され、補間の要否が判別される。以下、同様にして、各タイミングにおける処理が行われる。
【００５１】
図６に、かかる補間処理の流れを示す。
【００５２】
位相ＰＨ０がセットされた後（Ｓ１０１）、次のクロックタイミングが到来すると（Ｓ１０２）、位相ＰＨ０にクロック周期ＰＨ１が加算され、新たな位相ＰＨ０がセットされる（Ｓ１０３）。そして、セットされた位相ＰＨ０が、補間位相情報発生器４１４、４２４から供給される位相ＰＨ２と大小比較される（Ｓ１０４）。ここで、ＰＨ０＞ＰＨ２でなければ（Ｓ１０４：Ｎ）、Ｓ１０２に戻り、次のクロックタイミングの到来に応じて、ＰＨ０＝ＰＨ０＋ＰＨ１が実行される（Ｓ１０３）。この処理は、ＰＨ０＞ＰＨ２となるまで実行される（Ｓ１０４）。
【００５３】
ＰＨ０＞ＰＨ２となると（Ｓ１０４：Ｙ）、ＰＨ０＝ＰＨ０−ＰＨ２が実行され、当該クロックタイミングにおける位相ＰＨ０が算出される（Ｓ１０５）。そして、上記の如くして、再設定された位相ＰＨ０と、当該リサンプルタイミングの前後のＡＤデータからリサンプルデータが算出される（Ｓ１０６）。Ｓ１０５にて算出された位相ＰＨ０は、当該クロックタイミングにおける位相に再設定される（Ｓ１０１）。その後、Ｓ１０２に進み、同様の処理が実行される。
【００５４】
次に、第１の処理系と第２の処理系における並列処理について、図７ないし図９を参照して説明する。
【００５５】
なお、以下では、各処理系にて処理される一定サイズのＡＤデータの固まりをデータユニットと称する。各データユニットには、便宜上、処理順序を示すための符号（ｎ）が付されている。また、以下では、第１の処理系におけるデジタルＰＬＬ４１をＤ−ＰＬＬ（１）として示し、第２の処理系におけるデジタルＰＬＬ４２をＤ−ＰＬＬ（２）として示す。
【００５６】
ディスク１に対するデータ読み出しが開始されると、再生ＲＦ信号が順次Ａ／Ｄ変換され、図７の（１）に示す如く、メモリ７０に対するデータ書き込みが開始される。かかる書き込みによって、メモリ７０に一定量のデータが格納されると、メモリ７０からデータユニット（０）のＡＤデータが順次Ｄ−ＰＬＬ（１）に出力され、第１の処理系による処理が開始される。
【００５７】
しかる後、メモリ７０にさらに一定量のデータが書き込まれると、同図の（２）に示す如く、データユニット（０）に続くデータユニット（１）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（２）に出力され、第２の処理系による処理が開始される。このとき、データユニット（０）のＡＤデータは、引き続きＤ−ＰＬＬ（１）に出力され、第１の処理系によって並列処理される。データユニット（０）のＡＤデータは、同図の（３）に示す如く、当該ユニットのＡＤデータが全て処理されるまでＤ−ＰＬＬ（１）に順次出力され処理される。
【００５８】
しかして、データユニット（０）のＡＤデータに対する処理が終了すると、図８の（４）に示す如く、次のデータユニット（２）に対する処理の助走期間として、データユニット（１）の一部がメモリ７０からＤ−ＰＬＬ（１）に出力され、第１の処理系によって処理される。かかる助走期間における処理は、たとえば、データユニット（１）の終端部のＡＤデータを用いて行われる。かかる助走期間の処理によって、Ｄ−ＰＬＬ（１）における位相引き込みが行われ、次のデータユニット（２）に対する処理が安定して行われる。なお、このとき、データユニット（１）に対する第２の処理系の処理が並行して行われる。
【００５９】
かかる助走期間が終了すると、図８の（５）に示す如く、データユニット（２）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（１）に出力され、第１の処理系による処理が開始される。このとき、データユニット（１）のＡＤデータは、引き続きＤ−ＰＬＬ（２）に出力され、第２の処理系によって並列処理される。この並列処理は、同図の（６）に示す如く、データユニット（１）に対する処理が完了するまで行われる。
【００６０】
しかして、データユニット（１）のＡＤデータに対する処理が終了すると、図９の（７）に示す如く、次のデータユニット（３）に対する処理の助走期間として、データユニット（２）の一部がメモリ７０からＤ−ＰＬＬ（２）に出力され、第２の処理系によって処理される。かかる助走期間における処理は、上述の如く、たとえば、データユニット（２）の終端部のＡＤデータを用いて行われる。かかる助走期間の処理によって、Ｄ−ＰＬＬ（２）における位相引き込みが行われ、次のデータユニット（３）に対する処理が安定して行われる。なお、このとき、データユニット（２）に対する第１の処理系の処理が並行して行われる。
【００６１】
かかる助走期間が終了すると、図９の（８）に示す如く、データユニット（３）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（２）に出力され、第２の処理系による処理が開始される。このとき、データユニット（２）のＡＤデータは、引き続きＤ−ＰＬＬ（１）に出力され、第１の処理系によって並列処理される。この並列処理は、同図の（９）に示す如く、データユニット（２）に対する処理が完了するまで行われる。
【００６２】
以下、同様にして、第１の処理系と第２の処理系における並列処理が行われる。その後、メモリ７０の最終アドレスまでＡＤデータが書き込まれると、先頭アドレスに戻って、順次、ＡＤデータが上書きされる。同様に、第１の処理系と第２の処理系における並列処理によってメモリ７０の最終アドレスまで処理がなされると、先頭アドレスに戻って、上書きされたＡＤデータに対する並列処理が行われる。
【００６３】
以上、本実施の形態によれば、第１の信号処理系と第２の信号処理系によって並列的に信号処理が行われるため、第１の信号処理系と第２の信号処理系に入力される動作クロックの周波数ｆ２を、固定クロックの周波数ｆ１に対し、ｆ１／２をやや越える程度にまで低減させることができる。従って、本実施の形態によれば、デジタルＰＬＬ、デジタルイコライザおよび２値化回路による高速処理を実現することができ、ディスク再生装置の倍速化を円滑に図ることができる。
【００６４】
なお、本発明は、上記実施の形態に限定されるものではなく、この他にも種々の変更が可能なものである。
【００６５】
たとえば、上記実施の形態では、デジタルＰＬＬ４１、４２にて個別に位相情報（ＰＨ２）を設定するようにしたが、図１０および図１１に示すように、一方で設定した位相情報（ＰＨ２）を、次のデータユニットを処理する他方のデジタルＰＬＬに供給し、この位相を初期値として、ＰＬＬの引き込みを行うようにすることもできる。こうすると、ＰＬＬを早期に安定化させることができ、助走期間を短くすることができる。
【００６６】
この効果は、ディスク上において連続した位置から取得したデータユニットにデジタルＰＬＬ４１、４２にて並列処理を掛ける場合に顕著なものとなる。すなわち、連続した位置からデータユニットを取得する場合、位相ＰＨ２適正値は、両データユニット間において、それほど大きくは変わらないものとなる。よって、この場合に、一方の位相情報を他方の位相情報の初期値として用いると、位相の引き込みを迅速化することができる。
【００６７】
また、上記実施の形態では、第１および第２の信号処理系にてデータの２値化まで行った後、セレクタ１００によってこれらを１系統化するようにしたが、図１２に示すように、デジタルイコライザ５１、５２までを２系統とすることもでき、さらに、図１３に示すように、デジタルＰＬＬ４１、４２までを２系統とすることもできる。こうすると、上記に比べ、２値化回路およびデジタルイコライザを一つ省略することができるため、回路規模を小さくすることができる。
【００６８】
ただし、この場合には、多値演算を実行する２値化回路とデジタルイコライザを高周波のクロックｆ１にて動作させる必要があるため、処理の迅速化が阻害される惧れがある。処理の迅速化を図るためには、上記実施の形態のように、データの２値化まで２系統化するのが好ましい。
【００６９】
なお、高い倍率にて倍速再生を行う場合には、図１４に示すように、光ピックアップ２からのレーザ光を２光束化し、各光束のレーザ光をディスク径方向に異なるトラックに同時に照射して、これらトラックの情報を同時に読み出すようにすることもできる。この場合、各光束に対応する光検出器が光ピックアップ２内に個別に配され、それぞれの光検出器にて生成された再生ＲＦ信号が、それぞれ、増幅回路１１、１２に出力される。そして、アナログＢＰＦ２１、２２にてノイズ成分が除去された後、ＡＤＣ３１、３２にてＡＤデータに変換され、メモリ７０に書き込まれる。
【００７０】
本実施の形態では、このように高い倍率にて倍速再生が行われたときにも、破綻なく信号処理を行うことができる。上記実施の形態では、デジタルＰＬＬから２値化回路までの信号処理系を２系統としたが、３系統以上の信号処理系を準備して並列処理を行うようにすることにより、更なる処理の高速化を図ることができる。
【００７１】
なお、３系統以上の信号処理系を準備する場合にも、上記図１０および図１１の場合と同様に、デジタルＰＬＬ間で位相情報を受け渡すようにすることもできる。この場合、最も好ましくは、一のデジタルＰＬＬ回路にて取得した位相情報（ＰＨ２）を、次のデータユニットを処理するデジタルＰＬＬに順次受け渡すようにするのが良いが、このように順次受け渡す方法に代えて、一のデジタルＰＬＬ回路にて取得した位相情報（ＰＨ２）を、次のデータユニットを処理するデジタルＰＬＬのみならず、その他のデジタルＰＬＬにも並行して受け渡すようにしても良い。
【００７２】
たとえば、第１、第２および第３の信号処理系が準備されている場合、第１の信号処理系のデジタルＰＬＬにて取得された位相情報（ＰＨ２）を、第２の信号処理系におけるデジタルＰＬＬのみならず、第３の信号処理系のデジタルＰＬＬにも受け渡すようにする。この場合、第３の信号処理系のデジタルＰＬＬに受け渡される位相情報（ＰＨ２）は、順次受け渡す場合に比べ、適正位相に対する誤差がやや大きくなるが、上記の如くディスク上の連続した位置からデータユニットを順次読み出す場合には、この誤差もそれほど大きなものとはならない。よって、この場合も、第３の信号処理系におけるＰＬＬ回路においても、位相引き込みの迅速化を図ることができる。
【００７３】
この他、上記実施の形態では、セレクタ１００にデータをバッファリングさせ、これを順次読み出すことにより、データを一系統化させるようにしたが、メモリ７０の別領域にデータを書き戻し、ここから順次読み出すことによりデータを一系統化するようにすることもできる。
【００７４】
本発明の実施の形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。
【図面の簡単な説明】
【００７５】
【図１】実施の形態に係るディスク再生装置の構成を示す図
【図２】実施の形態に係るデジタルＰＬＬ回路の構成を示す図
【図３】実施の形態に係る位相ＰＨ２の調整処理を説明する図
【図４】実施の形態に係るデータ補間回路の処理動作を説明する図
【図５】実施の形態に係るデータ補間回路の処理動作を説明する図
【図６】実施の形態に係る補間処理の流れを示すフローチャート
【図７】実施の形態に係る並列処理の流れを説明する図
【図８】実施の形態に係る並列処理の流れを説明する図
【図９】実施の形態に係る並列処理の流れを説明する図
【図１０】他の実施の形態に係るデジタルＰＬＬ回路の構成を示す図
【図１１】他の実施の形態に係る並列処理の流れを説明する図
【図１２】他の実施の形態に係るディスク再生装置の構成を示す図
【図１３】他の実施の形態に係るディスク再生装置の構成を示す図
【図１４】他の実施の形態に係るディスク再生装置の構成を示す図
【図１５】従来例に係るディスク再生装置の構成を示す図
【符号の説明】
【００７６】
４１、４２ … デジタルＰＬＬ
５１、５２ … デジタルイコライザ
６１、６２ … ２値化回路
７０ … メモリ
８０ … メモリコントローラ
９０ … タイミングコントローラ
１００ … セレクタ
【特許請求の範囲】
【請求項１】
Ａ／Ｄ（Analog to Digital）変換されたデジタルデータを格納するメモリと、
前記メモリから読み出されたデジタルデータに位相情報に基づく補間処理を施して正規のサンプリングタイミングにおけるデジタルデータを取得する複数のデジタルＰＬＬと、
前記メモリに格納されたデジタルデータを所定のデータユニットずつ順次前記複数のデジタルＰＬＬに振り分けて供給する制御回路と、
を有することを特徴とするデータ再生回路。
【請求項２】
請求項１に記載のデータ再生回路において、
前記制御回路は、前記一のデジタルＰＬＬにて処理される前記データユニットを当該デジタルＰＬＬに供給するに先立って当該データユニットの直前のデータユニットの一部を当該デジタルＰＬＬに供給する、
ことを特徴とするデータ再生回路。
【請求項３】
請求項２に記載のデータ再生回路において、
前記制御回路は、前記直前のデータユニットの終端部のデジタルデータを前記一のデジタルＰＬＬに供給する、
ことを特徴とするデータ再生回路。
【請求項４】
請求項１ないし３の何れか一項に記載のデータ再生回路において、
前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬ以外の他のデジタルＰＬＬにおける初期の位相情報として用いる、
ことを特徴とするデータ再生回路。
【請求項５】
請求項４に記載のデータ再生回路において、
前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬにて処理される前記データユニットに続くデータユニットを処理するデジタルＰＬＬの初期の位相情報として用いる、
ことを特徴とするデータ再生回路。
【請求項６】
Ａ／Ｄ（Analog to Digital）変換されたデジタルデータを格納するメモリと、
前記メモリから読み出されたデジタルデータに位相情報に基づく補間処理を施して正規のサンプリングタイミングにおけるデジタルデータを取得する複数のデジタルＰＬＬと、
前記メモリに格納されたデジタルデータを所定のデータユニットずつ順次前記複数のデジタルＰＬＬに振り分けて供給する制御回路と、
前記複数のデジタルＰＬＬから出力されるデジタルデータを処理して１系統の２値化データを生成する信号処理回路と、
を有することを特徴とするデータ再生装置。
【請求項７】
請求項６に記載のデータ再生装置において、
前記制御回路は、前記一のデジタルＰＬＬにて処理される前記データユニットを当該デジタルＰＬＬに供給するに先立って当該データユニットの直前のデータユニットの一部を当該デジタルＰＬＬに供給する、
ことを特徴とするデータ再生装置。
【請求項８】
請求項７に記載のデータ再生装置において、
前記制御回路は、前記直前のデータユニットの終端部のデジタルデータを前記一のデジタルＰＬＬに供給する、
ことを特徴とするデータ再生装置。
【請求項９】
請求項６ないし８の何れか一項に記載のデータ再生装置において、
前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬ以外の他のデジタルＰＬＬにおける初期の位相情報として用いる、
ことを特徴とするデータ再生装置。
【請求項１０】
請求項９に記載のデータ再生装置において、
前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬにて処理される前記データユニットに続くデータユニットを処理するデジタルＰＬＬの初期の位相情報として用いる、
ことを特徴とするデータ再生装置。
【請求項１１】
請求項６ないし１０の何れか一項に記載のデータ再生装置において、
前記信号処理回路は、前記複数のデジタルＰＬＬに対応して配された複数のデジタルイコライザを有する、
ことを特徴とするデータ再生装置。
【請求項１２】
請求項１１に記載のデータ再生装置において、
前記信号処理回路は、前記複数のデジタルイコライザに対応して配された複数の２値化回路を有する、
ことを特徴とするデータ再生装置。
【請求項１】
Ａ／Ｄ（Analog to Digital）変換されたデジタルデータを格納するメモリと、
前記メモリから読み出されたデジタルデータに位相情報に基づく補間処理を施して正規のサンプリングタイミングにおけるデジタルデータを取得する複数のデジタルＰＬＬと、
前記メモリに格納されたデジタルデータを所定のデータユニットずつ順次前記複数のデジタルＰＬＬに振り分けて供給する制御回路と、
を有することを特徴とするデータ再生回路。
【請求項２】
請求項１に記載のデータ再生回路において、
前記制御回路は、前記一のデジタルＰＬＬにて処理される前記データユニットを当該デジタルＰＬＬに供給するに先立って当該データユニットの直前のデータユニットの一部を当該デジタルＰＬＬに供給する、
ことを特徴とするデータ再生回路。
【請求項３】
請求項２に記載のデータ再生回路において、
前記制御回路は、前記直前のデータユニットの終端部のデジタルデータを前記一のデジタルＰＬＬに供給する、
ことを特徴とするデータ再生回路。
【請求項４】
請求項１ないし３の何れか一項に記載のデータ再生回路において、
前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬ以外の他のデジタルＰＬＬにおける初期の位相情報として用いる、
ことを特徴とするデータ再生回路。
【請求項５】
請求項４に記載のデータ再生回路において、
前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬにて処理される前記データユニットに続くデータユニットを処理するデジタルＰＬＬの初期の位相情報として用いる、
ことを特徴とするデータ再生回路。
【請求項６】
Ａ／Ｄ（Analog to Digital）変換されたデジタルデータを格納するメモリと、
前記メモリから読み出されたデジタルデータに位相情報に基づく補間処理を施して正規のサンプリングタイミングにおけるデジタルデータを取得する複数のデジタルＰＬＬと、
前記メモリに格納されたデジタルデータを所定のデータユニットずつ順次前記複数のデジタルＰＬＬに振り分けて供給する制御回路と、
前記複数のデジタルＰＬＬから出力されるデジタルデータを処理して１系統の２値化データを生成する信号処理回路と、
を有することを特徴とするデータ再生装置。
【請求項７】
請求項６に記載のデータ再生装置において、
前記制御回路は、前記一のデジタルＰＬＬにて処理される前記データユニットを当該デジタルＰＬＬに供給するに先立って当該データユニットの直前のデータユニットの一部を当該デジタルＰＬＬに供給する、
ことを特徴とするデータ再生装置。
【請求項８】
請求項７に記載のデータ再生装置において、
前記制御回路は、前記直前のデータユニットの終端部のデジタルデータを前記一のデジタルＰＬＬに供給する、
ことを特徴とするデータ再生装置。
【請求項９】
請求項６ないし８の何れか一項に記載のデータ再生装置において、
前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬ以外の他のデジタルＰＬＬにおける初期の位相情報として用いる、
ことを特徴とするデータ再生装置。
【請求項１０】
請求項９に記載のデータ再生装置において、
前記一のデジタルＰＬＬにて用いられる位相情報を、当該デジタルＰＬＬにて処理される前記データユニットに続くデータユニットを処理するデジタルＰＬＬの初期の位相情報として用いる、
ことを特徴とするデータ再生装置。
【請求項１１】
請求項６ないし１０の何れか一項に記載のデータ再生装置において、
前記信号処理回路は、前記複数のデジタルＰＬＬに対応して配された複数のデジタルイコライザを有する、
ことを特徴とするデータ再生装置。
【請求項１２】
請求項１１に記載のデータ再生装置において、
前記信号処理回路は、前記複数のデジタルイコライザに対応して配された複数の２値化回路を有する、
ことを特徴とするデータ再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００７−２６５０５（Ｐ２００７−２６５０５Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００５−２０５１６７（Ｐ２００５−２０５１６７）
【出願日】平成１７年７月１４日（２００５．７．１４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１７年７月１４日（２００５．７．１４）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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