データ再生回路およびデータ再生装置
【課題】 複数の処理系にて再生データを並列処理する場合に、各処理系における適応型イコライザの構成の簡素化と回路規模の縮小化を図る。
【解決手段】 デジタルイコライザ５１１、５２１のタップ値は、共通のタップ値更新部５１８によって更新される。適応型イコライザ５１、５２にて生じる等化誤差ｅ1（ｎ）、ｅ2（ｎ）は、加算部５１４にて加算され、比率調整部５１５にて調整係数μが乗じられる。一方、デジタルイコライザ５１１、５２１から入力されるリサンプルデータの集合Ｘ1（ｎ）とＸ2（ｎ）が加算部５１６にて加算され、集合Ｘ（ｎ）が生成される。比率調整部５１５から出力されるμ・ｅ（ｎ）は、乗算部５１７にて、集合Ｘ（ｎ）に乗じられる。タップ値更新部５１８は、現在のタップ値Ｈ（ｎ）に、μ・ｅ（ｎ）・Ｘ（ｎ）を加算して、次のクロックタイミングのタップ値Ｈ（ｎ＋１）を生成する。
【解決手段】 デジタルイコライザ５１１、５２１のタップ値は、共通のタップ値更新部５１８によって更新される。適応型イコライザ５１、５２にて生じる等化誤差ｅ1（ｎ）、ｅ2（ｎ）は、加算部５１４にて加算され、比率調整部５１５にて調整係数μが乗じられる。一方、デジタルイコライザ５１１、５２１から入力されるリサンプルデータの集合Ｘ1（ｎ）とＸ2（ｎ）が加算部５１６にて加算され、集合Ｘ（ｎ）が生成される。比率調整部５１５から出力されるμ・ｅ（ｎ）は、乗算部５１７にて、集合Ｘ（ｎ）に乗じられる。タップ値更新部５１８は、現在のタップ値Ｈ（ｎ）に、μ・ｅ（ｎ）・Ｘ（ｎ）を加算して、次のクロックタイミングのタップ値Ｈ（ｎ＋１）を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ再生回路およびデータ再生装置に関するものであり、特に、適応型波形等化器（Adaptive Equalizer）を複数用いて並列的に波形等化処理を施す際に用いて好適なものである。
【背景技術】
【０００２】
ＤＶＤ（Digital Versatile Disc）や次世代ＤＶＤ等の高密度光ディスクでは、再生時に前後の信号が互いに干渉し合う、いわゆる、符号間干渉という現象が生じる。かかる問題を解消するため、これらディスクを扱うドライブ装置では、再生伝送路中に波形等化器（イコライザ）が配され、再生信号の周波数特性の改善が図られている。
【０００３】
しかしながら、これらの高密度光ディスクでは、再生信号の周波数特性がディスク毎あるいは製造メーカ毎に異なっているため、これらディスクに一律に等化処理を施すと、ディスク間で等化誤差が生じ、ディスクによっては、エラーレートが増大するといった問題が生じる。そこで、この問題を解消するために、最近では、各ディスクの再生信号の周波数特性に応じて適宜、等化係数の調整が可能な適応型のイコライザが用いられている。
【０００４】
図８は、適応型イコライザを用いたディスク再生装置の構成例を示すものである。
【０００５】
ディスク１に記録されたデータは、光ピックアップ２によって読み取られる。光ピックアップ２は、ディスク１からの反射光を光検出器にて受光して再生ＲＦ信号を生成し、生成した再生ＲＦ信号を増幅回路１０に出力する。
【０００６】
増幅回路１０は、光ピックアップ２から供給される再生ＲＦ信号を増幅してアナログＢＰＦ２０に出力する。アナログＢＰＦ２０は、再生ＲＦ信号のノイズ成分を除去してＡＤＣ３０に出力する。ＡＤＣ３０は、固定クロック（周波数：ｆ１）に応じて再生ＲＦ信号をサンプリングし、サンプル値をデジタルデータに変換してデジタルＰＬＬ４０に出力する。
【０００７】
デジタルＰＬＬ４０は、ＡＤＣ３０から入力されるデジタルデータに補間処理を施して、適正サンプリングタイミングにおけるデジタルデータ（リサンプルデータ）を生成し、生成したリサンプルデータを適応型イコライザ５０に出力する。
【０００８】
適応型イコライザ５０は、デジタルＰＬＬ４０から供給されるリサンプルデータに波形等化処理を施して２値化回路６０に出力する。２値化回路６０は、デジタルイコライザ５０から供給されたリサンプルデータを復号して１、０の２値化データを生成出力する。ここで、２値化回路６０は、復号処理として、たとえば、ビタビ復号処理を実行する。
【０００９】
図９に、適応型イコライザ５０の構成例を示す。
【００１０】
適応型イコライザ５０は、デジタルイコライザ５０１と、理想サンプル値計算部５０２と、減算部５０３と、比率調整部５０４と、乗算部５０５と、タップ値更新部５０６を有している。
【００１１】
デジタルイコライザ５０１は、デジタルＰＬＬ４０から入力されるリサンプルデータに対し、タップ値更新部５０５にて更新されたタップ値に応じて、波形等化処理を施す。
【００１２】
理想サンプル値計算部５０２は、デジタルイコライザ５０１から出力される波形等化後のリサンプルデータｑ（ｎ）の理想サンプル値ｐ（ｎ）を、２値化回路６０から出力される２値化データに基づいて生成する。
【００１３】
減算部５０３は、理想サンプル値計算部５０２にて生成された理想サンプル値ｐ（ｎ）から、デジタルイコライザ５０１にて波形等化されたリサンプルデータｑ（ｎ）を減算し、減算結果ｅ（ｎ）を調整部５０４に出力する。
【００１４】
比率調整部５０４は、減算部５０３から入力される減算結果ｅ（ｎ）に調整係数μを乗じ、乗算結果を乗算部５０５に出力する。
【００１５】
乗算部５０５は、比率調整部５０４によって比率が調整された減算結果μ・ｅ（ｎ）を、デジタルイコライザ５０１から入力されるリサンプルデータの集合Ｘ（ｎ）＝（ｘ（ｎ），ｘ（ｎ−１），…，ｘ（ｎ−ｋ＋１））に乗じて、タップ値更新部５０６に出力する。なお、ｘ（ｎ−ｋ）は、リサンプルデータｘ（ｎ）からｋリサンプルタイミング前に到来するリサンプルデータである。
【００１６】
タップ値更新部５０６は、現在のタップ値Ｈ（ｎ）＝（ｈ１（ｎ），ｈ２（ｎ），…，ｈｋ（ｎ））に、乗算部５０５からの乗算結果μ・ｅ（ｎ）・Ｘ（ｎ）を加算して、次のクロックタイミングにおけるタップ値Ｈ（ｎ＋１）＝（ｈ１（ｎ＋１），ｈ２（ｎ＋１），…，ｈｋ（ｎ＋１））を生成する。そして、生成したタップ値Ｈ（ｎ＋１）をデジタルイコライザ５０１に供給する。
【００１７】
図１０に、デジタルイコライザ５０１の構成例を示す。
【００１８】
デジタルイコライザ５０１に入力されたリサンプルデータは、ｋ−１個の遅延部５０１ａによって、１リサンプルタイミングずつ遅延される。各サンプルタイミングにおけるリサンプルデータは、それぞれ、対応する乗算部５０１ｂにて、タップ値ｈ１（ｎ）、ｈ２（ｎ）、…、ｈｋ（ｎ）が乗算された後、加算部５０１ｃにて加算される。
【００１９】
乗算部５０１ｂにて乗算されるタップ値ｈ１（ｎ）、ｈ２（ｎ）、…、ｈｋ（ｎ）は、タップ値更新部５０６によって更新される。すなわち、次のリサンプルタイミングにおけるタップ値ｈ１（ｎ＋１）、ｈ２（ｎ＋１）、…、ｈｋ（ｎ＋１）は、上記減算部５０３における減算結果ｅ（ｎ）と、比率調整部５０４における係数μ、および、格段のリサンプルデータｘ（ｎ）、ｘ（ｎ−１）、…、ｘ（ｎ−ｋ＋１）から、それぞれ、ｈ１（ｎ＋１）＝ｈ１（ｎ）＋μ・ｅ（ｎ）・ｘ（ｎ）、ｈ２（ｎ＋１）＝ｈ２（ｎ）＋μ・ｅ（ｎ）・ｘ（ｎ−１）、…、ｈｋ（ｎ＋１）＝ｈｋ（ｎ）＋μ・ｅ（ｎ）・ｘ（ｎ−ｋ＋１）に更新される。この更新により、デジタルイコライザ５０１のタップ値が適宜調整され、当該ディスクの周波数特性に応じた波形等化処理が行われる。
【特許文献１】特開平 １０−２６１２０５号公報
【特許文献２】特開２０００−１８２３３０号公報
【特許文献３】特開２０００−１９９７５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
近年、光ディスクおよびそのドライブ装置においては、ディスクの高密度化および高容量化とともに、再生速度の高速化（４倍速、８倍速、等）が求められている。再生速度の高速化は、特に、ＰＣ（Personal Computer）用途としてドライブ装置を用いる場合に、高い付加価値を与える。
【００２１】
再生速度の高速化実現するための手段として、再生データの並列処理が有効な手段となり得る。すなわち、再生データを処理するための処理系を複数準備し、一連の再生データに対し、時系列上交互に、各処理系にて処理を施す。これにより、各処理系の処理速度をそれ程高めなくとも、再生速度の高速化・倍速化を実現することができる。かかる並列処理は、適応型イコライザにおける処理にも要求される。
【００２２】
そこで、本発明は、このように複数の処理系を準備して再生速度の高速化を図る場合に、各処理系における適応型イコライザの構成の簡素化と回路規模の縮小を適正に図り得る、データ再生回路およびデータ再生装置を提供することを課題とする。
【課題を解決するための手段】
【００２３】
第１の発明は、データ再生回路において、再生データが所定データユニットずつ順次振り分けて供給される複数の適応型イコライザと、前記適応型イコライザに波形等化のための係数を設定する係数設定回路とを備え、前記複数の適応型イコライザのうち２以上の適応型イコライザに対応して１つの前記係数設定回路が配され、該係数設定回路はこれら対応する適応型イコライザに共通の前記係数を生成してこれら適応型イコライザに設定することを特徴とする。
【００２４】
第２の発明は、第１の発明に係るデータ再生回路において、前記係数設定回路は、前記対応する適応型イコライザのうち予め設定した適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定することを特徴とする。
【００２５】
第３の発明は、第２の発明に係るデータ再生回路において、前記係数設定回路は、前記対応する各々の適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定することを特徴とする。
【００２６】
第４の発明は、第２の発明に係るデータ再生回路において、前記係数設定回路は、前記対応する適応型イコライザのうち何れか一つにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定することを特徴とする。
【００２７】
第５の発明は、第１ないし第４の発明の何れかに係るデータ再生回路において、前記係数設定回路は、前記再生データの理想値を求める回路を備え、該回路にて求めた理想値と波形等化後のデータ値とを比較して、前記波形等化誤差を求めることを特徴とする。
【００２８】
第６の発明は、第１ないし第５の発明の何れかに係るデータ再生回路を備えるデータ再生装置である。
【発明の効果】
【００２９】
本発明によれば、複数の適応型イコライザに対して一つの係数設定回路が配されるため、それぞれの適応型イコライザに係数設定回路を個別に配する場合に比べ、構成の簡素化と回路規模の縮小化を図ることができる。
【００３０】
このとき、第３の発明のように、対応する各々の適応型イコライザにおいて生じる波形等化誤差に基づいて係数を生成するようにすれば、各々の適応型イコライザにて生じる波形等化誤差を総合的に係数に反映させることができる。これにより、波形等化誤差に細かく追随した係数調整を行うことができる。
【００３１】
また、第４の発明のように、対応する適応型イコライザのうち何れか一つにおいて生じる波形等化誤差に基づいて係数を生成するようにすれば、当該一つの適応型イコライザにおける波形等化誤差を検出するのみでよいため、さらなる構成の簡素化を図ることができる。
【００３２】
本発明の特徴は、以下に示す実施の形態の説明により更に明らかとなろう。
【００３３】
なお、以下の実施の形態には、２つの適応型イコライザを用いて並列処理を行う場合の実施形態が示されている。また、本発明に係る係数設定回路は、以下の実施形態では、理想サンプル値計算部５１２、５２２、減算部５１３、５２３、加算部５１４、比率調整部５１５、加算部５１６、乗算部５１７およびタップ値更新部５１８にて具体化されている。
【００３４】
ただし、以下の実施の形態は、あくまでも、本発明を具体化する際の一つの例示であって、本発明ないし各構成要件の用語の意義は、以下の実施の形態に記載されたものに制限されるものではない。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態につき図面を参照して説明する。
【００３６】
図１に、実施の形態に係るディスク再生装置の構成を示す。なお、上記従来例で示した図８の構成と同一部分には同一符号を付し、説明を省略する。
【００３７】
図において、メモリ７０は、メモリコントローラ８０からの制御を受けて、ＡＤＣ３０から入力されるデジタルデータを順次記憶する。また、記憶したデジタルデータを、所定単位のデータユニット毎に、デジタルＰＬＬ４１またはデジタルＰＬＬ４２の何れか一方に出力する。
【００３８】
メモリコントローラ８０は、メモリ７０に対する書き込み制御を行うとともに、タイミングコントローラ９０からの指令に応じて、メモリ７０に対する読み出し制御を行う。
【００３９】
タイミングコントローラ９０は、デジタルＰＬＬ４１、４２に対するデジタルデータの読み出しタイミングを規定する指令をメモリコントローラ８０に出力するとともに、デジタルＰＬＬ４１、適応型イコライザ５１、２値化回路６１から構成される第１の信号処理系と、デジタルＰＬＬ４２、適応型イコライザ５２、２値化回路６２から構成される第２の信号処理系に対し、動作タイミングを規定する指令を出力する。さらに、タイミングコントローラ９０は、第１の信号処理系（２値化回路６１）から入力される２値化データと第２の信号処理系（２値化回路６２）から入力される２値化データの何れか一方を選択して一系統化するための、データ選択タイミングを規定する指令をセレクタ１００に出力する。
【００４０】
セレクタ１００は、第１の信号処理系および第２の処理系から入力される２値化データをバッファリングするとともに、タイミングコントローラ９０からの指令に応じて何れか一方のデータを選択し、これらを１系統化して、後段回路（復調回路、等）に出力する。
【００４１】
デジタルＰＬＬ４１、適応型イコライザ５１および２値化回路６１から構成される第１の信号処理系と、デジタルＰＬＬ４２、適応型イコライザ５２および２値化回路６２から構成される第２の信号処理系は、上記図８におけるデジタルＰＬＬ４０、適応型イコライザ５０および２値化回路６０から構成される信号処理系と同様の処理を行う。但し、適応型イコライザ５１、５２のタップ値更新は、共通のタップ値更新部によって行われる。
【００４２】
本実施の形態では、後述の如く、第１の信号処理系と第２の信号処理系によって並列的に信号処理が行われる。このため、Ａ／Ｄサンプリングするための固定クロックよりも数段低い周波数の動作クロックにて、第１の信号処理系と第２の信号処理系を動作させることができる。すなわち、第１の信号処理系と第２の信号処理系に入力される動作クロックの周波数ｆ２は、固定クロックの周波数ｆ１に比べて、ｆ２＜ｆ１となっている。この動作クロックの周波数ｆ２は、最も低くは、ｆ１／２をやや越える程度とすることができる。
【００４３】
図２に、適応型イコライザ５１、５２の構成を示す。
【００４４】
図示の如く、第１の信号処理系側に配された適応型イコライザ５１は、デジタルイコライザ５１１と、理想サンプル値計算部５１２と、減算部５１３と、加算部５１４と、比率調整部５１５と、加算部５１６と、乗算部５１７と、タップ値更新部５１８を備えている。また、第２の信号処理系側に配された適応型イコライザ５２は、デジタルイコライザ５２１と理想サンプル値計算部５２２を備えている。
【００４５】
デジタルイコライザ５１１、５２１は、デジタルＰＬＬ４１、４２から入力されるリサンプルデータに対し、タップ値更新部５１８にて更新されたタップ値に応じて、波形等化処理を施す。
【００４６】
理想サンプル値計算部５１２、５２２は、デジタルイコライザ５１１、５２１から出力される波形等化後のリサンプルデータｑ1（ｎ）、ｑ2（ｎ）の理想サンプル値ｐ1（ｎ）、ｐ2（ｎ）を、２値化回路６１、６２から出力される２値化データに基づいて生成する。
【００４７】
減算部５１３、５２３は、理想サンプル値計算部５１２、５２２にて生成された理想サンプル値ｐ1（ｎ）、ｐ2（ｎ）から、デジタルイコライザ５１１、５２１にて波形等化されたリサンプルデータｑ1（ｎ）、ｑ2（ｎ）を減算し、減算結果ｅ1（ｎ）、ｅ2（ｎ）を加算部５１４に出力する。
【００４８】
加算部５１４は、減算部５１３、５２３から入力された減算結果ｅ1（ｎ）、ｅ2（ｎ）を加算して、比率調整部５１５に出力する。
【００４９】
比率調整部５１５は、加算部５１４から入力される加算結果ｅ（ｎ）に調整係数μを乗じ、乗算結果を乗算部５１７に出力する。
【００５０】
加算部５１６は、デジタルイコライザ５１１から入力されるリサンプルデータの集合Ｘ1（ｎ）＝（ｘ1（ｎ），ｘ1（ｎ−１），…，ｘ1（ｎ−ｋ＋１））と、デジタルイコライザ５１２から入力されるリサンプルデータの集合Ｘ2（ｎ）＝（ｘ2（ｎ），ｘ2（ｎ−１），…，ｘ2（ｎ−ｋ＋１））を加算して、集合Ｘ（ｎ）＝（ｘ1（ｎ）＋ｘ2（ｎ），ｘ1（ｎ−１）＋ｘ2（ｎ−１），…，ｘ1（ｎ−ｋ＋１）＋ｘ2（ｎ−ｋ＋１））を生成する。
【００５１】
乗算部５１７は、比率調整部５１５から入力されるμ・ｅ（ｎ）を、加算部５１６から入力される集合Ｘ（ｎ）＝（ｘ1（ｎ）＋ｘ2（ｎ），ｘ1（ｎ−１）＋ｘ2（ｎ−１），…，ｘ1（ｎ−ｋ＋１）＋ｘ2（ｎ−ｋ＋１））に乗じて、タップ値更新部５１８に出力する。
【００５２】
タップ値更新部５１８は、デジタルイコライザ５１１、５２１に設定されている現在のタップ値Ｈ（ｎ）＝（ｈ１（ｎ），ｈ２（ｎ），…，ｈｋ（ｎ））に、乗算部５１７からの乗算結果μ・ｅ（ｎ）・Ｘ（ｎ）を加算して、次のクロックタイミングにおけるタップ値Ｈ（ｎ＋１）＝（ｈ１（ｎ＋１），ｈ２（ｎ＋１），…，ｈｋ（ｎ＋１））を生成する。そして、生成したタップ値Ｈ（ｎ＋１）をデジタルイコライザ５１１、５２１に供給する。
【００５３】
ここで、次のリサンプルタイミングにおけるタップ値ｈ１（ｎ＋１）、ｈ２（ｎ＋１）、…、ｈｋ（ｎ＋１）は、上記加算部５１４における加算結果ｅ（ｎ）と、比率調整部５１５における係数μ、および、リサンプルデータの集合Ｘ1（ｎ）、Ｘ2（ｎ）を加算して生成した集合Ｘ（ｎ）＝（ｘ1（ｎ）＋ｘ2（ｎ），ｘ1（ｎ−１）＋ｘ2（ｎ−１），…，ｘ1（ｎ−ｋ＋１）＋ｘ2（ｎ−ｋ＋１））から、それぞれ、ｈ１（ｎ＋１）＝ｈ１（ｎ）＋μ・ｅ（ｎ）・（ｘ1（ｎ）＋ｘ2（ｎ））、ｈ２（ｎ＋１）＝ｈ２（ｎ）＋μ・ｅ（ｎ）・（ｘ1（ｎ−１）＋ｘ2（ｎ−１））、…、ｈｋ（ｎ＋１）＝ｈｋ（ｎ）＋μ・ｅ（ｎ）・（ｘ1（ｎ−ｋ＋１）＋ｘ2（ｎ−ｋ＋１））に更新される。
【００５４】
次に、第１の処理系と第２の処理系における並列処理について、図３ないし図５を参照して説明する。
【００５５】
なお、以下では、各処理系にて処理される一定サイズのＡＤデータの固まりをデータユニットと称する。各データユニットには、便宜上、処理順序を示すための符号（ｎ）が付されている。また、以下では、第１の処理系におけるデジタルＰＬＬ４１をＤ−ＰＬＬ（１）として示し、第２の処理系におけるデジタルＰＬＬ４２をＤ−ＰＬＬ（２）として示す。
【００５６】
ディスク１に対するデータ読み出しが開始されると、再生ＲＦ信号が順次Ａ／Ｄ変換され、図３の（１）に示す如く、メモリ７０に対するデータ書き込みが開始される。かかる書き込みによって、メモリ７０に一定量のデータが格納されると、メモリ７０からデータユニット（０）のＡＤデータが順次Ｄ−ＰＬＬ（１）に出力され、第１の処理系による処理が開始される。
【００５７】
しかる後、メモリ７０にさらに一定量のデータが書き込まれると、同図の（２）に示す如く、データユニット（０）に続くデータユニット（１）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（２）に出力され、第２の処理系による処理が開始される。このとき、データユニット（０）のＡＤデータは、引き続きＤ−ＰＬＬ（１）に出力され、第１の処理系によって並列処理される。データユニット（０）のＡＤデータは、同図の（３）に示す如く、当該ユニットのＡＤデータが全て処理されるまでＤ−ＰＬＬ（１）に順次出力され処理される。
【００５８】
しかして、データユニット（０）のＡＤデータに対する処理が終了すると、図４の（４）に示す如く、次のデータユニット（２）に対する処理の助走期間として、データユニット（１）の一部がメモリ７０からＤ−ＰＬＬ（１）に出力され、第１の処理系によって処理される。かかる助走期間における処理は、たとえば、データユニット（１）の終端部のＡＤデータを用いて行われる。かかる助走期間の処理によって、Ｄ−ＰＬＬ（１）における位相引き込みが行われ、次のデータユニット（２）に対する処理が安定して行われる。なお、このとき、データユニット（１）に対する第２の処理系の処理が並行して行われる。
【００５９】
かかる助走期間が終了すると、図４の（５）に示す如く、データユニット（２）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（１）に出力され、第１の処理系による処理が開始される。このとき、データユニット（１）のＡＤデータは、引き続きＤ−ＰＬＬ（２）に出力され、第２の処理系によって並列処理される。この並列処理は、同図の（６）に示す如く、データユニット（１）に対する処理が完了するまで行われる。
【００６０】
しかして、データユニット（１）のＡＤデータに対する処理が終了すると、図５の（７）に示す如く、次のデータユニット（３）に対する処理の助走期間として、データユニット（２）の一部がメモリ７０からＤ−ＰＬＬ（２）に出力され、第２の処理系によって処理される。かかる助走期間における処理は、上述の如く、たとえば、データユニット（２）の終端部のＡＤデータを用いて行われる。かかる助走期間の処理によって、Ｄ−ＰＬＬ（２）における位相引き込みが行われ、次のデータユニット（３）に対する処理が安定して行われる。なお、このとき、データユニット（２）に対する第１の処理系の処理が並行して行われる。
【００６１】
かかる助走期間が終了すると、図５の（８）に示す如く、データユニット（３）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（２）に出力され、第２の処理系による処理が開始される。このとき、データユニット（２）のＡＤデータは、引き続きＤ−ＰＬＬ（１）に出力され、第１の処理系によって並列処理される。この並列処理は、同図の（９）に示す如く、データユニット（２）に対する処理が完了するまで行われる。
【００６２】
以下、同様にして、第１の処理系と第２の処理系における並列処理が行われる。その後、メモリ７０の最終アドレスまでＡＤデータが書き込まれると、先頭アドレスに戻って、順次、ＡＤデータが上書きされる。同様に、第１の処理系と第２の処理系における並列処理によってメモリ７０の所定のアドレスまで処理がなされると、先頭アドレスに戻って、上書きされたＡＤデータに対する並列処理が行われる。
【００６３】
かかる並列処理の際、第１の処理系のデジタルイコライザ５１１と第２の処理系のデジタルイコライザ５１２に適用されるタップ値は、共に、第１の処理系側に配されたタップ値更新部５１８によって調整される。この調整は、上述の如く、第１の処理系側における波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ1（ｎ）と、第２の処理系側における波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ2（ｎ）を加算した値ｅ（ｎ）をもとに行われる。
【００６４】
以上、本実施の形態によれば、タップ値更新のための構成を第１および第２の処理系にて共用するようにしたため、タップ値更新のための構成を各処理系にそれぞれ個別に配する場合に比べ、構成の簡素化および回路規模の縮小化を図ることができる。また、第１の処理系側において検出される波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ1（ｎ）と、第２の処理系側において検出される波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ2（ｎ）を加算した値ｅ（ｎ）をもとに、タップ値を更新するようにしたため、波形等化誤差に細かく追随したタップ値調整を実現することができる。
【００６５】
なお、本発明は、上記実施の形態に限定されるものではなく、他に種々の変更が可能である。
【００６６】
たとえば、上記実施の形態では、第１の処理系側において検出される波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ1（ｎ）と、第２の処理系側において検出される波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ2（ｎ）を加算した値ｅ（ｎ）をもとに、タップ値を更新するようにしたが、何れか一方の処理系において検出されるずれ量のみを用いて、タップ値を更新するようにすることもできる。
【００６７】
図６は、かかる場合の構成例を示すものである。同図では、第１の処理系にて検出されるずれ量ｅ1（ｎ）をもとにタップ値が更新される。
【００６８】
この場合、減算部５１３における減算結果ｅ1（ｎ）は、比率調整部５１５によって比率調整された後、デジタルイコライザ５１１から入力されるリサンプルデータの集合Ｘ1（ｎ）＝（ｘ1（ｎ），ｘ1（ｎ−１），…，ｘ1（ｎ−ｋ＋１））に乗じられ、タップ値更新部５１８に入力される。タップ値更新部５１８は、現在のタップ値Ｈ（ｎ）＝（ｈ１（ｎ），ｈ２（ｎ），…，ｈｋ（ｎ））に、乗算部５１７から入力される乗算結果μ・ｅ1（ｎ）・Ｘ1（ｎ）を加算して、次のクロックタイミングにおけるタップ値Ｈ（ｎ＋１）＝（ｈ１（ｎ＋１），ｈ２（ｎ＋１），…，ｈｋ（ｎ＋１））を生成する。そして、生成したタップ値Ｈ（ｎ＋１）をデジタルイコライザ５１１、５１２に供給する。
【００６９】
この場合、次のリサンプルタイミングにおけるタップ値ｈ１（ｎ＋１）、ｈ２（ｎ＋１）、…、ｈｋ（ｎ＋１）は、減算部５１３における減算結果ｅ1（ｎ）と、比率調整部５１５における係数μ、および、デジタルイコライザ５１１からのリサンプルデータｘ1（ｎ）、ｘ1（ｎ−１）、…、ｘ1（ｎ−ｋ＋１）から、それぞれ、ｈ１（ｎ＋１）＝ｈ１（ｎ）＋μ・ｅ1（ｎ）・ｘ1（ｎ）、ｈ２（ｎ＋１）＝ｈ２（ｎ）＋μ・ｅ1（ｎ）・ｘ1（ｎ−１）、…、ｈｋ（ｎ＋１）＝ｈｋ（ｎ）＋μ・ｅ1（ｎ）・ｘ1（ｎ−ｋ＋１）に更新される。
【００７０】
この変更例によれば、図２に示す構成に比べ、ずれ量ｅ2（ｎ）を検出するための構成と、ずれ量ｅ2（ｎ）をタップ値更新に反映するための構成を省略できるため、更なる構成の簡素化と、回路規模の縮小化を図ることができる。
【００７１】
また、上記実施の形態では、第１の処理系と第２の処理系にそれぞれデジタルＰＬＬを配するようにしたが、たとえば図７に示すように、メモリ７０の前段にアナログＰＬＬ４３を配するよう構成することもできる。
【００７２】
図７の構成において、アナログＰＬＬ４３は、アナログＢＰＦ２０から入力される信号をもとにＰＬＬクロックによるサンプリングタイミングと再生ＲＦ信号に対する適正サンプリングタイミングの位相差を検出し、この位相差を解消するようＰＬＬクロックの周波数を調整する。すなわち、アナログＢＰＦ２０から入力される信号をもとに再生信号波形のエッジを判別し、このエッジとＰＬＬクロックの間の位相差を検出する。そして、この位相差を電圧値としてＶＣＯ（Voltage Controlled Oscillator）に供給し、ＶＣＯから発振されるＰＬＬクロックの周期を変化させる。
【００７３】
ＡＤＣ３０は、アナログＰＬＬ４３から供給するＰＬＬクロックに応じて、アナログＢＰＦ２０から供給される再生ＲＦ信号に対するサンプリングおよびＡ／Ｄ変換を行い、サンプリングしてＡＤデータを順次メモリ７０に書き込む。
【００７４】
メモリ７０は、格納したＡＤデータを、メモリコントローラ８０からの制御に応じて、データユニット単位で、適応型イコライザ５１または５２の何れか一方に順次出力する。以下、適応型イコライザ５１、５２以降の処理は上記実施の形態と同様にして行われる。
【００７５】
さらに、上記実施の形態では、デジタルＰＬＬから２値化回路までの信号処理系を２系統としたが、３系統以上の信号処理系を準備して並列処理を行うようにすることもできる。こうすると、さらなる再生速度の高速化・倍速化に対応することが可能となる。
【００７６】
この場合、それぞれの適応型イコライザに適用されるタップ値は、上記図２の構成例に従う場合には、それぞれの適応型イコライザにて検出される理想サンプル値に対するずれ量ｅｉ（ｎ）を図２における加算器５１４にて加算し、また、各系列のデジタルイコライザからのリサンプルデータの集合Ｘｉ（ｎ）を図２における加算器５１６にて加算するよう構成することにより、タップ値更新部５１８にて生成される。なお、この場合、全ての系列のずれ量とリサンプルデータの集合をそれぞれ加算せずに、予め設定した系列のずれ量とリサンプルデータの集合を加算器５１４および加算器５１６にて加算するようにすることもできる。
【００７７】
また、上記図６の構成例に従う場合には、何れか一つの系列において求めたタップ値が、それぞれの系列のデジタルイコライザに共通に設定される。
【００７８】
この他、上記実施の形態では、セレクタ１００にデータをバッファリングさせ、これを順次読み出すことにより、データを一系統化させるようにしたが、メモリ７０の別領域にデータを書き戻し、ここから順次読み出すことによりデータを一系統化するようにすることもできる。
【００７９】
本発明の実施の形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。
【図面の簡単な説明】
【００８０】
【図１】実施の形態に係るディスク再生装置の構成を示す図
【図２】実施の形態に係る適応型イコライザの構成を示す図
【図３】実施の形態に係る並列処理の流れを説明する図
【図４】実施の形態に係る並列処理の流れを説明する図
【図５】実施の形態に係る並列処理の流れを説明する図
【図６】実施の形態に係る適応型イコライザの変更例を示す図
【図７】実施の形態に係るディスク再生装置の変更例を示す図
【図８】従来例に係るディスク再生装置の構成を示す図
【図９】従来例に係る適応型イコライザの構成を示す図
【図１０】従来例に係るデジタルイコライザの構成を示す図
【符号の説明】
【００８１】
５１、５２…適応型イコライザ
５１１、５２１…デジタルイコライザ
５１２、５２２…理想サンプル値計算部
５１３、５２３…減算部
５１４…加算部
５１５…比率調整部
５１６…加算部
５１７…乗算部
５１８…タップ値更新部
【技術分野】
【０００１】
本発明は、データ再生回路およびデータ再生装置に関するものであり、特に、適応型波形等化器（Adaptive Equalizer）を複数用いて並列的に波形等化処理を施す際に用いて好適なものである。
【背景技術】
【０００２】
ＤＶＤ（Digital Versatile Disc）や次世代ＤＶＤ等の高密度光ディスクでは、再生時に前後の信号が互いに干渉し合う、いわゆる、符号間干渉という現象が生じる。かかる問題を解消するため、これらディスクを扱うドライブ装置では、再生伝送路中に波形等化器（イコライザ）が配され、再生信号の周波数特性の改善が図られている。
【０００３】
しかしながら、これらの高密度光ディスクでは、再生信号の周波数特性がディスク毎あるいは製造メーカ毎に異なっているため、これらディスクに一律に等化処理を施すと、ディスク間で等化誤差が生じ、ディスクによっては、エラーレートが増大するといった問題が生じる。そこで、この問題を解消するために、最近では、各ディスクの再生信号の周波数特性に応じて適宜、等化係数の調整が可能な適応型のイコライザが用いられている。
【０００４】
図８は、適応型イコライザを用いたディスク再生装置の構成例を示すものである。
【０００５】
ディスク１に記録されたデータは、光ピックアップ２によって読み取られる。光ピックアップ２は、ディスク１からの反射光を光検出器にて受光して再生ＲＦ信号を生成し、生成した再生ＲＦ信号を増幅回路１０に出力する。
【０００６】
増幅回路１０は、光ピックアップ２から供給される再生ＲＦ信号を増幅してアナログＢＰＦ２０に出力する。アナログＢＰＦ２０は、再生ＲＦ信号のノイズ成分を除去してＡＤＣ３０に出力する。ＡＤＣ３０は、固定クロック（周波数：ｆ１）に応じて再生ＲＦ信号をサンプリングし、サンプル値をデジタルデータに変換してデジタルＰＬＬ４０に出力する。
【０００７】
デジタルＰＬＬ４０は、ＡＤＣ３０から入力されるデジタルデータに補間処理を施して、適正サンプリングタイミングにおけるデジタルデータ（リサンプルデータ）を生成し、生成したリサンプルデータを適応型イコライザ５０に出力する。
【０００８】
適応型イコライザ５０は、デジタルＰＬＬ４０から供給されるリサンプルデータに波形等化処理を施して２値化回路６０に出力する。２値化回路６０は、デジタルイコライザ５０から供給されたリサンプルデータを復号して１、０の２値化データを生成出力する。ここで、２値化回路６０は、復号処理として、たとえば、ビタビ復号処理を実行する。
【０００９】
図９に、適応型イコライザ５０の構成例を示す。
【００１０】
適応型イコライザ５０は、デジタルイコライザ５０１と、理想サンプル値計算部５０２と、減算部５０３と、比率調整部５０４と、乗算部５０５と、タップ値更新部５０６を有している。
【００１１】
デジタルイコライザ５０１は、デジタルＰＬＬ４０から入力されるリサンプルデータに対し、タップ値更新部５０５にて更新されたタップ値に応じて、波形等化処理を施す。
【００１２】
理想サンプル値計算部５０２は、デジタルイコライザ５０１から出力される波形等化後のリサンプルデータｑ（ｎ）の理想サンプル値ｐ（ｎ）を、２値化回路６０から出力される２値化データに基づいて生成する。
【００１３】
減算部５０３は、理想サンプル値計算部５０２にて生成された理想サンプル値ｐ（ｎ）から、デジタルイコライザ５０１にて波形等化されたリサンプルデータｑ（ｎ）を減算し、減算結果ｅ（ｎ）を調整部５０４に出力する。
【００１４】
比率調整部５０４は、減算部５０３から入力される減算結果ｅ（ｎ）に調整係数μを乗じ、乗算結果を乗算部５０５に出力する。
【００１５】
乗算部５０５は、比率調整部５０４によって比率が調整された減算結果μ・ｅ（ｎ）を、デジタルイコライザ５０１から入力されるリサンプルデータの集合Ｘ（ｎ）＝（ｘ（ｎ），ｘ（ｎ−１），…，ｘ（ｎ−ｋ＋１））に乗じて、タップ値更新部５０６に出力する。なお、ｘ（ｎ−ｋ）は、リサンプルデータｘ（ｎ）からｋリサンプルタイミング前に到来するリサンプルデータである。
【００１６】
タップ値更新部５０６は、現在のタップ値Ｈ（ｎ）＝（ｈ１（ｎ），ｈ２（ｎ），…，ｈｋ（ｎ））に、乗算部５０５からの乗算結果μ・ｅ（ｎ）・Ｘ（ｎ）を加算して、次のクロックタイミングにおけるタップ値Ｈ（ｎ＋１）＝（ｈ１（ｎ＋１），ｈ２（ｎ＋１），…，ｈｋ（ｎ＋１））を生成する。そして、生成したタップ値Ｈ（ｎ＋１）をデジタルイコライザ５０１に供給する。
【００１７】
図１０に、デジタルイコライザ５０１の構成例を示す。
【００１８】
デジタルイコライザ５０１に入力されたリサンプルデータは、ｋ−１個の遅延部５０１ａによって、１リサンプルタイミングずつ遅延される。各サンプルタイミングにおけるリサンプルデータは、それぞれ、対応する乗算部５０１ｂにて、タップ値ｈ１（ｎ）、ｈ２（ｎ）、…、ｈｋ（ｎ）が乗算された後、加算部５０１ｃにて加算される。
【００１９】
乗算部５０１ｂにて乗算されるタップ値ｈ１（ｎ）、ｈ２（ｎ）、…、ｈｋ（ｎ）は、タップ値更新部５０６によって更新される。すなわち、次のリサンプルタイミングにおけるタップ値ｈ１（ｎ＋１）、ｈ２（ｎ＋１）、…、ｈｋ（ｎ＋１）は、上記減算部５０３における減算結果ｅ（ｎ）と、比率調整部５０４における係数μ、および、格段のリサンプルデータｘ（ｎ）、ｘ（ｎ−１）、…、ｘ（ｎ−ｋ＋１）から、それぞれ、ｈ１（ｎ＋１）＝ｈ１（ｎ）＋μ・ｅ（ｎ）・ｘ（ｎ）、ｈ２（ｎ＋１）＝ｈ２（ｎ）＋μ・ｅ（ｎ）・ｘ（ｎ−１）、…、ｈｋ（ｎ＋１）＝ｈｋ（ｎ）＋μ・ｅ（ｎ）・ｘ（ｎ−ｋ＋１）に更新される。この更新により、デジタルイコライザ５０１のタップ値が適宜調整され、当該ディスクの周波数特性に応じた波形等化処理が行われる。
【特許文献１】特開平 １０−２６１２０５号公報
【特許文献２】特開２０００−１８２３３０号公報
【特許文献３】特開２０００−１９９７５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
近年、光ディスクおよびそのドライブ装置においては、ディスクの高密度化および高容量化とともに、再生速度の高速化（４倍速、８倍速、等）が求められている。再生速度の高速化は、特に、ＰＣ（Personal Computer）用途としてドライブ装置を用いる場合に、高い付加価値を与える。
【００２１】
再生速度の高速化実現するための手段として、再生データの並列処理が有効な手段となり得る。すなわち、再生データを処理するための処理系を複数準備し、一連の再生データに対し、時系列上交互に、各処理系にて処理を施す。これにより、各処理系の処理速度をそれ程高めなくとも、再生速度の高速化・倍速化を実現することができる。かかる並列処理は、適応型イコライザにおける処理にも要求される。
【００２２】
そこで、本発明は、このように複数の処理系を準備して再生速度の高速化を図る場合に、各処理系における適応型イコライザの構成の簡素化と回路規模の縮小を適正に図り得る、データ再生回路およびデータ再生装置を提供することを課題とする。
【課題を解決するための手段】
【００２３】
第１の発明は、データ再生回路において、再生データが所定データユニットずつ順次振り分けて供給される複数の適応型イコライザと、前記適応型イコライザに波形等化のための係数を設定する係数設定回路とを備え、前記複数の適応型イコライザのうち２以上の適応型イコライザに対応して１つの前記係数設定回路が配され、該係数設定回路はこれら対応する適応型イコライザに共通の前記係数を生成してこれら適応型イコライザに設定することを特徴とする。
【００２４】
第２の発明は、第１の発明に係るデータ再生回路において、前記係数設定回路は、前記対応する適応型イコライザのうち予め設定した適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定することを特徴とする。
【００２５】
第３の発明は、第２の発明に係るデータ再生回路において、前記係数設定回路は、前記対応する各々の適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定することを特徴とする。
【００２６】
第４の発明は、第２の発明に係るデータ再生回路において、前記係数設定回路は、前記対応する適応型イコライザのうち何れか一つにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定することを特徴とする。
【００２７】
第５の発明は、第１ないし第４の発明の何れかに係るデータ再生回路において、前記係数設定回路は、前記再生データの理想値を求める回路を備え、該回路にて求めた理想値と波形等化後のデータ値とを比較して、前記波形等化誤差を求めることを特徴とする。
【００２８】
第６の発明は、第１ないし第５の発明の何れかに係るデータ再生回路を備えるデータ再生装置である。
【発明の効果】
【００２９】
本発明によれば、複数の適応型イコライザに対して一つの係数設定回路が配されるため、それぞれの適応型イコライザに係数設定回路を個別に配する場合に比べ、構成の簡素化と回路規模の縮小化を図ることができる。
【００３０】
このとき、第３の発明のように、対応する各々の適応型イコライザにおいて生じる波形等化誤差に基づいて係数を生成するようにすれば、各々の適応型イコライザにて生じる波形等化誤差を総合的に係数に反映させることができる。これにより、波形等化誤差に細かく追随した係数調整を行うことができる。
【００３１】
また、第４の発明のように、対応する適応型イコライザのうち何れか一つにおいて生じる波形等化誤差に基づいて係数を生成するようにすれば、当該一つの適応型イコライザにおける波形等化誤差を検出するのみでよいため、さらなる構成の簡素化を図ることができる。
【００３２】
本発明の特徴は、以下に示す実施の形態の説明により更に明らかとなろう。
【００３３】
なお、以下の実施の形態には、２つの適応型イコライザを用いて並列処理を行う場合の実施形態が示されている。また、本発明に係る係数設定回路は、以下の実施形態では、理想サンプル値計算部５１２、５２２、減算部５１３、５２３、加算部５１４、比率調整部５１５、加算部５１６、乗算部５１７およびタップ値更新部５１８にて具体化されている。
【００３４】
ただし、以下の実施の形態は、あくまでも、本発明を具体化する際の一つの例示であって、本発明ないし各構成要件の用語の意義は、以下の実施の形態に記載されたものに制限されるものではない。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態につき図面を参照して説明する。
【００３６】
図１に、実施の形態に係るディスク再生装置の構成を示す。なお、上記従来例で示した図８の構成と同一部分には同一符号を付し、説明を省略する。
【００３７】
図において、メモリ７０は、メモリコントローラ８０からの制御を受けて、ＡＤＣ３０から入力されるデジタルデータを順次記憶する。また、記憶したデジタルデータを、所定単位のデータユニット毎に、デジタルＰＬＬ４１またはデジタルＰＬＬ４２の何れか一方に出力する。
【００３８】
メモリコントローラ８０は、メモリ７０に対する書き込み制御を行うとともに、タイミングコントローラ９０からの指令に応じて、メモリ７０に対する読み出し制御を行う。
【００３９】
タイミングコントローラ９０は、デジタルＰＬＬ４１、４２に対するデジタルデータの読み出しタイミングを規定する指令をメモリコントローラ８０に出力するとともに、デジタルＰＬＬ４１、適応型イコライザ５１、２値化回路６１から構成される第１の信号処理系と、デジタルＰＬＬ４２、適応型イコライザ５２、２値化回路６２から構成される第２の信号処理系に対し、動作タイミングを規定する指令を出力する。さらに、タイミングコントローラ９０は、第１の信号処理系（２値化回路６１）から入力される２値化データと第２の信号処理系（２値化回路６２）から入力される２値化データの何れか一方を選択して一系統化するための、データ選択タイミングを規定する指令をセレクタ１００に出力する。
【００４０】
セレクタ１００は、第１の信号処理系および第２の処理系から入力される２値化データをバッファリングするとともに、タイミングコントローラ９０からの指令に応じて何れか一方のデータを選択し、これらを１系統化して、後段回路（復調回路、等）に出力する。
【００４１】
デジタルＰＬＬ４１、適応型イコライザ５１および２値化回路６１から構成される第１の信号処理系と、デジタルＰＬＬ４２、適応型イコライザ５２および２値化回路６２から構成される第２の信号処理系は、上記図８におけるデジタルＰＬＬ４０、適応型イコライザ５０および２値化回路６０から構成される信号処理系と同様の処理を行う。但し、適応型イコライザ５１、５２のタップ値更新は、共通のタップ値更新部によって行われる。
【００４２】
本実施の形態では、後述の如く、第１の信号処理系と第２の信号処理系によって並列的に信号処理が行われる。このため、Ａ／Ｄサンプリングするための固定クロックよりも数段低い周波数の動作クロックにて、第１の信号処理系と第２の信号処理系を動作させることができる。すなわち、第１の信号処理系と第２の信号処理系に入力される動作クロックの周波数ｆ２は、固定クロックの周波数ｆ１に比べて、ｆ２＜ｆ１となっている。この動作クロックの周波数ｆ２は、最も低くは、ｆ１／２をやや越える程度とすることができる。
【００４３】
図２に、適応型イコライザ５１、５２の構成を示す。
【００４４】
図示の如く、第１の信号処理系側に配された適応型イコライザ５１は、デジタルイコライザ５１１と、理想サンプル値計算部５１２と、減算部５１３と、加算部５１４と、比率調整部５１５と、加算部５１６と、乗算部５１７と、タップ値更新部５１８を備えている。また、第２の信号処理系側に配された適応型イコライザ５２は、デジタルイコライザ５２１と理想サンプル値計算部５２２を備えている。
【００４５】
デジタルイコライザ５１１、５２１は、デジタルＰＬＬ４１、４２から入力されるリサンプルデータに対し、タップ値更新部５１８にて更新されたタップ値に応じて、波形等化処理を施す。
【００４６】
理想サンプル値計算部５１２、５２２は、デジタルイコライザ５１１、５２１から出力される波形等化後のリサンプルデータｑ1（ｎ）、ｑ2（ｎ）の理想サンプル値ｐ1（ｎ）、ｐ2（ｎ）を、２値化回路６１、６２から出力される２値化データに基づいて生成する。
【００４７】
減算部５１３、５２３は、理想サンプル値計算部５１２、５２２にて生成された理想サンプル値ｐ1（ｎ）、ｐ2（ｎ）から、デジタルイコライザ５１１、５２１にて波形等化されたリサンプルデータｑ1（ｎ）、ｑ2（ｎ）を減算し、減算結果ｅ1（ｎ）、ｅ2（ｎ）を加算部５１４に出力する。
【００４８】
加算部５１４は、減算部５１３、５２３から入力された減算結果ｅ1（ｎ）、ｅ2（ｎ）を加算して、比率調整部５１５に出力する。
【００４９】
比率調整部５１５は、加算部５１４から入力される加算結果ｅ（ｎ）に調整係数μを乗じ、乗算結果を乗算部５１７に出力する。
【００５０】
加算部５１６は、デジタルイコライザ５１１から入力されるリサンプルデータの集合Ｘ1（ｎ）＝（ｘ1（ｎ），ｘ1（ｎ−１），…，ｘ1（ｎ−ｋ＋１））と、デジタルイコライザ５１２から入力されるリサンプルデータの集合Ｘ2（ｎ）＝（ｘ2（ｎ），ｘ2（ｎ−１），…，ｘ2（ｎ−ｋ＋１））を加算して、集合Ｘ（ｎ）＝（ｘ1（ｎ）＋ｘ2（ｎ），ｘ1（ｎ−１）＋ｘ2（ｎ−１），…，ｘ1（ｎ−ｋ＋１）＋ｘ2（ｎ−ｋ＋１））を生成する。
【００５１】
乗算部５１７は、比率調整部５１５から入力されるμ・ｅ（ｎ）を、加算部５１６から入力される集合Ｘ（ｎ）＝（ｘ1（ｎ）＋ｘ2（ｎ），ｘ1（ｎ−１）＋ｘ2（ｎ−１），…，ｘ1（ｎ−ｋ＋１）＋ｘ2（ｎ−ｋ＋１））に乗じて、タップ値更新部５１８に出力する。
【００５２】
タップ値更新部５１８は、デジタルイコライザ５１１、５２１に設定されている現在のタップ値Ｈ（ｎ）＝（ｈ１（ｎ），ｈ２（ｎ），…，ｈｋ（ｎ））に、乗算部５１７からの乗算結果μ・ｅ（ｎ）・Ｘ（ｎ）を加算して、次のクロックタイミングにおけるタップ値Ｈ（ｎ＋１）＝（ｈ１（ｎ＋１），ｈ２（ｎ＋１），…，ｈｋ（ｎ＋１））を生成する。そして、生成したタップ値Ｈ（ｎ＋１）をデジタルイコライザ５１１、５２１に供給する。
【００５３】
ここで、次のリサンプルタイミングにおけるタップ値ｈ１（ｎ＋１）、ｈ２（ｎ＋１）、…、ｈｋ（ｎ＋１）は、上記加算部５１４における加算結果ｅ（ｎ）と、比率調整部５１５における係数μ、および、リサンプルデータの集合Ｘ1（ｎ）、Ｘ2（ｎ）を加算して生成した集合Ｘ（ｎ）＝（ｘ1（ｎ）＋ｘ2（ｎ），ｘ1（ｎ−１）＋ｘ2（ｎ−１），…，ｘ1（ｎ−ｋ＋１）＋ｘ2（ｎ−ｋ＋１））から、それぞれ、ｈ１（ｎ＋１）＝ｈ１（ｎ）＋μ・ｅ（ｎ）・（ｘ1（ｎ）＋ｘ2（ｎ））、ｈ２（ｎ＋１）＝ｈ２（ｎ）＋μ・ｅ（ｎ）・（ｘ1（ｎ−１）＋ｘ2（ｎ−１））、…、ｈｋ（ｎ＋１）＝ｈｋ（ｎ）＋μ・ｅ（ｎ）・（ｘ1（ｎ−ｋ＋１）＋ｘ2（ｎ−ｋ＋１））に更新される。
【００５４】
次に、第１の処理系と第２の処理系における並列処理について、図３ないし図５を参照して説明する。
【００５５】
なお、以下では、各処理系にて処理される一定サイズのＡＤデータの固まりをデータユニットと称する。各データユニットには、便宜上、処理順序を示すための符号（ｎ）が付されている。また、以下では、第１の処理系におけるデジタルＰＬＬ４１をＤ−ＰＬＬ（１）として示し、第２の処理系におけるデジタルＰＬＬ４２をＤ−ＰＬＬ（２）として示す。
【００５６】
ディスク１に対するデータ読み出しが開始されると、再生ＲＦ信号が順次Ａ／Ｄ変換され、図３の（１）に示す如く、メモリ７０に対するデータ書き込みが開始される。かかる書き込みによって、メモリ７０に一定量のデータが格納されると、メモリ７０からデータユニット（０）のＡＤデータが順次Ｄ−ＰＬＬ（１）に出力され、第１の処理系による処理が開始される。
【００５７】
しかる後、メモリ７０にさらに一定量のデータが書き込まれると、同図の（２）に示す如く、データユニット（０）に続くデータユニット（１）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（２）に出力され、第２の処理系による処理が開始される。このとき、データユニット（０）のＡＤデータは、引き続きＤ−ＰＬＬ（１）に出力され、第１の処理系によって並列処理される。データユニット（０）のＡＤデータは、同図の（３）に示す如く、当該ユニットのＡＤデータが全て処理されるまでＤ−ＰＬＬ（１）に順次出力され処理される。
【００５８】
しかして、データユニット（０）のＡＤデータに対する処理が終了すると、図４の（４）に示す如く、次のデータユニット（２）に対する処理の助走期間として、データユニット（１）の一部がメモリ７０からＤ−ＰＬＬ（１）に出力され、第１の処理系によって処理される。かかる助走期間における処理は、たとえば、データユニット（１）の終端部のＡＤデータを用いて行われる。かかる助走期間の処理によって、Ｄ−ＰＬＬ（１）における位相引き込みが行われ、次のデータユニット（２）に対する処理が安定して行われる。なお、このとき、データユニット（１）に対する第２の処理系の処理が並行して行われる。
【００５９】
かかる助走期間が終了すると、図４の（５）に示す如く、データユニット（２）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（１）に出力され、第１の処理系による処理が開始される。このとき、データユニット（１）のＡＤデータは、引き続きＤ−ＰＬＬ（２）に出力され、第２の処理系によって並列処理される。この並列処理は、同図の（６）に示す如く、データユニット（１）に対する処理が完了するまで行われる。
【００６０】
しかして、データユニット（１）のＡＤデータに対する処理が終了すると、図５の（７）に示す如く、次のデータユニット（３）に対する処理の助走期間として、データユニット（２）の一部がメモリ７０からＤ−ＰＬＬ（２）に出力され、第２の処理系によって処理される。かかる助走期間における処理は、上述の如く、たとえば、データユニット（２）の終端部のＡＤデータを用いて行われる。かかる助走期間の処理によって、Ｄ−ＰＬＬ（２）における位相引き込みが行われ、次のデータユニット（３）に対する処理が安定して行われる。なお、このとき、データユニット（２）に対する第１の処理系の処理が並行して行われる。
【００６１】
かかる助走期間が終了すると、図５の（８）に示す如く、データユニット（３）のＡＤデータがメモリ７０から順次Ｄ−ＰＬＬ（２）に出力され、第２の処理系による処理が開始される。このとき、データユニット（２）のＡＤデータは、引き続きＤ−ＰＬＬ（１）に出力され、第１の処理系によって並列処理される。この並列処理は、同図の（９）に示す如く、データユニット（２）に対する処理が完了するまで行われる。
【００６２】
以下、同様にして、第１の処理系と第２の処理系における並列処理が行われる。その後、メモリ７０の最終アドレスまでＡＤデータが書き込まれると、先頭アドレスに戻って、順次、ＡＤデータが上書きされる。同様に、第１の処理系と第２の処理系における並列処理によってメモリ７０の所定のアドレスまで処理がなされると、先頭アドレスに戻って、上書きされたＡＤデータに対する並列処理が行われる。
【００６３】
かかる並列処理の際、第１の処理系のデジタルイコライザ５１１と第２の処理系のデジタルイコライザ５１２に適用されるタップ値は、共に、第１の処理系側に配されたタップ値更新部５１８によって調整される。この調整は、上述の如く、第１の処理系側における波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ1（ｎ）と、第２の処理系側における波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ2（ｎ）を加算した値ｅ（ｎ）をもとに行われる。
【００６４】
以上、本実施の形態によれば、タップ値更新のための構成を第１および第２の処理系にて共用するようにしたため、タップ値更新のための構成を各処理系にそれぞれ個別に配する場合に比べ、構成の簡素化および回路規模の縮小化を図ることができる。また、第１の処理系側において検出される波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ1（ｎ）と、第２の処理系側において検出される波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ2（ｎ）を加算した値ｅ（ｎ）をもとに、タップ値を更新するようにしたため、波形等化誤差に細かく追随したタップ値調整を実現することができる。
【００６５】
なお、本発明は、上記実施の形態に限定されるものではなく、他に種々の変更が可能である。
【００６６】
たとえば、上記実施の形態では、第１の処理系側において検出される波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ1（ｎ）と、第２の処理系側において検出される波形等化後のリサンプルデータと理想サンプル値の間のずれ量ｅ2（ｎ）を加算した値ｅ（ｎ）をもとに、タップ値を更新するようにしたが、何れか一方の処理系において検出されるずれ量のみを用いて、タップ値を更新するようにすることもできる。
【００６７】
図６は、かかる場合の構成例を示すものである。同図では、第１の処理系にて検出されるずれ量ｅ1（ｎ）をもとにタップ値が更新される。
【００６８】
この場合、減算部５１３における減算結果ｅ1（ｎ）は、比率調整部５１５によって比率調整された後、デジタルイコライザ５１１から入力されるリサンプルデータの集合Ｘ1（ｎ）＝（ｘ1（ｎ），ｘ1（ｎ−１），…，ｘ1（ｎ−ｋ＋１））に乗じられ、タップ値更新部５１８に入力される。タップ値更新部５１８は、現在のタップ値Ｈ（ｎ）＝（ｈ１（ｎ），ｈ２（ｎ），…，ｈｋ（ｎ））に、乗算部５１７から入力される乗算結果μ・ｅ1（ｎ）・Ｘ1（ｎ）を加算して、次のクロックタイミングにおけるタップ値Ｈ（ｎ＋１）＝（ｈ１（ｎ＋１），ｈ２（ｎ＋１），…，ｈｋ（ｎ＋１））を生成する。そして、生成したタップ値Ｈ（ｎ＋１）をデジタルイコライザ５１１、５１２に供給する。
【００６９】
この場合、次のリサンプルタイミングにおけるタップ値ｈ１（ｎ＋１）、ｈ２（ｎ＋１）、…、ｈｋ（ｎ＋１）は、減算部５１３における減算結果ｅ1（ｎ）と、比率調整部５１５における係数μ、および、デジタルイコライザ５１１からのリサンプルデータｘ1（ｎ）、ｘ1（ｎ−１）、…、ｘ1（ｎ−ｋ＋１）から、それぞれ、ｈ１（ｎ＋１）＝ｈ１（ｎ）＋μ・ｅ1（ｎ）・ｘ1（ｎ）、ｈ２（ｎ＋１）＝ｈ２（ｎ）＋μ・ｅ1（ｎ）・ｘ1（ｎ−１）、…、ｈｋ（ｎ＋１）＝ｈｋ（ｎ）＋μ・ｅ1（ｎ）・ｘ1（ｎ−ｋ＋１）に更新される。
【００７０】
この変更例によれば、図２に示す構成に比べ、ずれ量ｅ2（ｎ）を検出するための構成と、ずれ量ｅ2（ｎ）をタップ値更新に反映するための構成を省略できるため、更なる構成の簡素化と、回路規模の縮小化を図ることができる。
【００７１】
また、上記実施の形態では、第１の処理系と第２の処理系にそれぞれデジタルＰＬＬを配するようにしたが、たとえば図７に示すように、メモリ７０の前段にアナログＰＬＬ４３を配するよう構成することもできる。
【００７２】
図７の構成において、アナログＰＬＬ４３は、アナログＢＰＦ２０から入力される信号をもとにＰＬＬクロックによるサンプリングタイミングと再生ＲＦ信号に対する適正サンプリングタイミングの位相差を検出し、この位相差を解消するようＰＬＬクロックの周波数を調整する。すなわち、アナログＢＰＦ２０から入力される信号をもとに再生信号波形のエッジを判別し、このエッジとＰＬＬクロックの間の位相差を検出する。そして、この位相差を電圧値としてＶＣＯ（Voltage Controlled Oscillator）に供給し、ＶＣＯから発振されるＰＬＬクロックの周期を変化させる。
【００７３】
ＡＤＣ３０は、アナログＰＬＬ４３から供給するＰＬＬクロックに応じて、アナログＢＰＦ２０から供給される再生ＲＦ信号に対するサンプリングおよびＡ／Ｄ変換を行い、サンプリングしてＡＤデータを順次メモリ７０に書き込む。
【００７４】
メモリ７０は、格納したＡＤデータを、メモリコントローラ８０からの制御に応じて、データユニット単位で、適応型イコライザ５１または５２の何れか一方に順次出力する。以下、適応型イコライザ５１、５２以降の処理は上記実施の形態と同様にして行われる。
【００７５】
さらに、上記実施の形態では、デジタルＰＬＬから２値化回路までの信号処理系を２系統としたが、３系統以上の信号処理系を準備して並列処理を行うようにすることもできる。こうすると、さらなる再生速度の高速化・倍速化に対応することが可能となる。
【００７６】
この場合、それぞれの適応型イコライザに適用されるタップ値は、上記図２の構成例に従う場合には、それぞれの適応型イコライザにて検出される理想サンプル値に対するずれ量ｅｉ（ｎ）を図２における加算器５１４にて加算し、また、各系列のデジタルイコライザからのリサンプルデータの集合Ｘｉ（ｎ）を図２における加算器５１６にて加算するよう構成することにより、タップ値更新部５１８にて生成される。なお、この場合、全ての系列のずれ量とリサンプルデータの集合をそれぞれ加算せずに、予め設定した系列のずれ量とリサンプルデータの集合を加算器５１４および加算器５１６にて加算するようにすることもできる。
【００７７】
また、上記図６の構成例に従う場合には、何れか一つの系列において求めたタップ値が、それぞれの系列のデジタルイコライザに共通に設定される。
【００７８】
この他、上記実施の形態では、セレクタ１００にデータをバッファリングさせ、これを順次読み出すことにより、データを一系統化させるようにしたが、メモリ７０の別領域にデータを書き戻し、ここから順次読み出すことによりデータを一系統化するようにすることもできる。
【００７９】
本発明の実施の形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。
【図面の簡単な説明】
【００８０】
【図１】実施の形態に係るディスク再生装置の構成を示す図
【図２】実施の形態に係る適応型イコライザの構成を示す図
【図３】実施の形態に係る並列処理の流れを説明する図
【図４】実施の形態に係る並列処理の流れを説明する図
【図５】実施の形態に係る並列処理の流れを説明する図
【図６】実施の形態に係る適応型イコライザの変更例を示す図
【図７】実施の形態に係るディスク再生装置の変更例を示す図
【図８】従来例に係るディスク再生装置の構成を示す図
【図９】従来例に係る適応型イコライザの構成を示す図
【図１０】従来例に係るデジタルイコライザの構成を示す図
【符号の説明】
【００８１】
５１、５２…適応型イコライザ
５１１、５２１…デジタルイコライザ
５１２、５２２…理想サンプル値計算部
５１３、５２３…減算部
５１４…加算部
５１５…比率調整部
５１６…加算部
５１７…乗算部
５１８…タップ値更新部
【特許請求の範囲】
【請求項１】
再生データが所定データユニットずつ順次振り分けて供給される複数の適応型イコライザと、前記適応型イコライザに波形等化のための係数を設定する係数設定回路とを備え、
前記複数の適応型イコライザのうち２以上の適応型イコライザに対応して１つの前記係数設定回路が配され、該係数設定回路はこれら対応する適応型イコライザに共通の前記係数を生成してこれら適応型イコライザに設定する、
ことを特徴とするデータ再生回路。
【請求項２】
請求項１に記載のデータ再生回路において、
前記係数設定回路は、前記対応する適応型イコライザのうち予め設定した適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生回路。
【請求項３】
請求項２に記載のデータ再生回路において、
前記係数設定回路は、前記対応する各々の適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生回路。
【請求項４】
請求項２に記載のデータ再生回路において、
前記係数設定回路は、前記対応する適応型イコライザのうち何れか一つにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生回路。
【請求項５】
請求項１ないし４の何れか一項に記載のデータ再生回路において、
前記係数設定回路は、前記再生データの理想値を求める回路を備え、該回路にて求めた理想値と波形等化後のデータ値とを比較して、前記波形等化誤差を求める、
ことを特徴とするデータ再生回路。
【請求項６】
再生データが所定データユニットずつ順次振り分けて供給される複数の適応型イコライザと、前記適応型イコライザに波形等化のための係数を設定する係数設定回路とを備え、
前記複数の適応型イコライザのうち２以上の適応型イコライザに対応して１つの前記係数設定回路が配され、該係数設定回路はこれら対応する適応型イコライザに共通の前記係数を生成してこれら適応型イコライザに設定する、
ことを特徴とするデータ再生装置。
【請求項７】
請求項６に記載のデータ再生装置において、
前記係数設定回路は、前記対応する適応型イコライザのうち予め設定した適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生装置。
【請求項８】
請求項７に記載のデータ再生装置において、
前記係数設定回路は、前記対応する各々の適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生装置。
【請求項９】
請求項７に記載のデータ再生装置において、
前記係数設定回路は、前記対応する適応型イコライザのうち何れか一つにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生装置。
【請求項１０】
請求項６ないし９の何れか一項に記載のデータ再生装置において、
前記係数設定回路は、前記再生データの理想値を求める回路を備え、該回路にて求めた理想値と波形等化後のデータ値とを比較して、前記波形等化誤差を求める、
ことを特徴とするデータ再生装置。
【請求項１】
再生データが所定データユニットずつ順次振り分けて供給される複数の適応型イコライザと、前記適応型イコライザに波形等化のための係数を設定する係数設定回路とを備え、
前記複数の適応型イコライザのうち２以上の適応型イコライザに対応して１つの前記係数設定回路が配され、該係数設定回路はこれら対応する適応型イコライザに共通の前記係数を生成してこれら適応型イコライザに設定する、
ことを特徴とするデータ再生回路。
【請求項２】
請求項１に記載のデータ再生回路において、
前記係数設定回路は、前記対応する適応型イコライザのうち予め設定した適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生回路。
【請求項３】
請求項２に記載のデータ再生回路において、
前記係数設定回路は、前記対応する各々の適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生回路。
【請求項４】
請求項２に記載のデータ再生回路において、
前記係数設定回路は、前記対応する適応型イコライザのうち何れか一つにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生回路。
【請求項５】
請求項１ないし４の何れか一項に記載のデータ再生回路において、
前記係数設定回路は、前記再生データの理想値を求める回路を備え、該回路にて求めた理想値と波形等化後のデータ値とを比較して、前記波形等化誤差を求める、
ことを特徴とするデータ再生回路。
【請求項６】
再生データが所定データユニットずつ順次振り分けて供給される複数の適応型イコライザと、前記適応型イコライザに波形等化のための係数を設定する係数設定回路とを備え、
前記複数の適応型イコライザのうち２以上の適応型イコライザに対応して１つの前記係数設定回路が配され、該係数設定回路はこれら対応する適応型イコライザに共通の前記係数を生成してこれら適応型イコライザに設定する、
ことを特徴とするデータ再生装置。
【請求項７】
請求項６に記載のデータ再生装置において、
前記係数設定回路は、前記対応する適応型イコライザのうち予め設定した適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生装置。
【請求項８】
請求項７に記載のデータ再生装置において、
前記係数設定回路は、前記対応する各々の適応型イコライザにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生装置。
【請求項９】
請求項７に記載のデータ再生装置において、
前記係数設定回路は、前記対応する適応型イコライザのうち何れか一つにおいて生じる波形等化誤差に基づいて前記係数を生成し、生成した係数を対応する全ての適応型イコライザにそれぞれ設定する、
ことを特徴とするデータ再生装置。
【請求項１０】
請求項６ないし９の何れか一項に記載のデータ再生装置において、
前記係数設定回路は、前記再生データの理想値を求める回路を備え、該回路にて求めた理想値と波形等化後のデータ値とを比較して、前記波形等化誤差を求める、
ことを特徴とするデータ再生装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２００７−２６５９２（Ｐ２００７−２６５９２Ａ）
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願番号】特願２００５−２１０１３２（Ｐ２００５−２１０１３２）
【出願日】平成１７年７月２０日（２００５．７．２０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
【公開日】平成１９年２月１日（２００７．２．１）
【国際特許分類】
【出願日】平成１７年７月２０日（２００５．７．２０）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【Ｆターム（参考）】
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