データ貯蔵機器のデータ検出方法及び装置
【課題】サンプリングクロックの復元過程が信号のエッジでのみ動作するようにクロックを復元することにより、データの検出時、検出エラーを低減することができ、従来より優れる検出性能で効率よくデータを検出することができるデータ貯蔵機器のデータ検出方法及び装置を示す。
【解決手段】本発明の装置は、所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータａkを検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含め、前記クロック復元部はシンボルデータａkのエッジが発生するとき、前記サンプリングクロックの周波数及び位相を補正することを特徴とする。
【解決手段】本発明の装置は、所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータａkを検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含め、前記クロック復元部はシンボルデータａkのエッジが発生するとき、前記サンプリングクロックの周波数及び位相を補正することを特徴とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ貯蔵機器で再生された信号から記録されたデータを検出する方法及び装置に係り、特に記録されたデータがランレングス拘束長（runlength constraints)が１以上であるＲＬＬ（Run Length Limited）コ−ドに符号化された場合に再生信号を効率よく検出するため、サンプリングクロックの復元過程が信号波形のエッジでのみ動作するように制限してクロックを復元するためのデータ検出方法及び装置に関する。
【背景技術】
【０００２】
急激に発達する情報化社会で極大量の情報を効率よく用いようとする研究と開発が行われつつある。その結果、各種の分野において著しい発展がなされている。かつ、情報化社会で情報を用いようとする需要が増えるにつれて、多量の情報を伝達しながら、情報処理時間を短縮させようとする努力は、貯蔵機器分野においても最も重要な研究の目的となる。すなわち、与えられた容量の貯蔵機器に記録するデータの量（記録密度）を増やしながらも、高速で信頼することのできる情報を伝えることである。このようなデータ貯蔵機器の高速大容量化を達成するため、貯蔵ディスクの物理的特性を改善する方法や機器の精度を向上させる方法、信号処理技術を用いてデータ検出エラーを低減する方法などが用いられる。
【０００３】
この貯蔵機器に記録されるデータはＲＬＬコ−ドに符号化されたものである。これは、データサンプリングクロックのタイミング調節と信号検出のために記録されるデータシンボルが連続的に連結されることを制限する符号化方法である。すなわち、“１”と“１”間の連続する“０”の個数を最小にｄ個、最大にｋ個に制限するランレングス（ｄ，ｋ）コ−ドである。前者は信号検出を容易にするためであり、後者は再生信号の復元においてデータのタイミングのためである。再生された信号の特性はディスク上の位置に応じて異なるため、正確な信号検出のためには信号の特性に応じて信号検出方法や等化器を適宜に変更させるべきである。かつ、アナログ信号をディジタル信号にサンプリングする過程でパルスの正確な位置でサンプリングが行われるようにクロックの周波数と位相を連続的に調整しなければならない。
【０００４】
一方、光磁気ディスク貯蔵機器の場合は、データを記録するレ−ザ−とディスク媒体の特性からデータは最小ランレングスｄが１以上であるＲＬＬコ−ドに符号化されなければ、高密度でデータを記録することができない。ハ−ドディスクドライバ（ＨＤＤ）のような磁気貯蔵機器では記録密度の増加による信号の非線形的特性によりデータの検出が困難であるため、信号の非線形性を低減するためにデータをｄが１以上であるＲＬＬコ−ドに符号化することもある。
【０００５】
一般に、貯蔵機器に記録及び再生する過程でチャンネルを実際のチャンネルと類似してモデリングすべきであるが、この貯蔵機器のチャンネル特性を反映するため、記録密度に応じて（１＋Ｄ）n（ここで、ｎ＝１，２，．．）または（１−Ｄ）（１＋＋Ｄ）n（ここで、ｎ＝１，２，．）のように表示できる。ここで、Ｄは時間遅延を示す。貯蔵機器は高密度で記録するほど、記録された信号間の干渉が増え、より大きいｎ値でチャンネルをモデリングしなければ、実際のチャンネル特性に近く表現することができない。
【０００６】
最近、データ検出方法としては、決め帰還等化器（ＤＦＥ：Decision Feedback Equalizer）方式と部分応答最尤（ＰＲＭＬ：Patrial Response Maximum Likelihood）方式がある。そのうち、ＤＦＥ方式は入力信号を目標応答
【０００７】
[外６２]
に等化して現在のデータ値のみを有するように変形して、通常のスレショルド値検出器でデータを検出する方式である。ＤＦＥ方式においては、スレショルド値検出器でデータを検出するため、検出方法が簡単であり、データがクロックごとに検出されてサンプリングクロックを調節しやすい。しかしながら、信号干渉が多い場合は、
【０００８】
[外６３]
に等化する過程で高周波雑音が増幅されるので、検出性能は低下する。一方、ＰＲＭＬ方式においては、入力信号をプレコ−ディング（precoding)して現在のデータと以前のデータの間に相互に調節されたシンボル間の干渉（ＩＳＩ：Inter-Symbol Interference）を有するようにした後、目標応答
【０００９】
[外６４]
に変形してビタビデコ−ダでデータを検出する。チャンネル特性がｎ＝１程度の信号干渉を有する記録密度でＰＲＭＬ方法は優れる検出性能を示すが、データの検出がクロックごとに行われないので、サンプリングクロックを調節しにくい。
【００１０】
貯蔵機器に記録されたデータを復元するためには再生信号からビットクロックを復元すべきである。このようなビットクロックの復元はビットクロックに同期されたクロックを発生させてサンプリングするためであり、再生信号のビットクロック周波数の変化をトラッキングして所望の正確な値のサンプルを連続的に取るようにする。一般に、ビットクロックの復元方法としては、再生信号を狭帯域の帯域通過フィルタ−を通して直接ビットクロックを抽出し、そのビットクロックを用いて再生された信号をサンプリングする方法と、再生信号をサンプリングして得たサンプル値からサンプリング位相エラーを求め、このサンプリング位相エラーを取り除くことによりサンプリングクロックの周波数を徐々に調整する方法がある。
【００１１】
後者の方法が貯蔵機器の再生信号処理時に多用されている。後者の方法においては、サンプリングクロックの位相エラーを検出し、このエラーに応じてサンプリングクロックを再び調整し、一連のサンプリングクロックの復元過程が全てのデータパタ−ンに対して行われる。このような方法で毎度サンプリングを行ってクロックを復元することは、同じ値の連続的なデータ列が繰り返されるときは、タイミング情報のないデータで連続的なサンプリングクロックの復元が行われるので、非効率的である。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、本発明の目的は上述した問題を解決するため、ランレングス拘束長が最小に１、最大に７であるＲＬＬ（１，７）コ−ドに符号化されたデータをＰＲ ＩＩ〔（１＋Ｄ）2〕または拡張されたＰＲ４（ＥＰＲ４）〔（１−Ｄ）（１＋Ｄ）2〕と表示されるチャンネルで再生された信号の目標応答を
【００１３】
[外６５]
に等化し、単純化されたスレショルド値検出器でデータを検出するシステムにおいて、サンプリングクロックの復元過程が信号波形のエッジでのみ動作するように制限してクロックを復元するためのデータ貯蔵機器のデータ検出方法及び装置を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するための本発明の装置は、データ検出装置において、所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータ
【００１５】
[外６６]
を検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、前記クロック復元部はシンボルデータ
【００１６】
[外６７]
のエッジが発生するとき、前記サンプリングクロックの周波数及び位相を補正することを特徴とする。
【００１７】
かつ、データ検出装置において、所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータ
【００１８】
[外６８]
を検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、前記クロック復元部は、前記シンボルデータ
【００１９】
[外６９]
を入力として所定の制御信号を出力するための条件部と、前記等化器の出力ｚkと前記条件部から出力される所定の制御信号とを入力として整数時間ｋで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とする。
【００２０】
かつ、データ検出装置において、所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータ
【００２１】
[外７０]
を検出するデータ検出器と、前記等化器から出力されたｚkと前記シンボルデータ
【００２２】
[外７１]
とを用いて等化器の出力エラーｅkを計算するエラー計算部と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、前記クロック復元部は、前記シンボルデータ
【００２３】
[外７２]
を入力として所定の制御信号を出力するための条件部と、前記エラー計算部の出力ｅkと前記条件部から出力される所定の制御信号とを入力として整数時間ｋで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とする。
【００２４】
かつ、前記目的を達成するために本発明の方法は、所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータ
【００２５】
[外７３]
を検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含むデータ検出装置のデータ検出方法において、入力として前記シンボルデータ
【００２６】
[外７４]
を用いて制御信号を決める決め段階と、前記等化された出力ｚkと前記決め段階から出力された前記制御信号とを用いて位相エラーΔτkを計算するエラー計算段階と、前記決め段階から出力された前記制御信号と前記エラー計算段階から出力された前記位相エラーΔτkとを用いてタイミングエラーを計算するエラー補正段階とを含むことを特徴とする。
【発明の効果】
【００２７】
上述したように、データ貯蔵機器において本発明によるクロック復元方法及び装置では、ランレングス拘束長が最小に１、最大に７であるＲＬＬ（１，７）コ−ドに符号化されたデータをＰＲ ＩＩ〔（１＋Ｄ）2〕または拡張されたＰＲ４（ＥＰＲ４）〔（１−Ｄ）（１＋Ｄ）2〕と表示されるチャンネルで再生された信号の目標応答を
【００２８】
[外７５]
に等化し、単純化されたスレショルド値検出器でデータを検出するシステムにおいて、サンプリングクロックの復元過程が信号のエッジでのみ動作するように制限してクロックを復元することにより、データの検出時の検出エラーを低減することができる。かつ、従来より優れる検出性能で効率よくデータを検出することができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付した図に基づき本発明の実施の形態を詳しく説明する。図１（Ａ）及び（Ｂ）は本発明によるデータ検出装置を示すブロック図である。まず、本発明の一実施例の図１（Ａ）を参照するに、アナログフィルタ−１１、アナログ／ディジタル変換器１２、等化器１３、データ検出器１４及びクロック復元部１５で構成される。かつ、本発明の他の実施例の図１（Ｂ）を参照するに、アナログフィルタ−１１、アナログ／ディジタル変換器１２、等化器１３、データ検出器１４、クロック復元部１５及びエラー計算部１６で構成される。
【００３０】
図２は図１（Ａ）及び（Ｂ）における復元部１５を示すブロック図であり、ディジタルデータ
【００３１】
[外７６]
を入力として所定の制御信号を出力するための条件部２１、等化器１３の出力ｚkまたはエラー計算部１６の出力ｅkと条件部２１から出力される所定の制御信号とを入力として整数時間ｋで発生可能な一連の位相エラーΔτkを計算して出力するための選択部２３、及び条件部２１から出力される所定の制御信号と選択部２３から出力される位相エラーΔτkとを入力としてタイミングエラーΔＴk+1を出力するエラー補正部２５で構成される。
【００３２】
図３及び図４は図２に示された条件部２１の第１乃至第５実施例を示すブロック図である。
【００３３】
図３（Ａ）に示された条件部２１の第１実施例は、後述する式４，式５を具現するものであり、１クロック遅延された素子である三つのＤフリップフロップ３１１，３１２，３１３、インバータ３１４、ＡＮＤゲート３１５、排他論理和ゲート３１６及びＯＲゲート３１７で構成される。
【００３４】
図３（Ｂ）に示された条件部２１の第２実施例は、後述する式５の
【００３５】
[外７７]
の代わりに
【００３６】
[外７８]
に具現するものであり、三つのＤフリップフロップ３２１，３２２，３２３、インバータ３２４、ＡＮＤゲート３２５、排他論理和ゲート３２６及びＯＲゲート３２７で構成される。
【００３７】
図４（Ａ）に示された条件部２１の第３実施例は、後述する式５の
【００３８】
[外７９]
の代わりに
【００３９】
[外８０]
に具現するものであり、二つのＤフリップフロップ３３１，３３２，二つのインバータ３３３，３３４、ＡＮＤゲート３３５、排他論理和ゲート３３６及びＯＲゲート３３７で構成される。
【００４０】
図４（Ｂ）に示された条件部２１の第４実施例は、三つのＤフリップフロップ３４１，３４２，３４３、二つの排他論理和ゲート３４４，３４５、ＡＮＤゲート３４６及びＯＲゲート３４７で構成される。
【００４１】
図４（Ｃ）に示された条件部２１の第５実施例は、三つのＤフリップフロップ３５１，３５２，３５３、インバータ３５４、ＡＮＤゲート３５５、排他論理和ゲート３５６及びＯＲゲート３５７で構成される。
【００４２】
図５（Ａ），（Ｂ）は図２に示された選択部２３の第１及び第２実施例を示すブロック図である。図５（Ａ）に示された選択部２３の第１実施例は、三つのレジスタ３６１，３６４，３６５、減算器３６２、加算器３６３、二つの乗算器３６６，３６７及びマルチプレクサ３６８で構成される。
【００４３】
図５（Ｂ）に示された選択部２３の第２実施例は、レジスタ３７１、減算器３７２、加算器３７３、二つのマルチプレクサ３７４，３７７及び二つの乗算器３７５，３７６で構成される。
【００４４】
図６は図２に示されたエラー補正部２５の一実施例を示すブロック図であり、二つの乗算器３８１，３８２、二つの加算器３８３，３８４、レジスタ３８５及びマルチプレクサ３８６で構成される。
【００４５】
次に、本発明の作用及び効果について図１（Ａ）及び（Ｂ）に基づいて説明する。図１（Ａ）において、貯蔵機器から再生される信号ｒ（ｔ）はアナログ信号として雑音を含んでいるので、アナログフィルタ−１１で高周波雑音が取り除かれる。アナログ／ディジタル変換器１２では、アナログフィルタ−１１の出力信号を与えられたクロックに応じてディジタル信号ｒkにサンプリングする。等化器１３は一般的に線形横断フィルタ−またはＤＦＥで構成され、アナログ／ディジタル変換器１２から出力されたディジタル信号ｒkを入力してデータの検出に適するように変形してｚkを出力する。データ検出器１４では、等化器１３で変形されたディジタルデータｚkを簡単なスレショルド値検出器で決めて、データを検出して
【００４６】
[外８１]
を出力する。クロック復元部１５では、等化器１３の出力信号ｚkとデータ検出器１４の出力信号
【００４７】
[外８２]
からΔＴk+1を出力する。さらに、図１（Ｂ）を参照すれば、クロック復元部１５ではエラー計算部１６の出力信号ｅkとデータ検出器１４の出力信号
【００４８】
[外８３]
からΔＴk+1を出力する。この際、等化器１３の出力エラーｅkは次の式１のように求められる。
【００４９】
〔式１〕
ｅk＝ｚk−ｄk
前記の式１において、
【００５０】
[外８４]
である。この際、等化器１３をトレ−ニング（training）するときは、知っているデータ
【００５１】
[外８５]
を用いてエラーｅkを求め、実際のデータ検出時、すなわち、直接決めモ−ドでは検出したデータ
【００５２】
[外８６]
を用いる。前記の式１では、まだ検出しないデータ
【００５３】
[外８７]
を含めているので、実際には時間ｋでエラーｅk-1を求める。エラーｅk-1、クロック復元部１５の入力である
【００５４】
[外８８]
を用いて等化器１３のタップ値を一般的なＬＭＳアルゴリズムで適応的にアップデ−トする。
【００５５】
一方、一般的なクロック復元過程は次の式２、式３のように表示できる。
【００５６】
〔式２〕
τK+1＝τK＋αΔτk＋ΔＴk
ΔＴk+1＝ΔＴk＋βΔτk
〔式３〕
Δτk＝−ｚkｄk-1＋ｚk-1ｄk
前記の式２、式３からわかるように、一般的なクロック復元過程は全てのデータパタ−ンについて適用されるが、実はクロック復元に重要な値は信号波形のエッジから得られる。したがって、本発明はこのようなクロック復元過程が信号波形のエッジでのみ動作するように限定し、これを前記の式２、式３を用いて次の式４、式５のように表示する。
【００５７】
【数１】
前記の式２から式５までの関係式では等化器１３の出力
【００５８】
[外８９]
を用いてクロック復元を行う方法を示したものである。
【００５９】
本発明は貯蔵機器の入力がＲＬＬ（１，７）符号化されたデータを復元するためのクロック復元方法であり、データの特性から前記の式５を他の方法で表示することができる。
【００６０】
図２は貯蔵機器の入力がＲＬＬ（１，７）符号化されたデータを復元するためのクロック復元過程を示すブロック図であり、各構成要素、即ち、条件部２１、選択部２３及びエラー補正部２５を図３乃至図６に基づいて説明すると、次のとおりである。
【００６１】
先ず、図２に示された条件部２１を図３，図４に基づいて説明する。図３（Ａ）に示された条件部（図２の２１）において、ＡＮＤゲート３１５はデータ検出器１４で決められたデータ
【００６２】
[外９０]
、決められたデータが三つのＤフリップフロップ３１１，３１２，３１３を通した後の出力、及びＤフリップフロップ３１２の出力がインバータ３１４を通した後の出力を入力として論理積を行う。このＡＮＤゲート３１５の出力は、前記の式５の
【００６３】
[外９１]
の条件を示し、データ検出器１４で決められたデータａkと共に図５（Ａ）に示された選択部（図２の２３）のマルチプレクサ３６８の選択信号に印加される。
【００６４】
Ｄフリップフロップ３１１，３１２の出力信号は排他論理和ゲート３１６で排他論理和が行われてＯＲゲート３１７に印加される。ＯＲゲート３１７では排他論理和ゲート３１６の出力信号とＡＮＤゲート３１５の出力に対して論理和を行い、図５に示されたエラー補正部（図２の２５）の書込みイネ−ブル信号として出力される。ＯＲゲート３１７の出力値は前記の式４または式５の場合と、その他のΔτk＝０の場合のうち、一つを選択する。この選択された出力値はエラー補正部２５（図２参照）でレジスタ３８５がΔＴk値を補正するか否かを決める。
【００６５】
次に、図３（Ｂ）に示された条件部２１（図２参照）において、ＡＮＤゲート３２５はデータ検出器１４で決められたデータ
【００６６】
[外９２]
、決められたデータが三つのＤフリップフロップ３２１，３２２，３２３を通した後の出力、及びＤフリップフロップ３２１の出力がインバータ３２４を通した後の出力を入力として論理積を行う。このＡＮＤゲート３２５の出力は、データ検出器１４で決められたデータ
【００６７】
[外９３]
と共に図５（Ａ）に示された選択部（図２の２３）のマルチプレクサ３６８の選択信号に印加される。
【００６８】
Ｄフリップフロップ３２１，３２２の出力信号は排他論理和ゲート３２６で排他論理和が行われてＯＲゲート３２７に印加される。ＯＲゲート３２７では排他論理和ゲート３２６の出力信号とＡＮＤゲート３２５の出力信号に対して論理和を行い、図５に示されたエラー補正部（図２の２５）の書込みイネ−ブル信号として出力される。ＯＲゲート３２７の出力値は前記の式４または式５の場合と、その他のΔτk＝０の場合のうち、一つを選択する。この選択された出力値はエラー補正部（図２の２５）でレジスタ３８５がΔＴk値を補正するか否かを決める。
【００６９】
次に、図４（Ａ）に示された条件部（図２の２１）において、ＡＮＤゲート３３５はデータ検出器１４で決められたデータ
【００７０】
[外９４]
、決められたデータが二つのＤフリップフロップ３３１，３３２とインバータ３３４を通した後の出力、及びＤフリップフロップ３３１の出力がインバータ３３４を通した後の出力を入力として論理積を行う。このＡＮＤゲート３３５の出力は、データ検出器１４で決められたデータ
【００７１】
[外９５]
と共に図５（Ａ）に示された選択部（図２の２３）のマルチプレクサ３６８の選択信号に印加される。
【００７２】
Ｄフリップフロップ３３１，３３２の出力信号は排他論理和ゲート３３６で排他論理和が行われてＯＲゲート３３７に印加される。ＯＲゲート３３７では排他論理和ゲート３３６の出力信号とＡＮＤゲート３３５の出力信号に対して論理和を行い、図６に示されたエラー補正部（図２の２５）の書込みイネ−ブル信号として出力される。ＯＲゲート３３７の出力値は前記の式４または式５の場合と、その他のΔτk＝０の場合のうち、一つを選択する。この選択された出力値はエラー補正部（図２の２５）でレジスタ３８５がΔＴk値を補正するか否かを決める。
【００７３】
次に、図４（Ｂ）に示された条件部（図２の２１）において、排他論理和ゲート３４４はデータ検出器１４で決められたデータ
【００７４】
[外９６]
が三つのＤフリップフロップ３４１，３４２，３４３を通した後の出力と、Ｄフリップフロップ３４２の出力とを入力として論理和を行う。排他論理和ゲート３４５はデータ検出器１４で決められたデータ
【００７５】
[外９７]
と、決められたデータがＤフリップフロップ３４１を通した後の出力とを入力として排他論理和を行う。ＡＮＤゲート３４６は排他論理和ゲート３４４の出力と排他論理和ゲート３４５の出力に対して論理積を行い、データ検出器１４で決められたデータ
【００７６】
[外９８]
と共に図５（Ａ）に示された選択部（図２の２３）のマルチプレクサ３６８の選択信号に印加される。
【００７７】
排他論理和ゲート３４４の出力とＡＮＤゲート３４６の出力はＯＲゲート３４７で論理和が行われて図６に示されたエラー補正部（図２の２５）の書込みイネ−ブル信号として出力される。ＯＲゲート３４７の出力値は前記の式４または式５の場合と、その他のΔτk＝０の場合のうち、一つを選択する。この選択された出力値はエラー補正部（図２の２５）でレジスタ３８５がΔＴk値を補正するか否かを決める。
【００７８】
次に、図４（Ｃ）に示された条件部（図２の２１）において、ＡＮＤゲート３５５はデータ検出器１４で決められたデータ
【００７９】
[外９９]
、決められたデータが三つのＤフリップフロップ３５１，３５２，３５３を通した後の出力、及びＤフリップフロップ３５２の出力がインバータ３５４を通した後の出力を入力として論理積を行う。このＡＮＤゲート３５５の出力は後述する排他論理和ゲート３５６の出力と共に図５（Ｂ）に示された選択部（図２の２３）のマルチプレクサ３７７（ＭＵＸ２）の第２選択信号に印加される。Ｄフリップフロップ３５１で遅延されたデータ検出器１４で決められたデータ
【００８０】
[外１００]
は図５（Ｂ）に示された選択部（図２の２３）のマルチプレクサ３７４（ＭＵＸ１）の第１選択信号に印加される。
【００８１】
Ｄフリップフロップ３５１，３５２の出力信号は排他論理和ゲート３５６で排他論理和が行われてＯＲゲート３５７に印加される。ＯＲゲート３５７では排他論理和ゲート３５６の出力信号とＡＮＤゲート３５５の出力信号に対して論理和を行い、図６に示されたエラー補正部（図２の２５）の書込みイネ−ブル信号として出力される。ＯＲゲート３５７の出力値は前記の式４または式５の場合と、その他のΔτk＝０の場合のうち、一つを選択する。この選択された出力値はエラー補正部（図２の２５）でレジスタ３８５がΔＴk値を補正するか否かを決める。
【００８２】
次に、図２に示された選択部２３について図５（Ａ）及び（Ｂ）に基づいて説明する。図５（Ａ）に示された選択部（図２の２３）において、等化器１１の出力ｚk（図１（Ａ）の場合）またはエラー計算部１６の出力ｅk（図１（Ｂ）の場合）がレジスタ３６１、減算器３６２及び加算器３６３にそれぞれ入力される。減算器３６２ではｚk−ｚk-1（またはｅk−ｅk-1）をレジスタ３６４に出力し、加算器３６３ではｚk＋ｚk-1（またはｅk＋ｅk-1）をレジスタ３６５に出力する。
【００８３】
レジスタ３６４とレジスタ３６５の出力信号ｚk−ｚk-1（またはｅk−ｅk-1）、ｚk＋ｚk-1（またはｅk＋ｅk-1）はそれぞれマルチプレクサ３６８、乗算器３６６，３６７に入力される。乗算器３６６，３６７はそれぞれレジスタ３６４，３６５の出力信号に対して−１を乗算してレジスタ３６４，３６５の出力信号を反転させて−（ｚk−ｚk-1）〔または−（ｅk−ｅk-1）〕、−（ｚk＋ｚk-1）〔または−（ｅk＋ｅk-1）〕をマルチプレクサ３６８に印加する。
【００８４】
マルチプレクサ３６８は図３乃至図４に示された条件部２１から出力される信号を選択信号としてｚk−ｚk-1〔またはｅk−ｅk-1〕、−（ｚk−ｚk-1）〔または、−（ｅk−ｅk-1）、ｚk＋ｚk-1〔または、ｅk＋ｅk-1〕、−（ｚk＋ｚk-1）〔または、−（ｅk＋ｅk-1）〕のうち、いずれか一つを選択して位相エラーΔτkとして出力する。この際、条件部（図２の２１）のＡＮＤゲート（図３（Ａ）の３１５、図３（Ｂ）の３２５、図４（Ａ）の３３５、図４（Ｂ）の３４６）から出力される選択信号はレジスタ３６４，３６５の出力信号ｚk−ｚk-1〔または、ｅk−ｅk-1〕、ｚk＋ｚk-1〔または、ｅk＋ｅk-1）のうち、いずれか一つを選択し、条件部（図２の２１）のＤフリップフロップ（図３（Ａ）の３１１、図３（Ｂ）の３２１、図４（Ａ）の３３１、図４（Ｂ）の３４１）から出力される
【００８５】
[外１０１]
はＡＮＤゲート（図３（Ａ）の３１５、図３（Ｂ）の３２５、図４（Ａ）の３３５、図４（Ｂ）の３４６）で決められた結果の符号を（＋）または（−）と決める。
【００８６】
次に、図５（Ｂ）に示された選択部（図２の２３）において、等化器１１の出力ｚk（図１（Ａ）の場合）またはエラー計算部の出力ｅk（図１（Ｂ）の場合）がレジスタ３７１、減算器３７２及び加算器３７３にそれぞれ入力される。減算器３７２ではｚk−ｚk-1〔または、ｅk−ｅK-1〕をマルチプレクサ３７４（ＭＵＸ１）に出力し、加算器３７３ではｚk＋ｚk-1〔またはｅk＋ｅk-1〕をマルチプレクサ３７４に出力する。マルチプレクサ３７４では、図４（Ｃ）に示された条件部（図２の２１）のＤフリップフロップ３５１で遅延されたデータ検出器１４で決められたデータ
【００８７】
[外１０２]
を第１選択信号としてｚk−ｚk-1〔またはｅk−ｅk-1〕、ｚk＋ｚk-1〔または、ｅk＋ｅk-1〕のうち、いずれか一つを選択して出力する。
【００８８】
マルチプレクサ３７４から出力される信号ｚk−ｚk-1〔または、ｅk−ｅk-1〕、ｚk＋ｚk-1〔または、ｅk＋ｅk-1〕と、乗算器３７５，３７６で−１が乗算されてマルチプレクサ３７４から出力される信号を反転させた信号−（ｚk−ｚk-1）〔または、−（ｅk−ｅk-1）〕、−（ｚk＋ｚk-1）〔または、−（ｅk＋ｅk-1）〕をマルチプレクサ３７７（ＭＵＸ２）に印加する。
【００８９】
マルチプレクサ３７７は図４（Ｃ）に示された条件部２１のＡＮＤゲート３５５と排他論理和ゲート３５６から出力される信号を選択信号としてｚk−ｚk-1〔または、ｅk−ｅk-1〕、−（ｚk−ｚk-1）〔または、−（ｅk−ｅk-1）〕、ｚk＋ｚk-1〔または、ｅk＋ｅk-1〕、−（ｚk＋ｚk-1）〔または、−（ｅk＋ｅk-1）〕のうち、いずれか一つを選択して位相エラーΔτkとして出力する。
【００９０】
すなわち、図５（Ａ）及び（Ｂ）において、データ検出器１４で検出されたシンボルデータが、
【００９１】
[外１０３]
の場合には位相エラーΔτkを
【００９２】
[外１０４]
と決め、検出されたシンボルデータが
【００９３】
[外１０５]
の場合には位相エラーΔτkを
【００９４】
[外１０６]
と決め、検出されたシンボルデータがその他の場合に属すると、位相エラーΔτkを０と決める。
【００９５】
次に、図２のエラー補正部２５について図６に基づいて詳しく説明する。図６に示されたエラー補正部２５において、選択部（図２の２３）から出力される位相エラーΔτkはそれぞれ乗算器３８１，３８２に入力される。乗算器３８３ではΔτkに所定の値βを乗算してβΔτkを加算器３８３に出力する。加算器３８３では乗算器３８１の出力βΔτkとレジスタ３８５の出力ΔＴkを加えてΔＴk+1＝ΔＴk＋βΔτkを出力する。
【００９６】
一方、乗算器３８２ではΔτkに所定の値αを乗算してαΔτkを加算器３８４に出力する。加算器３８４では乗算器３８２の出力αΔτkとレジスタ３８５の出力ΔＴkを加えてΔＴk＋αΔτkを出力する。
【００９７】
マルチプレクサ３８６は図３乃至図４に示された条件部２１から出力される書込みイネ−ブル信号に応じて前記の式４、式５の場合と、その他のΔτk＝０の場合に応じるタイミングエラー値ｅkをΔＴkとΔＴk+1＝ΔＴk＋βΔτkのうちいずれか一つに出力する。
【図面の簡単な説明】
【００９８】
【図１】（Ａ）及び（Ｂ）は本発明による貯蔵機器におけるデータ検出装置を示すブロック図である。
【図２】図１（Ａ）及び（Ｂ）におけるクロック復元部を示すブロック図である。
【図３】（Ａ），（Ｂ）は図２に示された条件部の第１及び第２実施例を示すブロック図である。
【図４】（Ａ）乃至（Ｃ）は図２に示された条件部の第３乃至第５実施例を示すブロック図である。
【図５】（Ａ），（Ｂ）は図２に示された選択部の第１及び第２実施例を示すブロック図である。
【図６】図２に示されたエラー補正部の一実施例を示すブロック図である。
【符号の説明】
【００９９】
１１ アナログフィルタ−
１２ アナログ／ディジタル変換器
１３ 等化器
１４ データ検出器
１５ クロック復元部
１６ エラー計算部
２１ 条件部
２３ 選択部
２５ エラー補正部
３１１，３１２，３１３ Ｄフリップフロップ
３１４ インバータ
３１５ ＡＮＤゲート
３１６ 排他論理和ゲート
３１７ ＯＲゲート
３２１，３２２，３２３ Ｄフリップフロップ
３２４ インバータ
３２５ ＡＮＤゲート
３２６ 排他論理和ゲート
３２７ ＯＲゲート
３３１，３３２ Ｄフリップフロップ
３３３，３３４ インバータ
３３５ ＡＮＤゲート
３３６ 排他論理和ゲート
３３７ ＯＲゲート
３４１，３４２，３４３ Ｄフリップフロップ
３４４，３４５ 排他論理和ゲート
３４６ ＡＮＤゲート
３４７ ＯＲゲート
３５１，３５２，３５３ Ｄフリップフロップ
３５４ インバータ
３５５ ＡＮＤゲート
３５６ 排他論理和ゲート
３５７ ＯＲゲート
３６１，３６４，３６５ レジスタ
３６２ 減算器
３６３ 加算器
３６６，３６７ 乗算器
３６８ マルチプレクサ
３７１ レジスタ
３７２ 減算器
３７３ 加算器
３７４ マルチプレクサ
３７５，３７６ 乗算器
３７７ マルチプレクサ
３８１，３８２ 乗算器
３８３，３８４ 加算器
３８５ レジスタ
３８６ マルチプレクサ
【技術分野】
【０００１】
本発明はデータ貯蔵機器で再生された信号から記録されたデータを検出する方法及び装置に係り、特に記録されたデータがランレングス拘束長（runlength constraints)が１以上であるＲＬＬ（Run Length Limited）コ−ドに符号化された場合に再生信号を効率よく検出するため、サンプリングクロックの復元過程が信号波形のエッジでのみ動作するように制限してクロックを復元するためのデータ検出方法及び装置に関する。
【背景技術】
【０００２】
急激に発達する情報化社会で極大量の情報を効率よく用いようとする研究と開発が行われつつある。その結果、各種の分野において著しい発展がなされている。かつ、情報化社会で情報を用いようとする需要が増えるにつれて、多量の情報を伝達しながら、情報処理時間を短縮させようとする努力は、貯蔵機器分野においても最も重要な研究の目的となる。すなわち、与えられた容量の貯蔵機器に記録するデータの量（記録密度）を増やしながらも、高速で信頼することのできる情報を伝えることである。このようなデータ貯蔵機器の高速大容量化を達成するため、貯蔵ディスクの物理的特性を改善する方法や機器の精度を向上させる方法、信号処理技術を用いてデータ検出エラーを低減する方法などが用いられる。
【０００３】
この貯蔵機器に記録されるデータはＲＬＬコ−ドに符号化されたものである。これは、データサンプリングクロックのタイミング調節と信号検出のために記録されるデータシンボルが連続的に連結されることを制限する符号化方法である。すなわち、“１”と“１”間の連続する“０”の個数を最小にｄ個、最大にｋ個に制限するランレングス（ｄ，ｋ）コ−ドである。前者は信号検出を容易にするためであり、後者は再生信号の復元においてデータのタイミングのためである。再生された信号の特性はディスク上の位置に応じて異なるため、正確な信号検出のためには信号の特性に応じて信号検出方法や等化器を適宜に変更させるべきである。かつ、アナログ信号をディジタル信号にサンプリングする過程でパルスの正確な位置でサンプリングが行われるようにクロックの周波数と位相を連続的に調整しなければならない。
【０００４】
一方、光磁気ディスク貯蔵機器の場合は、データを記録するレ−ザ−とディスク媒体の特性からデータは最小ランレングスｄが１以上であるＲＬＬコ−ドに符号化されなければ、高密度でデータを記録することができない。ハ−ドディスクドライバ（ＨＤＤ）のような磁気貯蔵機器では記録密度の増加による信号の非線形的特性によりデータの検出が困難であるため、信号の非線形性を低減するためにデータをｄが１以上であるＲＬＬコ−ドに符号化することもある。
【０００５】
一般に、貯蔵機器に記録及び再生する過程でチャンネルを実際のチャンネルと類似してモデリングすべきであるが、この貯蔵機器のチャンネル特性を反映するため、記録密度に応じて（１＋Ｄ）n（ここで、ｎ＝１，２，．．）または（１−Ｄ）（１＋＋Ｄ）n（ここで、ｎ＝１，２，．）のように表示できる。ここで、Ｄは時間遅延を示す。貯蔵機器は高密度で記録するほど、記録された信号間の干渉が増え、より大きいｎ値でチャンネルをモデリングしなければ、実際のチャンネル特性に近く表現することができない。
【０００６】
最近、データ検出方法としては、決め帰還等化器（ＤＦＥ：Decision Feedback Equalizer）方式と部分応答最尤（ＰＲＭＬ：Patrial Response Maximum Likelihood）方式がある。そのうち、ＤＦＥ方式は入力信号を目標応答
【０００７】
[外６２]
に等化して現在のデータ値のみを有するように変形して、通常のスレショルド値検出器でデータを検出する方式である。ＤＦＥ方式においては、スレショルド値検出器でデータを検出するため、検出方法が簡単であり、データがクロックごとに検出されてサンプリングクロックを調節しやすい。しかしながら、信号干渉が多い場合は、
【０００８】
[外６３]
に等化する過程で高周波雑音が増幅されるので、検出性能は低下する。一方、ＰＲＭＬ方式においては、入力信号をプレコ−ディング（precoding)して現在のデータと以前のデータの間に相互に調節されたシンボル間の干渉（ＩＳＩ：Inter-Symbol Interference）を有するようにした後、目標応答
【０００９】
[外６４]
に変形してビタビデコ−ダでデータを検出する。チャンネル特性がｎ＝１程度の信号干渉を有する記録密度でＰＲＭＬ方法は優れる検出性能を示すが、データの検出がクロックごとに行われないので、サンプリングクロックを調節しにくい。
【００１０】
貯蔵機器に記録されたデータを復元するためには再生信号からビットクロックを復元すべきである。このようなビットクロックの復元はビットクロックに同期されたクロックを発生させてサンプリングするためであり、再生信号のビットクロック周波数の変化をトラッキングして所望の正確な値のサンプルを連続的に取るようにする。一般に、ビットクロックの復元方法としては、再生信号を狭帯域の帯域通過フィルタ−を通して直接ビットクロックを抽出し、そのビットクロックを用いて再生された信号をサンプリングする方法と、再生信号をサンプリングして得たサンプル値からサンプリング位相エラーを求め、このサンプリング位相エラーを取り除くことによりサンプリングクロックの周波数を徐々に調整する方法がある。
【００１１】
後者の方法が貯蔵機器の再生信号処理時に多用されている。後者の方法においては、サンプリングクロックの位相エラーを検出し、このエラーに応じてサンプリングクロックを再び調整し、一連のサンプリングクロックの復元過程が全てのデータパタ−ンに対して行われる。このような方法で毎度サンプリングを行ってクロックを復元することは、同じ値の連続的なデータ列が繰り返されるときは、タイミング情報のないデータで連続的なサンプリングクロックの復元が行われるので、非効率的である。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、本発明の目的は上述した問題を解決するため、ランレングス拘束長が最小に１、最大に７であるＲＬＬ（１，７）コ−ドに符号化されたデータをＰＲ ＩＩ〔（１＋Ｄ）2〕または拡張されたＰＲ４（ＥＰＲ４）〔（１−Ｄ）（１＋Ｄ）2〕と表示されるチャンネルで再生された信号の目標応答を
【００１３】
[外６５]
に等化し、単純化されたスレショルド値検出器でデータを検出するシステムにおいて、サンプリングクロックの復元過程が信号波形のエッジでのみ動作するように制限してクロックを復元するためのデータ貯蔵機器のデータ検出方法及び装置を提供することにある。
【課題を解決するための手段】
【００１４】
前記目的を達成するための本発明の装置は、データ検出装置において、所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータ
【００１５】
[外６６]
を検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、前記クロック復元部はシンボルデータ
【００１６】
[外６７]
のエッジが発生するとき、前記サンプリングクロックの周波数及び位相を補正することを特徴とする。
【００１７】
かつ、データ検出装置において、所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータ
【００１８】
[外６８]
を検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、前記クロック復元部は、前記シンボルデータ
【００１９】
[外６９]
を入力として所定の制御信号を出力するための条件部と、前記等化器の出力ｚkと前記条件部から出力される所定の制御信号とを入力として整数時間ｋで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とする。
【００２０】
かつ、データ検出装置において、所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータ
【００２１】
[外７０]
を検出するデータ検出器と、前記等化器から出力されたｚkと前記シンボルデータ
【００２２】
[外７１]
とを用いて等化器の出力エラーｅkを計算するエラー計算部と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、前記クロック復元部は、前記シンボルデータ
【００２３】
[外７２]
を入力として所定の制御信号を出力するための条件部と、前記エラー計算部の出力ｅkと前記条件部から出力される所定の制御信号とを入力として整数時間ｋで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とする。
【００２４】
かつ、前記目的を達成するために本発明の方法は、所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータ
【００２５】
[外７３]
を検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含むデータ検出装置のデータ検出方法において、入力として前記シンボルデータ
【００２６】
[外７４]
を用いて制御信号を決める決め段階と、前記等化された出力ｚkと前記決め段階から出力された前記制御信号とを用いて位相エラーΔτkを計算するエラー計算段階と、前記決め段階から出力された前記制御信号と前記エラー計算段階から出力された前記位相エラーΔτkとを用いてタイミングエラーを計算するエラー補正段階とを含むことを特徴とする。
【発明の効果】
【００２７】
上述したように、データ貯蔵機器において本発明によるクロック復元方法及び装置では、ランレングス拘束長が最小に１、最大に７であるＲＬＬ（１，７）コ−ドに符号化されたデータをＰＲ ＩＩ〔（１＋Ｄ）2〕または拡張されたＰＲ４（ＥＰＲ４）〔（１−Ｄ）（１＋Ｄ）2〕と表示されるチャンネルで再生された信号の目標応答を
【００２８】
[外７５]
に等化し、単純化されたスレショルド値検出器でデータを検出するシステムにおいて、サンプリングクロックの復元過程が信号のエッジでのみ動作するように制限してクロックを復元することにより、データの検出時の検出エラーを低減することができる。かつ、従来より優れる検出性能で効率よくデータを検出することができる。
【発明を実施するための最良の形態】
【００２９】
以下、添付した図に基づき本発明の実施の形態を詳しく説明する。図１（Ａ）及び（Ｂ）は本発明によるデータ検出装置を示すブロック図である。まず、本発明の一実施例の図１（Ａ）を参照するに、アナログフィルタ−１１、アナログ／ディジタル変換器１２、等化器１３、データ検出器１４及びクロック復元部１５で構成される。かつ、本発明の他の実施例の図１（Ｂ）を参照するに、アナログフィルタ−１１、アナログ／ディジタル変換器１２、等化器１３、データ検出器１４、クロック復元部１５及びエラー計算部１６で構成される。
【００３０】
図２は図１（Ａ）及び（Ｂ）における復元部１５を示すブロック図であり、ディジタルデータ
【００３１】
[外７６]
を入力として所定の制御信号を出力するための条件部２１、等化器１３の出力ｚkまたはエラー計算部１６の出力ｅkと条件部２１から出力される所定の制御信号とを入力として整数時間ｋで発生可能な一連の位相エラーΔτkを計算して出力するための選択部２３、及び条件部２１から出力される所定の制御信号と選択部２３から出力される位相エラーΔτkとを入力としてタイミングエラーΔＴk+1を出力するエラー補正部２５で構成される。
【００３２】
図３及び図４は図２に示された条件部２１の第１乃至第５実施例を示すブロック図である。
【００３３】
図３（Ａ）に示された条件部２１の第１実施例は、後述する式４，式５を具現するものであり、１クロック遅延された素子である三つのＤフリップフロップ３１１，３１２，３１３、インバータ３１４、ＡＮＤゲート３１５、排他論理和ゲート３１６及びＯＲゲート３１７で構成される。
【００３４】
図３（Ｂ）に示された条件部２１の第２実施例は、後述する式５の
【００３５】
[外７７]
の代わりに
【００３６】
[外７８]
に具現するものであり、三つのＤフリップフロップ３２１，３２２，３２３、インバータ３２４、ＡＮＤゲート３２５、排他論理和ゲート３２６及びＯＲゲート３２７で構成される。
【００３７】
図４（Ａ）に示された条件部２１の第３実施例は、後述する式５の
【００３８】
[外７９]
の代わりに
【００３９】
[外８０]
に具現するものであり、二つのＤフリップフロップ３３１，３３２，二つのインバータ３３３，３３４、ＡＮＤゲート３３５、排他論理和ゲート３３６及びＯＲゲート３３７で構成される。
【００４０】
図４（Ｂ）に示された条件部２１の第４実施例は、三つのＤフリップフロップ３４１，３４２，３４３、二つの排他論理和ゲート３４４，３４５、ＡＮＤゲート３４６及びＯＲゲート３４７で構成される。
【００４１】
図４（Ｃ）に示された条件部２１の第５実施例は、三つのＤフリップフロップ３５１，３５２，３５３、インバータ３５４、ＡＮＤゲート３５５、排他論理和ゲート３５６及びＯＲゲート３５７で構成される。
【００４２】
図５（Ａ），（Ｂ）は図２に示された選択部２３の第１及び第２実施例を示すブロック図である。図５（Ａ）に示された選択部２３の第１実施例は、三つのレジスタ３６１，３６４，３６５、減算器３６２、加算器３６３、二つの乗算器３６６，３６７及びマルチプレクサ３６８で構成される。
【００４３】
図５（Ｂ）に示された選択部２３の第２実施例は、レジスタ３７１、減算器３７２、加算器３７３、二つのマルチプレクサ３７４，３７７及び二つの乗算器３７５，３７６で構成される。
【００４４】
図６は図２に示されたエラー補正部２５の一実施例を示すブロック図であり、二つの乗算器３８１，３８２、二つの加算器３８３，３８４、レジスタ３８５及びマルチプレクサ３８６で構成される。
【００４５】
次に、本発明の作用及び効果について図１（Ａ）及び（Ｂ）に基づいて説明する。図１（Ａ）において、貯蔵機器から再生される信号ｒ（ｔ）はアナログ信号として雑音を含んでいるので、アナログフィルタ−１１で高周波雑音が取り除かれる。アナログ／ディジタル変換器１２では、アナログフィルタ−１１の出力信号を与えられたクロックに応じてディジタル信号ｒkにサンプリングする。等化器１３は一般的に線形横断フィルタ−またはＤＦＥで構成され、アナログ／ディジタル変換器１２から出力されたディジタル信号ｒkを入力してデータの検出に適するように変形してｚkを出力する。データ検出器１４では、等化器１３で変形されたディジタルデータｚkを簡単なスレショルド値検出器で決めて、データを検出して
【００４６】
[外８１]
を出力する。クロック復元部１５では、等化器１３の出力信号ｚkとデータ検出器１４の出力信号
【００４７】
[外８２]
からΔＴk+1を出力する。さらに、図１（Ｂ）を参照すれば、クロック復元部１５ではエラー計算部１６の出力信号ｅkとデータ検出器１４の出力信号
【００４８】
[外８３]
からΔＴk+1を出力する。この際、等化器１３の出力エラーｅkは次の式１のように求められる。
【００４９】
〔式１〕
ｅk＝ｚk−ｄk
前記の式１において、
【００５０】
[外８４]
である。この際、等化器１３をトレ−ニング（training）するときは、知っているデータ
【００５１】
[外８５]
を用いてエラーｅkを求め、実際のデータ検出時、すなわち、直接決めモ−ドでは検出したデータ
【００５２】
[外８６]
を用いる。前記の式１では、まだ検出しないデータ
【００５３】
[外８７]
を含めているので、実際には時間ｋでエラーｅk-1を求める。エラーｅk-1、クロック復元部１５の入力である
【００５４】
[外８８]
を用いて等化器１３のタップ値を一般的なＬＭＳアルゴリズムで適応的にアップデ−トする。
【００５５】
一方、一般的なクロック復元過程は次の式２、式３のように表示できる。
【００５６】
〔式２〕
τK+1＝τK＋αΔτk＋ΔＴk
ΔＴk+1＝ΔＴk＋βΔτk
〔式３〕
Δτk＝−ｚkｄk-1＋ｚk-1ｄk
前記の式２、式３からわかるように、一般的なクロック復元過程は全てのデータパタ−ンについて適用されるが、実はクロック復元に重要な値は信号波形のエッジから得られる。したがって、本発明はこのようなクロック復元過程が信号波形のエッジでのみ動作するように限定し、これを前記の式２、式３を用いて次の式４、式５のように表示する。
【００５７】
【数１】
前記の式２から式５までの関係式では等化器１３の出力
【００５８】
[外８９]
を用いてクロック復元を行う方法を示したものである。
【００５９】
本発明は貯蔵機器の入力がＲＬＬ（１，７）符号化されたデータを復元するためのクロック復元方法であり、データの特性から前記の式５を他の方法で表示することができる。
【００６０】
図２は貯蔵機器の入力がＲＬＬ（１，７）符号化されたデータを復元するためのクロック復元過程を示すブロック図であり、各構成要素、即ち、条件部２１、選択部２３及びエラー補正部２５を図３乃至図６に基づいて説明すると、次のとおりである。
【００６１】
先ず、図２に示された条件部２１を図３，図４に基づいて説明する。図３（Ａ）に示された条件部（図２の２１）において、ＡＮＤゲート３１５はデータ検出器１４で決められたデータ
【００６２】
[外９０]
、決められたデータが三つのＤフリップフロップ３１１，３１２，３１３を通した後の出力、及びＤフリップフロップ３１２の出力がインバータ３１４を通した後の出力を入力として論理積を行う。このＡＮＤゲート３１５の出力は、前記の式５の
【００６３】
[外９１]
の条件を示し、データ検出器１４で決められたデータａkと共に図５（Ａ）に示された選択部（図２の２３）のマルチプレクサ３６８の選択信号に印加される。
【００６４】
Ｄフリップフロップ３１１，３１２の出力信号は排他論理和ゲート３１６で排他論理和が行われてＯＲゲート３１７に印加される。ＯＲゲート３１７では排他論理和ゲート３１６の出力信号とＡＮＤゲート３１５の出力に対して論理和を行い、図５に示されたエラー補正部（図２の２５）の書込みイネ−ブル信号として出力される。ＯＲゲート３１７の出力値は前記の式４または式５の場合と、その他のΔτk＝０の場合のうち、一つを選択する。この選択された出力値はエラー補正部２５（図２参照）でレジスタ３８５がΔＴk値を補正するか否かを決める。
【００６５】
次に、図３（Ｂ）に示された条件部２１（図２参照）において、ＡＮＤゲート３２５はデータ検出器１４で決められたデータ
【００６６】
[外９２]
、決められたデータが三つのＤフリップフロップ３２１，３２２，３２３を通した後の出力、及びＤフリップフロップ３２１の出力がインバータ３２４を通した後の出力を入力として論理積を行う。このＡＮＤゲート３２５の出力は、データ検出器１４で決められたデータ
【００６７】
[外９３]
と共に図５（Ａ）に示された選択部（図２の２３）のマルチプレクサ３６８の選択信号に印加される。
【００６８】
Ｄフリップフロップ３２１，３２２の出力信号は排他論理和ゲート３２６で排他論理和が行われてＯＲゲート３２７に印加される。ＯＲゲート３２７では排他論理和ゲート３２６の出力信号とＡＮＤゲート３２５の出力信号に対して論理和を行い、図５に示されたエラー補正部（図２の２５）の書込みイネ−ブル信号として出力される。ＯＲゲート３２７の出力値は前記の式４または式５の場合と、その他のΔτk＝０の場合のうち、一つを選択する。この選択された出力値はエラー補正部（図２の２５）でレジスタ３８５がΔＴk値を補正するか否かを決める。
【００６９】
次に、図４（Ａ）に示された条件部（図２の２１）において、ＡＮＤゲート３３５はデータ検出器１４で決められたデータ
【００７０】
[外９４]
、決められたデータが二つのＤフリップフロップ３３１，３３２とインバータ３３４を通した後の出力、及びＤフリップフロップ３３１の出力がインバータ３３４を通した後の出力を入力として論理積を行う。このＡＮＤゲート３３５の出力は、データ検出器１４で決められたデータ
【００７１】
[外９５]
と共に図５（Ａ）に示された選択部（図２の２３）のマルチプレクサ３６８の選択信号に印加される。
【００７２】
Ｄフリップフロップ３３１，３３２の出力信号は排他論理和ゲート３３６で排他論理和が行われてＯＲゲート３３７に印加される。ＯＲゲート３３７では排他論理和ゲート３３６の出力信号とＡＮＤゲート３３５の出力信号に対して論理和を行い、図６に示されたエラー補正部（図２の２５）の書込みイネ−ブル信号として出力される。ＯＲゲート３３７の出力値は前記の式４または式５の場合と、その他のΔτk＝０の場合のうち、一つを選択する。この選択された出力値はエラー補正部（図２の２５）でレジスタ３８５がΔＴk値を補正するか否かを決める。
【００７３】
次に、図４（Ｂ）に示された条件部（図２の２１）において、排他論理和ゲート３４４はデータ検出器１４で決められたデータ
【００７４】
[外９６]
が三つのＤフリップフロップ３４１，３４２，３４３を通した後の出力と、Ｄフリップフロップ３４２の出力とを入力として論理和を行う。排他論理和ゲート３４５はデータ検出器１４で決められたデータ
【００７５】
[外９７]
と、決められたデータがＤフリップフロップ３４１を通した後の出力とを入力として排他論理和を行う。ＡＮＤゲート３４６は排他論理和ゲート３４４の出力と排他論理和ゲート３４５の出力に対して論理積を行い、データ検出器１４で決められたデータ
【００７６】
[外９８]
と共に図５（Ａ）に示された選択部（図２の２３）のマルチプレクサ３６８の選択信号に印加される。
【００７７】
排他論理和ゲート３４４の出力とＡＮＤゲート３４６の出力はＯＲゲート３４７で論理和が行われて図６に示されたエラー補正部（図２の２５）の書込みイネ−ブル信号として出力される。ＯＲゲート３４７の出力値は前記の式４または式５の場合と、その他のΔτk＝０の場合のうち、一つを選択する。この選択された出力値はエラー補正部（図２の２５）でレジスタ３８５がΔＴk値を補正するか否かを決める。
【００７８】
次に、図４（Ｃ）に示された条件部（図２の２１）において、ＡＮＤゲート３５５はデータ検出器１４で決められたデータ
【００７９】
[外９９]
、決められたデータが三つのＤフリップフロップ３５１，３５２，３５３を通した後の出力、及びＤフリップフロップ３５２の出力がインバータ３５４を通した後の出力を入力として論理積を行う。このＡＮＤゲート３５５の出力は後述する排他論理和ゲート３５６の出力と共に図５（Ｂ）に示された選択部（図２の２３）のマルチプレクサ３７７（ＭＵＸ２）の第２選択信号に印加される。Ｄフリップフロップ３５１で遅延されたデータ検出器１４で決められたデータ
【００８０】
[外１００]
は図５（Ｂ）に示された選択部（図２の２３）のマルチプレクサ３７４（ＭＵＸ１）の第１選択信号に印加される。
【００８１】
Ｄフリップフロップ３５１，３５２の出力信号は排他論理和ゲート３５６で排他論理和が行われてＯＲゲート３５７に印加される。ＯＲゲート３５７では排他論理和ゲート３５６の出力信号とＡＮＤゲート３５５の出力信号に対して論理和を行い、図６に示されたエラー補正部（図２の２５）の書込みイネ−ブル信号として出力される。ＯＲゲート３５７の出力値は前記の式４または式５の場合と、その他のΔτk＝０の場合のうち、一つを選択する。この選択された出力値はエラー補正部（図２の２５）でレジスタ３８５がΔＴk値を補正するか否かを決める。
【００８２】
次に、図２に示された選択部２３について図５（Ａ）及び（Ｂ）に基づいて説明する。図５（Ａ）に示された選択部（図２の２３）において、等化器１１の出力ｚk（図１（Ａ）の場合）またはエラー計算部１６の出力ｅk（図１（Ｂ）の場合）がレジスタ３６１、減算器３６２及び加算器３６３にそれぞれ入力される。減算器３６２ではｚk−ｚk-1（またはｅk−ｅk-1）をレジスタ３６４に出力し、加算器３６３ではｚk＋ｚk-1（またはｅk＋ｅk-1）をレジスタ３６５に出力する。
【００８３】
レジスタ３６４とレジスタ３６５の出力信号ｚk−ｚk-1（またはｅk−ｅk-1）、ｚk＋ｚk-1（またはｅk＋ｅk-1）はそれぞれマルチプレクサ３６８、乗算器３６６，３６７に入力される。乗算器３６６，３６７はそれぞれレジスタ３６４，３６５の出力信号に対して−１を乗算してレジスタ３６４，３６５の出力信号を反転させて−（ｚk−ｚk-1）〔または−（ｅk−ｅk-1）〕、−（ｚk＋ｚk-1）〔または−（ｅk＋ｅk-1）〕をマルチプレクサ３６８に印加する。
【００８４】
マルチプレクサ３６８は図３乃至図４に示された条件部２１から出力される信号を選択信号としてｚk−ｚk-1〔またはｅk−ｅk-1〕、−（ｚk−ｚk-1）〔または、−（ｅk−ｅk-1）、ｚk＋ｚk-1〔または、ｅk＋ｅk-1〕、−（ｚk＋ｚk-1）〔または、−（ｅk＋ｅk-1）〕のうち、いずれか一つを選択して位相エラーΔτkとして出力する。この際、条件部（図２の２１）のＡＮＤゲート（図３（Ａ）の３１５、図３（Ｂ）の３２５、図４（Ａ）の３３５、図４（Ｂ）の３４６）から出力される選択信号はレジスタ３６４，３６５の出力信号ｚk−ｚk-1〔または、ｅk−ｅk-1〕、ｚk＋ｚk-1〔または、ｅk＋ｅk-1）のうち、いずれか一つを選択し、条件部（図２の２１）のＤフリップフロップ（図３（Ａ）の３１１、図３（Ｂ）の３２１、図４（Ａ）の３３１、図４（Ｂ）の３４１）から出力される
【００８５】
[外１０１]
はＡＮＤゲート（図３（Ａ）の３１５、図３（Ｂ）の３２５、図４（Ａ）の３３５、図４（Ｂ）の３４６）で決められた結果の符号を（＋）または（−）と決める。
【００８６】
次に、図５（Ｂ）に示された選択部（図２の２３）において、等化器１１の出力ｚk（図１（Ａ）の場合）またはエラー計算部の出力ｅk（図１（Ｂ）の場合）がレジスタ３７１、減算器３７２及び加算器３７３にそれぞれ入力される。減算器３７２ではｚk−ｚk-1〔または、ｅk−ｅK-1〕をマルチプレクサ３７４（ＭＵＸ１）に出力し、加算器３７３ではｚk＋ｚk-1〔またはｅk＋ｅk-1〕をマルチプレクサ３７４に出力する。マルチプレクサ３７４では、図４（Ｃ）に示された条件部（図２の２１）のＤフリップフロップ３５１で遅延されたデータ検出器１４で決められたデータ
【００８７】
[外１０２]
を第１選択信号としてｚk−ｚk-1〔またはｅk−ｅk-1〕、ｚk＋ｚk-1〔または、ｅk＋ｅk-1〕のうち、いずれか一つを選択して出力する。
【００８８】
マルチプレクサ３７４から出力される信号ｚk−ｚk-1〔または、ｅk−ｅk-1〕、ｚk＋ｚk-1〔または、ｅk＋ｅk-1〕と、乗算器３７５，３７６で−１が乗算されてマルチプレクサ３７４から出力される信号を反転させた信号−（ｚk−ｚk-1）〔または、−（ｅk−ｅk-1）〕、−（ｚk＋ｚk-1）〔または、−（ｅk＋ｅk-1）〕をマルチプレクサ３７７（ＭＵＸ２）に印加する。
【００８９】
マルチプレクサ３７７は図４（Ｃ）に示された条件部２１のＡＮＤゲート３５５と排他論理和ゲート３５６から出力される信号を選択信号としてｚk−ｚk-1〔または、ｅk−ｅk-1〕、−（ｚk−ｚk-1）〔または、−（ｅk−ｅk-1）〕、ｚk＋ｚk-1〔または、ｅk＋ｅk-1〕、−（ｚk＋ｚk-1）〔または、−（ｅk＋ｅk-1）〕のうち、いずれか一つを選択して位相エラーΔτkとして出力する。
【００９０】
すなわち、図５（Ａ）及び（Ｂ）において、データ検出器１４で検出されたシンボルデータが、
【００９１】
[外１０３]
の場合には位相エラーΔτkを
【００９２】
[外１０４]
と決め、検出されたシンボルデータが
【００９３】
[外１０５]
の場合には位相エラーΔτkを
【００９４】
[外１０６]
と決め、検出されたシンボルデータがその他の場合に属すると、位相エラーΔτkを０と決める。
【００９５】
次に、図２のエラー補正部２５について図６に基づいて詳しく説明する。図６に示されたエラー補正部２５において、選択部（図２の２３）から出力される位相エラーΔτkはそれぞれ乗算器３８１，３８２に入力される。乗算器３８３ではΔτkに所定の値βを乗算してβΔτkを加算器３８３に出力する。加算器３８３では乗算器３８１の出力βΔτkとレジスタ３８５の出力ΔＴkを加えてΔＴk+1＝ΔＴk＋βΔτkを出力する。
【００９６】
一方、乗算器３８２ではΔτkに所定の値αを乗算してαΔτkを加算器３８４に出力する。加算器３８４では乗算器３８２の出力αΔτkとレジスタ３８５の出力ΔＴkを加えてΔＴk＋αΔτkを出力する。
【００９７】
マルチプレクサ３８６は図３乃至図４に示された条件部２１から出力される書込みイネ−ブル信号に応じて前記の式４、式５の場合と、その他のΔτk＝０の場合に応じるタイミングエラー値ｅkをΔＴkとΔＴk+1＝ΔＴk＋βΔτkのうちいずれか一つに出力する。
【図面の簡単な説明】
【００９８】
【図１】（Ａ）及び（Ｂ）は本発明による貯蔵機器におけるデータ検出装置を示すブロック図である。
【図２】図１（Ａ）及び（Ｂ）におけるクロック復元部を示すブロック図である。
【図３】（Ａ），（Ｂ）は図２に示された条件部の第１及び第２実施例を示すブロック図である。
【図４】（Ａ）乃至（Ｃ）は図２に示された条件部の第３乃至第５実施例を示すブロック図である。
【図５】（Ａ），（Ｂ）は図２に示された選択部の第１及び第２実施例を示すブロック図である。
【図６】図２に示されたエラー補正部の一実施例を示すブロック図である。
【符号の説明】
【００９９】
１１ アナログフィルタ−
１２ アナログ／ディジタル変換器
１３ 等化器
１４ データ検出器
１５ クロック復元部
１６ エラー計算部
２１ 条件部
２３ 選択部
２５ エラー補正部
３１１，３１２，３１３ Ｄフリップフロップ
３１４ インバータ
３１５ ＡＮＤゲート
３１６ 排他論理和ゲート
３１７ ＯＲゲート
３２１，３２２，３２３ Ｄフリップフロップ
３２４ インバータ
３２５ ＡＮＤゲート
３２６ 排他論理和ゲート
３２７ ＯＲゲート
３３１，３３２ Ｄフリップフロップ
３３３，３３４ インバータ
３３５ ＡＮＤゲート
３３６ 排他論理和ゲート
３３７ ＯＲゲート
３４１，３４２，３４３ Ｄフリップフロップ
３４４，３４５ 排他論理和ゲート
３４６ ＡＮＤゲート
３４７ ＯＲゲート
３５１，３５２，３５３ Ｄフリップフロップ
３５４ インバータ
３５５ ＡＮＤゲート
３５６ 排他論理和ゲート
３５７ ＯＲゲート
３６１，３６４，３６５ レジスタ
３６２ 減算器
３６３ 加算器
３６６，３６７ 乗算器
３６８ マルチプレクサ
３７１ レジスタ
３７２ 減算器
３７３ 加算器
３７４ マルチプレクサ
３７５，３７６ 乗算器
３７７ マルチプレクサ
３８１，３８２ 乗算器
３８３，３８４ 加算器
３８５ レジスタ
３８６ マルチプレクサ
【特許請求の範囲】
【請求項１】
再生された信号から記録されたデータを検出するデータ検出装置において、
所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、
前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、
前記等化器から出力されたｚkからシンボルデータ
[外１]
を検出するデータ検出器と、
前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、
前記クロック復元部はシンボルデータ
[外２]
のエッジが発生するとき、前記サンプリングクロックの周波数及び位相を補正することを特徴とするデータ貯蔵機器のデータ検出装置。
【請求項２】
再生された信号から記録されたデータを検出するデータ検出装置において、
所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、
前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、
前記等化器から出力されたｚkからシンボルデータ
[外３]
を検出するデータ検出器と、
前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、
前記クロック復元部は、
前記シンボルデータ
[外４]
を入力として所定の制御信号を出力するための条件部と、
前記等化器の出力ｚkと前記条件部から出力される所定の制御信号とを入力として整数時間ｋで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、
前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とするデータ貯蔵機器のデータ検出装置。
【請求項３】
再生された信号から記録されたデータを検出するデータ検出装置において、
所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、
前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、
前記等化器から出力されたｚkからシンボルデータ
[外５]
を検出するデータ検出器と、
前記等化器から出力されたｚkと前記シンボルデータ
[外６]
とを用いて等化器の出力エラーｅkを計算するエラー計算部と、
前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、
前記クロック復元部は、
前記シンボルデータ
[外７]
を入力として所定の制御信号を出力するための条件部と、
前記エラー計算部の出力ｅkと前記条件部から出力される所定の制御信号とを入力として整数時間ｋで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、
前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とするデータ貯蔵機器のデータ検出装置。
【請求項４】
前記条件部は、
前記データ検出器で決められたシンボルデータ
[外８]
から１クロック、２クロック、３クロック遅延された信号
[外９]
をそれぞれ出力する第１乃至第３遅延素子と、
前記第２遅延素子から出力される
[外１０]
を反転させるインバータと、
前記データ検出器で決められたシンボルデータ
[外１１]
、前記第３遅延素子から出力される
[外１２]
及び前記インバータから出力される
[外１３]
を入力として、
[外１４]
の場合には“１”を、その他の場合には“０”を出力するＡＮＤゲートと、
前記第１遅延素子から出力される
[外１５]
と前記第２遅延素子から出力される
[外１６]
が同一でない場合には“１”を、同一である場合には“０”を前記
[外１７]
と共に出力する排他論理和ゲートと、
前記排他論理和ゲートの出力と前記ＡＮＤゲートの出力とを入力として、
[外１８]
の場合は“１”を出力し、その他の場合には“０”を出力するＯＲゲートとで構成されることを特徴とする請求項２に記載のデータ検出機器のデータ検出装置。
【請求項５】
前記条件部は、
前記データ検出器で決められたディジタルデータ
[外１９]
から１クロック、２クロック、３クロック遅延された信号
[外２０]
をそれぞれ出力する第１乃至第３遅延素子と、
前記第１遅延素子から出力される
[外２１]
を反転させるインバータと、
前記データ検出器で決められたシンボルデータ
[外２２]
、前記第３遅延素子から出力される
[外２３]
及び前記インバータから出力される
[外２４]
を入力として、
[外２５]
の場合には“１”を、その他の場合には“０”を出力するＡＮＤゲートと、
前記第１遅延素子から出力される
[外２６]
と前記第２遅延素子から出力される
[外２７]
が同一でない場合には“１”を、同一である場合には“０”を出力する排他論理和ゲートと、
前記排他論理和ゲートの出力と前記ＡＮＤゲートの出力とを入力として、
[外２８]
の場合には“１”を、その他の場合には“０”を前記エラー補正部に出力するＯＲゲートとで構成されることを特徴とする請求項２に記載のデータ貯蔵機器のデータ検出装置。
【請求項６】
前記条件部は、
前記データ検出器で決められたディジタルデータ
[外２９]
から１クロック、２クロック遅延された信号
[外３０]
をそれぞれ出力する第１及び第２遅延素子と、
前記第１及び第２遅延素子から出力される
[外３１]
をそれぞれ反転させる第１及び第２インバータと、
前記データ検出器で決められたシンボルデータ
[外３２]
、前記第１及び第２インバータから出力される
[外３３]
を入力として、
[外３４]
の場合には“１”を、その他の場合には“０”を出力するＡＮＤゲートと、
前記第１遅延素子から出力される
[外３５]
と前記第２遅延素子から出力される
[外３６]
が同一でない場合には“１”を、同一である場合には“０”を出力する排他論理和ゲートと、
前記排他論理和ゲートの出力と前記ＡＮＤゲートの出力とを入力として、
[外３７]
の場合には“１”を出力し、その他の場合には“０”を前記エラー補正部に出力するＯＲゲートとで構成されることを特徴とする請求項２に記載のデータ貯蔵機器のデータ検出装置。
【請求項７】
前記条件部は、
前記データ検出器で決められたシンボルデータ
[外３８]
から１クロック、２クロック、３クロック遅延された信号
[外３９]
をそれぞれ出力する第１乃至第３遅延素子と、
前記データ検出器で決められたディジタルデータ
[外４０]
と前記第１遅延素子から出力される
[外４１]
が同一でない場合は“１”を、同一である場合には“０”を出力する第１排他論理和ゲートと、
前記第２遅延素子から出力される
[外４２]
と前記第３遅延素子から出力される
[外４３]
が同一でない場合は“１”を、同一である場合には“０”を出力する第２排他論理和ゲートと、
前記第１排他論理和ゲートの出力と第２排他論理和ゲートの出力とを入力として、
[外４４]
の場合には“１”を、その他の場合には“０”を出力するＡＮＤゲートと、
前記第２排他論理和ゲートの出力と前記ＡＮＤゲートの出力とを入力として、
[外４５]
の場合には“１”を、その他の場合には“０”を出力するＯＲゲートとで構成されることを特徴とする請求項２に記載のデータ貯蔵機器のデータ検出装置。
【請求項８】
前記条件部は、
前記データ検出器で決められたシンボルデータ
[外４６]
から１クロック、２クロック、３クロック遅延された信号
[外４７]
をそれぞれ出力する第１乃至第３遅延素子と、
前記２遅延素子から出力される
[外４８]
を反転させるインバータと、
前記第１遅延素子から出力される
[外４９]
と前記第２遅延素子から出力される
[外５０]
が同一でない場合には“１”を、同一である場合には“０”を出力する排他論理和ゲートと、
前記データ検出器で決められたディジタルデータ
[外５１]
、前記第３遅延素子から出力される
[外５２]
及び前記インバータから出力される
[外５３]
を入力として、
[外５４]
の場合には“１”を、その他の場合には“０”を出力するＡＮＤゲートと、
前記排他論理和ゲートの出力と前記ＡＮＤゲートの出力を入力として、
[外５５]
の場合には“１”を、その他の場合には“０”を前記エラー補正部に出力するＯＲゲートとで構成されることを特徴とする請求項２に記載のデータ貯蔵機器のデータ検出装置。
【請求項９】
前記選択部は、
前記等化器の出力ｚkから１クロック遅延された信号ｚk-1を出力する第１レジスタと、
前記ｚkとｚk-1との差を求める減算器と、
前記ｚkとｚk-1との和を求める加算器と、
前記減算器及び加算器の出力から１クロック遅延された信号をそれぞれ出力する第２及び第３レジスタと、
前記第２及び第３レジスタの出力をそれぞれ反転させる第１及び第２乗算器と、
前記第２及び第３レジスタの出力と前記第１及び第２乗算器の出力とに対して、前記条件部でＡＮＤゲートの出力と前記第１遅延素子の出力とに応じて選択して所定の位相エラーΔτkを出力するマルチプレクサとで構成されることを特徴とする請求項２に記載のデータ貯蔵機器のデータ検出装置。
【請求項１０】
前記エラー補正部は、
前記選択部から出力される所定の位相エラーΔτkに所定の係数βを乗算する第３乗算器と、
前記選択部から出力される所定の位相エラーΔτkに所定の係数αを乗算する第４乗算器と、
ΔＴk+1を入力として前記条件部のＯＲゲートから出力される書込みイネ−ブル信号に応じて１クロック遅延されたΔＴkを出力する第２レジスタと、
前記第３乗算器の出力と前記第２レジスタの出力を加算する第２加算器と、
前記第４乗算器の出力と前記第２レジスタの出力を加算する第３加算器と、
前記第２レジスタの出力と前記第３加算器の出力とに対して前記条件部のＯＲゲートから出力される書込みイネ−ブル信号に応じて選択的にタイミングエラーとして出力する第３マルチプレクサとで構成されることを特徴とする請求項９に記載のデータ貯蔵機器のデータ検出装置。
【請求項１１】
前記選択部は、
前記等化器の出力ｚkから１クロック遅延された信号ｚk-1を出力する第１レジスタと、
前記ｚkとｚk-1との差を求める減算器と、
前記ｚkとｚk-1との和を求める加算器と、
前記減算器及び加算器の出力に対して前記条件部で第１遅延素子の出力信号に応じて選択して出力する第１マルチプレクサと、
前記第１マルチプレクサの出力をそれぞれ反転させる第１及び第２乗算器と、
前記第１マルチプレクサの出力信号と前記第１及び第２乗算器の出力信号とに対して、前記条件部でＡＮＤゲートの出力と排他論理和ゲートの出力とに応じて選択して所定の位相エラーΔτkを出力する第２マルチプレクサとで構成されることを特徴とする請求項８に記載のデータ貯蔵機器のデータ検出装置。
【請求項１２】
前記エラー補正部は、
前記選択部から出力される所定の位相エラーΔτkに所定の係数βを乗算する第３乗算器と、
前記選択部から出力される所定の位相エラーΔτkに所定の係数αを乗算する第４乗算器と、
ΔＴk+1を入力として前記条件部のＯＲゲートから出力される書込みイネ−ブル信号に応じて１クロック遅延されたΔＴkを出力する第２レジスタと、
前記第３乗算器の出力と前記第２レジスタの出力を加算する第２加算器と、
前記第４乗算器の出力と前記第２レジスタの出力を加算する第３加算器と、
前記第２レジスタの出力と前記第３加算器の出力とに対して前記条件部のＯＲゲートから出力される書込みイネ−ブル信号に応じて選択的にタイミングエラーとして出力する第３マルチプレクサとで構成されることを特徴とする請求項１１に記載のデータ貯蔵機器のデータ検出装置。
【請求項１３】
所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータ
[外５６]
を検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含むデータ検出装置のデータ検出方法において、
入力として前記シンボルデータ
[外５７]
を用いて制御信号を決める決め段階と、
前記等化された出力ｚkと前記決め段階から出力された前記制御信号とを用いて位相エラーΔτkを計算するエラー計算段階と、
前記決め段階から出力された前記制御信号と前記エラー計算段階から出力された前記位相エラーΔτkとを用いてタイミングエラーを計算するエラー補正段階とを含むことを特徴とするデータ検出方法。
【請求項１４】
前記位相エラーΔτkは前記検出されたシンボルデータが
[外５８]
の場合には
[外５９]
と決め、前記検出されたシンボルデータが
[外６０]
の場合には
[外６１]
と決めることを特徴とする請求項１３に記載のデータ検出機器のデータ検出方法。
【請求項１】
再生された信号から記録されたデータを検出するデータ検出装置において、
所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、
前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、
前記等化器から出力されたｚkからシンボルデータ
[外１]
を検出するデータ検出器と、
前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、
前記クロック復元部はシンボルデータ
[外２]
のエッジが発生するとき、前記サンプリングクロックの周波数及び位相を補正することを特徴とするデータ貯蔵機器のデータ検出装置。
【請求項２】
再生された信号から記録されたデータを検出するデータ検出装置において、
所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、
前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、
前記等化器から出力されたｚkからシンボルデータ
[外３]
を検出するデータ検出器と、
前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、
前記クロック復元部は、
前記シンボルデータ
[外４]
を入力として所定の制御信号を出力するための条件部と、
前記等化器の出力ｚkと前記条件部から出力される所定の制御信号とを入力として整数時間ｋで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、
前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とするデータ貯蔵機器のデータ検出装置。
【請求項３】
再生された信号から記録されたデータを検出するデータ検出装置において、
所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、
前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、
前記等化器から出力されたｚkからシンボルデータ
[外５]
を検出するデータ検出器と、
前記等化器から出力されたｚkと前記シンボルデータ
[外６]
とを用いて等化器の出力エラーｅkを計算するエラー計算部と、
前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含み、
前記クロック復元部は、
前記シンボルデータ
[外７]
を入力として所定の制御信号を出力するための条件部と、
前記エラー計算部の出力ｅkと前記条件部から出力される所定の制御信号とを入力として整数時間ｋで発生可能な一連の位相エラーΔτkを計算して出力するための選択部と、
前記条件部から出力される所定の制御信号と前記選択部から出力される位相エラーΔτkとを入力としてタイミングエラーを出力するエラー補正部とを含むことを特徴とするデータ貯蔵機器のデータ検出装置。
【請求項４】
前記条件部は、
前記データ検出器で決められたシンボルデータ
[外８]
から１クロック、２クロック、３クロック遅延された信号
[外９]
をそれぞれ出力する第１乃至第３遅延素子と、
前記第２遅延素子から出力される
[外１０]
を反転させるインバータと、
前記データ検出器で決められたシンボルデータ
[外１１]
、前記第３遅延素子から出力される
[外１２]
及び前記インバータから出力される
[外１３]
を入力として、
[外１４]
の場合には“１”を、その他の場合には“０”を出力するＡＮＤゲートと、
前記第１遅延素子から出力される
[外１５]
と前記第２遅延素子から出力される
[外１６]
が同一でない場合には“１”を、同一である場合には“０”を前記
[外１７]
と共に出力する排他論理和ゲートと、
前記排他論理和ゲートの出力と前記ＡＮＤゲートの出力とを入力として、
[外１８]
の場合は“１”を出力し、その他の場合には“０”を出力するＯＲゲートとで構成されることを特徴とする請求項２に記載のデータ検出機器のデータ検出装置。
【請求項５】
前記条件部は、
前記データ検出器で決められたディジタルデータ
[外１９]
から１クロック、２クロック、３クロック遅延された信号
[外２０]
をそれぞれ出力する第１乃至第３遅延素子と、
前記第１遅延素子から出力される
[外２１]
を反転させるインバータと、
前記データ検出器で決められたシンボルデータ
[外２２]
、前記第３遅延素子から出力される
[外２３]
及び前記インバータから出力される
[外２４]
を入力として、
[外２５]
の場合には“１”を、その他の場合には“０”を出力するＡＮＤゲートと、
前記第１遅延素子から出力される
[外２６]
と前記第２遅延素子から出力される
[外２７]
が同一でない場合には“１”を、同一である場合には“０”を出力する排他論理和ゲートと、
前記排他論理和ゲートの出力と前記ＡＮＤゲートの出力とを入力として、
[外２８]
の場合には“１”を、その他の場合には“０”を前記エラー補正部に出力するＯＲゲートとで構成されることを特徴とする請求項２に記載のデータ貯蔵機器のデータ検出装置。
【請求項６】
前記条件部は、
前記データ検出器で決められたディジタルデータ
[外２９]
から１クロック、２クロック遅延された信号
[外３０]
をそれぞれ出力する第１及び第２遅延素子と、
前記第１及び第２遅延素子から出力される
[外３１]
をそれぞれ反転させる第１及び第２インバータと、
前記データ検出器で決められたシンボルデータ
[外３２]
、前記第１及び第２インバータから出力される
[外３３]
を入力として、
[外３４]
の場合には“１”を、その他の場合には“０”を出力するＡＮＤゲートと、
前記第１遅延素子から出力される
[外３５]
と前記第２遅延素子から出力される
[外３６]
が同一でない場合には“１”を、同一である場合には“０”を出力する排他論理和ゲートと、
前記排他論理和ゲートの出力と前記ＡＮＤゲートの出力とを入力として、
[外３７]
の場合には“１”を出力し、その他の場合には“０”を前記エラー補正部に出力するＯＲゲートとで構成されることを特徴とする請求項２に記載のデータ貯蔵機器のデータ検出装置。
【請求項７】
前記条件部は、
前記データ検出器で決められたシンボルデータ
[外３８]
から１クロック、２クロック、３クロック遅延された信号
[外３９]
をそれぞれ出力する第１乃至第３遅延素子と、
前記データ検出器で決められたディジタルデータ
[外４０]
と前記第１遅延素子から出力される
[外４１]
が同一でない場合は“１”を、同一である場合には“０”を出力する第１排他論理和ゲートと、
前記第２遅延素子から出力される
[外４２]
と前記第３遅延素子から出力される
[外４３]
が同一でない場合は“１”を、同一である場合には“０”を出力する第２排他論理和ゲートと、
前記第１排他論理和ゲートの出力と第２排他論理和ゲートの出力とを入力として、
[外４４]
の場合には“１”を、その他の場合には“０”を出力するＡＮＤゲートと、
前記第２排他論理和ゲートの出力と前記ＡＮＤゲートの出力とを入力として、
[外４５]
の場合には“１”を、その他の場合には“０”を出力するＯＲゲートとで構成されることを特徴とする請求項２に記載のデータ貯蔵機器のデータ検出装置。
【請求項８】
前記条件部は、
前記データ検出器で決められたシンボルデータ
[外４６]
から１クロック、２クロック、３クロック遅延された信号
[外４７]
をそれぞれ出力する第１乃至第３遅延素子と、
前記２遅延素子から出力される
[外４８]
を反転させるインバータと、
前記第１遅延素子から出力される
[外４９]
と前記第２遅延素子から出力される
[外５０]
が同一でない場合には“１”を、同一である場合には“０”を出力する排他論理和ゲートと、
前記データ検出器で決められたディジタルデータ
[外５１]
、前記第３遅延素子から出力される
[外５２]
及び前記インバータから出力される
[外５３]
を入力として、
[外５４]
の場合には“１”を、その他の場合には“０”を出力するＡＮＤゲートと、
前記排他論理和ゲートの出力と前記ＡＮＤゲートの出力を入力として、
[外５５]
の場合には“１”を、その他の場合には“０”を前記エラー補正部に出力するＯＲゲートとで構成されることを特徴とする請求項２に記載のデータ貯蔵機器のデータ検出装置。
【請求項９】
前記選択部は、
前記等化器の出力ｚkから１クロック遅延された信号ｚk-1を出力する第１レジスタと、
前記ｚkとｚk-1との差を求める減算器と、
前記ｚkとｚk-1との和を求める加算器と、
前記減算器及び加算器の出力から１クロック遅延された信号をそれぞれ出力する第２及び第３レジスタと、
前記第２及び第３レジスタの出力をそれぞれ反転させる第１及び第２乗算器と、
前記第２及び第３レジスタの出力と前記第１及び第２乗算器の出力とに対して、前記条件部でＡＮＤゲートの出力と前記第１遅延素子の出力とに応じて選択して所定の位相エラーΔτkを出力するマルチプレクサとで構成されることを特徴とする請求項２に記載のデータ貯蔵機器のデータ検出装置。
【請求項１０】
前記エラー補正部は、
前記選択部から出力される所定の位相エラーΔτkに所定の係数βを乗算する第３乗算器と、
前記選択部から出力される所定の位相エラーΔτkに所定の係数αを乗算する第４乗算器と、
ΔＴk+1を入力として前記条件部のＯＲゲートから出力される書込みイネ−ブル信号に応じて１クロック遅延されたΔＴkを出力する第２レジスタと、
前記第３乗算器の出力と前記第２レジスタの出力を加算する第２加算器と、
前記第４乗算器の出力と前記第２レジスタの出力を加算する第３加算器と、
前記第２レジスタの出力と前記第３加算器の出力とに対して前記条件部のＯＲゲートから出力される書込みイネ−ブル信号に応じて選択的にタイミングエラーとして出力する第３マルチプレクサとで構成されることを特徴とする請求項９に記載のデータ貯蔵機器のデータ検出装置。
【請求項１１】
前記選択部は、
前記等化器の出力ｚkから１クロック遅延された信号ｚk-1を出力する第１レジスタと、
前記ｚkとｚk-1との差を求める減算器と、
前記ｚkとｚk-1との和を求める加算器と、
前記減算器及び加算器の出力に対して前記条件部で第１遅延素子の出力信号に応じて選択して出力する第１マルチプレクサと、
前記第１マルチプレクサの出力をそれぞれ反転させる第１及び第２乗算器と、
前記第１マルチプレクサの出力信号と前記第１及び第２乗算器の出力信号とに対して、前記条件部でＡＮＤゲートの出力と排他論理和ゲートの出力とに応じて選択して所定の位相エラーΔτkを出力する第２マルチプレクサとで構成されることを特徴とする請求項８に記載のデータ貯蔵機器のデータ検出装置。
【請求項１２】
前記エラー補正部は、
前記選択部から出力される所定の位相エラーΔτkに所定の係数βを乗算する第３乗算器と、
前記選択部から出力される所定の位相エラーΔτkに所定の係数αを乗算する第４乗算器と、
ΔＴk+1を入力として前記条件部のＯＲゲートから出力される書込みイネ−ブル信号に応じて１クロック遅延されたΔＴkを出力する第２レジスタと、
前記第３乗算器の出力と前記第２レジスタの出力を加算する第２加算器と、
前記第４乗算器の出力と前記第２レジスタの出力を加算する第３加算器と、
前記第２レジスタの出力と前記第３加算器の出力とに対して前記条件部のＯＲゲートから出力される書込みイネ−ブル信号に応じて選択的にタイミングエラーとして出力する第３マルチプレクサとで構成されることを特徴とする請求項１１に記載のデータ貯蔵機器のデータ検出装置。
【請求項１３】
所定のサンプリングクロックにアナログ信号ｒ（ｔ）をサンプリングしてディジタル信号ｒkを出力するアナログ／ディジタル変換器と、前記アナログ／ディジタル変換器の出力信号ｒkを等化してｚkを出力する等化器と、前記等化器から出力されたｚkからシンボルデータ
[外５６]
を検出するデータ検出器と、前記サンプリングクロックの周波数及び位相を補正するクロック復元部とを含むデータ検出装置のデータ検出方法において、
入力として前記シンボルデータ
[外５７]
を用いて制御信号を決める決め段階と、
前記等化された出力ｚkと前記決め段階から出力された前記制御信号とを用いて位相エラーΔτkを計算するエラー計算段階と、
前記決め段階から出力された前記制御信号と前記エラー計算段階から出力された前記位相エラーΔτkとを用いてタイミングエラーを計算するエラー補正段階とを含むことを特徴とするデータ検出方法。
【請求項１４】
前記位相エラーΔτkは前記検出されたシンボルデータが
[外５８]
の場合には
[外５９]
と決め、前記検出されたシンボルデータが
[外６０]
の場合には
[外６１]
と決めることを特徴とする請求項１３に記載のデータ検出機器のデータ検出方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００６−２８６１８８（Ｐ２００６−２８６１８８Ａ）
【公開日】平成１８年１０月１９日（２００６．１０．１９）
【国際特許分類】
【出願番号】特願２００６−１６５４０９（Ｐ２００６−１６５４０９）
【出願日】平成１８年６月１４日（２００６．６．１４）
【分割の表示】特願平８−２９６８５５の分割
【原出願日】平成８年１１月８日（１９９６．１１．８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
【公開日】平成１８年１０月１９日（２００６．１０．１９）
【国際特許分類】
【出願日】平成１８年６月１４日（２００６．６．１４）
【分割の表示】特願平８−２９６８５５の分割
【原出願日】平成８年１１月８日（１９９６．１１．８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【Ｆターム（参考）】
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