データ駆動回路とこれを利用した有機発光表示装置
【課題】シフトレジスタが複数のPMOSトランジスタ及びキャパシタを含んで構成され、2相クロック信号によって駆動されることで、スタティック電流が流れ得る経路を無くすことで、消費電力を減らし、ブートストラップを利用して出力電圧を正の電源電圧から負の電源電圧範囲までスイッチングするようにするデータ駆動回路及びこれを利用した有機発光表示装置を提供する。
【解決手段】データ信号の入力を受けて前記データ信号を出力する複数のシステム制御部を含むシフトレジスタ部と、前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記データ信号の伝達を受ける複数のラッチを含むラッチ部と、を含み、前記複数のシステム制御部は、それぞれ直列に連結され、隣接したシステム制御部から出力された前記データ信号を受ける。
【解決手段】データ信号の入力を受けて前記データ信号を出力する複数のシステム制御部を含むシフトレジスタ部と、前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記データ信号の伝達を受ける複数のラッチを含むラッチ部と、を含み、前記複数のシステム制御部は、それぞれ直列に連結され、隣接したシステム制御部から出力された前記データ信号を受ける。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アクティブマトリックス表示装置用駆動回路に係るもので、詳しくは、有機発光表示装置にデータ信号を印加するデータ駆動回路及び有機発光表示装置に関するものである。
【背景技術】
【0002】
一般に、有機発光表示装置のようなアクティブマトリックス表示装置は、各データ線と各走査線との各交差部にマトリックス状に配列された画素アレイ(array)を備える。
【0003】
ここで、前記各データ線は、マトリックス画素部の各垂直ライン(コラムライン)を構成し、これは、データ駆動回路によって所定時間にデータ信号を前記マトリックス画素部に提供する。
【0004】
図1は、一般的なデータ駆動回路の構成を示したブロック図である。図1を参照して説明すると、データ駆動回路は、シフトレジスタ部、ラッチ部、及びD/Aコンバータを含む。
【0005】
シフトレジスタ部10は、スタートパルスとクロック信号との入力を受けて複数のシフト信号を生成する。シフト信号は、順次に生成されてラッチ部20に伝達する。
【0006】
ラッチ部20は、データ信号とシフト信号との入力を受ける。サンプリングラッチは、直列に入力されるデータ信号をシフト信号を利用して並列に出力する。したがって、一行分のデータ信号が同時に画素部の一行に印加されるようになる。
【0007】
D/Aコンバータ30は、ラッチ部20からデジタル信号で出力されるデータ信号をアナログ信号に変換して画素部に入力されるようにする。アナログ信号に変換されたデータ信号は、階調度によって色を表現する。
【0008】
図2は、図1に図示されたシフトレジスタ部の構成を示したブロック図である。図2を参照して説明すると、シフトレジスタ部は、マスタースレーブ型(Master−Slave型)のフリップフロップ(flip/flop)を使用する。このようなフリップフロップは、クロックclkがローレベルであるときに継続して入力を受け、出力は、前の状態の出力を維持する。
【0009】
反面、クロックclkがハイレベルである場合には、クロックclkがローレベルであるときに受けた入力を維持しながらこれを出力して、これ以上の入力を受けない。
【0010】
このような回路において、前記フリップフロップの内部に備えられるインバータ(inverter)の入力がローレベルであるときにスタティック電流が流れるという問題点がある。また、前記フリップフロップの内部において、ハイレベルの入力を受けるインバータとローレベルの入力を受けるインバータとの数が同一であるため、フリップフロップの内部の半分のインバータから前記スタティック電流が発生して消費電力が大きくなるという短所がある。
【0011】
そして、図2の回路において、出力電圧のハイレベルは、供給電圧と接地との間を連結する抵抗器の比による電圧で決定され、出力電圧のローレベルは、接地よりトランジスタのしきい値電圧だけ高い電圧になる。
【0012】
すなわち、トランジスタの特性偏差によってフリップフロップごとにハイレベルで受ける入力電圧のレベルが異なるため、このような回路を採用する場合、出力電圧のハイレベルも偏差が生じて回路が誤動作し得るという短所がある。
【0013】
また、前記出力電圧のローレベルの偏差は、図2の回路に備えられたインバータの入力トランジスタのオン抵抗の偏差に反映して出力電圧のハイレベルの偏差を加重し得る。特に、有機発光表示装置においては、使用されるトランジスタは、特性偏差が大きく発生するために、このような問題がもっと深刻になる。
【0014】
また、インバータは、入力トランジスタを通じて電流が流れて出力端を充電し、駆動トランジスタを通じて電流が流れて出力端を放電する。ここで、前記出力端を充電する場合、駆動トランジスタのソースゲート電圧が次第に減少して、放電電流が急激に減少して放電効率が低下するという問題点がある。
【0015】
なお、前記従来のデータ駆動回路とこれを利用した有機発光表示装置に関する技術を記載した文献としては、下記特許文献1および2等がある。
【特許文献1】米国特許第6861878
【特許文献2】米国特許第6373325
【発明の開示】
【発明が解決しようとする課題】
【0016】
本発明は、従来技術の問題点に鑑みて成されたもので、シフトレジスタが複数のP形MOS電界効果トランジスタ及びキャパシタを含んで構成され、2相の(2−phase)クロック信号によって駆動して、スタティック電流(Static current)が流れ得る経路を無くすことで、消費電力を減らし、ブートストラップ(bootstrap)を利用して出力電圧を正の電源電圧から負の電源電圧までの範囲でスイッチングするデータ駆動回路、及びこれを利用した有機発光表示装置を提供することを目的とする。
【課題を解決するための手段】
【0017】
前記目的を達成するために、本発明に係るデータ駆動回路の第1側面は、データ信号の入力を受けて前記データ信号を出力する複数のシステム制御部を含むシフトレジスタ部と、前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記データ信号の伝達を受ける複数のラッチを含むラッチ部と、を含み、前記複数のシステム制御部は、それぞれ直列に連結され、隣接したシステム制御部から出力された前記データ信号を受けることを特徴とする。
【0018】
本発明の第2側面は、データ信号と走査信号との伝達を受けて発光する画素を含む画素部、前記画素に走査信号を伝達する走査駆動回路及び前記画素にデータ信号を伝達するデータ駆動回路を含み、前記データ駆動回路は、上述した本発明の第1側面によるデータ駆動回路である有機発光表示装置を提供することを特徴とする。
【発明の効果】
【0019】
上述したように本発明によれば、スタティック電流(static current)が流れ得る経路を無くすことで、消費電力を減らすことができる。また、データ駆動回路を通じてハイレベルの出力をするときに出力端を充電しないことによって漏洩電流(leakage current)を最小化し、ローレベルの出力をするときにブートストラップ動作をすることによって、出力端を放電する電流の減少の程度を最小化して動作速度が速くなるという効果がある。
【発明を実施するための最良の形態】
【0020】
以下、添付された図面を参照して本発明の実施形態について詳しく説明する。
【0021】
図3は、本発明の実施形態による有機発光表示装置の構成を示したブロック図である。なお、これは、本発明の一実施形態にすぎなく、本発明による有機発光表示装置がこれに限定されるものではない。
【0022】
図3を参照すると、有機発光表示装置は、各走査線(S1乃至Sn)及びデータ線(D1乃至Dm)と接続された複数の各画素110を含む画素部100と、データ線(D1乃至Dm)を駆動するためのデータ駆動回路(データ駆動部)200と、各走査線(S1乃至Sn)を駆動するための走査駆動回路(走査駆動部)300と、走査駆動回路300及びデータ駆動回路200を制御するためのタイミング制御部400と、を備える。
【0023】
画素部100は、外部から第1電源(ELVDD)及び第2電源(ELVSS)の供給を受けてそれぞれの各画素110に供給する。第1電源(ELVDD)及び第2電源(ELVSS)の供給を受けた各画素110は、データ信号に対応して第1電源(ELVDD)から発光素子(図示せず)を経由して第2電源(ELVSS)へ流れる電流を制御することで、データ信号に対応する光を生成する。
【0024】
データ駆動回路200は、タイミング制御部400からデータ駆動制御信号(DCS)の供給を受ける。データ駆動制御信号(DCS)の供給を受けたデータ駆動回路200は、データ信号を生成し、生成したデータ信号を走査信号と同期するようにデータ線(D1乃至Dm)に供給する。データ駆動回路200は、複数のスイッチング素子を含んで構成される。このスイッチング素子は、全部P形MOS電界効果トランジスタで具現され、またはN形MOS電界効果トランジスタで具現される。
【0025】
走査駆動回路300は、タイミング制御部400から走査駆動制御信号(SCS)の供給を受ける。走査駆動制御信号(SCS)の供給を受けた走査駆動回路300は、走査信号を生成し、生成した走査信号を各走査線(S1乃至Sn)に順次に供給する。
【0026】
すなわち、走査駆動回路300は、複数の各画素110を駆動するために、順次に前記走査信号を生成してこれを画素部100に提供する役目を担う。
【0027】
タイミング制御部400は、外部から供給される各同期信号に対応してデータ駆動制御信号(DCS)及び走査駆動制御信号(SCS)を生成する。タイミング制御部400で生成されたデータ駆動制御信号(DCS)は、データ駆動回路200に供給され、走査駆動制御信号(SCS)は、走査駆動回路300に供給される。そして、タイミング制御部400は、外部から供給されるデータ(Data)をデータ駆動回路200に供給する。
【0028】
図4は、図3に図示された有機発光表示装置で採用したデータ駆動回路の第1実施形態を示したブロック図である。図4を参照して説明すると、データ駆動回路200は、データ信号の入力を受けて前記データ信号を含んだ搬送波を出力する複数のシステム制御部SCU(以下、「第1ステージ」と称する)を含むシフトレジスタ部と、前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記搬送波の伝達を受ける複数のラッチLatch(以下、「第2ステージ」と称する)を含むラッチ部と、を含む。また、データ駆動回路は、ラッチ部と連結されてラッチ部から出力されるデータ信号をアナログ信号に変換して出力するD/Aコンバータを含んで構成されうる。
【0029】
前記シフトレジスタ部は、複数の第1ステージ(2101乃至2102n)を含み、それぞれの第1ステージは、第1クロック(CLK1)および第2クロック(CLK2)によって動作して第1ステージ2101は、一番目の搬送波(s[1])を出力して一番目の搬送波(s[1])を二番目の第1ステージ2102と一番目の第2ステージ2201に伝達する。一番目の搬送波(s[1])には、データ信号(Video data)が乗せられて出力される。そして、二番目の第1ステージ2102は、一番目の搬送波の伝達を受けて三番目の第1ステージに二番目の搬送波(s「2」)を伝達して、三番目の第1ステージ2103は、二番目の第2ステージ2202に三番目の搬送波(s「3」)を伝達する。すなわち、奇数番目の第1ステージ(2101、2103、・・・、2102n−3、2102n−1)は、隣接した第1ステージ(偶数番目の第1ステージ2102、2104、・・・、2102n−2、2102n)と第2ステージとに搬送波を伝達する。
【0030】
ラッチ部は、複数の第2ステージ(2201乃至220n)を含み、それぞれの第2ステージは、第1イネーブル信号(EN1)、第2イネーブル信号(EN2)によって動作する。そして、複数の第2ステージ(2201乃至220n)は、奇数番目の第1ステージ(2101、2103、・・・、2102n−3、2102n−1)の出力線に連結されて、奇数番目の第1ステージ(2101、2103、・・・、2102n−3、2102n−1)から搬送波(s[1]、s[3]、・・・、s[2n−3]、s[2n−1])に乗せられるデータ信号(a1乃至an)の伝達を受けるようになる。したがって、複数の第2ステージ(2201乃至220n)の数は、複数の第1ステージ(2101乃至2102n)の数の半分になる。そして、それぞれの第2ステージは、第1イネーブル信号(EN1)と第2イネーブル信号(EN2)とによって伝達を受けたデータ信号(Video data)を同時に出力する。したがって、複数の第1ステージ(2101乃至2102n)に直列に入力されるデータ信号(Video data)を複数の第2ステージ(2201乃至220n)で並列に出力する。
【0031】
図5は、図3に図示されたデータ駆動回路の動作を示した波形図である。図5を参照して説明すると、第1クロック(CLK1)は、ハイレベル区間がローレベル区間より長く具現されて周期的に発生するパルスで、第2クロック(CLK2)は、第1クロック(CLK1)より一定期間遅延するパルスである。すなわち、第1クロック(CLK1)および第2クロック(CLK2)は、データを使用する区間とデータを伝達する区間とに区分され、データを使用する区間がデータを伝達する区間より短く具現される。そして、一番目の第1ステージ2101から出力される搬送波(s[1])は、第1クロック(CLK1)と同一の周期で発生して第1クロック(CLK1)がローレベルである時点で第一番目に入力されるデータ(a1)を出力する。そして、順次に入力されるデータの入力を受けて、順次に一番目のデータ(a1)からn番目データ(an)を継続して出力する。そして、二番目の搬送波(s[2])は、一番目の第1ステージから一番目の搬送波の入力を受けた後に出力されるから、一番目の搬送波(s[1])より一定時間遅延された後、一番目のデータ(a1)を出力して順次に一番目のデータ(a1)からn番目のデータ(an)まで出力する。このような方式によって一番目の搬送波(s[1])からn番目の搬送波(s[n])が出力される。そして、一番目の搬送波(s[1])からn番目の搬送波(s[n])を通じて、一番目のデータ(a1)からn番目のデータ(an)が出力されるときに第1及び第2イネーブル信号(EN1、EN2)を入力して複数の第2ステージ(2201乃至220n)で同時に一番目のデータ(a1)からn番目のデータ(an)まで出力されるようにする。第1ステージ(システム制御部)は、第1クロックと第2クロックとによって動作して、第1クロックと第2クロックとが同一の状態であるときにデータ信号を格納し、相異なる状態であるときに格納した前記データ信号を出力する。第2ステージ(ラッチ)は、同一の周期で入力される第1イネーブル信号と第2イネーブル信号とによって動作して第1イネーブル信号と第2イネーブル信号とが同一の状態であるときにデータ信号を格納し、相異なる状態であるときに格納したデータ信号を出力する。
【0032】
図6は、図3に図示されたデータ駆動回路200の第2実施形態を示したブロック図である。図6を参照して説明すると、データ駆動回路200は、シフトレジスタ部とラッチ部とを含む。
【0033】
シフトレジスタは、複数の第1ステージ(2101乃至2102n)を含み、それぞれの第1ステージは、第1クロック(CLK1)、第2クロック(CLK2)によって動作して、各第1ステージ2101は、一番目の搬送波(s[1])を出力して一番目の搬送波(s[1])を二番目の第1ステージ2102に伝達する。一番目の搬送波(s[1])には、データ信号(Video data)が乗せられて出力される。そして、二番目の第1ステージ2102は、一番目の搬送波(s[1])の伝達を受けて三番目の第1ステージ2103と一番目の第2ステージ2201に二番目の搬送波(s[2])を伝達し、三番目の1ステージ2103は、四番目の第1ステージ2104に三番目の搬送波(s[3])を伝達する。すなわち、偶数番目の第1ステージ(2102、2104、・・・、2102n−4、2102n−2)は、隣接した第1ステージ(奇数番目の第1ステージ2103、2105、・・・、2102n−3、2002n−1)と第2ステージとに搬送波を伝達する。
【0034】
ラッチ部は、複数の第2ステージ(2201乃至220n)を含み、それぞれの第2ステージは、第1イネーブル信号(EN1)および第2イネーブル信号(EN2)によって動作する。そして、複数の第2ステージ(2201乃至220n)は、偶数番目の第1ステージ(2102、2104、2102n−2、2102n)の出力線に連結されて、偶数番目の第1ステージ(2102、2104、・・・、2102n−2、2102n)から搬送波(s[2]、s[4]、・・・、s[2n−2]、s[2n])に乗せられるデータ信号の伝達を受けるようになる。したがって、複数の第2ステージ(2201乃至220n)の数は、複数の第1ステージ(2101乃至2102n)の数の半分になる。そして、それぞれの第2ステージは、第1イネーブル信号(EN1)と第2イネーブル信号(EN2)とによって伝達を受けたデータ信号(Video data)を同時に出力する。したがって、複数の第1ステージ(2101乃至2102n)に直列に入力されるデータ信号(Video data)を複数の第2ステージ(2201乃至220n)から並列に出力する。
【0035】
図7は、図6に図示されたデータ駆動回路の動作を示した波形図である。図7を参照して説明すると、データ駆動回路は、第1クロック(CLK1)は、ハイレベル区間がローレベル区間より長く具現されて周期的に発生するパルスで、第2クロック(CLK2)は、第1クロック(CLK1)より一定期間遅延されたパルスである。そして、一番目の第1ステージ2101から出力される搬送波(s[1])は、第1クロック(CLK1)と同一の周期で発生して第1クロック(CLK1)がローレベルである時点で一番目に入力されるデータ(a1)を出力する。そして、順次に入力されるデータの入力を受けて、順次に一番目のデータ(a1)からn番目データ(an)を継続して出力する。
【0036】
そして、二番目の搬送波(s[2])は、一番目の第1ステージから一番目の搬送波の入力を受けた後に出力されるから、一番目の搬送波(s[1])より一定時間遅延された後に一番目のデータ(a1)を出力して順次に一番目のデータ(a1)からn番目のデータ(an)まで出力する。
【0037】
このような方式によって、一番目の搬送波(s[1])からn番目の搬送波(s[n])が出力される。そして、一番目の搬送波(s[1])からn番目の搬送波(s[n])を通じて、一番目のデータ(a1)からn番目のデータ(an)が出力されるときに第1及び第2イネーブル信号(EN1、EN2)を入力して複数の第2ステージ(2201乃至220n)で同時に一番目のデータ(a1)からn番目のデータ(an)まで出力されるようにする。
【0038】
図8は、図4及び図6に図示されたデータ駆動回路で採用した第1ステージの第1実施形態を示した回路図で、図9は、図4及び図6に図示されたデータ駆動回路で採用した第2ステージの第1実施形態を示した回路図である。図8及び図9を参照して説明すると、第1及び第2ステージは、同一の構成で、差異点は、第1ステージは、第1及び第2クロック信号(CLK、/CLK)の伝達を受けて、第2ステージは、第1イネーブル信号(EN)と第2イネーブル信号(/EN)の伝達を受ける。また、第1及び第2ステージは、5個のP形MOS電界効果トランジスタと1個のキャパシタで具現される。
【0039】
第1及び第2ステージが同一の連結をするので、第1ステージの連結関係を通じて第1及び第2ステージについて説明する。
【0040】
第1トランジスタ(M1)は、ソースが入力端子(IN)に連結され、ドレーンは第1ノード(N1)に連結され、ゲートは第1クロック(CLK)に連結される。第2トランジスタ(M2)は、ソースは第2クロック(/CLK)に連結され、ドレーンは第2ノード(N2)に連結され、ゲートは第1ノード(N1)に連結される。第3トランジスタ(M3)は、ソースは第3ノード(N3)に連結され、ドレーンは第2電源(Vss)に連結され、ゲートは第2クロック(/CLK)に連結される。そして、第4トランジスタ(M4)は、ソースは第2クロック(/CLK)に連結され、ドレーンは第3ノード(N3)に連結され、ゲートは第1ノード(N1)に連結される。また、第5トランジスタ(M5)は、ソースは第1電源(VDD)に連結され、ドレーンは出力端子(OUT)に連結され、ゲートは第3ノード(N3)に連結される。最後にキャパシタ(C)は、第1電極は第1ノード(N1)に連結され、第2電極は第2ノード(N2)に連結される。第2ノード(N2)は、出力端子と連結される。
【0041】
したがって、入力端子(IN)を通じて入力されるデータ信号をキャパシタ(C)で格納した後,一定時間が経過した後に出力端子(OUT)を通じて出力する。
【0042】
図10は、図4及び図6に図示されたデータ駆動回路で採用した第1ステージの第2実施形態を示した回路図で、図11は、第2ステージの第2実施形態を示した回路図である。図10及び図11を参照して説明すると、第1及び第2ステージは、N形MOS電界効果トランジスタとキャパシタとで具現され,第1ステージは、第1クロックと第2クロックとの入力を受けて動作し、第2ステージは、第1イネーブル信号と第2イネーブル信号との伝達を受けて動作する。
【0043】
図12は、図4に図示されたデータ駆動回路で図10及び図11に図示された第1及び第2ステージが採用されたデータ駆動回路の動作を示した波形図であり、図13は、図6に図示されたデータ駆動回路で図10及び図11に図示された第1及び第2ステージが採用されたデータ駆動回路の動作を示した波形図である。図12及び図13は、N形MOS電界効果トランジスタで具現された第1及び第2ステージに入出力される信号の波形を示した図であり、データ駆動回路は、図12及び図13を参照すると、図5及び図7に図示されている信号が反転されて第1及び第2ステージに入力されて動作して図5及び図7の説明のような役目を同様に遂行する。
【0044】
以上、説明した内容を通じて当業者なら本発明の技術思想を脱しない範囲で多様な変更及び修正が可能であることが分かるであろう。したがって、本発明の技術的な範囲は、明細書の詳細な説明に記載した内容に限定されるものではなく、特許請求の範囲によって決定されなければならない。
【図面の簡単な説明】
【0045】
【図1】一般的なデータ駆動回路の構成を示したブロック図である。
【図2】図1に図示されたデータ駆動部で採用したシフトレジスタの構成を示したブロック図である。
【図3】本発明の実施形態による有機発光表示装置の構成を示したブロック図である。
【図4】図3に図示された有機発光表示装置で採用したデータ駆動回路の第1実施形態を示したブロック図である。
【図5】図3に図示されたデータ駆動回路の動作を示した波形図である。
【図6】図3に図示された有機発光表示装置で採用したデータ駆動回路の第2実施形態を示したブロック図である。
【図7】図6に図示されたデータ駆動回路の動作を示した波形図である。
【図8】図4及び図6に図示されたデータ駆動回路で採用した第1ステージの第1実施形態を示した回路図である。
【図9】図4及び図6に図示されたデータ駆動回路で採用した第2ステージの第1実施形態を示した回路図である。
【図10】図4及び図6に図示されたデータ駆動回路で採用した第1ステージの第2実施形態を示した回路図である。
【図11】第2ステージの第2実施形態を示した回路図である。
【図12】図4に図示されたデータ駆動回路で図10及び図11に図示された第1及び第2ステージが採用されたデータ駆動回路の動作を示した波形図である。
【図13】図6に図示されたデータ駆動回路で図10及び図11に図示された第1及び第2ステージが採用されたデータ駆動回路の動作を示した波形図である。
【符号の説明】
【0046】
100 画素部、
200 データ駆動回路、
300 走査駆動回路、
400 タイミング制御部。
【技術分野】
【0001】
本発明は、アクティブマトリックス表示装置用駆動回路に係るもので、詳しくは、有機発光表示装置にデータ信号を印加するデータ駆動回路及び有機発光表示装置に関するものである。
【背景技術】
【0002】
一般に、有機発光表示装置のようなアクティブマトリックス表示装置は、各データ線と各走査線との各交差部にマトリックス状に配列された画素アレイ(array)を備える。
【0003】
ここで、前記各データ線は、マトリックス画素部の各垂直ライン(コラムライン)を構成し、これは、データ駆動回路によって所定時間にデータ信号を前記マトリックス画素部に提供する。
【0004】
図1は、一般的なデータ駆動回路の構成を示したブロック図である。図1を参照して説明すると、データ駆動回路は、シフトレジスタ部、ラッチ部、及びD/Aコンバータを含む。
【0005】
シフトレジスタ部10は、スタートパルスとクロック信号との入力を受けて複数のシフト信号を生成する。シフト信号は、順次に生成されてラッチ部20に伝達する。
【0006】
ラッチ部20は、データ信号とシフト信号との入力を受ける。サンプリングラッチは、直列に入力されるデータ信号をシフト信号を利用して並列に出力する。したがって、一行分のデータ信号が同時に画素部の一行に印加されるようになる。
【0007】
D/Aコンバータ30は、ラッチ部20からデジタル信号で出力されるデータ信号をアナログ信号に変換して画素部に入力されるようにする。アナログ信号に変換されたデータ信号は、階調度によって色を表現する。
【0008】
図2は、図1に図示されたシフトレジスタ部の構成を示したブロック図である。図2を参照して説明すると、シフトレジスタ部は、マスタースレーブ型(Master−Slave型)のフリップフロップ(flip/flop)を使用する。このようなフリップフロップは、クロックclkがローレベルであるときに継続して入力を受け、出力は、前の状態の出力を維持する。
【0009】
反面、クロックclkがハイレベルである場合には、クロックclkがローレベルであるときに受けた入力を維持しながらこれを出力して、これ以上の入力を受けない。
【0010】
このような回路において、前記フリップフロップの内部に備えられるインバータ(inverter)の入力がローレベルであるときにスタティック電流が流れるという問題点がある。また、前記フリップフロップの内部において、ハイレベルの入力を受けるインバータとローレベルの入力を受けるインバータとの数が同一であるため、フリップフロップの内部の半分のインバータから前記スタティック電流が発生して消費電力が大きくなるという短所がある。
【0011】
そして、図2の回路において、出力電圧のハイレベルは、供給電圧と接地との間を連結する抵抗器の比による電圧で決定され、出力電圧のローレベルは、接地よりトランジスタのしきい値電圧だけ高い電圧になる。
【0012】
すなわち、トランジスタの特性偏差によってフリップフロップごとにハイレベルで受ける入力電圧のレベルが異なるため、このような回路を採用する場合、出力電圧のハイレベルも偏差が生じて回路が誤動作し得るという短所がある。
【0013】
また、前記出力電圧のローレベルの偏差は、図2の回路に備えられたインバータの入力トランジスタのオン抵抗の偏差に反映して出力電圧のハイレベルの偏差を加重し得る。特に、有機発光表示装置においては、使用されるトランジスタは、特性偏差が大きく発生するために、このような問題がもっと深刻になる。
【0014】
また、インバータは、入力トランジスタを通じて電流が流れて出力端を充電し、駆動トランジスタを通じて電流が流れて出力端を放電する。ここで、前記出力端を充電する場合、駆動トランジスタのソースゲート電圧が次第に減少して、放電電流が急激に減少して放電効率が低下するという問題点がある。
【0015】
なお、前記従来のデータ駆動回路とこれを利用した有機発光表示装置に関する技術を記載した文献としては、下記特許文献1および2等がある。
【特許文献1】米国特許第6861878
【特許文献2】米国特許第6373325
【発明の開示】
【発明が解決しようとする課題】
【0016】
本発明は、従来技術の問題点に鑑みて成されたもので、シフトレジスタが複数のP形MOS電界効果トランジスタ及びキャパシタを含んで構成され、2相の(2−phase)クロック信号によって駆動して、スタティック電流(Static current)が流れ得る経路を無くすことで、消費電力を減らし、ブートストラップ(bootstrap)を利用して出力電圧を正の電源電圧から負の電源電圧までの範囲でスイッチングするデータ駆動回路、及びこれを利用した有機発光表示装置を提供することを目的とする。
【課題を解決するための手段】
【0017】
前記目的を達成するために、本発明に係るデータ駆動回路の第1側面は、データ信号の入力を受けて前記データ信号を出力する複数のシステム制御部を含むシフトレジスタ部と、前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記データ信号の伝達を受ける複数のラッチを含むラッチ部と、を含み、前記複数のシステム制御部は、それぞれ直列に連結され、隣接したシステム制御部から出力された前記データ信号を受けることを特徴とする。
【0018】
本発明の第2側面は、データ信号と走査信号との伝達を受けて発光する画素を含む画素部、前記画素に走査信号を伝達する走査駆動回路及び前記画素にデータ信号を伝達するデータ駆動回路を含み、前記データ駆動回路は、上述した本発明の第1側面によるデータ駆動回路である有機発光表示装置を提供することを特徴とする。
【発明の効果】
【0019】
上述したように本発明によれば、スタティック電流(static current)が流れ得る経路を無くすことで、消費電力を減らすことができる。また、データ駆動回路を通じてハイレベルの出力をするときに出力端を充電しないことによって漏洩電流(leakage current)を最小化し、ローレベルの出力をするときにブートストラップ動作をすることによって、出力端を放電する電流の減少の程度を最小化して動作速度が速くなるという効果がある。
【発明を実施するための最良の形態】
【0020】
以下、添付された図面を参照して本発明の実施形態について詳しく説明する。
【0021】
図3は、本発明の実施形態による有機発光表示装置の構成を示したブロック図である。なお、これは、本発明の一実施形態にすぎなく、本発明による有機発光表示装置がこれに限定されるものではない。
【0022】
図3を参照すると、有機発光表示装置は、各走査線(S1乃至Sn)及びデータ線(D1乃至Dm)と接続された複数の各画素110を含む画素部100と、データ線(D1乃至Dm)を駆動するためのデータ駆動回路(データ駆動部)200と、各走査線(S1乃至Sn)を駆動するための走査駆動回路(走査駆動部)300と、走査駆動回路300及びデータ駆動回路200を制御するためのタイミング制御部400と、を備える。
【0023】
画素部100は、外部から第1電源(ELVDD)及び第2電源(ELVSS)の供給を受けてそれぞれの各画素110に供給する。第1電源(ELVDD)及び第2電源(ELVSS)の供給を受けた各画素110は、データ信号に対応して第1電源(ELVDD)から発光素子(図示せず)を経由して第2電源(ELVSS)へ流れる電流を制御することで、データ信号に対応する光を生成する。
【0024】
データ駆動回路200は、タイミング制御部400からデータ駆動制御信号(DCS)の供給を受ける。データ駆動制御信号(DCS)の供給を受けたデータ駆動回路200は、データ信号を生成し、生成したデータ信号を走査信号と同期するようにデータ線(D1乃至Dm)に供給する。データ駆動回路200は、複数のスイッチング素子を含んで構成される。このスイッチング素子は、全部P形MOS電界効果トランジスタで具現され、またはN形MOS電界効果トランジスタで具現される。
【0025】
走査駆動回路300は、タイミング制御部400から走査駆動制御信号(SCS)の供給を受ける。走査駆動制御信号(SCS)の供給を受けた走査駆動回路300は、走査信号を生成し、生成した走査信号を各走査線(S1乃至Sn)に順次に供給する。
【0026】
すなわち、走査駆動回路300は、複数の各画素110を駆動するために、順次に前記走査信号を生成してこれを画素部100に提供する役目を担う。
【0027】
タイミング制御部400は、外部から供給される各同期信号に対応してデータ駆動制御信号(DCS)及び走査駆動制御信号(SCS)を生成する。タイミング制御部400で生成されたデータ駆動制御信号(DCS)は、データ駆動回路200に供給され、走査駆動制御信号(SCS)は、走査駆動回路300に供給される。そして、タイミング制御部400は、外部から供給されるデータ(Data)をデータ駆動回路200に供給する。
【0028】
図4は、図3に図示された有機発光表示装置で採用したデータ駆動回路の第1実施形態を示したブロック図である。図4を参照して説明すると、データ駆動回路200は、データ信号の入力を受けて前記データ信号を含んだ搬送波を出力する複数のシステム制御部SCU(以下、「第1ステージ」と称する)を含むシフトレジスタ部と、前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記搬送波の伝達を受ける複数のラッチLatch(以下、「第2ステージ」と称する)を含むラッチ部と、を含む。また、データ駆動回路は、ラッチ部と連結されてラッチ部から出力されるデータ信号をアナログ信号に変換して出力するD/Aコンバータを含んで構成されうる。
【0029】
前記シフトレジスタ部は、複数の第1ステージ(2101乃至2102n)を含み、それぞれの第1ステージは、第1クロック(CLK1)および第2クロック(CLK2)によって動作して第1ステージ2101は、一番目の搬送波(s[1])を出力して一番目の搬送波(s[1])を二番目の第1ステージ2102と一番目の第2ステージ2201に伝達する。一番目の搬送波(s[1])には、データ信号(Video data)が乗せられて出力される。そして、二番目の第1ステージ2102は、一番目の搬送波の伝達を受けて三番目の第1ステージに二番目の搬送波(s「2」)を伝達して、三番目の第1ステージ2103は、二番目の第2ステージ2202に三番目の搬送波(s「3」)を伝達する。すなわち、奇数番目の第1ステージ(2101、2103、・・・、2102n−3、2102n−1)は、隣接した第1ステージ(偶数番目の第1ステージ2102、2104、・・・、2102n−2、2102n)と第2ステージとに搬送波を伝達する。
【0030】
ラッチ部は、複数の第2ステージ(2201乃至220n)を含み、それぞれの第2ステージは、第1イネーブル信号(EN1)、第2イネーブル信号(EN2)によって動作する。そして、複数の第2ステージ(2201乃至220n)は、奇数番目の第1ステージ(2101、2103、・・・、2102n−3、2102n−1)の出力線に連結されて、奇数番目の第1ステージ(2101、2103、・・・、2102n−3、2102n−1)から搬送波(s[1]、s[3]、・・・、s[2n−3]、s[2n−1])に乗せられるデータ信号(a1乃至an)の伝達を受けるようになる。したがって、複数の第2ステージ(2201乃至220n)の数は、複数の第1ステージ(2101乃至2102n)の数の半分になる。そして、それぞれの第2ステージは、第1イネーブル信号(EN1)と第2イネーブル信号(EN2)とによって伝達を受けたデータ信号(Video data)を同時に出力する。したがって、複数の第1ステージ(2101乃至2102n)に直列に入力されるデータ信号(Video data)を複数の第2ステージ(2201乃至220n)で並列に出力する。
【0031】
図5は、図3に図示されたデータ駆動回路の動作を示した波形図である。図5を参照して説明すると、第1クロック(CLK1)は、ハイレベル区間がローレベル区間より長く具現されて周期的に発生するパルスで、第2クロック(CLK2)は、第1クロック(CLK1)より一定期間遅延するパルスである。すなわち、第1クロック(CLK1)および第2クロック(CLK2)は、データを使用する区間とデータを伝達する区間とに区分され、データを使用する区間がデータを伝達する区間より短く具現される。そして、一番目の第1ステージ2101から出力される搬送波(s[1])は、第1クロック(CLK1)と同一の周期で発生して第1クロック(CLK1)がローレベルである時点で第一番目に入力されるデータ(a1)を出力する。そして、順次に入力されるデータの入力を受けて、順次に一番目のデータ(a1)からn番目データ(an)を継続して出力する。そして、二番目の搬送波(s[2])は、一番目の第1ステージから一番目の搬送波の入力を受けた後に出力されるから、一番目の搬送波(s[1])より一定時間遅延された後、一番目のデータ(a1)を出力して順次に一番目のデータ(a1)からn番目のデータ(an)まで出力する。このような方式によって一番目の搬送波(s[1])からn番目の搬送波(s[n])が出力される。そして、一番目の搬送波(s[1])からn番目の搬送波(s[n])を通じて、一番目のデータ(a1)からn番目のデータ(an)が出力されるときに第1及び第2イネーブル信号(EN1、EN2)を入力して複数の第2ステージ(2201乃至220n)で同時に一番目のデータ(a1)からn番目のデータ(an)まで出力されるようにする。第1ステージ(システム制御部)は、第1クロックと第2クロックとによって動作して、第1クロックと第2クロックとが同一の状態であるときにデータ信号を格納し、相異なる状態であるときに格納した前記データ信号を出力する。第2ステージ(ラッチ)は、同一の周期で入力される第1イネーブル信号と第2イネーブル信号とによって動作して第1イネーブル信号と第2イネーブル信号とが同一の状態であるときにデータ信号を格納し、相異なる状態であるときに格納したデータ信号を出力する。
【0032】
図6は、図3に図示されたデータ駆動回路200の第2実施形態を示したブロック図である。図6を参照して説明すると、データ駆動回路200は、シフトレジスタ部とラッチ部とを含む。
【0033】
シフトレジスタは、複数の第1ステージ(2101乃至2102n)を含み、それぞれの第1ステージは、第1クロック(CLK1)、第2クロック(CLK2)によって動作して、各第1ステージ2101は、一番目の搬送波(s[1])を出力して一番目の搬送波(s[1])を二番目の第1ステージ2102に伝達する。一番目の搬送波(s[1])には、データ信号(Video data)が乗せられて出力される。そして、二番目の第1ステージ2102は、一番目の搬送波(s[1])の伝達を受けて三番目の第1ステージ2103と一番目の第2ステージ2201に二番目の搬送波(s[2])を伝達し、三番目の1ステージ2103は、四番目の第1ステージ2104に三番目の搬送波(s[3])を伝達する。すなわち、偶数番目の第1ステージ(2102、2104、・・・、2102n−4、2102n−2)は、隣接した第1ステージ(奇数番目の第1ステージ2103、2105、・・・、2102n−3、2002n−1)と第2ステージとに搬送波を伝達する。
【0034】
ラッチ部は、複数の第2ステージ(2201乃至220n)を含み、それぞれの第2ステージは、第1イネーブル信号(EN1)および第2イネーブル信号(EN2)によって動作する。そして、複数の第2ステージ(2201乃至220n)は、偶数番目の第1ステージ(2102、2104、2102n−2、2102n)の出力線に連結されて、偶数番目の第1ステージ(2102、2104、・・・、2102n−2、2102n)から搬送波(s[2]、s[4]、・・・、s[2n−2]、s[2n])に乗せられるデータ信号の伝達を受けるようになる。したがって、複数の第2ステージ(2201乃至220n)の数は、複数の第1ステージ(2101乃至2102n)の数の半分になる。そして、それぞれの第2ステージは、第1イネーブル信号(EN1)と第2イネーブル信号(EN2)とによって伝達を受けたデータ信号(Video data)を同時に出力する。したがって、複数の第1ステージ(2101乃至2102n)に直列に入力されるデータ信号(Video data)を複数の第2ステージ(2201乃至220n)から並列に出力する。
【0035】
図7は、図6に図示されたデータ駆動回路の動作を示した波形図である。図7を参照して説明すると、データ駆動回路は、第1クロック(CLK1)は、ハイレベル区間がローレベル区間より長く具現されて周期的に発生するパルスで、第2クロック(CLK2)は、第1クロック(CLK1)より一定期間遅延されたパルスである。そして、一番目の第1ステージ2101から出力される搬送波(s[1])は、第1クロック(CLK1)と同一の周期で発生して第1クロック(CLK1)がローレベルである時点で一番目に入力されるデータ(a1)を出力する。そして、順次に入力されるデータの入力を受けて、順次に一番目のデータ(a1)からn番目データ(an)を継続して出力する。
【0036】
そして、二番目の搬送波(s[2])は、一番目の第1ステージから一番目の搬送波の入力を受けた後に出力されるから、一番目の搬送波(s[1])より一定時間遅延された後に一番目のデータ(a1)を出力して順次に一番目のデータ(a1)からn番目のデータ(an)まで出力する。
【0037】
このような方式によって、一番目の搬送波(s[1])からn番目の搬送波(s[n])が出力される。そして、一番目の搬送波(s[1])からn番目の搬送波(s[n])を通じて、一番目のデータ(a1)からn番目のデータ(an)が出力されるときに第1及び第2イネーブル信号(EN1、EN2)を入力して複数の第2ステージ(2201乃至220n)で同時に一番目のデータ(a1)からn番目のデータ(an)まで出力されるようにする。
【0038】
図8は、図4及び図6に図示されたデータ駆動回路で採用した第1ステージの第1実施形態を示した回路図で、図9は、図4及び図6に図示されたデータ駆動回路で採用した第2ステージの第1実施形態を示した回路図である。図8及び図9を参照して説明すると、第1及び第2ステージは、同一の構成で、差異点は、第1ステージは、第1及び第2クロック信号(CLK、/CLK)の伝達を受けて、第2ステージは、第1イネーブル信号(EN)と第2イネーブル信号(/EN)の伝達を受ける。また、第1及び第2ステージは、5個のP形MOS電界効果トランジスタと1個のキャパシタで具現される。
【0039】
第1及び第2ステージが同一の連結をするので、第1ステージの連結関係を通じて第1及び第2ステージについて説明する。
【0040】
第1トランジスタ(M1)は、ソースが入力端子(IN)に連結され、ドレーンは第1ノード(N1)に連結され、ゲートは第1クロック(CLK)に連結される。第2トランジスタ(M2)は、ソースは第2クロック(/CLK)に連結され、ドレーンは第2ノード(N2)に連結され、ゲートは第1ノード(N1)に連結される。第3トランジスタ(M3)は、ソースは第3ノード(N3)に連結され、ドレーンは第2電源(Vss)に連結され、ゲートは第2クロック(/CLK)に連結される。そして、第4トランジスタ(M4)は、ソースは第2クロック(/CLK)に連結され、ドレーンは第3ノード(N3)に連結され、ゲートは第1ノード(N1)に連結される。また、第5トランジスタ(M5)は、ソースは第1電源(VDD)に連結され、ドレーンは出力端子(OUT)に連結され、ゲートは第3ノード(N3)に連結される。最後にキャパシタ(C)は、第1電極は第1ノード(N1)に連結され、第2電極は第2ノード(N2)に連結される。第2ノード(N2)は、出力端子と連結される。
【0041】
したがって、入力端子(IN)を通じて入力されるデータ信号をキャパシタ(C)で格納した後,一定時間が経過した後に出力端子(OUT)を通じて出力する。
【0042】
図10は、図4及び図6に図示されたデータ駆動回路で採用した第1ステージの第2実施形態を示した回路図で、図11は、第2ステージの第2実施形態を示した回路図である。図10及び図11を参照して説明すると、第1及び第2ステージは、N形MOS電界効果トランジスタとキャパシタとで具現され,第1ステージは、第1クロックと第2クロックとの入力を受けて動作し、第2ステージは、第1イネーブル信号と第2イネーブル信号との伝達を受けて動作する。
【0043】
図12は、図4に図示されたデータ駆動回路で図10及び図11に図示された第1及び第2ステージが採用されたデータ駆動回路の動作を示した波形図であり、図13は、図6に図示されたデータ駆動回路で図10及び図11に図示された第1及び第2ステージが採用されたデータ駆動回路の動作を示した波形図である。図12及び図13は、N形MOS電界効果トランジスタで具現された第1及び第2ステージに入出力される信号の波形を示した図であり、データ駆動回路は、図12及び図13を参照すると、図5及び図7に図示されている信号が反転されて第1及び第2ステージに入力されて動作して図5及び図7の説明のような役目を同様に遂行する。
【0044】
以上、説明した内容を通じて当業者なら本発明の技術思想を脱しない範囲で多様な変更及び修正が可能であることが分かるであろう。したがって、本発明の技術的な範囲は、明細書の詳細な説明に記載した内容に限定されるものではなく、特許請求の範囲によって決定されなければならない。
【図面の簡単な説明】
【0045】
【図1】一般的なデータ駆動回路の構成を示したブロック図である。
【図2】図1に図示されたデータ駆動部で採用したシフトレジスタの構成を示したブロック図である。
【図3】本発明の実施形態による有機発光表示装置の構成を示したブロック図である。
【図4】図3に図示された有機発光表示装置で採用したデータ駆動回路の第1実施形態を示したブロック図である。
【図5】図3に図示されたデータ駆動回路の動作を示した波形図である。
【図6】図3に図示された有機発光表示装置で採用したデータ駆動回路の第2実施形態を示したブロック図である。
【図7】図6に図示されたデータ駆動回路の動作を示した波形図である。
【図8】図4及び図6に図示されたデータ駆動回路で採用した第1ステージの第1実施形態を示した回路図である。
【図9】図4及び図6に図示されたデータ駆動回路で採用した第2ステージの第1実施形態を示した回路図である。
【図10】図4及び図6に図示されたデータ駆動回路で採用した第1ステージの第2実施形態を示した回路図である。
【図11】第2ステージの第2実施形態を示した回路図である。
【図12】図4に図示されたデータ駆動回路で図10及び図11に図示された第1及び第2ステージが採用されたデータ駆動回路の動作を示した波形図である。
【図13】図6に図示されたデータ駆動回路で図10及び図11に図示された第1及び第2ステージが採用されたデータ駆動回路の動作を示した波形図である。
【符号の説明】
【0046】
100 画素部、
200 データ駆動回路、
300 走査駆動回路、
400 タイミング制御部。
【特許請求の範囲】
【請求項1】
データ信号の入力を受けて前記データ信号を出力する複数のシステム制御部を含むシフトレジスタ部と、
前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記データ信号の伝達を受ける複数のラッチを含むラッチ部と、を含み、
前記複数のシステム制御部は、それぞれ直列に連結され、隣接したシステム制御部から出力された前記データ信号を受けることを特徴とするデータ駆動回路。
【請求項2】
前記ラッチは、前記複数のシステム制御部の中で奇数番目のシステム制御部の出力線に連結されることを特徴とする請求項1記載のデータ駆動回路。
【請求項3】
前記ラッチは、前記複数のシステム制御部の中で偶数番目のシステム制御部の出力線に連結されることを特徴とする請求項1記載のデータ駆動回路。
【請求項4】
前記システム制御部は、第1クロックと第2クロックとによって動作して前記第1クロックと前記第2クロックとが同一の状態であるときにデータ信号を格納し、相異なる状態であるときに格納した前記データ信号を出力することを特徴とする請求項1記載のデータ駆動回路。
【請求項5】
前記ラッチは、同一の周期で入力される第1イネーブル信号と第2イネーブル信号とによって動作して前記第1イネーブル信号と前記第2イネーブル信号とが同一の状態であるときに前記データ信号を格納し、相異なる状態であるときに格納した前記データ信号を出力することを特徴とする請求項1記載のデータ駆動回路。
【請求項6】
前記システム制御部は、
前記第1クロックに対応して前記データ信号を第1ノードに伝達する第1トランジスタと、
前記第1ノードの電圧に対応して前記第2クロックを第2ノードに伝達する第2トランジスタと、
前記第1クロックに対応して第1電源を第3ノードに伝達する第3トランジスタと、
前記第1ノードの電圧に対応して前記第1クロックを前記第3ノードに伝達する第4トランジスタと、
前記第3ノードの電圧に対応して第2電源を出力端に伝達する第5トランジスタと、
前記出力端と前記第1ノードとの電圧を維持する第1キャパシタと、
を含むことを特徴とする請求項4記載のデータ駆動回路。
【請求項7】
前記ラッチは、
前記第1イネーブル信号に対応して前記データ信号を第4ノードに伝達する第6トランジスタと、
前記第4ノードの電圧に対応して前記第2イネーブル信号を第5ノードに伝達する第7トランジスタと、
前記第2イネーブル信号に対応して第1電源を第6ノードに伝達する第8トランジスタと、
前記第4ノードの電圧に対応して前記第2イネーブル信号を前記第6ノードに伝達する第9トランジスタと、
前記第6ノードの電圧に対応して第2電源を出力端に伝達する第10トランジスタと、
前記出力端と前記第4ノードの電圧を維持する第2キャパシタと、
を含むことを特徴とする請求項5記載のデータ駆動回路。
【請求項8】
前記第1クロックおよび前記第2クロックは、データを使用する区間とデータを伝達する区間とに区分され、前記データを使用する区間がデータを伝達する区間より短く具現されることを特徴とする請求項4記載のデータ駆動回路。
【請求項9】
前記第2クロックは、前記第1クロックより一定時間遅延するパルスであることを特徴とする請求項8記載のデータ駆動回路。
【請求項10】
前記第1イネーブル信号と前記第2イネーブル信号とによって前記ラッチは、前記データ信号を並列に出力することを特徴とする請求項5記載のデータ駆動回路。
【請求項11】
前記第1イネーブル信号と前記第2イネーブル信号とは、印加される時点で第1クロックと第2クロックとの波形を有することを特徴とする請求項10記載のデータ駆動回路。
【請求項12】
前記システム制御部は、すべてP形MOS電界効果トランジスタまたはN形MOS電界効果トランジスタで具現されることを特徴とする請求項6記載のデータ駆動回路。
【請求項13】
前記ラッチは、すべてP形MOS電界効果トランジスタまたはN形MOS電界効果トランジスタで具現されることを特徴とする請求項7記載のデータ駆動回路。
【請求項14】
前記ラッチ部と連結されて前記ラッチ部から出力される前記データ信号をアナログ信号に転換して出力するD/Aコンバータを含むことを特徴とする請求項1記載のデータ駆動回路。
【請求項15】
データ信号と走査信号との伝達を受けて発光する画素を含む画素部と、
前記画素に走査信号を伝達する走査駆動回路と、
前記画素にデータ信号を伝達するデータ駆動回路と、を含み、
前記データ駆動回路は、
前記データ信号の入力を受けて前記データ信号を出力する複数のシステム制御部を含むシフトレジスタ部と、前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記データ信号の伝達を受けて複数のラッチを含むラッチ部と、を含み、前記複数のシステム制御部は、それぞれ直列に連結され、隣接したシステム制御部から出力された前記データ信号を請けることを特徴とする有機発光表示装置。
【請求項16】
前記ラッチは、前記複数のシステム制御部の中で奇数番目のシステム制御部の出力線に連結されることを特徴とする請求項15記載の有機発光表示装置。
【請求項17】
前記ラッチは、前記複数のシステム制御部の中で偶数番目のシステム制御部の出力線に連結されることを特徴とする請求項16記載の有機発光表示装置。
【請求項18】
前記システム制御部は、第1クロックと第2クロックとによって動作して前記第1クロックと前記第2クロックとが同一の状態であるときにデータ信号を格納し、相異なる状態であるときに格納した前記データ信号を出力することを特徴とする請求項15記載の有機発光表示装置。
【請求項19】
前記ラッチは、同一の周期で入力される第1イネーブル信号と第2イネーブル信号とによって動作して前記第1イネーブル信号と前記第2イネーブル信号とが同一の状態であるときにデータ信号を格納し、相異なる状態であるときに格納した前記データ信号を出力することを特徴とする請求項15記載の有機発光表示装置。
【請求項20】
前記システム制御部は、
前記第1クロックに対応して前記データ信号を第1ノードに伝達する第1トランジスタと、
前記第1ノードの電圧に対応して前記第2クロックを第2ノードに伝達する第2トランジスタと、
前記第1クロックに対応して第1電源を第3ノードに伝達する第3トランジスタと、
前記第1ノードの電圧に対応して前記第1クロックを前記第3ノードに伝達する第4トランジスタと、
前記第3ノードの電圧に対応して第2電源を出力端に伝達する第5トランジスタと、
前記出力端と前記第1ノードとの電圧を維持する第1キャパシタと、を含むことを特徴とする請求項18記載の有機発光表示装置。
【請求項21】
前記ラッチは、
第1イネーブル信号に対応して前記データ信号を第4ノードに伝達する第6トランジスタと、
前記第4ノードの電圧に対応して第2イネーブル信号を第5ノードに伝達する第7トランジスタと、
第2イネーブル信号に対応して第1電源を第6ノードに伝達する第8トランジスタと、
前記第4ノードの電圧に対応して前記第2イネーブル信号を前記第6ノードに伝達する第9トランジスタと、
前記第6ノードの電圧に対応して第2電源を出力端に伝達する第10トランジスタと、
前記出力端と前記第4ノードの電圧を維持する第2キャパシタと、を含むことを特徴とする請求項19記載の有機発光表示装置。
【請求項22】
前記第1クロックと前記第2クロックとは、データを使用する区間とデータを伝達する区間とに区分され、前記データを使用する区間がデータを伝達する区間より短く具現されることを特徴とする請求項18記載の有機発光表示装置。
【請求項23】
前記第2クロックは、前記第1クロックが一定時間遅延するパルスであることを特徴とする請求項22記載の有機発光表示装置。
【請求項24】
前記第1イネーブル信号と前記第2イネーブル信号とによって前記ラッチは、データ信号を並列に出力することを特徴とする請求項19記載のデータ駆動回路。
【請求項1】
データ信号の入力を受けて前記データ信号を出力する複数のシステム制御部を含むシフトレジスタ部と、
前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記データ信号の伝達を受ける複数のラッチを含むラッチ部と、を含み、
前記複数のシステム制御部は、それぞれ直列に連結され、隣接したシステム制御部から出力された前記データ信号を受けることを特徴とするデータ駆動回路。
【請求項2】
前記ラッチは、前記複数のシステム制御部の中で奇数番目のシステム制御部の出力線に連結されることを特徴とする請求項1記載のデータ駆動回路。
【請求項3】
前記ラッチは、前記複数のシステム制御部の中で偶数番目のシステム制御部の出力線に連結されることを特徴とする請求項1記載のデータ駆動回路。
【請求項4】
前記システム制御部は、第1クロックと第2クロックとによって動作して前記第1クロックと前記第2クロックとが同一の状態であるときにデータ信号を格納し、相異なる状態であるときに格納した前記データ信号を出力することを特徴とする請求項1記載のデータ駆動回路。
【請求項5】
前記ラッチは、同一の周期で入力される第1イネーブル信号と第2イネーブル信号とによって動作して前記第1イネーブル信号と前記第2イネーブル信号とが同一の状態であるときに前記データ信号を格納し、相異なる状態であるときに格納した前記データ信号を出力することを特徴とする請求項1記載のデータ駆動回路。
【請求項6】
前記システム制御部は、
前記第1クロックに対応して前記データ信号を第1ノードに伝達する第1トランジスタと、
前記第1ノードの電圧に対応して前記第2クロックを第2ノードに伝達する第2トランジスタと、
前記第1クロックに対応して第1電源を第3ノードに伝達する第3トランジスタと、
前記第1ノードの電圧に対応して前記第1クロックを前記第3ノードに伝達する第4トランジスタと、
前記第3ノードの電圧に対応して第2電源を出力端に伝達する第5トランジスタと、
前記出力端と前記第1ノードとの電圧を維持する第1キャパシタと、
を含むことを特徴とする請求項4記載のデータ駆動回路。
【請求項7】
前記ラッチは、
前記第1イネーブル信号に対応して前記データ信号を第4ノードに伝達する第6トランジスタと、
前記第4ノードの電圧に対応して前記第2イネーブル信号を第5ノードに伝達する第7トランジスタと、
前記第2イネーブル信号に対応して第1電源を第6ノードに伝達する第8トランジスタと、
前記第4ノードの電圧に対応して前記第2イネーブル信号を前記第6ノードに伝達する第9トランジスタと、
前記第6ノードの電圧に対応して第2電源を出力端に伝達する第10トランジスタと、
前記出力端と前記第4ノードの電圧を維持する第2キャパシタと、
を含むことを特徴とする請求項5記載のデータ駆動回路。
【請求項8】
前記第1クロックおよび前記第2クロックは、データを使用する区間とデータを伝達する区間とに区分され、前記データを使用する区間がデータを伝達する区間より短く具現されることを特徴とする請求項4記載のデータ駆動回路。
【請求項9】
前記第2クロックは、前記第1クロックより一定時間遅延するパルスであることを特徴とする請求項8記載のデータ駆動回路。
【請求項10】
前記第1イネーブル信号と前記第2イネーブル信号とによって前記ラッチは、前記データ信号を並列に出力することを特徴とする請求項5記載のデータ駆動回路。
【請求項11】
前記第1イネーブル信号と前記第2イネーブル信号とは、印加される時点で第1クロックと第2クロックとの波形を有することを特徴とする請求項10記載のデータ駆動回路。
【請求項12】
前記システム制御部は、すべてP形MOS電界効果トランジスタまたはN形MOS電界効果トランジスタで具現されることを特徴とする請求項6記載のデータ駆動回路。
【請求項13】
前記ラッチは、すべてP形MOS電界効果トランジスタまたはN形MOS電界効果トランジスタで具現されることを特徴とする請求項7記載のデータ駆動回路。
【請求項14】
前記ラッチ部と連結されて前記ラッチ部から出力される前記データ信号をアナログ信号に転換して出力するD/Aコンバータを含むことを特徴とする請求項1記載のデータ駆動回路。
【請求項15】
データ信号と走査信号との伝達を受けて発光する画素を含む画素部と、
前記画素に走査信号を伝達する走査駆動回路と、
前記画素にデータ信号を伝達するデータ駆動回路と、を含み、
前記データ駆動回路は、
前記データ信号の入力を受けて前記データ信号を出力する複数のシステム制御部を含むシフトレジスタ部と、前記複数のシステム制御部の中で所定のシステム制御部に連結されて前記所定のシステム制御部から出力された前記データ信号の伝達を受けて複数のラッチを含むラッチ部と、を含み、前記複数のシステム制御部は、それぞれ直列に連結され、隣接したシステム制御部から出力された前記データ信号を請けることを特徴とする有機発光表示装置。
【請求項16】
前記ラッチは、前記複数のシステム制御部の中で奇数番目のシステム制御部の出力線に連結されることを特徴とする請求項15記載の有機発光表示装置。
【請求項17】
前記ラッチは、前記複数のシステム制御部の中で偶数番目のシステム制御部の出力線に連結されることを特徴とする請求項16記載の有機発光表示装置。
【請求項18】
前記システム制御部は、第1クロックと第2クロックとによって動作して前記第1クロックと前記第2クロックとが同一の状態であるときにデータ信号を格納し、相異なる状態であるときに格納した前記データ信号を出力することを特徴とする請求項15記載の有機発光表示装置。
【請求項19】
前記ラッチは、同一の周期で入力される第1イネーブル信号と第2イネーブル信号とによって動作して前記第1イネーブル信号と前記第2イネーブル信号とが同一の状態であるときにデータ信号を格納し、相異なる状態であるときに格納した前記データ信号を出力することを特徴とする請求項15記載の有機発光表示装置。
【請求項20】
前記システム制御部は、
前記第1クロックに対応して前記データ信号を第1ノードに伝達する第1トランジスタと、
前記第1ノードの電圧に対応して前記第2クロックを第2ノードに伝達する第2トランジスタと、
前記第1クロックに対応して第1電源を第3ノードに伝達する第3トランジスタと、
前記第1ノードの電圧に対応して前記第1クロックを前記第3ノードに伝達する第4トランジスタと、
前記第3ノードの電圧に対応して第2電源を出力端に伝達する第5トランジスタと、
前記出力端と前記第1ノードとの電圧を維持する第1キャパシタと、を含むことを特徴とする請求項18記載の有機発光表示装置。
【請求項21】
前記ラッチは、
第1イネーブル信号に対応して前記データ信号を第4ノードに伝達する第6トランジスタと、
前記第4ノードの電圧に対応して第2イネーブル信号を第5ノードに伝達する第7トランジスタと、
第2イネーブル信号に対応して第1電源を第6ノードに伝達する第8トランジスタと、
前記第4ノードの電圧に対応して前記第2イネーブル信号を前記第6ノードに伝達する第9トランジスタと、
前記第6ノードの電圧に対応して第2電源を出力端に伝達する第10トランジスタと、
前記出力端と前記第4ノードの電圧を維持する第2キャパシタと、を含むことを特徴とする請求項19記載の有機発光表示装置。
【請求項22】
前記第1クロックと前記第2クロックとは、データを使用する区間とデータを伝達する区間とに区分され、前記データを使用する区間がデータを伝達する区間より短く具現されることを特徴とする請求項18記載の有機発光表示装置。
【請求項23】
前記第2クロックは、前記第1クロックが一定時間遅延するパルスであることを特徴とする請求項22記載の有機発光表示装置。
【請求項24】
前記第1イネーブル信号と前記第2イネーブル信号とによって前記ラッチは、データ信号を並列に出力することを特徴とする請求項19記載のデータ駆動回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2007−133358(P2007−133358A)
【公開日】平成19年5月31日(2007.5.31)
【国際特許分類】
【出願番号】特願2006−158771(P2006−158771)
【出願日】平成18年6月7日(2006.6.7)
【出願人】(590002817)三星エスディアイ株式会社 (2,784)
【Fターム(参考)】
【公開日】平成19年5月31日(2007.5.31)
【国際特許分類】
【出願日】平成18年6月7日(2006.6.7)
【出願人】(590002817)三星エスディアイ株式会社 (2,784)
【Fターム(参考)】
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