パネルおよび電子回路
【課題】ダスト付着に起因する画素の滅点を防ぐ。
【解決手段】画素部１１１は、マトリクス状に配置された複数の画素毎に、２つのアノード１４２ａ−１，１４２ａ−２を有し、駆動電流により発光する有機ＥＬ素子１４２−１，１４２−２と、２つのアノード１４２ａ−１，１４２ａ−２にそれぞれ駆動電流を供給するＴＦＴ回路１４１−１,１４１−２と、２つのアノード１４２ａ−１，１４２ａ−２同士を接続する蓄積容量２０１とを備えている。本発明は、例えば、パネルに適用できる。
【解決手段】画素部１１１は、マトリクス状に配置された複数の画素毎に、２つのアノード１４２ａ−１，１４２ａ−２を有し、駆動電流により発光する有機ＥＬ素子１４２−１，１４２−２と、２つのアノード１４２ａ−１，１４２ａ−２にそれぞれ駆動電流を供給するＴＦＴ回路１４１−１,１４１−２と、２つのアノード１４２ａ−１，１４２ａ−２同士を接続する蓄積容量２０１とを備えている。本発明は、例えば、パネルに適用できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パネルおよび電子回路に関し、ダスト付着に起因する画素の滅点を防ぐことができるようになった、パネルおよび電子回路に関する。
【背景技術】
【０００２】
発光素子として有機ＥＬ(Electro-luminescent)素子を用いた平面自発光型のパネル（以下、有機ＥＬパネルと称する）の開発が近年盛んになっている（例えば、特許文献１乃至６参照）。
【０００３】
有機ＥＬパネルは、有機ＥＬ素子の発光部位に電界をかけると発光する現象を利用したデバイスである。有機ＥＬパネルは、印加電圧が１０Ｖ以下で駆動するため低消費電力であるという特長を有している。有機ＥＬパネルは、自ら光を発する自発光デバイスであるため、照明部材を必要とせず軽量化及び薄型化が容易にできるという特長を有している。また、有機ＥＬパネルは、その応答速度が数μｓ程度と非常に高速であるので、動画表示時の残像が発生しないという特長を有している。
【０００４】
このような有機ＥＬパネルに用いられている有機ＥＬ素子の構造は、カソードとアノードの間に発光部位を有する構造となっている。有機ＥＬ素子のアノードに電荷が供給されると、発光部位を介して、カソードとアノードの間に電流が流れる。これにより、発光部位に所定の電流が流れて、有機ＥＬ素子は発光する。なお、発光のために有機ＥＬ素子に流す電流を、以下、駆動電流と称する。
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【特許文献６】特開２００８−６５２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、有機ＥＬ素子の発光部位は、数10nm〜数100nmという非常に薄い層として形成されている。そのため、この発光部位の蒸着工程等でダストが付着すると、有機ＥＬ素子のアノードとカソードとの間が電気的にショートしてしまうことがある。この場合、有機ＥＬ素子は、駆動電流が流れず、発光しない。その結果、ダストが付着した有機ＥＬ素子が点灯しない点状欠陥となり、その有機ＥＬ素子の画素が滅点となってしまう場合があった。
【０００６】
本発明は、このような状況に鑑みてなされたものであり、ダスト付着に起因する画素の滅点を防ぐことができるようにするものである。
【課題を解決するための手段】
【０００７】
本発明の一側面のパネルは、マトリクス状に配置された複数の画素毎に、Ｋ個のアノードを有し、駆動電流により発光する発光素子と、前記Ｋ個のアノード毎に設けられ、前記Ｋ個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、前記Ｋ個のアノード同士を接続する蓄積容量とを備えるパネル。
【０００８】
本発明の一側面の電子回路は、上述した本発明の一側面のパネルを備える電子回路である。
【０００９】
本発明の一側面においては、マトリクス状に配置された複数の画素毎に、Ｋ個のアノードを有し、駆動電流により発光する発光素子と、前記Ｋ個のアノード毎に設けられ、前記Ｋ個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、前記Ｋ個のアノード同士を接続する蓄積容量とを備えるパネルが提供される。
【発明の効果】
【００１０】
本発明の一側面によれば、ダスト付着に起因する画素の滅点を防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、従来の有機ＥＬパネルの基本となる構成と、その構成における問題点について、図１乃至６を参照して説明する。
【００１２】
図１は、従来の有機ＥＬパネルの構成例を示すブロック図である。
【００１３】
従来の有機ＥＬパネル１には、画素部１１が設けられている。従来の有機ＥＬパネル１にはまた、画素部１１を駆動する駆動部として、ライトスキャナ１２、ドライブスキャナ１３、及び水平セレクタ１４が設けられている。
【００１４】
従来の有機ＥＬパネル１は、マトリクス状に配置されたＮ×Ｍの画素から構成される画像を表示することができる。なお、Ｎ，Ｍは１以上の任意の整数値である。
【００１５】
詳細には、Ｎ×Ｍの各画素はそれぞれ、Ｒ（Ｒｅｄ）画素、Ｇ（Ｇｒｅｅｎ）画素、及びＢ（Ｂｌｕｅ）画素から構成される。即ち、Ｒ画素、Ｇ画素、及びＢ画素はそれぞれ、Ｎ×Ｍ個存在する。そこで、以下、１つの画素とは、Ｒ画素、Ｇ画素、またはＢ画素を意味するものとする。また、以下、Ｒ画素、Ｇ画素、及びＢ画素をまとめて、特にＲＧＢ画素群と称する。
【００１６】
画素部１１（以下、適宜、従来の画素部１１と称する）は、１つの画素の表示を担当する画素回路が、図２に示されるようにマトリクス状に配置されて構成されている。即ち、図２は、従来の画素部１１の構成例を示すブロック図である。
【００１７】
従来の画素部１１には、Ｒ画素について、Ｎ×Ｍ個の画素回路３１Ｒ−（１，１）乃至３１Ｒ−（Ｎ，Ｍ）が設けられている。Ｇ画素について、Ｎ×Ｍ個の画素回路３１Ｇ−（１，１）乃至３１Ｇ−（Ｎ，Ｍ）が設けられている。Ｂ画素について、Ｎ×Ｍ個の画素回路３１Ｂ−（１，１）乃至３１Ｂ−（Ｎ，Ｍ）が設けられている。
【００１８】
ここで、１つのＲＧＢ画素群を構成するＲ画素、Ｇ画素、及びＢ画素の各画素回路３１をまとめて、画素回路群と称する。Ｎ×ＭのＲＧＢ画素群のそれぞれに対応付けられた各画素回路群が、マトリクス状に配置されて従来の画素部１１が構成される。例えば、第ｍ行第ｎ列（ｍは、１乃至Ｍのうちの任意の整数値。ｎは、１乃至Ｎのうちの任意の整数値）の画素回路群は、画素回路３１Ｒ−（ｎ，ｍ）、３１Ｇ−（ｎ，ｍ）、３１Ｂ−（ｎ，ｍ）から構成され、従来の画素部１１のうちの第ｍ行第ｎ列の位置に配置される。
【００１９】
なお、以下、Ｒ画素の画素回路３１Ｒ−（１，１）乃至３１Ｒ−（Ｎ，Ｍ）、Ｇ画素の画素回路３１Ｇ−（１，１）乃至３１Ｇ−（Ｎ，Ｍ）、Ｂ画素の画素回路３１Ｂ−（１，１）乃至３１Ｂ−（Ｎ，Ｍ）のそれぞれを特に区別する必要がない場合、Ｒ画素の画素回路３１Ｒ、Ｇ画素の画素回路３１Ｇ、及びＢ画素の画素回路３１Ｂのそれぞれと称する。即ち、とあるＲＧＢ画素群に着目している場合、そのＲＧＢ画素群に対応する画素回路を、Ｒ画素の画素回路３１Ｒ、Ｇ画素の画素回路３１Ｇ、及びＢ画素の画素回路３１Ｂと呼称して説明する。
【００２０】
従来の画素部１１は、Ｍ本の走査線ＷＳＬ１５−１乃至ＷＳＬ１５−Ｍ、Ｍ本の電源線ＤＳＬ１５−１乃至ＤＳＬ１５−Ｍ、並びに、Ｒ画素についてのＮ本の信号線ＤＴＬ１５Ｒ−１乃至ＤＴＬ１５Ｒ−Ｎ、Ｇ画素についてのＮ本の信号線ＤＴＬ１５Ｇ−１乃至ＤＴＬ１５Ｇ−Ｎ、及びＢ画素についてのＮ本の信号線ＤＴＬ１５Ｂ−１乃至ＤＴＬ１５Ｂ−Ｎも有している。
【００２１】
なお、以下、走査線ＷＳＬ１５−１乃至ＷＳＬ１５−Ｍ、電源線ＤＳＬ１５−１乃至ＤＳＬ１５−Ｍのそれぞれを特に区別する必要がない場合、走査線ＷＳＬ１５、電源線ＤＳＬ１５のそれぞれと称する。また、Ｒ画素の信号線ＤＴＬ１５Ｒ−ｎ、Ｇ画素の信号線ＤＴＬ１５Ｇ−ｎ、Ｂ画素の信号線ＤＴＬ１５Ｂ−ｎを特に区別する必要がない場合、信号線ＤＴＬ−ｎと称する。
【００２２】
第ｍ行のＲ画素についての画素回路３１Ｒ−（１，ｍ）乃至３１Ｒ−（Ｎ，ｍ）、第ｍ行のＧ画素についての画素回路３１Ｇ−（１，ｍ）乃至３１Ｇ−（Ｎ，ｍ）、並びに、第ｍ行のＢ画素についての画素回路３１Ｂ−（１，ｍ）乃至３１Ｂ−（Ｎ，ｍ）は、走査線ＷＳＬ１５−ｍでライトスキャナ１２と、電源線ＤＳＬ１５−ｍでドライブスキャナ１３とそれぞれ接続されている。
【００２３】
また、第ｎ列のＲ画素についての画素回路３１Ｒ−（ｎ，１）乃至３１Ｒ−（ｎ，Ｍ）は、信号線ＷＳＬ１５Ｒ−ｎで水平セレクタ１４と接続されている。第ｎ列のＧ画素についての画素回路３１Ｇ−（ｎ，１）乃至３１Ｇ−（ｎ，Ｍ）は、信号線ＷＳＬ１５Ｇ−ｎで水平セレクタ１４と接続されている。第ｎ列のＢ画素についての画素回路３１Ｂ−（ｎ，１）乃至３１Ｂ−（ｎ，Ｍ）は、信号線ＷＳＬ１５Ｂ−ｎで水平セレクタ１４と接続されている。
【００２４】
ライトスキャナ１２は、走査線ＷＳＬ１５−１乃至ＷＳＬ１５−Ｍに水平期間（１Ｈ）で順次制御信号を供給して各色（Ｒ，Ｇ，Ｂ）の画素の画素回路３１を行単位で線順次走査する。ドライブスキャナ１３は、線順次走査に合わせて電源線ＤＳＬ１５−１乃至１５−Ｍに第１電位（後述するＶｃｃ）または第２電位（後述するＶｓｓ）の電源電圧を供給する。水平セレクタ１４は、線順次走査に合わせて各水平期間（１Ｈ）内で映像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の各色についての信号線ＤＴＬ−１乃至ＤＴＬ−Ｎに供給する。
【００２５】
図３は、各色（Ｒ，Ｇ，Ｂ）の画素の画素回路３１のうちのひとつの構成例を示したブロック図である。
【００２６】
図３の画素回路３１は、ＴＦＴ（Thin Film Transistor）回路４１と有機ＥＬ素子４２とから構成される。なお、ＴＦＴ回路４１の素子構成は、２Ｔｒ(transistor)＋１Ｃ(capacitor)と呼ばれている。ＴＦＴ回路４１は、書き込みトランジスタ５１、駆動トランジスタ５２、蓄積容量５３から構成される。有機ＥＬ素子４２は、アノード４２ａ、発光部位４２ｂ、及びカソード４２ｃから構成されている。
【００２７】
書き込みトランジスタ５１のゲートは走査線ＷＳＬ１５と接続されている。書き込みトランジスタ５１のドレインは信号線ＤＴＬ１５と接続されている。書き込みトランジスタ５１のソースは、駆動トランジスタ５２のゲートと接続されている。駆動トランジスタ５２のソースは有機ＥＬ素子４２のアノード４２ａに接続されている。駆動トランジスタ５２のドレインは電源線ＤＳＬ１５に接続されている。蓄積容量５３は、駆動トランジスタ５２のゲートと有機ＥＬ素子４２のアノード４２ａの間に接続されている。有機ＥＬ素子４２のカソード４２ｃは所定の電位Ｖｃａｔｈに設定されている。
【００２８】
図４は、図３の構成の画素回路３１を含む従来の画素部１１の断面レイアウトの一例を示す図である。
【００２９】
図４において、ユーザは、図中上から下の垂直方向に、従来の画素部１１を視認する。なお、以下の説明では、図４中上側の面を上面と称し、同図中下側の面を下面と称する。
【００３０】
基板７１の上面には、ＴＦＴ回路４１が配置されている。従来の画素部１１の製造時において、ＴＦＴ回路４１が配置された後に、平坦化膜７２が積層される。但し、ＴＦＴ回路４１の上面の一部には、平坦化膜７２は積層されない。換言すると、平坦化膜７２のうち、ＴＦＴ回路４１の上面の一部に相当する部分には、穴があいている。平坦化膜７２の平坦化された上面であって、上述の穴を含む部分には、有機ＥＬ素子４２のアノード４２ａが形成される。アノード４２ａは、平坦化膜７２の穴に挿入される部分（図４中ＴＦＴ回路４１まで下方に伸びる逆台形の部分）を有しており、その部分でＴＦＴ回路４１に直接に接続されている。また、平坦化膜７２の上面には、補助配線７３も配置される。アノード４２ａと補助配線７３は、例えば、同じ膜として積層される。その膜の上には、有機ＥＬ素子４２の発光部位４２ｂが積層されて形成される。有機ＥＬ素子４２のうち、発光部位４２ｂが形成された後に、カソード４２ｃが積層される。図４の例では、全てのカソード４２ｃが一体の連続膜として形成されている。また、２つの発光部位４２ｂの間の部分にもカソード４２ｃが形成される。よって、この部分で補助配線７３とカソード４２ｃとは直接に接続される。アノード４２ａ、発光部位４２ｂ、及びカソード４２ｃがこのように形成されることで、有機ＥＬ素子４２が構成される。
【００３１】
このような構成の従来の画素部１１の製造工程のうち、図４に示される発光部位４２ｂの蒸着工程等でダストが付着する場合がある。例えば、図５に示されるようなダストDUが付着する場合がある。
【００３２】
図５は、ダストDUが付着した場合の従来の画素部１１の断面レイアウトの一例を示す図である。
【００３３】
図５では、ダストDUは、アノード４２ａの上面から、発光部位４２ｂを貫通し、カソード４２ｃまで達するように付着している。このようにダストDUが付着すると、ダストDUが付着した有機ＥＬ素子４２のアノード４２ａとカソード４２ｃの間が電気的にショートしてしまう場合が多々存在する。このような場合、ダストDUが付着している発光部位４２ｂには駆動電流が流れなくなり、その有機ＥＬ素子４２は発光しなくなる。
【００３４】
例えば、１行１列目のＧ画素についての有機ＥＬ素子４２、即ち、図６に示される画素回路３１Ｇ−（１，１）に含まれる有機ＥＬ素子４２にダストDUが付着すると、このＧ画素が滅点となる。
【００３５】
画素の滅点は、有機ＥＬパネルといったフラットパネルディスプレイに対する市場クレームの大きな要素である。したがって、このような市場クレームの対策としては、ダスト付着に起因する画素の滅点を防ぐことは非常に重要である。
【００３６】
そこで、本発明人は、ダスト付着に起因する画素の滅点を防ぐことができる手法として、次のような手法を発明した。
【００３７】
即ち、従来の有機ＥＬパネル１では、図４と図５に示されるように、１つの画素について、１つの有機ＥＬ素子４２のアノード４２ａが用いられていた。このため、有機ＥＬ素子４２の発光部位４２ｂにダスト（図５の例ではダストDU）が付着すると、カソード４２ｃとアノード４２ａとが電気的にショートをしてしまい、結果として画素が滅点となってしまっていた。
【００３８】
但し、ダストは、非常に小さいものであり、それゆえ、有機ＥＬ素子の発光部位における占有面積も非常に小さくなる。この場合、１つの画素について、有機ＥＬ素子のアノードが２以上存在すれば、２以上のアノードのうち、１つのみにダストが接触し、他のものにはダストが接触しない。よって、ダストが接触したアノードとカソードの間は電気的にショートを起こし、その間の発光部位は確かに発光しないかもしれない。しかしながら、他のアノードとカソード電極との間には正常に駆動電流が流れ、その間の発光部位は発光することになる。よって、画素全体として輝度は低下するが、滅点自体を防ぐことができる、という技術的思想を本発明人はした。
【００３９】
そこで、本発明人は、１つの画素について、アノードを２以上に分割し、分割された２以上のアノード毎にＴＦＴ回路をそれぞれ接続する、という手法を発明した。以下、かかる手法をアノード分割手法と称する。
【００４０】
具体的には例えば、アノード分割手法を適用した場合の画素部の断面レイアウトの一例が図７に示されている。なお、以下、アノード分割手法を適用した場合の画素部を、本発明の画素部１１１と称する。
【００４１】
図７において、ユーザは、図中上から下の垂直方向に、本発明の画素部１１１を視認する。なお、以下の説明では、図７中上側の面を上面と称し、同図中下側の面を下面と称する。
【００４２】
基板１７１の下面には、遮光メタル１７０が形成される。基板１７１の上面には、１つの画素につき、２つのＴＦＴ回路１４１−１，１４１−２が配置される。また、基板１７１の上面には電源線ＤＳＬ１５も配置される。
【００４３】
本発明の画素部１１１の製造時において、ＴＦＴ回路１４１−１，１４１−２が配置された後に、平坦化膜１７２が積層される。但し、ＴＦＴ回路１４１−１，１４１−２の各上面の一部には、平坦化膜１７２は積層されない。換言すると、平坦化膜１７２のうち、ＴＦＴ回路１４１−１，１４１−２の各上面の一部に相当する各部分には、穴があいている。
【００４４】
平坦化膜１７２の平坦化された上面であって、上述のＴＦＴ回路１４１−１の上面の穴を含む部分には、アノード１４２ａ−１が形成される。アノード１４２ａ−１は、平坦化膜１７２の穴に挿入される部分（図７中ＴＦＴ回路１４１−１まで下方に伸びる逆台形の部分）を有しており、その部分でＴＦＴ回路１４１−１に直接に接続されている。
【００４５】
同様に、平坦化膜１７２の平坦化された上面であって、上述のＴＦＴ回路１４１−２の上面の穴を含む部分には、アノード１４２ａ−２が形成される。アノード１４２ａ−２は、平坦化膜１７２の穴に挿入される部分（図７中ＴＦＴ回路１４１−２まで下方に伸びる逆台形の部分）を有しており、その部分でＴＦＴ回路１４１−２に直接に接続されている。
【００４６】
このように、図７の例では、１つの画素について、２つのアノード１４２ａ−１，１４２ａ−２と、ＴＦＴ回路１４１−１，１４１−２が設けられている。即ち、図７の例は、アノード分割手法のうち、アノードの分割数を２つにした場合の手法の一例が適用された例となっている。
【００４７】
この場合、等価回路的に、１つの画素には、アノード１４２ａ−１を含む有機ＥＬ素子と、アノード１４２ａ−２を含む有機ＥＬ素子とが存在すると把握することができる。そこで、以下、前者の有機ＥＬ素子を有機ＥＬ素子１４２−１と称し、後者の有機ＥＬ素子を有機ＥＬ素子１４２−２と称する。そして、有機ＥＬ素子１４２−１のアノード１４２ａ−１以外の構成要素を、発光部位１４２ｂ−１、カソード１４２ｃ−１とそれぞれ称する。同様に、有機ＥＬ素子１４２−２のアノード１４２ａ−２以外の構成要素を、発光部位１４２ｂ−２、カソード１４２ｃ−２とそれぞれ称する。
【００４８】
この場合、アノード１４２ａ−１，１４２ａ−２は、補助配線７３とともに同じ膜として平坦化膜１７２の上面に積層される。以下、この膜を、分割アノード膜ＭＬと称する。分割アノード膜ＭＬについては、図１０を参照して後述する。
【００４９】
分割アノード膜ＭＬの上には、発光部位１４２ｂ−１，１４２ｂ−２が積層されて形成される。なお、図７の例では、発光部位１４２ｂ−１，１４２ｂ−２が一体の膜として形成されている。発光部位１４２ｂ−１，１４２ｂ−２を一体として形成している膜を、以下、適宜、発光部位層１４２ｂと称する。発光部位層１４２ｂの上には、カソード１４２ｃ−１，１４２ｃ−２が積層されて形成される。なお、図７の例では、全画素のカソード１４２ｃ−１，１４２ｃ−２が全て一体の連続膜として形成されている。この一体の連続膜を、以下、適宜、カソード１４２ｃと称する。また、２つの発光部位層１４２ｂの間の部分にもカソード１４２ｃが形成される。よって、この部分で補助配線１７３とカソード１４２ｃとは直接に接続される。
【００５０】
以上の本発明の画素部１１１の構成を、１つの画素についての等価回路として考え直してみる。従来の画素部１１では、図３に示されるように、１つの画素に対して１つの画素回路３１のみが設けられていた。これに対して、本発明の画素部１１１では、図８に示されるように、１つの画素に対して２つの画素回路１３１−１，１３１−２が設けられる。
【００５１】
図８の画素回路１３１−１，１３１−２の単体自体の構成は、画素回路３１と基本的に同様の構成となっている。
【００５２】
即ち、画素回路１３１−１／１３１−２は、ＴＦＴ回路１４１−１／１４１−２と有機ＥＬ素子１４２−１／１４２−２とから構成される。ＴＦＴ回路１４１−１／１４１−２は、書き込みトランジスタ１５１−１／１５１−２、駆動トランジスタ１５２−１／１５２−２、及び蓄積容量１５３−１／１５２−２から構成される。有機ＥＬ素子１４２−１／１４２−２は、アノード１４２ａ−１／１４２ａ−２、発光部位１４２ｂ−１／１４２ｂ−２、及びカソード１４２ｃ−１／１４２ｃ−２から構成されている。
【００５３】
書き込みトランジスタ１５１−１，１５１−２の各ゲートは同一の走査線ＷＳＬ１５と接続されている。書き込みトランジスタ１５１−１，１５１−２の各ドレインは同一の信号線ＤＴＬ１５と接続されている。書き込みトランジスタ１５１−１／１５１−２のソースは、駆動トランジスタ１５２−１／１５２−２のゲートと接続されている。駆動トランジスタ１５２−１／１５２−２のソースは有機ＥＬ素子１４２−１／１４２−２のアノード１４２ａ−１／１４２ａ−２に接続されている。駆動トランジスタ１５２−１／１５２−２のドレインは電源線ＤＳＬ１５に接続されている。蓄積容量１５３−１／１５３−２は、駆動トランジスタ１５２−１／１５２−２のゲートと有機ＥＬ素子１４２−１／１４２−２のアノード１４２ａ−１／１４２ａ−２との間に接続されている。有機ＥＬ素子１４２−１／１４２−２のカソード１４２ｃ−１／１４２ｃ−２は所定の電位Ｖｃａｔｈに設定されている。
【００５４】
このように、図８の画素回路１３１−１，１３１−２の単体はそれぞれ、図３の画素回路３１と同様に構成される。従って、画素回路１３１−１，１３１−２の単体はそれぞれ、画素回路３１と同様の発光動作を行う。但し、画素回路１３１−１，１３１−２はそれぞれ、同一の走査線ＷＳＬ１５、同一の電源線ＤＳＬ１５、同一の信号線ＤＴＬ１５に接続されているので、同一タイミングで発光動作を行う。
【００５５】
このように、図８の例のＴＦＴ回路１４１−１，１４１−２は、ＴＦＴ回路４１と同様の構成、即ち、２Ｔｒ＋１Ｃと称される回路構成を有している。しかしながら、ＴＦＴ回路１４１−１，１４１−２は、図８の例の構成に限定されず、例えば、３個以上のトランジスタを含む構成を取るようにしてもよい。
【００５６】
また、書き込みトランジスタ１５１−１，１５１−２及び駆動トランジスタ１５２−１，１５２−２は、いずれもＮチャネル型トランジスタとして構成されている。したがって、書き込みトランジスタ１５１−１，１５２−２及び駆動トランジスタ１５２−１，１５２−２は、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができる。そのため、製造コストをより安価にすることができる。
【００５７】
ただし、駆動トランジスタ１５２−１，１５２−２は、Ｎチャネル型トランジスタで構成する必要は特になく、Ｐチャネル型トランジスタで構成してもよい。
【００５８】
このように、本発明の画素部１１１は、１つの画素につき２つの画素回路１３１−１，１３１−２を有している。よって、従来と同様に、Ｎ×Ｍ個のＲＧＢ画素群からなる画像を表示させる場合には、本発明の画素部１１１は、例えば図９に示されるように構成される。即ち、図９は、本発明の画素部１１１の構成例を示すブロック図である。
【００５９】
即ち、第ｍ行第ｎ列（ｍは、１乃至Ｍのうちの任意の整数値。ｎは、１乃至Ｎのうちの任意の整数値）のＲ画素に対しては、２つの画素回路１３１Ｒ１−（ｎ，ｍ），１３１Ｒ２−（ｎ，ｍ）が設けられている。画素回路１３１Ｒ１−（ｎ，ｍ），１３１Ｒ２−（ｎ，ｍ）は、本発明の画素部１１１のうちの第ｍ行第ｎ列のＲ画素の位置に直列的に配置される。なお、任意の画素位置のＲ画素について説明する場合、画素回路１３１Ｒ１−（ｎ，ｍ），１３１Ｒ２−（ｎ，ｍ）のそれぞれを、画素回路１３１Ｒ１，１３１Ｒ２のそれぞれと称する。
【００６０】
同様に、第ｍ行第ｎ列のＧ画素に対しては、２つの画素回路１３１Ｇ１−（ｎ，ｍ），１３１Ｇ２−（ｎ，ｍ）が設けられている。画素回路１３１Ｇ１−（ｎ，ｍ），１３１Ｇ２−（ｎ，ｍ）は、本発明の画素部１１１のうちの第ｍ行第ｎ列のＧ画素の位置に直列的に配置される。なお、任意の画素位置のＧ画素について説明する場合、画素回路１３１Ｇ１−（ｎ，ｍ），１３１Ｇ２−（ｎ，ｍ）のそれぞれを、画素回路１３１Ｇ１，１３１Ｇ２のそれぞれと称する。
【００６１】
第ｍ行第ｎ列のＢ画素に対しては、２つの画素回路１３１Ｂ１−（ｎ，ｍ），１３１Ｂ２−（ｎ，ｍ）が設けられている。画素回路１３１Ｂ１−（ｎ，ｍ），１３１Ｂ２−（ｎ，ｍ）は、本発明の画素部１１１のうちの第ｍ行第ｎ列のＢ画素の位置に直列的に配置される。なお、任意の画素位置のＢ画素について説明する場合、画素回路１３１Ｂ１−（ｎ，ｍ），１３１Ｂ２−（ｎ，ｍ）のそれぞれを、画素回路１３１Ｂ１，１３１Ｂ２のそれぞれと称する。
【００６２】
このような図９の構成を有する本発明の画素部１１１のうち、１行１列と１行２列のＲＧＢ画素群についての分割アノード膜ＭＬの平面レイアウトの一例が、図１０に示されている。図１０中網掛けされている部分が、分割アノード膜ＭＬが形成されている部分である。
【００６３】
図１０において、画素回路１３１Ｒ１−（１，１）内のアノード１４２ａ−１は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｒ１−（１，１）として形成される。画素回路１３１Ｒ２−（１，１）内のアノード１４２ａ−２は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｒ２−（１，１）として形成される。画素回路１３１Ｇ１−（１，１）内のアノード１４２ａ−１は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｇ１−（１，１）として形成される。画素回路１３１Ｇ２−（１，１）内のアノード１４２ａ−２は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｇ２−（１，１）として形成される。画素回路１３１Ｂ１−（１，１）内のアノード１４２ａ−１は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｂ１−（１，１）として形成される。画素回路１３１Ｂ２−（１，１）内のアノード１４２ａ−２は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｂ２−（１，１）として形成される。また、補助配線１７３は、分割アノード膜ＭＬの格子状の部分ＭＬＯとして形成される。
【００６４】
以上、図７乃至図１０を参照して、本発明が適用されるアノード分割手法、及び、そのアノード分割手法（そのうちの分割数が２の場合の手法）が適用された有機ＥＬパネルについて説明してきた。
【００６５】
この有機ＥＬパネルにおいて、図１１に示されるように、発光部位１４２ｂ−１，１４２ｂ−２を含む発光部位層にダストDUが付着したとする。この場合、ダストDUは、非常に小さいものであり、それゆえ、有機ＥＬ素子の発光部位にける占有面積も非常に小さい。よって、ダストDUは、アノード１４２ａ−１,１４２ａ−２のうちの一方のみと接触する。例えば図１１の例では、ダストDUは、アノード１４２ａ−２のみと接触し、アノード１４２ａ−１とは接触していない。
【００６６】
よって、ダストDUが接触したアノード１４２ａ−２とカソード１４２ｃ−２との間は電気的にショートを起こすので、有機ＥＬ素子１４２−２は発光しない場合がある。これに対して、ダストDUが接触していないアノード１４２ａ−１とカソード１４２ｃ−１との間は、正常に駆動電流が流れるので、有機ＥＬ素子１４２−１は発光する。従って、画素全体からすると、ダストDUが接触していない場合の輝度に対して半分の輝度になるが、発光することに変わりはないので滅点とはならない。
【００６７】
例えば、ダストDUが付着した画素が１行１列目のＧ画素であるとする。この場合、図１２に示される２つの画素回路１３１Ｇ１−（１，１），１３１Ｇ２−（１，２）のうち、画素回路１３１Ｇ２−（１，２）が担当する有機ＥＬ素子１４２−２は発光しないが、画素回路１３１Ｇ１−（１，２）が担当する有機ＥＬ素子１４２−１は発光する。よって、１行１列目のＧ画素は、ダストDUが接触していない場合の輝度に対して半分の輝度になるが、発光することに変わりはないので滅点とはならない。
【００６８】
その結果、滅点として認識される画素の数が減るので、有機ＥＬパネルの歩留まり向上を図ることができるようになる。
【００６９】
以上の内容を、本発明が適用されるアノード分割手法の効果として一般的に表現すると、次のようになる。
【００７０】
即ち、とある画素について、有機ＥＬ素子の発光部位層にたとえダストが付着しても、そのダストは、発光部位層における占有面積が非常に小さい。よって、ダストは、Ｋ個のアノード（Ｋは、２以上の整数値。上述した図７乃至図１０の例ではＫ＝２）のうちの１つだけと接触することになる。
【００７１】
この場合、Ｋ個のアノードのうち、ダストと接触している１つのアノードとカソードとの間では確かに電気的ショートが発生する。しかしながら、それ以外のＫ−１個のアノードのそれぞれとカソードとの間では電気的ショートは発生しない。よって、Ｋ−１個のアノードのそれぞれとカソードとの間を各駆動電流が正常に流れることにより、その間に形成されている発光部位層は通常に発光する。
【００７２】
即ち、１つの画素について、Ｋ個のアノードの全てとカソードとの間をそれぞれ正常に流れる全駆動電流により発光部位層の全てが発光した場合、その画素の輝度を、１００[％]の輝度とする。この場合、ダストが発光部位層に付着すると、ダストが接触しないＫ−１個のアノードのそれぞれとカソードとの間に形成されている発光部位層は通常に発光する。即ち、ダストが接触している１個のアノードとカソードとの間に形成されている発光部位層のみが発光しない。よって、画素全体の輝度は、｛（Ｋ−１）／Ｋ｝×１００［％］の輝度となる。即ち、ダストが発光部位層に付着すると、付着しない場合と比較して確かに輝度は低下する。しかしながら、輝度は０％にはならず、画素全体が滅点となることはない。
【００７３】
つまり、ダストが付着した画素（以下、対象画素と称する）は、従来では滅点となるため、その輝度レベルは周りの画素に対して０％となり、人の目に異常画素として視認されやすかった。この異常画素として視認されやすい度合いを、以下、視認度と称する。これに対して、本発明が適用されるアノード分割手法を適用することで、その輝度レベルは周りの画素と比較して｛（Ｋ−１）／Ｋ｝×１００［％］となり、視認度が低下することになる。例えば、Ｋ＝３，４のそれぞれとした場合、それぞれの輝度レベルは周りの画素と比較して６７％、７５％のそれぞれとなり、視認度が低下していくことになる。
【００７４】
アノードの分割数Ｋを増やすほど、輝度レベルは上がる。即ち、周りの画素に対する輝度レベルの低下度合いは抑制される。よって、視認度もより一段と低下することになる。
【００７５】
ここで、アノードの分割数Ｋを増やすということは、画素部に配置されるＴＦＴ回路の数もその分だけ増加することを意味する。しかしながら、画素部にレイアウトできるＴＦＴ回路の数は限られており、アノードの分割数Ｋを単純に増加させることは困難である。そこで、１つのＲＧＢ画素群に必要な画素回路（ＴＦＴ回路と有機ＥＬ素子とからなる回路）の総数Ｌは固定しておき、即ち、総数Ｌ個（Ｌは３の倍数の任意の整数値）の画素回路を、Ｒ画素、Ｇ画素、Ｂ画素（以下、各色画素と適宜称する）のそれぞれ一律に分配する（Ｌ／３個ずつに分配する）のでなく、適宜比率を変えて分配するとよい。この場合、ＲＧＢ画素群のレイアウト構成としては、Ｌ個の有機ＥＬ素子は、各色画素に分配されたとおりに配置し、Ｌ個のＴＦＴ回路は、各色画素への分配にはこだわらず、各色画素の位置に（Ｌ／３）個ずつ均等に配置するとよい。
【００７６】
即ち、本発明の画素部１１１により表示される画像は、Ｒ画素、Ｇ画素、及びＢ画素の３つの色画素から構成されるＲＧＢ画素群を１組として、そのＲＧＢ群がマトリクス状に配置されて構成される画像である。この場合、ＲＧＢ画素群に設けられるアノードの総数はＬ個に固定され、Ｒ画素のアノードの個数Ｋ１と、Ｇ画素のアノードの個数Ｋ２と、Ｂ画素のアノードの個数Ｋ３とは、Ｋ１＋Ｋ２＋Ｋ３＝Ｌとなることを条件に、それぞれ独立して決定される。
【００７７】
そして、個数Ｋ１、個数Ｋ２、および、個数Ｋ３の中に３／Ｌよりも小さい個数Ｋｓと、３／Ｌよりも大きい個数Ｋｂを含む場合、個数Ｋｂのアノードを有する色画素のＴＦＴ回路（駆動回路）のうち、３／Ｌ個のＴＦＴ回路は、個数Ｋｂのアノードを有する色画素の位置に配置され、残りの（Ｋｂ−Ｌ）個のＴＦＴ回路は、個数Ｋｓのアノードを有する色画素の位置に配置させる。
【００７８】
例えば、視認度が低くて寿命が短いＢ画素については画素回路の数を減らし、その分だけＧ画素についての画素回路の数を増加させることができる。具体的には例えば、上述の例に対応させて、１つのＲＧＢ画素群における画素回路の総数Ｌ＝６とする。以下、１つのＲＧＢ画素群において、２個のＲ画素用の画素回路を、上述した例にあわせて、画素回路１３１Ｒ１，１３１Ｒ２と称する。３個のＧ画素用の画素回路を、上述した例にあわせて、画素回路１３１Ｇ１，１３１Ｇ２，１３１Ｇ３と称する。１個のＢ画素用の画素回路を、上述した例にあわせて、画素回路１３１Ｂと称する。また、これらの画素回路の各構成要素を示す各符号も、上述した例にあわせて付されるとする。
【００７９】
この場合、ＲＧＢ画素群のレイアウト構成としては、例えば図１３に示される通りになる。
【００８０】
即ち、２個（＝３／Ｌ個）のＲ画素用の画素回路１３１Ｒ１，１３１Ｒ２のうち、有機ＥＬ素子１４２−Ｒ１，１４２−Ｒ２はＲ画素の位置（図１３中左側の位置）に配置される。３個（＝３／Ｌよりも大きい個数Ｋｂ＝３個）のＧ画素用の画素回路１３１Ｇ１，１３１Ｇ２，１３１Ｇ３のうち、有機ＥＬ素子１４２−Ｇ１，１４２−Ｇ２，１４２−Ｇ３はＧ画素の位置（図１３中、中央の位置）に配置される。１個（＝３／Ｌよりも小さい個数Ｋｓ＝１個）のＢ画素用の画素回路１３１Ｂのうち、有機ＥＬ素子１４２−ＢはＢ画素の位置（図１３中、右側の位置）に配置される。
【００８１】
これに対して、ＴＦＴ回路は、Ｒ画素、Ｇ画素、及びＢ画素の各位置に、２個ずつ均等に配置される。即ち、Ｒ画素の位置（図１３中左側の位置）には、２個のＲ画素用のＴＦＴ回路１４１−Ｒ１，１４１−Ｒ２が配置される。
【００８２】
Ｇ画素の位置（図１３中、中央の位置）には、３個（＝３／Ｌよりも大きい個数Ｋｂ＝３個）のＧ画素用のＴＦＴ回路１４１−Ｇ１，１４１−Ｇ２，１４１−Ｇ３のうち、２個（＝３／Ｌ個）のＧ画素用のＴＦＴ回路１４１−Ｇ１，１４１−Ｇ２が配置される。残りの１個（＝残りの（Ｋｂ−Ｌ）個）のＧ画素用のＴＦＴ回路１４１−Ｇ３は、Ｂ画素の位置（図１３中右側の位置）に配置される。即ち、Ｂ画素の位置（図１３中右側の位置）には、Ｂ画素用のＴＦＴ回路１４１−Ｂと、Ｇ画素用のＴＦＴ回路１４１−Ｇ３との２個が配置される。
【００８３】
よって、本発明の画素部１１１全体としては、有機ＥＬ素子のレイアウト構成は図１４に示される通りになる。これに対して、ＴＦＴ回路のレイアウト構成は図１５に示される通りになる。
【００８４】
以上のように、１つのＲＧＢ画素群において有機ＥＬ素子全体の総数をＬ個として、Ｌ個の有機ＥＬ素子を、視認度に応じた個数ずつ各色画素に分配することができる。即ち、視認度の高い色の画素については、有機ＥＬ素子の数を増加させることができる。これにより、有機ＥＬパネルの歩留まりをさらに一段と向上させることができる。
【００８５】
以下、図１６乃至図２５を参照して、画素回路の動作について説明する。
【００８６】
但し、本発明の各色画素に対して、２以上の画素回路が対応づけられることがある。この場合、２以上の画素回路のそれぞれは、同一の走査線ＷＳＬ１５、同一の電源線ＤＳＬ１５、及び同一の信号線ＤＴＬ１５に接続される。よって、２以上の画素回路は、同一タイミングで発光動作を行う。そこで、以下、１つの画素回路の動作についてのみ説明する。さらに、１つの画素回路自体の構成はいずれも、図８の画素回路１３１−１または１３１−２と同様の構成となる。そこで、以下、画素回路１３１−１または１３１−２を画素回路１３１と称して、その画素回路１３１の動作として説明する。
【００８７】
画素回路１３１において、書き込みトランジスタ１５１が、走査線ＷＳＬ１５から供給された制御信号に応じてオン（導通）すると、蓄積容量１５３は、信号線ＤＴＬ１５を介して水平セレクタ１４から供給された電荷を蓄積して保持する。駆動トランジスタ１５２は、高電位Ｖｃｃにある電源線ＤＳＬ１５から電流の供給を受け、蓄積容量１５３に保持された信号電位Ｖｓｉｇに応じて駆動電流Ｉｄｓを有機ＥＬ素子１４２に流す。有機ＥＬ素子１４２に所定の駆動電流Ｉｄｓが流れることにより、画素回路１３１が発光する。
【００８８】
画素回路１３１は、閾値補正機能を有する。閾値補正機能とは、駆動トランジスタ１５２の閾値電圧Ｖｔｈに相当する電圧を蓄積容量１５３に保持させる機能であり、これにより、有機ＥＬパネル１０１の画素毎のバラつきの原因となる駆動トランジスタ１５２の閾値電圧Ｖｔｈの影響をキャンセルすることができる。
【００８９】
また、画素回路１３１は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量１５３に信号電位Ｖｓｉｇを保持する際、駆動トランジスタ１５２の移動度μに対する補正を信号電位Ｖｓｉｇに加える機能である。
【００９０】
さらに、画素回路１３１は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動トランジスタ１５２のソース電位Ｖｓの変動にゲート電位Ｖｇを連動させる機能であり、これにより、駆動トランジスタ１５２のゲートとソース間の電圧（以下、ゲートソース間電圧と称する）Ｖｇｓを一定に維持することが出来る。
【００９１】
なお、閾値補正機能、移動度補正機能、及びブートストラップ機能については、後述する図２０、図２４、及び図２５などでも説明する。
【００９２】
図１６は、画素回路１３１の動作を説明するタイミングチャートである。
【００９３】
図１６は、同一の時間軸（図横方向）に対する走査線ＷＳＬ１５、電源線ＤＳＬ１５、及び信号線ＤＴＬ１５の電位変化と、それに対応する駆動トランジスタ１５２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【００９４】
図１６において、時刻ｔ1までの期間は、前の水平期間（１Ｈ）の発光がなされている発光期間Ｔ1である。
【００９５】
発光期間Ｔ1が終了した時刻ｔ1から時刻ｔ4までは、駆動トランジスタ１５２のゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで閾値補正動作の準備を行う閾値補正準備期間Ｔ2である。
【００９６】
閾値補正準備期間Ｔ2では、時刻ｔ1において、ドライブスキャナ１３が、電源線ＤＳＬ１５の電位を高電位であるＶｃｃから低電位であるＶｓｓに切換え、時刻ｔ2において、水平セレクタ１４が、信号線ＤＴＬ１５の電位を信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに切換える。次に、時刻ｔ3において、ライトスキャナ１２が、走査線ＷＳＬ１５の電位を高電位に切換え、書き込みトランジスタ１５１をオンさせる。これにより、駆動トランジスタ１５２のゲート電位Ｖｇが基準電位Ｖｏｆｓにリセットされ、且つ、ソース電位Ｖｓが信号線ＤＴＬ１５の低電位Ｖｓｓにリセットされる。
【００９７】
時刻ｔ4から時刻ｔ5までは、閾値補正動作を行う閾値補正期間Ｔ3である。閾値補正期間Ｔ3では、時刻ｔ4において、ドライブスキャナ１３により、電源線ＤＳＬ１５の電位が高電位Ｖｃｃに切換えられ、閾値電圧Ｖｔｈに相当する電圧が、駆動トランジスタ１５２のゲートとソースとの間に接続された蓄積容量１５３に書き込まれる。
【００９８】
時刻ｔ5から時刻ｔ7までの書き込み＋移動度補正準備期間Ｔ4では、走査線ＷＳＬ１５の電位が高電位から低電位一旦切換えられるとともに、時刻ｔ7の前の時刻ｔ6において、水平セレクタ１４が、信号線ＤＴＬ１５の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【００９９】
そして、時刻ｔ7から時刻ｔ8までの書き込み＋移動度補正期間Ｔ5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻ｔ7から時刻ｔ8までの間、走査線ＷＳＬ１５の電位が高電位に設定され、これにより、映像信号の信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量１５３に書き込まれると共に、移動度補正用の電圧ΔＶμが蓄積容量１５３に保持された電圧から差し引かれる。
【０１００】
書き込み＋移動度補正期間Ｔ5終了後の時刻ｔ8において、走査線ＷＳＬ１５の電位が低電位に設定され、それ以降、発光期間Ｔ6として、信号電圧Ｖｓｉｇに応じた発光輝度で有機ＥＬ素子１４２が発光する。信号電圧Ｖｓｉｇは、閾値電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶμとによって調整されているため、有機ＥＬ素子１４２の発光輝度は駆動トランジスタ１５２の閾値電圧Ｖｔｈや移動度μのバラつきの影響を受けることがない。
【０１０１】
なお、発光期間Ｔ6の最初でブートストラップ動作が行われ、駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈ−ΔＶμを一定に維持したまま、駆動トランジスタ１５２のゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。
【０１０２】
また、時刻ｔ8から所定時間経過後の時刻ｔ9において、信号線ＤＴＬ１５の電位が、信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに落とされる。図１６において、時刻ｔ2から時刻ｔ9までの期間は水平期間（１Ｈ）に相当する。
【０１０３】
以上のようにして、画素回路１３１の構成を有する有機ＥＬパネル１０１では、駆動トランジスタ１５２の閾値電圧Ｖｔｈや移動度μのバラつきの影響を受けることがなく、有機ＥＬ素子１４２を発光させることができる。
【０１０４】
図１７乃至図２５を参照して、画素回路１３１の動作についてさらに詳細に説明する。
【０１０５】
図１７は、発光期間Ｔ1の画素回路１３１の状態を示している。
【０１０６】
発光期間Ｔ1では、書き込みトランジスタ１５１がオフ（走査線ＷＳＬ１５の電位が低電位）、かつ電源線ＤＳＬ１５の電位が高電位Ｖｃｃとなっており、駆動トランジスタ１５２が駆動電流Ｉｄｓを有機ＥＬ素子１４２に供給している。このとき駆動トランジスタ１５２は飽和領域で動作するように設定されているため、有機ＥＬ素子１４２に流れる駆動電流Ｉｄｓは、駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓに応じて次式（１）で表される値をとる。
【０１０７】
【数１】
・・・（１）
【０１０８】
式（１）において、μは移動度を示し、Ｗはゲート幅を表し、Ｌはゲート長を表し、Ｃｏｘは単位面積あたりのゲート酸化膜容量を示す。また、Ｖｇｓは、駆動トランジスタ１５２のゲートとソース間の電圧（ゲートソース間電圧）であり、Ｖｔｈは、駆動トランジスタ１５２の閾値電圧である。なお、飽和領域とは、（Ｖｇｓ−Ｖｔｈ＜Ｖｄｓ）の条件を満たした状態をいう（Ｖｄｓは、駆動トランジスタ１５２のソースとドレイン間の電圧）。
【０１０９】
そして、閾値補正準備期間Ｔ2の最初の時刻ｔ1において、図１８に示されるように、ドライブスキャナ１３は、電源線ＤＳＬ１５の電位を高電位Ｖｃｃ（第１電位）から低電位Ｖｓｓ（第２電位）に切換える。このとき電源線ＤＳＬ１５の電位Ｖｓｓが有機ＥＬ素子１４２の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔｈの和よりも小さければ（Ｖｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔｈ）有機ＥＬ素子１４２は消光し、駆動トランジスタ１５２の電源線ＤＳＬ１５と接続された側がソースとなる。また、有機ＥＬ素子１４２のアノードは電位Ｖｓｓに充電される。
【０１１０】
次に、図１９に示されるように、時刻ｔ2において、水平セレクタ１４が信号線ＤＴＬ１５の電位を基準電位Ｖｏｆｓにした後、時刻ｔ3において、ライトスキャナ１２が、走査線ＷＳＬ１５の電位を高電位に切換えることより、書き込みトランジスタ１５１をオンにする。これにより、駆動トランジスタ１５２のゲート電位ＶｇはＶｏｆｓとなり、ゲートソース間電圧Ｖｇｓは、Ｖｏｆｓ−Ｖｓｓという値をとる。ここで、駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓである（Ｖｏｆｓ−Ｖｓｓ）は、次の閾値補正期間Ｔ3で閾値補正動作を行うため、閾値電圧Ｖｔｈよりも大である（Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ）必要がある。逆に言うと、（Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ）の条件を満たすように、電位Ｖｏｆｓ及びＶｓｓが設定される。
【０１１１】
そして、閾値補正期間Ｔ3の最初の時刻ｔ4において、図２０に示されるように、ドライブスキャナ１３が電源線ＤＳＬ１５の電位を低電位Ｖｓｓから高電位Ｖｃｃに切換えると、駆動トランジスタ１５２の有機ＥＬ素子１４２のアノードと接続されている側がソースとなり、図２０において１点鎖線で示されるように電流が流れる。
【０１１２】
ここで、有機ＥＬ素子１４２は、等価的にダイオード１４２Ａと寄生容量をＣｅｌとする有機ＥＬ容量１４２Ｂで表すことができ、有機ＥＬ素子１４２のリーク電流が駆動トランジスタ１５２に流れる電流よりもかなり小さい（Ｖｅｌ≦Ｖｃａｔｈ＋Ｖｔｈｅｌを満たす）という条件の下では、駆動トランジスタ１５２に流れる電流は蓄積容量１５３と１４２Ｂを充電するために使用される。有機ＥＬ素子１４２のアノード電位Ｖｅｌ（駆動トランジスタ１５２のソース電位Ｖｓ）は、図２１に示されるように、駆動トランジスタ１５２を流れる電流に応じて上昇する。所定時間経過後、駆動トランジスタ１５２のゲートソース間電圧ＶｇｓがＶｔｈという値をとる。また、このときの有機ＥＬ素子１４２のアノード電位Ｖｅｌは（Ｖｏｆｓ−Ｖｔｈ）である。ここで、有機ＥＬ素子１４２のアノード電位Ｖｅｌは、有機ＥＬ素子１４２の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔｈの和以下となっている（Ｖｅｌ＝（Ｖｏｆｓ−Ｖｔｈ）≦（Ｖｃａｔｈ＋Ｖｔｈｅｌ））。
【０１１３】
その後、時刻ｔ5において、図２２に示されるように、走査線ＷＳＬ１５の電位が高電位から低電位に切替えられ、書き込みトランジスタ１５１がオフして閾値補正動作（閾値補正期間Ｔ3）が完了する。
【０１１４】
続く書き込み＋移動度補正準備期間Ｔ4の時刻ｔ6において、水平セレクタ１４によって、信号線ＤＴＬ１５の電位が、基準電位Ｖｏｆｓから、階調に応じた信号電位Ｖｓｉｇに切換えられた（図２２）後、書き込み＋移動度補正期間Ｔ5に入り、図２３に示されるように、時刻ｔ7において、走査線ＷＳＬ１５の電位が高電位に設定されることで書き込みトランジスタ１５１がオンして、映像信号の書き込みと移動度補正動作が行われる。駆動トランジスタ１５２のゲート電位Ｖｇは、書き込みトランジスタ１５１がオンしているため信号電位Ｖｓｉｇとなるが、書き込みトランジスタ１５１には電源線ＤＳＬ１５からの電流が流れるため、駆動トランジスタ１５２のソース電位Ｖｓは、時間とともに上昇していく。
【０１１５】
駆動トランジスタ１５２の閾値補正動作は既に完了している。よって、式（１）の右辺の（Ｖｇｓ−Ｖｔｈ）2の項は、（Ｖｇｓ−Ｖｔｈ）2＝｛（Ｖｓｉｇ−（Ｖｏｆｓ−Ｖｔｈ））−Ｖｔｈ｝2＝（Ｖｓｉｇ−Ｖｏｆｓ）2となり、閾値電圧Ｖｔｈの項の影響はなくなるので、駆動トランジスタ１５２が流す駆動電流Ｉｄｓは、移動度μを反映したものとなる。具体的には、図２４に示されるように、移動度μが大きい場合には、駆動トランジスタ１５２が流す駆動電流Ｉｄｓは大きくなり、ソース電位Ｖｓの上昇も早い。一方、移動度μが小さい場合には、駆動トランジスタ１５２が流す駆動電流Ｉｄｓは小さくなり、ソース電位Ｖｓの上昇は遅くなる。換言すると、一定時間経過時点では、移動度μが大きい場合には、駆動トランジスタ１５２のソース電位Ｖｓの上昇量△Ｖμ（電位補正値）は大きくなり、移動度μが小さい場合には、駆動トランジスタ１５２のソース電位Ｖｓの上昇量△Ｖμ（電位補正値）は小さくなる。これによって、各画素回路１３１の駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓのバラツキが、移動度μを反映して小さくなり、一定時間経過後の各画素回路１３１のゲートソース間電圧Ｖｇｓは、移動度μのバラツキを完全に補正した電圧となる。
【０１１６】
時刻ｔ8において、走査線ＷＳＬ１５の電位が低電位に設定されることで書き込みトランジスタ１５１がオフして、書き込み＋移動度補正期間Ｔ5が終了し、発光期間Ｔ6となる（図２５）。
【０１１７】
発光期間Ｔ6では、駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓは一定であるので、駆動トランジスタ１５２は一定電流Ｉｄｓ'を有機ＥＬ素子１４２に供給し、有機ＥＬ素子１４２のアノード電位Ｖｅｌは、有機ＥＬ素子１４２に一定電流Ｉｄｓ'という電流が流れる電圧Ｖｘまで上昇し、有機ＥＬ素子１４２は発光する。駆動トランジスタ１５２のソース電位Ｖｓが上昇すると、蓄積容量１５３のブートストラップ機能により、駆動トランジスタ１５２のゲート電位Ｖｇも連動して上昇する。
【０１１８】
有機ＥＬ素子１４２のＩ−Ｖ特性により、発光時間が長くなると、図２５に示されるＢ点の電位は時間とともに変化する（経時劣化する）。しかしながら、駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓは一定値に保たれているので、有機ＥＬ素子１４２に流れる電流は変化しない。したがって、Ｉ−Ｖ特性により有機ＥＬ素子１４２が経時劣化しても、一定電流Ｉｄｓ'が流れ続けるので、有機ＥＬ素子１４２の輝度が変化することはない。
【０１１９】
このような画素回路１３１が１つの画素に対して設けられることで、本発明の画素部１１１は構成されている。例えば、上述した図８の例では、１つの画素に対して、２つの画素回路１３１−１，１３１−２が設けられる。
【０１２０】
このような図８の画素回路１３１−１，１３１−２のうち、図１１に示されるように、発光部位１４２ｂ−１，１４２ｂ−２を含む発光部位層にダストDUが付着したとする。この場合、ダストDUは、非常に小さいものであるから、アノード１４２ａ−２のみと接触し、アノード１４２ａ−１とは接触していない。
【０１２１】
よって、ダストDUが接触したアノード１４２ａ−２とカソード１４２ｃ−２との間は電気的にショートを起こすので、有機ＥＬ素子１４２−２は発光しない場合がある。これに対して、ダストDUが接触していないアノード１４２ａ−１とカソード１４２ｃ−１との間は、正常に駆動電流が流れるので、有機ＥＬ素子１４２−１は発光する。従って、画素全体からすると、ダストDUが接触していない場合の輝度に対して半分の輝度になるが、発光することに変わりはないので滅点とはならない。
【０１２２】
しかしながら、ダストDUが付着した画素についての、ダスト付着が接触していない別の画素に対する輝度の低下率は少ない方が好ましい。その分だけ、異常画素として視認されやすい度合いである視認度を低下させることができるからである。
【０１２３】
そこで、本発明人は、さらに視認度を低下させる手法として、画素内で分割したアノード同士を蓄積容量で接続する、という手法（以下、アノード間蓄積容量手法と称する）を発した。
【０１２４】
例えば、図８の例の画素回路１３１−１，１３１−２に対して、アノード間蓄積容量手法を採用すると、図２６に示されるようになる。即ち、図２６の例の構成では、図８の例の構成に対して、画素回路１３１−１の有機ＥＬ素子１４２−１のアノード１４２ａ−１と、画素回路１３１−２の有機ＥＬ素子１４２−２のアノード１４２ａ−２との間に、蓄積容量２０１が接続されている。
【０１２５】
この場合、ダストDUが付着していない正常状態（有機ＥＬ素子１４２−１，１４２−２が共に発光する状態）では、アノード１４２−１，１４２−２はどちらも同様の動作をするので、蓄積容量２０１は、有機ＥＬ素子１４２−１，１４２−２の発光輝度のどちらにも貢献しない。
【０１２６】
しかしながら、図１１に示されるような場合、即ち、ダストDUがアノード１４２ａ−２のみと接触し、アノード１４２ａ−１とは接触していない場合、図２７に示されるように、アノード１４２ａ−１はカソード電位に接地される。よって、ダストDUが付着していない有機ＥＬ素子１４２−１側に、容量２０２とともに、蓄積容量２０１が接続されたことと等価になる。これにより、有機ＥＬ素子１４２−１側の入力ゲインが上昇し、移動度補正動作もかかりにくくなるので、輝度が上昇する。
【０１２７】
これにより、ダストDUが接触した画素についての、ダストDUが付着していない別の画素に対する輝度の低下率は少なくなる。よって、視認度をその分だけ低下させることができる。さらに、このようにダストDUが接触してない有機ＥＬ素子１４２−１側の輝度を自動的に上昇させることができるので、外部メモリなどを使用する必要がない。
【０１２８】
図２８は、本発明の画素部１１１のうち、図２６の構成の１つの画素部分についての断面レイアウトの一例を示している。
【０１２９】
基本的には、図２８の例の断面レイアウトでは、図７の例の断面レイアウトに対して、ＴＦＴ回路１４１−１（図２８の例では、駆動トランジスタ１５２−１のみが図示）と、ＴＦＴ回路１４２−２（図２８の例では、駆動トランジスタ１５２−２のみが図示）との間に、蓄積容量２０１が配置されている。
【０１３０】
ところで、図１６を用いて説明した画素回路１３１の動作において、閾値補正期間T3の終了の書き込み＋移動度補正準備期間Ｔ4は、数μs程度であった。即ち、閾値補正期間T3の終了後数μs程度で、書き込み＋移動度補正期間Ｔ5が開始され、映像信号の書き込みと移動度補正動作が行われる。
【０１３１】
ここで、本発明の画素部１１１として図２６の例の構成が採用され、図１１に示される状態となっている場合、即ち、ダストDUがアノード１４２ａ−２のみと接触し、アノード１４２ａ−１とは接触していない場合を考える。
【０１３２】
この場合、ダストDUが付着している側の画素回路１３１−２では、閾値補正期間Ｔ3のアノード１４２ａ−２の電位は、信号線電位（基準電位）Ｖｏｆｓ−閾値電圧Ｖｔｈであり、カソード１４２ｃ−２の電位Ｖｃａｔｈよりも低い。よって、アノード１４２ａ−２の電位は、カソード１４２ｃ−２の電位Ｖｃａｔｈに向かって上昇してしまう。
【０１３３】
この上昇中は、ダストDUが付着していない側（正常な側）の画素回路１３１−１では、アノード１４２ａ−１に接続される蓄積容量２０１の容量が小さくみえてしまうという結果を生む。その結果、この状態のまま、ダストDUが付着していない側（正常な側）の画素回路１３１−１で映像信号の書き込みと移動度補正動作が行われると、蓄積容量２０１の効果、即ち、有機ＥＬ画素１４２−１の輝度上昇の効果は十分に得られないことになる。
【０１３４】
そこで、本発明人は、さらに、閾値補正動作終了後に、閾値補正期間Ｔ3のアノード１４２ａ−２の電位をカソード１４２ｃ−２の電位Ｖｃａｔｈまでカソード電位まで完全にリークさせた状態になったとき、例えば、閾値補正動作終了後に水平期間（１Ｈ）だけあけた後、映像信号の書き込みと移動度補正動作を行う、という手法を発明した。
【０１３５】
かかる手法を適用した場合の画素回路１３１の動作を説明するタイミングチャートが図２９に示されている。以下の動作は、画素毎に図２６の構成を有する本発明の画素部１１１全体に当てはまる動作である。ただし、本発明の理解を容易なものとすべく、図１１に示される状態となっている場合、即ち、ダストDUがアノード１４２ａ−２のみと接触し、アノード１４２ａ−１とは接触していない場合における、ダストDUが付着していない側の画素回路１３１−１の動作を想定する。即ち、以下、画素回路１３１とは、ダストDUが付着している側の画素回路１３１−２の相手側、即ち、画素回路１３１−１を想定する。
【０１３６】
図２９は、同一の時間軸（図横方向）に対する走査線ＷＳＬ１５、電源線ＤＳＬ１５、及び信号線ＤＴＬ１５の電位変化と、それに対応する駆動トランジスタ１５２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【０１３７】
時刻t1乃至時刻t5まで、即ち、閾値補正期間T3が終了するまでの動作は、図１６の例の動作と同様である。よって、この間の動作の説明は省略する。
【０１３８】
時刻ｔ5から時刻ｔ11までの書き込み＋移動度補正準備期間Ｔ4では、走査線ＷＳＬ１５の電位が高電位から低電位一旦切換えられるとともに、時刻ｔ11の前の時刻ｔ10において、水平セレクタ１４が、信号線ＤＴＬ１５の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【０１３９】
なお、図１６の例と同様に、水平セレクタ１４が、時刻ｔ6において、信号線ＤＴＬ１５の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換え、時刻t9において、信号線ＤＴＬ１５の電位を信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに再度切り替える。
【０１４０】
図１６の例では、この時刻t6と時刻t9の間の時刻t7と時刻t8との間に、走査線ＷＳＬ１５の電位が高電位になっている。このため、時刻t7と時刻t8との間が書き込み＋移動度補正期間Ｔ5となっていた。
【０１４１】
しかしながら、図２９に示されるように、時刻t7は、閾値補正期間T3が終了してから水平期間（１Ｈ）をまだ経過していない。そこで、図２９の例では、時刻t6乃至t9の間も、走査線ＷＳＬ１５の電位は低電位のまま維持され、書き込み＋移動度補正期間Ｔ5が開始されないようになされている。
【０１４２】
即ち、図２９の例では、閾値補正期間T3が終了してから水平期間（１H）を経過したよりも後の時刻t10になると、上述の如く、信号線ＤＴＬ１５の電位が基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換えられ、その後の時刻ｔ11から時刻ｔ12までの書き込み＋移動度補正期間Ｔ5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻ｔ11から時刻ｔ12までの間、走査線ＷＳＬ１５の電位が高電位に設定され、これにより、映像信号の信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量１５３に書き込まれると共に、移動度補正用の電圧ΔＶμが蓄積容量１５３に保持された電圧から差し引かれる。
【０１４３】
書き込み＋移動度補正期間Ｔ5終了後の時刻ｔ12において、走査線ＷＳＬ１５の電位が低電位に設定され、それ以降、発光期間Ｔ6として、信号電圧Ｖｓｉｇに応じた発光輝度で有機ＥＬ素子１４２が発光する。信号電圧Ｖｓｉｇは、閾値電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶμとによって調整されているため、有機ＥＬ素子１４２の発光輝度は駆動トランジスタ１５２の閾値電圧Ｖｔｈや移動度μのバラつきの影響を受けることがない。
【０１４４】
さらに、ダストDUが付着していない有機ＥＬ素子１４２（図２７の例では有機ＥＬ素子１４２−１）に、容量２０２とともに、蓄積容量２０１が接続されたことと等価になっているので、有機ＥＬ素子１４２の入力ゲインが上昇し、移動度補正動作もかかりにくくなるので、輝度がさらに上昇することになる。
【０１４５】
なお、図２６乃至図２９の説明では、理解を容易なものとすべく上述した他の例とあわせたため、１つの画素のアノードの分割数Ｋは２とされた。しかしながら、アノードの分割数Ｋは、２に限定されず、３以上であっても、上述した各種内容は同様にあてはまる。
【０１４６】
以上のように、画素回路１３１を備える有機ＥＬパネルにおいては、閾値補正機能及び移動度補正機能によって画素回路１３１ごとの閾値電圧Ｖｔｈ及び移動度μの相違を補正することができる。また、有機ＥＬ素子１４２の経時変動（劣化）も補正することができる。
【０１４７】
これにより、画素回路１３１を備える有機ＥＬパネルを用いた表示装置では、高品位な画質を得ることが可能である。有機ＥＬパネルを用いた表示装置とは、例えば次のような装置をいう。即ち、有機ＥＬパネルに、ソースドライバやゲートドライバを含むドライバＩＣ(Integrated Circuit)が付加されることによりパネルモジュールが構成される。さらに、パネルモジュールに、電源回路、画像ＬＳＩ(Large Scale Integration)などが付加されて、表示装置が構成される。
【０１４８】
有機ＥＬパネルを用いた表示装置は、様々な電子機器、例えば、デジタルスチルカメラやデジタルビデオカメラ、ノート型パーソナルコンピュータ、携帯電話、テレビジョン受像機など、電子機器に入力された、若しくは、電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。
【０１４９】
例えば、本発明は、電子機器の一例であるテレビジョン受像機に適用できる。このテレビジョン受像機は、フロントパネル、フィルターガラス等から構成される映像表示画面を含み、本発明の表示装置をその映像表示画面に用いることにより作製される。
【０１５０】
例えば、本発明は、電子機器の一例であるデジタルスチルカメラに適用できる。このデジタルカメラは、撮像レンズ、表示部、コントロールスイッチ、メニュースイッチ、シャッター等を含み、本発明の表示装置をその表示部に用いることにより作製される。
【０１５１】
例えば、本発明は、電子機器の一例であるノート型パーソナルコンピュータに適用できる。このノート型パーソナルコンピュータにおいて、その本体には文字等を入力するとき操作されるキーボードを含み、その本体カバーには画像を表示する表示部を含む。このノート型パーソナルコンピュータは、本発明の表示装置をその表示部に用いることにより作製される。
【０１５２】
例えば、本発明は、電子機器の一例である携帯端末装置に適用できる。この携帯端末装置は、上部筺体と下部筺体とを有している。この携帯端末装置の状態としては、それらの２つの筺体が開いた状態と、閉じた状態とが存在する。この携帯端末装置は、上述した上側筐体と下側筐体との他、連結部（ここではヒンジ部）、ディスプレイ、サブディスプレイ、ピクチャーライト、カメラ等を含み、本発明の表示装置をそのディスプレイやサブディスプレイに用いることにより作製される。
【０１５３】
例えば、本発明は、電子機器の一例であるデジタルビデオカメラに適用可能である。デジタルビデオカメラは、本体部、前方を向いた側面に被写体撮影用のレンズ、撮影時のスタート／ストップスイッチ、モニター等を含み、本発明の表示装置をそのモニターに用いることにより作製される。
【０１５４】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１５５】
【図１】従来の有機ＥＬパネルの構成例を示すブロック図である。
【図２】従来の画素部１１の構成を示すブロック図である。
【図３】各色（Ｒ，Ｇ，Ｂ）の画素の画素回路３１のうちのひとつの構成例を示したブロック図である。
【図４】従来の画素部１１の断面レイアウトの一例を示す図である。
【図５】ダストDUが付着した場合の従来の画素部１１の断面レイアウトの一例を示す図である。
【図６】従来の画素部１１を構成する１つの画素回路３１の画素が発光しない状態を示す図である。
【図７】本発明の画素部１１１の断面レイアウトの一例を示す図である。
【図８】本発明の画素部１１１において、１つの画素に対して設けられた２つの画素回路１３１−１，１３１−２の構成の一例を示すブロック図である。
【図９】本発明の画素部１１１を構成する各色画素の画素回路の一例を示すブロック図である。
【図１０】分割アノード膜ＭＬの平面レイアウトの一例を示す図である。
【図１１】ダストDUが付着した場合の本発明の画素部１１の断面レイアウトの一例を示す図である。
【図１２】本発明の画素部１１１を構成する１つの画素回路１３１が発光しない状態を示す図である。
【図１３】ＲＧＢ画素群のレイアウト構成の一例を示す図である。
【図１４】有機ＥＬ素子のレイアウト構成の一例を示す図である。
【図１５】ＴＦＴ回路のレイアウト構成の一例を示す図である
【図１６】図８の画素回路１３１の動作を説明するタイミングチャートである。
【図１７】図８の画素回路１３１の動作について詳細に説明する図である。
【図１８】図８の画素回路１３１の動作について詳細に説明する図である。
【図１９】図８の画素回路１３１の動作について詳細に説明する図である。
【図２０】図８の画素回路１３１の動作について詳細に説明する図である。
【図２１】駆動トランジスタ１５２のソース電位Ｖｓの時間変化を示す図である。
【図２２】図８の画素回路１３１の動作について詳細に説明する図である。
【図２３】図８の画素回路１３１の動作について詳細に説明する図である。
【図２４】駆動トランジスタ１５２のソース電位Ｖｓの時間変化を示す図である。
【図２５】図８の画素回路１３１の動作について詳細に説明する図である。
【図２６】本発明の画素部１１１において、１つの画素に対して設けられた２つの画素回路１３１−１，１３１−２の構成の一例であって、図８とは異なる構成例を示すブロック図である。
【図２７】図２６の２つの画素回路１３１−１，１３１−２のうち、画素回路１３１−２側にダストが付着した場合の等価回路を構成の示すブロック図である。
【図２８】図２６の構成を有する本発明の画素部１１１の断面レイアウトの一例を示す図である。
【図２９】図２６の構成を有する画素回路１３１の動作を説明するタイミングチャートである。
【符号の説明】
【０１５６】
１ 有機ＥＬパネル， １１ 画素部， １２ ライトスキャナ， １３ ドライブスキャナ， １４ 水平セレクタ， ＷＳＬ１５ 走査線， ＤＳＬ１５ 電源線， ＤＴＬ１５ 信号線， ３１ 画素回路， ４１ ＴＦＴ回路， ４２ 有機ＥＬ素子， ４２a アノード， ４２ｂ 発光部位， ４２ｃ カソード， １０１ 有機ＥＬパネル， １１１ 画素部， １３１−１及び１３１−２ 画素回路， １４１−１及び１４１−２ ＴＦＴ回路， １４２−１及び１４２−２ 有機ＥＬ素子， １４２ａ アノード， １４２ｂ−１及び１４２ｂ−２ 発光部位， １４２ｃ カソード， ２０１ 蓄積容量
【技術分野】
【０００１】
本発明は、パネルおよび電子回路に関し、ダスト付着に起因する画素の滅点を防ぐことができるようになった、パネルおよび電子回路に関する。
【背景技術】
【０００２】
発光素子として有機ＥＬ(Electro-luminescent)素子を用いた平面自発光型のパネル（以下、有機ＥＬパネルと称する）の開発が近年盛んになっている（例えば、特許文献１乃至６参照）。
【０００３】
有機ＥＬパネルは、有機ＥＬ素子の発光部位に電界をかけると発光する現象を利用したデバイスである。有機ＥＬパネルは、印加電圧が１０Ｖ以下で駆動するため低消費電力であるという特長を有している。有機ＥＬパネルは、自ら光を発する自発光デバイスであるため、照明部材を必要とせず軽量化及び薄型化が容易にできるという特長を有している。また、有機ＥＬパネルは、その応答速度が数μｓ程度と非常に高速であるので、動画表示時の残像が発生しないという特長を有している。
【０００４】
このような有機ＥＬパネルに用いられている有機ＥＬ素子の構造は、カソードとアノードの間に発光部位を有する構造となっている。有機ＥＬ素子のアノードに電荷が供給されると、発光部位を介して、カソードとアノードの間に電流が流れる。これにより、発光部位に所定の電流が流れて、有機ＥＬ素子は発光する。なお、発光のために有機ＥＬ素子に流す電流を、以下、駆動電流と称する。
【特許文献１】特開２００３−２５５８５６号公報
【特許文献２】特開２００３−２７１０９５号公報
【特許文献３】特開２００４−１３３２４０号公報
【特許文献４】特開２００４−０２９７９１号公報
【特許文献５】特開２００４−０９３６８２号公報
【特許文献６】特開２００８−６５２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、有機ＥＬ素子の発光部位は、数10nm〜数100nmという非常に薄い層として形成されている。そのため、この発光部位の蒸着工程等でダストが付着すると、有機ＥＬ素子のアノードとカソードとの間が電気的にショートしてしまうことがある。この場合、有機ＥＬ素子は、駆動電流が流れず、発光しない。その結果、ダストが付着した有機ＥＬ素子が点灯しない点状欠陥となり、その有機ＥＬ素子の画素が滅点となってしまう場合があった。
【０００６】
本発明は、このような状況に鑑みてなされたものであり、ダスト付着に起因する画素の滅点を防ぐことができるようにするものである。
【課題を解決するための手段】
【０００７】
本発明の一側面のパネルは、マトリクス状に配置された複数の画素毎に、Ｋ個のアノードを有し、駆動電流により発光する発光素子と、前記Ｋ個のアノード毎に設けられ、前記Ｋ個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、前記Ｋ個のアノード同士を接続する蓄積容量とを備えるパネル。
【０００８】
本発明の一側面の電子回路は、上述した本発明の一側面のパネルを備える電子回路である。
【０００９】
本発明の一側面においては、マトリクス状に配置された複数の画素毎に、Ｋ個のアノードを有し、駆動電流により発光する発光素子と、前記Ｋ個のアノード毎に設けられ、前記Ｋ個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、前記Ｋ個のアノード同士を接続する蓄積容量とを備えるパネルが提供される。
【発明の効果】
【００１０】
本発明の一側面によれば、ダスト付着に起因する画素の滅点を防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
最初に、本発明の理解を容易にし、且つ、背景を明らかにするため、従来の有機ＥＬパネルの基本となる構成と、その構成における問題点について、図１乃至６を参照して説明する。
【００１２】
図１は、従来の有機ＥＬパネルの構成例を示すブロック図である。
【００１３】
従来の有機ＥＬパネル１には、画素部１１が設けられている。従来の有機ＥＬパネル１にはまた、画素部１１を駆動する駆動部として、ライトスキャナ１２、ドライブスキャナ１３、及び水平セレクタ１４が設けられている。
【００１４】
従来の有機ＥＬパネル１は、マトリクス状に配置されたＮ×Ｍの画素から構成される画像を表示することができる。なお、Ｎ，Ｍは１以上の任意の整数値である。
【００１５】
詳細には、Ｎ×Ｍの各画素はそれぞれ、Ｒ（Ｒｅｄ）画素、Ｇ（Ｇｒｅｅｎ）画素、及びＢ（Ｂｌｕｅ）画素から構成される。即ち、Ｒ画素、Ｇ画素、及びＢ画素はそれぞれ、Ｎ×Ｍ個存在する。そこで、以下、１つの画素とは、Ｒ画素、Ｇ画素、またはＢ画素を意味するものとする。また、以下、Ｒ画素、Ｇ画素、及びＢ画素をまとめて、特にＲＧＢ画素群と称する。
【００１６】
画素部１１（以下、適宜、従来の画素部１１と称する）は、１つの画素の表示を担当する画素回路が、図２に示されるようにマトリクス状に配置されて構成されている。即ち、図２は、従来の画素部１１の構成例を示すブロック図である。
【００１７】
従来の画素部１１には、Ｒ画素について、Ｎ×Ｍ個の画素回路３１Ｒ−（１，１）乃至３１Ｒ−（Ｎ，Ｍ）が設けられている。Ｇ画素について、Ｎ×Ｍ個の画素回路３１Ｇ−（１，１）乃至３１Ｇ−（Ｎ，Ｍ）が設けられている。Ｂ画素について、Ｎ×Ｍ個の画素回路３１Ｂ−（１，１）乃至３１Ｂ−（Ｎ，Ｍ）が設けられている。
【００１８】
ここで、１つのＲＧＢ画素群を構成するＲ画素、Ｇ画素、及びＢ画素の各画素回路３１をまとめて、画素回路群と称する。Ｎ×ＭのＲＧＢ画素群のそれぞれに対応付けられた各画素回路群が、マトリクス状に配置されて従来の画素部１１が構成される。例えば、第ｍ行第ｎ列（ｍは、１乃至Ｍのうちの任意の整数値。ｎは、１乃至Ｎのうちの任意の整数値）の画素回路群は、画素回路３１Ｒ−（ｎ，ｍ）、３１Ｇ−（ｎ，ｍ）、３１Ｂ−（ｎ，ｍ）から構成され、従来の画素部１１のうちの第ｍ行第ｎ列の位置に配置される。
【００１９】
なお、以下、Ｒ画素の画素回路３１Ｒ−（１，１）乃至３１Ｒ−（Ｎ，Ｍ）、Ｇ画素の画素回路３１Ｇ−（１，１）乃至３１Ｇ−（Ｎ，Ｍ）、Ｂ画素の画素回路３１Ｂ−（１，１）乃至３１Ｂ−（Ｎ，Ｍ）のそれぞれを特に区別する必要がない場合、Ｒ画素の画素回路３１Ｒ、Ｇ画素の画素回路３１Ｇ、及びＢ画素の画素回路３１Ｂのそれぞれと称する。即ち、とあるＲＧＢ画素群に着目している場合、そのＲＧＢ画素群に対応する画素回路を、Ｒ画素の画素回路３１Ｒ、Ｇ画素の画素回路３１Ｇ、及びＢ画素の画素回路３１Ｂと呼称して説明する。
【００２０】
従来の画素部１１は、Ｍ本の走査線ＷＳＬ１５−１乃至ＷＳＬ１５−Ｍ、Ｍ本の電源線ＤＳＬ１５−１乃至ＤＳＬ１５−Ｍ、並びに、Ｒ画素についてのＮ本の信号線ＤＴＬ１５Ｒ−１乃至ＤＴＬ１５Ｒ−Ｎ、Ｇ画素についてのＮ本の信号線ＤＴＬ１５Ｇ−１乃至ＤＴＬ１５Ｇ−Ｎ、及びＢ画素についてのＮ本の信号線ＤＴＬ１５Ｂ−１乃至ＤＴＬ１５Ｂ−Ｎも有している。
【００２１】
なお、以下、走査線ＷＳＬ１５−１乃至ＷＳＬ１５−Ｍ、電源線ＤＳＬ１５−１乃至ＤＳＬ１５−Ｍのそれぞれを特に区別する必要がない場合、走査線ＷＳＬ１５、電源線ＤＳＬ１５のそれぞれと称する。また、Ｒ画素の信号線ＤＴＬ１５Ｒ−ｎ、Ｇ画素の信号線ＤＴＬ１５Ｇ−ｎ、Ｂ画素の信号線ＤＴＬ１５Ｂ−ｎを特に区別する必要がない場合、信号線ＤＴＬ−ｎと称する。
【００２２】
第ｍ行のＲ画素についての画素回路３１Ｒ−（１，ｍ）乃至３１Ｒ−（Ｎ，ｍ）、第ｍ行のＧ画素についての画素回路３１Ｇ−（１，ｍ）乃至３１Ｇ−（Ｎ，ｍ）、並びに、第ｍ行のＢ画素についての画素回路３１Ｂ−（１，ｍ）乃至３１Ｂ−（Ｎ，ｍ）は、走査線ＷＳＬ１５−ｍでライトスキャナ１２と、電源線ＤＳＬ１５−ｍでドライブスキャナ１３とそれぞれ接続されている。
【００２３】
また、第ｎ列のＲ画素についての画素回路３１Ｒ−（ｎ，１）乃至３１Ｒ−（ｎ，Ｍ）は、信号線ＷＳＬ１５Ｒ−ｎで水平セレクタ１４と接続されている。第ｎ列のＧ画素についての画素回路３１Ｇ−（ｎ，１）乃至３１Ｇ−（ｎ，Ｍ）は、信号線ＷＳＬ１５Ｇ−ｎで水平セレクタ１４と接続されている。第ｎ列のＢ画素についての画素回路３１Ｂ−（ｎ，１）乃至３１Ｂ−（ｎ，Ｍ）は、信号線ＷＳＬ１５Ｂ−ｎで水平セレクタ１４と接続されている。
【００２４】
ライトスキャナ１２は、走査線ＷＳＬ１５−１乃至ＷＳＬ１５−Ｍに水平期間（１Ｈ）で順次制御信号を供給して各色（Ｒ，Ｇ，Ｂ）の画素の画素回路３１を行単位で線順次走査する。ドライブスキャナ１３は、線順次走査に合わせて電源線ＤＳＬ１５−１乃至１５−Ｍに第１電位（後述するＶｃｃ）または第２電位（後述するＶｓｓ）の電源電圧を供給する。水平セレクタ１４は、線順次走査に合わせて各水平期間（１Ｈ）内で映像信号となる信号電位Ｖｓｉｇと基準電位Ｖｏｆｓとを切換えて列状の各色についての信号線ＤＴＬ−１乃至ＤＴＬ−Ｎに供給する。
【００２５】
図３は、各色（Ｒ，Ｇ，Ｂ）の画素の画素回路３１のうちのひとつの構成例を示したブロック図である。
【００２６】
図３の画素回路３１は、ＴＦＴ（Thin Film Transistor）回路４１と有機ＥＬ素子４２とから構成される。なお、ＴＦＴ回路４１の素子構成は、２Ｔｒ(transistor)＋１Ｃ(capacitor)と呼ばれている。ＴＦＴ回路４１は、書き込みトランジスタ５１、駆動トランジスタ５２、蓄積容量５３から構成される。有機ＥＬ素子４２は、アノード４２ａ、発光部位４２ｂ、及びカソード４２ｃから構成されている。
【００２７】
書き込みトランジスタ５１のゲートは走査線ＷＳＬ１５と接続されている。書き込みトランジスタ５１のドレインは信号線ＤＴＬ１５と接続されている。書き込みトランジスタ５１のソースは、駆動トランジスタ５２のゲートと接続されている。駆動トランジスタ５２のソースは有機ＥＬ素子４２のアノード４２ａに接続されている。駆動トランジスタ５２のドレインは電源線ＤＳＬ１５に接続されている。蓄積容量５３は、駆動トランジスタ５２のゲートと有機ＥＬ素子４２のアノード４２ａの間に接続されている。有機ＥＬ素子４２のカソード４２ｃは所定の電位Ｖｃａｔｈに設定されている。
【００２８】
図４は、図３の構成の画素回路３１を含む従来の画素部１１の断面レイアウトの一例を示す図である。
【００２９】
図４において、ユーザは、図中上から下の垂直方向に、従来の画素部１１を視認する。なお、以下の説明では、図４中上側の面を上面と称し、同図中下側の面を下面と称する。
【００３０】
基板７１の上面には、ＴＦＴ回路４１が配置されている。従来の画素部１１の製造時において、ＴＦＴ回路４１が配置された後に、平坦化膜７２が積層される。但し、ＴＦＴ回路４１の上面の一部には、平坦化膜７２は積層されない。換言すると、平坦化膜７２のうち、ＴＦＴ回路４１の上面の一部に相当する部分には、穴があいている。平坦化膜７２の平坦化された上面であって、上述の穴を含む部分には、有機ＥＬ素子４２のアノード４２ａが形成される。アノード４２ａは、平坦化膜７２の穴に挿入される部分（図４中ＴＦＴ回路４１まで下方に伸びる逆台形の部分）を有しており、その部分でＴＦＴ回路４１に直接に接続されている。また、平坦化膜７２の上面には、補助配線７３も配置される。アノード４２ａと補助配線７３は、例えば、同じ膜として積層される。その膜の上には、有機ＥＬ素子４２の発光部位４２ｂが積層されて形成される。有機ＥＬ素子４２のうち、発光部位４２ｂが形成された後に、カソード４２ｃが積層される。図４の例では、全てのカソード４２ｃが一体の連続膜として形成されている。また、２つの発光部位４２ｂの間の部分にもカソード４２ｃが形成される。よって、この部分で補助配線７３とカソード４２ｃとは直接に接続される。アノード４２ａ、発光部位４２ｂ、及びカソード４２ｃがこのように形成されることで、有機ＥＬ素子４２が構成される。
【００３１】
このような構成の従来の画素部１１の製造工程のうち、図４に示される発光部位４２ｂの蒸着工程等でダストが付着する場合がある。例えば、図５に示されるようなダストDUが付着する場合がある。
【００３２】
図５は、ダストDUが付着した場合の従来の画素部１１の断面レイアウトの一例を示す図である。
【００３３】
図５では、ダストDUは、アノード４２ａの上面から、発光部位４２ｂを貫通し、カソード４２ｃまで達するように付着している。このようにダストDUが付着すると、ダストDUが付着した有機ＥＬ素子４２のアノード４２ａとカソード４２ｃの間が電気的にショートしてしまう場合が多々存在する。このような場合、ダストDUが付着している発光部位４２ｂには駆動電流が流れなくなり、その有機ＥＬ素子４２は発光しなくなる。
【００３４】
例えば、１行１列目のＧ画素についての有機ＥＬ素子４２、即ち、図６に示される画素回路３１Ｇ−（１，１）に含まれる有機ＥＬ素子４２にダストDUが付着すると、このＧ画素が滅点となる。
【００３５】
画素の滅点は、有機ＥＬパネルといったフラットパネルディスプレイに対する市場クレームの大きな要素である。したがって、このような市場クレームの対策としては、ダスト付着に起因する画素の滅点を防ぐことは非常に重要である。
【００３６】
そこで、本発明人は、ダスト付着に起因する画素の滅点を防ぐことができる手法として、次のような手法を発明した。
【００３７】
即ち、従来の有機ＥＬパネル１では、図４と図５に示されるように、１つの画素について、１つの有機ＥＬ素子４２のアノード４２ａが用いられていた。このため、有機ＥＬ素子４２の発光部位４２ｂにダスト（図５の例ではダストDU）が付着すると、カソード４２ｃとアノード４２ａとが電気的にショートをしてしまい、結果として画素が滅点となってしまっていた。
【００３８】
但し、ダストは、非常に小さいものであり、それゆえ、有機ＥＬ素子の発光部位における占有面積も非常に小さくなる。この場合、１つの画素について、有機ＥＬ素子のアノードが２以上存在すれば、２以上のアノードのうち、１つのみにダストが接触し、他のものにはダストが接触しない。よって、ダストが接触したアノードとカソードの間は電気的にショートを起こし、その間の発光部位は確かに発光しないかもしれない。しかしながら、他のアノードとカソード電極との間には正常に駆動電流が流れ、その間の発光部位は発光することになる。よって、画素全体として輝度は低下するが、滅点自体を防ぐことができる、という技術的思想を本発明人はした。
【００３９】
そこで、本発明人は、１つの画素について、アノードを２以上に分割し、分割された２以上のアノード毎にＴＦＴ回路をそれぞれ接続する、という手法を発明した。以下、かかる手法をアノード分割手法と称する。
【００４０】
具体的には例えば、アノード分割手法を適用した場合の画素部の断面レイアウトの一例が図７に示されている。なお、以下、アノード分割手法を適用した場合の画素部を、本発明の画素部１１１と称する。
【００４１】
図７において、ユーザは、図中上から下の垂直方向に、本発明の画素部１１１を視認する。なお、以下の説明では、図７中上側の面を上面と称し、同図中下側の面を下面と称する。
【００４２】
基板１７１の下面には、遮光メタル１７０が形成される。基板１７１の上面には、１つの画素につき、２つのＴＦＴ回路１４１−１，１４１−２が配置される。また、基板１７１の上面には電源線ＤＳＬ１５も配置される。
【００４３】
本発明の画素部１１１の製造時において、ＴＦＴ回路１４１−１，１４１−２が配置された後に、平坦化膜１７２が積層される。但し、ＴＦＴ回路１４１−１，１４１−２の各上面の一部には、平坦化膜１７２は積層されない。換言すると、平坦化膜１７２のうち、ＴＦＴ回路１４１−１，１４１−２の各上面の一部に相当する各部分には、穴があいている。
【００４４】
平坦化膜１７２の平坦化された上面であって、上述のＴＦＴ回路１４１−１の上面の穴を含む部分には、アノード１４２ａ−１が形成される。アノード１４２ａ−１は、平坦化膜１７２の穴に挿入される部分（図７中ＴＦＴ回路１４１−１まで下方に伸びる逆台形の部分）を有しており、その部分でＴＦＴ回路１４１−１に直接に接続されている。
【００４５】
同様に、平坦化膜１７２の平坦化された上面であって、上述のＴＦＴ回路１４１−２の上面の穴を含む部分には、アノード１４２ａ−２が形成される。アノード１４２ａ−２は、平坦化膜１７２の穴に挿入される部分（図７中ＴＦＴ回路１４１−２まで下方に伸びる逆台形の部分）を有しており、その部分でＴＦＴ回路１４１−２に直接に接続されている。
【００４６】
このように、図７の例では、１つの画素について、２つのアノード１４２ａ−１，１４２ａ−２と、ＴＦＴ回路１４１−１，１４１−２が設けられている。即ち、図７の例は、アノード分割手法のうち、アノードの分割数を２つにした場合の手法の一例が適用された例となっている。
【００４７】
この場合、等価回路的に、１つの画素には、アノード１４２ａ−１を含む有機ＥＬ素子と、アノード１４２ａ−２を含む有機ＥＬ素子とが存在すると把握することができる。そこで、以下、前者の有機ＥＬ素子を有機ＥＬ素子１４２−１と称し、後者の有機ＥＬ素子を有機ＥＬ素子１４２−２と称する。そして、有機ＥＬ素子１４２−１のアノード１４２ａ−１以外の構成要素を、発光部位１４２ｂ−１、カソード１４２ｃ−１とそれぞれ称する。同様に、有機ＥＬ素子１４２−２のアノード１４２ａ−２以外の構成要素を、発光部位１４２ｂ−２、カソード１４２ｃ−２とそれぞれ称する。
【００４８】
この場合、アノード１４２ａ−１，１４２ａ−２は、補助配線７３とともに同じ膜として平坦化膜１７２の上面に積層される。以下、この膜を、分割アノード膜ＭＬと称する。分割アノード膜ＭＬについては、図１０を参照して後述する。
【００４９】
分割アノード膜ＭＬの上には、発光部位１４２ｂ−１，１４２ｂ−２が積層されて形成される。なお、図７の例では、発光部位１４２ｂ−１，１４２ｂ−２が一体の膜として形成されている。発光部位１４２ｂ−１，１４２ｂ−２を一体として形成している膜を、以下、適宜、発光部位層１４２ｂと称する。発光部位層１４２ｂの上には、カソード１４２ｃ−１，１４２ｃ−２が積層されて形成される。なお、図７の例では、全画素のカソード１４２ｃ−１，１４２ｃ−２が全て一体の連続膜として形成されている。この一体の連続膜を、以下、適宜、カソード１４２ｃと称する。また、２つの発光部位層１４２ｂの間の部分にもカソード１４２ｃが形成される。よって、この部分で補助配線１７３とカソード１４２ｃとは直接に接続される。
【００５０】
以上の本発明の画素部１１１の構成を、１つの画素についての等価回路として考え直してみる。従来の画素部１１では、図３に示されるように、１つの画素に対して１つの画素回路３１のみが設けられていた。これに対して、本発明の画素部１１１では、図８に示されるように、１つの画素に対して２つの画素回路１３１−１，１３１−２が設けられる。
【００５１】
図８の画素回路１３１−１，１３１−２の単体自体の構成は、画素回路３１と基本的に同様の構成となっている。
【００５２】
即ち、画素回路１３１−１／１３１−２は、ＴＦＴ回路１４１−１／１４１−２と有機ＥＬ素子１４２−１／１４２−２とから構成される。ＴＦＴ回路１４１−１／１４１−２は、書き込みトランジスタ１５１−１／１５１−２、駆動トランジスタ１５２−１／１５２−２、及び蓄積容量１５３−１／１５２−２から構成される。有機ＥＬ素子１４２−１／１４２−２は、アノード１４２ａ−１／１４２ａ−２、発光部位１４２ｂ−１／１４２ｂ−２、及びカソード１４２ｃ−１／１４２ｃ−２から構成されている。
【００５３】
書き込みトランジスタ１５１−１，１５１−２の各ゲートは同一の走査線ＷＳＬ１５と接続されている。書き込みトランジスタ１５１−１，１５１−２の各ドレインは同一の信号線ＤＴＬ１５と接続されている。書き込みトランジスタ１５１−１／１５１−２のソースは、駆動トランジスタ１５２−１／１５２−２のゲートと接続されている。駆動トランジスタ１５２−１／１５２−２のソースは有機ＥＬ素子１４２−１／１４２−２のアノード１４２ａ−１／１４２ａ−２に接続されている。駆動トランジスタ１５２−１／１５２−２のドレインは電源線ＤＳＬ１５に接続されている。蓄積容量１５３−１／１５３−２は、駆動トランジスタ１５２−１／１５２−２のゲートと有機ＥＬ素子１４２−１／１４２−２のアノード１４２ａ−１／１４２ａ−２との間に接続されている。有機ＥＬ素子１４２−１／１４２−２のカソード１４２ｃ−１／１４２ｃ−２は所定の電位Ｖｃａｔｈに設定されている。
【００５４】
このように、図８の画素回路１３１−１，１３１−２の単体はそれぞれ、図３の画素回路３１と同様に構成される。従って、画素回路１３１−１，１３１−２の単体はそれぞれ、画素回路３１と同様の発光動作を行う。但し、画素回路１３１−１，１３１−２はそれぞれ、同一の走査線ＷＳＬ１５、同一の電源線ＤＳＬ１５、同一の信号線ＤＴＬ１５に接続されているので、同一タイミングで発光動作を行う。
【００５５】
このように、図８の例のＴＦＴ回路１４１−１，１４１−２は、ＴＦＴ回路４１と同様の構成、即ち、２Ｔｒ＋１Ｃと称される回路構成を有している。しかしながら、ＴＦＴ回路１４１−１，１４１−２は、図８の例の構成に限定されず、例えば、３個以上のトランジスタを含む構成を取るようにしてもよい。
【００５６】
また、書き込みトランジスタ１５１−１，１５１−２及び駆動トランジスタ１５２−１，１５２−２は、いずれもＮチャネル型トランジスタとして構成されている。したがって、書き込みトランジスタ１５１−１，１５２−２及び駆動トランジスタ１５２−１，１５２−２は、低温ポリシリコンよりも安価に作成できるアモルファスシリコンで作成することができる。そのため、製造コストをより安価にすることができる。
【００５７】
ただし、駆動トランジスタ１５２−１，１５２−２は、Ｎチャネル型トランジスタで構成する必要は特になく、Ｐチャネル型トランジスタで構成してもよい。
【００５８】
このように、本発明の画素部１１１は、１つの画素につき２つの画素回路１３１−１，１３１−２を有している。よって、従来と同様に、Ｎ×Ｍ個のＲＧＢ画素群からなる画像を表示させる場合には、本発明の画素部１１１は、例えば図９に示されるように構成される。即ち、図９は、本発明の画素部１１１の構成例を示すブロック図である。
【００５９】
即ち、第ｍ行第ｎ列（ｍは、１乃至Ｍのうちの任意の整数値。ｎは、１乃至Ｎのうちの任意の整数値）のＲ画素に対しては、２つの画素回路１３１Ｒ１−（ｎ，ｍ），１３１Ｒ２−（ｎ，ｍ）が設けられている。画素回路１３１Ｒ１−（ｎ，ｍ），１３１Ｒ２−（ｎ，ｍ）は、本発明の画素部１１１のうちの第ｍ行第ｎ列のＲ画素の位置に直列的に配置される。なお、任意の画素位置のＲ画素について説明する場合、画素回路１３１Ｒ１−（ｎ，ｍ），１３１Ｒ２−（ｎ，ｍ）のそれぞれを、画素回路１３１Ｒ１，１３１Ｒ２のそれぞれと称する。
【００６０】
同様に、第ｍ行第ｎ列のＧ画素に対しては、２つの画素回路１３１Ｇ１−（ｎ，ｍ），１３１Ｇ２−（ｎ，ｍ）が設けられている。画素回路１３１Ｇ１−（ｎ，ｍ），１３１Ｇ２−（ｎ，ｍ）は、本発明の画素部１１１のうちの第ｍ行第ｎ列のＧ画素の位置に直列的に配置される。なお、任意の画素位置のＧ画素について説明する場合、画素回路１３１Ｇ１−（ｎ，ｍ），１３１Ｇ２−（ｎ，ｍ）のそれぞれを、画素回路１３１Ｇ１，１３１Ｇ２のそれぞれと称する。
【００６１】
第ｍ行第ｎ列のＢ画素に対しては、２つの画素回路１３１Ｂ１−（ｎ，ｍ），１３１Ｂ２−（ｎ，ｍ）が設けられている。画素回路１３１Ｂ１−（ｎ，ｍ），１３１Ｂ２−（ｎ，ｍ）は、本発明の画素部１１１のうちの第ｍ行第ｎ列のＢ画素の位置に直列的に配置される。なお、任意の画素位置のＢ画素について説明する場合、画素回路１３１Ｂ１−（ｎ，ｍ），１３１Ｂ２−（ｎ，ｍ）のそれぞれを、画素回路１３１Ｂ１，１３１Ｂ２のそれぞれと称する。
【００６２】
このような図９の構成を有する本発明の画素部１１１のうち、１行１列と１行２列のＲＧＢ画素群についての分割アノード膜ＭＬの平面レイアウトの一例が、図１０に示されている。図１０中網掛けされている部分が、分割アノード膜ＭＬが形成されている部分である。
【００６３】
図１０において、画素回路１３１Ｒ１−（１，１）内のアノード１４２ａ−１は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｒ１−（１，１）として形成される。画素回路１３１Ｒ２−（１，１）内のアノード１４２ａ−２は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｒ２−（１，１）として形成される。画素回路１３１Ｇ１−（１，１）内のアノード１４２ａ−１は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｇ１−（１，１）として形成される。画素回路１３１Ｇ２−（１，１）内のアノード１４２ａ−２は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｇ２−（１，１）として形成される。画素回路１３１Ｂ１−（１，１）内のアノード１４２ａ−１は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｂ１−（１，１）として形成される。画素回路１３１Ｂ２−（１，１）内のアノード１４２ａ−２は、分割アノード膜ＭＬの長方形状の部分ＭＬ−Ｂ２−（１，１）として形成される。また、補助配線１７３は、分割アノード膜ＭＬの格子状の部分ＭＬＯとして形成される。
【００６４】
以上、図７乃至図１０を参照して、本発明が適用されるアノード分割手法、及び、そのアノード分割手法（そのうちの分割数が２の場合の手法）が適用された有機ＥＬパネルについて説明してきた。
【００６５】
この有機ＥＬパネルにおいて、図１１に示されるように、発光部位１４２ｂ−１，１４２ｂ−２を含む発光部位層にダストDUが付着したとする。この場合、ダストDUは、非常に小さいものであり、それゆえ、有機ＥＬ素子の発光部位にける占有面積も非常に小さい。よって、ダストDUは、アノード１４２ａ−１,１４２ａ−２のうちの一方のみと接触する。例えば図１１の例では、ダストDUは、アノード１４２ａ−２のみと接触し、アノード１４２ａ−１とは接触していない。
【００６６】
よって、ダストDUが接触したアノード１４２ａ−２とカソード１４２ｃ−２との間は電気的にショートを起こすので、有機ＥＬ素子１４２−２は発光しない場合がある。これに対して、ダストDUが接触していないアノード１４２ａ−１とカソード１４２ｃ−１との間は、正常に駆動電流が流れるので、有機ＥＬ素子１４２−１は発光する。従って、画素全体からすると、ダストDUが接触していない場合の輝度に対して半分の輝度になるが、発光することに変わりはないので滅点とはならない。
【００６７】
例えば、ダストDUが付着した画素が１行１列目のＧ画素であるとする。この場合、図１２に示される２つの画素回路１３１Ｇ１−（１，１），１３１Ｇ２−（１，２）のうち、画素回路１３１Ｇ２−（１，２）が担当する有機ＥＬ素子１４２−２は発光しないが、画素回路１３１Ｇ１−（１，２）が担当する有機ＥＬ素子１４２−１は発光する。よって、１行１列目のＧ画素は、ダストDUが接触していない場合の輝度に対して半分の輝度になるが、発光することに変わりはないので滅点とはならない。
【００６８】
その結果、滅点として認識される画素の数が減るので、有機ＥＬパネルの歩留まり向上を図ることができるようになる。
【００６９】
以上の内容を、本発明が適用されるアノード分割手法の効果として一般的に表現すると、次のようになる。
【００７０】
即ち、とある画素について、有機ＥＬ素子の発光部位層にたとえダストが付着しても、そのダストは、発光部位層における占有面積が非常に小さい。よって、ダストは、Ｋ個のアノード（Ｋは、２以上の整数値。上述した図７乃至図１０の例ではＫ＝２）のうちの１つだけと接触することになる。
【００７１】
この場合、Ｋ個のアノードのうち、ダストと接触している１つのアノードとカソードとの間では確かに電気的ショートが発生する。しかしながら、それ以外のＫ−１個のアノードのそれぞれとカソードとの間では電気的ショートは発生しない。よって、Ｋ−１個のアノードのそれぞれとカソードとの間を各駆動電流が正常に流れることにより、その間に形成されている発光部位層は通常に発光する。
【００７２】
即ち、１つの画素について、Ｋ個のアノードの全てとカソードとの間をそれぞれ正常に流れる全駆動電流により発光部位層の全てが発光した場合、その画素の輝度を、１００[％]の輝度とする。この場合、ダストが発光部位層に付着すると、ダストが接触しないＫ−１個のアノードのそれぞれとカソードとの間に形成されている発光部位層は通常に発光する。即ち、ダストが接触している１個のアノードとカソードとの間に形成されている発光部位層のみが発光しない。よって、画素全体の輝度は、｛（Ｋ−１）／Ｋ｝×１００［％］の輝度となる。即ち、ダストが発光部位層に付着すると、付着しない場合と比較して確かに輝度は低下する。しかしながら、輝度は０％にはならず、画素全体が滅点となることはない。
【００７３】
つまり、ダストが付着した画素（以下、対象画素と称する）は、従来では滅点となるため、その輝度レベルは周りの画素に対して０％となり、人の目に異常画素として視認されやすかった。この異常画素として視認されやすい度合いを、以下、視認度と称する。これに対して、本発明が適用されるアノード分割手法を適用することで、その輝度レベルは周りの画素と比較して｛（Ｋ−１）／Ｋ｝×１００［％］となり、視認度が低下することになる。例えば、Ｋ＝３，４のそれぞれとした場合、それぞれの輝度レベルは周りの画素と比較して６７％、７５％のそれぞれとなり、視認度が低下していくことになる。
【００７４】
アノードの分割数Ｋを増やすほど、輝度レベルは上がる。即ち、周りの画素に対する輝度レベルの低下度合いは抑制される。よって、視認度もより一段と低下することになる。
【００７５】
ここで、アノードの分割数Ｋを増やすということは、画素部に配置されるＴＦＴ回路の数もその分だけ増加することを意味する。しかしながら、画素部にレイアウトできるＴＦＴ回路の数は限られており、アノードの分割数Ｋを単純に増加させることは困難である。そこで、１つのＲＧＢ画素群に必要な画素回路（ＴＦＴ回路と有機ＥＬ素子とからなる回路）の総数Ｌは固定しておき、即ち、総数Ｌ個（Ｌは３の倍数の任意の整数値）の画素回路を、Ｒ画素、Ｇ画素、Ｂ画素（以下、各色画素と適宜称する）のそれぞれ一律に分配する（Ｌ／３個ずつに分配する）のでなく、適宜比率を変えて分配するとよい。この場合、ＲＧＢ画素群のレイアウト構成としては、Ｌ個の有機ＥＬ素子は、各色画素に分配されたとおりに配置し、Ｌ個のＴＦＴ回路は、各色画素への分配にはこだわらず、各色画素の位置に（Ｌ／３）個ずつ均等に配置するとよい。
【００７６】
即ち、本発明の画素部１１１により表示される画像は、Ｒ画素、Ｇ画素、及びＢ画素の３つの色画素から構成されるＲＧＢ画素群を１組として、そのＲＧＢ群がマトリクス状に配置されて構成される画像である。この場合、ＲＧＢ画素群に設けられるアノードの総数はＬ個に固定され、Ｒ画素のアノードの個数Ｋ１と、Ｇ画素のアノードの個数Ｋ２と、Ｂ画素のアノードの個数Ｋ３とは、Ｋ１＋Ｋ２＋Ｋ３＝Ｌとなることを条件に、それぞれ独立して決定される。
【００７７】
そして、個数Ｋ１、個数Ｋ２、および、個数Ｋ３の中に３／Ｌよりも小さい個数Ｋｓと、３／Ｌよりも大きい個数Ｋｂを含む場合、個数Ｋｂのアノードを有する色画素のＴＦＴ回路（駆動回路）のうち、３／Ｌ個のＴＦＴ回路は、個数Ｋｂのアノードを有する色画素の位置に配置され、残りの（Ｋｂ−Ｌ）個のＴＦＴ回路は、個数Ｋｓのアノードを有する色画素の位置に配置させる。
【００７８】
例えば、視認度が低くて寿命が短いＢ画素については画素回路の数を減らし、その分だけＧ画素についての画素回路の数を増加させることができる。具体的には例えば、上述の例に対応させて、１つのＲＧＢ画素群における画素回路の総数Ｌ＝６とする。以下、１つのＲＧＢ画素群において、２個のＲ画素用の画素回路を、上述した例にあわせて、画素回路１３１Ｒ１，１３１Ｒ２と称する。３個のＧ画素用の画素回路を、上述した例にあわせて、画素回路１３１Ｇ１，１３１Ｇ２，１３１Ｇ３と称する。１個のＢ画素用の画素回路を、上述した例にあわせて、画素回路１３１Ｂと称する。また、これらの画素回路の各構成要素を示す各符号も、上述した例にあわせて付されるとする。
【００７９】
この場合、ＲＧＢ画素群のレイアウト構成としては、例えば図１３に示される通りになる。
【００８０】
即ち、２個（＝３／Ｌ個）のＲ画素用の画素回路１３１Ｒ１，１３１Ｒ２のうち、有機ＥＬ素子１４２−Ｒ１，１４２−Ｒ２はＲ画素の位置（図１３中左側の位置）に配置される。３個（＝３／Ｌよりも大きい個数Ｋｂ＝３個）のＧ画素用の画素回路１３１Ｇ１，１３１Ｇ２，１３１Ｇ３のうち、有機ＥＬ素子１４２−Ｇ１，１４２−Ｇ２，１４２−Ｇ３はＧ画素の位置（図１３中、中央の位置）に配置される。１個（＝３／Ｌよりも小さい個数Ｋｓ＝１個）のＢ画素用の画素回路１３１Ｂのうち、有機ＥＬ素子１４２−ＢはＢ画素の位置（図１３中、右側の位置）に配置される。
【００８１】
これに対して、ＴＦＴ回路は、Ｒ画素、Ｇ画素、及びＢ画素の各位置に、２個ずつ均等に配置される。即ち、Ｒ画素の位置（図１３中左側の位置）には、２個のＲ画素用のＴＦＴ回路１４１−Ｒ１，１４１−Ｒ２が配置される。
【００８２】
Ｇ画素の位置（図１３中、中央の位置）には、３個（＝３／Ｌよりも大きい個数Ｋｂ＝３個）のＧ画素用のＴＦＴ回路１４１−Ｇ１，１４１−Ｇ２，１４１−Ｇ３のうち、２個（＝３／Ｌ個）のＧ画素用のＴＦＴ回路１４１−Ｇ１，１４１−Ｇ２が配置される。残りの１個（＝残りの（Ｋｂ−Ｌ）個）のＧ画素用のＴＦＴ回路１４１−Ｇ３は、Ｂ画素の位置（図１３中右側の位置）に配置される。即ち、Ｂ画素の位置（図１３中右側の位置）には、Ｂ画素用のＴＦＴ回路１４１−Ｂと、Ｇ画素用のＴＦＴ回路１４１−Ｇ３との２個が配置される。
【００８３】
よって、本発明の画素部１１１全体としては、有機ＥＬ素子のレイアウト構成は図１４に示される通りになる。これに対して、ＴＦＴ回路のレイアウト構成は図１５に示される通りになる。
【００８４】
以上のように、１つのＲＧＢ画素群において有機ＥＬ素子全体の総数をＬ個として、Ｌ個の有機ＥＬ素子を、視認度に応じた個数ずつ各色画素に分配することができる。即ち、視認度の高い色の画素については、有機ＥＬ素子の数を増加させることができる。これにより、有機ＥＬパネルの歩留まりをさらに一段と向上させることができる。
【００８５】
以下、図１６乃至図２５を参照して、画素回路の動作について説明する。
【００８６】
但し、本発明の各色画素に対して、２以上の画素回路が対応づけられることがある。この場合、２以上の画素回路のそれぞれは、同一の走査線ＷＳＬ１５、同一の電源線ＤＳＬ１５、及び同一の信号線ＤＴＬ１５に接続される。よって、２以上の画素回路は、同一タイミングで発光動作を行う。そこで、以下、１つの画素回路の動作についてのみ説明する。さらに、１つの画素回路自体の構成はいずれも、図８の画素回路１３１−１または１３１−２と同様の構成となる。そこで、以下、画素回路１３１−１または１３１−２を画素回路１３１と称して、その画素回路１３１の動作として説明する。
【００８７】
画素回路１３１において、書き込みトランジスタ１５１が、走査線ＷＳＬ１５から供給された制御信号に応じてオン（導通）すると、蓄積容量１５３は、信号線ＤＴＬ１５を介して水平セレクタ１４から供給された電荷を蓄積して保持する。駆動トランジスタ１５２は、高電位Ｖｃｃにある電源線ＤＳＬ１５から電流の供給を受け、蓄積容量１５３に保持された信号電位Ｖｓｉｇに応じて駆動電流Ｉｄｓを有機ＥＬ素子１４２に流す。有機ＥＬ素子１４２に所定の駆動電流Ｉｄｓが流れることにより、画素回路１３１が発光する。
【００８８】
画素回路１３１は、閾値補正機能を有する。閾値補正機能とは、駆動トランジスタ１５２の閾値電圧Ｖｔｈに相当する電圧を蓄積容量１５３に保持させる機能であり、これにより、有機ＥＬパネル１０１の画素毎のバラつきの原因となる駆動トランジスタ１５２の閾値電圧Ｖｔｈの影響をキャンセルすることができる。
【００８９】
また、画素回路１３１は、上述した閾値補正機能に加え、移動度補正機能も有する。移動度補正機能とは、蓄積容量１５３に信号電位Ｖｓｉｇを保持する際、駆動トランジスタ１５２の移動度μに対する補正を信号電位Ｖｓｉｇに加える機能である。
【００９０】
さらに、画素回路１３１は、ブートストラップ機能も備えている。ブートストラップ機能とは、駆動トランジスタ１５２のソース電位Ｖｓの変動にゲート電位Ｖｇを連動させる機能であり、これにより、駆動トランジスタ１５２のゲートとソース間の電圧（以下、ゲートソース間電圧と称する）Ｖｇｓを一定に維持することが出来る。
【００９１】
なお、閾値補正機能、移動度補正機能、及びブートストラップ機能については、後述する図２０、図２４、及び図２５などでも説明する。
【００９２】
図１６は、画素回路１３１の動作を説明するタイミングチャートである。
【００９３】
図１６は、同一の時間軸（図横方向）に対する走査線ＷＳＬ１５、電源線ＤＳＬ１５、及び信号線ＤＴＬ１５の電位変化と、それに対応する駆動トランジスタ１５２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【００９４】
図１６において、時刻ｔ1までの期間は、前の水平期間（１Ｈ）の発光がなされている発光期間Ｔ1である。
【００９５】
発光期間Ｔ1が終了した時刻ｔ1から時刻ｔ4までは、駆動トランジスタ１５２のゲート電位Ｖｇ及びソース電位Ｖｓを初期化することで閾値補正動作の準備を行う閾値補正準備期間Ｔ2である。
【００９６】
閾値補正準備期間Ｔ2では、時刻ｔ1において、ドライブスキャナ１３が、電源線ＤＳＬ１５の電位を高電位であるＶｃｃから低電位であるＶｓｓに切換え、時刻ｔ2において、水平セレクタ１４が、信号線ＤＴＬ１５の電位を信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに切換える。次に、時刻ｔ3において、ライトスキャナ１２が、走査線ＷＳＬ１５の電位を高電位に切換え、書き込みトランジスタ１５１をオンさせる。これにより、駆動トランジスタ１５２のゲート電位Ｖｇが基準電位Ｖｏｆｓにリセットされ、且つ、ソース電位Ｖｓが信号線ＤＴＬ１５の低電位Ｖｓｓにリセットされる。
【００９７】
時刻ｔ4から時刻ｔ5までは、閾値補正動作を行う閾値補正期間Ｔ3である。閾値補正期間Ｔ3では、時刻ｔ4において、ドライブスキャナ１３により、電源線ＤＳＬ１５の電位が高電位Ｖｃｃに切換えられ、閾値電圧Ｖｔｈに相当する電圧が、駆動トランジスタ１５２のゲートとソースとの間に接続された蓄積容量１５３に書き込まれる。
【００９８】
時刻ｔ5から時刻ｔ7までの書き込み＋移動度補正準備期間Ｔ4では、走査線ＷＳＬ１５の電位が高電位から低電位一旦切換えられるとともに、時刻ｔ7の前の時刻ｔ6において、水平セレクタ１４が、信号線ＤＴＬ１５の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【００９９】
そして、時刻ｔ7から時刻ｔ8までの書き込み＋移動度補正期間Ｔ5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻ｔ7から時刻ｔ8までの間、走査線ＷＳＬ１５の電位が高電位に設定され、これにより、映像信号の信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量１５３に書き込まれると共に、移動度補正用の電圧ΔＶμが蓄積容量１５３に保持された電圧から差し引かれる。
【０１００】
書き込み＋移動度補正期間Ｔ5終了後の時刻ｔ8において、走査線ＷＳＬ１５の電位が低電位に設定され、それ以降、発光期間Ｔ6として、信号電圧Ｖｓｉｇに応じた発光輝度で有機ＥＬ素子１４２が発光する。信号電圧Ｖｓｉｇは、閾値電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶμとによって調整されているため、有機ＥＬ素子１４２の発光輝度は駆動トランジスタ１５２の閾値電圧Ｖｔｈや移動度μのバラつきの影響を受けることがない。
【０１０１】
なお、発光期間Ｔ6の最初でブートストラップ動作が行われ、駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓ＝Ｖｓｉｇ＋Ｖｔｈ−ΔＶμを一定に維持したまま、駆動トランジスタ１５２のゲート電位Ｖｇ及びソース電位Ｖｓが上昇する。
【０１０２】
また、時刻ｔ8から所定時間経過後の時刻ｔ9において、信号線ＤＴＬ１５の電位が、信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに落とされる。図１６において、時刻ｔ2から時刻ｔ9までの期間は水平期間（１Ｈ）に相当する。
【０１０３】
以上のようにして、画素回路１３１の構成を有する有機ＥＬパネル１０１では、駆動トランジスタ１５２の閾値電圧Ｖｔｈや移動度μのバラつきの影響を受けることがなく、有機ＥＬ素子１４２を発光させることができる。
【０１０４】
図１７乃至図２５を参照して、画素回路１３１の動作についてさらに詳細に説明する。
【０１０５】
図１７は、発光期間Ｔ1の画素回路１３１の状態を示している。
【０１０６】
発光期間Ｔ1では、書き込みトランジスタ１５１がオフ（走査線ＷＳＬ１５の電位が低電位）、かつ電源線ＤＳＬ１５の電位が高電位Ｖｃｃとなっており、駆動トランジスタ１５２が駆動電流Ｉｄｓを有機ＥＬ素子１４２に供給している。このとき駆動トランジスタ１５２は飽和領域で動作するように設定されているため、有機ＥＬ素子１４２に流れる駆動電流Ｉｄｓは、駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓに応じて次式（１）で表される値をとる。
【０１０７】
【数１】
・・・（１）
【０１０８】
式（１）において、μは移動度を示し、Ｗはゲート幅を表し、Ｌはゲート長を表し、Ｃｏｘは単位面積あたりのゲート酸化膜容量を示す。また、Ｖｇｓは、駆動トランジスタ１５２のゲートとソース間の電圧（ゲートソース間電圧）であり、Ｖｔｈは、駆動トランジスタ１５２の閾値電圧である。なお、飽和領域とは、（Ｖｇｓ−Ｖｔｈ＜Ｖｄｓ）の条件を満たした状態をいう（Ｖｄｓは、駆動トランジスタ１５２のソースとドレイン間の電圧）。
【０１０９】
そして、閾値補正準備期間Ｔ2の最初の時刻ｔ1において、図１８に示されるように、ドライブスキャナ１３は、電源線ＤＳＬ１５の電位を高電位Ｖｃｃ（第１電位）から低電位Ｖｓｓ（第２電位）に切換える。このとき電源線ＤＳＬ１５の電位Ｖｓｓが有機ＥＬ素子１４２の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔｈの和よりも小さければ（Ｖｓｓ＜Ｖｔｈｅｌ＋Ｖｃａｔｈ）有機ＥＬ素子１４２は消光し、駆動トランジスタ１５２の電源線ＤＳＬ１５と接続された側がソースとなる。また、有機ＥＬ素子１４２のアノードは電位Ｖｓｓに充電される。
【０１１０】
次に、図１９に示されるように、時刻ｔ2において、水平セレクタ１４が信号線ＤＴＬ１５の電位を基準電位Ｖｏｆｓにした後、時刻ｔ3において、ライトスキャナ１２が、走査線ＷＳＬ１５の電位を高電位に切換えることより、書き込みトランジスタ１５１をオンにする。これにより、駆動トランジスタ１５２のゲート電位ＶｇはＶｏｆｓとなり、ゲートソース間電圧Ｖｇｓは、Ｖｏｆｓ−Ｖｓｓという値をとる。ここで、駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓである（Ｖｏｆｓ−Ｖｓｓ）は、次の閾値補正期間Ｔ3で閾値補正動作を行うため、閾値電圧Ｖｔｈよりも大である（Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ）必要がある。逆に言うと、（Ｖｏｆｓ−Ｖｓｓ＞Ｖｔｈ）の条件を満たすように、電位Ｖｏｆｓ及びＶｓｓが設定される。
【０１１１】
そして、閾値補正期間Ｔ3の最初の時刻ｔ4において、図２０に示されるように、ドライブスキャナ１３が電源線ＤＳＬ１５の電位を低電位Ｖｓｓから高電位Ｖｃｃに切換えると、駆動トランジスタ１５２の有機ＥＬ素子１４２のアノードと接続されている側がソースとなり、図２０において１点鎖線で示されるように電流が流れる。
【０１１２】
ここで、有機ＥＬ素子１４２は、等価的にダイオード１４２Ａと寄生容量をＣｅｌとする有機ＥＬ容量１４２Ｂで表すことができ、有機ＥＬ素子１４２のリーク電流が駆動トランジスタ１５２に流れる電流よりもかなり小さい（Ｖｅｌ≦Ｖｃａｔｈ＋Ｖｔｈｅｌを満たす）という条件の下では、駆動トランジスタ１５２に流れる電流は蓄積容量１５３と１４２Ｂを充電するために使用される。有機ＥＬ素子１４２のアノード電位Ｖｅｌ（駆動トランジスタ１５２のソース電位Ｖｓ）は、図２１に示されるように、駆動トランジスタ１５２を流れる電流に応じて上昇する。所定時間経過後、駆動トランジスタ１５２のゲートソース間電圧ＶｇｓがＶｔｈという値をとる。また、このときの有機ＥＬ素子１４２のアノード電位Ｖｅｌは（Ｖｏｆｓ−Ｖｔｈ）である。ここで、有機ＥＬ素子１４２のアノード電位Ｖｅｌは、有機ＥＬ素子１４２の閾値電圧Ｖｔｈｅｌとカソード電位Ｖｃａｔｈの和以下となっている（Ｖｅｌ＝（Ｖｏｆｓ−Ｖｔｈ）≦（Ｖｃａｔｈ＋Ｖｔｈｅｌ））。
【０１１３】
その後、時刻ｔ5において、図２２に示されるように、走査線ＷＳＬ１５の電位が高電位から低電位に切替えられ、書き込みトランジスタ１５１がオフして閾値補正動作（閾値補正期間Ｔ3）が完了する。
【０１１４】
続く書き込み＋移動度補正準備期間Ｔ4の時刻ｔ6において、水平セレクタ１４によって、信号線ＤＴＬ１５の電位が、基準電位Ｖｏｆｓから、階調に応じた信号電位Ｖｓｉｇに切換えられた（図２２）後、書き込み＋移動度補正期間Ｔ5に入り、図２３に示されるように、時刻ｔ7において、走査線ＷＳＬ１５の電位が高電位に設定されることで書き込みトランジスタ１５１がオンして、映像信号の書き込みと移動度補正動作が行われる。駆動トランジスタ１５２のゲート電位Ｖｇは、書き込みトランジスタ１５１がオンしているため信号電位Ｖｓｉｇとなるが、書き込みトランジスタ１５１には電源線ＤＳＬ１５からの電流が流れるため、駆動トランジスタ１５２のソース電位Ｖｓは、時間とともに上昇していく。
【０１１５】
駆動トランジスタ１５２の閾値補正動作は既に完了している。よって、式（１）の右辺の（Ｖｇｓ−Ｖｔｈ）2の項は、（Ｖｇｓ−Ｖｔｈ）2＝｛（Ｖｓｉｇ−（Ｖｏｆｓ−Ｖｔｈ））−Ｖｔｈ｝2＝（Ｖｓｉｇ−Ｖｏｆｓ）2となり、閾値電圧Ｖｔｈの項の影響はなくなるので、駆動トランジスタ１５２が流す駆動電流Ｉｄｓは、移動度μを反映したものとなる。具体的には、図２４に示されるように、移動度μが大きい場合には、駆動トランジスタ１５２が流す駆動電流Ｉｄｓは大きくなり、ソース電位Ｖｓの上昇も早い。一方、移動度μが小さい場合には、駆動トランジスタ１５２が流す駆動電流Ｉｄｓは小さくなり、ソース電位Ｖｓの上昇は遅くなる。換言すると、一定時間経過時点では、移動度μが大きい場合には、駆動トランジスタ１５２のソース電位Ｖｓの上昇量△Ｖμ（電位補正値）は大きくなり、移動度μが小さい場合には、駆動トランジスタ１５２のソース電位Ｖｓの上昇量△Ｖμ（電位補正値）は小さくなる。これによって、各画素回路１３１の駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓのバラツキが、移動度μを反映して小さくなり、一定時間経過後の各画素回路１３１のゲートソース間電圧Ｖｇｓは、移動度μのバラツキを完全に補正した電圧となる。
【０１１６】
時刻ｔ8において、走査線ＷＳＬ１５の電位が低電位に設定されることで書き込みトランジスタ１５１がオフして、書き込み＋移動度補正期間Ｔ5が終了し、発光期間Ｔ6となる（図２５）。
【０１１７】
発光期間Ｔ6では、駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓは一定であるので、駆動トランジスタ１５２は一定電流Ｉｄｓ'を有機ＥＬ素子１４２に供給し、有機ＥＬ素子１４２のアノード電位Ｖｅｌは、有機ＥＬ素子１４２に一定電流Ｉｄｓ'という電流が流れる電圧Ｖｘまで上昇し、有機ＥＬ素子１４２は発光する。駆動トランジスタ１５２のソース電位Ｖｓが上昇すると、蓄積容量１５３のブートストラップ機能により、駆動トランジスタ１５２のゲート電位Ｖｇも連動して上昇する。
【０１１８】
有機ＥＬ素子１４２のＩ−Ｖ特性により、発光時間が長くなると、図２５に示されるＢ点の電位は時間とともに変化する（経時劣化する）。しかしながら、駆動トランジスタ１５２のゲートソース間電圧Ｖｇｓは一定値に保たれているので、有機ＥＬ素子１４２に流れる電流は変化しない。したがって、Ｉ−Ｖ特性により有機ＥＬ素子１４２が経時劣化しても、一定電流Ｉｄｓ'が流れ続けるので、有機ＥＬ素子１４２の輝度が変化することはない。
【０１１９】
このような画素回路１３１が１つの画素に対して設けられることで、本発明の画素部１１１は構成されている。例えば、上述した図８の例では、１つの画素に対して、２つの画素回路１３１−１，１３１−２が設けられる。
【０１２０】
このような図８の画素回路１３１−１，１３１−２のうち、図１１に示されるように、発光部位１４２ｂ−１，１４２ｂ−２を含む発光部位層にダストDUが付着したとする。この場合、ダストDUは、非常に小さいものであるから、アノード１４２ａ−２のみと接触し、アノード１４２ａ−１とは接触していない。
【０１２１】
よって、ダストDUが接触したアノード１４２ａ−２とカソード１４２ｃ−２との間は電気的にショートを起こすので、有機ＥＬ素子１４２−２は発光しない場合がある。これに対して、ダストDUが接触していないアノード１４２ａ−１とカソード１４２ｃ−１との間は、正常に駆動電流が流れるので、有機ＥＬ素子１４２−１は発光する。従って、画素全体からすると、ダストDUが接触していない場合の輝度に対して半分の輝度になるが、発光することに変わりはないので滅点とはならない。
【０１２２】
しかしながら、ダストDUが付着した画素についての、ダスト付着が接触していない別の画素に対する輝度の低下率は少ない方が好ましい。その分だけ、異常画素として視認されやすい度合いである視認度を低下させることができるからである。
【０１２３】
そこで、本発明人は、さらに視認度を低下させる手法として、画素内で分割したアノード同士を蓄積容量で接続する、という手法（以下、アノード間蓄積容量手法と称する）を発した。
【０１２４】
例えば、図８の例の画素回路１３１−１，１３１−２に対して、アノード間蓄積容量手法を採用すると、図２６に示されるようになる。即ち、図２６の例の構成では、図８の例の構成に対して、画素回路１３１−１の有機ＥＬ素子１４２−１のアノード１４２ａ−１と、画素回路１３１−２の有機ＥＬ素子１４２−２のアノード１４２ａ−２との間に、蓄積容量２０１が接続されている。
【０１２５】
この場合、ダストDUが付着していない正常状態（有機ＥＬ素子１４２−１，１４２−２が共に発光する状態）では、アノード１４２−１，１４２−２はどちらも同様の動作をするので、蓄積容量２０１は、有機ＥＬ素子１４２−１，１４２−２の発光輝度のどちらにも貢献しない。
【０１２６】
しかしながら、図１１に示されるような場合、即ち、ダストDUがアノード１４２ａ−２のみと接触し、アノード１４２ａ−１とは接触していない場合、図２７に示されるように、アノード１４２ａ−１はカソード電位に接地される。よって、ダストDUが付着していない有機ＥＬ素子１４２−１側に、容量２０２とともに、蓄積容量２０１が接続されたことと等価になる。これにより、有機ＥＬ素子１４２−１側の入力ゲインが上昇し、移動度補正動作もかかりにくくなるので、輝度が上昇する。
【０１２７】
これにより、ダストDUが接触した画素についての、ダストDUが付着していない別の画素に対する輝度の低下率は少なくなる。よって、視認度をその分だけ低下させることができる。さらに、このようにダストDUが接触してない有機ＥＬ素子１４２−１側の輝度を自動的に上昇させることができるので、外部メモリなどを使用する必要がない。
【０１２８】
図２８は、本発明の画素部１１１のうち、図２６の構成の１つの画素部分についての断面レイアウトの一例を示している。
【０１２９】
基本的には、図２８の例の断面レイアウトでは、図７の例の断面レイアウトに対して、ＴＦＴ回路１４１−１（図２８の例では、駆動トランジスタ１５２−１のみが図示）と、ＴＦＴ回路１４２−２（図２８の例では、駆動トランジスタ１５２−２のみが図示）との間に、蓄積容量２０１が配置されている。
【０１３０】
ところで、図１６を用いて説明した画素回路１３１の動作において、閾値補正期間T3の終了の書き込み＋移動度補正準備期間Ｔ4は、数μs程度であった。即ち、閾値補正期間T3の終了後数μs程度で、書き込み＋移動度補正期間Ｔ5が開始され、映像信号の書き込みと移動度補正動作が行われる。
【０１３１】
ここで、本発明の画素部１１１として図２６の例の構成が採用され、図１１に示される状態となっている場合、即ち、ダストDUがアノード１４２ａ−２のみと接触し、アノード１４２ａ−１とは接触していない場合を考える。
【０１３２】
この場合、ダストDUが付着している側の画素回路１３１−２では、閾値補正期間Ｔ3のアノード１４２ａ−２の電位は、信号線電位（基準電位）Ｖｏｆｓ−閾値電圧Ｖｔｈであり、カソード１４２ｃ−２の電位Ｖｃａｔｈよりも低い。よって、アノード１４２ａ−２の電位は、カソード１４２ｃ−２の電位Ｖｃａｔｈに向かって上昇してしまう。
【０１３３】
この上昇中は、ダストDUが付着していない側（正常な側）の画素回路１３１−１では、アノード１４２ａ−１に接続される蓄積容量２０１の容量が小さくみえてしまうという結果を生む。その結果、この状態のまま、ダストDUが付着していない側（正常な側）の画素回路１３１−１で映像信号の書き込みと移動度補正動作が行われると、蓄積容量２０１の効果、即ち、有機ＥＬ画素１４２−１の輝度上昇の効果は十分に得られないことになる。
【０１３４】
そこで、本発明人は、さらに、閾値補正動作終了後に、閾値補正期間Ｔ3のアノード１４２ａ−２の電位をカソード１４２ｃ−２の電位Ｖｃａｔｈまでカソード電位まで完全にリークさせた状態になったとき、例えば、閾値補正動作終了後に水平期間（１Ｈ）だけあけた後、映像信号の書き込みと移動度補正動作を行う、という手法を発明した。
【０１３５】
かかる手法を適用した場合の画素回路１３１の動作を説明するタイミングチャートが図２９に示されている。以下の動作は、画素毎に図２６の構成を有する本発明の画素部１１１全体に当てはまる動作である。ただし、本発明の理解を容易なものとすべく、図１１に示される状態となっている場合、即ち、ダストDUがアノード１４２ａ−２のみと接触し、アノード１４２ａ−１とは接触していない場合における、ダストDUが付着していない側の画素回路１３１−１の動作を想定する。即ち、以下、画素回路１３１とは、ダストDUが付着している側の画素回路１３１−２の相手側、即ち、画素回路１３１−１を想定する。
【０１３６】
図２９は、同一の時間軸（図横方向）に対する走査線ＷＳＬ１５、電源線ＤＳＬ１５、及び信号線ＤＴＬ１５の電位変化と、それに対応する駆動トランジスタ１５２のゲート電位Ｖｇ及びソース電位Ｖｓの変化を示している。
【０１３７】
時刻t1乃至時刻t5まで、即ち、閾値補正期間T3が終了するまでの動作は、図１６の例の動作と同様である。よって、この間の動作の説明は省略する。
【０１３８】
時刻ｔ5から時刻ｔ11までの書き込み＋移動度補正準備期間Ｔ4では、走査線ＷＳＬ１５の電位が高電位から低電位一旦切換えられるとともに、時刻ｔ11の前の時刻ｔ10において、水平セレクタ１４が、信号線ＤＴＬ１５の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換える。
【０１３９】
なお、図１６の例と同様に、水平セレクタ１４が、時刻ｔ6において、信号線ＤＴＬ１５の電位を基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換え、時刻t9において、信号線ＤＴＬ１５の電位を信号電位Ｖｓｉｇから基準電位Ｖｏｆｓに再度切り替える。
【０１４０】
図１６の例では、この時刻t6と時刻t9の間の時刻t7と時刻t8との間に、走査線ＷＳＬ１５の電位が高電位になっている。このため、時刻t7と時刻t8との間が書き込み＋移動度補正期間Ｔ5となっていた。
【０１４１】
しかしながら、図２９に示されるように、時刻t7は、閾値補正期間T3が終了してから水平期間（１Ｈ）をまだ経過していない。そこで、図２９の例では、時刻t6乃至t9の間も、走査線ＷＳＬ１５の電位は低電位のまま維持され、書き込み＋移動度補正期間Ｔ5が開始されないようになされている。
【０１４２】
即ち、図２９の例では、閾値補正期間T3が終了してから水平期間（１H）を経過したよりも後の時刻t10になると、上述の如く、信号線ＤＴＬ１５の電位が基準電位Ｖｏｆｓから階調に応じた信号電位Ｖｓｉｇに切換えられ、その後の時刻ｔ11から時刻ｔ12までの書き込み＋移動度補正期間Ｔ5において、映像信号の書き込みと移動度補正動作が行われる。即ち、時刻ｔ11から時刻ｔ12までの間、走査線ＷＳＬ１５の電位が高電位に設定され、これにより、映像信号の信号電位Ｖｓｉｇが閾値電圧Ｖｔｈに足し込まれる形で蓄積容量１５３に書き込まれると共に、移動度補正用の電圧ΔＶμが蓄積容量１５３に保持された電圧から差し引かれる。
【０１４３】
書き込み＋移動度補正期間Ｔ5終了後の時刻ｔ12において、走査線ＷＳＬ１５の電位が低電位に設定され、それ以降、発光期間Ｔ6として、信号電圧Ｖｓｉｇに応じた発光輝度で有機ＥＬ素子１４２が発光する。信号電圧Ｖｓｉｇは、閾値電圧Ｖｔｈに相当する電圧と移動度補正用の電圧ΔＶμとによって調整されているため、有機ＥＬ素子１４２の発光輝度は駆動トランジスタ１５２の閾値電圧Ｖｔｈや移動度μのバラつきの影響を受けることがない。
【０１４４】
さらに、ダストDUが付着していない有機ＥＬ素子１４２（図２７の例では有機ＥＬ素子１４２−１）に、容量２０２とともに、蓄積容量２０１が接続されたことと等価になっているので、有機ＥＬ素子１４２の入力ゲインが上昇し、移動度補正動作もかかりにくくなるので、輝度がさらに上昇することになる。
【０１４５】
なお、図２６乃至図２９の説明では、理解を容易なものとすべく上述した他の例とあわせたため、１つの画素のアノードの分割数Ｋは２とされた。しかしながら、アノードの分割数Ｋは、２に限定されず、３以上であっても、上述した各種内容は同様にあてはまる。
【０１４６】
以上のように、画素回路１３１を備える有機ＥＬパネルにおいては、閾値補正機能及び移動度補正機能によって画素回路１３１ごとの閾値電圧Ｖｔｈ及び移動度μの相違を補正することができる。また、有機ＥＬ素子１４２の経時変動（劣化）も補正することができる。
【０１４７】
これにより、画素回路１３１を備える有機ＥＬパネルを用いた表示装置では、高品位な画質を得ることが可能である。有機ＥＬパネルを用いた表示装置とは、例えば次のような装置をいう。即ち、有機ＥＬパネルに、ソースドライバやゲートドライバを含むドライバＩＣ(Integrated Circuit)が付加されることによりパネルモジュールが構成される。さらに、パネルモジュールに、電源回路、画像ＬＳＩ(Large Scale Integration)などが付加されて、表示装置が構成される。
【０１４８】
有機ＥＬパネルを用いた表示装置は、様々な電子機器、例えば、デジタルスチルカメラやデジタルビデオカメラ、ノート型パーソナルコンピュータ、携帯電話、テレビジョン受像機など、電子機器に入力された、若しくは、電子機器内で生成した映像信号を画像若しくは映像として表示するあらゆる分野の電子機器のディスプレイに適用することが可能である。以下この様な表示装置が適用された電子機器の例を示す。
【０１４９】
例えば、本発明は、電子機器の一例であるテレビジョン受像機に適用できる。このテレビジョン受像機は、フロントパネル、フィルターガラス等から構成される映像表示画面を含み、本発明の表示装置をその映像表示画面に用いることにより作製される。
【０１５０】
例えば、本発明は、電子機器の一例であるデジタルスチルカメラに適用できる。このデジタルカメラは、撮像レンズ、表示部、コントロールスイッチ、メニュースイッチ、シャッター等を含み、本発明の表示装置をその表示部に用いることにより作製される。
【０１５１】
例えば、本発明は、電子機器の一例であるノート型パーソナルコンピュータに適用できる。このノート型パーソナルコンピュータにおいて、その本体には文字等を入力するとき操作されるキーボードを含み、その本体カバーには画像を表示する表示部を含む。このノート型パーソナルコンピュータは、本発明の表示装置をその表示部に用いることにより作製される。
【０１５２】
例えば、本発明は、電子機器の一例である携帯端末装置に適用できる。この携帯端末装置は、上部筺体と下部筺体とを有している。この携帯端末装置の状態としては、それらの２つの筺体が開いた状態と、閉じた状態とが存在する。この携帯端末装置は、上述した上側筐体と下側筐体との他、連結部（ここではヒンジ部）、ディスプレイ、サブディスプレイ、ピクチャーライト、カメラ等を含み、本発明の表示装置をそのディスプレイやサブディスプレイに用いることにより作製される。
【０１５３】
例えば、本発明は、電子機器の一例であるデジタルビデオカメラに適用可能である。デジタルビデオカメラは、本体部、前方を向いた側面に被写体撮影用のレンズ、撮影時のスタート／ストップスイッチ、モニター等を含み、本発明の表示装置をそのモニターに用いることにより作製される。
【０１５４】
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【図面の簡単な説明】
【０１５５】
【図１】従来の有機ＥＬパネルの構成例を示すブロック図である。
【図２】従来の画素部１１の構成を示すブロック図である。
【図３】各色（Ｒ，Ｇ，Ｂ）の画素の画素回路３１のうちのひとつの構成例を示したブロック図である。
【図４】従来の画素部１１の断面レイアウトの一例を示す図である。
【図５】ダストDUが付着した場合の従来の画素部１１の断面レイアウトの一例を示す図である。
【図６】従来の画素部１１を構成する１つの画素回路３１の画素が発光しない状態を示す図である。
【図７】本発明の画素部１１１の断面レイアウトの一例を示す図である。
【図８】本発明の画素部１１１において、１つの画素に対して設けられた２つの画素回路１３１−１，１３１−２の構成の一例を示すブロック図である。
【図９】本発明の画素部１１１を構成する各色画素の画素回路の一例を示すブロック図である。
【図１０】分割アノード膜ＭＬの平面レイアウトの一例を示す図である。
【図１１】ダストDUが付着した場合の本発明の画素部１１の断面レイアウトの一例を示す図である。
【図１２】本発明の画素部１１１を構成する１つの画素回路１３１が発光しない状態を示す図である。
【図１３】ＲＧＢ画素群のレイアウト構成の一例を示す図である。
【図１４】有機ＥＬ素子のレイアウト構成の一例を示す図である。
【図１５】ＴＦＴ回路のレイアウト構成の一例を示す図である
【図１６】図８の画素回路１３１の動作を説明するタイミングチャートである。
【図１７】図８の画素回路１３１の動作について詳細に説明する図である。
【図１８】図８の画素回路１３１の動作について詳細に説明する図である。
【図１９】図８の画素回路１３１の動作について詳細に説明する図である。
【図２０】図８の画素回路１３１の動作について詳細に説明する図である。
【図２１】駆動トランジスタ１５２のソース電位Ｖｓの時間変化を示す図である。
【図２２】図８の画素回路１３１の動作について詳細に説明する図である。
【図２３】図８の画素回路１３１の動作について詳細に説明する図である。
【図２４】駆動トランジスタ１５２のソース電位Ｖｓの時間変化を示す図である。
【図２５】図８の画素回路１３１の動作について詳細に説明する図である。
【図２６】本発明の画素部１１１において、１つの画素に対して設けられた２つの画素回路１３１−１，１３１−２の構成の一例であって、図８とは異なる構成例を示すブロック図である。
【図２７】図２６の２つの画素回路１３１−１，１３１−２のうち、画素回路１３１−２側にダストが付着した場合の等価回路を構成の示すブロック図である。
【図２８】図２６の構成を有する本発明の画素部１１１の断面レイアウトの一例を示す図である。
【図２９】図２６の構成を有する画素回路１３１の動作を説明するタイミングチャートである。
【符号の説明】
【０１５６】
１ 有機ＥＬパネル， １１ 画素部， １２ ライトスキャナ， １３ ドライブスキャナ， １４ 水平セレクタ， ＷＳＬ１５ 走査線， ＤＳＬ１５ 電源線， ＤＴＬ１５ 信号線， ３１ 画素回路， ４１ ＴＦＴ回路， ４２ 有機ＥＬ素子， ４２a アノード， ４２ｂ 発光部位， ４２ｃ カソード， １０１ 有機ＥＬパネル， １１１ 画素部， １３１−１及び１３１−２ 画素回路， １４１−１及び１４１−２ ＴＦＴ回路， １４２−１及び１４２−２ 有機ＥＬ素子， １４２ａ アノード， １４２ｂ−１及び１４２ｂ−２ 発光部位， １４２ｃ カソード， ２０１ 蓄積容量
【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の画素毎に、
Ｋ個（Ｋは２以上の整数値）のアノードを有し、駆動電流により発光する発光素子と、
前記Ｋ個のアノード毎に設けられ、前記Ｋ個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、
前記Ｋ個のアノード同士を接続する蓄積容量と
を備える
パネル。
【請求項２】
マトリクス状に配置された複数の画素毎に、
Ｋ個（Ｋは２以上の整数値）のアノードを有し、駆動電流により発光する発光素子と、
前記Ｋ個のアノード毎に設けられ、前記Ｋ個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、
前記Ｋ個のアノード同士を接続する蓄積容量と
を有する
パネル
を備える電子回路。
【請求項１】
マトリクス状に配置された複数の画素毎に、
Ｋ個（Ｋは２以上の整数値）のアノードを有し、駆動電流により発光する発光素子と、
前記Ｋ個のアノード毎に設けられ、前記Ｋ個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、
前記Ｋ個のアノード同士を接続する蓄積容量と
を備える
パネル。
【請求項２】
マトリクス状に配置された複数の画素毎に、
Ｋ個（Ｋは２以上の整数値）のアノードを有し、駆動電流により発光する発光素子と、
前記Ｋ個のアノード毎に設けられ、前記Ｋ個のアノードにそれぞれ前記駆動電流を供給する駆動回路と、
前記Ｋ個のアノード同士を接続する蓄積容量と
を有する
パネル
を備える電子回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【公開番号】特開２０１０−１１３２６０（Ｐ２０１０−１１３２６０Ａ）
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願番号】特願２００８−２８７３８３（Ｐ２００８−２８７３８３）
【出願日】平成２０年１１月１０日（２００８．１１．１０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２２年５月２０日（２０１０．５．２０）
【国際特許分類】
【出願日】平成２０年１１月１０日（２００８．１１．１０）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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