メモリセル及び記憶装置
【課題】 電気抵抗の状態により情報を記憶・保持する記憶素子を用いた場合に、書込みと消去の処理が簡単にできるようにする。
【解決手段】 可変抵抗素子1と、可変抵抗素子1の両端に印加する電圧を制御するスイッチング素子としてのMOSトランジスタ2と、可変抵抗素子1とMOSトランジスタ2との間(又はMOSトランジスタ2のドレイン側)に直列に接続された、非線形電流電圧特性を有する抵抗素子6とを備えるメモリセルとして構成した。また、このメモリセルを備えた記憶装置として構成した。かかる構成としたことで、書込み時と読出し時とで、MOSトランジスタのゲートに印加する電圧を等しくすることができる。
【解決手段】 可変抵抗素子1と、可変抵抗素子1の両端に印加する電圧を制御するスイッチング素子としてのMOSトランジスタ2と、可変抵抗素子1とMOSトランジスタ2との間(又はMOSトランジスタ2のドレイン側)に直列に接続された、非線形電流電圧特性を有する抵抗素子6とを備えるメモリセルとして構成した。また、このメモリセルを備えた記憶装置として構成した。かかる構成としたことで、書込み時と読出し時とで、MOSトランジスタのゲートに印加する電圧を等しくすることができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電気抵抗の状態により情報を記憶・保持する記憶素子を用いたメモリセル、及びそのメモリセルで構成された記憶装置に関する。
【背景技術】
【0002】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のDRAMが広く使用されている。しかし、DRAMは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
【0003】
将来有望とされている不揮発性メモリとして、FeRAM(強誘電体メモリ)、MRAM(磁気メモリ)、相変化メモリ、PMC(Programmable Metallization Cell)やRRAM等の抵抗変化型メモリが提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【0004】
しかし、FeRAMは、現状では、非破壊読み出しを行うことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
【0005】
MRAMは、記録に磁界を必要とするため、配線に流す電流により磁界を発生させている。このため、記録を行う際に大きい電流量が必要となる。
【0006】
相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって、記録を行うメモリである。この相変化メモリは、温度によってスイッチングを起こすため、環境温度の変化に敏感であるという課題を有している。
【0007】
PMCやRRAM等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶・保持させる記憶層に用いている。特許文献1には、抵抗値で情報を記憶・保持させる構成についての開示がある。
【0008】
図9には、従来から提案されている抵抗変化型メモリ素子のメモリセル構成例を示した図である。この例では、可変抵抗素子としての記憶素子1の一端が、スイッチング素子としてのMOSトランジスタ2のソースに接続してあり、そのMOSトランジスタ2のゲートがワード線3に接続させてある。記憶素子1の他端は、ソース線4に接続してある。また、MOSトランジスタ2のドレインが、ビット線5に接続させてある。この図9に示すメモリセルが、縦横にマトリクス状に多数配列されて、記憶装置が構成される。
【0009】
図10は、図9に示したメモリセルへの書込み、消去、読出しを行う際のタイミングチャートを示したものである。ここでのメモリセルへの書込みは、記憶素子1にデータ“1”を書き込ませることであり、消去は、記憶素子1にデータ“0”を書き込ませることである。これらの書込み、消去、読出しは、メモリセルの周辺に接続された回路により制御されて実行される。
【0010】
図10(a)に示すクロックに同期して、書込みサイクル、消去サイクル、読出しサイクルが順に設定されるようにしてあり、図10(c)に示す書込みイネーブル信号(WE信号)に同期したタイミングで書込み又は消去が行われる。まず書込みサイクルでは、図10(b)に示すアドレス入力で指定されたアドレスのセルに対して、図10(d)で入力したデータ“1”に対応して、所定のワード線(図10(f))とビット線(図10(g))に対して、書込み用の電圧を印加させる。
【0011】
消去サイクルでは、図10(b)に示すアドレス入力で指定されたアドレスのセルに対して、図10(d)で入力したデータ“0”に対応して、所定のワード線(図10(f))とビット線(図10(g))に対して、消去用の電圧を印加させる。ワード線とビット線に印加する電圧は、書込み時と消去時とで異なる。図10(f)のワード線波形と、図10(g)のビット線波形の高さが、書込みと消去とで異なっているのは、この電圧の違いを示している。例えば、ワード線電圧として、書込み時には1.5Vを印加し、消去時には2.5Vを印加する。電圧が異なる理由については後述する。
【0012】
読出しサイクルでは、図10(b)に示すアドレス入力で指定されたアドレスのセルに対して、図10(e)に示すプリチャージ入力を行うと共に、図10(f)に示すようにワード線にも電位を印加し、図10(h)に示すようにセンスアンプ出力を得て、その出力に基づいて、図10(i)に示すデータ出力を得る。
【特許文献1】特表2002−536840号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
図10に示したように、書込みと消去とを別々のタイミングで行うようにしたのは、図9に示すメモリセル構成で、記憶素子1に書込みと消去を行う場合に、メモリセルに用いる記憶素子の材料特性に起因して、書込み動作と消去動作とで、ワード線電位を別々に設定しなければならなかったためである。
【0014】
このように書込み動作と消去動作とでワード線電位を変える必要があると、多ビット構成のメモリでは必ず必要になる、同一ワード線上に配置された複数のメモリセルに同時に書込みと消去とを行うことが不可能であった。
【0015】
ここで、書込み動作と消去動作とでワード線電位を変える必要性について説明すると、この種のメモリセルでは、書込み後の記憶素子の抵抗値は直列に接続された素子の抵抗値(例えば図9の例ではスイッチング用MOSトランジスタ2のオン抵抗値)によって決定される。この場合、直列接続抵抗値が高いと記憶素子の書込み後の抵抗値も高く、直列接続抵抗値が低いと記憶素子の書込み後の抵抗値も低く設定される。従って、書込み後の抵抗値を高く設定するためには、MOSトランジスタのゲート電圧となるワード線電位を低く、書込み後の抵抗値を低く設定するためには、ワード線電位を高く設定する必要がある。
【0016】
一方、消去動作メカニズムは、記憶素子に流れる電流によるジュール熱で素子温度が上昇し、電気伝導機能の元となっている絶縁膜中のCu原子がイオン化し、電界によって絶縁膜中から外へ移動することにより記憶素子が高抵抗化される。この場合、記憶素子の両端に印加される電圧が高ければ高いほど、消去動作は高速にかつ安定して行われる。そのためには、書込み後の記憶素子の抵抗値を高く(例えば10kΩ〜20kΩ)し、消去時の直列に接続されたMOSトランジスタのオン抵抗値が低く、設定することが望ましい。
【0017】
このように、書込み、消去動作を高速かつ安定に行うためには、書込み動作時はMOSトランジスタのゲート電圧となるワード線電位を低く、一方消去動作時はワード線電位を高く設定することが必要である。
【0018】
ところで、多ビット構成のメモリを構成する場合、同一ワード線上に同時にアクセスする複数のメモリセルを配置することが、チップサイズを小さく、かつ優れた電気的性能(高速性、低消費電力性)を発揮させる上で重要である。ところが、従来のメモリセルを用いた場合、書込みと消去とでワード線電位を異なる値に設定する必要があるため、同一ワード線上に配置された複数のメモリセルに同時に書込みと消去とを行うことが不可能であり、書込みや消去を行う効率が悪い問題があった。また、ワード線電位を書込みタイミングと読出しタイミングとで変更させる必要があるので、ワード線に電位を印加する駆動部の電圧印加構成が複雑化する問題があった。
【0019】
本発明の目的は、電気抵抗の状態により情報を記憶・保持する記憶素子を用いた場合に、書込みと消去の処理が簡単にできるようにすることにある。
【課題を解決するための手段】
【0020】
本発明は、可変抵抗素子と、可変抵抗素子の両端に印加する電圧を制御するスイッチング素子としてのMOSトランジスタと、可変抵抗素子とMOSトランジスタとの間に直列に接続された、非線形電流電圧特性を有する抵抗素子とを備えるメモリセルとして構成したものである。また、このメモリセルを備えた記憶装置として構成したものである。
【0021】
かかる構成としたことで、書き込み時には、非線形電流電圧特性を有する抵抗素子が持つ抵抗値が可変抵抗素子に直列に加わる。消去時には、非線形電流電圧特性で抵抗素子の抵抗値が低くなり、可変抵抗素子に抵抗素子がほぼ接続されていない状態とすることができる。その2状態の設定ができることで、書込み時と消去時とで、MOSトランジスタのゲートに印加する電圧を等しくすることができる。
【発明の効果】
【0022】
本発明によると、書込み動作時と消去動作時で同一のワード線電位に設定することが可能となり、チップサイズが小さく、かつ優れた電気的性能(高速性、低消費電力性)を有する多ビット構成のメモリを実現することができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の第1の実施の形態を、図1〜図5を参照して説明する。本例においては、電気抵抗の状態により情報を記憶・保持する抵抗変化型記憶素子を用いたメモリセルに適用したものである。
【0024】
図1は、抵抗変化型メモリ素子のメモリセル構成例を示した図である。この例では、可変抵抗素子としての記憶素子1の一端が、ダイオード6を介してスイッチング素子としてのMOSトランジスタ2のソースに接続してあり、そのMOSトランジスタ2のゲートがワード線3に接続させてある。ダイオード6は、アノードをMOSトランジスタ2のソースに接続してあり、カソードを記憶素子1の一端に接続してある。記憶素子1の他端は、ソース線4に接続してある。また、MOSトランジスタ2のドレインが、ビット線5に接続させてある。
【0025】
ダイオード6は、書込み抵抗制御用の素子として設けたもので、非線形電流電圧特性を有する抵抗素子として機能するものである。ダイオード6は、メモリセル内に書込み時と消去時とで、即ち印加電圧の極性で抵抗値が変化する、非線形電流電圧特性を有する抵抗素子として使用したものである。本例の場合には、ダイオード6として、P−N接合型ダイオードで構成させてあり、逆方向特性は抵抗性リーク成分を持つようにしてある。書込み動作時はこの抵抗値が記憶素子1に直列に加わる。他方、消去時にはダイオードは順方向バイアスになるため、記憶素子1に直列抵抗は加わらない構成となる。
【0026】
図2は、図1に示した構成のメモリセルを、半導体デバイスとして構成させる場合の断面の例である。この例では、ダイオード6として、P−N接合型ダイオードを用いて実現する場合の例である。記憶素子1は、ソース線4と、配線材料11との間に配置してある。配線材料11は、金属,ポリシリコン,シリサイドなどから構成される。この配線材料11は、MOSトランジスタを構成するP型基板15上のソース領域(N+拡散層)14と接続されるが、その接続点には、N型シリコン層12及びP型シリコン層13を形成させてある。このN型シリコン層12とP型シリコン層13との接続部の界面がP−N接合になり非線形電流電圧特性(整流特性)を示すP−N接合型ダイオードが構成される。このダイオードが、図1でのダイオード6に相当する。N型シリコン層12及びP型シリコン層13の形成は、例えば選択エピタキシャル等の方法で行う。
【0027】
そして、MOSトランジスタを構成するP型基板15上のドレイン領域(N+拡散層)16は、配線材料17を介してビット線5と接続してあり、また、ワード線3が、ゲート接続されるように配置してある。
【0028】
なお、図2に示した配線構成の内で、P型シリコン層13とN+拡散層14との間もP−N接合になるが、こちらはP層,N層ともに高濃度不純物領域なので、整流特性は示さずオーミックな抵抗になる。
【0029】
図3は、P−N接合型ダイオードの電流電圧特性例を示した図である。図3に示すように、非線形電流電圧特性を有する特性である。本例のダイオードは、電圧がマイナス方向の値である場合の特性である、逆方向特性は抵抗性リーク成分を持つようにし、電圧がプラス方向の値である場合の特性である、順方向バイアス時にはこのような抵抗性リーク成分を持たない。
【0030】
図4は、本例のメモリセルを縦横にマトリクス状に多数配列させて、記憶装置を構成させた例を示した図である。図1に示した記憶素子1、MOSトランジスタ2、ダイオード6で構成されるメモリセルは、縦横にマトリクス状に多数配列させてあり、それぞれのワード線3はワード線駆動部21に接続させてあり、ソース線22はソース線駆動部22に接続させてあり、ビット線5はビット線駆動部23に接続させてある。ワード線駆動部21内には、書込み、消去、読出しを行うワード線を選択するデコーダが用意されている。ビット線駆動部23内には、書込み、消去、読出しを行うビット線を選択するデコーダが用意されている。そして、ビット線駆動部23内のデコーダで選択されたビット線から読み出された信号を、読出し回路24に供給して、選択されたメモリセルの記憶素子の記憶情報を読み出す処理が行われる。
【0031】
図5は、本例のメモリセルへの書込み、消去、読出しを行う際のタイミングチャートを示したものである。ここでのメモリセルへの書込みは、記憶素子1にデータ“1”を書き込ませることであり、消去は、記憶素子1にデータ“0”を書き込ませることである。
【0032】
図5(a)に示すクロックに同期して、書込み・消去サイクル、読出しサイクルが交互に設定されるようにしてあり、図5(c)に示す書込みイネーブル信号(WE信号)に同期したタイミングで、書込み・消去サイクル期間内に書込み又は消去が行われる。まず書込み・消去サイクルでは、図5(b)に示すアドレス入力で指定されたアドレスのセルに対して、図10(d)で入力したデータ“1”又は“0”に対応して、所定のワード線(図5(f))とビット線(図5(g))に対して、所定の電圧パルスを印加させる。ワード線に印加する電圧パルスとしては、例えば書込み・消去いずれの場合も2.5Vを印加する。ビット線に印加する電圧としては、データ“1”書き込み時には、プラス方向の電圧パルスを印加し、データ“0”書き込み(消去)時には、マイナス方向の電圧パルスを印加する。
【0033】
読出しサイクルでは、図5(b)に示すアドレス入力で指定されたアドレスのセルに対して、図5(e)に示すプリチャージ入力を行うと共に、図5(f)に示すようにワード線にも電位を印加し、図5(h)に示すようにセンスアンプ出力を得て、その出力に基づいて、図5(i)に示すデータ出力を得る。
【0034】
このように本例の構成によると、メモリセルを構成するMOSトランジスタは単なるオン、オフを行うスイッチング機能のみの役割を果たし、記憶素子の書込み後の抵抗制御の役割は非線形特性抵抗素子が担うこととなる。従って、書込み動作時と消去動作時で同一のワード線電位に設定することが可能となり、チップサイズが小さく、かつ優れた電気的性能(高速性、低消費電力性)を有する多ビット構成のメモリを実現することができる。
【0035】
次に、本発明の第2の実施の形態を、図6〜図8を参照して説明する。本実施の形態においても、電気抵抗の状態により情報を記憶・保持する抵抗変化型記憶素子を用いたメモリセルに適用したものである。本例の場合には、非線形電流電圧特性を有する抵抗素子としてのダイオードの接続位置を変更したものである。
【0036】
即ち、図6に示すように、可変抵抗素子としての記憶素子1の一端が、スイッチング素子としてのMOSトランジスタ2のソースに接続してあり、そのMOSトランジスタ2のゲートがワード線3に接続させてある。また、MOSトランジスタ2のドレインが、ダイオード6を介してビット線5に接続させてある。ダイオード6は、アノードをビット線5に接続してあり、カソードをMOSトランジスタ2のドレインに接続してある。
【0037】
図7は、図6に示した構成のメモリセルを、半導体デバイスとして構成させる場合の断面の例である。この例では、ダイオード6として、P−N接合型ダイオードを用いて実現する場合の例である。記憶素子1は、ソース線4と、配線材料11との間に配置してある。この配線材料11は、MOSトランジスタを構成するP型基板15上のソース領域(N+拡散層)14と接続される。
【0038】
そして、MOSトランジスタを構成するP型基板15上のドレイン領域(N+拡散層)16は、配線材料17を介してビット線5と接続してあるが、そのN+拡散層16との接合点の配線材料17に、P型シリコン層18を設けてある。このP型シリコン層18とN+拡散層16との界面がP−N接合になり非線形電流電圧特性(整流特性)を示すP−N接合型ダイオードが構成される。また、ワード線3が、ゲート接続されるように配置してある。
【0039】
図8は、本例のメモリセルを縦横にマトリクス状に多数配列させて、記憶装置を構成させた例を示した図である。図8に示した記憶素子1、MOSトランジスタ2、ダイオード6で構成されるメモリセルは、縦横にマトリクス状に多数配列させてあり、それぞれのワード線3はワード線駆動部21に接続させてあり、ソース線22はソース線駆動部22に接続させてあり、ビット線5はビット線駆動部23に接続させてある。これらのメモリセルの周辺構成については、図4の例と同じであり、読出し回路24を備えて読み出す構成についても図4の構成と同一である。
【0040】
この第2の実施の形態による書込み、消去、読出し動作の原理については、既に説明した第1の実施の形態の動作原理と同じであり、同様の効果を有する。
【0041】
なお、上述した第1及び第2の実施の形態では、P−N接合型ダイオードを用いて実現する場合の例を説明したが、本発明で言及する非線形特性抵抗素子はそれ以外にも金属とシリコンとのショットキー接合や遷移金属酸化膜、等他の手段、材料を用いて、同様の特性が得られる構成とする場合を含むことは言うまでもない。
【0042】
また、各実施の形態で説明した図2、図7に示した断面構成では、可変抵抗素子で構成される記憶素子1の一端は、ソース線4に接続させてあるが、記憶素子1の一端を、複数のセルを共通に接続するセルプレート電極に接続する構成としてもよい。
【図面の簡単な説明】
【0043】
【図1】本発明の第1の実施の形態によるメモリセル構成例を示す回路図である。
【図2】本発明の第1の実施の形態によるメモリセルの断面の例を示す断面図である。
【図3】ダイオードの電流電圧特性例を示す特性図である。
【図4】本発明の第1の実施の形態による記憶装置例を示す構成図である。
【図5】本発明の第1の実施の形態による動作例を示すタイミングチャートである。
【図6】本発明の第2の実施の形態によるメモリセル構成例を示す回路図である。
【図7】本発明の第2の実施の形態によるメモリセルの断面の例を示す断面図である。
【図8】本発明の第2の実施の形態による記憶装置例を示す構成図である。
【図9】従来のメモリセルの構成例を示す回路図である。
【図10】従来の動作例を示すタイミングチャートである。
【符号の説明】
【0044】
1…記憶素子、2…MOSトランジスタ、3…ワード線、4…ソース線、5…ビット線、6…ダイオード、21…ワード線駆動部、22…ソース線駆動部、23…ビット線駆動部、24…読出し回路
【技術分野】
【0001】
本発明は、電気抵抗の状態により情報を記憶・保持する記憶素子を用いたメモリセル、及びそのメモリセルで構成された記憶装置に関する。
【背景技術】
【0002】
コンピュータ等の情報機器においては、ランダム・アクセス・メモリとして、動作が高速で、高密度のDRAMが広く使用されている。しかし、DRAMは電源を切ると情報が消えてしまう揮発性メモリであるため、情報が消えない不揮発のメモリが望まれている。
【0003】
将来有望とされている不揮発性メモリとして、FeRAM(強誘電体メモリ)、MRAM(磁気メモリ)、相変化メモリ、PMC(Programmable Metallization Cell)やRRAM等の抵抗変化型メモリが提案されている。これらのメモリの場合、電源を供給しなくても書き込んだ情報を長時間保持し続けることが可能になる。また、これらのメモリの場合、不揮発性とすることにより、リフレッシュ動作を不要にして、その分消費電力を低減することができると考えられる。
【0004】
しかし、FeRAMは、現状では、非破壊読み出しを行うことが難しく、破壊読み出しになるために読み出し速度が遅い。また、読み出し或いは記録による分極反転の回数に制限があるため、書き換え可能な回数に限界がある。
【0005】
MRAMは、記録に磁界を必要とするため、配線に流す電流により磁界を発生させている。このため、記録を行う際に大きい電流量が必要となる。
【0006】
相変化メモリは、同一極性かつ異なる大きさの電圧パルスを印加することによって、記録を行うメモリである。この相変化メモリは、温度によってスイッチングを起こすため、環境温度の変化に敏感であるという課題を有している。
【0007】
PMCやRRAM等の抵抗変化型の不揮発性メモリでは、電圧や電流を印加することにより抵抗値が変化する特性を有する材料を、情報を記憶・保持させる記憶層に用いている。特許文献1には、抵抗値で情報を記憶・保持させる構成についての開示がある。
【0008】
図9には、従来から提案されている抵抗変化型メモリ素子のメモリセル構成例を示した図である。この例では、可変抵抗素子としての記憶素子1の一端が、スイッチング素子としてのMOSトランジスタ2のソースに接続してあり、そのMOSトランジスタ2のゲートがワード線3に接続させてある。記憶素子1の他端は、ソース線4に接続してある。また、MOSトランジスタ2のドレインが、ビット線5に接続させてある。この図9に示すメモリセルが、縦横にマトリクス状に多数配列されて、記憶装置が構成される。
【0009】
図10は、図9に示したメモリセルへの書込み、消去、読出しを行う際のタイミングチャートを示したものである。ここでのメモリセルへの書込みは、記憶素子1にデータ“1”を書き込ませることであり、消去は、記憶素子1にデータ“0”を書き込ませることである。これらの書込み、消去、読出しは、メモリセルの周辺に接続された回路により制御されて実行される。
【0010】
図10(a)に示すクロックに同期して、書込みサイクル、消去サイクル、読出しサイクルが順に設定されるようにしてあり、図10(c)に示す書込みイネーブル信号(WE信号)に同期したタイミングで書込み又は消去が行われる。まず書込みサイクルでは、図10(b)に示すアドレス入力で指定されたアドレスのセルに対して、図10(d)で入力したデータ“1”に対応して、所定のワード線(図10(f))とビット線(図10(g))に対して、書込み用の電圧を印加させる。
【0011】
消去サイクルでは、図10(b)に示すアドレス入力で指定されたアドレスのセルに対して、図10(d)で入力したデータ“0”に対応して、所定のワード線(図10(f))とビット線(図10(g))に対して、消去用の電圧を印加させる。ワード線とビット線に印加する電圧は、書込み時と消去時とで異なる。図10(f)のワード線波形と、図10(g)のビット線波形の高さが、書込みと消去とで異なっているのは、この電圧の違いを示している。例えば、ワード線電圧として、書込み時には1.5Vを印加し、消去時には2.5Vを印加する。電圧が異なる理由については後述する。
【0012】
読出しサイクルでは、図10(b)に示すアドレス入力で指定されたアドレスのセルに対して、図10(e)に示すプリチャージ入力を行うと共に、図10(f)に示すようにワード線にも電位を印加し、図10(h)に示すようにセンスアンプ出力を得て、その出力に基づいて、図10(i)に示すデータ出力を得る。
【特許文献1】特表2002−536840号公報
【発明の開示】
【発明が解決しようとする課題】
【0013】
図10に示したように、書込みと消去とを別々のタイミングで行うようにしたのは、図9に示すメモリセル構成で、記憶素子1に書込みと消去を行う場合に、メモリセルに用いる記憶素子の材料特性に起因して、書込み動作と消去動作とで、ワード線電位を別々に設定しなければならなかったためである。
【0014】
このように書込み動作と消去動作とでワード線電位を変える必要があると、多ビット構成のメモリでは必ず必要になる、同一ワード線上に配置された複数のメモリセルに同時に書込みと消去とを行うことが不可能であった。
【0015】
ここで、書込み動作と消去動作とでワード線電位を変える必要性について説明すると、この種のメモリセルでは、書込み後の記憶素子の抵抗値は直列に接続された素子の抵抗値(例えば図9の例ではスイッチング用MOSトランジスタ2のオン抵抗値)によって決定される。この場合、直列接続抵抗値が高いと記憶素子の書込み後の抵抗値も高く、直列接続抵抗値が低いと記憶素子の書込み後の抵抗値も低く設定される。従って、書込み後の抵抗値を高く設定するためには、MOSトランジスタのゲート電圧となるワード線電位を低く、書込み後の抵抗値を低く設定するためには、ワード線電位を高く設定する必要がある。
【0016】
一方、消去動作メカニズムは、記憶素子に流れる電流によるジュール熱で素子温度が上昇し、電気伝導機能の元となっている絶縁膜中のCu原子がイオン化し、電界によって絶縁膜中から外へ移動することにより記憶素子が高抵抗化される。この場合、記憶素子の両端に印加される電圧が高ければ高いほど、消去動作は高速にかつ安定して行われる。そのためには、書込み後の記憶素子の抵抗値を高く(例えば10kΩ〜20kΩ)し、消去時の直列に接続されたMOSトランジスタのオン抵抗値が低く、設定することが望ましい。
【0017】
このように、書込み、消去動作を高速かつ安定に行うためには、書込み動作時はMOSトランジスタのゲート電圧となるワード線電位を低く、一方消去動作時はワード線電位を高く設定することが必要である。
【0018】
ところで、多ビット構成のメモリを構成する場合、同一ワード線上に同時にアクセスする複数のメモリセルを配置することが、チップサイズを小さく、かつ優れた電気的性能(高速性、低消費電力性)を発揮させる上で重要である。ところが、従来のメモリセルを用いた場合、書込みと消去とでワード線電位を異なる値に設定する必要があるため、同一ワード線上に配置された複数のメモリセルに同時に書込みと消去とを行うことが不可能であり、書込みや消去を行う効率が悪い問題があった。また、ワード線電位を書込みタイミングと読出しタイミングとで変更させる必要があるので、ワード線に電位を印加する駆動部の電圧印加構成が複雑化する問題があった。
【0019】
本発明の目的は、電気抵抗の状態により情報を記憶・保持する記憶素子を用いた場合に、書込みと消去の処理が簡単にできるようにすることにある。
【課題を解決するための手段】
【0020】
本発明は、可変抵抗素子と、可変抵抗素子の両端に印加する電圧を制御するスイッチング素子としてのMOSトランジスタと、可変抵抗素子とMOSトランジスタとの間に直列に接続された、非線形電流電圧特性を有する抵抗素子とを備えるメモリセルとして構成したものである。また、このメモリセルを備えた記憶装置として構成したものである。
【0021】
かかる構成としたことで、書き込み時には、非線形電流電圧特性を有する抵抗素子が持つ抵抗値が可変抵抗素子に直列に加わる。消去時には、非線形電流電圧特性で抵抗素子の抵抗値が低くなり、可変抵抗素子に抵抗素子がほぼ接続されていない状態とすることができる。その2状態の設定ができることで、書込み時と消去時とで、MOSトランジスタのゲートに印加する電圧を等しくすることができる。
【発明の効果】
【0022】
本発明によると、書込み動作時と消去動作時で同一のワード線電位に設定することが可能となり、チップサイズが小さく、かつ優れた電気的性能(高速性、低消費電力性)を有する多ビット構成のメモリを実現することができる。
【発明を実施するための最良の形態】
【0023】
以下、本発明の第1の実施の形態を、図1〜図5を参照して説明する。本例においては、電気抵抗の状態により情報を記憶・保持する抵抗変化型記憶素子を用いたメモリセルに適用したものである。
【0024】
図1は、抵抗変化型メモリ素子のメモリセル構成例を示した図である。この例では、可変抵抗素子としての記憶素子1の一端が、ダイオード6を介してスイッチング素子としてのMOSトランジスタ2のソースに接続してあり、そのMOSトランジスタ2のゲートがワード線3に接続させてある。ダイオード6は、アノードをMOSトランジスタ2のソースに接続してあり、カソードを記憶素子1の一端に接続してある。記憶素子1の他端は、ソース線4に接続してある。また、MOSトランジスタ2のドレインが、ビット線5に接続させてある。
【0025】
ダイオード6は、書込み抵抗制御用の素子として設けたもので、非線形電流電圧特性を有する抵抗素子として機能するものである。ダイオード6は、メモリセル内に書込み時と消去時とで、即ち印加電圧の極性で抵抗値が変化する、非線形電流電圧特性を有する抵抗素子として使用したものである。本例の場合には、ダイオード6として、P−N接合型ダイオードで構成させてあり、逆方向特性は抵抗性リーク成分を持つようにしてある。書込み動作時はこの抵抗値が記憶素子1に直列に加わる。他方、消去時にはダイオードは順方向バイアスになるため、記憶素子1に直列抵抗は加わらない構成となる。
【0026】
図2は、図1に示した構成のメモリセルを、半導体デバイスとして構成させる場合の断面の例である。この例では、ダイオード6として、P−N接合型ダイオードを用いて実現する場合の例である。記憶素子1は、ソース線4と、配線材料11との間に配置してある。配線材料11は、金属,ポリシリコン,シリサイドなどから構成される。この配線材料11は、MOSトランジスタを構成するP型基板15上のソース領域(N+拡散層)14と接続されるが、その接続点には、N型シリコン層12及びP型シリコン層13を形成させてある。このN型シリコン層12とP型シリコン層13との接続部の界面がP−N接合になり非線形電流電圧特性(整流特性)を示すP−N接合型ダイオードが構成される。このダイオードが、図1でのダイオード6に相当する。N型シリコン層12及びP型シリコン層13の形成は、例えば選択エピタキシャル等の方法で行う。
【0027】
そして、MOSトランジスタを構成するP型基板15上のドレイン領域(N+拡散層)16は、配線材料17を介してビット線5と接続してあり、また、ワード線3が、ゲート接続されるように配置してある。
【0028】
なお、図2に示した配線構成の内で、P型シリコン層13とN+拡散層14との間もP−N接合になるが、こちらはP層,N層ともに高濃度不純物領域なので、整流特性は示さずオーミックな抵抗になる。
【0029】
図3は、P−N接合型ダイオードの電流電圧特性例を示した図である。図3に示すように、非線形電流電圧特性を有する特性である。本例のダイオードは、電圧がマイナス方向の値である場合の特性である、逆方向特性は抵抗性リーク成分を持つようにし、電圧がプラス方向の値である場合の特性である、順方向バイアス時にはこのような抵抗性リーク成分を持たない。
【0030】
図4は、本例のメモリセルを縦横にマトリクス状に多数配列させて、記憶装置を構成させた例を示した図である。図1に示した記憶素子1、MOSトランジスタ2、ダイオード6で構成されるメモリセルは、縦横にマトリクス状に多数配列させてあり、それぞれのワード線3はワード線駆動部21に接続させてあり、ソース線22はソース線駆動部22に接続させてあり、ビット線5はビット線駆動部23に接続させてある。ワード線駆動部21内には、書込み、消去、読出しを行うワード線を選択するデコーダが用意されている。ビット線駆動部23内には、書込み、消去、読出しを行うビット線を選択するデコーダが用意されている。そして、ビット線駆動部23内のデコーダで選択されたビット線から読み出された信号を、読出し回路24に供給して、選択されたメモリセルの記憶素子の記憶情報を読み出す処理が行われる。
【0031】
図5は、本例のメモリセルへの書込み、消去、読出しを行う際のタイミングチャートを示したものである。ここでのメモリセルへの書込みは、記憶素子1にデータ“1”を書き込ませることであり、消去は、記憶素子1にデータ“0”を書き込ませることである。
【0032】
図5(a)に示すクロックに同期して、書込み・消去サイクル、読出しサイクルが交互に設定されるようにしてあり、図5(c)に示す書込みイネーブル信号(WE信号)に同期したタイミングで、書込み・消去サイクル期間内に書込み又は消去が行われる。まず書込み・消去サイクルでは、図5(b)に示すアドレス入力で指定されたアドレスのセルに対して、図10(d)で入力したデータ“1”又は“0”に対応して、所定のワード線(図5(f))とビット線(図5(g))に対して、所定の電圧パルスを印加させる。ワード線に印加する電圧パルスとしては、例えば書込み・消去いずれの場合も2.5Vを印加する。ビット線に印加する電圧としては、データ“1”書き込み時には、プラス方向の電圧パルスを印加し、データ“0”書き込み(消去)時には、マイナス方向の電圧パルスを印加する。
【0033】
読出しサイクルでは、図5(b)に示すアドレス入力で指定されたアドレスのセルに対して、図5(e)に示すプリチャージ入力を行うと共に、図5(f)に示すようにワード線にも電位を印加し、図5(h)に示すようにセンスアンプ出力を得て、その出力に基づいて、図5(i)に示すデータ出力を得る。
【0034】
このように本例の構成によると、メモリセルを構成するMOSトランジスタは単なるオン、オフを行うスイッチング機能のみの役割を果たし、記憶素子の書込み後の抵抗制御の役割は非線形特性抵抗素子が担うこととなる。従って、書込み動作時と消去動作時で同一のワード線電位に設定することが可能となり、チップサイズが小さく、かつ優れた電気的性能(高速性、低消費電力性)を有する多ビット構成のメモリを実現することができる。
【0035】
次に、本発明の第2の実施の形態を、図6〜図8を参照して説明する。本実施の形態においても、電気抵抗の状態により情報を記憶・保持する抵抗変化型記憶素子を用いたメモリセルに適用したものである。本例の場合には、非線形電流電圧特性を有する抵抗素子としてのダイオードの接続位置を変更したものである。
【0036】
即ち、図6に示すように、可変抵抗素子としての記憶素子1の一端が、スイッチング素子としてのMOSトランジスタ2のソースに接続してあり、そのMOSトランジスタ2のゲートがワード線3に接続させてある。また、MOSトランジスタ2のドレインが、ダイオード6を介してビット線5に接続させてある。ダイオード6は、アノードをビット線5に接続してあり、カソードをMOSトランジスタ2のドレインに接続してある。
【0037】
図7は、図6に示した構成のメモリセルを、半導体デバイスとして構成させる場合の断面の例である。この例では、ダイオード6として、P−N接合型ダイオードを用いて実現する場合の例である。記憶素子1は、ソース線4と、配線材料11との間に配置してある。この配線材料11は、MOSトランジスタを構成するP型基板15上のソース領域(N+拡散層)14と接続される。
【0038】
そして、MOSトランジスタを構成するP型基板15上のドレイン領域(N+拡散層)16は、配線材料17を介してビット線5と接続してあるが、そのN+拡散層16との接合点の配線材料17に、P型シリコン層18を設けてある。このP型シリコン層18とN+拡散層16との界面がP−N接合になり非線形電流電圧特性(整流特性)を示すP−N接合型ダイオードが構成される。また、ワード線3が、ゲート接続されるように配置してある。
【0039】
図8は、本例のメモリセルを縦横にマトリクス状に多数配列させて、記憶装置を構成させた例を示した図である。図8に示した記憶素子1、MOSトランジスタ2、ダイオード6で構成されるメモリセルは、縦横にマトリクス状に多数配列させてあり、それぞれのワード線3はワード線駆動部21に接続させてあり、ソース線22はソース線駆動部22に接続させてあり、ビット線5はビット線駆動部23に接続させてある。これらのメモリセルの周辺構成については、図4の例と同じであり、読出し回路24を備えて読み出す構成についても図4の構成と同一である。
【0040】
この第2の実施の形態による書込み、消去、読出し動作の原理については、既に説明した第1の実施の形態の動作原理と同じであり、同様の効果を有する。
【0041】
なお、上述した第1及び第2の実施の形態では、P−N接合型ダイオードを用いて実現する場合の例を説明したが、本発明で言及する非線形特性抵抗素子はそれ以外にも金属とシリコンとのショットキー接合や遷移金属酸化膜、等他の手段、材料を用いて、同様の特性が得られる構成とする場合を含むことは言うまでもない。
【0042】
また、各実施の形態で説明した図2、図7に示した断面構成では、可変抵抗素子で構成される記憶素子1の一端は、ソース線4に接続させてあるが、記憶素子1の一端を、複数のセルを共通に接続するセルプレート電極に接続する構成としてもよい。
【図面の簡単な説明】
【0043】
【図1】本発明の第1の実施の形態によるメモリセル構成例を示す回路図である。
【図2】本発明の第1の実施の形態によるメモリセルの断面の例を示す断面図である。
【図3】ダイオードの電流電圧特性例を示す特性図である。
【図4】本発明の第1の実施の形態による記憶装置例を示す構成図である。
【図5】本発明の第1の実施の形態による動作例を示すタイミングチャートである。
【図6】本発明の第2の実施の形態によるメモリセル構成例を示す回路図である。
【図7】本発明の第2の実施の形態によるメモリセルの断面の例を示す断面図である。
【図8】本発明の第2の実施の形態による記憶装置例を示す構成図である。
【図9】従来のメモリセルの構成例を示す回路図である。
【図10】従来の動作例を示すタイミングチャートである。
【符号の説明】
【0044】
1…記憶素子、2…MOSトランジスタ、3…ワード線、4…ソース線、5…ビット線、6…ダイオード、21…ワード線駆動部、22…ソース線駆動部、23…ビット線駆動部、24…読出し回路
【特許請求の範囲】
【請求項1】
可変抵抗素子と、
前記可変抵抗素子の両端に印加する電圧を制御するスイッチング素子としてのMOSトランジスタと、
前記可変抵抗素子と前記MOSトランジスタとの間に直列に接続された、非線形電流電圧特性を有する抵抗素子とを備えることを特徴とする
メモリセル。
【請求項2】
請求項1記載のメモリセルにおいて、
前記非線形電流電圧特性を有する抵抗素子は、前記可変抵抗素子と前記MOSトランジスタとの間の代わりに、前記MOSトランジスタのドレイン側に接続したことを特徴とする
メモリセル。
【請求項3】
請求項1記載のメモリセルにおいて、
前記非線形電流電圧特性を有する抵抗素子は、P−N接合型ダイオードで構成されることを特徴とする
メモリセル。
【請求項4】
可変抵抗素子と、
前記可変抵抗素子の両端に印加する電圧を制御するスイッチング素子としてのMOSトランジスタと、
前記可変抵抗素子と前記MOSトランジスタとの間に直列に接続された、非線形電流電圧特性を有する抵抗素子を備えることにより構成されるメモリセルをマトリクス状に配置してあり、
前記MOSトランジスタのゲートを共通に接続するワード線と、
前記MOSトランジスタのドレインを共通に接続するビット線と、
可変抵抗素子の一端を共通に接続するソース線とを備えていることを特徴とする
記憶装置。
【請求項5】
請求項4記載の記憶装置において、
前記メモリセル内の非線形電流電圧特性を有する抵抗素子は、前記可変抵抗素子と前記MOSトランジスタとの間の代わりに、前記MOSトランジスタのドレイン側に接続し、
前記ワード線は、前記非線形電流電圧特性を有する抵抗素子を介して前記MOSトランジスタのドレインに接続したことを特徴とする
記憶装置。
【請求項6】
請求項4記載の記憶装置において、
前記可変抵抗素子の一端を当該メモリセルアレイの上部で共通に接続するセルプレート電極を備えることを特徴とする
記憶装置。
【請求項7】
請求項4記載の記憶装置において、
前記ワード線を選択するための第1のデコーダと、
前記ビット線を選択するための第2のデコーダと、
前記第2のデコーダで選択されたメモリセルの記憶情報を読み出すための読出し回路とを備えていることを特徴とする
記憶装置。
【請求項1】
可変抵抗素子と、
前記可変抵抗素子の両端に印加する電圧を制御するスイッチング素子としてのMOSトランジスタと、
前記可変抵抗素子と前記MOSトランジスタとの間に直列に接続された、非線形電流電圧特性を有する抵抗素子とを備えることを特徴とする
メモリセル。
【請求項2】
請求項1記載のメモリセルにおいて、
前記非線形電流電圧特性を有する抵抗素子は、前記可変抵抗素子と前記MOSトランジスタとの間の代わりに、前記MOSトランジスタのドレイン側に接続したことを特徴とする
メモリセル。
【請求項3】
請求項1記載のメモリセルにおいて、
前記非線形電流電圧特性を有する抵抗素子は、P−N接合型ダイオードで構成されることを特徴とする
メモリセル。
【請求項4】
可変抵抗素子と、
前記可変抵抗素子の両端に印加する電圧を制御するスイッチング素子としてのMOSトランジスタと、
前記可変抵抗素子と前記MOSトランジスタとの間に直列に接続された、非線形電流電圧特性を有する抵抗素子を備えることにより構成されるメモリセルをマトリクス状に配置してあり、
前記MOSトランジスタのゲートを共通に接続するワード線と、
前記MOSトランジスタのドレインを共通に接続するビット線と、
可変抵抗素子の一端を共通に接続するソース線とを備えていることを特徴とする
記憶装置。
【請求項5】
請求項4記載の記憶装置において、
前記メモリセル内の非線形電流電圧特性を有する抵抗素子は、前記可変抵抗素子と前記MOSトランジスタとの間の代わりに、前記MOSトランジスタのドレイン側に接続し、
前記ワード線は、前記非線形電流電圧特性を有する抵抗素子を介して前記MOSトランジスタのドレインに接続したことを特徴とする
記憶装置。
【請求項6】
請求項4記載の記憶装置において、
前記可変抵抗素子の一端を当該メモリセルアレイの上部で共通に接続するセルプレート電極を備えることを特徴とする
記憶装置。
【請求項7】
請求項4記載の記憶装置において、
前記ワード線を選択するための第1のデコーダと、
前記ビット線を選択するための第2のデコーダと、
前記第2のデコーダで選択されたメモリセルの記憶情報を読み出すための読出し回路とを備えていることを特徴とする
記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【公開番号】特開2006−351779(P2006−351779A)
【公開日】平成18年12月28日(2006.12.28)
【国際特許分類】
【出願番号】特願2005−175247(P2005−175247)
【出願日】平成17年6月15日(2005.6.15)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成18年12月28日(2006.12.28)
【国際特許分類】
【出願日】平成17年6月15日(2005.6.15)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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