モータの回転速度制御回路
【課題】 積分回路を用いることなくモータの回転速度を安定させる。
【解決手段】 モータの回転速度に応じた周波数を有する速度パルス信号と前記モータの目標回転速度に応じた周波数を有する基準パルス信号との周期差を第１のクロックでカウントした第１のカウント値を出力する第１の周期差検出回路と、前記速度パルス信号と前記基準パルス信号との周期差を前記第１のカウント値に応じた周波数の第２のクロックでカウントした第２のカウント値を出力する第２の周期差検出回路と、前記第２のカウント値に応じたデューティ比のパルス幅変調信号を生成し、前記モータの駆動電流を出力する出力回路に供給するパルス幅変調回路と、を有する。
【解決手段】 モータの回転速度に応じた周波数を有する速度パルス信号と前記モータの目標回転速度に応じた周波数を有する基準パルス信号との周期差を第１のクロックでカウントした第１のカウント値を出力する第１の周期差検出回路と、前記速度パルス信号と前記基準パルス信号との周期差を前記第１のカウント値に応じた周波数の第２のクロックでカウントした第２のカウント値を出力する第２の周期差検出回路と、前記第２のカウント値に応じたデューティ比のパルス幅変調信号を生成し、前記モータの駆動電流を出力する出力回路に供給するパルス幅変調回路と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータの回転速度制御回路に関する。
【背景技術】
【０００２】
モータの回転速度を制御する方式として、回転速度に応じた周波数を有する速度パルス信号と目標回転速度に応じた周波数を有する基準パルス信号との周期差を利用する速度ディスクリミネータ（弁別器）方式が知られている。
ここで、速度ディスクリミネータ方式で回転速度を制御する、一般的なモータ駆動回路の構成の一例を図５に示す。図５に示されているモータ駆動回路１ｂにおいて、速度ディスクリミネータに相当する周期差検出回路１５には、速度パルス信号ＦＧおよび基準パルス信号ＰＬｒｅｆが入力されている。
【０００３】
速度パルス信号ＦＧの周波数が基準パルス信号ＰＬｒｅｆの周波数より高い場合、すなわち、モータの回転速度が目標回転速度より速い場合には、周期差検出回路１５は、減速用の誤差パルス信号ＰＬｄｅｃを出力する。
一方、速度パルス信号ＦＧの周波数が基準パルス信号ＰＬｒｅｆの周波数より低い場合、すなわち、モータの回転速度が目標回転速度より遅い場合には、周期差検出回路１５は、加速用の誤差パルス信号ＰＬａｃｃを出力する。
【０００４】
例えば、特許文献１の図１１では、誤差パルス信号ＰＬｄｅｃおよびＰＬａｃｃにそれぞれ相当する出力パルス信号Ｐｏ１およびＰｏ２を出力する速度ディスクリミネータが開示されている。また、周期差検出回路１５は、それぞれの場合の周期差を基準クロックＣＬＫでカウントし、デジタル値である誤差カウント値ＣＮｄｅｃまたはＣＮａｃｃを出力する構成とすることもできる。例えば、特許文献２の図１、図５、および図６では、周期差（偏差）に対応するデジタル値を出力する偏差検出回路を備えたモータ制御回路が開示されている。
【０００５】
このようにして、モータの回転速度と目標回転速度との速度差を、速度パルス信号と基準パルス信号との周期差として検出することによって、モータの回転速度を制御することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１００５９７号公報
【特許文献２】特開２００８−２５９３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図５に示したモータ駆動回路１ｂにおいて、誤差信号生成回路１６は、上記の誤差パルス信号や誤差カウント値に応じて誤差信号ＥＲＲを出力する。そして、ＰＷＭ（Pulse Width Modulation：パルス幅変調）回路１８は、誤差信号ＥＲＲに応じたデューティ比のＰＷＭ信号を出力回路１９に供給する。
しかしながら、速度パルス信号と基準パルス信号との周期差をＰＷＭ信号のデューティ比に直接反映させた場合には、目標回転速度付近においてモータの回転速度が安定しない場合がある。そのため、誤差信号ＥＲＲを積分したうえでＰＷＭ回路１８に入力する積分回路１７が必要となる。積分回路１７は、回路規模が大きく、また部品点数を増大させる要因となるため、モータ駆動回路１ｂの回路面積を大きくする要因となっていた。
【課題を解決するための手段】
【０００８】
前述した課題を解決する主たる本発明は、モータの回転速度に応じた周波数を有する速度パルス信号と前記モータの目標回転速度に応じた周波数を有する基準パルス信号との周期差を第１のクロックでカウントした第１のカウント値を出力する第１の周期差検出回路と、前記速度パルス信号と前記基準パルス信号との周期差を前記第１のカウント値に応じた周波数の第２のクロックでカウントした第２のカウント値を出力する第２の周期差検出回路と、前記第２のカウント値に応じたデューティ比のパルス幅変調信号を生成し、前記モータの駆動電流を出力する出力回路に供給するパルス幅変調回路と、を有することを特徴とするモータの回転速度制御回路である。
【０００９】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１０】
本発明によれば、積分回路を用いることなくモータの回転速度を安定させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態におけるモータ駆動回路全体の構成を示すブロック図である。
【図２】クロック出力回路１２およびクロック選択回路１３の具体的な構成の一例を示す回路ブロック図である。
【図３】モータの回転速度が目標回転速度より速い場合の周期差検出回路の動作を説明する図である。
【図４】モータの回転速度が目標回転速度より遅い場合の周期差検出回路の動作を説明する図である。
【図５】誤差信号を積分する積分回路を備えた一般的なモータ駆動回路全体の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１２】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１３】
＝＝＝モータ駆動回路全体の構成＝＝＝
以下、図１を参照して、本発明の一実施形態におけるモータ駆動回路全体の構成について説明する。
図１に示されているモータ駆動回路１ａは、モータ９を駆動するための回路であり、端子３１および３２を備えた集積回路として構成されている。また、モータ駆動回路１ａは、周期差検出回路１１、クロック出力回路１２、クロック選択回路１３、カウンタ回路１４、誤差信号生成回路１６、ＰＷＭ回路１８、および出力回路１９を含んで構成されている。
【００１４】
周期差検出回路１１には、基準クロックＣＬＫ、速度パルス信号ＦＧ、および基準パルス信号ＰＬｒｅｆが入力されている。また、周期差検出回路１１から出力される誤差カウント値ＣＮｄｉｆおよびカウント終了信号ＣＮＥは、クロック選択回路１３に入力されている。さらに、周期差検出回路１１から出力される誤差パルス信号ＰＬｄｅｃおよびＰＬａｃｃは、カウンタ回路１４に入力されている。
【００１５】
クロック出力回路１２には、基準クロックＣＬＫが入力され、クロック出力回路１２から出力されるクロックＣＫ０ないしＣＫ３は、クロック選択回路１３に入力されている。また、クロック選択回路１３から出力される選択クロックＣＫｓｅｌは、カウンタ回路１４に入力されている。さらに、カウンタ回路１４から出力される誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃは、誤差信号生成回路１６に入力されている。
【００１６】
誤差信号生成回路１６からＰＷＭ回路１８には、誤差信号ＥＲＲが入力されている。また、ＰＷＭ回路１８から出力回路１９には、ＰＷＭ信号が入力されている。そして、出力回路１９には、端子３１および３２を介してモータ９が接続されている。
【００１７】
＝＝＝クロック出力回路およびクロック選択回路の構成＝＝＝
以下、図２を参照して、クロック出力回路１２およびクロック選択回路１３のさらに具体的な構成について説明する。
クロック出力回路１２は、例えば分周回路１２０ないし１２２を含んで構成されている。また、分周回路１２２には、基準クロックＣＬＫが入力されている。さらに、分周回路１２２、１２１、および１２０は、それぞれの出力信号が次段の分周回路に入力されるように、当該順序で直列に接続されている。そして、クロック出力回路１２からは、分周回路１２０ないし１２２の出力信号がそれぞれクロックＣＫ０ないしＣＫ２として出力されるとともに、基準クロックＣＬＫがクロックＣＫ３として出力されている。
【００１８】
クロック選択回路１３は、例えばラッチ回路１３１および選択回路１３２を含んで構成されている。また、ラッチ回路１３１のＤ入力（データ入力）には、誤差カウント値ＣＮｄｉｆの上位２ビット（最上位ビットから２ビット）が入力され、ＣＫ入力（クロック入力）には、カウント終了信号ＣＮＥが入力されている。さらに、選択回路１３２は、４入力１出力のマルチプレクサとして構成されており、選択制御入力には、ラッチ回路１３１の出力信号Ｑが入力され、Ｑ＝０ないし３に対応するデータ入力には、それぞれクロックＣＫ０ないしＣＫ３が入力されている。そして、クロック選択回路１３からは、選択回路１３２の出力信号が選択クロックＣＫｓｅｌとして出力されている。
【００１９】
＝＝＝モータ駆動回路の動作＝＝＝
次に、図１ないし図４を適宜参照して、本実施形態におけるモータ駆動回路の動作について説明する。
速度パルス信号ＦＧは、例えば、ホール素子などの位置検出素子を用いてロータ（回転子）の位置を検出することによって生成することができ、その周波数がモータ９の回転速度を示している。また、センサレス方式のモータ駆動回路においては、駆動コイルに発生する逆起電圧を利用してロータの位置を検出し、速度パルス信号ＦＧを生成することができる。一方、基準パルス信号ＰＬｒｅｆは、その周波数がモータ９の目標回転速度を示し、例えば、外部から直接入力される。さらに、分周回路やカウンタ回路などを用いて、基準パルス信号ＰＬｒｅｆを生成することもできる。
【００２０】
周期差検出回路１１（第１の周期差検出回路）は、速度パルス信号ＦＧの周期Ｔｆｇと基準パルス信号ＰＬｒｅｆの周期Ｔｒｅｆとの差を基準クロックＣＬＫ（第１のクロック）でカウントし、誤差カウント値ＣＮｄｉｆ（第１のカウント値）を出力する。例えば、速度パルス信号ＦＧおよび基準パルス信号ＰＬｒｅｆをそれぞれ２分周したＦＧ２信号およびＰＬｒｅｆ２信号がハイ・レベルとなる期間の差をカウントすることによって、誤差カウント値ＣＮｄｉｆを出力することができる。また、周期差検出回路１１は、誤差カウント値ＣＮｄｉｆのカウントを終了する度に、当該タイミングを示すカウント終了信号ＣＮＥを出力する。
【００２１】
また、例えば、ＦＧ２信号がハイ・レベルとなる期間を基準クロックＣＬＫでカウントしたカウント値と、周期Ｔｒｅｆに基準クロックＣＬＫの周波数ｆｒｅｆを乗じた値（Ｔｒｅｆ×ｆｒｅｆ）との差を誤差カウント値ＣＮｄｉｆとして出力することもできる。なお、この場合には、基準パルス信号ＰＬｒｅｆの周期Ｔｒｅｆを用いるものの、実際に基準パルス信号ＰＬｒｅｆが周期差検出回路１１に入力される必要はない。
【００２２】
さらに、例えば、図３および図４に示したように、ＦＧ２信号の立ち上がりエッジから周期Ｔｒｅｆの期間だけハイ・レベルとなるＰＬｒｅｆ２信号を生成し、ＦＧ２信号およびＰＬｒｅｆ２信号から誤差パルス信号ＰＬｄｅｃおよびＰＬａｃｃを生成してもよい。この場合、このようなＰＬｒｅｆ２信号を生成する回路は、論理回路で構成することができる。また、誤差パルス信号ＰＬｄｅｃおよびＰＬａｃｃの立ち下がりエッジを検出することによって、当該タイミングを示すカウント終了信号ＣＮＥを出力することができる。そして、誤差パルス信号ＰＬｄｅｃおよびＰＬａｃｃを基準クロックＣＬＫでカウントすることによって、誤差カウント値ＣＮｄｉｆを出力することができる。
【００２３】
クロック出力回路１２は、直列に接続された分周回路１２０ないし１２２を用いて、基準クロックＣＬＫからクロックＣＫ０ないしＣＫ３（複数の第３のクロック）を生成して出力する。一例として、分周回路１２０ないし１２２の分周比をいずれも２とすると、クロックＣＫ０ないしＣＫ３の周波数は、それぞれｆｒｅｆ／８、ｆｒｅｆ／４、ｆｒｅｆ／２、ｆｒｅｆとなる。
【００２４】
クロック選択回路１３のラッチ回路１３１は、カウント終了信号ＣＮＥのタイミングごとに、誤差カウント値ＣＮｄｉｆの上位２ビットをラッチする。したがって、ラッチ回路１３１の出力信号Ｑは、次に周期差検出回路１１が誤差カウント値ＣＮｄｉｆのカウントを終了するまでの間保持され、変化しない。また、選択回路１３２は、ラッチ回路１３１の２ビットの出力信号Ｑに応じて、クロックＣＫ０ないしＣＫ３から１つを選択して、選択クロックＣＫｓｅｌ（第２のクロック）として出力する。したがって、選択クロックＣＫｓｅｌの周波数は、誤差カウント値ＣＮｄｉｆが小さいほど低くなる。
【００２５】
カウンタ回路１４は、速度パルス信号ＦＧの周期Ｔｆｇと基準パルス信号ＰＬｒｅｆの周期Ｔｒｅｆとの差を選択クロックＣＫｓｅｌでカウントし、誤差カウント値ＣＮｄｅｃまたはＣＮａｃｃ（第２のカウント値）を出力する。なお、本実施形態では、カウンタ回路１４は、周期差検出回路１１から入力される誤差パルス信号ＰＬｄｅｃまたはＰＬａｃｃをそれぞれカウントすることによって、誤差カウント値ＣＮｄｅｃまたはＣＮａｃｃを出力するものとする。したがって、周期差検出回路１１の一部およびカウンタ回路１４が第２の周期差検出回路に相当する。
【００２６】
誤差信号生成回路１６は、誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃに応じて誤差信号ＥＲＲを出力する。また、ＰＷＭ回路１８は、誤差信号ＥＲＲに応じたデューティ比のＰＷＭ信号を生成し、出力回路１９に供給する。そして、出力回路１９は、ＰＷＭ信号に応じてモータ９の駆動コイルに駆動電流を供給する。
【００２７】
例えば、特許文献２の図５と同様に、誤差信号ＥＲＲを電圧信号として出力し、三角波と比較することによってＰＷＭ信号を生成することができる。また、例えば、特許文献２の図６と同様に、誤差信号ＥＲＲをアップダウンカウンタのカウント値として出力し、所定のデジタル値と比較することによってＰＷＭ信号を生成することもできる。
【００２８】
このようにして、モータ駆動回路１ａは、速度パルス信号ＦＧと基準パルス信号ＰＬｒｅｆとの周期差を選択クロックＣＫｓｅｌでカウントし、誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃに応じたデューティ比のＰＷＭ信号を生成する。ここで、選択クロックＣＫｓｅｌは、当該周期差を基準クロックＣＬＫでカウントした誤差カウント値ＣＮｄｉｆが小さいほど、周波数が低くなるように選択されている。したがって、積分回路１７を備えたモータ駆動回路１ｂと同様に、モータ９の回転速度と目標回転速度との速度差が小さいほど、誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃが小さくなるため、ＰＷＭ信号のデューティ比の変動は小さくなる。
【００２９】
前述したように、モータ駆動回路１ａにおいて、速度パルス信号ＦＧと基準パルス信号ＰＬｒｅｆとの周期差を、誤差カウント値ＣＮｄｉｆが小さいほど周波数が低くなるように選択された選択クロックＣＫｓｅｌでカウントし、誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃに応じたデューティ比のＰＷＭ信号を生成することによって、積分回路を用いることなくモータ９の回転速度を安定させることができる。
【００３０】
また、互いに周波数が異なるクロックＣＫ０ないしＣＫ３から、誤差カウント値ＣＮｄｉｆに応じて選択クロックＣＫｓｅｌを選択することによって、誤差カウント値ＣＮｄｉｆが小さいほど選択クロックＣＫｓｅｌの周波数を低くすることができる。
【００３１】
また、誤差カウント値ＣＮｄｉｆのカウントが終了する度に、誤差カウント値ＣＮｄｉｆの上位２ビットをラッチすることによって、当該ラッチされた上位２ビットに応じて、次に誤差カウント値ＣＮｄｅｃまたはＣＮａｃｃのカウントに用いる選択クロックＣＫｓｅｌを選択することができる。
【００３２】
また、直列に接続された分周回路１２０ないし１２２を用いて、基準クロックＣＬＫから順次周波数が低くなるクロックＣＫ０ないしＣＫ３を生成することができる。
【００３３】
また、誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃに応じたデューティ比のＰＷＭ信号を出力回路１９に供給することによって、当該ＰＷＭ信号に応じてモータ９に供給される駆動電流を制御し、モータ９の回転速度を安定して制御することができる。
【００３４】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。
【００３５】
上記実施形態では、第１のカウント値の上位２ビットに応じて、周波数が順次１／２となる４つの第３のクロックから第２のクロックを選択しているが、これに限定されるものではない。例えば、モータ駆動回路１ａにおいて、分周回路１２０ないし１２２の各分周比や、ラッチ回路１３１がラッチする誤差カウント値ＣＮｄｉｆの上位ビット数、選択回路１３２の選択制御入力とデータ入力との対応関係などを適宜変更してもよい。これらを変更することによって、図５に示したモータ駆動回路１ｂにおいて、積分回路１７の時定数を変更した場合と同様に、モータ９の回転速度の安定性や目標回転速度への収束速度を調整することができる。
【００３６】
上記実施形態では、速度パルス信号ＦＧと基準パルス信号ＰＬｒｅｆとの周期差が大きいほど、誤差カウント値ＣＮｄｉｆが大きくなる関係となっているが、これに限定されるものではない。例えば、誤差パルス信号ＰＬｄｅｃまたはＰＬａｃｃがハイ・レベルの間、所定の値から基準クロックＣＬＫでカウントダウンすることによって、周期差が大きいほど小さくなる誤差カウント値ＣＮｄｉｆを出力することもできる。なお、この場合には、上記実施形態とは反対に、誤差カウント値ＣＮｄｉｆが小さいほど周波数が高くなるように選択クロックＣＫｓｅｌを選択する必要がある。
【符号の説明】
【００３７】
１ａ、１ｂ モータ駆動回路
９ モータ
１１、１５ 周期差検出回路
１２ クロック出力回路
１３ クロック選択回路
１４ カウンタ回路
１６ 誤差信号生成回路
１７ 積分回路
１８ ＰＷＭ（パルス幅変調）回路
１９ 出力回路
３１、３２ 端子
１２０〜１２２ 分周回路
１３１ ラッチ回路
１３２ 選択回路
【技術分野】
【０００１】
本発明は、モータの回転速度制御回路に関する。
【背景技術】
【０００２】
モータの回転速度を制御する方式として、回転速度に応じた周波数を有する速度パルス信号と目標回転速度に応じた周波数を有する基準パルス信号との周期差を利用する速度ディスクリミネータ（弁別器）方式が知られている。
ここで、速度ディスクリミネータ方式で回転速度を制御する、一般的なモータ駆動回路の構成の一例を図５に示す。図５に示されているモータ駆動回路１ｂにおいて、速度ディスクリミネータに相当する周期差検出回路１５には、速度パルス信号ＦＧおよび基準パルス信号ＰＬｒｅｆが入力されている。
【０００３】
速度パルス信号ＦＧの周波数が基準パルス信号ＰＬｒｅｆの周波数より高い場合、すなわち、モータの回転速度が目標回転速度より速い場合には、周期差検出回路１５は、減速用の誤差パルス信号ＰＬｄｅｃを出力する。
一方、速度パルス信号ＦＧの周波数が基準パルス信号ＰＬｒｅｆの周波数より低い場合、すなわち、モータの回転速度が目標回転速度より遅い場合には、周期差検出回路１５は、加速用の誤差パルス信号ＰＬａｃｃを出力する。
【０００４】
例えば、特許文献１の図１１では、誤差パルス信号ＰＬｄｅｃおよびＰＬａｃｃにそれぞれ相当する出力パルス信号Ｐｏ１およびＰｏ２を出力する速度ディスクリミネータが開示されている。また、周期差検出回路１５は、それぞれの場合の周期差を基準クロックＣＬＫでカウントし、デジタル値である誤差カウント値ＣＮｄｅｃまたはＣＮａｃｃを出力する構成とすることもできる。例えば、特許文献２の図１、図５、および図６では、周期差（偏差）に対応するデジタル値を出力する偏差検出回路を備えたモータ制御回路が開示されている。
【０００５】
このようにして、モータの回転速度と目標回転速度との速度差を、速度パルス信号と基準パルス信号との周期差として検出することによって、モータの回転速度を制御することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１００５９７号公報
【特許文献２】特開２００８−２５９３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図５に示したモータ駆動回路１ｂにおいて、誤差信号生成回路１６は、上記の誤差パルス信号や誤差カウント値に応じて誤差信号ＥＲＲを出力する。そして、ＰＷＭ（Pulse Width Modulation：パルス幅変調）回路１８は、誤差信号ＥＲＲに応じたデューティ比のＰＷＭ信号を出力回路１９に供給する。
しかしながら、速度パルス信号と基準パルス信号との周期差をＰＷＭ信号のデューティ比に直接反映させた場合には、目標回転速度付近においてモータの回転速度が安定しない場合がある。そのため、誤差信号ＥＲＲを積分したうえでＰＷＭ回路１８に入力する積分回路１７が必要となる。積分回路１７は、回路規模が大きく、また部品点数を増大させる要因となるため、モータ駆動回路１ｂの回路面積を大きくする要因となっていた。
【課題を解決するための手段】
【０００８】
前述した課題を解決する主たる本発明は、モータの回転速度に応じた周波数を有する速度パルス信号と前記モータの目標回転速度に応じた周波数を有する基準パルス信号との周期差を第１のクロックでカウントした第１のカウント値を出力する第１の周期差検出回路と、前記速度パルス信号と前記基準パルス信号との周期差を前記第１のカウント値に応じた周波数の第２のクロックでカウントした第２のカウント値を出力する第２の周期差検出回路と、前記第２のカウント値に応じたデューティ比のパルス幅変調信号を生成し、前記モータの駆動電流を出力する出力回路に供給するパルス幅変調回路と、を有することを特徴とするモータの回転速度制御回路である。
【０００９】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１０】
本発明によれば、積分回路を用いることなくモータの回転速度を安定させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態におけるモータ駆動回路全体の構成を示すブロック図である。
【図２】クロック出力回路１２およびクロック選択回路１３の具体的な構成の一例を示す回路ブロック図である。
【図３】モータの回転速度が目標回転速度より速い場合の周期差検出回路の動作を説明する図である。
【図４】モータの回転速度が目標回転速度より遅い場合の周期差検出回路の動作を説明する図である。
【図５】誤差信号を積分する積分回路を備えた一般的なモータ駆動回路全体の構成の一例を示すブロック図である。
【発明を実施するための形態】
【００１２】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１３】
＝＝＝モータ駆動回路全体の構成＝＝＝
以下、図１を参照して、本発明の一実施形態におけるモータ駆動回路全体の構成について説明する。
図１に示されているモータ駆動回路１ａは、モータ９を駆動するための回路であり、端子３１および３２を備えた集積回路として構成されている。また、モータ駆動回路１ａは、周期差検出回路１１、クロック出力回路１２、クロック選択回路１３、カウンタ回路１４、誤差信号生成回路１６、ＰＷＭ回路１８、および出力回路１９を含んで構成されている。
【００１４】
周期差検出回路１１には、基準クロックＣＬＫ、速度パルス信号ＦＧ、および基準パルス信号ＰＬｒｅｆが入力されている。また、周期差検出回路１１から出力される誤差カウント値ＣＮｄｉｆおよびカウント終了信号ＣＮＥは、クロック選択回路１３に入力されている。さらに、周期差検出回路１１から出力される誤差パルス信号ＰＬｄｅｃおよびＰＬａｃｃは、カウンタ回路１４に入力されている。
【００１５】
クロック出力回路１２には、基準クロックＣＬＫが入力され、クロック出力回路１２から出力されるクロックＣＫ０ないしＣＫ３は、クロック選択回路１３に入力されている。また、クロック選択回路１３から出力される選択クロックＣＫｓｅｌは、カウンタ回路１４に入力されている。さらに、カウンタ回路１４から出力される誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃは、誤差信号生成回路１６に入力されている。
【００１６】
誤差信号生成回路１６からＰＷＭ回路１８には、誤差信号ＥＲＲが入力されている。また、ＰＷＭ回路１８から出力回路１９には、ＰＷＭ信号が入力されている。そして、出力回路１９には、端子３１および３２を介してモータ９が接続されている。
【００１７】
＝＝＝クロック出力回路およびクロック選択回路の構成＝＝＝
以下、図２を参照して、クロック出力回路１２およびクロック選択回路１３のさらに具体的な構成について説明する。
クロック出力回路１２は、例えば分周回路１２０ないし１２２を含んで構成されている。また、分周回路１２２には、基準クロックＣＬＫが入力されている。さらに、分周回路１２２、１２１、および１２０は、それぞれの出力信号が次段の分周回路に入力されるように、当該順序で直列に接続されている。そして、クロック出力回路１２からは、分周回路１２０ないし１２２の出力信号がそれぞれクロックＣＫ０ないしＣＫ２として出力されるとともに、基準クロックＣＬＫがクロックＣＫ３として出力されている。
【００１８】
クロック選択回路１３は、例えばラッチ回路１３１および選択回路１３２を含んで構成されている。また、ラッチ回路１３１のＤ入力（データ入力）には、誤差カウント値ＣＮｄｉｆの上位２ビット（最上位ビットから２ビット）が入力され、ＣＫ入力（クロック入力）には、カウント終了信号ＣＮＥが入力されている。さらに、選択回路１３２は、４入力１出力のマルチプレクサとして構成されており、選択制御入力には、ラッチ回路１３１の出力信号Ｑが入力され、Ｑ＝０ないし３に対応するデータ入力には、それぞれクロックＣＫ０ないしＣＫ３が入力されている。そして、クロック選択回路１３からは、選択回路１３２の出力信号が選択クロックＣＫｓｅｌとして出力されている。
【００１９】
＝＝＝モータ駆動回路の動作＝＝＝
次に、図１ないし図４を適宜参照して、本実施形態におけるモータ駆動回路の動作について説明する。
速度パルス信号ＦＧは、例えば、ホール素子などの位置検出素子を用いてロータ（回転子）の位置を検出することによって生成することができ、その周波数がモータ９の回転速度を示している。また、センサレス方式のモータ駆動回路においては、駆動コイルに発生する逆起電圧を利用してロータの位置を検出し、速度パルス信号ＦＧを生成することができる。一方、基準パルス信号ＰＬｒｅｆは、その周波数がモータ９の目標回転速度を示し、例えば、外部から直接入力される。さらに、分周回路やカウンタ回路などを用いて、基準パルス信号ＰＬｒｅｆを生成することもできる。
【００２０】
周期差検出回路１１（第１の周期差検出回路）は、速度パルス信号ＦＧの周期Ｔｆｇと基準パルス信号ＰＬｒｅｆの周期Ｔｒｅｆとの差を基準クロックＣＬＫ（第１のクロック）でカウントし、誤差カウント値ＣＮｄｉｆ（第１のカウント値）を出力する。例えば、速度パルス信号ＦＧおよび基準パルス信号ＰＬｒｅｆをそれぞれ２分周したＦＧ２信号およびＰＬｒｅｆ２信号がハイ・レベルとなる期間の差をカウントすることによって、誤差カウント値ＣＮｄｉｆを出力することができる。また、周期差検出回路１１は、誤差カウント値ＣＮｄｉｆのカウントを終了する度に、当該タイミングを示すカウント終了信号ＣＮＥを出力する。
【００２１】
また、例えば、ＦＧ２信号がハイ・レベルとなる期間を基準クロックＣＬＫでカウントしたカウント値と、周期Ｔｒｅｆに基準クロックＣＬＫの周波数ｆｒｅｆを乗じた値（Ｔｒｅｆ×ｆｒｅｆ）との差を誤差カウント値ＣＮｄｉｆとして出力することもできる。なお、この場合には、基準パルス信号ＰＬｒｅｆの周期Ｔｒｅｆを用いるものの、実際に基準パルス信号ＰＬｒｅｆが周期差検出回路１１に入力される必要はない。
【００２２】
さらに、例えば、図３および図４に示したように、ＦＧ２信号の立ち上がりエッジから周期Ｔｒｅｆの期間だけハイ・レベルとなるＰＬｒｅｆ２信号を生成し、ＦＧ２信号およびＰＬｒｅｆ２信号から誤差パルス信号ＰＬｄｅｃおよびＰＬａｃｃを生成してもよい。この場合、このようなＰＬｒｅｆ２信号を生成する回路は、論理回路で構成することができる。また、誤差パルス信号ＰＬｄｅｃおよびＰＬａｃｃの立ち下がりエッジを検出することによって、当該タイミングを示すカウント終了信号ＣＮＥを出力することができる。そして、誤差パルス信号ＰＬｄｅｃおよびＰＬａｃｃを基準クロックＣＬＫでカウントすることによって、誤差カウント値ＣＮｄｉｆを出力することができる。
【００２３】
クロック出力回路１２は、直列に接続された分周回路１２０ないし１２２を用いて、基準クロックＣＬＫからクロックＣＫ０ないしＣＫ３（複数の第３のクロック）を生成して出力する。一例として、分周回路１２０ないし１２２の分周比をいずれも２とすると、クロックＣＫ０ないしＣＫ３の周波数は、それぞれｆｒｅｆ／８、ｆｒｅｆ／４、ｆｒｅｆ／２、ｆｒｅｆとなる。
【００２４】
クロック選択回路１３のラッチ回路１３１は、カウント終了信号ＣＮＥのタイミングごとに、誤差カウント値ＣＮｄｉｆの上位２ビットをラッチする。したがって、ラッチ回路１３１の出力信号Ｑは、次に周期差検出回路１１が誤差カウント値ＣＮｄｉｆのカウントを終了するまでの間保持され、変化しない。また、選択回路１３２は、ラッチ回路１３１の２ビットの出力信号Ｑに応じて、クロックＣＫ０ないしＣＫ３から１つを選択して、選択クロックＣＫｓｅｌ（第２のクロック）として出力する。したがって、選択クロックＣＫｓｅｌの周波数は、誤差カウント値ＣＮｄｉｆが小さいほど低くなる。
【００２５】
カウンタ回路１４は、速度パルス信号ＦＧの周期Ｔｆｇと基準パルス信号ＰＬｒｅｆの周期Ｔｒｅｆとの差を選択クロックＣＫｓｅｌでカウントし、誤差カウント値ＣＮｄｅｃまたはＣＮａｃｃ（第２のカウント値）を出力する。なお、本実施形態では、カウンタ回路１４は、周期差検出回路１１から入力される誤差パルス信号ＰＬｄｅｃまたはＰＬａｃｃをそれぞれカウントすることによって、誤差カウント値ＣＮｄｅｃまたはＣＮａｃｃを出力するものとする。したがって、周期差検出回路１１の一部およびカウンタ回路１４が第２の周期差検出回路に相当する。
【００２６】
誤差信号生成回路１６は、誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃに応じて誤差信号ＥＲＲを出力する。また、ＰＷＭ回路１８は、誤差信号ＥＲＲに応じたデューティ比のＰＷＭ信号を生成し、出力回路１９に供給する。そして、出力回路１９は、ＰＷＭ信号に応じてモータ９の駆動コイルに駆動電流を供給する。
【００２７】
例えば、特許文献２の図５と同様に、誤差信号ＥＲＲを電圧信号として出力し、三角波と比較することによってＰＷＭ信号を生成することができる。また、例えば、特許文献２の図６と同様に、誤差信号ＥＲＲをアップダウンカウンタのカウント値として出力し、所定のデジタル値と比較することによってＰＷＭ信号を生成することもできる。
【００２８】
このようにして、モータ駆動回路１ａは、速度パルス信号ＦＧと基準パルス信号ＰＬｒｅｆとの周期差を選択クロックＣＫｓｅｌでカウントし、誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃに応じたデューティ比のＰＷＭ信号を生成する。ここで、選択クロックＣＫｓｅｌは、当該周期差を基準クロックＣＬＫでカウントした誤差カウント値ＣＮｄｉｆが小さいほど、周波数が低くなるように選択されている。したがって、積分回路１７を備えたモータ駆動回路１ｂと同様に、モータ９の回転速度と目標回転速度との速度差が小さいほど、誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃが小さくなるため、ＰＷＭ信号のデューティ比の変動は小さくなる。
【００２９】
前述したように、モータ駆動回路１ａにおいて、速度パルス信号ＦＧと基準パルス信号ＰＬｒｅｆとの周期差を、誤差カウント値ＣＮｄｉｆが小さいほど周波数が低くなるように選択された選択クロックＣＫｓｅｌでカウントし、誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃに応じたデューティ比のＰＷＭ信号を生成することによって、積分回路を用いることなくモータ９の回転速度を安定させることができる。
【００３０】
また、互いに周波数が異なるクロックＣＫ０ないしＣＫ３から、誤差カウント値ＣＮｄｉｆに応じて選択クロックＣＫｓｅｌを選択することによって、誤差カウント値ＣＮｄｉｆが小さいほど選択クロックＣＫｓｅｌの周波数を低くすることができる。
【００３１】
また、誤差カウント値ＣＮｄｉｆのカウントが終了する度に、誤差カウント値ＣＮｄｉｆの上位２ビットをラッチすることによって、当該ラッチされた上位２ビットに応じて、次に誤差カウント値ＣＮｄｅｃまたはＣＮａｃｃのカウントに用いる選択クロックＣＫｓｅｌを選択することができる。
【００３２】
また、直列に接続された分周回路１２０ないし１２２を用いて、基準クロックＣＬＫから順次周波数が低くなるクロックＣＫ０ないしＣＫ３を生成することができる。
【００３３】
また、誤差カウント値ＣＮｄｅｃおよびＣＮａｃｃに応じたデューティ比のＰＷＭ信号を出力回路１９に供給することによって、当該ＰＷＭ信号に応じてモータ９に供給される駆動電流を制御し、モータ９の回転速度を安定して制御することができる。
【００３４】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。
【００３５】
上記実施形態では、第１のカウント値の上位２ビットに応じて、周波数が順次１／２となる４つの第３のクロックから第２のクロックを選択しているが、これに限定されるものではない。例えば、モータ駆動回路１ａにおいて、分周回路１２０ないし１２２の各分周比や、ラッチ回路１３１がラッチする誤差カウント値ＣＮｄｉｆの上位ビット数、選択回路１３２の選択制御入力とデータ入力との対応関係などを適宜変更してもよい。これらを変更することによって、図５に示したモータ駆動回路１ｂにおいて、積分回路１７の時定数を変更した場合と同様に、モータ９の回転速度の安定性や目標回転速度への収束速度を調整することができる。
【００３６】
上記実施形態では、速度パルス信号ＦＧと基準パルス信号ＰＬｒｅｆとの周期差が大きいほど、誤差カウント値ＣＮｄｉｆが大きくなる関係となっているが、これに限定されるものではない。例えば、誤差パルス信号ＰＬｄｅｃまたはＰＬａｃｃがハイ・レベルの間、所定の値から基準クロックＣＬＫでカウントダウンすることによって、周期差が大きいほど小さくなる誤差カウント値ＣＮｄｉｆを出力することもできる。なお、この場合には、上記実施形態とは反対に、誤差カウント値ＣＮｄｉｆが小さいほど周波数が高くなるように選択クロックＣＫｓｅｌを選択する必要がある。
【符号の説明】
【００３７】
１ａ、１ｂ モータ駆動回路
９ モータ
１１、１５ 周期差検出回路
１２ クロック出力回路
１３ クロック選択回路
１４ カウンタ回路
１６ 誤差信号生成回路
１７ 積分回路
１８ ＰＷＭ（パルス幅変調）回路
１９ 出力回路
３１、３２ 端子
１２０〜１２２ 分周回路
１３１ ラッチ回路
１３２ 選択回路
【特許請求の範囲】
【請求項１】
モータの回転速度に応じた周波数を有する速度パルス信号と前記モータの目標回転速度に応じた周波数を有する基準パルス信号との周期差を第１のクロックでカウントした第１のカウント値を出力する第１の周期差検出回路と、
前記速度パルス信号と前記基準パルス信号との周期差を前記第１のカウント値に応じた周波数の第２のクロックでカウントした第２のカウント値を出力する第２の周期差検出回路と、
前記第２のカウント値に応じたデューティ比のパルス幅変調信号を生成し、前記モータの駆動電流を出力する出力回路に供給するパルス幅変調回路と、
を有することを特徴とするモータの回転速度制御回路。
【請求項２】
互いに周波数が異なる複数の第３のクロックを出力するクロック出力回路と、
前記第１のカウント値に応じて前記複数の第３のクロックから１つを選択して前記第２のクロックとして出力するクロック選択回路と、
をさらに有することを特徴とする請求項１に記載のモータの回転速度制御回路。
【請求項３】
前記クロック選択回路は、
前記第１の周期差検出回路が前記第１のカウント値のカウントを終了する度に、当該第１のカウント値の最上位ビットから所定のビット数の上位ビットを保持するラッチ回路と、
前記ラッチ回路に保持されている前記上位ビットに応じて前記複数の第３のクロックから１つを選択する選択回路と、
を含むことを特徴とする請求項２に記載のモータの回転速度制御回路。
【請求項４】
前記クロック出力回路は、前記第１のクロックを分周して前記複数の第３のクロックを出力する分周回路を含むことを特徴とする請求項２または請求項３に記載のモータの回転速度制御回路。
【請求項１】
モータの回転速度に応じた周波数を有する速度パルス信号と前記モータの目標回転速度に応じた周波数を有する基準パルス信号との周期差を第１のクロックでカウントした第１のカウント値を出力する第１の周期差検出回路と、
前記速度パルス信号と前記基準パルス信号との周期差を前記第１のカウント値に応じた周波数の第２のクロックでカウントした第２のカウント値を出力する第２の周期差検出回路と、
前記第２のカウント値に応じたデューティ比のパルス幅変調信号を生成し、前記モータの駆動電流を出力する出力回路に供給するパルス幅変調回路と、
を有することを特徴とするモータの回転速度制御回路。
【請求項２】
互いに周波数が異なる複数の第３のクロックを出力するクロック出力回路と、
前記第１のカウント値に応じて前記複数の第３のクロックから１つを選択して前記第２のクロックとして出力するクロック選択回路と、
をさらに有することを特徴とする請求項１に記載のモータの回転速度制御回路。
【請求項３】
前記クロック選択回路は、
前記第１の周期差検出回路が前記第１のカウント値のカウントを終了する度に、当該第１のカウント値の最上位ビットから所定のビット数の上位ビットを保持するラッチ回路と、
前記ラッチ回路に保持されている前記上位ビットに応じて前記複数の第３のクロックから１つを選択する選択回路と、
を含むことを特徴とする請求項２に記載のモータの回転速度制御回路。
【請求項４】
前記クロック出力回路は、前記第１のクロックを分周して前記複数の第３のクロックを出力する分周回路を含むことを特徴とする請求項２または請求項３に記載のモータの回転速度制御回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−１８８５４７（Ｐ２０１１−１８８５４７Ａ）
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願番号】特願２０１０−４８０８９（Ｐ２０１０−４８０８９）
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
【公開日】平成２３年９月２２日（２０１１．９．２２）
【国際特許分類】
【出願日】平成２２年３月４日（２０１０．３．４）
【出願人】（３１１００３７４３）オンセミコンダクター・トレーディング・リミテッド (166)
【Ｆターム（参考）】
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