リミッタ回路
【課題】出力電圧のレベルを精度良く制限可能なリミッタ回路を提供する。
【解決手段】リミッタ回路は、定電流源と、定電流源に接続されるとともに差動対を構成する第１トランジスタ及び第２トランジスタとを備える差動入力回路と、第１トランジスタの第１制御電極及び第２トランジスタの第２制御電極の夫々に印加された電圧の差に応じた出力電圧を生成する出力電圧生成回路と、第１制御電極と第２制御電極との電圧レベルを一致させるべく、出力電圧に応じた帰還電圧を第２制御電極に印加する帰還回路と、第１制御電極または第２制御電極の何れか一方に印加される入力電圧の変化に応じて出力電圧のレベルが変化すると、第１トランジスタまたは第２トランジスタの定電流源とは接続されていない側の電極のうち何れか小さい電流が流れる一方の電極から、出力電圧のレベルに応じた第１電流を吸い込むシンク電流回路と、を備える。
【解決手段】リミッタ回路は、定電流源と、定電流源に接続されるとともに差動対を構成する第１トランジスタ及び第２トランジスタとを備える差動入力回路と、第１トランジスタの第１制御電極及び第２トランジスタの第２制御電極の夫々に印加された電圧の差に応じた出力電圧を生成する出力電圧生成回路と、第１制御電極と第２制御電極との電圧レベルを一致させるべく、出力電圧に応じた帰還電圧を第２制御電極に印加する帰還回路と、第１制御電極または第２制御電極の何れか一方に印加される入力電圧の変化に応じて出力電圧のレベルが変化すると、第１トランジスタまたは第２トランジスタの定電流源とは接続されていない側の電極のうち何れか小さい電流が流れる一方の電極から、出力電圧のレベルに応じた第１電流を吸い込むシンク電流回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リミッタ回路に関する。
【背景技術】
【０００２】
入力電圧の変化に応じた出力電圧を生成するとともに、出力電圧の振幅レベルを制限するために、リミッタ回路が用いられることがある（例えば、特許文献１参照）。図５は、リミッタ回路の構成例を示す図である。リミッタ回路２００は、入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを出力するとともに、出力電圧Ｖｏｕｔの振幅レベルを制限する回路である。リミッタ回路２００は、増幅回路３００、電圧源３０１、及びダイオード３０２，３０３を含んで構成される。増幅回路３００は、入力電圧Ｖｉｎを増幅して出力電圧Ｖｏｕｔとして出力する。ダイオード３０２は、カソードに出力電圧Ｖｏｕｔが印加され、アノードに電圧源３０１の電圧Ｖｍが印加される。一方、ダイオード３０３は、アノードに出力電圧Ｖｏｕｔが印加され、カソードに電圧Ｖｍが印加される。このため、例えば出力電圧Ｖｏｕｔのレベルが、電圧Ｖｍからダイオード３０３の順方向電圧Ｖｆだけ高いレベルとなると、ダイオード３０３はオンする。一方、出力電圧Ｖｏｕｔのレベルが、電圧Ｖｍからダイオード３０２の順方向電圧Ｖｆだけ低いレベルとなると、ダイオード３０２はオンする。したがって、出力電圧Ｖｏｕｔのレベルは、Ｖｍ−ＶｆからＶｍ＋Ｖｆまでの範囲で制限されることとなる。
【特許文献１】特開平７−７４５６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
リミッタ回路２００は、前述のようにダイオード３０２，３０３を用いて出力電圧Ｖｏｕｔの振幅レベルを制限しているが、一般にダイオード３０２，３０３の順方向電圧Ｖｆは、製造バラツキや温度により変化する。このため、出力電圧Ｖｏｕｔのレベルを精度良く制限することが難しいという問題があった。
【０００４】
本発明は上記課題を鑑みてなされたものであり、出力電圧のレベルを精度良く制限可能なリミッタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の一つの側面に係るリミッタ回路は、定電流源と、前記定電流源に接続されるとともに差動対を構成する第１トランジスタ及び第２トランジスタとを備える差動入力回路と、前記第１トランジスタの第１制御電極及び前記第２トランジスタの第２制御電極の夫々に印加された電圧の差に応じた出力電圧を生成する出力電圧生成回路と、前記第１制御電極と前記第２制御電極との電圧レベルを一致させるべく、前記出力電圧に応じた帰還電圧を前記第２制御電極に印加する帰還回路と、前記第１制御電極または前記第２制御電極の何れか一方に印加される入力電圧の変化に応じて前記出力電圧のレベルが変化すると、前記第１トランジスタまたは前記第２トランジスタの前記定電流源とは接続されていない側の電極のうち何れか小さい電流が流れる一方の電極から、前記出力電圧のレベルに応じた第１電流を吸い込むシンク電流回路と、を備えることを特徴とする。
【発明の効果】
【０００６】
出力電圧のレベルを精度良く制限可能なリミッタ回路を提供することができる。
【発明を実施するための最良の形態】
【０００７】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【０００８】
図１は、本発明の一実施形態であるリミッタ回路１０の構成を示す図である。リミッタ回路１０は、入力電圧Ｖｉｎに応じて出力電圧Ｖｏｕｔを変化させるとともに、出力電圧Ｖｏｕｔの振幅を制限する回路である。なお、本実施形態のリミッタ回路１０は、例えば、マイク（不図示）から入力される音声信号を増幅するとともに、増幅された音声信号の振幅レベルを制限する際に用いられる。また、リミッタ回路１０は、バッファ回路２０、リミット電圧生成回路２１、バイアス電流生成回路２２、シンク電流回路２３、及びクリップ検出回路２４を含んで構成される。
【０００９】
バッファ回路２０は、例えばマイク（不図示）から入力される音声の変化に応じた入力電圧Ｖｉｎに基づいて、例えばパワーアンプ等（不図示）を駆動できるような出力電圧Ｖｏｕｔを出力する回路である。なお、本実施形態における入力電圧Ｖｉｎは、電圧Ｖｍを中心に正弦波状に変化する電圧であることとする。
【００１０】
リミット電圧生成回路２１は、電圧源１１及び抵抗１２，１３とともに出力電圧Ｖｏｕｔのレベルを制限するための電圧を生成する回路である。また、リミット電圧生成回路２１は、抵抗３０，３１、電圧源３２、及びオペアンプ３３を含んで構成される。抵抗３０の一端と抵抗３１の一端とが接続されるノードは、オペアンプ３３の反転入力端子に接続され、抵抗３１の他端はオペアンプ３３の出力端子に接続されている。したがって、抵抗３０，３１、及ぶオペアンプ３３は、反転増幅回路を構成することとなる。また、抵抗３０の他端には、電圧源１１の電圧Ｖｍが抵抗１２，１３により分圧された電圧ＶＡ（第１電圧）が印加され、オペアンプ３３の非反転入力端子には電圧源３２より電圧Ｖｍが印加される。また、本実施形態では、抵抗３０，３１の夫々の抵抗値が同じであることとする。このため、オペアンプ３３からは、電圧ＶＡと電圧Ｖｍとの差を電圧源３２の電圧Ｖｍを中心に反転させた際に生成される電圧ＶＢ（第２電圧）が出力されることとなる。
【００１１】
バイアス電流生成回路２２は、シンク電流回路２３、クリップ検出回路２４を動作させるためのバイアス電流Ｉｂを生成する回路である。本実施形態のバイアス電流生成回路２２は、例えば、バンドギャップ基準電圧回路（不図示）から出力される基準電圧に基づいて、温度補償されたバイアス電流Ｉｂを生成することとする。
【００１２】
シンク電流回路２３は、入力される電圧ＶＡ，ＶＢとバッファ回路２０の出力電圧Ｖｏｕｔとを比較し、出力電圧Ｖｏｕｔのレベルが電圧ＶＡと電圧ＶＢとの間に制限されるようバッファ回路２０を制御する回路である。具体的には、シンク電流回路２３は、出力電圧Ｖｏｕｔが低下した際には、出力電圧Ｖｏｕｔが電圧ＶＡのレベルで制限されるよう、バッファ回路２０から電流Ｉｓ１（第１電流）を吸い込む。一方、シンク電流回路２３は、出力電圧Ｖｏｕｔが上昇した際には、出力電圧Ｖｏｕｔが電圧ＶＢのレベルで制限されるよう、バッファ回路２０から電流Ｉｓ２（第２電流）を吸い込む。
【００１３】
クリップ検出回路２４は、入力される電圧ＶＡ，ＶＢと出力電圧Ｖｏｕｔとに基づいて、出力電圧Ｖｏｕｔがクリップしたか否か、すなわち、出力電圧Ｖｏｕｔに所定の歪が発生したか否かを示すクリップ信号Ｖｃを出力する回路である。本実施形態では、クリップ検出回路２４が、出力電圧Ｖｏｕｔがクリップしたことを検出する場合、ローレベル（以下、Ｌレベル）のクリップ信号Ｖｃを出力し、出力電圧Ｖｏｕｔがクリップしていないことを検出する場合、ハイレベル（以下、Ｈレベル）のクリップ信号Ｖｃを出力する。
【００１４】
図２は、バッファ回路２０の構成の一例を示す図である。バッファ回路２０は、ＮＰＮトランジスタＱ１〜Ｑ３、ＰＮＰトランジスタＱ４，Ｑ５、及び電流源５０，５１からなるオペアンプ６０と、信号線６１とを含んで構成される。なお、電流源５０が本発明の定電流源に相当し、ＮＰＮトランジスタＱ１，Ｑ２が本発明の第１トランジスタ，第２トランジスタの夫々に相当し、ＮＰＮトランジスタＱ３、ＰＮＰトランジスタＱ４，Ｑ５、及び電流源５１が本発明の出力電圧生成回路に相当し、信号線６１が本発明の帰還回路に相当する。
【００１５】
オペアンプ６０において、ＮＰＮトランジスタＱ１，Ｑ２、ＰＮＰトランジスタＱ４，Ｑ５、及び電流源５０は差動増幅回路を構成する。このため、ＮＰＮトランジスタＱ１のベース電圧がＮＰＮトランジスタＱ２のベース電圧より高くなると、ＮＰＮトランジスタＱ２のコレクタ電圧は上昇する。ＮＰＮトランジスタＱ２のコレクタにはＮＰＮトランジスタＱ３のベースが接続されており、ＮＰＮトランジスタＱ３と及び電流源５１は、エミッタフォロワを構成する。したがって、ＮＰＮトランジスタＱ３のエミッタ電圧は、ＮＰＮトランジスタＱ２のコレクタ電圧の上昇に応じて上昇することとなる。一方、ＮＰＮトランジスタＱ１のベース電圧がＮＰＮトランジスタＱ２ベースの電圧より低くなると、ＮＰＮトランジスタＱ２のコレクタ電圧は低下する。この結果、ＮＰＮトランジスタＱ３エミッタの電圧も低下する。つまり、オペアンプ６０において、ＮＰＮトランジスタＱ１のベースが非反転入力端子に相当し、ＮＰＮトランジスタＱ２のベースが反転入力端子に相当する。また、本実施形態では、ＮＰＮトランジスタＱ３のエミッタから出力され、オペアンプ６０の出力に相当する出力電圧Ｖｏｕｔが、信号線６１を介してオペアンプ６０の非反転入力端子であるＮＰＮトランジスタＱ２のベースに印加されている。したがって、オペアンプ６０と信号線６１とは、ユニティゲインバッファを構成することとなる。つまり、本実施形態では、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎと等しい出力電圧Ｖｏｕｔが、オペアンプ６０の出力であるＮＰＮトランジスタＱ３のエミッタから出力されることとなる。なお、本実施形態においては、詳細は後述するが、出力電圧Ｖｏｕｔが所定レベルまで低下すると、ＮＰＮトランジスタＱ１のコレクタからは、電流Ｉｓ１がシンク電流回路２３に吸い込まれる。一方、出力電圧Ｖｏｕｔが所定レベルまで上昇すると、ＮＰＮトランジスタＱ２のコレクタからは、電流Ｉｓ２がシンク電流回路２３に吸い込まれる。
【００１６】
図３は、シンク電流回路２３、クリップ検出回路２４の構成の一例を示す図である。
【００１７】
シンク電流回路２３は、ＮＰＮトランジスタＱ１０、第１シンク電流生成回路７０、第２シンク電流生成回路７１を含んで構成される。ダイオード接続されたＮＰＮトランジスタＱ１０は、バイアス電流生成回路２２からのバイアス電流Ｉｂに応じた電圧を生成する。
【００１８】
第１シンク電流生成回路７０は、ＮＰＮトランジスタＱ１１，Ｑ３０，Ｑ３１、ＰＮＰトランジスタＱ２０〜Ｑ２３、及び抵抗８０〜８４を含んで構成される。ＮＰＮトランジスタＱ１１は、ＮＰＮトランジスタＱ１０とカレントミラーを構成するため、ＮＰＮトランジスタＱ１１にはバイアス電流Ｉｂに応じた電流が流れる。また、ＰＮＰトランジスタＱ２０及び抵抗８０と、ＰＮＰトランジスタＱ２１及び抵抗８１とはカレントミラーを構成するため、結果的にＰＮＰトランジスタＱ２１にはバイアス電流Ｉｂに応じた電流が流れることとなる。なお、抵抗８０，８１の夫々は、ＰＮＰトランジスタＱ２０，Ｑ２１の出力抵抗を増加させるためのエミッタ抵抗に相当する。出力電圧Ｖｏｕｔがベースに印加されるＰＮＰトランジスタＱ２２と、電圧ＶＡが抵抗８２を介してベースに印加されるＰＮＰトランジスタＱ２３とは差動対を構成する。また、ＰＮＰトランジスタＱ２２のコレクタには、ダイオード接続されたＮＰＮトランジスタＱ３０のベースが接続されている。ＮＰＮトランジスタＱ３０及び抵抗８３と、ＮＰＮトランジスタＱ３１及び抵抗８４とはカレントミラーを構成する。このため、本実施形態においては、出力電圧Ｖｏｕｔと、電圧ＶＡとの大小関係に応じてＮＰＮトランジスタＱ３１に生じる電流Ｉｓ１が変化することとなる。具体的には、例えば、出力電圧Ｖｏｕｔが電圧ＶＡより十分高い場合には、ＰＮＰトランジスタＱ２２がオフするため電流Ｉｓ１はゼロとなる。そして、出力電圧Ｖｏｕｔが電圧ＶＡより十分高い状態から低下すると、ＰＮＰトランジスタＱ２２はオンする。このため、電流Ｉｓ１は出力電圧Ｖｏｕｔの低下に応じて増加することとなる。なお、本実施形態では、出力電圧Ｖｏｕｔが低下し、例えば、電圧ＶＡより０．１Ｖ高い電圧である電圧ＶＰとなると、電流Ｉｓ１の電流値が定電流源５０の電流値に対して無視できないような大きさとなることとする。前述のように、ＮＰＮトランジスタＱ３１のコレクタは、バッファ回路２０のＰＮＰトランジスタＱ４のコレクタに接続されている。このため、ＮＰＮトランジスタＱ３１は、出力電圧Ｖｏｕｔの低下に応じて増加する電流Ｉｓ１をバッファ回路２０のＰＮＰトランジスタＱ４から吸い込むこととなる。なお、本実施形態における第１シンク電流生成回路７０は、出力電圧Ｖｏｕｔが電圧ＶＡとなると、バッファ回路２０の電流源５０の電流値と等しい電流値のＩｓ１を吸い込むよう設計されていることとする。また、抵抗８３，８４の夫々は、抵抗８０，８１と同様のエミッタ抵抗である。
【００１９】
第２シンク電流生成回路７１は、ＮＰＮトランジスタＱ１２，Ｑ４０〜Ｑ４３、ＰＮＰトランジスタＱ５０〜Ｑ５２、及び抵抗８５〜８９を含んで構成される。ＮＰＮトランジスタＱ１２は、ＮＰＮトランジスタＱ１０とカレントミラーを構成するため、ＮＰＮトランジスタＱ１２にはバイアス電流Ｉｂに応じた電流が流れる。電圧ＶＢが抵抗８５を介してベースに印加されるＮＰＮトランジスタＱ４０と、出力電圧Ｖｏｕｔがベースに印加されるＮＰＮトランジスタＱ４１とは差動対を構成する。ダイオード接続されたＰＮＰトランジスタＱ５０と、ダイオード接続されたＰＮＰトランジスタＱ５１及び抵抗８６とは、差動対を構成するＰＮＰトランジスタＱ４０，４１の夫々の負荷に対応する。また、ＰＮＰトランジスタＱ５１及び抵抗８６と、ＰＮＰトランジスタＱ５２及び抵抗８７とはカレントミラーを構成し、ダイオード接続されたＮＰＮトランジスタＱ４２及び抵抗８８と、ＮＰＮトランジスタＱ４３及び抵抗８９とはカレントミラーを構成する。このため、本実施形態においては、出力電圧Ｖｏｕｔと、電圧ＶＢとの大小関係に応じてＮＰＮトランジスタＱ４３に生じる電流Ｉｓ２が変化することとなる。具体的には、例えば、出力電圧Ｖｏｕｔが電圧ＶＢより十分低い場合には、ＮＰＮトランジスタＱ４１がオフするため電流Ｉｓ２はゼロとなる。そして、出力電圧Ｖｏｕｔが電圧ＶＢより十分低い状態から上昇すると、ＮＰＮトランジスタＱ４１はオンする。このため、電流Ｉｓ２は出力電圧Ｖｏｕｔの上昇に応じて増加することとなる。なお、本実施形態では、出力電圧Ｖｏｕｔが上昇し、例えば、電圧ＶＢより０．１Ｖ低い電圧である電圧ＶＱとなると、電流Ｉｓ２の電流値が定電流源５０の電流値に対して無視できないような大きさとなることとする。
【００２０】
前述のように、ＮＰＮトランジスタＱ４３のコレクタは、バッファ回路２０のＰＮＰトランジスタＱ５のコレクタに接続されている。このため、ＮＰＮトランジスタＱ４３は、出力電圧Ｖｏｕｔの上昇に応じて増加する電流Ｉｓ２をバッファ回路２０のＰＮＰトランジスタＱ５から吸い込むこととなる。なお、本実施形態における第２シンク電流生成回路７１は、出力電圧Ｖｏｕｔが電圧ＶＢとなると、バッファ回路２０の電流源５０の電流値と等しい電流値の電流Ｉｓ２を吸い込むことができるよう設計されていることとする。また、抵抗８６〜８９の夫々は、抵抗８０，８１と同様のエミッタ抵抗である。
【００２１】
クリップ検出回路２４は、第１電流生成回路７２、第２電流生成回路７３、及びクリップ信号生成回路７４を含んで構成される。
【００２２】
第１電流生成回路７２は、出力電圧Ｖｏｕｔの低下に応じて増加する電流Ｉｃ１（第３電流）を生成する回路であり、ＮＰＮトランジスタＱ１１、ＰＮＰトランジスタＱ２０，Ｑ２１，Ｑ２３，Ｑ６０、及び抵抗８０〜８２を含んで構成される。ＰＮＰトランジスタＱ２１からは、前述のように、バイアス電流Ｉｂに応じた電流が出力される。そして、出力電圧Ｖｏｕｔがベースに印加されるＰＮＰトランジスタＱ６０と、電圧ＶＡが抵抗８２を介してベースに印加されるＰＮＰトランジスタＱ２３とは差動対を構成する。このため、ＰＮＰトランジスタＱ６０が生成する電流Ｉｃ１は、出力電圧Ｖｏｕｔと電圧ＶＡとの差に応じて変化することとなる。具体的には、出力電圧Ｖｏｕｔが電圧ＶＡより十分高い場合、ＰＮＰトランジスタＱ６０はオフするため、電流Ｉｃ１はゼロとなる。また、本実施形態では、出力電圧Ｖｏｕｔが電圧ＶＡより十分高い状態から低下するとＰＮＰトランジスタＱ６０がオンするため、出力電圧Ｖｏｕｔの低下に応じて電流Ｉｃ１が増加する。
【００２３】
第２電流生成回路７３は、出力電圧Ｖｏｕｔの上昇に応じて増加する電流Ｉｃ２（第４電流）を生成する回路であり、ＮＰＮトランジスタＱ１２，Ｑ４０，Ｑ４１、ＰＮＰトランジスタＱ５０，Ｑ５１，Ｑ６１、及び抵抗８５，８６，９０を含んで構成される。ＰＮＰトランジスタＱ５１及び抵抗８６とＰＮＰトランジスタＱ６１及び抵抗９０とはカレントミラーを構成する。前述のよう、ＮＰＮトランジスタＱ１２にはバイアス電流Ｉｂに応じた電流が流れ、ＮＰＮトランジスタＱ４０とＮＰＮトランジスタＱ４１とは差動対を構成する。このため、出力電圧Ｖｏｕｔが電圧ＶＢより十分低い場合、ＮＰＮトランジスタＱ４１はオフし、電流Ｉｃ２はゼロとなる。また、本実施形態では、出力電圧Ｖｏｕｔが電圧ＶＢより十分低い状態から上昇するとＮＰＮトランジスタＱ４１がオンするため、出力電圧Ｖｏｕｔの上昇に応じて電流Ｉｃ２が増加する。
【００２４】
クリップ信号生成回路７４（比較回路）は、電流Ｉｃ１と電流Ｉｃ２とに基づいて、出力電圧Ｖｏｕｔがクリップしたか否かを示すクリップ信号Ｖｃを生成する回路である。クリップ信号生成回路７４は、ＭＯＳトランジスタＭ１、及び抵抗９１，９２を含んで構成される。抵抗９１の一端は、ＰＮＰトランジスタＱ６０，Ｑ６１の夫々のコレクタと接続されるため、抵抗９１の一端には、電流Ｉｃ１及び電流Ｉｃ２の和に応じた電圧が生成される。ＭＯＳトランジスタＭ１と抵抗９２とはインバータを構成し、ＭＯＳトランジスタＭ１のゲートは前述の抵抗９１の一端に接続されている。したがって、抵抗９１の一端の電圧Ｖｚがインバータのしきい値、すなわちＭＯＳトランジスタＭ１のしきい値電圧（第３電圧）より低い場合、インバータの出力はＨレベルとなる。一方、電圧Ｖｚがインバータのしきい値より高い場合、インバータの出力はＬレベルとなる。本実施形態のクリップ検出回路２４は、出力電圧Ｖｏｕｔが電圧ＶＡとなる際の電流Ｉｃ１、または、出力電圧Ｖｏｕｔが電圧ＶＢとなる際の電流Ｉｃ２に基づいて、ＮＭＯＳトランジスタＭ１がオンするよう、ＰＮＰトランジスタＱ６０，６１のサイズと、抵抗９１の抵抗値が定められていることとする。
【００２５】
＜＜リミッタ回路１０の動作＞＞
ここで、本実施形態におけるリミッタ回路１０の動作について、図４を参照しつつ説明する。なお、ここでは、バッファ回路２０に入力される入力電圧Ｖｉｎの最大電圧が電圧ＶＢより大きく、入力電圧Ｖｉｎの最小電圧が電圧ＶＡより小さくなる場合について説明する。
【００２６】
まず、時刻Ｔ１において入力電圧Ｖｉｎがバッファ回路２０に入力されると、バッファ回路２０はユニティゲインバッファとして動作するため、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎの上昇に応じて上昇する。そして、時刻Ｔ２に出力電圧Ｖｏｕｔが電圧ＶＱとなると、第２シンク電流生成回路７１が生成する電流Ｉｓ２の電流値が、定電流源５０の電流値に対して無視できない大きさとなる。ここで、バッファ回路２０における負帰還の影響を考慮しつつ、電流Ｉｓ２が定電流源５０対して無視できない場合のバッファ回路２０の動作について説明する。時刻Ｔ２では、入力電圧Ｖｉｎが上昇しているためＮＰＮトランジスタＱ１に流れる電流は増加する。これにより、ＰＮＰトランジスタＱ４に流れる電流も増加し、ＰＮＰトランジスタＱ４のベース電圧は低下することとなる。一方、出力電圧Ｖｏｕｔが時間遅れなく入力電圧Ｖｉｎと同様に変化することはないため、ＮＰＮトランジスタＱ１のベース電圧はＮＰＮトランジスタＱ２のベース電圧と比べ高くなる。この結果、ＮＰＮトランジスタＱ２に流れる電流は減少する。このため、ＮＰＮトランジスタＱ２に流れる電流は、ＮＰＮトランジスタＱ１に流れる電流より少なくなる。また、ＰＮＰトランジスタＱ５のベース電圧は、ＰＮＰトランジスタＱ４のベース電圧の低下とともに低下するが、前述のようにＮＰＮトランジスタＱ２に流れる電流は減少する。したがって、例えば、電流Ｉｓ２の電流値が無視できる程度に小さい場合は、ＰＮＰトランジスタＱ５に流れる電流が、ＮＰＮトランジスタＱ２に流れる電流と一致するよう、ＮＰＮトランジスタＱ２のコレクタ電圧が上昇することとなる。しかしながら、時刻Ｔ２において、第２シンク電流生成回路７１は、ＰＮＰトランジスタＱ５が出力する電流の一部を電流Ｉｓ２として吸い込む。このため、時刻Ｔ２にＮＰＮトランジスタＱ２が吸い込む電流が減少しても、ＰＮＰトランジスタＱ５のコレクタ電圧の上昇は抑制されることとなる。また、前述のように、ＮＰＮトランジスタＱ３及び電流源５１はエミッタフォロワを構成する。このため、出力電圧Ｖｏｕｔの上昇もＰＮＰトランジスタＱ５のコレクタ電圧と同様に抑制される。つまり、本実施形態においては、出力電圧Ｖｏｕｔが電圧ＶＱとなると、バッファ回路２０はユニティゲインバッファとして動作せず、第２シンク電流生成回路７１は出力電圧Ｖｏｕｔの変化を抑制する。
【００２７】
また、本実施形態の第２シンク電流生成回路７１は、出力電圧Ｖｏｕｔのレベルが上昇して電圧ＶＱとなった後、電流Ｉｓ２を更に増加させる。したがって、時刻Ｔ２以降において入力電圧Ｖｉｎの上昇に応じて出力電圧Ｖｏｕｔが上昇すると、出力電圧Ｖｏｕｔの変化は更に抑制されることとなる。
【００２８】
そして、時刻Ｔ３に出力電圧Ｖｏｕｔが電圧ＶＢとなると、前述のように、第２シンク電流生成回路７１は、バッファ回路２０の電流源５０の電流値と等しい電流Ｉｓ２を吸い込む。この結果、ＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ４には電流源５０の電流が全て流れ、ＰＮＰトランジスタＱ５からは、電流源５０の電流と等しい電流が第２シンク電流生成回路７１に出力されることとなる。つまり、時刻Ｔ３において、ＮＰＮトランジスタＱ２に流れる電流はゼロとなり、結果的にＮＰＮトランジスタＱ２はオフすることとなる。なお、本実施形態では、時刻Ｔ３における入力電圧Ｖｉｎを電圧Ｖｘとする。
【００２９】
時刻Ｔ３から時刻Ｔ４までは、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎは電圧Ｖｘより高くなる。前述のように、時刻Ｔ３において、ＮＰＮトランジスタＱ２はオフする。また、ＮＰＮトランジスタＱ１には、電流源５０の電流が全て流れる。したがって、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎが電圧Ｖｘより高くなる場合であっても、ＮＰＮトランジスタＱ１に流れる電流は変化することはない。このため、ＰＮＰトランジスタＱ４，Ｑ５の夫々に流れる電流も同様に変化することはない。この結果、時刻Ｔ３から時刻Ｔ４までの間においては、ＰＮＰトランジスタＱ５のコレクタ電圧と出力電圧Ｖｏｕｔは変化せず、出力電圧Ｖｏｕｔの上限は電圧ＶＢで制限されることとなる。つまり、時刻Ｔ３から時刻Ｔ４においては、オペアンプ６０の差動対に相当するＮＰＮトランジスタＱ１，Ｑ２のうち、ＮＰＮトランジスタＱ１しか動作していないこととなる。
【００３０】
時刻Ｔ４を経過すると、前述の時刻Ｔ２から時刻Ｔ３までの期間の動作とは逆に、入力電圧Ｖｉｎの低下に応じて出力電圧Ｖｏｕｔが低下する。出力電圧Ｖｏｕｔが低下すると、第２シンク電流生成回路７１が生成する電流Ｉｓ２も減少することとなる。そして、時刻Ｔ５以降においては、出力電圧Ｖｏｕｔは電圧ＶＱより低くなる。このため、第２シンク電流生成回路７１が生成する電流Ｉｓ２は、定電流源５０の電流値より十分小さくなる。この結果、時刻Ｔ５から後述する時刻Ｔ６までは、バッファ回路２０はユニティゲインバッファとして動作する。
【００３１】
時刻Ｔ６に、入力電圧Ｖｉｎの低下に応じて出力電圧Ｖｏｕｔが電圧ＶＰとなると、第１シンク電流生成回路７０は定電流源５０の電流値に対して無視できないような電流値の電流Ｉｓ１を生成する。ここで、時刻Ｔ６において、バッファ回路２０及び第１シンク電流生成回路７０の動作について詳述する。まず、時刻Ｔ６においては、入力電圧Ｖｉｎが低下しているため、ＮＰＮトランジスタＱ１に流れる電流はＮＰＮトランジスタＱ２に流れる電流より少なくなる。ここで、第１シンク電流生成回路７０の電流Ｉｓ１が十分小さい場合は、ＰＮＰトランジスタＱ４のベース電圧はＮＰＮトランジスタＱ１に流れる電流は減少に応じて上昇することとなる。しかしながら、時刻Ｔ６において電流Ｉｓ１の電流値は、前述のように無視できない程度大きくなるため、ＰＮＰトランジスタＱ４のベース電圧の上昇は抑制される。このため、ＰＮＰトランジスタＱ５のベース電圧の上昇も抑制される。したがって、例えば、電流Ｉｓ１が十分小さい場合と比較すると、ＰＮＰトランジスタＱ５のコレクタ電圧の低下も抑制されることとなる。この結果、出力電圧Ｖｏｕｔの低下も抑制される。また、時刻Ｔ６以降も入力電圧Ｖｉｎは低下しているため、入力電圧Ｖｉｎの低下に応じて出力電圧Ｖｏｕｔも低下する。この結果、第１シンク電流生成回路７０の電流Ｉｓ１が増加し、出力電圧Ｖｏｕｔの低下は更に抑制される。そして、時刻Ｔ７に、出力電圧Ｖｏｕｔが電圧ＶＡとなると、前述のように電流Ｉｓ１の電流値は、電流源５０の電流値となる。このため、ＰＮＰトランジスタＱ４には少なくとも電流Ｉｓ１が流れることとなる。この際に、ＰＮＰトランジスタＱ４とカレントミラーを構成するＰＮＰトランジスタＱ５は、少なくとも電流Ｉｓ１をＮＰＮトランジスタＱ２に供給すべく動作する。前述のように、時刻Ｔ７における電流Ｉｓ１の電流値は電流源５０の電流値と等しい。このため、結果的に、ＮＰＮトランジスタＱ２はオンし、ＮＰＮトランジスタＱ１はオフすることとなる。なお、ここでは、入力電圧Ｖｉｎの低下に応じて出力電圧Ｖｏｕｔが電圧ＶＡとなる際の入力電圧Ｖｉｎを電圧Ｖｙとする。
【００３２】
時刻Ｔ７から時刻Ｔ８までは、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎが電圧Ｖｙより低くなる。この場合、ＮＰＮトランジスタＱ１はオフし続けるため、結果的にＮＰＮトランジスタＱ１，Ｑ２に流れる電流は変化することはない。このため、ＰＮＰトランジスタＱ４，Ｑ５の夫々に流れる電流も同様に変化することはない。この結果、ＮＰＮトランジスタＱ２のコレクタ電圧と出力電圧Ｖｏｕｔは変化せず、出力電圧Ｖｏｕｔの下限は電圧ＶＡで制限されることとなる。
【００３３】
なお、時刻Ｔ８から時刻Ｔ９は、前述の時刻Ｔ６から時刻Ｔ７までの動作と逆に、入力電圧Ｖｉｎの上昇に応じて出力電圧Ｖｏｕｔが上昇する。そして、出力電圧Ｖｏｕｔが電圧ＶＰより高くなる時刻Ｔ９以降は、電流Ｉｓ１の電流値は、定電流源５０の電流値と比較して十分小さくなる。このため、バッファ回路２０はユニティゲインバッファとして動作することとなる。
【００３４】
また、本実施形態では、時刻Ｔ３〜時刻Ｔ４において出力電圧Ｖｏｕｔが電圧ＶＢとなり、時刻Ｔ７〜時刻Ｔ８において出力電圧Ｖｏｕｔが電圧ＶＡとなる。このため、時刻Ｔ３〜時刻Ｔ４、時刻Ｔ７〜時刻Ｔ８の期間に、クリップ検出回路２４は、出力信号Ｖｏｕｔがクリップしたことを示すＬレベルのクリップ信号Ｖｃを出力する。
【００３５】
以上に説明した構成からなる本実施形態のリミッタ回路１０の第１シンク電流生成回路７０は、出力電圧Ｖｏｕｔのレベルに応じた電流Ｉｓ１を生成する。そして、第１シンク電流生成回路７０は、ＮＰＮトランジスタＱ１のコレクタから電流Ｉｓ１を吸い込むため、バッファ回路２０の出力電圧Ｖｏｕｔの変化が抑制されることとなる。また、出力電圧Ｖｏｕｔが電圧ＶＰなると、電流Ｉｓ１の電流値は、定電流源５０の電流値に対して無視できないような電流値となる。このため、出力電圧Ｖｏｕｔが電圧ＶＰから低下するにつれて更に出力電圧Ｖｏｕｔの変化は抑制されることとなる。したがって、結果的に出力電圧Ｖｏｕｔの下限は、所定のレベルで制限されることなる。本実施形態では、出力電圧Ｖｏｕｔの下限を制限するに際し、例えばダイオードの順方向電圧等を用いていない。したがって、例えば温度が変化した際も精度よく出力電圧Ｖｏｕｔを制限可能である。
【００３６】
また、本実施形態のリミッタ回路１０では、出力電圧Ｖｏｕｔの低下に応じて増加する電流Ｉｓ１と、出力電圧Ｖｏｕｔの上昇に応じて低下する電流Ｉｓ２とが生成される。このため、バッファ回路２０の出力電圧Ｖｏｕｔの上昇及び低下の夫々が抑制されることとなる。また、出力電圧Ｖｏｕｔが電圧ＶＱとなると、電流Ｉｓ２の電流値は、定電流源５０の電流値に対して無視できないような電流値となる。このため、出力電圧Ｖｏｕｔが電圧ＶＱから上昇するにつれて更に出力電圧Ｖｏｕｔの変化は抑制されることとなる。したがって、結果的に出力電圧Ｖｏｕｔの上限は、所定のレベルで制限されることなる。この様に、本実施形態では、ダイオードを用いることなく、出力電圧Ｖｏｕｔの上限と下限を制限することが可能である。
【００３７】
また、本実施形態の第１シンク電流生成回路７０は、出力電圧Ｖｏｕｔが電圧ＶＡとなると、電流源５０の電流値と等しい電流値の電流Ｉｓ１を吸い込む。この結果、オペアンプ６０におけるＮＰＮトランジスタＱ１がオフすることとなる。このため、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎが更に低下した場合であっても、オペアンプ６０を構成するトランジスタの夫々に流れる電流は変化しないため、出力電圧Ｖｏｕｔの下限は電圧ＶＡで制限されることとなる。一方、本実施形態の第２シンク電流生成回路７１は、出力電圧Ｖｏｕｔが電圧ＶＢとなると、電流源５０の電流値と等しい電流値の電流Ｉｓ２を吸い込む。このため、ＮＰＮトランジスタＱ２がオフすることとなる。このため、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎが更に上昇した場合であっても、オペアンプ６０を構成するトランジスタの夫々に流れる電流は変化しないため、出力電圧Ｖｏｕｔの上限は電圧ＶＢで制限されることとなる。このように、本実施形態では、出力電圧Ｖｏｕｔの上限と下限を、電圧源１１、抵抗１２，１３、及びリミット電圧生成回路２１の生成する電圧ＶＡ，ＶＢで決定することが可能である。このため、ダイオードを用いた場合と比較すると、精度よくリミット電圧を決定することができる。また、本実施形態では、例えば、抵抗１２，１３の抵抗値を変化させることにより、容易に出力電圧Ｖｏｕｔを制限するための電圧ＶＡ，ＶＢを変更可能である。
【００３８】
また、本実施形態のクリップ検出回路２４は、出力電圧Ｖｏｕｔが電圧ＶＡまたは電圧ＶＢとなるとクリップ信号ＶｃをＨレベルからＬレベルへと変化させる。このため、本実施形態においては、論理レベルの信号の変化に基づいてクリップしたか否かを判別可能である。
【００３９】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４０】
例えば、本実施形態では、バッファ回路２０がユニティゲインバッファであるとしたがこれに限られるものでは無い。例えば、信号線６１の代わりに、出力電圧Ｖｏｕｔを分圧して、ＮＰＮトランジスタＱ２のベースに印加しても良い。
【００４１】
また、入力電圧Ｖｉｎがオペアンプ６０の非反転入力に相当するＮＰＮトランジスタＱ１のベースに印加されているが、これに限られるものでは無い。例えば、入力電圧Ｖｉｎを反転増幅して出力電圧Ｖｏｕｔとすべく、ＮＰＮトランジスタＱ１のベースには、所定の電圧を印加し、ＮＰＮトランジスタＱ２のベースに抵抗を介して入力電圧Ｖｉｎを印加する構成としても良い。なお、その際には、出力電圧ＶｏｕｔとＮＰＮトランジスタＱ２のベースとの間にも、反転増幅の利得を決定するための抵抗が必要となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態であるリミッタ回路１０の構成を示す図である。
【図２】バッファ回路２０の構成を示す図である。
【図３】シンク電流回路２３、リミット検出回路２４の構成を示す図である。
【図４】リミッタ１０の動作を説明するための図である。
【図５】リミッタ回路の一例を示す図である。
【符号の説明】
【００４３】
１０ リミッタ回路
１１，３２ 電圧源
１２，１３，３０，３１，８０〜９２ 抵抗
２０ バッファ回路
２１ リミット電圧生成回路
２２ バイアス電流生成回路
２３ シンク電流回路
２４ クリップ検出回路
３３，６０ オペアンプ
５０，５１ 電流源
６１ 信号線
７０ 第１シンク電流生成回路
７１ 第２シンク電流生成回路
７２ 第１電流生成回路
７３ 第２電流生成回路
７４ クリップ信号生成回路
Ｑ１〜Ｑ３，Ｑ１０〜Ｑ１２，Ｑ３０，Ｑ３１，Ｑ４０〜Ｑ４３ ＮＰＮトランジスタ
Ｑ４，Ｑ５，Ｑ２０〜Ｑ２３，Ｑ５０〜Ｑ５２，Ｑ６０，Ｑ６１ ＰＮＰトランジスタ
Ｍ１ ＮＭＯＳトランジスタ
【技術分野】
【０００１】
本発明は、リミッタ回路に関する。
【背景技術】
【０００２】
入力電圧の変化に応じた出力電圧を生成するとともに、出力電圧の振幅レベルを制限するために、リミッタ回路が用いられることがある（例えば、特許文献１参照）。図５は、リミッタ回路の構成例を示す図である。リミッタ回路２００は、入力電圧Ｖｉｎを増幅した出力電圧Ｖｏｕｔを出力するとともに、出力電圧Ｖｏｕｔの振幅レベルを制限する回路である。リミッタ回路２００は、増幅回路３００、電圧源３０１、及びダイオード３０２，３０３を含んで構成される。増幅回路３００は、入力電圧Ｖｉｎを増幅して出力電圧Ｖｏｕｔとして出力する。ダイオード３０２は、カソードに出力電圧Ｖｏｕｔが印加され、アノードに電圧源３０１の電圧Ｖｍが印加される。一方、ダイオード３０３は、アノードに出力電圧Ｖｏｕｔが印加され、カソードに電圧Ｖｍが印加される。このため、例えば出力電圧Ｖｏｕｔのレベルが、電圧Ｖｍからダイオード３０３の順方向電圧Ｖｆだけ高いレベルとなると、ダイオード３０３はオンする。一方、出力電圧Ｖｏｕｔのレベルが、電圧Ｖｍからダイオード３０２の順方向電圧Ｖｆだけ低いレベルとなると、ダイオード３０２はオンする。したがって、出力電圧Ｖｏｕｔのレベルは、Ｖｍ−ＶｆからＶｍ＋Ｖｆまでの範囲で制限されることとなる。
【特許文献１】特開平７−７４５６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
リミッタ回路２００は、前述のようにダイオード３０２，３０３を用いて出力電圧Ｖｏｕｔの振幅レベルを制限しているが、一般にダイオード３０２，３０３の順方向電圧Ｖｆは、製造バラツキや温度により変化する。このため、出力電圧Ｖｏｕｔのレベルを精度良く制限することが難しいという問題があった。
【０００４】
本発明は上記課題を鑑みてなされたものであり、出力電圧のレベルを精度良く制限可能なリミッタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の一つの側面に係るリミッタ回路は、定電流源と、前記定電流源に接続されるとともに差動対を構成する第１トランジスタ及び第２トランジスタとを備える差動入力回路と、前記第１トランジスタの第１制御電極及び前記第２トランジスタの第２制御電極の夫々に印加された電圧の差に応じた出力電圧を生成する出力電圧生成回路と、前記第１制御電極と前記第２制御電極との電圧レベルを一致させるべく、前記出力電圧に応じた帰還電圧を前記第２制御電極に印加する帰還回路と、前記第１制御電極または前記第２制御電極の何れか一方に印加される入力電圧の変化に応じて前記出力電圧のレベルが変化すると、前記第１トランジスタまたは前記第２トランジスタの前記定電流源とは接続されていない側の電極のうち何れか小さい電流が流れる一方の電極から、前記出力電圧のレベルに応じた第１電流を吸い込むシンク電流回路と、を備えることを特徴とする。
【発明の効果】
【０００６】
出力電圧のレベルを精度良く制限可能なリミッタ回路を提供することができる。
【発明を実施するための最良の形態】
【０００７】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【０００８】
図１は、本発明の一実施形態であるリミッタ回路１０の構成を示す図である。リミッタ回路１０は、入力電圧Ｖｉｎに応じて出力電圧Ｖｏｕｔを変化させるとともに、出力電圧Ｖｏｕｔの振幅を制限する回路である。なお、本実施形態のリミッタ回路１０は、例えば、マイク（不図示）から入力される音声信号を増幅するとともに、増幅された音声信号の振幅レベルを制限する際に用いられる。また、リミッタ回路１０は、バッファ回路２０、リミット電圧生成回路２１、バイアス電流生成回路２２、シンク電流回路２３、及びクリップ検出回路２４を含んで構成される。
【０００９】
バッファ回路２０は、例えばマイク（不図示）から入力される音声の変化に応じた入力電圧Ｖｉｎに基づいて、例えばパワーアンプ等（不図示）を駆動できるような出力電圧Ｖｏｕｔを出力する回路である。なお、本実施形態における入力電圧Ｖｉｎは、電圧Ｖｍを中心に正弦波状に変化する電圧であることとする。
【００１０】
リミット電圧生成回路２１は、電圧源１１及び抵抗１２，１３とともに出力電圧Ｖｏｕｔのレベルを制限するための電圧を生成する回路である。また、リミット電圧生成回路２１は、抵抗３０，３１、電圧源３２、及びオペアンプ３３を含んで構成される。抵抗３０の一端と抵抗３１の一端とが接続されるノードは、オペアンプ３３の反転入力端子に接続され、抵抗３１の他端はオペアンプ３３の出力端子に接続されている。したがって、抵抗３０，３１、及ぶオペアンプ３３は、反転増幅回路を構成することとなる。また、抵抗３０の他端には、電圧源１１の電圧Ｖｍが抵抗１２，１３により分圧された電圧ＶＡ（第１電圧）が印加され、オペアンプ３３の非反転入力端子には電圧源３２より電圧Ｖｍが印加される。また、本実施形態では、抵抗３０，３１の夫々の抵抗値が同じであることとする。このため、オペアンプ３３からは、電圧ＶＡと電圧Ｖｍとの差を電圧源３２の電圧Ｖｍを中心に反転させた際に生成される電圧ＶＢ（第２電圧）が出力されることとなる。
【００１１】
バイアス電流生成回路２２は、シンク電流回路２３、クリップ検出回路２４を動作させるためのバイアス電流Ｉｂを生成する回路である。本実施形態のバイアス電流生成回路２２は、例えば、バンドギャップ基準電圧回路（不図示）から出力される基準電圧に基づいて、温度補償されたバイアス電流Ｉｂを生成することとする。
【００１２】
シンク電流回路２３は、入力される電圧ＶＡ，ＶＢとバッファ回路２０の出力電圧Ｖｏｕｔとを比較し、出力電圧Ｖｏｕｔのレベルが電圧ＶＡと電圧ＶＢとの間に制限されるようバッファ回路２０を制御する回路である。具体的には、シンク電流回路２３は、出力電圧Ｖｏｕｔが低下した際には、出力電圧Ｖｏｕｔが電圧ＶＡのレベルで制限されるよう、バッファ回路２０から電流Ｉｓ１（第１電流）を吸い込む。一方、シンク電流回路２３は、出力電圧Ｖｏｕｔが上昇した際には、出力電圧Ｖｏｕｔが電圧ＶＢのレベルで制限されるよう、バッファ回路２０から電流Ｉｓ２（第２電流）を吸い込む。
【００１３】
クリップ検出回路２４は、入力される電圧ＶＡ，ＶＢと出力電圧Ｖｏｕｔとに基づいて、出力電圧Ｖｏｕｔがクリップしたか否か、すなわち、出力電圧Ｖｏｕｔに所定の歪が発生したか否かを示すクリップ信号Ｖｃを出力する回路である。本実施形態では、クリップ検出回路２４が、出力電圧Ｖｏｕｔがクリップしたことを検出する場合、ローレベル（以下、Ｌレベル）のクリップ信号Ｖｃを出力し、出力電圧Ｖｏｕｔがクリップしていないことを検出する場合、ハイレベル（以下、Ｈレベル）のクリップ信号Ｖｃを出力する。
【００１４】
図２は、バッファ回路２０の構成の一例を示す図である。バッファ回路２０は、ＮＰＮトランジスタＱ１〜Ｑ３、ＰＮＰトランジスタＱ４，Ｑ５、及び電流源５０，５１からなるオペアンプ６０と、信号線６１とを含んで構成される。なお、電流源５０が本発明の定電流源に相当し、ＮＰＮトランジスタＱ１，Ｑ２が本発明の第１トランジスタ，第２トランジスタの夫々に相当し、ＮＰＮトランジスタＱ３、ＰＮＰトランジスタＱ４，Ｑ５、及び電流源５１が本発明の出力電圧生成回路に相当し、信号線６１が本発明の帰還回路に相当する。
【００１５】
オペアンプ６０において、ＮＰＮトランジスタＱ１，Ｑ２、ＰＮＰトランジスタＱ４，Ｑ５、及び電流源５０は差動増幅回路を構成する。このため、ＮＰＮトランジスタＱ１のベース電圧がＮＰＮトランジスタＱ２のベース電圧より高くなると、ＮＰＮトランジスタＱ２のコレクタ電圧は上昇する。ＮＰＮトランジスタＱ２のコレクタにはＮＰＮトランジスタＱ３のベースが接続されており、ＮＰＮトランジスタＱ３と及び電流源５１は、エミッタフォロワを構成する。したがって、ＮＰＮトランジスタＱ３のエミッタ電圧は、ＮＰＮトランジスタＱ２のコレクタ電圧の上昇に応じて上昇することとなる。一方、ＮＰＮトランジスタＱ１のベース電圧がＮＰＮトランジスタＱ２ベースの電圧より低くなると、ＮＰＮトランジスタＱ２のコレクタ電圧は低下する。この結果、ＮＰＮトランジスタＱ３エミッタの電圧も低下する。つまり、オペアンプ６０において、ＮＰＮトランジスタＱ１のベースが非反転入力端子に相当し、ＮＰＮトランジスタＱ２のベースが反転入力端子に相当する。また、本実施形態では、ＮＰＮトランジスタＱ３のエミッタから出力され、オペアンプ６０の出力に相当する出力電圧Ｖｏｕｔが、信号線６１を介してオペアンプ６０の非反転入力端子であるＮＰＮトランジスタＱ２のベースに印加されている。したがって、オペアンプ６０と信号線６１とは、ユニティゲインバッファを構成することとなる。つまり、本実施形態では、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎと等しい出力電圧Ｖｏｕｔが、オペアンプ６０の出力であるＮＰＮトランジスタＱ３のエミッタから出力されることとなる。なお、本実施形態においては、詳細は後述するが、出力電圧Ｖｏｕｔが所定レベルまで低下すると、ＮＰＮトランジスタＱ１のコレクタからは、電流Ｉｓ１がシンク電流回路２３に吸い込まれる。一方、出力電圧Ｖｏｕｔが所定レベルまで上昇すると、ＮＰＮトランジスタＱ２のコレクタからは、電流Ｉｓ２がシンク電流回路２３に吸い込まれる。
【００１６】
図３は、シンク電流回路２３、クリップ検出回路２４の構成の一例を示す図である。
【００１７】
シンク電流回路２３は、ＮＰＮトランジスタＱ１０、第１シンク電流生成回路７０、第２シンク電流生成回路７１を含んで構成される。ダイオード接続されたＮＰＮトランジスタＱ１０は、バイアス電流生成回路２２からのバイアス電流Ｉｂに応じた電圧を生成する。
【００１８】
第１シンク電流生成回路７０は、ＮＰＮトランジスタＱ１１，Ｑ３０，Ｑ３１、ＰＮＰトランジスタＱ２０〜Ｑ２３、及び抵抗８０〜８４を含んで構成される。ＮＰＮトランジスタＱ１１は、ＮＰＮトランジスタＱ１０とカレントミラーを構成するため、ＮＰＮトランジスタＱ１１にはバイアス電流Ｉｂに応じた電流が流れる。また、ＰＮＰトランジスタＱ２０及び抵抗８０と、ＰＮＰトランジスタＱ２１及び抵抗８１とはカレントミラーを構成するため、結果的にＰＮＰトランジスタＱ２１にはバイアス電流Ｉｂに応じた電流が流れることとなる。なお、抵抗８０，８１の夫々は、ＰＮＰトランジスタＱ２０，Ｑ２１の出力抵抗を増加させるためのエミッタ抵抗に相当する。出力電圧Ｖｏｕｔがベースに印加されるＰＮＰトランジスタＱ２２と、電圧ＶＡが抵抗８２を介してベースに印加されるＰＮＰトランジスタＱ２３とは差動対を構成する。また、ＰＮＰトランジスタＱ２２のコレクタには、ダイオード接続されたＮＰＮトランジスタＱ３０のベースが接続されている。ＮＰＮトランジスタＱ３０及び抵抗８３と、ＮＰＮトランジスタＱ３１及び抵抗８４とはカレントミラーを構成する。このため、本実施形態においては、出力電圧Ｖｏｕｔと、電圧ＶＡとの大小関係に応じてＮＰＮトランジスタＱ３１に生じる電流Ｉｓ１が変化することとなる。具体的には、例えば、出力電圧Ｖｏｕｔが電圧ＶＡより十分高い場合には、ＰＮＰトランジスタＱ２２がオフするため電流Ｉｓ１はゼロとなる。そして、出力電圧Ｖｏｕｔが電圧ＶＡより十分高い状態から低下すると、ＰＮＰトランジスタＱ２２はオンする。このため、電流Ｉｓ１は出力電圧Ｖｏｕｔの低下に応じて増加することとなる。なお、本実施形態では、出力電圧Ｖｏｕｔが低下し、例えば、電圧ＶＡより０．１Ｖ高い電圧である電圧ＶＰとなると、電流Ｉｓ１の電流値が定電流源５０の電流値に対して無視できないような大きさとなることとする。前述のように、ＮＰＮトランジスタＱ３１のコレクタは、バッファ回路２０のＰＮＰトランジスタＱ４のコレクタに接続されている。このため、ＮＰＮトランジスタＱ３１は、出力電圧Ｖｏｕｔの低下に応じて増加する電流Ｉｓ１をバッファ回路２０のＰＮＰトランジスタＱ４から吸い込むこととなる。なお、本実施形態における第１シンク電流生成回路７０は、出力電圧Ｖｏｕｔが電圧ＶＡとなると、バッファ回路２０の電流源５０の電流値と等しい電流値のＩｓ１を吸い込むよう設計されていることとする。また、抵抗８３，８４の夫々は、抵抗８０，８１と同様のエミッタ抵抗である。
【００１９】
第２シンク電流生成回路７１は、ＮＰＮトランジスタＱ１２，Ｑ４０〜Ｑ４３、ＰＮＰトランジスタＱ５０〜Ｑ５２、及び抵抗８５〜８９を含んで構成される。ＮＰＮトランジスタＱ１２は、ＮＰＮトランジスタＱ１０とカレントミラーを構成するため、ＮＰＮトランジスタＱ１２にはバイアス電流Ｉｂに応じた電流が流れる。電圧ＶＢが抵抗８５を介してベースに印加されるＮＰＮトランジスタＱ４０と、出力電圧Ｖｏｕｔがベースに印加されるＮＰＮトランジスタＱ４１とは差動対を構成する。ダイオード接続されたＰＮＰトランジスタＱ５０と、ダイオード接続されたＰＮＰトランジスタＱ５１及び抵抗８６とは、差動対を構成するＰＮＰトランジスタＱ４０，４１の夫々の負荷に対応する。また、ＰＮＰトランジスタＱ５１及び抵抗８６と、ＰＮＰトランジスタＱ５２及び抵抗８７とはカレントミラーを構成し、ダイオード接続されたＮＰＮトランジスタＱ４２及び抵抗８８と、ＮＰＮトランジスタＱ４３及び抵抗８９とはカレントミラーを構成する。このため、本実施形態においては、出力電圧Ｖｏｕｔと、電圧ＶＢとの大小関係に応じてＮＰＮトランジスタＱ４３に生じる電流Ｉｓ２が変化することとなる。具体的には、例えば、出力電圧Ｖｏｕｔが電圧ＶＢより十分低い場合には、ＮＰＮトランジスタＱ４１がオフするため電流Ｉｓ２はゼロとなる。そして、出力電圧Ｖｏｕｔが電圧ＶＢより十分低い状態から上昇すると、ＮＰＮトランジスタＱ４１はオンする。このため、電流Ｉｓ２は出力電圧Ｖｏｕｔの上昇に応じて増加することとなる。なお、本実施形態では、出力電圧Ｖｏｕｔが上昇し、例えば、電圧ＶＢより０．１Ｖ低い電圧である電圧ＶＱとなると、電流Ｉｓ２の電流値が定電流源５０の電流値に対して無視できないような大きさとなることとする。
【００２０】
前述のように、ＮＰＮトランジスタＱ４３のコレクタは、バッファ回路２０のＰＮＰトランジスタＱ５のコレクタに接続されている。このため、ＮＰＮトランジスタＱ４３は、出力電圧Ｖｏｕｔの上昇に応じて増加する電流Ｉｓ２をバッファ回路２０のＰＮＰトランジスタＱ５から吸い込むこととなる。なお、本実施形態における第２シンク電流生成回路７１は、出力電圧Ｖｏｕｔが電圧ＶＢとなると、バッファ回路２０の電流源５０の電流値と等しい電流値の電流Ｉｓ２を吸い込むことができるよう設計されていることとする。また、抵抗８６〜８９の夫々は、抵抗８０，８１と同様のエミッタ抵抗である。
【００２１】
クリップ検出回路２４は、第１電流生成回路７２、第２電流生成回路７３、及びクリップ信号生成回路７４を含んで構成される。
【００２２】
第１電流生成回路７２は、出力電圧Ｖｏｕｔの低下に応じて増加する電流Ｉｃ１（第３電流）を生成する回路であり、ＮＰＮトランジスタＱ１１、ＰＮＰトランジスタＱ２０，Ｑ２１，Ｑ２３，Ｑ６０、及び抵抗８０〜８２を含んで構成される。ＰＮＰトランジスタＱ２１からは、前述のように、バイアス電流Ｉｂに応じた電流が出力される。そして、出力電圧Ｖｏｕｔがベースに印加されるＰＮＰトランジスタＱ６０と、電圧ＶＡが抵抗８２を介してベースに印加されるＰＮＰトランジスタＱ２３とは差動対を構成する。このため、ＰＮＰトランジスタＱ６０が生成する電流Ｉｃ１は、出力電圧Ｖｏｕｔと電圧ＶＡとの差に応じて変化することとなる。具体的には、出力電圧Ｖｏｕｔが電圧ＶＡより十分高い場合、ＰＮＰトランジスタＱ６０はオフするため、電流Ｉｃ１はゼロとなる。また、本実施形態では、出力電圧Ｖｏｕｔが電圧ＶＡより十分高い状態から低下するとＰＮＰトランジスタＱ６０がオンするため、出力電圧Ｖｏｕｔの低下に応じて電流Ｉｃ１が増加する。
【００２３】
第２電流生成回路７３は、出力電圧Ｖｏｕｔの上昇に応じて増加する電流Ｉｃ２（第４電流）を生成する回路であり、ＮＰＮトランジスタＱ１２，Ｑ４０，Ｑ４１、ＰＮＰトランジスタＱ５０，Ｑ５１，Ｑ６１、及び抵抗８５，８６，９０を含んで構成される。ＰＮＰトランジスタＱ５１及び抵抗８６とＰＮＰトランジスタＱ６１及び抵抗９０とはカレントミラーを構成する。前述のよう、ＮＰＮトランジスタＱ１２にはバイアス電流Ｉｂに応じた電流が流れ、ＮＰＮトランジスタＱ４０とＮＰＮトランジスタＱ４１とは差動対を構成する。このため、出力電圧Ｖｏｕｔが電圧ＶＢより十分低い場合、ＮＰＮトランジスタＱ４１はオフし、電流Ｉｃ２はゼロとなる。また、本実施形態では、出力電圧Ｖｏｕｔが電圧ＶＢより十分低い状態から上昇するとＮＰＮトランジスタＱ４１がオンするため、出力電圧Ｖｏｕｔの上昇に応じて電流Ｉｃ２が増加する。
【００２４】
クリップ信号生成回路７４（比較回路）は、電流Ｉｃ１と電流Ｉｃ２とに基づいて、出力電圧Ｖｏｕｔがクリップしたか否かを示すクリップ信号Ｖｃを生成する回路である。クリップ信号生成回路７４は、ＭＯＳトランジスタＭ１、及び抵抗９１，９２を含んで構成される。抵抗９１の一端は、ＰＮＰトランジスタＱ６０，Ｑ６１の夫々のコレクタと接続されるため、抵抗９１の一端には、電流Ｉｃ１及び電流Ｉｃ２の和に応じた電圧が生成される。ＭＯＳトランジスタＭ１と抵抗９２とはインバータを構成し、ＭＯＳトランジスタＭ１のゲートは前述の抵抗９１の一端に接続されている。したがって、抵抗９１の一端の電圧Ｖｚがインバータのしきい値、すなわちＭＯＳトランジスタＭ１のしきい値電圧（第３電圧）より低い場合、インバータの出力はＨレベルとなる。一方、電圧Ｖｚがインバータのしきい値より高い場合、インバータの出力はＬレベルとなる。本実施形態のクリップ検出回路２４は、出力電圧Ｖｏｕｔが電圧ＶＡとなる際の電流Ｉｃ１、または、出力電圧Ｖｏｕｔが電圧ＶＢとなる際の電流Ｉｃ２に基づいて、ＮＭＯＳトランジスタＭ１がオンするよう、ＰＮＰトランジスタＱ６０，６１のサイズと、抵抗９１の抵抗値が定められていることとする。
【００２５】
＜＜リミッタ回路１０の動作＞＞
ここで、本実施形態におけるリミッタ回路１０の動作について、図４を参照しつつ説明する。なお、ここでは、バッファ回路２０に入力される入力電圧Ｖｉｎの最大電圧が電圧ＶＢより大きく、入力電圧Ｖｉｎの最小電圧が電圧ＶＡより小さくなる場合について説明する。
【００２６】
まず、時刻Ｔ１において入力電圧Ｖｉｎがバッファ回路２０に入力されると、バッファ回路２０はユニティゲインバッファとして動作するため、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎの上昇に応じて上昇する。そして、時刻Ｔ２に出力電圧Ｖｏｕｔが電圧ＶＱとなると、第２シンク電流生成回路７１が生成する電流Ｉｓ２の電流値が、定電流源５０の電流値に対して無視できない大きさとなる。ここで、バッファ回路２０における負帰還の影響を考慮しつつ、電流Ｉｓ２が定電流源５０対して無視できない場合のバッファ回路２０の動作について説明する。時刻Ｔ２では、入力電圧Ｖｉｎが上昇しているためＮＰＮトランジスタＱ１に流れる電流は増加する。これにより、ＰＮＰトランジスタＱ４に流れる電流も増加し、ＰＮＰトランジスタＱ４のベース電圧は低下することとなる。一方、出力電圧Ｖｏｕｔが時間遅れなく入力電圧Ｖｉｎと同様に変化することはないため、ＮＰＮトランジスタＱ１のベース電圧はＮＰＮトランジスタＱ２のベース電圧と比べ高くなる。この結果、ＮＰＮトランジスタＱ２に流れる電流は減少する。このため、ＮＰＮトランジスタＱ２に流れる電流は、ＮＰＮトランジスタＱ１に流れる電流より少なくなる。また、ＰＮＰトランジスタＱ５のベース電圧は、ＰＮＰトランジスタＱ４のベース電圧の低下とともに低下するが、前述のようにＮＰＮトランジスタＱ２に流れる電流は減少する。したがって、例えば、電流Ｉｓ２の電流値が無視できる程度に小さい場合は、ＰＮＰトランジスタＱ５に流れる電流が、ＮＰＮトランジスタＱ２に流れる電流と一致するよう、ＮＰＮトランジスタＱ２のコレクタ電圧が上昇することとなる。しかしながら、時刻Ｔ２において、第２シンク電流生成回路７１は、ＰＮＰトランジスタＱ５が出力する電流の一部を電流Ｉｓ２として吸い込む。このため、時刻Ｔ２にＮＰＮトランジスタＱ２が吸い込む電流が減少しても、ＰＮＰトランジスタＱ５のコレクタ電圧の上昇は抑制されることとなる。また、前述のように、ＮＰＮトランジスタＱ３及び電流源５１はエミッタフォロワを構成する。このため、出力電圧Ｖｏｕｔの上昇もＰＮＰトランジスタＱ５のコレクタ電圧と同様に抑制される。つまり、本実施形態においては、出力電圧Ｖｏｕｔが電圧ＶＱとなると、バッファ回路２０はユニティゲインバッファとして動作せず、第２シンク電流生成回路７１は出力電圧Ｖｏｕｔの変化を抑制する。
【００２７】
また、本実施形態の第２シンク電流生成回路７１は、出力電圧Ｖｏｕｔのレベルが上昇して電圧ＶＱとなった後、電流Ｉｓ２を更に増加させる。したがって、時刻Ｔ２以降において入力電圧Ｖｉｎの上昇に応じて出力電圧Ｖｏｕｔが上昇すると、出力電圧Ｖｏｕｔの変化は更に抑制されることとなる。
【００２８】
そして、時刻Ｔ３に出力電圧Ｖｏｕｔが電圧ＶＢとなると、前述のように、第２シンク電流生成回路７１は、バッファ回路２０の電流源５０の電流値と等しい電流Ｉｓ２を吸い込む。この結果、ＮＰＮトランジスタＱ１及びＰＮＰトランジスタＱ４には電流源５０の電流が全て流れ、ＰＮＰトランジスタＱ５からは、電流源５０の電流と等しい電流が第２シンク電流生成回路７１に出力されることとなる。つまり、時刻Ｔ３において、ＮＰＮトランジスタＱ２に流れる電流はゼロとなり、結果的にＮＰＮトランジスタＱ２はオフすることとなる。なお、本実施形態では、時刻Ｔ３における入力電圧Ｖｉｎを電圧Ｖｘとする。
【００２９】
時刻Ｔ３から時刻Ｔ４までは、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎは電圧Ｖｘより高くなる。前述のように、時刻Ｔ３において、ＮＰＮトランジスタＱ２はオフする。また、ＮＰＮトランジスタＱ１には、電流源５０の電流が全て流れる。したがって、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎが電圧Ｖｘより高くなる場合であっても、ＮＰＮトランジスタＱ１に流れる電流は変化することはない。このため、ＰＮＰトランジスタＱ４，Ｑ５の夫々に流れる電流も同様に変化することはない。この結果、時刻Ｔ３から時刻Ｔ４までの間においては、ＰＮＰトランジスタＱ５のコレクタ電圧と出力電圧Ｖｏｕｔは変化せず、出力電圧Ｖｏｕｔの上限は電圧ＶＢで制限されることとなる。つまり、時刻Ｔ３から時刻Ｔ４においては、オペアンプ６０の差動対に相当するＮＰＮトランジスタＱ１，Ｑ２のうち、ＮＰＮトランジスタＱ１しか動作していないこととなる。
【００３０】
時刻Ｔ４を経過すると、前述の時刻Ｔ２から時刻Ｔ３までの期間の動作とは逆に、入力電圧Ｖｉｎの低下に応じて出力電圧Ｖｏｕｔが低下する。出力電圧Ｖｏｕｔが低下すると、第２シンク電流生成回路７１が生成する電流Ｉｓ２も減少することとなる。そして、時刻Ｔ５以降においては、出力電圧Ｖｏｕｔは電圧ＶＱより低くなる。このため、第２シンク電流生成回路７１が生成する電流Ｉｓ２は、定電流源５０の電流値より十分小さくなる。この結果、時刻Ｔ５から後述する時刻Ｔ６までは、バッファ回路２０はユニティゲインバッファとして動作する。
【００３１】
時刻Ｔ６に、入力電圧Ｖｉｎの低下に応じて出力電圧Ｖｏｕｔが電圧ＶＰとなると、第１シンク電流生成回路７０は定電流源５０の電流値に対して無視できないような電流値の電流Ｉｓ１を生成する。ここで、時刻Ｔ６において、バッファ回路２０及び第１シンク電流生成回路７０の動作について詳述する。まず、時刻Ｔ６においては、入力電圧Ｖｉｎが低下しているため、ＮＰＮトランジスタＱ１に流れる電流はＮＰＮトランジスタＱ２に流れる電流より少なくなる。ここで、第１シンク電流生成回路７０の電流Ｉｓ１が十分小さい場合は、ＰＮＰトランジスタＱ４のベース電圧はＮＰＮトランジスタＱ１に流れる電流は減少に応じて上昇することとなる。しかしながら、時刻Ｔ６において電流Ｉｓ１の電流値は、前述のように無視できない程度大きくなるため、ＰＮＰトランジスタＱ４のベース電圧の上昇は抑制される。このため、ＰＮＰトランジスタＱ５のベース電圧の上昇も抑制される。したがって、例えば、電流Ｉｓ１が十分小さい場合と比較すると、ＰＮＰトランジスタＱ５のコレクタ電圧の低下も抑制されることとなる。この結果、出力電圧Ｖｏｕｔの低下も抑制される。また、時刻Ｔ６以降も入力電圧Ｖｉｎは低下しているため、入力電圧Ｖｉｎの低下に応じて出力電圧Ｖｏｕｔも低下する。この結果、第１シンク電流生成回路７０の電流Ｉｓ１が増加し、出力電圧Ｖｏｕｔの低下は更に抑制される。そして、時刻Ｔ７に、出力電圧Ｖｏｕｔが電圧ＶＡとなると、前述のように電流Ｉｓ１の電流値は、電流源５０の電流値となる。このため、ＰＮＰトランジスタＱ４には少なくとも電流Ｉｓ１が流れることとなる。この際に、ＰＮＰトランジスタＱ４とカレントミラーを構成するＰＮＰトランジスタＱ５は、少なくとも電流Ｉｓ１をＮＰＮトランジスタＱ２に供給すべく動作する。前述のように、時刻Ｔ７における電流Ｉｓ１の電流値は電流源５０の電流値と等しい。このため、結果的に、ＮＰＮトランジスタＱ２はオンし、ＮＰＮトランジスタＱ１はオフすることとなる。なお、ここでは、入力電圧Ｖｉｎの低下に応じて出力電圧Ｖｏｕｔが電圧ＶＡとなる際の入力電圧Ｖｉｎを電圧Ｖｙとする。
【００３２】
時刻Ｔ７から時刻Ｔ８までは、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎが電圧Ｖｙより低くなる。この場合、ＮＰＮトランジスタＱ１はオフし続けるため、結果的にＮＰＮトランジスタＱ１，Ｑ２に流れる電流は変化することはない。このため、ＰＮＰトランジスタＱ４，Ｑ５の夫々に流れる電流も同様に変化することはない。この結果、ＮＰＮトランジスタＱ２のコレクタ電圧と出力電圧Ｖｏｕｔは変化せず、出力電圧Ｖｏｕｔの下限は電圧ＶＡで制限されることとなる。
【００３３】
なお、時刻Ｔ８から時刻Ｔ９は、前述の時刻Ｔ６から時刻Ｔ７までの動作と逆に、入力電圧Ｖｉｎの上昇に応じて出力電圧Ｖｏｕｔが上昇する。そして、出力電圧Ｖｏｕｔが電圧ＶＰより高くなる時刻Ｔ９以降は、電流Ｉｓ１の電流値は、定電流源５０の電流値と比較して十分小さくなる。このため、バッファ回路２０はユニティゲインバッファとして動作することとなる。
【００３４】
また、本実施形態では、時刻Ｔ３〜時刻Ｔ４において出力電圧Ｖｏｕｔが電圧ＶＢとなり、時刻Ｔ７〜時刻Ｔ８において出力電圧Ｖｏｕｔが電圧ＶＡとなる。このため、時刻Ｔ３〜時刻Ｔ４、時刻Ｔ７〜時刻Ｔ８の期間に、クリップ検出回路２４は、出力信号Ｖｏｕｔがクリップしたことを示すＬレベルのクリップ信号Ｖｃを出力する。
【００３５】
以上に説明した構成からなる本実施形態のリミッタ回路１０の第１シンク電流生成回路７０は、出力電圧Ｖｏｕｔのレベルに応じた電流Ｉｓ１を生成する。そして、第１シンク電流生成回路７０は、ＮＰＮトランジスタＱ１のコレクタから電流Ｉｓ１を吸い込むため、バッファ回路２０の出力電圧Ｖｏｕｔの変化が抑制されることとなる。また、出力電圧Ｖｏｕｔが電圧ＶＰなると、電流Ｉｓ１の電流値は、定電流源５０の電流値に対して無視できないような電流値となる。このため、出力電圧Ｖｏｕｔが電圧ＶＰから低下するにつれて更に出力電圧Ｖｏｕｔの変化は抑制されることとなる。したがって、結果的に出力電圧Ｖｏｕｔの下限は、所定のレベルで制限されることなる。本実施形態では、出力電圧Ｖｏｕｔの下限を制限するに際し、例えばダイオードの順方向電圧等を用いていない。したがって、例えば温度が変化した際も精度よく出力電圧Ｖｏｕｔを制限可能である。
【００３６】
また、本実施形態のリミッタ回路１０では、出力電圧Ｖｏｕｔの低下に応じて増加する電流Ｉｓ１と、出力電圧Ｖｏｕｔの上昇に応じて低下する電流Ｉｓ２とが生成される。このため、バッファ回路２０の出力電圧Ｖｏｕｔの上昇及び低下の夫々が抑制されることとなる。また、出力電圧Ｖｏｕｔが電圧ＶＱとなると、電流Ｉｓ２の電流値は、定電流源５０の電流値に対して無視できないような電流値となる。このため、出力電圧Ｖｏｕｔが電圧ＶＱから上昇するにつれて更に出力電圧Ｖｏｕｔの変化は抑制されることとなる。したがって、結果的に出力電圧Ｖｏｕｔの上限は、所定のレベルで制限されることなる。この様に、本実施形態では、ダイオードを用いることなく、出力電圧Ｖｏｕｔの上限と下限を制限することが可能である。
【００３７】
また、本実施形態の第１シンク電流生成回路７０は、出力電圧Ｖｏｕｔが電圧ＶＡとなると、電流源５０の電流値と等しい電流値の電流Ｉｓ１を吸い込む。この結果、オペアンプ６０におけるＮＰＮトランジスタＱ１がオフすることとなる。このため、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎが更に低下した場合であっても、オペアンプ６０を構成するトランジスタの夫々に流れる電流は変化しないため、出力電圧Ｖｏｕｔの下限は電圧ＶＡで制限されることとなる。一方、本実施形態の第２シンク電流生成回路７１は、出力電圧Ｖｏｕｔが電圧ＶＢとなると、電流源５０の電流値と等しい電流値の電流Ｉｓ２を吸い込む。このため、ＮＰＮトランジスタＱ２がオフすることとなる。このため、ＮＰＮトランジスタＱ１のベースに印加される入力電圧Ｖｉｎが更に上昇した場合であっても、オペアンプ６０を構成するトランジスタの夫々に流れる電流は変化しないため、出力電圧Ｖｏｕｔの上限は電圧ＶＢで制限されることとなる。このように、本実施形態では、出力電圧Ｖｏｕｔの上限と下限を、電圧源１１、抵抗１２，１３、及びリミット電圧生成回路２１の生成する電圧ＶＡ，ＶＢで決定することが可能である。このため、ダイオードを用いた場合と比較すると、精度よくリミット電圧を決定することができる。また、本実施形態では、例えば、抵抗１２，１３の抵抗値を変化させることにより、容易に出力電圧Ｖｏｕｔを制限するための電圧ＶＡ，ＶＢを変更可能である。
【００３８】
また、本実施形態のクリップ検出回路２４は、出力電圧Ｖｏｕｔが電圧ＶＡまたは電圧ＶＢとなるとクリップ信号ＶｃをＨレベルからＬレベルへと変化させる。このため、本実施形態においては、論理レベルの信号の変化に基づいてクリップしたか否かを判別可能である。
【００３９】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４０】
例えば、本実施形態では、バッファ回路２０がユニティゲインバッファであるとしたがこれに限られるものでは無い。例えば、信号線６１の代わりに、出力電圧Ｖｏｕｔを分圧して、ＮＰＮトランジスタＱ２のベースに印加しても良い。
【００４１】
また、入力電圧Ｖｉｎがオペアンプ６０の非反転入力に相当するＮＰＮトランジスタＱ１のベースに印加されているが、これに限られるものでは無い。例えば、入力電圧Ｖｉｎを反転増幅して出力電圧Ｖｏｕｔとすべく、ＮＰＮトランジスタＱ１のベースには、所定の電圧を印加し、ＮＰＮトランジスタＱ２のベースに抵抗を介して入力電圧Ｖｉｎを印加する構成としても良い。なお、その際には、出力電圧ＶｏｕｔとＮＰＮトランジスタＱ２のベースとの間にも、反転増幅の利得を決定するための抵抗が必要となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態であるリミッタ回路１０の構成を示す図である。
【図２】バッファ回路２０の構成を示す図である。
【図３】シンク電流回路２３、リミット検出回路２４の構成を示す図である。
【図４】リミッタ１０の動作を説明するための図である。
【図５】リミッタ回路の一例を示す図である。
【符号の説明】
【００４３】
１０ リミッタ回路
１１，３２ 電圧源
１２，１３，３０，３１，８０〜９２ 抵抗
２０ バッファ回路
２１ リミット電圧生成回路
２２ バイアス電流生成回路
２３ シンク電流回路
２４ クリップ検出回路
３３，６０ オペアンプ
５０，５１ 電流源
６１ 信号線
７０ 第１シンク電流生成回路
７１ 第２シンク電流生成回路
７２ 第１電流生成回路
７３ 第２電流生成回路
７４ クリップ信号生成回路
Ｑ１〜Ｑ３，Ｑ１０〜Ｑ１２，Ｑ３０，Ｑ３１，Ｑ４０〜Ｑ４３ ＮＰＮトランジスタ
Ｑ４，Ｑ５，Ｑ２０〜Ｑ２３，Ｑ５０〜Ｑ５２，Ｑ６０，Ｑ６１ ＰＮＰトランジスタ
Ｍ１ ＮＭＯＳトランジスタ
【特許請求の範囲】
【請求項１】
定電流源と、前記定電流源に接続されるとともに差動対を構成する第１トランジスタ及び第２トランジスタとを備える差動入力回路と、
前記第１トランジスタの第１制御電極及び前記第２トランジスタの第２制御電極の夫々に印加された電圧の差に応じた出力電圧を生成する出力電圧生成回路と、
前記第１制御電極と前記第２制御電極との電圧レベルを一致させるべく、前記出力電圧に応じた帰還電圧を前記第２制御電極に印加する帰還回路と、
前記第１制御電極または前記第２制御電極の何れか一方に印加される入力電圧の変化に応じて前記出力電圧のレベルが変化すると、前記第１トランジスタまたは前記第２トランジスタの前記定電流源とは接続されていない側の電極のうち何れか小さい電流が流れる一方の電極から、前記出力電圧のレベルに応じた第１電流を吸い込むシンク電流回路と、
を備えることを特徴とするリミッタ回路。
【請求項２】
請求項１に記載のリミッタ回路であって、
前記シンク電流回路は、
前記一方の電極から、前記出力電圧のレベルの低下に応じて増加する前記第１電流を吸い込み、前記第１トランジスタまたは前記第２トランジスタの前記定電流源とは接続されていない側の電極のうち他方の電極から、前記出力電圧のレベルの上昇に応じて増加する第２電流を吸い込むこと、
を特徴とするリミッタ回路。
【請求項３】
請求項２に記載のリミッタ回路であって、
前記シンク電流回路は、
前記出力電圧のレベルが低下して第１電圧となると、前記定電流源の電流値と等しい電流値の前記第１電流を吸い込み、
前記出力電圧のレベルが上昇し、前記第１電圧より高い第２電圧となると、前記定電流源の電流値と等しい電流値の前記第２電流を吸い込むこと、
を特徴とするリミッタ回路。
【請求項４】
請求項２または請求項３に記載のリミッタ回路であって、
前記出力電圧のレベルの低下に応じて増加する第３電流を生成する第１電流生成回路と、
前記出力電圧のレベルの上昇に応じて増加する増加する第４電流を生成する第２電流生成回路と、
前記第３電流及び前記第４電流の和に応じた電圧と第３電圧との比較結果を出力する比較回路と、
を更に備えること、
を特徴とするリミッタ回路。
【請求項１】
定電流源と、前記定電流源に接続されるとともに差動対を構成する第１トランジスタ及び第２トランジスタとを備える差動入力回路と、
前記第１トランジスタの第１制御電極及び前記第２トランジスタの第２制御電極の夫々に印加された電圧の差に応じた出力電圧を生成する出力電圧生成回路と、
前記第１制御電極と前記第２制御電極との電圧レベルを一致させるべく、前記出力電圧に応じた帰還電圧を前記第２制御電極に印加する帰還回路と、
前記第１制御電極または前記第２制御電極の何れか一方に印加される入力電圧の変化に応じて前記出力電圧のレベルが変化すると、前記第１トランジスタまたは前記第２トランジスタの前記定電流源とは接続されていない側の電極のうち何れか小さい電流が流れる一方の電極から、前記出力電圧のレベルに応じた第１電流を吸い込むシンク電流回路と、
を備えることを特徴とするリミッタ回路。
【請求項２】
請求項１に記載のリミッタ回路であって、
前記シンク電流回路は、
前記一方の電極から、前記出力電圧のレベルの低下に応じて増加する前記第１電流を吸い込み、前記第１トランジスタまたは前記第２トランジスタの前記定電流源とは接続されていない側の電極のうち他方の電極から、前記出力電圧のレベルの上昇に応じて増加する第２電流を吸い込むこと、
を特徴とするリミッタ回路。
【請求項３】
請求項２に記載のリミッタ回路であって、
前記シンク電流回路は、
前記出力電圧のレベルが低下して第１電圧となると、前記定電流源の電流値と等しい電流値の前記第１電流を吸い込み、
前記出力電圧のレベルが上昇し、前記第１電圧より高い第２電圧となると、前記定電流源の電流値と等しい電流値の前記第２電流を吸い込むこと、
を特徴とするリミッタ回路。
【請求項４】
請求項２または請求項３に記載のリミッタ回路であって、
前記出力電圧のレベルの低下に応じて増加する第３電流を生成する第１電流生成回路と、
前記出力電圧のレベルの上昇に応じて増加する増加する第４電流を生成する第２電流生成回路と、
前記第３電流及び前記第４電流の和に応じた電圧と第３電圧との比較結果を出力する比較回路と、
を更に備えること、
を特徴とするリミッタ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１５７８５５（Ｐ２０１０−１５７８５５Ａ）
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２００８−３３４３５９（Ｐ２００８−３３４３５９）
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２０年１２月２６日（２００８．１２．２６）
【出願人】（０００００１８８９）三洋電機株式会社 (18,308)
【出願人】（５０６２２７８８４）三洋半導体株式会社 (1,155)
【Ｆターム（参考）】
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