三相力率改善回路
【課題】多相交流を直流変換する際の力率改善における駆動系及び制御系を共通化して性能向上、小型化及び低コスト化を図る。
【解決手段】3相分の出力トランス10−1〜10−3のプラス側1次巻線12−11,21,31の各々に直列接続された入力ダイオード16−11,21,31と、マイナス側1次巻線12−12,22,32の各々に直列接続された入力ダイオード16−12,22,32の2次側の合成接続点間にインバータ素子18を接続してインバータ回路を構成する。インバータ回路のフラッバック動作によりトランス2次巻線14−1〜3の出力電流を整流合成後に平滑する。制御IC24はインバータ素子18を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させて力率を改善する。
【解決手段】3相分の出力トランス10−1〜10−3のプラス側1次巻線12−11,21,31の各々に直列接続された入力ダイオード16−11,21,31と、マイナス側1次巻線12−12,22,32の各々に直列接続された入力ダイオード16−12,22,32の2次側の合成接続点間にインバータ素子18を接続してインバータ回路を構成する。インバータ回路のフラッバック動作によりトランス2次巻線14−1〜3の出力電流を整流合成後に平滑する。制御IC24はインバータ素子18を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させて力率を改善する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、多相交流電力から直流電力に変換する際に力率を改善する多相交流力率改善回路に関する。
【背景技術】
【0002】
従来、入力した3相交流電力を高力率に制御して直流電力に変換するアクティブフィルタ回路として知られた力率改善回路としては、例えば図10に示すものがある。
【0003】
図10において、R,S,Tは交流入力端子、P,Nは直流出力端子、L1,L2,L3はリアクトル、D1〜D18はダイオード、S1〜S3は各相のスイッチング素子、C1,C2はコンデンサである。ここで、リアクトルL1,L2,L3、ダイオードD1〜D18、スイッチング素子S1〜S3、及びコンデンサC1,C2で構成されるインバータは、昇圧チョッパ回路を構成している。
【0004】
図10の従来回路の動作は次のようになる。例えばスイッチング素子S1,S2をオンすることで、R→L1→D1→S1→D8→D9→S2→D4→L2→S→Rの経路で電流が流れ、リアクトルL1,L2にエネルギーが蓄積される。さらに、S2がオンの状態でS1をオフすると、R→L1→D1→D13→C1→D9→S2→D4→L2→S→Rの経路でリアクトルL1,L2のエネルギーはコンデンサC1に充電される。
【0005】
一方、S1がオンの状態でS2をオフすると、R→L1→D1→S1→D8→C2→D16→D4→L2→S→Rの経路で電流が流れ、リアクトルL1,L2のエネルギーはコンデンサC2に充電される。
【0006】
また、S1,S2の両方がオフ状態になると、R→L1→D1→D13→C1→C2→D16→D4→L2→S→Rの経路で電流が流れ、リアクトルL1,L2のエネルギーはコンデンサC1,C2の両方に充電される。
【0007】
このようなスイッチング動作を繰り返すことにより、交流入力電圧の波形に交流入力電流の波形を相似形とし、入力電流を高力率に制御しながら交流電力を直流電力に変換することができる。また、スイッチング素子S1〜S3のオン時間を調整することで、2つのコンデンサC1,C2の電圧を個別に調整することができる。
【0008】
しかし、図10の従来回路にあっては、半導体素子(スイッチング素子とダイオード)の通過数が、リアクトルにエネルギーを蓄える場合に6つ、コンデンサC1またはC2を個別に充電する場合に5つ、コンデンサC1,C2の両方を同時に充電する場合に4つとなる。
【0009】
このため電流が通過する素子数が多く、半導体素子におけるエネルギー損失も大きくなってしまうことから、これを改善するため図11の従来回路が提案されている(特許文献2)。
【0010】
図11の3相交流力率改善回路において、R,S,Tは交流入力端子、P,Nは直流出力端子、L1,L2,L3はリアクトル、S1〜S6はMOSFETからなるスイッチング素子、D1〜D12はダイオード、C1,C2はコンデンサである。
【0011】
図11の従来回路の動作は次のようになる。例えばスイッチング素子S2,S3をオンさせた場合、R→L1→S2→D2→D3→S3→L2→S→Rの経路で電流が流れ、リアクトルL1,L2にエネルギーが蓄積される。
【0012】
S3がオンの状態でS2をオフすると、R→L1→S1の寄生ダイオード→D7→C1→D3→S3→L2→S→Rの経路で電流が流れ、コンデンサC1が充電される。
【0013】
また、S2がオンの状態でS3をオフすると、R→L1→S2→D2→C2→D10→S4の寄生ダイオード→L2→S→Rの経路で電流が流れ、コンデンサC2が充電される。
【0014】
更に、S2,S3を同時にオフすると、R→L1→S1の寄生ダイオード→D7→C1→C2→D10→S4の寄生ダイオード→L2→S→Rの経路で電流が流れ、コンデンサC1,C2が同時に充電される。
【0015】
このようなスイッチング動作を繰り返すことにより、交流入力電圧の波形に交流入力電流の波形を相似形とし、入力電流を高力率に制御しながら交流電力を直流電力に変換することができる。ここで、電流が通過する半導体素子は、リアクトルにエネルギーを蓄える場合に4つ、コンデンサC1またはC2に充電する場合に4つとなり、図9の回路よりも少なくすることができる。
【特許文献1】特許第2857094号公報
【特許文献2】特許第4051875号公報
【発明の開示】
【発明が解決しようとする課題】
【0016】
しかしながら、このような従来の3相交流力率改善回路にあっては、インバータとして昇圧チョッパを用いた単相交流力率改善回路を3系統設けて3相交流電力を高力率となるように制御して直流電力に変換しているため次の問題がある。
【0017】
まずインバータ回路として昇圧チョッパを構成しているため、出力電圧を入力電圧以上の昇圧電圧に設定しており、出力電圧を入力電圧のピーク値よりも小さくできず、小さくするためには次段にDC−DCコンバータを設けて降圧する必要があり、装置構成が複雑化してコストアップになる。
【0018】
また、従来の三相交流力率改善回路は、各インバータ素子の電位が異なるためにドライブが難しい。また、各相の入力電流を入力電圧に相似させる力率改善動作のために制御系も3系統必要となり、且つ、各相の電流バランスや昇圧電圧の上下のバランスを取る回路も必要となる。
【0019】
また、三相交流の仮想中点を基準として動作させるため、平滑用の電解コンデンサは上下2組を用意する必要がある。また平滑用の電解コンデンサに対し交流入力端子がダイオード及びリアクトルを介して直結される昇圧チョッパを構成しているため、電源投入時の電解コンデンサへの充電電流(突入電流)を防止するため、各相毎に突入電流防止回路を設けなければならない。
【0020】
更に、力率改善制御のために入力電流波形を検出する必要があり、そのため交流周波数では飽和しない大型のカレントトランスが必要となる。
【0021】
このような理由から昇圧チョッパを用いた従来の3相交流力率改善回路にあっては、回路構成が複雑で部品点数の増加と回路装置の大型化を招いており、コストアップにもなるという問題があった。
【0022】
本発明は、多相交流を直流変換する際の力率改善における駆動系及び制御系を共通化して性能向上、小型化及び低コスト化を図るようにした多相交流力率改善回路を提供することを目的とする。
【課題を解決するための手段】
【0023】
本発明は、入力した多相交流電力を高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた相数分の出力トランスと、
各相のプラス側1次巻線に直列接続されたプラス側入力整流器と、
各相のマイナス側1次巻線に直列接続されたマイナス側入力整流器と、
プラス側入力整流器とプラス側1次巻線の直列回路の2次側合成接続点と、マイナス側入力整流器とマイナス側1次巻線の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相の出力トランスの2次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、インバータ素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【0024】
ここで、制御回路は過電流保護回路を備え、インバータ素子に直列接続した電流検出抵抗により電流検出信号を過電流保護回路に入力して突入電流防止を含む過電流保護動作を行わせる。
【0025】
各相のプラス側整流器、マイナス側整流器、インバータ素子の各々に、それぞれのオフ時に発生するスパイク電圧を吸収するスナバ回路を設け、
スナバ回路の各々は、コンデンサと抵抗の直列回路であり、直列回路の一端を各相のプラス側整流器、マイナス側整流器、インバータ素子の各々に接続すると共に直列回路の他端を、多相交流の仮想中点に合成接続する。
【0026】
相数分の出力トランスとして、単一のコアに各相の1次巻線及び2次巻線を巻き回す。例えば、相数分の脚部を持つ一対の櫛歯状コアをギャップ材を介在した状態で脚部側を相対させて組合せ、脚部の各々に、各相毎のプラス側1次巻線、マイナス側1次巻線及び2次巻線を配置する。
【0027】
制御回路は1次側と2次側を電気的に分離した絶縁型としても良い。
【0028】
各相の出力トランスに2次巻線を複数設け、複数の2次巻線毎に整流平滑回路を設けて直流電力を多出力する。
【0029】
本発明の別の形態にあっては、多相用のインバータ回路をN組設けて360°/Nの位相差をもつスイッチングによりリップル電流を打ち消すように構成する。
【0030】
即ち、本発明は、多相交流電力を入力して高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた多相交流の相数分の出力トランスと、
各相のプラス側1次巻線の各々に直列接続されたプラス側入力整流器と、
各相のマイナス側1次巻線の各々に直列接続されたマイナス側入力整流器と、
プラス側1次巻線とプラス側入力整流器の直列回路の2次側合成接続点と、マイナス側1次巻線とマイナス側入力整流器の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相の2次巻線から出力されるフライバック電流を整流する出力整流器と、
をN組設け、
更に、
N組毎に設けた各相の出力整流器の整流出力を合成した後に平滑して直流電力を出力する平滑コンデンサと、
平滑コンデンサから得られた直流出力電圧を入力して所定電圧を維持するように、N組のスイッチング素子を、360°を組数Nで割った位相差(360°/N)を持つ複数のスイッチング信号により、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【0031】
本発明の別の形態にあっては、各相のプラス側及びマイナス側入力整流器毎に1個ずつ出力トランスを設けて全体的な小型化を図る。
【0032】
即ち、本発明は、多相交流電力を入力して高力率に制御して直流電力に変換する多相交流力率改善回路に於いて、
プラス側1次巻線と2次巻線を備えた多相交流の相数分のプラス側出力トランスと、
プラス側1次巻線に対し逆方向に巻かれたマイナス側1次巻線及び2次巻線を備えた多相交流の相数分のマイナス側出力トランスと、
各相のプラス側1次巻線の各々に直列接続されたプラス側入力整流器と、
各相のマイナス側1次巻線の各々に直列接続されたマイナス側入力整流器と、
プラス側入力整流器と直列回路の2次側合成接続点と、マイナス側1次巻線とマイナス側入力整流器の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相のプラス側出力トランス及びマイナス側出力トランスの各2次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、インバータ素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【0033】
本発明の別の形態にあっては、単相交流力率改善回路を提供する。即ち、本発明は、単相交流電力を入力して高力率に制御して直流電力に変換する単相交流力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた出力トランスと、
プラス側出力をプラス側1次巻線に接続すると共にマイナス側出力をマイナス側1次巻線に接続し、単相交流入力を整流するダイオードブリッジと、
プラス側1次巻線とマイナス側1次巻線との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相の出力トランスの2次巻線から出力されるフライバック電流を整流した後に平滑して直流電力を出力する整流平滑回路と、
整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【発明の効果】
【0034】
本発明によれば、例えば3相交流を例にとると、他励フライバック型のインバータ回路として、入力整流器及び出力トランスについては3系統設けるが、インバータ素子については各相に対し共通化して1系統とし、同時に制御系も1系統とし、このインバータ回路を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させ、その結果、入力電圧に比例した入力電流が流れ、力率を改善することができる。
【0035】
即ち、他励フライバック型のインバータ回路を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動させた場合、ピーク電流をI、入力電圧をV、オンデューティ時間Ton、出力トランスのインダクタンスをLとすると、
I=V×(Ton/L)
となり、(Ton/L)が一定であることから、入力電圧Vに比例した入力電流Iが流れ、定抵抗と同じ動作をすることになり、これによって力率を改善することができる。
【0036】
また、相数に対応した入力整流器、出力トランス及び出力整流器を単一のインバータ素子で共通にスイッチング制御するため、各相の間で干渉を起こすことがなく、駆動系及び制御系が簡単にでき、制御系を駆動するための内部電源(サブ電源)も1系統でよく、回路の小型化と低コスト化が達成できる。
【0037】
また、各相の出力トランスの2次巻線から出力されるフライバック電流を整流した後に1つに合成して平滑しているため、各相の低周波リップルが合成により相殺され、低周波リップルを小さくすることができる。
【0038】
また、インバータとして絶縁型のフライバック方式としているため、昇圧チョッパの場合に必ず入力電圧より高い出力電圧出なければ力率改善動作しないという制約がなく、直流出力電圧を任意に設定することができる。
【0039】
また、各相のインバータ電流はインバータ素子に直列接続した電流検出抵抗で検知し、制御回路に設けた過電流保護回路で過電流保護動作を行っているため、電源投入時の突入電流は、共通の過電流保護回路で制限された値になり、各相毎に個別に突入電流保護回路を設ける必要はない。
【0040】
更に、各相に対応した入力整流器、出力トランス及び出力整流器と単一のインバータ素子からなるインバータ回路をN組、例えば2組設け,各組のインバータ素子をスイッチング信号の位相を360°/N、例えばN=2の場合は360°/2=180°ずらして駆動することで、位相シフトによる相殺で高周波リップル成分を低減することができる。
【発明を実施するための最良の形態】
【0041】
図1は本発明による多相交流を対象とした力率改善回路の第1実施形態を示した回路ブロック図であり、以下の実施形態にあっては、3相交流に対する力率改善回路を例に取っている。
【0042】
図1において、本実施形態の力率改善回路は、3相交流の交流入力端子R,S,Tに続いて、プラス側入力ダイオード16−11,16−21,16−31とマイナス側入力ダイオード16−12,16−22,16−32を分岐接続し、これらの入力ダイオードに続いて3つの出力トランス10−1,10−2,10−3を設けている。
【0043】
出力トランス10−1,10−2,10−3は、互いに逆方向に巻いたプラス側1次巻線12−11,12−21,12−31とマイナス側1次巻線12−12,12−22,12−32、及び単一の2次巻線14−1,14−2,14−3を備えている。
【0044】
例えば交流入力端子Rを例に取ると、出力トランス10−1のプラス側1次巻線12−11はプラス側入力ダイオード16−11と直列接続され、またマイナス側1次巻線12−12はマイナス側入力ダイオード16−12と直列接続され、交流入力端子Rからの電流流れ込み経路と電流流れ出し経路を構成している。
【0045】
この点は交流入力端子S,Tについても同様であり、プラス側入力ダイオード16−21,16−31と直列にプラス側1次巻線12−21,12−31を直列接続し、またマイナス側入力ダイオード16−22,16−32とマイナス側1次巻線12−22,12−32を直列接続している。
【0046】
交流入力端子R,S,Tに対応したプラス側1次巻線12−11,12−21,12−31の出力側は合成接続され、MOS−FETを用いたインバータ素子18のドレインDに接続している。また交流入力端子R,S,Tに対応したマイナス側1次巻線12−12,12−22,12−32の出力側も合成接続され、インバータ素子18を構成するMOS−FETのソースS側に接続している。
【0047】
即ちインバータ素子18は、交流入力端子R,S,Tに対応したプラス側1次巻線12−11,12−21,12−31の2次側合成接続点と、マイナス側1次巻線12−12,12−22,12−32の2次側合成接続点との間に接続されてスイッチング動作を行う。
【0048】
出力トランス10−1〜10−3の2次巻線14−1〜14−3に続いては、出力整流器としての出力ダイオード20−1〜20−3と単一の平滑コンデンサ22を備えた整流平滑回路が設けられる。
【0049】
インバータ素子18のゲートに対しては、制御回路を構成する制御IC24が設けられ、制御IC24は平滑コンデンサ22から出力される直流出力電圧を抵抗26,28により分圧して入力端子INに入力しており、予め定めた所定電圧を保つようにスイッチング信号を出力端子OUTからインバータ素子18のゲートに出力し、インバータ素子18のスイッチング動作を行う。
【0050】
ここで交流入力端子R,S,Tから直流出力端子+V,GNDに至る経路に設けた回路素子で構成されるインバータ回路は、多励フライバック型のインバータ回路を構成している。
【0051】
フライバック型のインバータ回路は、インバータ素子18がオンしたときに入力側の例えばプラス側1次巻線12−11に電流を流してエネルギーをチャージし、インバータ素子18を次にオフしたときに、プラス側1次巻線12−11のエネルギーを2次巻線14−1に伝え、出力ダイオード20−1のオンによりフライバック電流Id1を整流出力し、平滑コンデンサ22で平滑して直流電力に変換する。
【0052】
本実施形態のインバータ回路におけるフライバック動作は、単一のインバータ素子18をオンして交流入力端子R,S,Tのそれぞれに設けているプラス側1次巻線12−11,12−21,12−31及びマイナス側1次巻線12−12,12−22,12−32に、そのとき交流入力端子R,S,Tに加わっている交流入力電圧の大小関係に対応して電流を流すことでエネルギーを蓄える。
【0053】
続いてインバータ素子18をオフとすることで、エネルギーを蓄えている1次巻線から2次巻線14−1〜14−3にエネルギーを伝え、出力ダイオード20−1〜20−3からフライバック電流Id1,Id2,Id3を整流出力し、これを合成したフライバック電流Idとして平滑コンデンサ22に供給して平滑し、直流電力に変換している。
【0054】
また図1の実施形態にあっては、インバータ素子18と直列に電流検出抵抗30を接続しており、電流検出抵抗30で検出されたインバータ素子18のオンに伴う電流検出信号は制御IC24の過電流保護端子OCPに入力されている。制御IC24には過電流保護が内蔵されており、過電流保護回路に設定している閾値を超える電流検出信号が入力すると、インバータ素子18のオンデューティを狭めるように制御することで過電流を防止する。
【0055】
特に本実施形態にあっては、電源投入時にインバータ素子18のスイッチングに伴い突入電流が流れるが、このような突入電流についても、電流検出抵抗30による電流検出電圧の入力を受けて、制御IC24の過電流保護回路がインバータ素子18のオンデューティを狭め、これにより突入電流を防止する機能を果たすことになる。
【0056】
また図1の実施形態にあっては、交流入力端子R,S,Tに対応したプラス側入力ダイオード16−11,16−21,16−31とマイナス側入力ダイオード16−22,16−32の2次側間に、スパイク電圧を吸収するためのスナバ回路32−1,32−2,32−3を設けている。またMOS−FETを用いたソースSとドレインDとの間にもスナバ回路30を設けて、スパイク電圧による素子破壊を防ぐようにしている。
【0057】
更に制御IC24は、図示しないサブ電源からの電源電圧Vccを受けて動作しており、制御系統は1系統でよいことから、サブ電源も1系統で済ますことができる。
【0058】
次に図1の実施形態における力率改善回路としての基本的な動作機能を説明する。本実施形態の制御IC24にあっては、次の3つの条件により他励フライバック型のインバータ回路を、直流出力電圧を一定電圧に安定させるようにスイッチング制御している。
(1)スイッチング制御のオンデューティを絞ることで、電流の不連続モードを維持して動作する。
(2)一定の周波数で駆動する。
(3)交流周波数(50Hzまたは60Hz)の1周期に対し、変動の少ないデューティ比(周期内でデューティ比を変化させない)で駆動する。
【0059】
このような(1)〜(3)の条件により、制御IC24がインバータ素子18をスイッチング制御すると、インバータ回路を定抵抗として動作させることができる。
【0060】
即ち、インバータ回路におけるピーク電流をI、入力電圧をV、オンデューティ時間TON、更に出力トランス10−1〜10−3のインダクタンスをLとすると、次式の関係が得られる。
I=V(TON/L) (1)
この(1)式から(TON/L)を前記(1)〜(3)の条件により一定に保つようにスイッチング制御すると、入力電圧Vに比例した入力電流Iが流れることとなり、これはインバータ回路が定抵抗と同じ動作をすることとなり、その結果、3相交流電力を直流電力に変換する際のスイッチング制御において、入力電圧波形と入力電流波形を相似形にして力率を1に近づける力率改善を行うことができる。
【0061】
更に本実施形態にあっては、入力電流の1周期に亘って等しいデューティで不連続モード動作していれば定抵抗としての動作条件が成立することから、出力電圧や出力電流を急激に変えるバーストモードについても、入力電流の1周期に亘って等しいデューティとなるように段階的にデューティを変化させれば、バーストモードで動作しても定抵抗としての動作条件が成立し、入力電流を入力電圧に比例した正弦波として力率を改善することができる。
【0062】
次に図1の実施形態におけるインバータ素子18のスイッチング制御に伴うフライバック動作を説明する。交流入力端子R,S,Tに加わる各相の交流電圧は120°の位相差を持っている。
【0063】
この3相交流入力電圧ER,ES,ETとの間に、あるタイミングで
ER>ES>ET
となる関係があったとする。このタイミングでインバータ素子18がオンすると、ピーク電圧となっている3相交流端子Rから、それより低い電圧となっている3相交流S及びTのそれぞれに対し入力電流が流れる。この入力電流の経路を各素子の符号で示すと
(R)→(16−11)→(12−11)→(18)→(12−22)→(16−22)→S
及び
(R)→(16−11)→(12−11)→(18)→(12−32)→(16−32)→T
となる。このとき交流入力端子SとTに流れ出す電流の割合は、それぞれの交流電圧の大きさに依存している。
【0064】
このようにインバータ素子18のオンにより交流入力端子Rから交流入力端子S,Tのそれぞれに電流が流れることで、プラス側1次巻線12−11、マイナス側1次巻線12−22,12−32にエネルギ−がチャージされる。
【0065】
続いてインバータ素子18をオフすると、プラス側1次巻線12−11、マイナス側1次巻線12−22,12−32にチャージされたエネルギ−が出力トランス10−1〜10−3の2次側の2次巻線14−1〜14−3のそれぞれに伝達され、出力ダイオード20−1〜20−3のそれぞれをオンし、フライバック電流Id1,Id2,Id3を整流出力し、その合成電流となるフライバック電流Id=(Id1+Id2+Id3)が平滑コンデンサ22より平滑されて直流電力に変換され、出力端子である+VとGNDから、図示しない負荷に供給される。
【0066】
ここで出力ダイオード20−1〜20−3から整流出力されたフライバック電流Id1〜Id3を合成した後に平滑コンデンサ22で平滑しているため、低周波リップルを打ち消す動作が行われ、低周波リップルの十分小さな直流電流を得ることができる。
【0067】
また別のタイミングにあっては、交流入力端子Sがピーク電圧となれば、SからR及びTにインバータ素子のスイッチングにより電流が流れ、またあるタイミングでは交流入力端子Tがピーク電圧となればインバータ素子のオンでR,Sに電流が流れ、インバータ素子18のオフに伴うフライバック動作で直流電力に変換することができる。
【0068】
図2は図1の実施形態における各相入力電流、合成フライバック電流及びインバータ素子両端電圧についての動作波形を示した波形説明図である。図2(A)は図1の交流入力端子R,S,Tに流れる入力電流IR,IS,ITを示しており、120°の位相差を持った交流入力電圧に対し、インバータ素子18で3系統につき一斉にスイッチングすることで、パルス的に電流が流れている。
【0069】
ここで3つの入力電流IR,IS,ITの間には
IR+IS+IT=0
という関係がある。
【0070】
例えば図2(A)の時刻t1のタイミングを見ると、入力電流IRがプラスで最も大きく、また入力電流ISもプラスであるが、この段階では小さく、一方、入力電流ITはマイナスであり、
(IR+IS)=−IT
となっている。即ち、交流入力端子R、Sから電流IR、ISが流れ込み、交流入力端子Tから電流ITが流れ出している。
【0071】
図2(B)は図1の出力トランス10−1の2次側の平滑コンデンサ22に流れる合成フライバック電流Idを示している。この合成フライバック電流Idは、図1におけるインバータ素子18のオフで3相交流端子R,S,Tのプラス側またはマイナス側に蓄えたエネルギーが2次巻線14−1〜14−3に伝達されて、出力ダイオード20−1〜20−3から整流出力されるフライバック電流Id1〜Id3を合成した電流であり、制御IC24によりインバータ素子18を前記(1)〜(3)の条件で動作させることで、ほぼ一定のピーク電流を持った電流波形が得られており、この合成フライバック電流Idを平滑コンデンサ22で平滑することで、ほぼ一定の直流電流を出力することができる。
【0072】
図2(C)は図1のインバータ素子18を構成するMOS−FETのソース,ドレイン間電圧Vdsを示している。ソース・ドレイン間電圧Vdsは、インバータ素子18をオンしたときに0ボルトとなり、オフしたときにピーク電圧に立ち上がり、このとき1次巻線側に蓄えられているエネルギーが2次側に伝達されて、図2(B)に示す合成フライバック電流Idの整流出力とすることができる。
【0073】
このインバータ素子18におけるソース・ドレイン間電圧Vdsのピーク値は、交流入力端子R,S,Tに加わっているピーク電圧に対応した値の一定電圧のパルス波形となっている。
【0074】
またインバータ素子18は、出力トランス10−1〜10−3の電流を不連続とするオンデューティを絞ったスイッチング、即ち不連続モードとなるオンデューティの一定周波数でスイッチングしていることが分かる。
【0075】
このような図1の第1実施形態にあっては、インバータ回路として他励フライバック型のインバータ回路を使用していることから、従来の昇圧チョッパのように出力電圧が入力電圧より大きくなるという制約がなく、出力電圧を入力電圧に対し必要に応じて高低任意に設定することができる。
【0076】
またスイッチオンによりエネルギーをチャージする1次巻線と、スイッチオフによりエネルギーを伝達する2次巻線、更に2次巻線に対応した整流平滑回路については、交流入力端子R,S,Tに対応して3系統設けているが、スイッチングを行うインバータ素子18については、インバータ回路の入出力側の3系統を合成接続することで1系統としてスイッチングすることで、駆動系及び制御系を1系統として回路構成を簡単にし、使用する回路素子も低減できることで回路規模を小さくし、また回路素子が少なくなることで損失も低減できる。
【0077】
図3は本発明による力率改善回路の第2実施形態を示した回路ブロック図であり、ダイオード及びインバータ素子のスパイク電圧を吸収するスナバ回路の具体例を示し、更に2次側の整流平滑回路として同期整流回路を使用したことを特徴とする。
【0078】
図3において、交流入力端子R,S,Tに対応して設けた入力ダイオード、出力トランス10−1〜10−3の1次巻線及び2次巻線の構成は図1の実施形態と同じであり、更に他励フライバック型のインバータ回路を構成するインバータ素子18及びその制御IC24についても、図1の実施形態と同様、(1)〜(3)の条件で力率改善動作を行っている。
【0079】
これに加え図3の実施形態にあっては、交流入力端子R,S,Tに続いて設けたプラス側入力ダイオード16−11,16−21,16−31と、マイナス側入力ダイオード16−12,16−22,16−32のスパイク電圧を吸収するスナバ回路32−1,32−2,32−3として、スナバコンデンサ38とスナバ抵抗40を直列接続した回路を設け、スナバ抵抗40側を3相交流における仮想中点36に共通接続している。
【0080】
同様に、インバータ素子18に対して設けたスナバ回路34もスナバコンデンサ38とスナバ抵抗40の直列回路であり、スナバ抵抗40側を3相交流の仮想中点36に接続している。
【0081】
このようにスナバ回路32−1〜32−3及び34の一端、即ちスナバ抵抗40側を3相交流の仮想中点36に接続したことで、3相交流の仮想中点36はグランドGNDに対し常に高い電位となっており、これによってスナバコンデンサ38に印加する電圧を低減することができると共に、スナバ回路の両端に加わる電圧が小さくなることで、損失も低減することができる。
【0082】
また出力トランス10−1〜10−3の2次巻線14−1〜14−3に対しても、それぞれスナバ回路46−1〜46−3が設けられており、このスナバ回路46−1〜46―3についても、スナバコンデンサとスナバ抵抗の直列回路とすればよい。
【0083】
また2次巻線14−1〜14−3のそれぞれには出力整流器として機能するMOS−FETを用いた同期整流スイッチング素子42−1〜42−3を設けており、それぞれ同期整流制御回路44−1〜44−3によるスイッチングでインバータ素子18のオフタイミングに同期したオン制御によりフライバック電流の整流出力を行っている。
【0084】
この同期整流スイッチング素子42−1〜42−3のそれぞれについても、並列にスナバ場回路48−1〜48−3が接続されて、スイッチング素子に加わるスパイク電圧を吸収するようにしている。
【0085】
このように2次側の整流回路として同期整流回路を用いることで、整流回路の低損失化を図ることができる。但し、2次側の同期整流回路については逆方向に電流を流さないように制御する必要がある。同期整流制御回路44−1〜44−3としては、専用のICを使用してもよいし、ディスクリート部品で構成してもよい。
【0086】
更に図3の実施形態にあっては、インバータ素子18に直列接続した電流検出抵抗30をグランドGNDに対しマイナス側に接続している。これに対し図1の実施形態にあっては、グランドGNDに対し電流検出抵抗30をプラス側に接続している。
【0087】
図3のように電流検出抵抗30をグランドGNDに対しマイナス側に接続した場合には、インバータ素子18のオンにより流れる電流により電流検出抵抗30は負極性の電流検出信号を制御IC24に入力し、過電流保護動作を行うことになる。
【0088】
図4は3つのトランスを1個のコアで構成する本発明の多相交流力率改善回路に使用するトランス構造を示した説明図である。図4(A)は1個のコアで構成する出力トランス10の回路図であり、コア50に対し3つのトランスを合わせた1次巻線及び2次巻線を設けている。
【0089】
即ち、プラス側1次巻線12−11,12−12及び2次巻線14−1で2つの出力トランスを構成し、次のプラス側1次巻線12−21、マイナス側1次巻線12−22及び2次巻線14−2で次の出力トランスを構成し、残りのプラス側1次巻線12−31、マイナス側1次巻線12−32及び2次巻線14−3で3番目の出力トランスを構成している。
【0090】
図4(B)はコア50を1つとした出力トランス10の構造説明図である。図4(B)において、出力トランス10は3つの脚部を備えた櫛歯状(E型)のコア50−1,50−2が脚部を向かい合わせて配置され、両側の脚部の間にはギャップ材52を介在させている。
【0091】
コア50−1,50−2を組み合わせた3箇所の脚部のそれぞれには、3つの出力トランスを構成する1次巻線12−11〜12−32及び2次巻線14−1〜14−3が、それぞれトランスごとに巻き回されている。
【0092】
ここで図1のインバータ素子18のオンにより交流入力端子R,S,Tに流れる入力電流IR,IS,ITの間には
IR+IS+IT=0
の関係がある。したがって、図4(B)の出力トランス10における磁束φ1,φ2,φ3と、インダクタンスL1,L2,L3の間には
φ1+φ2+φ3=L1IR+L2IS+L3IT=0
の関係が成立すればよい。
【0093】
この関係を成立させるためには、
L1=L2=L3
の関係を成立させるトランス構造とする必要がある。そこで、コア50−1,50−2の両側の脚部の間に同一厚みのギャップ材52を挟み込むことで、
L1=L2=L3
の関係を容易に実現することができる。
【0094】
図5は制御系を絶縁型とした本発明による力率改善回路の第3実施形態を示した回路ブロック図である。図5において、交流入力端子R,S,Tから入力ダイオード、出力トランス10−1〜10−3を経て整流平滑回路に至る系統は、図1の実施形態と基本的に同じであるが、この実施形態にあっては制御IC24を備えた制御系についても絶縁型の回路構成としている。
【0095】
即ち、制御IC24の出力OUTからインバータ素子18にスイッチング信号を供給する系統に、ドライブ回路54、ドライブトランス56及びドライブ回路56を設け、1次側と2次側を電気的に絶縁分離している。
【0096】
またインバータ素子18の電流を検出する系統についても、カレントトランス58の1次巻線をインバータ素子18に直列接続し、2次巻線にダイオード60と抵抗62からなる整流回路を設けて1次側と2次側を電気的に絶縁し、電流検出信号を制御IC24の過電流保護回路に入力している。
【0097】
このような制御系についても絶縁型とした本実施形態の力率改善回路によれば、保持時間や出力リップルに対して問題にならない負荷であれば、後段にDC−DCコンバータを接続しなくとも直接、直流電力を供給することが可能である。
【0098】
また図5の制御系についても絶縁型とした力率改善回路における出力電圧が安全電圧60ボルト以下であった場合には、後段にDC−DCコンバータを接続する場合、DC−DCコンバータを非絶縁型であっても安全規格に準拠することが可能となる。
【0099】
図6は図1に対し入力整流器の位置を入れ替えた本発明による力率改善回路の第4実施形態を示した回路ブロック図である。更に図6にあっては、直流出力側につき端子出力の構成としてプラス・マイナス電源を構成するようにしている。
【0100】
図6において、交流入力端子R,S,Tに続いて、出力トランス10−1,10−3のプラス側1次巻線12−11,12−21,12−31を接続し、続いてプラス側入力ダイオード16−11,16−21,16−31をそれぞれ直流接続し、カソード側を共通接続して、インバータ素子18のドレインDに接続している。
【0101】
また出力トランス10−1,10−3のマイナス側1次巻線12−12,12−22,12−32についても、一端を交流入力端子R,S,Tに接続し、他端をマイナス側入力ダイオード16−12,16−22,16−32に接続した後に合成接続して、インバータ素子18のソースSに接続している。
【0102】
この入力側の1次巻線と入力ダイオードの接続関係は、図1の実施形態と逆の位置関係となっているが、このような逆の位置関係であっても、制御IC24により、図1の場合と同様、(1)〜(3)の条件でインバータ素子18をスイッチングしてフライバック動作させることで、インバータ回路を低抵抗として動作させることで力率を改善することができる。
【0103】
また出力トランス10−1〜10−3の2次側については、中点タップを備えた一対の2次巻線14−11と14−12、14−21と14−22、14−31と14−32を設け、それぞれの中点タップはグランドGNDに接続する。2次巻線14−11,14−21,14−31については出力ダイオード20−11,20−21,20−31で整流したフライバック電流を合成した後に平滑コンデンサ22−1により平滑してプラス直流電圧+Vを出力する。
【0104】
2次巻線14−12,14−22,14−32については、出力ダイオード20−12,20−22,20−32で整流したフライバック電流を合成した後に平滑コンデンサ22により平滑してマイナス直流電圧−Vを出力する。これによりプラス・マイナスの2出力を実現している。
【0105】
なお、図6はプラス・マイナスの2出力としているが、更に2次巻線と整流平滑回路を追加することで多出力をえることができる。
【0106】
図7は位相シフトしたスイッチングによりリップル電流を低減する本発明の第5実施形態を示した回路ブロック図である。図7において、本実施形態にあっては交流入力端子R,S,Tと直流出力端子+V,GNDとの間に、図1に示したフライバック型のインバータ回路を交流入力端子R,S,Tごとに2系統、並列的に設けたことを特徴とする。
【0107】
即ち、第1系統のインバータ回路はプラス側入力ダイオード16−11,16−21,16−31、マイナス側入力ダイオード16−12,16−22,16−32、出力トランス10−11,10−21,10−31(2つの1次巻線と1つの2次巻線を含む)、及び出力ダイオード20−11,20−21,20−31、更にインバータ素子18−1で構成される。
【0108】
第2系統のインバータ回路は、プラス側入力ダイオード16−13,16−23,16−33、マイナス側入力ダイオード16−14,16−24,16−34、3つの出力トランス10−12,10−22,10−32(2つの1次巻線と1つの2次巻線を含む)、及び出力ダイオード20−12,20−22,20−32、及びインバータ素子18−2で構成される。更に、インバータ素子18−1,18−2のそれぞれと直列に電流検出抵抗30−1,30−2が設けられている。
【0109】
制御IC24は、図1の実施形態における前記(1)〜(3)の条件に従って、インバータ素子18−1,18−2のスイッチングによりフライバック動作を行うが、更にインバータ素子18−1に対するスイッチング信号に対し、インバータ素子18−2に加えるスイッチング信号の位相を180°ずらして駆動するようにしている。
【0110】
このようにインバータ素子18−1に対するスイッチング信号に対しインバータ素子18−2に加えるスイッチング信号の位相を180°シフトして駆動することで、出力ダイオード20−1〜20−32から出力されるフライバック電流を合成する際に、リップル電流が180°ずれた状態で1つに合成され、相殺により高周波リップル電流を低減することができる。
【0111】
ここで図7の実施形態にあっては、フライバック型のインバータ回路を2組設けた場合を例に取っているが、一般系としてはフライバック型のインバータ回路をN組設けるようにする。
【0112】
この場合には、それぞれのインバータ素子に加えるスイッチング信号の位相を360°/Nだけシフトして駆動し、出力側でフライバック電流を1つに合成した際に360°/Nずつずらしたリップル電流を合成することで、リップル電流を相殺により低減することができる。
【0113】
図8は入力整流器ごとに出力トランスを分割した本発明による力率改善回路の第6実施形態を示した回路ブロック図である。図8において、交流入力端子R,S,Tのそれぞれに対応して2系統に分岐してプラス側入力ダイオード16−11,16−21,16−31及びマイナス側入力ダイオード16−12,16−22,16−32を設けた点は図1の実施形態と同じであるが、この6つの入力ダイオードに対応して6つの出力トランス10−11〜10−32に分割して設けている。
【0114】
出力トランス10−11〜10−32のそれぞれは単一の1次巻線と2次巻線を備えており、例えば交流入力端子Rを例に取ると、出力トランス10−11,10−12では、1次巻線12−11,12−12が逆方向に巻かれている。
【0115】
また6つの出力トランス10−11〜10−32の2次巻線14−11〜14−32に出力ダイオード20−11〜20−32を接続し、インバータ素子18のスイッチングによるフライバック電流を整流出力している。
【0116】
更に、6つの出力トランス10−11〜10−32の2次側に出力されるフライバック電流を合成する前に平滑コンデンサ64−11〜64−32を設けて平滑することで、合成後に平滑コンデンサ22で平滑するまでの高周波ループを小さくし、高周波の漏れ磁束を低減することで、インバータ素子18をオンからオフに切り替えるときのフライバック電圧の低減や各種ノイズの低減、更には誤動作低減や損失低減を図ることができる。
【0117】
更に出力トランスを6つに分割したことで、出力トランス1個当たりのサイズを小さくでき、薄型電源を構成するような場合に有利となる。また基板トランスで構成するようなときも、出力トランスを6つに分割したことで、小型化に伴い1個当たりの損失を低減できる点で有利である。
【0118】
図9は単相交流を対象とした本発明による力率改善回路の第7実施形態を示した回路ブロック図である。図9にあっては、単相交流入力端子AC1,AC2に続いて、入力ダイオード16−2,16−1及び16−3,16−4により構成したダイオードブリッジを設け、ダイオードブリッジのプラス側とマイナス側を出力トランス10の互いに逆方向に巻き回したプラス側1次巻線12−1とマイナス側1次巻線12−2を接続し、その間にインバータ素子18を接続している。
【0119】
出力トランス10の2次巻線14には整流用の出力ダイオード20が接続され、続いて平滑コンデンサ22を接続している。インバータ素子18は制御IC24によりスイッチングされてフライバック動作を行う。
【0120】
この制御IC24によるインバータ素子18をスイッチングするための条件は、図1の実施形態について示した前記(1)〜(3)の条件であり、これによってフライバック型のインバータ回路を定抵抗と見なし、力率改善を図ることができる。
【0121】
インバータ素子18には電流検出抵抗30が直列接続され、電流検出抵抗30で検出した電流検出信号を制御IC24に内蔵した過電流保護回路に入力し、過電流保護動作を行うことで、電源投入時の突入電流についてもインバータ素子18のデューティ制御で抑制するようにしている。
【0122】
また入力側のダイオードブリッジに対してはスナバ回路32が設けられ、インバータ素子18についてもスナバ回路34が設けられている。
【0123】
この図9の単相交流を対象とした力率改善回路にあっても、インバータ回路を定抵抗として動作させることにより、安定して力率をほぼ1に維持した力率改善動作を実現することができる。
【0124】
なお上記の実施形態にあっては多相交流として3相交流を例に取るものであったが、3相交流以外の多相交流についても同様に構成することができる。
【0125】
また上記の実施形態にあっては、インバータ素子としてMOS−FETを例に取るものであったが、それ以外にトランジスタなどの適宜のスイッチング素子を使用することができる。
【0126】
また上記の実施形態にあっては、スナバ回路としてスナバコンデンサとスナバ抵抗の直流回路を例に取るものであったが、本発明はこれに限定されず、適宜のスナバ回路を使用することができる。
【0127】
また本発明は、その目的と利点を損なうことのない適宜の変形を含み、更に上記の実施形態に示した数値による限定は受けない。
【図面の簡単な説明】
【0128】
【図1】本発明による力率改善回路の第1実施形態を示した回路ブロック図
【図2】図1の実施形態における各相入力電流、合成フライバック電流及びインバータ素子両端電圧についての動作波形を示した波形説明図
【図3】本発明による力率改善回路の第2実施形態を示した回路ブロック図
【図4】3つのトランスを1個のコアで構成する本発明の多相交流力率改善回路に使用するトランス構造を示した説明図
【図5】制御系を絶縁型とした本発明による力率改善回路の第3実施形態を示した回路ブロック図
【図6】図1に対し入力整流器の位置を入れ替えた本発明による力率改善回路の第4実施形態を示した回路ブロック図
【図7】位相シフトしたスイッチングによりリップル電流を低減する本発明による力率改善回路の第5実施形態を示した回路ブロック図
【図8】入力整流器毎に出力トランスを分割した本発明による力率改善回路の第6実施形態を示した回路ブロック図
【図9】単相交流を対象とした本発明による力率改善回路の第7実施形態を示した回路ブロック図
【図10】昇圧チョッパを用いた従来の三相交流力率改善回路を示したブロック図
【図11】昇圧チョッパを用いた従来の三相交流力率改善回路の他の例を示したブロック図
【符号の説明】
【0129】
10,10−1〜10〜3,10−11〜10−32:出力トランス
12−11,12−21,12−31:プラス側1次巻線
12−12,12−22,12−32:マイナス側1次巻線
14−1〜14−3:2次巻線
16−11〜16−32:入力ダイオード
18:インバータ素子
20−1〜20−3:出力ダイオード
22,64−11〜64−32:平滑コンデンサ
24:制御IC
26,28,62:抵抗
30:電流検出抵抗
32−1〜32−2,34,46−1〜46−3,48−1〜48−3:スナバ回路
36:仮想中点
38:スナバコンデンサ
40:スナバ抵抗
42−1〜42−3:同期整流スイッチング素子
44−1〜44−3:同期整流制御回路
50,50−1,50−2:コア
52:ギャップ材
54,56:ドライブ回路
58:カレントトランス
【技術分野】
【0001】
本発明は、多相交流電力から直流電力に変換する際に力率を改善する多相交流力率改善回路に関する。
【背景技術】
【0002】
従来、入力した3相交流電力を高力率に制御して直流電力に変換するアクティブフィルタ回路として知られた力率改善回路としては、例えば図10に示すものがある。
【0003】
図10において、R,S,Tは交流入力端子、P,Nは直流出力端子、L1,L2,L3はリアクトル、D1〜D18はダイオード、S1〜S3は各相のスイッチング素子、C1,C2はコンデンサである。ここで、リアクトルL1,L2,L3、ダイオードD1〜D18、スイッチング素子S1〜S3、及びコンデンサC1,C2で構成されるインバータは、昇圧チョッパ回路を構成している。
【0004】
図10の従来回路の動作は次のようになる。例えばスイッチング素子S1,S2をオンすることで、R→L1→D1→S1→D8→D9→S2→D4→L2→S→Rの経路で電流が流れ、リアクトルL1,L2にエネルギーが蓄積される。さらに、S2がオンの状態でS1をオフすると、R→L1→D1→D13→C1→D9→S2→D4→L2→S→Rの経路でリアクトルL1,L2のエネルギーはコンデンサC1に充電される。
【0005】
一方、S1がオンの状態でS2をオフすると、R→L1→D1→S1→D8→C2→D16→D4→L2→S→Rの経路で電流が流れ、リアクトルL1,L2のエネルギーはコンデンサC2に充電される。
【0006】
また、S1,S2の両方がオフ状態になると、R→L1→D1→D13→C1→C2→D16→D4→L2→S→Rの経路で電流が流れ、リアクトルL1,L2のエネルギーはコンデンサC1,C2の両方に充電される。
【0007】
このようなスイッチング動作を繰り返すことにより、交流入力電圧の波形に交流入力電流の波形を相似形とし、入力電流を高力率に制御しながら交流電力を直流電力に変換することができる。また、スイッチング素子S1〜S3のオン時間を調整することで、2つのコンデンサC1,C2の電圧を個別に調整することができる。
【0008】
しかし、図10の従来回路にあっては、半導体素子(スイッチング素子とダイオード)の通過数が、リアクトルにエネルギーを蓄える場合に6つ、コンデンサC1またはC2を個別に充電する場合に5つ、コンデンサC1,C2の両方を同時に充電する場合に4つとなる。
【0009】
このため電流が通過する素子数が多く、半導体素子におけるエネルギー損失も大きくなってしまうことから、これを改善するため図11の従来回路が提案されている(特許文献2)。
【0010】
図11の3相交流力率改善回路において、R,S,Tは交流入力端子、P,Nは直流出力端子、L1,L2,L3はリアクトル、S1〜S6はMOSFETからなるスイッチング素子、D1〜D12はダイオード、C1,C2はコンデンサである。
【0011】
図11の従来回路の動作は次のようになる。例えばスイッチング素子S2,S3をオンさせた場合、R→L1→S2→D2→D3→S3→L2→S→Rの経路で電流が流れ、リアクトルL1,L2にエネルギーが蓄積される。
【0012】
S3がオンの状態でS2をオフすると、R→L1→S1の寄生ダイオード→D7→C1→D3→S3→L2→S→Rの経路で電流が流れ、コンデンサC1が充電される。
【0013】
また、S2がオンの状態でS3をオフすると、R→L1→S2→D2→C2→D10→S4の寄生ダイオード→L2→S→Rの経路で電流が流れ、コンデンサC2が充電される。
【0014】
更に、S2,S3を同時にオフすると、R→L1→S1の寄生ダイオード→D7→C1→C2→D10→S4の寄生ダイオード→L2→S→Rの経路で電流が流れ、コンデンサC1,C2が同時に充電される。
【0015】
このようなスイッチング動作を繰り返すことにより、交流入力電圧の波形に交流入力電流の波形を相似形とし、入力電流を高力率に制御しながら交流電力を直流電力に変換することができる。ここで、電流が通過する半導体素子は、リアクトルにエネルギーを蓄える場合に4つ、コンデンサC1またはC2に充電する場合に4つとなり、図9の回路よりも少なくすることができる。
【特許文献1】特許第2857094号公報
【特許文献2】特許第4051875号公報
【発明の開示】
【発明が解決しようとする課題】
【0016】
しかしながら、このような従来の3相交流力率改善回路にあっては、インバータとして昇圧チョッパを用いた単相交流力率改善回路を3系統設けて3相交流電力を高力率となるように制御して直流電力に変換しているため次の問題がある。
【0017】
まずインバータ回路として昇圧チョッパを構成しているため、出力電圧を入力電圧以上の昇圧電圧に設定しており、出力電圧を入力電圧のピーク値よりも小さくできず、小さくするためには次段にDC−DCコンバータを設けて降圧する必要があり、装置構成が複雑化してコストアップになる。
【0018】
また、従来の三相交流力率改善回路は、各インバータ素子の電位が異なるためにドライブが難しい。また、各相の入力電流を入力電圧に相似させる力率改善動作のために制御系も3系統必要となり、且つ、各相の電流バランスや昇圧電圧の上下のバランスを取る回路も必要となる。
【0019】
また、三相交流の仮想中点を基準として動作させるため、平滑用の電解コンデンサは上下2組を用意する必要がある。また平滑用の電解コンデンサに対し交流入力端子がダイオード及びリアクトルを介して直結される昇圧チョッパを構成しているため、電源投入時の電解コンデンサへの充電電流(突入電流)を防止するため、各相毎に突入電流防止回路を設けなければならない。
【0020】
更に、力率改善制御のために入力電流波形を検出する必要があり、そのため交流周波数では飽和しない大型のカレントトランスが必要となる。
【0021】
このような理由から昇圧チョッパを用いた従来の3相交流力率改善回路にあっては、回路構成が複雑で部品点数の増加と回路装置の大型化を招いており、コストアップにもなるという問題があった。
【0022】
本発明は、多相交流を直流変換する際の力率改善における駆動系及び制御系を共通化して性能向上、小型化及び低コスト化を図るようにした多相交流力率改善回路を提供することを目的とする。
【課題を解決するための手段】
【0023】
本発明は、入力した多相交流電力を高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた相数分の出力トランスと、
各相のプラス側1次巻線に直列接続されたプラス側入力整流器と、
各相のマイナス側1次巻線に直列接続されたマイナス側入力整流器と、
プラス側入力整流器とプラス側1次巻線の直列回路の2次側合成接続点と、マイナス側入力整流器とマイナス側1次巻線の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相の出力トランスの2次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、インバータ素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【0024】
ここで、制御回路は過電流保護回路を備え、インバータ素子に直列接続した電流検出抵抗により電流検出信号を過電流保護回路に入力して突入電流防止を含む過電流保護動作を行わせる。
【0025】
各相のプラス側整流器、マイナス側整流器、インバータ素子の各々に、それぞれのオフ時に発生するスパイク電圧を吸収するスナバ回路を設け、
スナバ回路の各々は、コンデンサと抵抗の直列回路であり、直列回路の一端を各相のプラス側整流器、マイナス側整流器、インバータ素子の各々に接続すると共に直列回路の他端を、多相交流の仮想中点に合成接続する。
【0026】
相数分の出力トランスとして、単一のコアに各相の1次巻線及び2次巻線を巻き回す。例えば、相数分の脚部を持つ一対の櫛歯状コアをギャップ材を介在した状態で脚部側を相対させて組合せ、脚部の各々に、各相毎のプラス側1次巻線、マイナス側1次巻線及び2次巻線を配置する。
【0027】
制御回路は1次側と2次側を電気的に分離した絶縁型としても良い。
【0028】
各相の出力トランスに2次巻線を複数設け、複数の2次巻線毎に整流平滑回路を設けて直流電力を多出力する。
【0029】
本発明の別の形態にあっては、多相用のインバータ回路をN組設けて360°/Nの位相差をもつスイッチングによりリップル電流を打ち消すように構成する。
【0030】
即ち、本発明は、多相交流電力を入力して高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた多相交流の相数分の出力トランスと、
各相のプラス側1次巻線の各々に直列接続されたプラス側入力整流器と、
各相のマイナス側1次巻線の各々に直列接続されたマイナス側入力整流器と、
プラス側1次巻線とプラス側入力整流器の直列回路の2次側合成接続点と、マイナス側1次巻線とマイナス側入力整流器の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相の2次巻線から出力されるフライバック電流を整流する出力整流器と、
をN組設け、
更に、
N組毎に設けた各相の出力整流器の整流出力を合成した後に平滑して直流電力を出力する平滑コンデンサと、
平滑コンデンサから得られた直流出力電圧を入力して所定電圧を維持するように、N組のスイッチング素子を、360°を組数Nで割った位相差(360°/N)を持つ複数のスイッチング信号により、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【0031】
本発明の別の形態にあっては、各相のプラス側及びマイナス側入力整流器毎に1個ずつ出力トランスを設けて全体的な小型化を図る。
【0032】
即ち、本発明は、多相交流電力を入力して高力率に制御して直流電力に変換する多相交流力率改善回路に於いて、
プラス側1次巻線と2次巻線を備えた多相交流の相数分のプラス側出力トランスと、
プラス側1次巻線に対し逆方向に巻かれたマイナス側1次巻線及び2次巻線を備えた多相交流の相数分のマイナス側出力トランスと、
各相のプラス側1次巻線の各々に直列接続されたプラス側入力整流器と、
各相のマイナス側1次巻線の各々に直列接続されたマイナス側入力整流器と、
プラス側入力整流器と直列回路の2次側合成接続点と、マイナス側1次巻線とマイナス側入力整流器の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相のプラス側出力トランス及びマイナス側出力トランスの各2次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、インバータ素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【0033】
本発明の別の形態にあっては、単相交流力率改善回路を提供する。即ち、本発明は、単相交流電力を入力して高力率に制御して直流電力に変換する単相交流力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた出力トランスと、
プラス側出力をプラス側1次巻線に接続すると共にマイナス側出力をマイナス側1次巻線に接続し、単相交流入力を整流するダイオードブリッジと、
プラス側1次巻線とマイナス側1次巻線との間にインバータ素子を接続したフライバック型のインバータ回路と、
インバータ回路のフライバック動作により各相の出力トランスの2次巻線から出力されるフライバック電流を整流した後に平滑して直流電力を出力する整流平滑回路と、
整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする。
【発明の効果】
【0034】
本発明によれば、例えば3相交流を例にとると、他励フライバック型のインバータ回路として、入力整流器及び出力トランスについては3系統設けるが、インバータ素子については各相に対し共通化して1系統とし、同時に制御系も1系統とし、このインバータ回路を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させ、その結果、入力電圧に比例した入力電流が流れ、力率を改善することができる。
【0035】
即ち、他励フライバック型のインバータ回路を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動させた場合、ピーク電流をI、入力電圧をV、オンデューティ時間Ton、出力トランスのインダクタンスをLとすると、
I=V×(Ton/L)
となり、(Ton/L)が一定であることから、入力電圧Vに比例した入力電流Iが流れ、定抵抗と同じ動作をすることになり、これによって力率を改善することができる。
【0036】
また、相数に対応した入力整流器、出力トランス及び出力整流器を単一のインバータ素子で共通にスイッチング制御するため、各相の間で干渉を起こすことがなく、駆動系及び制御系が簡単にでき、制御系を駆動するための内部電源(サブ電源)も1系統でよく、回路の小型化と低コスト化が達成できる。
【0037】
また、各相の出力トランスの2次巻線から出力されるフライバック電流を整流した後に1つに合成して平滑しているため、各相の低周波リップルが合成により相殺され、低周波リップルを小さくすることができる。
【0038】
また、インバータとして絶縁型のフライバック方式としているため、昇圧チョッパの場合に必ず入力電圧より高い出力電圧出なければ力率改善動作しないという制約がなく、直流出力電圧を任意に設定することができる。
【0039】
また、各相のインバータ電流はインバータ素子に直列接続した電流検出抵抗で検知し、制御回路に設けた過電流保護回路で過電流保護動作を行っているため、電源投入時の突入電流は、共通の過電流保護回路で制限された値になり、各相毎に個別に突入電流保護回路を設ける必要はない。
【0040】
更に、各相に対応した入力整流器、出力トランス及び出力整流器と単一のインバータ素子からなるインバータ回路をN組、例えば2組設け,各組のインバータ素子をスイッチング信号の位相を360°/N、例えばN=2の場合は360°/2=180°ずらして駆動することで、位相シフトによる相殺で高周波リップル成分を低減することができる。
【発明を実施するための最良の形態】
【0041】
図1は本発明による多相交流を対象とした力率改善回路の第1実施形態を示した回路ブロック図であり、以下の実施形態にあっては、3相交流に対する力率改善回路を例に取っている。
【0042】
図1において、本実施形態の力率改善回路は、3相交流の交流入力端子R,S,Tに続いて、プラス側入力ダイオード16−11,16−21,16−31とマイナス側入力ダイオード16−12,16−22,16−32を分岐接続し、これらの入力ダイオードに続いて3つの出力トランス10−1,10−2,10−3を設けている。
【0043】
出力トランス10−1,10−2,10−3は、互いに逆方向に巻いたプラス側1次巻線12−11,12−21,12−31とマイナス側1次巻線12−12,12−22,12−32、及び単一の2次巻線14−1,14−2,14−3を備えている。
【0044】
例えば交流入力端子Rを例に取ると、出力トランス10−1のプラス側1次巻線12−11はプラス側入力ダイオード16−11と直列接続され、またマイナス側1次巻線12−12はマイナス側入力ダイオード16−12と直列接続され、交流入力端子Rからの電流流れ込み経路と電流流れ出し経路を構成している。
【0045】
この点は交流入力端子S,Tについても同様であり、プラス側入力ダイオード16−21,16−31と直列にプラス側1次巻線12−21,12−31を直列接続し、またマイナス側入力ダイオード16−22,16−32とマイナス側1次巻線12−22,12−32を直列接続している。
【0046】
交流入力端子R,S,Tに対応したプラス側1次巻線12−11,12−21,12−31の出力側は合成接続され、MOS−FETを用いたインバータ素子18のドレインDに接続している。また交流入力端子R,S,Tに対応したマイナス側1次巻線12−12,12−22,12−32の出力側も合成接続され、インバータ素子18を構成するMOS−FETのソースS側に接続している。
【0047】
即ちインバータ素子18は、交流入力端子R,S,Tに対応したプラス側1次巻線12−11,12−21,12−31の2次側合成接続点と、マイナス側1次巻線12−12,12−22,12−32の2次側合成接続点との間に接続されてスイッチング動作を行う。
【0048】
出力トランス10−1〜10−3の2次巻線14−1〜14−3に続いては、出力整流器としての出力ダイオード20−1〜20−3と単一の平滑コンデンサ22を備えた整流平滑回路が設けられる。
【0049】
インバータ素子18のゲートに対しては、制御回路を構成する制御IC24が設けられ、制御IC24は平滑コンデンサ22から出力される直流出力電圧を抵抗26,28により分圧して入力端子INに入力しており、予め定めた所定電圧を保つようにスイッチング信号を出力端子OUTからインバータ素子18のゲートに出力し、インバータ素子18のスイッチング動作を行う。
【0050】
ここで交流入力端子R,S,Tから直流出力端子+V,GNDに至る経路に設けた回路素子で構成されるインバータ回路は、多励フライバック型のインバータ回路を構成している。
【0051】
フライバック型のインバータ回路は、インバータ素子18がオンしたときに入力側の例えばプラス側1次巻線12−11に電流を流してエネルギーをチャージし、インバータ素子18を次にオフしたときに、プラス側1次巻線12−11のエネルギーを2次巻線14−1に伝え、出力ダイオード20−1のオンによりフライバック電流Id1を整流出力し、平滑コンデンサ22で平滑して直流電力に変換する。
【0052】
本実施形態のインバータ回路におけるフライバック動作は、単一のインバータ素子18をオンして交流入力端子R,S,Tのそれぞれに設けているプラス側1次巻線12−11,12−21,12−31及びマイナス側1次巻線12−12,12−22,12−32に、そのとき交流入力端子R,S,Tに加わっている交流入力電圧の大小関係に対応して電流を流すことでエネルギーを蓄える。
【0053】
続いてインバータ素子18をオフとすることで、エネルギーを蓄えている1次巻線から2次巻線14−1〜14−3にエネルギーを伝え、出力ダイオード20−1〜20−3からフライバック電流Id1,Id2,Id3を整流出力し、これを合成したフライバック電流Idとして平滑コンデンサ22に供給して平滑し、直流電力に変換している。
【0054】
また図1の実施形態にあっては、インバータ素子18と直列に電流検出抵抗30を接続しており、電流検出抵抗30で検出されたインバータ素子18のオンに伴う電流検出信号は制御IC24の過電流保護端子OCPに入力されている。制御IC24には過電流保護が内蔵されており、過電流保護回路に設定している閾値を超える電流検出信号が入力すると、インバータ素子18のオンデューティを狭めるように制御することで過電流を防止する。
【0055】
特に本実施形態にあっては、電源投入時にインバータ素子18のスイッチングに伴い突入電流が流れるが、このような突入電流についても、電流検出抵抗30による電流検出電圧の入力を受けて、制御IC24の過電流保護回路がインバータ素子18のオンデューティを狭め、これにより突入電流を防止する機能を果たすことになる。
【0056】
また図1の実施形態にあっては、交流入力端子R,S,Tに対応したプラス側入力ダイオード16−11,16−21,16−31とマイナス側入力ダイオード16−22,16−32の2次側間に、スパイク電圧を吸収するためのスナバ回路32−1,32−2,32−3を設けている。またMOS−FETを用いたソースSとドレインDとの間にもスナバ回路30を設けて、スパイク電圧による素子破壊を防ぐようにしている。
【0057】
更に制御IC24は、図示しないサブ電源からの電源電圧Vccを受けて動作しており、制御系統は1系統でよいことから、サブ電源も1系統で済ますことができる。
【0058】
次に図1の実施形態における力率改善回路としての基本的な動作機能を説明する。本実施形態の制御IC24にあっては、次の3つの条件により他励フライバック型のインバータ回路を、直流出力電圧を一定電圧に安定させるようにスイッチング制御している。
(1)スイッチング制御のオンデューティを絞ることで、電流の不連続モードを維持して動作する。
(2)一定の周波数で駆動する。
(3)交流周波数(50Hzまたは60Hz)の1周期に対し、変動の少ないデューティ比(周期内でデューティ比を変化させない)で駆動する。
【0059】
このような(1)〜(3)の条件により、制御IC24がインバータ素子18をスイッチング制御すると、インバータ回路を定抵抗として動作させることができる。
【0060】
即ち、インバータ回路におけるピーク電流をI、入力電圧をV、オンデューティ時間TON、更に出力トランス10−1〜10−3のインダクタンスをLとすると、次式の関係が得られる。
I=V(TON/L) (1)
この(1)式から(TON/L)を前記(1)〜(3)の条件により一定に保つようにスイッチング制御すると、入力電圧Vに比例した入力電流Iが流れることとなり、これはインバータ回路が定抵抗と同じ動作をすることとなり、その結果、3相交流電力を直流電力に変換する際のスイッチング制御において、入力電圧波形と入力電流波形を相似形にして力率を1に近づける力率改善を行うことができる。
【0061】
更に本実施形態にあっては、入力電流の1周期に亘って等しいデューティで不連続モード動作していれば定抵抗としての動作条件が成立することから、出力電圧や出力電流を急激に変えるバーストモードについても、入力電流の1周期に亘って等しいデューティとなるように段階的にデューティを変化させれば、バーストモードで動作しても定抵抗としての動作条件が成立し、入力電流を入力電圧に比例した正弦波として力率を改善することができる。
【0062】
次に図1の実施形態におけるインバータ素子18のスイッチング制御に伴うフライバック動作を説明する。交流入力端子R,S,Tに加わる各相の交流電圧は120°の位相差を持っている。
【0063】
この3相交流入力電圧ER,ES,ETとの間に、あるタイミングで
ER>ES>ET
となる関係があったとする。このタイミングでインバータ素子18がオンすると、ピーク電圧となっている3相交流端子Rから、それより低い電圧となっている3相交流S及びTのそれぞれに対し入力電流が流れる。この入力電流の経路を各素子の符号で示すと
(R)→(16−11)→(12−11)→(18)→(12−22)→(16−22)→S
及び
(R)→(16−11)→(12−11)→(18)→(12−32)→(16−32)→T
となる。このとき交流入力端子SとTに流れ出す電流の割合は、それぞれの交流電圧の大きさに依存している。
【0064】
このようにインバータ素子18のオンにより交流入力端子Rから交流入力端子S,Tのそれぞれに電流が流れることで、プラス側1次巻線12−11、マイナス側1次巻線12−22,12−32にエネルギ−がチャージされる。
【0065】
続いてインバータ素子18をオフすると、プラス側1次巻線12−11、マイナス側1次巻線12−22,12−32にチャージされたエネルギ−が出力トランス10−1〜10−3の2次側の2次巻線14−1〜14−3のそれぞれに伝達され、出力ダイオード20−1〜20−3のそれぞれをオンし、フライバック電流Id1,Id2,Id3を整流出力し、その合成電流となるフライバック電流Id=(Id1+Id2+Id3)が平滑コンデンサ22より平滑されて直流電力に変換され、出力端子である+VとGNDから、図示しない負荷に供給される。
【0066】
ここで出力ダイオード20−1〜20−3から整流出力されたフライバック電流Id1〜Id3を合成した後に平滑コンデンサ22で平滑しているため、低周波リップルを打ち消す動作が行われ、低周波リップルの十分小さな直流電流を得ることができる。
【0067】
また別のタイミングにあっては、交流入力端子Sがピーク電圧となれば、SからR及びTにインバータ素子のスイッチングにより電流が流れ、またあるタイミングでは交流入力端子Tがピーク電圧となればインバータ素子のオンでR,Sに電流が流れ、インバータ素子18のオフに伴うフライバック動作で直流電力に変換することができる。
【0068】
図2は図1の実施形態における各相入力電流、合成フライバック電流及びインバータ素子両端電圧についての動作波形を示した波形説明図である。図2(A)は図1の交流入力端子R,S,Tに流れる入力電流IR,IS,ITを示しており、120°の位相差を持った交流入力電圧に対し、インバータ素子18で3系統につき一斉にスイッチングすることで、パルス的に電流が流れている。
【0069】
ここで3つの入力電流IR,IS,ITの間には
IR+IS+IT=0
という関係がある。
【0070】
例えば図2(A)の時刻t1のタイミングを見ると、入力電流IRがプラスで最も大きく、また入力電流ISもプラスであるが、この段階では小さく、一方、入力電流ITはマイナスであり、
(IR+IS)=−IT
となっている。即ち、交流入力端子R、Sから電流IR、ISが流れ込み、交流入力端子Tから電流ITが流れ出している。
【0071】
図2(B)は図1の出力トランス10−1の2次側の平滑コンデンサ22に流れる合成フライバック電流Idを示している。この合成フライバック電流Idは、図1におけるインバータ素子18のオフで3相交流端子R,S,Tのプラス側またはマイナス側に蓄えたエネルギーが2次巻線14−1〜14−3に伝達されて、出力ダイオード20−1〜20−3から整流出力されるフライバック電流Id1〜Id3を合成した電流であり、制御IC24によりインバータ素子18を前記(1)〜(3)の条件で動作させることで、ほぼ一定のピーク電流を持った電流波形が得られており、この合成フライバック電流Idを平滑コンデンサ22で平滑することで、ほぼ一定の直流電流を出力することができる。
【0072】
図2(C)は図1のインバータ素子18を構成するMOS−FETのソース,ドレイン間電圧Vdsを示している。ソース・ドレイン間電圧Vdsは、インバータ素子18をオンしたときに0ボルトとなり、オフしたときにピーク電圧に立ち上がり、このとき1次巻線側に蓄えられているエネルギーが2次側に伝達されて、図2(B)に示す合成フライバック電流Idの整流出力とすることができる。
【0073】
このインバータ素子18におけるソース・ドレイン間電圧Vdsのピーク値は、交流入力端子R,S,Tに加わっているピーク電圧に対応した値の一定電圧のパルス波形となっている。
【0074】
またインバータ素子18は、出力トランス10−1〜10−3の電流を不連続とするオンデューティを絞ったスイッチング、即ち不連続モードとなるオンデューティの一定周波数でスイッチングしていることが分かる。
【0075】
このような図1の第1実施形態にあっては、インバータ回路として他励フライバック型のインバータ回路を使用していることから、従来の昇圧チョッパのように出力電圧が入力電圧より大きくなるという制約がなく、出力電圧を入力電圧に対し必要に応じて高低任意に設定することができる。
【0076】
またスイッチオンによりエネルギーをチャージする1次巻線と、スイッチオフによりエネルギーを伝達する2次巻線、更に2次巻線に対応した整流平滑回路については、交流入力端子R,S,Tに対応して3系統設けているが、スイッチングを行うインバータ素子18については、インバータ回路の入出力側の3系統を合成接続することで1系統としてスイッチングすることで、駆動系及び制御系を1系統として回路構成を簡単にし、使用する回路素子も低減できることで回路規模を小さくし、また回路素子が少なくなることで損失も低減できる。
【0077】
図3は本発明による力率改善回路の第2実施形態を示した回路ブロック図であり、ダイオード及びインバータ素子のスパイク電圧を吸収するスナバ回路の具体例を示し、更に2次側の整流平滑回路として同期整流回路を使用したことを特徴とする。
【0078】
図3において、交流入力端子R,S,Tに対応して設けた入力ダイオード、出力トランス10−1〜10−3の1次巻線及び2次巻線の構成は図1の実施形態と同じであり、更に他励フライバック型のインバータ回路を構成するインバータ素子18及びその制御IC24についても、図1の実施形態と同様、(1)〜(3)の条件で力率改善動作を行っている。
【0079】
これに加え図3の実施形態にあっては、交流入力端子R,S,Tに続いて設けたプラス側入力ダイオード16−11,16−21,16−31と、マイナス側入力ダイオード16−12,16−22,16−32のスパイク電圧を吸収するスナバ回路32−1,32−2,32−3として、スナバコンデンサ38とスナバ抵抗40を直列接続した回路を設け、スナバ抵抗40側を3相交流における仮想中点36に共通接続している。
【0080】
同様に、インバータ素子18に対して設けたスナバ回路34もスナバコンデンサ38とスナバ抵抗40の直列回路であり、スナバ抵抗40側を3相交流の仮想中点36に接続している。
【0081】
このようにスナバ回路32−1〜32−3及び34の一端、即ちスナバ抵抗40側を3相交流の仮想中点36に接続したことで、3相交流の仮想中点36はグランドGNDに対し常に高い電位となっており、これによってスナバコンデンサ38に印加する電圧を低減することができると共に、スナバ回路の両端に加わる電圧が小さくなることで、損失も低減することができる。
【0082】
また出力トランス10−1〜10−3の2次巻線14−1〜14−3に対しても、それぞれスナバ回路46−1〜46−3が設けられており、このスナバ回路46−1〜46―3についても、スナバコンデンサとスナバ抵抗の直列回路とすればよい。
【0083】
また2次巻線14−1〜14−3のそれぞれには出力整流器として機能するMOS−FETを用いた同期整流スイッチング素子42−1〜42−3を設けており、それぞれ同期整流制御回路44−1〜44−3によるスイッチングでインバータ素子18のオフタイミングに同期したオン制御によりフライバック電流の整流出力を行っている。
【0084】
この同期整流スイッチング素子42−1〜42−3のそれぞれについても、並列にスナバ場回路48−1〜48−3が接続されて、スイッチング素子に加わるスパイク電圧を吸収するようにしている。
【0085】
このように2次側の整流回路として同期整流回路を用いることで、整流回路の低損失化を図ることができる。但し、2次側の同期整流回路については逆方向に電流を流さないように制御する必要がある。同期整流制御回路44−1〜44−3としては、専用のICを使用してもよいし、ディスクリート部品で構成してもよい。
【0086】
更に図3の実施形態にあっては、インバータ素子18に直列接続した電流検出抵抗30をグランドGNDに対しマイナス側に接続している。これに対し図1の実施形態にあっては、グランドGNDに対し電流検出抵抗30をプラス側に接続している。
【0087】
図3のように電流検出抵抗30をグランドGNDに対しマイナス側に接続した場合には、インバータ素子18のオンにより流れる電流により電流検出抵抗30は負極性の電流検出信号を制御IC24に入力し、過電流保護動作を行うことになる。
【0088】
図4は3つのトランスを1個のコアで構成する本発明の多相交流力率改善回路に使用するトランス構造を示した説明図である。図4(A)は1個のコアで構成する出力トランス10の回路図であり、コア50に対し3つのトランスを合わせた1次巻線及び2次巻線を設けている。
【0089】
即ち、プラス側1次巻線12−11,12−12及び2次巻線14−1で2つの出力トランスを構成し、次のプラス側1次巻線12−21、マイナス側1次巻線12−22及び2次巻線14−2で次の出力トランスを構成し、残りのプラス側1次巻線12−31、マイナス側1次巻線12−32及び2次巻線14−3で3番目の出力トランスを構成している。
【0090】
図4(B)はコア50を1つとした出力トランス10の構造説明図である。図4(B)において、出力トランス10は3つの脚部を備えた櫛歯状(E型)のコア50−1,50−2が脚部を向かい合わせて配置され、両側の脚部の間にはギャップ材52を介在させている。
【0091】
コア50−1,50−2を組み合わせた3箇所の脚部のそれぞれには、3つの出力トランスを構成する1次巻線12−11〜12−32及び2次巻線14−1〜14−3が、それぞれトランスごとに巻き回されている。
【0092】
ここで図1のインバータ素子18のオンにより交流入力端子R,S,Tに流れる入力電流IR,IS,ITの間には
IR+IS+IT=0
の関係がある。したがって、図4(B)の出力トランス10における磁束φ1,φ2,φ3と、インダクタンスL1,L2,L3の間には
φ1+φ2+φ3=L1IR+L2IS+L3IT=0
の関係が成立すればよい。
【0093】
この関係を成立させるためには、
L1=L2=L3
の関係を成立させるトランス構造とする必要がある。そこで、コア50−1,50−2の両側の脚部の間に同一厚みのギャップ材52を挟み込むことで、
L1=L2=L3
の関係を容易に実現することができる。
【0094】
図5は制御系を絶縁型とした本発明による力率改善回路の第3実施形態を示した回路ブロック図である。図5において、交流入力端子R,S,Tから入力ダイオード、出力トランス10−1〜10−3を経て整流平滑回路に至る系統は、図1の実施形態と基本的に同じであるが、この実施形態にあっては制御IC24を備えた制御系についても絶縁型の回路構成としている。
【0095】
即ち、制御IC24の出力OUTからインバータ素子18にスイッチング信号を供給する系統に、ドライブ回路54、ドライブトランス56及びドライブ回路56を設け、1次側と2次側を電気的に絶縁分離している。
【0096】
またインバータ素子18の電流を検出する系統についても、カレントトランス58の1次巻線をインバータ素子18に直列接続し、2次巻線にダイオード60と抵抗62からなる整流回路を設けて1次側と2次側を電気的に絶縁し、電流検出信号を制御IC24の過電流保護回路に入力している。
【0097】
このような制御系についても絶縁型とした本実施形態の力率改善回路によれば、保持時間や出力リップルに対して問題にならない負荷であれば、後段にDC−DCコンバータを接続しなくとも直接、直流電力を供給することが可能である。
【0098】
また図5の制御系についても絶縁型とした力率改善回路における出力電圧が安全電圧60ボルト以下であった場合には、後段にDC−DCコンバータを接続する場合、DC−DCコンバータを非絶縁型であっても安全規格に準拠することが可能となる。
【0099】
図6は図1に対し入力整流器の位置を入れ替えた本発明による力率改善回路の第4実施形態を示した回路ブロック図である。更に図6にあっては、直流出力側につき端子出力の構成としてプラス・マイナス電源を構成するようにしている。
【0100】
図6において、交流入力端子R,S,Tに続いて、出力トランス10−1,10−3のプラス側1次巻線12−11,12−21,12−31を接続し、続いてプラス側入力ダイオード16−11,16−21,16−31をそれぞれ直流接続し、カソード側を共通接続して、インバータ素子18のドレインDに接続している。
【0101】
また出力トランス10−1,10−3のマイナス側1次巻線12−12,12−22,12−32についても、一端を交流入力端子R,S,Tに接続し、他端をマイナス側入力ダイオード16−12,16−22,16−32に接続した後に合成接続して、インバータ素子18のソースSに接続している。
【0102】
この入力側の1次巻線と入力ダイオードの接続関係は、図1の実施形態と逆の位置関係となっているが、このような逆の位置関係であっても、制御IC24により、図1の場合と同様、(1)〜(3)の条件でインバータ素子18をスイッチングしてフライバック動作させることで、インバータ回路を低抵抗として動作させることで力率を改善することができる。
【0103】
また出力トランス10−1〜10−3の2次側については、中点タップを備えた一対の2次巻線14−11と14−12、14−21と14−22、14−31と14−32を設け、それぞれの中点タップはグランドGNDに接続する。2次巻線14−11,14−21,14−31については出力ダイオード20−11,20−21,20−31で整流したフライバック電流を合成した後に平滑コンデンサ22−1により平滑してプラス直流電圧+Vを出力する。
【0104】
2次巻線14−12,14−22,14−32については、出力ダイオード20−12,20−22,20−32で整流したフライバック電流を合成した後に平滑コンデンサ22により平滑してマイナス直流電圧−Vを出力する。これによりプラス・マイナスの2出力を実現している。
【0105】
なお、図6はプラス・マイナスの2出力としているが、更に2次巻線と整流平滑回路を追加することで多出力をえることができる。
【0106】
図7は位相シフトしたスイッチングによりリップル電流を低減する本発明の第5実施形態を示した回路ブロック図である。図7において、本実施形態にあっては交流入力端子R,S,Tと直流出力端子+V,GNDとの間に、図1に示したフライバック型のインバータ回路を交流入力端子R,S,Tごとに2系統、並列的に設けたことを特徴とする。
【0107】
即ち、第1系統のインバータ回路はプラス側入力ダイオード16−11,16−21,16−31、マイナス側入力ダイオード16−12,16−22,16−32、出力トランス10−11,10−21,10−31(2つの1次巻線と1つの2次巻線を含む)、及び出力ダイオード20−11,20−21,20−31、更にインバータ素子18−1で構成される。
【0108】
第2系統のインバータ回路は、プラス側入力ダイオード16−13,16−23,16−33、マイナス側入力ダイオード16−14,16−24,16−34、3つの出力トランス10−12,10−22,10−32(2つの1次巻線と1つの2次巻線を含む)、及び出力ダイオード20−12,20−22,20−32、及びインバータ素子18−2で構成される。更に、インバータ素子18−1,18−2のそれぞれと直列に電流検出抵抗30−1,30−2が設けられている。
【0109】
制御IC24は、図1の実施形態における前記(1)〜(3)の条件に従って、インバータ素子18−1,18−2のスイッチングによりフライバック動作を行うが、更にインバータ素子18−1に対するスイッチング信号に対し、インバータ素子18−2に加えるスイッチング信号の位相を180°ずらして駆動するようにしている。
【0110】
このようにインバータ素子18−1に対するスイッチング信号に対しインバータ素子18−2に加えるスイッチング信号の位相を180°シフトして駆動することで、出力ダイオード20−1〜20−32から出力されるフライバック電流を合成する際に、リップル電流が180°ずれた状態で1つに合成され、相殺により高周波リップル電流を低減することができる。
【0111】
ここで図7の実施形態にあっては、フライバック型のインバータ回路を2組設けた場合を例に取っているが、一般系としてはフライバック型のインバータ回路をN組設けるようにする。
【0112】
この場合には、それぞれのインバータ素子に加えるスイッチング信号の位相を360°/Nだけシフトして駆動し、出力側でフライバック電流を1つに合成した際に360°/Nずつずらしたリップル電流を合成することで、リップル電流を相殺により低減することができる。
【0113】
図8は入力整流器ごとに出力トランスを分割した本発明による力率改善回路の第6実施形態を示した回路ブロック図である。図8において、交流入力端子R,S,Tのそれぞれに対応して2系統に分岐してプラス側入力ダイオード16−11,16−21,16−31及びマイナス側入力ダイオード16−12,16−22,16−32を設けた点は図1の実施形態と同じであるが、この6つの入力ダイオードに対応して6つの出力トランス10−11〜10−32に分割して設けている。
【0114】
出力トランス10−11〜10−32のそれぞれは単一の1次巻線と2次巻線を備えており、例えば交流入力端子Rを例に取ると、出力トランス10−11,10−12では、1次巻線12−11,12−12が逆方向に巻かれている。
【0115】
また6つの出力トランス10−11〜10−32の2次巻線14−11〜14−32に出力ダイオード20−11〜20−32を接続し、インバータ素子18のスイッチングによるフライバック電流を整流出力している。
【0116】
更に、6つの出力トランス10−11〜10−32の2次側に出力されるフライバック電流を合成する前に平滑コンデンサ64−11〜64−32を設けて平滑することで、合成後に平滑コンデンサ22で平滑するまでの高周波ループを小さくし、高周波の漏れ磁束を低減することで、インバータ素子18をオンからオフに切り替えるときのフライバック電圧の低減や各種ノイズの低減、更には誤動作低減や損失低減を図ることができる。
【0117】
更に出力トランスを6つに分割したことで、出力トランス1個当たりのサイズを小さくでき、薄型電源を構成するような場合に有利となる。また基板トランスで構成するようなときも、出力トランスを6つに分割したことで、小型化に伴い1個当たりの損失を低減できる点で有利である。
【0118】
図9は単相交流を対象とした本発明による力率改善回路の第7実施形態を示した回路ブロック図である。図9にあっては、単相交流入力端子AC1,AC2に続いて、入力ダイオード16−2,16−1及び16−3,16−4により構成したダイオードブリッジを設け、ダイオードブリッジのプラス側とマイナス側を出力トランス10の互いに逆方向に巻き回したプラス側1次巻線12−1とマイナス側1次巻線12−2を接続し、その間にインバータ素子18を接続している。
【0119】
出力トランス10の2次巻線14には整流用の出力ダイオード20が接続され、続いて平滑コンデンサ22を接続している。インバータ素子18は制御IC24によりスイッチングされてフライバック動作を行う。
【0120】
この制御IC24によるインバータ素子18をスイッチングするための条件は、図1の実施形態について示した前記(1)〜(3)の条件であり、これによってフライバック型のインバータ回路を定抵抗と見なし、力率改善を図ることができる。
【0121】
インバータ素子18には電流検出抵抗30が直列接続され、電流検出抵抗30で検出した電流検出信号を制御IC24に内蔵した過電流保護回路に入力し、過電流保護動作を行うことで、電源投入時の突入電流についてもインバータ素子18のデューティ制御で抑制するようにしている。
【0122】
また入力側のダイオードブリッジに対してはスナバ回路32が設けられ、インバータ素子18についてもスナバ回路34が設けられている。
【0123】
この図9の単相交流を対象とした力率改善回路にあっても、インバータ回路を定抵抗として動作させることにより、安定して力率をほぼ1に維持した力率改善動作を実現することができる。
【0124】
なお上記の実施形態にあっては多相交流として3相交流を例に取るものであったが、3相交流以外の多相交流についても同様に構成することができる。
【0125】
また上記の実施形態にあっては、インバータ素子としてMOS−FETを例に取るものであったが、それ以外にトランジスタなどの適宜のスイッチング素子を使用することができる。
【0126】
また上記の実施形態にあっては、スナバ回路としてスナバコンデンサとスナバ抵抗の直流回路を例に取るものであったが、本発明はこれに限定されず、適宜のスナバ回路を使用することができる。
【0127】
また本発明は、その目的と利点を損なうことのない適宜の変形を含み、更に上記の実施形態に示した数値による限定は受けない。
【図面の簡単な説明】
【0128】
【図1】本発明による力率改善回路の第1実施形態を示した回路ブロック図
【図2】図1の実施形態における各相入力電流、合成フライバック電流及びインバータ素子両端電圧についての動作波形を示した波形説明図
【図3】本発明による力率改善回路の第2実施形態を示した回路ブロック図
【図4】3つのトランスを1個のコアで構成する本発明の多相交流力率改善回路に使用するトランス構造を示した説明図
【図5】制御系を絶縁型とした本発明による力率改善回路の第3実施形態を示した回路ブロック図
【図6】図1に対し入力整流器の位置を入れ替えた本発明による力率改善回路の第4実施形態を示した回路ブロック図
【図7】位相シフトしたスイッチングによりリップル電流を低減する本発明による力率改善回路の第5実施形態を示した回路ブロック図
【図8】入力整流器毎に出力トランスを分割した本発明による力率改善回路の第6実施形態を示した回路ブロック図
【図9】単相交流を対象とした本発明による力率改善回路の第7実施形態を示した回路ブロック図
【図10】昇圧チョッパを用いた従来の三相交流力率改善回路を示したブロック図
【図11】昇圧チョッパを用いた従来の三相交流力率改善回路の他の例を示したブロック図
【符号の説明】
【0129】
10,10−1〜10〜3,10−11〜10−32:出力トランス
12−11,12−21,12−31:プラス側1次巻線
12−12,12−22,12−32:マイナス側1次巻線
14−1〜14−3:2次巻線
16−11〜16−32:入力ダイオード
18:インバータ素子
20−1〜20−3:出力ダイオード
22,64−11〜64−32:平滑コンデンサ
24:制御IC
26,28,62:抵抗
30:電流検出抵抗
32−1〜32−2,34,46−1〜46−3,48−1〜48−3:スナバ回路
36:仮想中点
38:スナバコンデンサ
40:スナバ抵抗
42−1〜42−3:同期整流スイッチング素子
44−1〜44−3:同期整流制御回路
50,50−1,50−2:コア
52:ギャップ材
54,56:ドライブ回路
58:カレントトランス
【特許請求の範囲】
【請求項1】
入力した多相交流電力を高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた相数分の出力トランスと、
前記各相のプラス側1次巻線の直列接続されたプラス側入力整流器と、
前記各相のマイナス側1次巻線の直列接続されたマイナス側入力整流器と、
前記各相のプラス入力整流器とプラス側1次巻線の直列回路の2次側合成接続点と、前記各相のマイナス側入力整流器とマイナス側1次巻線の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフライバック動作により各相の前記出力トランスの2次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
前記整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、前記スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする多相交流力率改善回路。
【請求項2】
請求項1記載の多相交流力率改善回路に於いて、更に、前記制御回路は過電流保護回路を備え、前記インバータ素子に直列接続した電流検出抵抗により電流検出信号を前記過電流保護回路に入力して突入電流防止を含む過電流保護動作を行わせるように構成したことを特徴とする多相交流力率改善回路。
【請求項3】
請求項1記載の多相交流力率改善回路に於いて、前記各相のプラス側入力整流器、マイナス側入力整流器、前記インバータ素子の各々に、それぞれのオフ時に発生するスパイク電圧を吸収するスナバ回路を設け、
前記スナバ回路の各々は、コンデンサと抵抗の直列回路であり、前記直列回路の一端を前記各相のプラス側整流器、マイナス側整流器、前記インバータ素子の各々に接続すると共に前記直列回路の他端を、多相交流の仮想中点に合成接続したことを特徴とする多相交流力率改善回路。
【請求項4】
請求項1記載の多相交流力率改善回路に於いて、前記相数分の出力トランスとして、単一のコアに各相の1次巻線及び2次巻線を巻き回したことを特徴とする多相交流力率改善回路。
【請求項5】
請求項4記載の多相交流力率改善回路に於いて、相数分の脚部を持つ一対の櫛歯状コアをギャップ材を介在した状態で脚部側を相対させて組合せ、前記脚部の各々に、各相毎のプラス側1次巻線、マイナス側1次巻線及び2次巻線を配置したことを特徴とする多相交流力率改善回路。
【請求項6】
(図6:絶縁型)
請求項1記載の多相交流力率改善回路に於いて、前記制御回路を1次側と2次側を電気的に分離した絶縁型としたことを特徴とする多相交流力率改善回路。
【請求項7】
請求項1記載の多相交流力率改善回路に於いて、
前記各相の出力トランスに2次巻線を複数設け、前記複数の2次巻線毎に前記整流平滑回路を設けて直流電力を多出力することを特徴とする多相交流力率改善回路。
【請求項8】
多相交流電力を入力して高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた多相交流の相数分の出力トランスと、
前記各相のプラス側1次巻線の各々に直列接続されたプラス側入力整流器と、
前記各相のマイナス側1次巻線の各々に直列接続されたマイナス側入力整流器と、
前記プラス側1次巻線とプラス側入力整流器の直列回路の2次側合成接続点と 、
前記マイナス側1次巻線とマイナス側入力整流器の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフライバック動作により前記各相の2次巻線から出力されるフライバック電流を整流する出力整流器と、
をN組設け、
更に、
前記N組毎に設けた前記各相の出力整流器の整流出力を合成した後に平滑して直流電力を出力する平滑コンデンサと、
前記平滑コンデンサから得られた直流出力電圧を入力して所定電圧を維持するように、前記N組のスイッチング素子を、360°を組数Nで割った位相差を持つ複数のスイッチング信号により、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする多相交流力率改善回路。
【請求項9】
多相交流電力を入力して高力率に制御して直流電力に変換する力率改善回路に於いて、
プラス側1次巻線と2次巻線を備えた多相交流の相数分のプラス側出力トランスと、
前記プラス側1次巻線に対し逆方向に巻かれたマイナス側1次巻線及び2次巻線を備えた多相交流の相数分のマイナス側出力トランスと、
前記各相のプラス側1次巻線の各々に直列接続されたプラス側入力整流器と、
前記各相のマイナス側1次巻線の各々に直列接続されたマイナス側入力整流器と、
前記プラス側入力整流器と直列回路の2次側合成接続点と、前記マイナス側1次巻線とマイナス側入力整流器の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフライバック動作により各相の前記プラス側トランス及びマイナス側出力トランスの各2次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
前記整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、前記スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする多相交流力率改善回路。
【請求項10】
単相交流電力を入力して高力率に制御して直流電力に変換する単相交流力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた出力トランスと、
プラス側出力を前記プラス側1次巻線に接続すると共にマイナス側出力を前記マイナス側1次巻線に接続し、単相交流入力を整流するダイオードブリッジと、
前記プラス側1次巻線と前記マイナス側1次巻線との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフラッバック動作により各相の前記出力トランスの2次巻線から出力されるフライバック電流を整流した後に平滑して直流電力を出力する整流平滑回路と、
前記整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、前記スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする単相交流力率改善回路。
【請求項1】
入力した多相交流電力を高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた相数分の出力トランスと、
前記各相のプラス側1次巻線の直列接続されたプラス側入力整流器と、
前記各相のマイナス側1次巻線の直列接続されたマイナス側入力整流器と、
前記各相のプラス入力整流器とプラス側1次巻線の直列回路の2次側合成接続点と、前記各相のマイナス側入力整流器とマイナス側1次巻線の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフライバック動作により各相の前記出力トランスの2次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
前記整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、前記スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする多相交流力率改善回路。
【請求項2】
請求項1記載の多相交流力率改善回路に於いて、更に、前記制御回路は過電流保護回路を備え、前記インバータ素子に直列接続した電流検出抵抗により電流検出信号を前記過電流保護回路に入力して突入電流防止を含む過電流保護動作を行わせるように構成したことを特徴とする多相交流力率改善回路。
【請求項3】
請求項1記載の多相交流力率改善回路に於いて、前記各相のプラス側入力整流器、マイナス側入力整流器、前記インバータ素子の各々に、それぞれのオフ時に発生するスパイク電圧を吸収するスナバ回路を設け、
前記スナバ回路の各々は、コンデンサと抵抗の直列回路であり、前記直列回路の一端を前記各相のプラス側整流器、マイナス側整流器、前記インバータ素子の各々に接続すると共に前記直列回路の他端を、多相交流の仮想中点に合成接続したことを特徴とする多相交流力率改善回路。
【請求項4】
請求項1記載の多相交流力率改善回路に於いて、前記相数分の出力トランスとして、単一のコアに各相の1次巻線及び2次巻線を巻き回したことを特徴とする多相交流力率改善回路。
【請求項5】
請求項4記載の多相交流力率改善回路に於いて、相数分の脚部を持つ一対の櫛歯状コアをギャップ材を介在した状態で脚部側を相対させて組合せ、前記脚部の各々に、各相毎のプラス側1次巻線、マイナス側1次巻線及び2次巻線を配置したことを特徴とする多相交流力率改善回路。
【請求項6】
(図6:絶縁型)
請求項1記載の多相交流力率改善回路に於いて、前記制御回路を1次側と2次側を電気的に分離した絶縁型としたことを特徴とする多相交流力率改善回路。
【請求項7】
請求項1記載の多相交流力率改善回路に於いて、
前記各相の出力トランスに2次巻線を複数設け、前記複数の2次巻線毎に前記整流平滑回路を設けて直流電力を多出力することを特徴とする多相交流力率改善回路。
【請求項8】
多相交流電力を入力して高力率に制御して直流電力に変換する力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた多相交流の相数分の出力トランスと、
前記各相のプラス側1次巻線の各々に直列接続されたプラス側入力整流器と、
前記各相のマイナス側1次巻線の各々に直列接続されたマイナス側入力整流器と、
前記プラス側1次巻線とプラス側入力整流器の直列回路の2次側合成接続点と 、
前記マイナス側1次巻線とマイナス側入力整流器の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフライバック動作により前記各相の2次巻線から出力されるフライバック電流を整流する出力整流器と、
をN組設け、
更に、
前記N組毎に設けた前記各相の出力整流器の整流出力を合成した後に平滑して直流電力を出力する平滑コンデンサと、
前記平滑コンデンサから得られた直流出力電圧を入力して所定電圧を維持するように、前記N組のスイッチング素子を、360°を組数Nで割った位相差を持つ複数のスイッチング信号により、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする多相交流力率改善回路。
【請求項9】
多相交流電力を入力して高力率に制御して直流電力に変換する力率改善回路に於いて、
プラス側1次巻線と2次巻線を備えた多相交流の相数分のプラス側出力トランスと、
前記プラス側1次巻線に対し逆方向に巻かれたマイナス側1次巻線及び2次巻線を備えた多相交流の相数分のマイナス側出力トランスと、
前記各相のプラス側1次巻線の各々に直列接続されたプラス側入力整流器と、
前記各相のマイナス側1次巻線の各々に直列接続されたマイナス側入力整流器と、
前記プラス側入力整流器と直列回路の2次側合成接続点と、前記マイナス側1次巻線とマイナス側入力整流器の直列回路の2次側合成接続点との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフライバック動作により各相の前記プラス側トランス及びマイナス側出力トランスの各2次巻線から出力されるフライバック電流を整流して合成した後に平滑して直流電力を出力する整流平滑回路と、
前記整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、前記スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする多相交流力率改善回路。
【請求項10】
単相交流電力を入力して高力率に制御して直流電力に変換する単相交流力率改善回路に於いて、
互いに逆方向に巻かれたプラス側1次巻線とマイナス側1次巻線及び単一の2次巻線を備えた出力トランスと、
プラス側出力を前記プラス側1次巻線に接続すると共にマイナス側出力を前記マイナス側1次巻線に接続し、単相交流入力を整流するダイオードブリッジと、
前記プラス側1次巻線と前記マイナス側1次巻線との間にインバータ素子を接続したフライバック型のインバータ回路と、
前記インバータ回路のフラッバック動作により各相の前記出力トランスの2次巻線から出力されるフライバック電流を整流した後に平滑して直流電力を出力する整流平滑回路と、
前記整流平滑回路から得られた直流出力電圧を入力して所定電圧を維持するように、前記スイッチング素子を、不連続モードを維持しつつ一定周波数で且つ交流周波数の1周期に対し変動の少ないデューティ比で駆動することにより定抵抗として動作させる制御回路と、
を設けたことを特徴とする単相交流力率改善回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−17047(P2010−17047A)
【公開日】平成22年1月21日(2010.1.21)
【国際特許分類】
【出願番号】特願2008−176534(P2008−176534)
【出願日】平成20年7月7日(2008.7.7)
【出願人】(000103208)コーセル株式会社 (80)
【Fターム(参考)】
【公開日】平成22年1月21日(2010.1.21)
【国際特許分類】
【出願日】平成20年7月7日(2008.7.7)
【出願人】(000103208)コーセル株式会社 (80)
【Fターム(参考)】
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