並列型復号器
【課題】伝送レートが高速であって、かつ符号長が長い符号によって符号化された信号に対しても、低速クロック信号で相関して復号化することが可能である。
【解決手段】入力電気信号195は、分岐器166に入力されて、第1入力電気信号167-1と第2入力電気信号167-2とに分岐される。第1入力電気信号は、入力電気信号遅延回路168に入力されて、符号のチップ周期に等しい時間遅延が与えられて遅延第1入力電気信号169として生成されて出力される。遅延第1入力電気信号は、第1マッチドフィルタ170に入力され、相関処理されて第1相関信号171として生成されて出力される。一方、第2入力電気信号は、第2マッチドフィルタ172に入力され、相関処理されて第2相関信号173として生成されて出力される。第1相関信号と第2相関信号とは、合成回路178-1に入力され、合成信号179が生成されて出力される。合成信号は、判定回路178-2に入力されて、復号信号197が生成されて出力される。
【解決手段】入力電気信号195は、分岐器166に入力されて、第1入力電気信号167-1と第2入力電気信号167-2とに分岐される。第1入力電気信号は、入力電気信号遅延回路168に入力されて、符号のチップ周期に等しい時間遅延が与えられて遅延第1入力電気信号169として生成されて出力される。遅延第1入力電気信号は、第1マッチドフィルタ170に入力され、相関処理されて第1相関信号171として生成されて出力される。一方、第2入力電気信号は、第2マッチドフィルタ172に入力され、相関処理されて第2相関信号173として生成されて出力される。第1相関信号と第2相関信号とは、合成回路178-1に入力され、合成信号179が生成されて出力される。合成信号は、判定回路178-2に入力されて、復号信号197が生成されて出力される。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、符号分割多重（CDM: Code Division Multiplexing）を利用して通信する、光通信システムの復号器、特に並列型復号器に関する。
【背景技術】
【０００２】
事業者とユーザーとの間をPON（Passive Optical Network）を介して接続して構成される光アクセスネットワークシステムであって、CDMによる通信を行うCOF-PON（CDM on Fiber-PON）システムが、注目されている。
【０００３】
COF-PONシステムは、時分割多重方法（TDM: Time Division Multiplexing）による光アクセス方法に比べて、長距離伝送が可能であるという特長がある。また、COF-PONシステムは、同一波長を用いた双方向通信が行われるシステムであるため、波長分割多重方法（WDM: Wavelength Division Multiplexing）による光通信システムとの共存が可能であるという特長がある。そこで、最近WDMとCDMとが共存して実現されるPONシステムである、WDM-CDM-PONシステムが提案されている（非特許文献1参照）。
【０００４】
光アクセスネットワークの分野では、近年更なる伝送レートの高速化及び多重数の増加が求められている。
【０００５】
まず、COF-PONシステムにおいて、伝送レートを高速化するためには、高速な符号拡散レートに相当する周波数のクロック信号で動作するマッチドフィルタが必要となる。現状は、COFの復号回路にアナログ方式のマッチドフィルタが使われている（例えば、非特許文献1〜3及び特許文献1参照）。これは、アナログ方式のマッチドフィルタが、その動作速度の点、消費電力、及び素子サイズの大きさ等の点でデジタル方式のマッチドフィルタより勝っているためである。従って、現状は、高速動作が特に必要とされる場合にはアナログ方式のマッチドフィルタが利用されているが、将来、上述の問題点が解消された高速度なデジタル方式のマッチドフィルタが実現されれば、その量産性の良さあるいはコスト面から積極的に利用されることも十分想定される。以後、アナログ方式のマッチドフィルタを、単にアナログマッチドフィルタということもある。
【０００６】
アナログマッチドフィルタは、フリップフロップ回路を用いて、符号拡散レートに相当する周波数のクロック信号によって、符号拡散された信号をラッチして、アナログ加算器によりこれらの信号を加算することによって復号動作を行う（例えば、非特許文献4及び特許文献1参照）。すなわち、符号化された信号は、アナログマッチドフィルタのクロック信号に同期した復号動作によって、自己相関成分と相互相関成分とに分離される。以後、符号化された信号から、クロック信号に同期させて、この符号化された信号を構成する自己相関成分と相互相関成分とを生成し、自己相関成分だけを抽出することを、符号化された信号をクロック信号で相関し復号化するということもある。
【０００７】
現在、１ユーザー当たり100 Mbit/sの伝送レートであって、符号拡散レートが2 Gbit/sであるCOF-PONシステムが実現されている。COF-PONシステムは、上述したように、今後、更なる伝送レートの高速化が要請されることが想定されている。
【０００８】
ここで、伝送レートとは、伝送されるデータ信号の１ビットに割り当てられる時間の逆数をいい、以後、ベースレートということもある。また、符号拡散レートとは、符号を構成する1チップに割り当てられる時間の逆数をいい、以後、チップレートということもある。また、符号を構成する1チップに割り当てられる時間を、符号のチップ周期ということもある。
【非特許文献１】玉井、他、「次世代光アクセスシステムCOF-PONの研究開発−長距離ハイブリッドWDM-CDM-PON−」沖電気研究開発 第210号、Vol.74、No.2、2007年4月
【非特許文献２】鹿嶋、他、「高QoSマルチメディア光配信システムの研究開発−COFトランシーバ−」沖電気研究開発 第200号、Vol.71、No.4、2004年10月
【非特許文献３】笹瀬、「光通信システムにおける光符号分割多元接続技術」技術情報誌 TELECOMFRONTIER、2004年11月号
【非特許文献４】T. Sugiyama el al., "HEMT CCD MF for Spread Spectrum Communication", 6 Topical Workshop on Heterostructure Microelectronics, TuB4, Aug. 2005.
【特許文献１】特開2003-317026号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
COF-PONシステムの伝送レートの高速化を実現するためには、高い符号拡散レートに相当する周波数のクロック信号で動作するアナログマッチドフィルタが必要である。しかしながら、COF-PONシステムで用いられているアナログマッチドフィルタ（例えば、非特許文献4参照）は、その動作を可能とするクロック信号速度の上限が現状では2 Gbit/s程度である。
【００１０】
また、アナログマッチドフィルタを、伝送信号の符号化に使われた符号の符号長が長くなることにに対応して動作可能とするためには、アナログマッチドフィルタを構成するシフトレジスタの段数を増大させることが必要となる。この場合、シフトレジスタの残留電荷が増大し、電荷の転送効率の低下という問題が引き起こされる。
【００１１】
したがって、復号器を構成するアナログマッチドフィルタの処理能力を超える速度の高い符号拡散レートで符号化された信号は、あるいは、伝送信号の符号化に使われた符号の符号長がアナログマッチドフィルタの処理能力を超える信号は、アナログマッチドフィルタによって相関処理が行えないので、このような信号を伝送するCOF-PONシステムを実現することはできない。すなわち、復号器を構成するアナログマッチドフィルタの処理能力の範囲内にある低速のクロック信号で相関し復号化することが可能であり、かつ伝送信号の符号化に使われた符号の符号長がアナログマッチドフィルタの処理能力内に収める事が可能である復号器を実現することが課題である。伝送信号の符号化に使われた符号の符号長がアナログマッチドフィルタの処理能力を超える信号とは、高い符号拡散レートで符号化された信号であるともいえる。
【００１２】
上述の課題を解決するために、発明者が鋭意研究を行った結果、2台のマッチドフィルタを用いて復号器を構成し、それぞれのマッチドフィルタに相関処理を分割することによって、符号化された信号を、低速クロック信号で相関して復号化する構成とすることで解決されることを見出した。すなわち、復号化に必要とされる相関処理を2台のマッチドフィルタに分割して分配し、各マッチドフィルタに分割された相関処理を時間的に並列して実行させる構成とする。
【００１３】
このことによって、各マッチドフィルタは、分配された相関処理を、符号拡散レートに相当する周波数の1/2の周波数の低速クロック信号で実行することが可能となる。その結果、復号器を構成するマッチドフィルタの動作速度を高速化しなくとも、伝送レートの高速化及び多重数の増加に対する要求に対応可能である復号回路が実現可能となることを見出した。
【００１４】
そこで、この発明の目的は、伝送レートが高速であって、かつ高い符号拡散レートで符号化された信号に対しても、低速のクロック信号で相関し復号化することが可能である復号器を提供することにある。
【課題を解決するための手段】
【００１５】
そこで、この発明によれば、以下の構成の並列型復号器が提供される。
【００１６】
この発明の第1の要旨の並列型復号器は、制御信号生成部と復号部とを具えている。制御信号生成部は、外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、このクロック信号の周波数の1/2の周波数の1/2分周クロック信号、及びデータ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する。復号部は、入力電気信号が入力されて、入力電気信号を復号化して復号信号を生成して出力する機能を有し、分岐器と、入力電気信号遅延回路と、第1マッチドフィルタと、第2マッチドフィルタと、判定部とを具えている。
【００１７】
分岐器は、入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する。入力電気信号遅延回路は、第1入力電気信号が入力されて、第1入力電気信号に、符号のチップ周期に等しい時間遅延を与えて、遅延第1入力電気信号を生成して出力する。
【００１８】
第1マッチドフィルタは、遅延第1入力電気信号が入力されて、1/2分周クロック信号に同期させて、第1相関信号を生成して出力する。第2マッチドフィルタは、第2入力電気信号が入力されて、1/2分周クロック信号に同期させて、第2相関信号を生成して出力する。判定部は、第1相関信号と第2相関信号との合成信号を生成し、ベースレートクロック信号に同期させて、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する。
【００１９】
この発明の第2の要旨の並列型復号器は、制御信号生成部と復号部とを具えている。制御信号生成部は、外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、このクロック信号の周波数の1/2の周波数の1/2分周クロック信号、及び1/2分周クロック信号の位相が反転された反転1/2分周クロック信号、及びデータ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する。復号部は、入力電気信号が入力されて、入力電気信号を復号化して出力する機能を有し、分岐器と、第1マッチドフィルタと、第2マッチドフィルタと、判定部とを具えている。
【００２０】
分岐器は、入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する。第1マッチドフィルタは、第1入力電気信号が入力されて、1/2分周クロック信号に同期させて、第1相関信号を生成して出力する。第2マッチドフィルタは、第2入力電気信号が入力されて、反転1/2分周クロック信号に同期させて、第2相関信号を生成して出力する。判定部は、第1相関信号と第2相関信号との合成信号を生成し、ベースレートクロック信号に同期させて、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する。
【００２１】
この発明の第3の要旨の並列型復号器は、制御信号生成部と復号部とを具えている。制御信号生成部は、外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、このクロック信号の周波数の1/2の周波数の1/2分周クロック信号、1/2分周クロック信号の位相が反転された反転1/2分周クロック信号、及びデータ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する。復号部は、入力電気信号が入力されて、入力電気信号を復号化して出力する機能を有し、分岐器と、第1マッチドフィルタと、第1相関信号遅延回路と、第2マッチドフィルタと、判定部とを具えている。
【００２２】
分岐器は、入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する。第1マッチドフィルタは、第1入力電気信号が入力されて、1/2分周クロック信号に同期させて、第1相関信号を生成して出力する。第1相関信号遅延回路は、第1相関信号が入力されて、第1相関信号に符号のチップ周期に等しい時間遅延を与えて、遅延第1相関信号を生成して出力する。第2マッチドフィルタは、第2入力電気信号が入力されて、反転1/2分周クロック信号に同期させて、第2相関信号を生成して出力する。判定部は、遅延第1相関信号と第2相関信号との合成信号を生成し、ベースレートクロック信号に同期して、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する。
【００２３】
上述のこの発明の第1〜第3の要旨の並列型復号器において、第1及び第2マッチドフィルタを、アナログマッチドフィルタとするのが好適である。これは、現状では、アナログマッチドフィルタがその動作速度の点、消費電力、及び素子サイズの大きさ等の点でデジタル方式のマッチドフィルタより勝っているためである。
【００２４】
第1及び第2マッチドフィルタを、アナログマッチドフィルタで構成される並列型復号器においては、判定部を、第1相関信号と第2相関信号との加算信号を合成信号として生成して出力するアナログ加算器と、ベースレートクロック信号に同期して、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えて構成するのが好適である。
【００２５】
また、第1及び第2マッチドフィルタを、アナログマッチドフィルタで構成される並列型復号器においては、判定部を、遅延第1相関信号と第2相関信号との加算信号を合成信号として生成して出力するアナログ加算器と、ベースレートクロック信号に同期して、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えて構成するのが好適である。
【００２６】
また、現状は、高速動作が特に必要とされる場合にはアナログマッチドフィルタが利用されているが、将来、上述の問題点が解消された高速度なデジタル方式のマッチドフィルタが実現されれば、その量産性の良さあるいはコスト面から積極的に利用されることも十分想定される。この場合には、上述のこの発明の第1〜第3の要旨の並列型復号器において、第1及び第2マッチドフィルタを、デジタル方式のマッチドフィルタ、すなわちデジタルマッチドフィルタとするのが好適である。
【００２７】
第1及び第2マッチドフィルタを、デジタルマッチドフィルタで構成される並列型復号器においては、判定部を、第1相関信号と第2相関信号との論理積を合成信号として生成して出力する論理積回路（AND回路）と、ベースレートクロック信号に同期して、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えて構成するのが好適である。
【発明の効果】
【００２８】
この発明の第1の要旨の並列型復号器によれば、データ信号が符号化された入力電気信号は、分岐器によって第1入力電気信号と第2入力電気信号とに分岐される。第1入力電気信号は、入力電気信号遅延回路に入力されて、符号のチップ周期に等しい時間遅延が与えられて、遅延第1入力電気信号として生成されて第1マッチドフィルタに入力される。また、第2電気信号は、第2マッチドフィルタに入力される。
【００２９】
第1及び第2マッチドフィルタは、1/2分周クロック信号に同期して、それぞれ第1及び第2相関信号を生成して出力する。すなわち、従来の、符号拡散レートの周波数に等しいクロック信号で動作させなければならない、マッチドフィルタ1台による復号化処理に比べて、この発明の要旨によれば、第1及び第2マッチドフィルタは動作速度が1/2で済み、マッチドフィルタに要求される動作速度を1/2に低減できるという効果が得られる。
【００３０】
また、入力電気信号は、分岐器によって第1入力電気信号と第2入力電気信号とに分岐され、復号化に必要とされる相関処理が、第1と第2マッチドフィルタとに分配されて行われる構成であるので、第1と第2マッチドフィルタでは、入力電気信号の符号化に使われた符号の符号長の1/2の符号長の符号に基づいて相関処理を行えばよいことになる。すなわち、従来の、符号化に使われた符号の符号長と等しい符号で相関処理をしなければならなかったのに対して、この発明の要旨によれば、1/2の符号長の符号に基づいて相関処理を行えばよいという効果が得られる。
【００３１】
このような効果が得られるのは、入力電気信号遅延回路によって、第1入力電気信号に符号のチップ周期に等しい時間遅延を与えて第1マッチドフィルタに入力させ、かつ第2入力電気信号はそのまま第2マッチドフィルタに入力させる構成となっているためである。このような構成とすることで、第1及び第2マッチドフィルタを、データ信号が符号化された入力電気信号から抽出される1/2分周クロック信号に同期させて動作させ、復号化を実現することが可能となる。
【００３２】
この発明の第2の要旨の並列型復号器によれば、データ信号が符号化された入力電気信号は、分岐器によって第1入力電気信号と第2入力電気信号とに分岐される。この発明の第2の要旨の並列型復号器は、第1及び第2マッチドフィルタの動作の同期を取るために使われるクロック信号に特徴がある。すなわち、第1マッチドフィルタは、第1入力電気信号を入力して、1/2分周クロック信号に同期して、第1相関信号を生成して出力しする。そして、第2マッチドフィルタは、第2入力電気信号を入力して、反転1/2分周クロック信号に同期して、第2相関信号を生成して出力する構成とされている。
【００３３】
すなわち、従来の、符号拡散レートの周波数に等しいクロック信号で動作させなければならない、マッチドフィルタ1台による復号化処理に比べて、この発明の要旨によれば、第1及び第2マッチドフィルタは動作速度が1/2で済み、マッチドフィルタに要求される動作速度を1/2に低減できるという効果が得られる。
【００３４】
このような効果が得られるのは、反転回路によって、第2入力電気信号に供給するクロック信号と、第1マッチドフィルタに供給するクロック信号とが互いに反対の位相関係となる構成となっているためである。このような構成とすることで、第1及び第2マッチドフィルタを、データ信号が符号化された入力電気信号から抽出される1/2分周クロック信号に同期させて動作させ復号化を実現することが可能となる。
【００３５】
この発明の第3の要旨の並列型復号器が上述の第2の要旨の並列型復号器と相違するのは、第1マッチドフィルタから出力される第1相関信号に符号のチップ周期に等しい時間遅延を与えて、遅延第1相関信号を生成して出力する第1相関信号遅延回路を具えている点である。これ以外の構成は、第2の要旨の並列型復号器と同一である。
【００３６】
第1及び第2マッチドフィルタからそれぞれ出力される第1及び第2相関信号は、その時間波形のピーク位置が、符号のチップ周期に相当する時間分だけずれる。第1及び第2マッチドフィルタがアナログマッチドフィルタである場合、第1及び第2相関信号の時間波形のピークを構成するパルスの立ち上がり及び立ち下りが急峻にならず、時間遅延を含むことがある。特に第1及び第2マッチドフィルタに使われるアナログマッチドフィルタの動作速度が遅いほど、第1及び第2相関信号の時間波形のピークを構成するパルスの形状は、立ち上がり及び立ち下り部分が歪んだ形となる。
【００３７】
そのため、第1相関信号と第2相関信号とをアナログ加算器で加算して合成信号を生成すると、第1及び第2相関信号の時間波形のピーク位置が符号のチップ周期に相当する時間だけずれていることによって、両者のピークを構成するパルスが時間軸上で重なり合う部分が少なくなる。従って、第1相関信号と第2相関信号とが加算されて生成される合成信号の時間軸上のピークを形成するパルスが生成されにくくなる。
【００３８】
そこで、第1相関信号遅延回路によって、第1マッチドフィルタから出力される第1相関信号に符号のチップ周期に等しい時間遅延を与えることによって、第1及び第2マッチドフィルタからそれぞれ出力される第1及び第2相関信号のピーク位置を一致させる。
【００３９】
このことによって、第1及び第2相関信号の時間波形のピークを構成するパルスの形状に歪みがあっても、両者のパルスは時間軸上で重なり合うことになり、アナログ加算器から出力される合成信号の時間軸上のピークが明瞭に生成されるという効果が得られる。これによって、判定回路に入力される合成信号が明瞭なピークを持つパルス成分を有している事から、判定回路でこのパルス成分が有意な信号であると正確に認識されることとなる。すなわち受信誤りを防ぐことが可能となる。
【００４０】
第1及び第2マッチドフィルタを、アナログマッチドフィルタで構成する並列型復号器においては、第1及び第2マッチドフィルタからそれぞれ出力される第1相関信号及び第2相関信号はアナログ信号であるので、合成信号を生成するにはアナログ加算器が利用できる。また、アナログ加算器から出力される合成信号もアナログ信号であるので、判定回路によって、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とするデジタル信号として復号信号を生成することが可能である。従って、最終的にデジタル信号である復号信号を受信信号として取得できることとなる。
【００４１】
第1及び第2マッチドフィルタを、デジタルマッチドフィルタで構成する並列型復号器においては、判定部を、論理積回路で構成することが可能となる。この場合、論理積回路から出力される合成信号は、デジタル信号の形態であるから、、閾値判定処理を行う判定回路を設置しなくとも、最終的にデジタル信号である復号信号を受信信号として取得することが可能となる。しかしながら、論理積回路から出力される合成信号を構成するパルスの内には、自己相関信号成分以外のパルスも含まれていることも想定されるので、閾値判定処理を行う判定回路を具えて構成するのが好適である。
【発明を実施するための最良の形態】
【００４２】
以下、図を参照して、この発明の実施形態につき説明する。なお、各図は、この発明に係る一構成例を示し、この発明が理解できる程度に各構成要素の配置関係等を概略的に示しているに過ぎず、この発明を図示例に限定するものではない。また、以下の説明において、特定の電気回路および条件等を用いることがあるが、これら電気回路及び条件は好適例の一つに過ぎず、したがって、何らこれらに限定されない。各図において同様の構成要素については、同一の番号を付して示し、その重複する説明を省略することもある。
【００４３】
まず、この発明の第1〜第3の実施形態の並列型復号器の構成及び動作の説明の前提となる、この発明の並列型復号器が利用されるCOF-PONシステムの構成及びその動作の説明を行い、COF-PONシステムにおいて実行される、符号化処理、復号化処理の原理について説明を行う。その上で、アナログマッチドフィルタによる具体的な復号化処理について説明し、この発明の第1〜第3の実施形態の並列型復号器の構成及び動作について説明する。なお、ここでは、この発明の第1〜第3の実施形態の並列型復号器の応用分野として好適なCOF-PONシステムを取り上げるが、この発明の第1〜第3の実施形態の並列型復号器の応用分野がCOF-PONシステムに限定されるわけではない。
【００４４】
＜COF-PONシステム＞
図1を参照して、COF-PONシステムの構成及びその動作を説明する。図1は、COF-PONシステムの概略的ブロック構成図である。図1に示すCOF-PONシステムは、一例として、加入者数（ユーザー数）が4である場合、すなわち、光端末装置（ONU: Optical Network Unit）が4台である場合を想定してある。
【００４５】
COF-PONシステムは、事業者側に設置される装置である光回線終端装置（OLT: Optical Line Terminal）100と、ユーザー側に設置される装置であるONU（ONU-1からONU-4、以後、ONU 10と表記する。）との間で符号分割多重による双方向光通信を行う光アクセスネットワークシステムである。OLT 100とONU 10とは、光ファイバ伝送路70、光合分岐器66及び複数の分岐光ファイバ伝送路を介して結合されている。図1では、ONU-1を接続する光ファイバ伝送路を分岐光ファイバ伝送路74と表記し、ONU-4を接続する光ファイバ伝送路を分岐光ファイバ伝送路76と表記してある。
【００４６】
これら複数のONUのそれぞれ（ONU-1からONU-4）には、互いに異なる符号が割り当てられ、OLT 100とこれら複数のONUとの間で、符号分割多重による双方向光通信が行われる。
【００４７】
ONU 10は、光処理部12及び電気処理部14を具えて構成されている。光処理部12は符号化送信信号を電気信号の形態から光信号の形態に変換するための発光素子20、及び符号分割多重信号を光信号の形態から電気信号の形態に変換するための受光素子18を具えている。
【００４８】
電気処理部14は、送信信号を符号化して電気信号の形態の符号化送信信号を生成する送信信号処理部24と、上述の受光素子18によって光信号の形態から電気信号の形態に変換された符号分割多重信号を復号化して受信信号を取り出す受信信号処理部22とを具えている。
【００４９】
受信信号処理部22は、符号分割多重信号を復号化するための処理を行う復号化処理回路30を具え、自動利得制御(AGC: Auto Gain Control)素子28、クロック信号再生回路34、分周器38、第2遅延回路（図1で遅延回路2と表示してある。）40を具えている。また、送信信号処理部24は、符号化処理回路82及びドライバ60を具えている。ドライバ60には増幅器（AMP: Amplifire）が利用される。この発明の並列型復号器は、復号化処理回路30のアナログマッチドフィルタ44に利用して好適な復号器である。
【００５０】
符号化処理回路82は、符号付与回路と遅延回路1を具えており、符号付与回路には、具体的には、排他的論理和演算EXOR（エクスクルシーブ・オア）ゲートの出力にインバータを接続したゲート回路であるEXNOR（エクスクルシーブ・ノア）回路が用いられ、符号化処理が行われる。
【００５１】
第1チャンネルを例にして上り信号は、次のように処理される。第1チャンネルの送信信号（図1で、光端末装置10の「送信信号入力」と示してある。）は、光端末装置10の電気処理部14の送信信号処理部24に具えられている符号化処理回路82に入力され、符号化されて符号化送信信号として出力される。符号化送信信号は、第1遅延回路（図1で遅延回路1と表示してある。）を介してドライバ60に入力されて増幅され、増幅された符号化送信信号は、光処理部12が具える発光素子20によって、光信号に変換される。
【００５２】
一方、OLT 100もONU 10と同様に、光処理部102及び電気処理部104を具えて構成されている。光処理部102は、ONU 10の光処理部12と同様に、発光素子122と受光素子126とを具えている。また、電気処理部104は、送信信号処理部106、受信信号処理部108及びクロック信号生成回路110を具えている。
【００５３】
送信信号処理部106は、ONU-1からONU-4の送信信号処理部のそれぞれに割り当てられた符号と同一の符号が割り当てられた、符号化処理回路を並列に具える符号化処理回路列116と、ドライバ120とを具えている。ONU-1からONU-4の送信信号処理部のそれぞれと同一の構成の符号化処理回路は、図1で符号1から符号4と示してある。符号1から符号4と示してある符号化処理回路のそれぞれから出力される信号は、電気信号合波器118で合波されてドライバ120に入力される。
【００５４】
また、受信信号処理部108は、ONU-1からONU-4の送信信号処理部のそれぞれに割り当てられた符号と同一の符号が割り当てられた復号化処理回路を並列に具える復号化処理回路列132と、AGC素子128とを具えている。復号化処理回路は、図1で復号1から復号4と示してある。AGC素子128から出力される信号は、電気信号分岐器130で分岐されて復号1から復号4と示してある復号化処理回路のそれぞれに入力される。この実施形態の並列型復号器は、復号化処理回路列132の復号化処理回路に利用して好適な復号器である。
【００５５】
送信信号処理部106及び受信信号処理部108に、クロック信号生成回路110からクロック信号が供給される。クロック信号生成回路110から供給されるクロック信号は、このCOF-PONシステムの基準となるクロック信号である。ONU 10では、クロック信号再生回路34によって、受信した符号分割多重信号からこのクロック信号が抽出されて、符号分割多重信号の復号化のために利用される。
【００５６】
符号分割多重光信号は、光処理部102の光カプラ124、光ファイバ伝送路70、光合分岐器66を介してONU 10の光処理部12に入力される。光処理部12に入力された符号分割多重光信号は、光処理部12が具える光カプラ16を介して受光素子18に入力され、符号分割多重電気信号に変換されて、ONU 10の電気処理部14に入力される。
【００５７】
電気処理部14に入力された符号分割多重電気信号は、電気信号分岐器26によって二分岐されて、一方はクロック信号再生回路34に、もう一方はAGC素子28に入力される。クロック信号再生回路34に入力された符号分割多重電気信号からは、クロック信号が抽出される。AGC素子28に入力された符号分割多重電気信号は、まず、復号化処理回路30が具えるアナログマッチドフィルタ44によって復号化されて、判定回路46に入力される。判定回路46では、アナログマッチドフィルタ44によって復号化された信号のうち自己相関成分のみを抽出して出力する。すなわち、この自己相関成分から生成される受信信号が、第1チャンネルのONU-1が受信した信号成分である。
【００５８】
＜符号化処理＞
第1及び第2チャンネルにそれぞれ異なる符号を割り当てて、符号分割多重伝送を行う場合を想定して、図2(A1)から(C)を参照し、送信信号を符号化する過程について、説明する。図2(A1)から(C)において、横軸及び縦軸は省略してあるが、横軸の方向は時間軸の方向を示し、縦軸の方向は信号の強度を示している。図2(A1)及び(A2)は、それぞれ第1チャンネルの送信信号及び、送信信号が符号化されることによって生成された符号化送信信号を示し、図2(B1)及び(B2)は、それぞれ第2チャンネルの送信信号及び符号化送信信号を示している。そして、図2(C)は、第1チャンネルの符号化送信信号と第2チャンネルの符号化送信信号とが合波された符号分割多重信号の時間波形を示している。図2(A1)から(C)において、信号の0レベルを一点破線で示してある。そして、0レベル以上を「1」とし、0レベル以下を「-1」と表してある。
【００５９】
図2(A1)に示す第1チャンネルの送信信号は、（1, 0, 1,...）である場合を想定しその時間波形を示している。図2(A2)は、符号長が4である（1, 0, 0, 1）で与えられる符号を想定し、この符号によって符号化されて生成された第1チャンネルの符号化送信信号の時間波形を示している。また、図2(B1)に示す第2チャンネルの送信信号は、（1, 1, 0,...）である場合を想定しその時間波形を示している。図2(B2)は、符号長が4である（1, 0, 1, 0）で与えられる符号を想定し、この符号によって符号化されて生成された第2チャンネルの符号化送信信号の時間波形を示している。
【００６０】
ここで、符号長とは、符号を規定する「0」及び「1」からなる数列の項数を指すものとする。この例では、符号を規定する数列が（1, 0, 0, 1）あるいは（1, 0, 1, 0）であり、この数列の項数が4であるから符号長は4であることになる。また、符号を与える数列を符号列といい、符号列の各項「0」及び「1」をチップといい、このチップを電気パルスあるいは光パルスで表現する場合は、この電気パルスあるいは光パルスをチップパルスということもある。そして、0及び1そのものを符号値ということもある。
【００６１】
符号値「0」に対しては、電気パルスあるいは光パルスの不存在を対応させ、符号値「1」に対しては、電気パルスあるいは光パルスの存在を対応させる。あるいは、この逆に、符号値「1」に対しては、電気パルスあるいは光パルスの不存在を対応させ、符号値「1」に対しては、電気パルスあるいは光パルスの存在を対応させてもよい。
【００６２】
符号化するにあたっては、符号化される前の送信信号の1ビットに割り当てられる時間スロットに対して、符号を構成する4チップが割り当てられる。すなわち、時間軸上で、符号化される前の送信信号の1ビット内に、符号を規定する数列（1, 0, 0, 1）あるいは（1, 0, 1, 0）に対応する符号信号が完全に収まるように、時間軸上に配置される。すなわち、この場合には、送信信号の符号化される前のビットレートに対して、符号信号のビットレートである符号拡散レート、すなわちチップレートは4倍となる。
【００６３】
送信信号を符号長4の符号で符号化するという意味は、送信信号（以後「D」と表すこともある。）と符号化送信信号（以後「C」と表すこともある。）との積D×Cを求めることに相当する。また、以下の説明において、どのチャンネルに対応するDであるかCであるかを区別する必要があるときは、チャンネル数を添えて示す。例えば第1チャンネルのD及びCであることをそれぞれD1及びC1と示す。第2チャンネル等についても同様である。
【００６４】
積D×Cを求めるための符号化処理回路には、上述したようにEXORゲートの出力にインバータを接続したゲート回路であるEXNOR回路を用いる。この場合には、1と0との2値信号として表した送信信号及び符号化送信信号等を、1と-1の2値信号に変換する。具体的には、送信信号及び符号化送信信号のバイアス電圧を調整して、これらの信号の振幅の中心を0 Vの水準に変更すればよい。
【００６５】
図2(A1)に示す第1チャンネルの送信信号は、（1, 0, 1,...）であるので、これを1と-1の2値信号に変換すると（1, -1, 1,...）となる。第1チャンネルの送信信号を符号化するために利用する符号は、（1, 0, 0, 1）であるので、これを1と-1の2値信号に変換すると（1, -1, -1, 1）となる。
【００６６】
第1チャンネルの送信信号の第1番目のビットは「1」であり、第2番目のビットは「0」であり、第3番目のビットは「1」である。ここで、第1チャンネルの送信信号が、（1, -1, -1, 1）で与えられる符号で符号化されるとは、第1番目のビットである「1」が（1, -1, -1, 1）で与えられる符号で符号化され、第2番目のビットである「-1」が（1, -1, -1, 1）で与えられる符号で符号化され、第3番目のビットである「1」が（1, -1, -1, 1）で与えられる符号で符号化されることを意味する。図示はしていないが、第4番目以降のビットが符号化されることも同様である。
【００６７】
送信信号Dを符号Cで符号化するということは、積D×Cを求めることに相当するから、送信信号の第1番目のビットである「1」は、(Dの第1番目のビット(1))×C(1, -1, -1, 1）＝（1×1, 1×(-1), 1×(-1), 1×1）＝（1, -1, -1, 1）と符号化される。送信信号の第2番目のビットである「-1」は、(Dの第2番目のビット（-1）)×C(1, -1, -1, 1）＝（(-1)×1, (-1)×(-1), (-1)×(-1), (-1)×1）＝（-1, 1, 1, -1）と符号化される。第3番目のビットについても同様である。したがって、図2(A1)に示す第1チャンネルの送信信号が符号化されて得られる符号化送信信号は、上述の説明のように（（1, -1, -1, 1）,（-1, 1, 1, -1）,（1, -1, -1, 1））＝（1, -1, -1, 1、-1, 1, 1, -1, 1, -1, -1, 1,...）となる。
【００６８】
また、図2(B1)に示す第2チャンネルの送信信号が符号（1, 0, 1, 0）を1と-1の2値信号に変換した（1, -1, 1, -1）で符号化する場合も、上記の第1チャンネルの場合と同様である。送信信号の第1番目のビットである「1」は、(Dの第1番目のビット(1))×C（1, -1, 1, -1）＝（1×1, 1×(-1), 1×1, 1×(-1）＝（1, -1, 1, -1）と符号化される。送信信号の第2番目のビットも「1」であるからDの第2番目のビットも（1, -1, 1, -1）と符号化される。
【００６９】
第3番目のビットは「-1」であるから(Dの第3番目のビット(-1))×C（1, -1, 1、-1）＝（(-1)×1, (-1)×(-1), (-1)×1, (-1)×(-1）＝（-1, 1, -1, 1）と符号化される。したがって、図2(B1)に示す第2チャンネルの送信信号が符号化されて得られる符号化送信信号は、上述の説明のように（（1, -1, 1, -1）,（1, -1, 1, -1）,（-1, 1, -1, 1））＝（1, -1, 1, -1, 1, -1, 1, -1, -1, 1, -1, 1,...）となる。
【００７０】
第1チャンネルの符号化送信信号（1, -1, -1, 1, -1, 1, 1, -1, 1, -1, -1, 1,...）と第2チャンネルの符号化送信信号（1, -1, 1, -1, 1, -1, 1, -1, -1, 1, -1, 1,...）との和で与えられる符号分割多重信号は、（1+1, -1-1, -1+1, 1-1, -1+1, 1-1, 1+1、-1-1, 1-1, -1+1, -1-1, 1+1）＝（2, -2, 0, 0, 0, 0, 2, -2, 0, 0, -2, 2）となり、図2(C)にこの符号分割多重信号の時間波形を示す。
【００７１】
図2(C)に示す符号分割多重信号は、例えば、光信号に変換されて光ファイバ伝送路を伝送される。そして、伝送されてきた符号分割多重信号は受信されると、再び電気信号に変換されて復号化されて受信信号が抽出される。したがって、図2(C)に示す符号分割多重信号の時間波形の振幅の絶対値は、光ファイバ伝送中に受ける減衰等が考慮されていないので、本質的な意味を持っていない。したがって、図2(C)に示す符号分割多重信号は、振幅の最大値と最小値の中心を0レベルに設定して、振幅の値を1に規格化して（1, -1, 0, 0, 0, 0, 1, -1, 0, 0, -1, 1）と表現しても、復号化処理の説明には何ら不都合は生じない。
【００７２】
＜復号化処理＞
図3(A)から(D)を参照して符号分割多重信号を復号化する過程について、第1チャンネルを例にとって、説明する。図3(A)及び(B)において、横軸及び縦軸は省略してあるが、横軸は時間軸の方向を示し、縦軸は信号の強度を示している。図3(A)は、アナログマッチドフィルタに入力される符号分割多重信号の時間波形を示す。図3(B)は、アナログマッチドフィルタで復号化されて出力される信号の時間波形を示している。アナログマッチドフィルタから出力される信号は、受信したチャンネルのONUの受信信号成分である自己相関成分と、それ以外の成分である相互相関成分との和となっている。すなわち、相互相関成分は、雑音成分である。
【００７３】
相互相関成分はその形状が極めて複雑であるので、図3(B)では、その最大値と最小値のレベルを、時間軸を挟んで上下に示す破線で示し、その詳細な形状は省略してある。以後、同様の自己相関成分と相互相関成分との和からなる復号化されて出力される信号の時間波形についても、相互相関成分は図3(B)に示したのと同様に、簡略化して示す。
【００７４】
図3(C1)は、判定回路で閾値判定がなされて出力された信号の時間波形を示す。図3(C2)は、図3(C1)に示す信号をラッチするためのクロック信号の時間波形を示す。また、図3(D)は、図3(C1)に示す閾値判定がなされて出力された信号を図3(C2)に示すクロック信号でラッチして得られる信号の時間波形を示す。この図3(D)に示す信号が受信信号である。図3(C1)、(C2)及び(D)の横軸及び縦軸は省略してあるが、横軸の方向が時間軸の方向を示し、縦軸の方向が信号の強度を示してある。また、信号の0レベルを一点破線で示してある。
【００７５】
送信信号を符号化するという意味は、上述したように送信信号Dと符号信号Cとの積D×Cを求めることに相当する。一方、符号化されて送信されてきた符号分割多重信号を受信して、この符号分割多重信号を復号化することは、符号分割多重信号を再度同一の符号で符号化することに対応する。
【００７６】
符号分割多重信号は、第1チャンネルの符号化送信信号（D1×C1）、第2チャンネルの符号化送信信号（D2×C2）、第3チャンネルの符号化送信信号（D3×C3）等、多重される全ての符号化送信信号の和となっている。したがって、符号分割多重信号は、（D1×C1）+（D2×C2）+（D3×C3）+....で表される。この符号分割多重信号を第1チャンネルに割り当てられた符号C1で復号化するとは、{(D1×C1)+(D2×C2)+(D3×C3)+....}×C1を求めること、すなわち符号分割多重信号を符号C1で符号化することに相当する。
【００７７】
すなわち、復号化されて出力される信号の時間波形は、{(D1×C1)+(D2×C2)+(D3×C3)+....}×C1＝(D1×C1)×C1+(D2×C2)×C1+(D3×C3)×C1+....＝D1×C1/2+ (D2×C2×C1) + (D3×C3×C1) + ....を反映した信号である。ここで、C1/2＝1である。なぜならば、同一符号の積であるから、両者の符号を構成するチップは全て同一の値、すなわち「1」あるいは「-1」である。すなわち、C1/2の演算を符号のチップごとに見ると、1×1＝1あるいは(-1)×(-1)＝1と必ず「１」となるからである。したがって、復号化されて出力される信号の時間波形を表す第1項D1×C1/2は、D1となり、第1チャンネルの送信信号を構成する各ビットのパルスD1が再生される。すなわち、この成分がアナログマッチドフィルタで復号化されて出力される信号の、第1チャンネルの送信信号に対する自己相関成分に相当する。
【００７８】
一方、復号化されて出力される信号の時間波形を表す第2項以下の項は、Ci×C1≠1（ここで、i＝2, 3,...である。）であるので、(D2×C2)×C1及び(D3×C3)×C1の項からは、第2、第3チャンネルの送信信号を構成する各ビットのパルスD2及びD3は再生されない。すなわち、これらの成分が復号化されて出力される信号の、第1チャンネルの送信信号に対する相互相関成分に相当する。
【００７９】
図3(B)において、時間軸上に示すパルス成分（図3(B)でP及びQで示してある。）が自己相関成分である。また、相互相関成分は、時間軸を挟んで上下に示す破線の間に収まる雑音成分である。図3(B)では、相互相関成分はその形状が極めて複雑であるので、その最大値と最小値のレベルを、時間軸を挟んで上下に示す破線で示し、その詳細な形状は省略してある。
【００８０】
図3(B)に示すアナログマッチドフィルタで復号化されて出力される信号の時間波形を、判定回路で処理して自己相関成分のみが抽出されて出力された信号が図3(C1)に示されている。図3(C1)に示されている信号が図3(C2)に示されているクロック信号によってラッチされて、図3(D)に示す受信信号が得られる。
【００８１】
次に、判定回路でのラッチ処理の内容を、図3(C1)、(C2)及び(D)を参照して説明する。ラッチ処理を行うためのラッチ回路には、周知のDフリップフロップ回路等を利用することができるので、ラッチ回路そのものの説明は省略する。
【００８２】
図3(C1)に示す時間波形は、後述するように判定回路によって、図3(B)に示す、復号化されて出力された信号を処理して生成される。すなわち、閾値処理回路は、図3(B)に示すアナログ復号信号を、図3(C1)に示すデジタル復号信号に変換する役割を果たす。したがって、図3(C1)に示す時間波形は、図3(B)に示す復号化されて出力された信号の自己相関成分に対応して矩形波（矩形パルス）が現れるのが特徴である。この矩形パルスの振幅の大きさは、閾値処理回路によって規定され、図3(C1)に現れている矩形パルス全ての振幅の大きさは一定である。図3(C1)ではこの矩形パルスの一例を、a、bをそれぞれ付した2本の下向きの矢印で挟んで示してある。閾値処理回路には、周知のコンパレータから好適なものが適宜選択されて利用される。
【００８３】
図3(C1)に示すデジタル復号信号と図3(C2)に示すクロック信号とが、ラッチ回路として機能するDフリップフロップ回路に入力されると、次のような処理が行われて、図3(D)に示す受信信号が得られる。
【００８４】
図3(C2)に示すクロック信号の立ち上がりの瞬間（例えば、図3(C2)にXと示してある瞬間）が、デジタル復号信号の自己相関成分のピークに対応する矩形パルス（例えば、図3(C2)にa、bをそれぞれ付した2本の下向きの矢印で挟んで示してある。）が存在している場合には、Dフリップフロップ回路の出力端子から「1」に相当する強度の信号が出力され始める。そして、再びクロック信号の次の立ち上がりの瞬間（図3(C2)にYと示してある瞬間）まで、Dフリップフロップ回路の出力端子から「1」に相当する強度の信号が出力され続け、この瞬間にDフリップフロップ回路の出力端子から「-1」に相当する強度の信号に変化する。
【００８５】
同様に、次にDフリップフロップ回路の出力端子から「1」に相当する強度の信号が出力され始めるのは、図3(C2)にZと示すクロック信号の立ち上がりの瞬間である。そして、Dフリップフロップ回路の出力端子からの出力信号が「-1」に相当する強度の信号に変化するのは、再びクロック信号が立ち上がる瞬間である（この瞬間は、図3(C2)から外れている。）。
【００８６】
以上説明したように、デジタル復号信号の自己相関成分のピークに対応する矩形パルスの存在時間内に、クロック信号の立ち上がり信号がDフリップフロップ回路に入力されると、図3(D)に示す受信信号の「1」に相当する強度の矩形パルスが生成される。一方、デジタル復号信号の自己相関成分のピークに対応する矩形パルスの存在時間外に、クロック信号の立ち上がり信号がDフリップフロップ回路に入力された場合には、Dフリップフロップ回路の出力端子からは「-1」に相当する信号が出力されたままとなる。
【００８７】
このように、クロック信号の立ち上がりの瞬間にデジタル復号信号の自己相関成分のピークに対応する矩形パルスが存在するか否かに対応して、Dフリップフロップ回路の出力端子からは「1」に相当する信号が出力されたり、「-1」に相当する信号が出力されたりする。このことによって、受信信号が再生される。図3(D)に示す受信信号は、図2(A1)に示す送信信号（1, -1, 1,...）の一部である（1, -1, 1,...）の部分が再生されたものとなっている。図3(D)で（1, -1, 1,...）に相当する部分を明示するために、信号の値である「1」及び「-1」を括弧で括って示してある。
【００８８】
上述の説明から明らかなように、クロック信号の立ち上がりの瞬間にデジタル復号信号の自己相関成分のピークに対応する矩形パルスが存在していなければ、図3(D)に示す受信信号を生成することができない。したがって、必ず図3(C1)に示すデジタル復号信号と図3(C2)に示すクロック信号との時間軸上での相対的な位置関係を調整する必要がある。この調整は、図3(C1)に示す信号をラッチするためのクロック信号に対して、遅延時間を調整することで実現できる。
【００８９】
＜アナログマッチドフィルタ＞
図4(A)及び(B)を参照して、アナログマッチドフィルタの構成及びその動作について説明する。図4(A)及び(B)は、アナログマッチドフィルタの概略的ブロック構成図である。図4(A)は、第1チャンネルの信号を復号化するためのアナログマッチドフィルタの回路であり、(B)は、第2チャンネルの信号を復号化するためのアナログマッチドフィルタの回路である。ここでは、1チャンネルに対して1つのアナログマッチドフィルタを用いて復号化する、従来の復号方法を説明する。
【００９０】
アナログマッチドフィルタは、アナログシフトレジスタ140と、プラス信号用加算器142と、マイナス信号用加算器144と、このプラス信号用加算器142及びマイナス信号用加算器144からそれぞれ出力された出力信号を加算するアナログ加算器146と、ローパスフィルタ148とを具えている。プラス信号用加算器142及びマイナス信号用加算器144は、それぞれ増幅器150及び反転増幅器152を具えている。増幅器150及び反転増幅器152は、その周辺回路を省略して示してある。
【００９１】
データ入力と示す入力端子には、符号分割多重信号が入力される。また、クロック入力と示す入力端子には、送信信号の伝送レート周波数のクロック信号が入力される。
【００９２】
図4(A)に示すアナログマッチドフィルタは、数列（1, 0, 0, 1）で与えられる符号によって復号化することを想定して設計されている。すなわち、数列（1, 0, 0, 1）で与えられる符号は、「1」と「-1」の2値表示すると数列（1, -1, -1, 1）で与えられる符号といってもよい。
【００９３】
ここでは、簡単のために、まず符号分割多重信号のうち、第1チャンネルの成分のみを取り上げて、説明する。符号分割多重信号には、第2チャンネルの符号化された送信信号も混入しているが、これは、第1チャンネルに割り当てられた符号とは別の符号で符号化されているので、再生されない。
【００９４】
図2(A2)に示された第1チャンネルの符号化送信信号が、アナログマッチドフィルタによって、図2(A1)に示された時間波形を持つ第1チャンネルの送信信号と同一の時間波形である受信信号として再生されることについて説明する。
【００９５】
アナログシフトレジスタ140としては、4段（入力側から順に1, 2, 3, 4と示してある。）の電荷結合型素子CCD（Charge Coupled Device）によって形成されるシフトレジスタ（以後、「CCDシフトレジスタ」という。）が使われる。すなわち、アナログシフトレジスタ140は、4ビットのCCDシフトレジスタである。ここでは、チップ数が4の符号（符号長が4である符号）によって符号化する場合を想定しているので、4段のCCDシフトレジスタが使われる。実際には、チップ数が16あるいは32の符号等、符号長が長い符号が使われるので、16あるいは32段のCCDシフトレジスタ等段数の多いCCDシフトレジスタが使われるが、以下に説明する原理は同様である。
【００９６】
アナログシフトレジスタ140のクロック入力端子には、伝送レート周波数のクロック信号が入力される。また、アナログシフトレジスタ140のデータ入力端子には、符号分割多重信号（図2(A2)に示す符号化送信信号）が入力される。図4(A)及び(B)に示すアナログシフトレジスタ140の第1段の入力端子をD1、出力端子をQ1、と示してある。また、第2、第3及び第4段の入力端子を、それぞれD2、D3、D4と示し、出力端子を、それぞれQ2、Q3、Q4と示してある。アナログシフトレジスタ140のデータ入力端子は、第1段の入力端子D1に接続されている。
【００９７】
図4(A)を参照して、符号（1, -1, -1, 1）で符号化された第1チャンネルの符号分割多重信号が復号化される原理を説明する。
【００９８】
まず、アナログシフトレジスタ140の第１段のデータ入力端子D1に、符号分割多重信号、すなわち、ここでは、図2(A2)に示された第1チャンネルの符号化送信信号の「1」（図2(A2)のCS1と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「1」が出力される。次に、第１段のデータ入力端子D1に第1チャンネルの符号化送信信号の「-1」（図2(A2)のCS2と示された時間スロットが−1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「-1」が出力され第2段の出力端子Q2からは「1」が出力される。このように次々とCS3と示された時間スロット、CS4と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【００９９】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4の出力端子からの出力値（Q1、Q2、Q3、Q4）は、（1,-1,-1, 1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、アナログシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【０１００】
位置Fの電圧値と位置Iの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Fの電圧値と位置Iの電圧値との和に相当する信号となって出力される。一方、位置Gの電圧値と位置Hの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Gの電圧値と位置Hの電圧値との和に相当する電圧値（負の値である。）が正の電圧値に変換されて出力される。
【０１０１】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて、ローパスフィルタ148に入力される。
【０１０２】
ローパスフィルタ148は、アナログ加算器146から出力される信号のうち、ベースレート周波数の信号を濾しとって、高周波の雑音成分を遮断する役割を果たす。
【０１０３】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）となるので、電気信号合波器154では、F及びIの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、G及びHの位置での電位である電位-1と電位−1とが入力されて、電位−2となって反転増幅器152に入力される。
【０１０４】
したがって、増幅器150からは電位2に比例する電位（ここでは、簡単のため増幅率を1とする。）の信号が出力され、反転増幅器152からは、電位-2が反転（ここでは、簡単のため増幅率を-1とする。）された電位2の信号が出力され、両者はアナログ加算器146で合波されて、電位4である信号として、ローパスフィルタ148のデータ出力端子から出力される。
【０１０５】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（1, -1, -1, 1）となるのは、CS9からCS12までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様にローパスフィルタ148のデータ出力端子から、電位4である信号が出力される。
【０１０６】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）とは異なる出力となっているときは、アナログシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。これは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1,-1, -1, 1）とは異なる、例えば（-1, -1, 1, 1）等の状態となる場合を、上述の説明と同様に検討すれば明らかである。
【０１０７】
次に、図4(B)を参照して、符号（1, -1, 1, -1）で符号化された第2チャンネルの符号分割多重信号が復号化される原理を説明する。図4(A)に示したアナログマッチドフィルタと図4(B)に示すアナログマッチドフィルタとの相違は、増幅器150と反転増幅器152に入力する信号を、F、G、H、Iのいずれの位置から取り出すかの相違である。図4(A)に示したアナログマッチドフィルタでは、増幅器150への入力信号をF及びIの位置から取り出し、反転増幅器152への入力信号をG及びHの位置から取り出している。これに対して、図4(B)に示したアナログマッチドフィルタでは、増幅器150への入力信号をG及びIの位置から取り出し、反転増幅器152への入力信号をF及びHの位置から取り出している。このように、増幅器150と反転増幅器152に入力する信号をF、G、H、Iのいずれから取り出すかによって、符号長が4である任意の符号を設定することができる。
【０１０８】
符号分割多重信号には、第2チャンネル以外のチャンネルの符号化された送信信号も混入しているが、これらは、第2チャンネルに割り当てられた符号とは別の符号で符号化されているので、再生されない。
【０１０９】
図2(B2)に示された第2チャンネルの符号化送信信号が、アナログマッチドフィルタによって、図2(B1)に示された時間波形を持つ第2チャンネルの送信信号と同一の時間波形である受信信号として再生されることについて説明する。図4(B)に示したアナログマッチドフィルタにおいても、復号化の動作は基本的に図4(A)に示したアナログマッチドフィルタと同様である。
【０１１０】
まず、アナログシフトレジスタ140の第１段のデータ入力端子D1に、符号分割多重信号、すなわち、ここでは、図2(B2)に示された第2チャンネルの符号化送信信号の「1」（図2(B2)のCS1と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「1」が出力される。次に、第１段のデータ入力端子D1に第2チャンネルの符号化送信信号の「-1」（図2(B2)のCS2と示された時間スロットが−1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「-1」が出力され第2段の出力端子Q2からは「1」が出力される。このように次々とCS3と示された時間スロット、CS4と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【０１１１】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4からの出力値（Q1, Q2, Q3, Q4）は、（-1, 1, -1, 1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、アナログシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【０１１２】
位置Gの電圧値と位置Iの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Gの電圧値と位置Iの電圧値との和に相当する信号となって出力される。一方、位置Fの電圧値と位置Hの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Fの電圧値と位置Hの電圧値との和に相当する電圧値（負の値である。）を正の電圧値に変換されて出力される。
【０１１３】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて、ローパスフィルタ148に入力される。
【０１１４】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（-1, 1, -1, 1）となるので、電気信号合波器154では、G及びIの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、F及びHの位置での電位である電位-1と電位−1とが入力されて、電位−2となって反転増幅器152に入力される。
【０１１５】
したがって、増幅器150からは電位2に比例する電位の信号が出力され、反転増幅器152からは、電位-2が反転された電位2の信号が出力され、両者はアナログ加算器146で合波されて、電位4である信号として、ローパスフィルタ148を介して、アナログシフトレジスタ140のデータ出力端子から出力される。
【０１１６】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, -1, 1）となるのは、CS5からCS8までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様にアナログシフトレジスタ140のデータ出力端子から、電位4である信号が出力される。
【０１１７】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（-1, 1, -1, 1）とは異なる出力となっているときは、アナログシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。
【０１１８】
以上説明したように、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が、設定された符号と一致した場合のみ、アナログシフトレジスタ140のデータ出力端子から、電位4である信号が出力される。これが、自己相関成分に相当する信号である。例えば、図3(B)に示した、第1チャンネルの符号化送信信号を復号化されて得られた信号の時間波形では、P及びQとして示されているピークは、アナログシフトレジスタ140のデータ出力端子から、電位4である信号が出力された瞬間に現れたピークである。
【０１１９】
＜判定回路＞
図5(A)から(C)を参照して、アナログマッチドフィルタから出力された信号を判定処理する判定回路の構成及びその動作について説明する。図5(A)は、判定回路の概略的ブロック構成図であり、図5(B)は、アナログマッチドフィルタから出力された復号化された信号の時間波形を示している。また、図5(C)は、閾値判定がなされて出力された信号の時間波形を示している。図5(B)及び(C)において、横軸の方向は時間を任意スケールで示し、縦軸は省略してあるが縦軸方向に信号強度を任意スケールで示してある。
【０１２０】
図5(B)に示す時間波形は、図3(B)に示した、アナログマッチドフィルタで復号化されて出力される信号の時間波形に相当する。図5(B)と図3(B)とは、見かけ上異なるが、それぞれの図は説明の便宜のために抽象化して示しており、現実の信号の時間波形は、図5(B)に近い。
【０１２１】
判定回路は、コンパレータ86とDフリップフロップ回路88とを具えて構成される。判定回路のアナログデータ入力端子からコンパレータ86の入力端子(IN)に図5(B)に示すアナログマッチドフィルタから出力された復号化された信号を入力する。一方閾値レベル入力端子(REF)からは、閾値として設定する電位の信号を入力する。この電位は、図5(B)に閾値と表記されている電位に相当する。
【０１２２】
コンパレータ86の出力端子(OUT)からは、入力端子(IN)から入力された信号のレベルが閾値を超えている場合には、1に相当する電位の信号が出力される。一方入力端子(IN)から入力された信号のレベルが閾値を下回っている場合には、0に相当する電位の信号が出力される。したがって、コンパレータ86の出力端子（OUT）から出力される信号の時間波形は、図5(C)に示す時間波形となる。図5(C)に示す時間波形が、上述した図3(C1)に示した時間波形と対応する。
【０１２３】
図5(C)に示す時間波形の信号が、Dフリップフロップ回路88の入力端子(D)に入力される。一方Dフリップフロップ回路88のクロック信号入力端子(CLK)には、クロック信号が入力される。クロック信号入力端子(CLK)に入力されるクロック信号は、図3(C2)に示すクロック信号である。すなわち、このクロック信号によって、入力端子(D)に入力される閾値判定がなされて出力された信号をラッチすることになる。ラッチ動作の原理については既に説明したので、ここでは繰り返さない。
【０１２４】
図3(C1)では、矩形パルスの幅を等しく表してあるが、実際には、図5(C)に示す時間波形のように、矩形パルスの幅は等しくない。しかしながら、この矩形パルスの幅の範囲内に、クロック信号の立ち上がりの瞬間が含まれればよいので、この矩形パルスの幅は、必ずしも等しい必要はない。ただし、クロック信号入力端子(CLK)に入力されるクロック信号の立ち上がりの瞬間が、図5(C)に示す矩形パルスの幅（W1及びW2）の範囲内に収まるように、遅延回路等によってクロック信号の時間軸上での位置を調整する必要がある。
【０１２５】
このように、判定回路によって、閾値判定処理が行われ、判定回路に入力される信号の強度が閾値レベルを超えている時間帯をレベル1とし、信号の強度が閾値レベルを下回っている時間帯をレベル0とする信号として出力される。この判定回路が、後述する第1及び第2の実施形態の並列型復号器の判定部に具えられており、復号信号の生成に利用される。
【０１２６】
＜第1の実施形態の並列型復号器＞
図6及び図7を参照して、第1の実施形態の並列型復号器の構成及びその動作について説明する。
【０１２７】
［構成］
図6は、第1の実施形態の並列型復号器の概略的ブロック構成図である。第1の実施形態の並列型復号器90は、制御信号を生成して出力する制御信号生成部174と、入力電気信号195を復号化して出力する復号部164とを具えて構成される。
【０１２８】
外部から入力される符号化された光パルス信号159は、O/E変換器160に入力されて入力電気信号161に変換されて出力される。入力電気信号161は分岐器162で入力電気信号163-1と入力電気信号163-2とに分岐される。入力電気信号163-1は、AGC素子 194で復号部164において復号化処理がされるために十分な強度まで増幅されて入力電気信号195として生成されて、復号部164に入力される。一方、入力電気信号163-2は、制御信号生成部174に入力される。
【０１２９】
入力電気信号195は、分岐器166に入力されて、第1入力電気信号167-1と第2入力電気信号167-2とに分岐される。第1入力電気信号167-1は、入力電気信号遅延回路168に入力されて、符号のチップ周期に等しい時間遅延が与えられて遅延第1入力電気信号169として生成されて出力される。遅延第1入力電気信号169は、第1マッチドフィルタ170に入力され、相関処理されて第1相関信号171として生成されて出力される。一方、第2入力電気信号167-2は、第2マッチドフィルタ172に入力され、相関処理されて第2相関信号173として生成されて出力される。
【０１３０】
以後、マッチドフィルタ（Matched Filter）及びアナログマッチドフィルタ（Analog Matched Filter）を、それぞれMF及びAMFと略記することもある。
【０１３１】
第1相関信号171及び第2相関信号173は、判定部176に入力され、判定部176の合成回路178-1によって合成信号179が生成されて出力される。合成信号179は、判定回路178-2に入力されて、閾値判定が行われ、復号信号197が生成されて判定部176から出力される。判定回路178-2において、閾値判定動作が実行されるために、分周器184から供給されるベースレートクロック信号185が使われる。
【０１３２】
第1 MF 170及び第2 MF 172が、AMFを利用して構成されている場合は、合成回路178-1にはアナログ加算器が利用される。また、第1 MF 170及び第2 MF 172が、デジタルMF を利用して構成されている場合は、論理積回路、すなわちAND回路が利用される。
【０１３３】
制御信号生成部174は、クロック信号抽出器180、1/2分周器182、及び分周器184を具えて構成されている。入力電気信号163-2は、クロック信号抽出器180に入力される。クロック信号抽出器180からは、符号拡散レートに相当する周波数のクロック信号181が生成されて出力される。クロック信号181は、1/2分周器182に入力される。1/2分周器182からは、符号拡散レートの周波数の1/2の周波数の1/2分周クロック信号183-1及び183-2が生成されて出力される。
【０１３４】
1/2分周クロック信号183-1は、分岐器186で、1/2分周クロック信号187-1と187-2とに分岐される。1/2分周クロック信号187-1及び187-2は、それぞれ第1 MF 170及び第2 MF 172に入力される。また、1/2分周クロック信号183-2は、分周器184に入力されて、伝送レート（ベースレート）の周波数のクロック信号である、ベースレートクロック信号185に変換されて出力される。ベースレートクロック信号185は、判定回路178-2に入力される。
【０１３５】
分周器184は、1/2分周器182から供給される1/2の周波数の1/2分周クロック信号183-2を分周して、ベースレートの周波数まで周波数を低減する。例えば、符号拡散レートに相当する周波数が、伝送レートの周波数の2N倍である場合、符号拡散レートの周波数の1/2の周波数は、伝送レートの周波数の2N-1倍となる。ここで、Nは2以上の整数である。この場合、1/2分周器182として1/2分周器を利用すればよく、分周器184としては、1/2N分周器を利用すればよい。例えば、符号長が8である符号で符号拡散された入力電気信号に対応する場合を想定すると、2N＝8であるから、N＝3であり、1/2分周器182として1/2分周器を利用すればよく、分周器184としては、1/23-1分周器（＝1/4分周器）を利用すればよい。
【０１３６】
［動作］
図7(A)〜(G)を参照して、第1の実施形態の並列型復号器90の動作について説明する。図7(A)〜(G)は、第1の実施形態の並列型復号器90の動作の説明に供するタイミングチャートである。説明の便宜上、図7(A)〜(G)では、伝送信号は（1, 1, 0,...）であると想定してある。従って、この伝送信号をを1と-1の2値信号に変換すると（1, 1, -1,...）となる。また、伝送信号（1, 1, 0,...）が、符号長が8である（1, 0, 0, 1, 0, 1, 1, 0）で与えられる符号、すなわち、（1, -1, -1, 1, -1, 1, 1, -1）によって符号化されて伝送されているものと想定してある。すなわち、上述した従来例に基づく1台のAMFの動作説明において想定した符号長4の符号に対して、ここでは、2倍の符号長である符号長が8である符号を想定してある。
【０１３７】
外部から第1の実施形態の並列型復号器90の入力の前段に具えられているO/E変換器160に入力される光パルス信号159は、伝送信号（1, 1, 0,...）が符号（1, 0, 0, 1, 0, 1, 1, 0）によって符号化された光パルス信号である。すなわち、光パルスの存在を「1」で与えられるチップに対応させ、光パルスの不存在を「0」で与えられるチップに対応させる、光チップパルス列として受信されることになる。
【０１３８】
上述の伝送信号及び符号は、説明の便宜のために具体的な例として、仮に想定したものであり、以下の説明は、これらの具体的条件に限らず成立することは明らかである。
【０１３９】
図7(A)〜(G)において、最上段に示す(A)から最下段に示す(G)までに示す時間波形は、それぞれ次の通りである。ここで、それぞれの時間波形は、1と-1の2値信号で示してある。
【０１４０】
図7(A)に示す時間波形は、符号化される前の伝送信号（1, 1, -1,...）の時間波形である。伝送信号の「1」を示すビットに対してはパルスが存在することに対応させ、伝送信号の「-1」を示すビットに対してはパルスが存在しないことに対応させてある。
【０１４１】
図7(B)に示す時間波形は、伝送信号（1, 1, -1,...）を（1, -1, -1, 1, -1, 1, 1, -1）で与えられる符号によって符号化された伝送信号の時間波形である。従って、図7(B)に示す時間波形は、（1, -1, -1, 1, -1, 1, 1, -1）で与えられる符号列を示す矩形パルス列が、1周期として繰り返し現れている。この1周期分が、符号化される前の伝送信号（1, 1, 0,...）の1ビット分に対応する。すなわち、伝送信号の「1」に当たるビットについては、（1, -1, -1, 1, -1, 1, 1, -1）と符号化されている。また、伝送信号の「-1」に当たるビットについては、（-1, 1, 1, -1, 1, -1, -1, 1）と符号化されている。
【０１４２】
従って、図7(B)に示す時間波形には、（1, -1, -1, 1, -1, 1, 1, -1）で与えられる符号列を示す矩形パルス列が、1周期として現れている。この1周期分が、符号化される前の伝送信号（1, 1, -1,...）の1ビット分に対応する。すなわち、符号化される前の伝送信号の1ビットの時間スロットに、符号長8に対応して、チップパルス8個分が収まっている。
【０１４３】
図7(C-1)に示す時間波形は、遅延第1入力電気信号169の時間波形を示し、図7(C-2)に示す時間波形は、第2入力電気信号167-2の時間波形を示している。遅延第1入力電気信号169は、入力電気信号遅延回路168に入力される第1入力電気信号167-1に、符号のチップ周期に等しい時間遅延が与えられて生成された信号である。符号のチップ周期に等しい時間遅延を与えるとは、時間軸上で時間波形を左向きに符号のチップ周期に相当する時間幅だけずらすことに相当する。
【０１４４】
従って、遅延第1入力電気信号169は第2入力電気信号167-2に対して、符号のチップ周期に等しい時間遅延が含まれるので、遅延第1入力電気信号169の時間波形に対して、第2入力電気信号167-2の時間波形は、左向きに符号のチップ周期に相当する時間幅だけずれて示してある。ここでは、便宜上、図7(B)に示す時間波形である符号化された伝送信号の時間波形と、図7(C-1)に示す時間波形とを時間軸を一致させて示してある。従って、図7(B)に示す時間波形と図7(C-1)に示す時間波形とは同一の図である。
【０１４５】
図7(D)に示す時間波形は、第1 MF 170及び第2 MF 172に、それぞれ供給される1/2分周クロック信号187-1及び187-2の時間波形を示している。以後、1/2分周クロック信号187-1及び187-2の何れをも指す場合は、単に1/2分周クロック信号ということもある。1/2分周クロック信号の周波数は、符号拡散レートの周波数の1/2倍である。すなわち、1/2分周クロック信号の周期は、符号拡散周期の2倍である。これは、図7(B)に示す時間波形である符号化された伝送信号の時間波形1ビット分に相当する時間幅に対して、図7(D)に示す時間波形である1/2分周クロック信号の1周期分に相当する時間幅が2倍であることから明らかである。
【０１４６】
符号化された伝送信号の時間波形1ビット分に相当する時間幅は、図7(B)において、縦方向の平行線で囲まれる1ブロック分であるのに対して、1/2分周クロック信号の1周期分に相当する時間幅は、図7(D)において、縦方向の平行線で囲まれる1ブロック分となっている。すなわち、符号化された伝送信号の時間波形1ビットは、「1」あるいは「-1」であり、「1」あるいは「-1」の何れであるかを示すために必要とされる時間幅は、縦方向の平行線で囲まれる1ブロック分である。これに対して、図7(D)において、1/2分周クロック信号の1周期は、信号レベルが「1」である部分とそれに続く信号レベルが「-1」である部分との両方によって構成されるから、1周期の占める時間幅は、縦方向の平行線で囲まれる2ブロック分である。
【０１４７】
図7(E)に示す時間波形は、第1 MF 170から出力される第1相関信号171の時間波形である。図7(C-1)に示す遅延第1入力電気信号169の時間波形と、図7(D)に示す1/2分周クロック信号の時間波形を参照して、図7(E)に示す第1相関信号171の時間波形が生成されるメカニズムを説明する。
【０１４８】
遅延第1入力電気信号169は、1/2分周クロック信号によって、1/2分周クロック信号の立ち上がり時点（図7(Dに示す時間波形において上向きの矢印が示されている時点)での値がラッチされる。1/2分周クロック信号のPで示す時点では、遅延第1入力電気信号169の値は「1」となっているので、まず「1」がラッチされる。次に1/2分周クロック信号のQで示す時点では、遅延第1入力電気信号169の値は「-1」となっているので「-1」がラッチされる。同様に、Rで示す時点では「-1」が、Sで示す時点では「1」がラッチされる。従って、符号（1, -1, -1, 1）によって相関されて、図7(E)に示す時間波形において「a1」と示す1つのパルスが第1相関信号171として生成される。同様に「a2」と示す1つのパルスが生成される。これら「a1」及び「a2」で示すパルスが第1相関信号171を構成するパルスである。
【０１４９】
ここで、第1 MF 170において実行された復号化処理の内容を整理すると以下のとおりとなる。データ信号（1, 1, -1,...）が符号（1, -1, -1, 1, -1, 1, 1, -1）によって符号化された遅延第1入力電気信号169が第1 MF 170に入力され、1/2分周クロック信号によってラッチされ、第1相関信号171が生成されて出力される。このとき、データ信号の最初のビットである「1」が符号化された電気信号の部分を見ると（1, -1, -1, 1, -1, 1, 1, -1）で表されるチップパルス列となっている。この奇数番目のチップが1/2分周クロック信号によってラッチされて取り出されて、図7(E)に示す時間波形において「a1」と示す第1相関信号171の1つのパルスが生成される。
【０１５０】
奇数番目のチップだけがラッチされて取り出されるのは、1/2分周クロック信号の一周期内に、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）の2つ分のチップパルスが含まれており、そのうちの奇数番目のチップパルスが時間軸上で存在するときに同期して1/2分周クロック信号の立ち上がり時間が一致するからである。
【０１５１】
すなわち、1/2分周クロック信号の一周期内に含まれるチップパルスを「/」で区切って上述のチップパルス列を示すと、（1, -1,/-1, 1,/-1, 1,/1, -1）となり、それぞれ区切られたチップパルスの左側に位置するチップパルス（奇数番目のチップパルス）だけがラッチされ、偶数番目のチップパルスはラッチされない。
【０１５２】
図7(E)に示す時間波形において「a2」と示す2つ目のパルスも同様である。「a2」と示されているパルスは、第1 MF 170において、データ信号の2番目のビットである「1」が符号化された電気信号の部分を形成するチップパルス列（1, -1, -1, 1, -1, 1, 1, -1）から奇数番目のチップだけがラッチされて取り出され生成されたパルスである。
【０１５３】
上述したことを見やすく整理すると、図7(E)に示す時間波形において「a1」及び「a2」と示すパルスは、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）＝（C1, C2, C3, C4, C5, C6, C7, C8）＝（C1, C2,/C3, C4,/C5, C6,/C7, C8）の、奇数番目のチップパルス（C1, C3, C5, C7）だけがラッチされて、生成されたパルスであるといえる。
【０１５４】
図7(F)に示す時間波形は、第2 MF 172から出力される第2相関信号173の時間波形である。図7(C-2)に示す第2入力電気信号167-2の時間波形と、図7(D)に示す1/2分周クロック信号の時間波形を参照して、図7(F)に示す第2相関信号173の時間波形が生成されるメカニズムを説明する。
【０１５５】
第2入力電気信号167-2は、1/2分周クロック信号によって、1/2分周クロック信号の立ち上がり時点（図7(D)に示す時間波形において上向きの矢印が示されている時点)での値がラッチされる。1/2分周クロック信号のPで示す時点では、第2入力電気信号167-2の値は「-1」となっているので、まず「-1」がラッチされる。次に1/2分周クロック信号のQで示す時点では、第2入力電気信号167-2の値は「1」となっているので「1」がラッチされる。同様に、Rで示す時点では「1」が、Sで示す時点では「-1」がラッチされる。従って、符号（-1, 1, 1, -1）によって相関されて、図7(F)に示す時間波形において「b1」と示す1つのパルスが生成される。同様に「b2」と示す1つのパルスが生成される。これら「b1」及び「b2」で示すパルスが第2相関信号173を構成するパルスである。
【０１５６】
第2 MF 172から出力される第2相関信号173の時間波形を形成する「b1」及び
「b2」で示すパルスは、上述の第1 MF 170から出力される第1相関信号171のパルスと異なり、偶数番目のチップだけがラッチされて取り出されて生成されたパルスである。これは、第1 MF 170に入力される遅延第1入力電気信号169が、第2 MF 172に入力される第2入力電気信号167-2に比べて、符号のチップ周期の等しい時間遅延が与えられているためである。すなわち、第2入力電気信号167-2は、遅延第1入力電気信号169にくらべて符号のチップ周期に相当する時間だけその位相が進んでいるからである。
【０１５７】
そのため、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）の2つ分のチップパルスが1/2分周クロック信号の一周期内に含まれていることは共通するが、そのうちの偶数番目のチップパルスが時間軸上で存在するときに同期して1/2分周クロック信号の立ち上がり時間が一致する。すなわち、今度は、1/2分周クロック信号の一周期内に含まれるチップパルスを「/」で区切って上述のチップパルス列を示すと、（1, -1,/-1, 1,/-1, 1,/1, -1）となり、区切られたチップパルスの右側に位置するチップパルス（偶数番目のチップパルス）だけがラッチされ、奇数番目のチップパルスはラッチされない。
【０１５８】
上述したことを見やすく整理すると、図7(F)に示す時間波形において「b1」及び「b2」と示すパルスは、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）＝（C1, C2, C3, C4, C5, C6, C7, C8）＝（C1, C2,/C3, C4,/C5, C6,/C7, C8）の、偶数番目のチップパルス（C2, C4, C6, C8）だけがラッチされて、生成されたパルスであるといえる。
【０１５９】
第1相関信号171及び第2相関信号173は、それぞれ第1 MF 170及び第2 MF 172から出力されて、判定部176に入力される。
【０１６０】
以上説明した様に、第1 MF 170では、符号（C1, C3, C5, C7）に基づいて相関処理が行われ、第2 MF 172では、符号（C2, C4, C6, C8）に基づいて相関処理が行われている。したがって、入力電気信号195の符号化に使われた符号（C1, C2, C3, C4, C5, C6, C7, C8）の符号長の1/2の符号長の符号に基づいて第1 MF 170及び第2 MF 172で相関処理が行われる。
【０１６１】
図7(G)に示す時間波形は、判定部176から出力される復号信号197の時間波形を示している。図7(A)に示す符号化される前の伝送信号時間波形は、NRZ (Non-Return to Zero)フォーマットの信号であるのに対して、図7(G)に示す復号信号197の時間波形は、RZ (Return to Zero)フォーマットの信号であるとの相違はあるが、図7(G)に示す復号信号197は、図7(A)に示す符号化される前の伝送信号である、2値デジタル信号である伝送信号（1, 1, -1, ...）が復号化されたものであることが分かる。
【０１６２】
＜第1及び第2AMFによる復号化処理＞
図8を参照して、第1 MF 170、第2 MF 172及び判定部176の具体的な構成、及び第1及び第2AMFによる復号化処理について説明する。ここでは、上述したように、第1 MF 170及び第2 MF 172としてAMFを利用するものとして説明する。図8は、第1の実施形態の並列型復号器90の第1 MF、第2 MF及び判定部の概略的なブロック構成図である。
【０１６３】
図8に示す第1 MF 170及び第2 MF 172は、それぞれ図4(A)及び(B)に示す第1チャンネルの信号を復号化するためのAMF、及び第2チャンネルの信号を復号化するためのAMFと対応している。すなわち、従来は、1チャンネル分の信号を復号するのに、1つのAMFが使われているのに対して、この並列型復号器90は、1チャンネル分の信号を復号化するのに、2つのAMFが使われていることが特徴である。
【０１６４】
このように、この並列型復号器90は、1チャンネル分の信号を2分岐して、2つのAMFに復号処理を分割することによって、入力信号のビットレートの半分の動作速度で、入力信号を復号化することを可能としている。すなわち、2つのAMFを用いることによって、この並列型復号器90は、入力信号のビットレートの半分の周期の低速クロック信号に同期させた相関処理を行うことによって、入力信号を復号化することを可能にしている。
【０１６５】
第1 MF 170は、従来例の復号器の説明に供するために図4(A)に示した第1チャンネルの信号を復号化するためのMF回路と同様の回路である。ただし、第1 MF 170に設定されている復号化のための符号は、符号（1, 0, 0, 1, 0, 1, 1, 0）とは異なり、図7(C-1)に示した遅延第1入力電気信号169を復号化するための符号（1, -1, -1, 1）である。図4(A)を参照して説明した復号器においては、第1チャンネルの入力信号を符号化するために用いた符号が、符号長が4である（1, -1, -1, 1）であったので、同じく図7(C-1)に示した遅延第1入力電気信号169を復号化するための符号（1, -1, -1, 1）と、たまたま一致するが、装置としての意味合いは全く異なる。
【０１６６】
一方、第2 MF 172は、従来例の復号器の説明に供するために図4(B)に示した第2チャンネルの信号を復号化するためのMF回路と同様の回路である。ただし、第2 MF 172に設定されている復号化のための符号は、図4(B)に示した入力信号を符号化した符号（1, -1, 1, -1）とは異なり、図7(C-2)に示した第2入力電気信号167-2を復号化するための符号（-1, 1, 1, -1）である。図4(B)を参照して説明した復号器においては、第2チャンネルの入力信号を符号化するために用いた符号が、符号長が4である（1, -1, 1, -1）であったので、第2入力電気信号167-2を復号化するための符号（-1, 1, 1, -1）とは異なっている。
【０１６７】
図8において、第1 MF 170のQと示す入力端子には、遅延第1入力電気信号169が入力される。また、Rと示す入力端子には、1/2分周クロック信号187-1が入力される。
【０１６８】
図7(C-1)に示された遅延第1入力電気信号169が、第1 MF 170によって、符号(1, -1, -1, 1)で相関されて、第1相関信号171が生成される過程を説明する。
【０１６９】
アナログシフトレジスタ140のクロック入力端子Rには、上述したように、1/2分周クロック信号187-1（図7(D)に示す）が入力される。また、アナログシフトレジスタ140のデータ入力端子Qには、遅延第1入力電気信号169（図7(C-1)に示す）が入力される。
【０１７０】
まず、アナログシフトレジスタ140の第１段のデータ入力端子D1に、遅延第1入力電気信号169の「1」（図7(C-1)のS1と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「1」が出力される。次に、第１段のデータ入力端子D1に遅延第1入力電気信号174の「-1」（図7(C-1)）のS3と示された時間スロットが−1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「-1」が出力され第2段の出力端子Q2からは「1」が出力される。このように次々とS5と示された時間スロット、S7と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【０１７１】
遅延第1入力電気信号169の、ちょうどS1からS7までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子D1から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4からの出力値（Q1、Q2、Q3、Q4）は、（1,-1,-1, 1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、アナログシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【０１７２】
位置Fの電圧値と位置Iの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Fの電圧値と位置Iの電圧値との和に相当する信号となって出力される。一方、位置Gの電圧値と位置Hの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Gの電圧値と位置Hの電圧値との和に相当する電圧値（負の値である。）が正の電圧値に変換されて出力される。
【０１７３】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて、合成回路178-1に入力される。
【０１７４】
遅延第1入力電気信号169の、ちょうどS1からS7までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）となるので、電気信号合波器154では、F及びIの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、G及びHの位置での電位である電位-1と電位-1とが入力されて、電位-2となって反転増幅器152に入力される。
【０１７５】
したがって、増幅器150からは電位2に比例する電位（ここでは、簡単のため増幅率を1とする。）の信号が出力され、反転増幅器152からは、電位-2が反転（ここでは、簡単のため増幅率を-1とする。）された電位2の信号が出力され、両者はアナログ加算器146で合波されて、合成回路178-1に入力される。
【０１７６】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（1, -1, -1, 1）となるのは、S9からS15までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様に増幅器150からは電位2に比例する電位の信号が出力され、反転増幅器152からは、電位-2が反転された電位2の信号が出力され、両者はアナログ加算器146で合波されて、合成回路178-1に入力される。
【０１７７】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）とは異なる出力となっているときは、アナログシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。これは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1,-1, -1, 1）とは異なる、例えば（-1, -1, 1, 1）等の状態となる場合を、上記の説明と同様に検討すれば明らかである。
【０１７８】
第1 MF 170のアナログ加算器146から出力される信号が、第1相関信号171である。
【０１７９】
図7(E)に、電位を1に規格化して、第1相関信号171の時間波形を示してある。図7(E)において、「a1」と示してあるパルスは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（1, -1, -1, 1）となった瞬間である。また、図7(E)において、「a2」と示してあるパルスは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, 1, -1）となった瞬間である。
【０１８０】
次に、図7(C-2)に示された第2入力電気信号167-2が、第2 MF 172によって、符号(-1, 1, 1, -1)で相関されて、第2相関信号173が生成される過程を説明する。
【０１８１】
アナログシフトレジスタ140のクロック入力端子Tには、上述したように、1/2分周クロック信号187-2（図7(D)に示す）が入力される。また、アナログシフトレジスタ140のデータ入力端子Sには、第2 MF入力信号167-2（図7(C-2)に示す）が入力される。
【０１８２】
第1 MF 170と第2 MF 172との相違は、増幅器150と反転増幅器152に入力する信号を、F、G、H、Iのいずれの位置から取り出すかの相違である。第1 MF 170では、増幅器150への入力信号をF及びIの位置から取り出し、反転増幅器152への入力信号をG及びHの位置から取り出している。これに対して、第2 MF 172では、増幅器150への入力信号をG及びHの位置から取り出し、反転増幅器152への入力信号をF及びIの位置から取り出している。
【０１８３】
まず、アナログシフトレジスタ140の第１段のデータ入力端子D1に、第2入力電気信号167-2の「-1」（図7(C-2)のS1と示された時間スロットが-1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「-1」が出力される。次に、第１段のデータ入力端子D1に第2入力電気信号167-2の「1」（図7(C-2)のS3と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「1」が出力され第2段の出力端子Q2からは「-1」が出力される。このように次々とS5と示された時間スロット、S7と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【０１８４】
第2入力電気信号167-2の、ちょうどS1からS7までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4の出力値（Q1, Q2, Q3, Q4）は、（-1, 1, 1, -1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、アナログシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【０１８５】
位置Gの電圧値と位置Hの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Gの電圧値と位置Hの電圧値との和に相当する信号となって出力される。一方、位置Fの電圧値と位置Iの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Fの電圧値と位置Iの電圧値との和に相当する電圧値（負の値である。）を正の電圧値に変換されて出力される。
【０１８６】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて合成回路178-1に入力される。
【０１８７】
第2入力電気信号167-2の、ちょうどS1からS7までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（-1, 1, 1, -1）となるので、電気信号合波器154では、G及びHの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、F及びIの位置での電位である電位-1と電位−1とが入力されて、電位−2となって反転増幅器152に入力される。
【０１８８】
したがって、増幅器150からは電位2に比例する電位の信号が出力され、反転増幅器152からは、電位-2が反転された電位2の信号が出力され、両者はアナログ加算器146で合波されて、電位4である第2相関信号173として生成されて合成回路178-1に入力される。
【０１８９】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, 1, -1）となるのは、S9からS15までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様に、電位4である第2相関信号173として合成回路178-1に入力される。
【０１９０】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（-1, 1, 1, -1）とは異なる出力となっているときは、アナログシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。
【０１９１】
以上説明したように、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が、設定された符号と一致した場合のみ、アナログシフトレジスタ140のデータ出力端子から、電位4である第2相関信号173として出力され、合成回路178-1に入力される。
【０１９２】
図7(F)に、電位を1に規格化して、第2相関信号173の時間波形を示してある。図7(F)において、「b1」と示してあるパルスは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（-1, 1, 1, -1）となった瞬間である。また、図7(F)において、「b2」と示してあるパルスは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, 1, -1）となった瞬間である。
【０１９３】
第2 MF 172のアナログシフトレジスタ140においても、第1 MF 170のアナログシフトレジスタ140における場合と同様に、出力値（Q1, Q2, Q3, Q4）が、設定された符号と一致した場合のみ、アナログシフトレジスタ140のデータ出力端子から、電位4である第2相関信号173として出力され、合成回路178-1に入力される。
【０１９４】
図7(E)に示す時間波形を有する第1相関信号171と、図7(F)に示す時間波形を有する第2相関信号173とが、合成回路178-1に入力されて、両者の強度の和として与えられる合成信号179が生成される。合成信号179は、判定回路178-2に入力されて、閾値処理が施されて、図7(G)に示す復号信号197が生成されて出力される。
【０１９５】
図7(G)に示す時間波形は（1, 1, -1,...）となっており、1と-1との2値信号として表されているから、バイアス電圧を調整して、-1 Vのレベルを0 Vレベルに変更すれば、（2, 2, 0,...）となる。図7(G)に示す時間波形に現れるパルスの強度の絶対値は本質的意味を持っていないから、これは1と0の2値信号（1, 1, 0,...）で表される信号と同値の信号、すなわち同一の意義を有する信号であることが分かる。したがって、判定回路178-2には合成信号179が入力され、閾値判定処理が行われて、合成信号179の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号179の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として生成されて出力されることが分かる。
【０１９６】
図7(G)に示す時間波形が、1と0の2値信号である（1, 1, 0,...）で表される信号と同値の信号であることについては、後述する図10(G)及び図12(G)に示す復号信号の時間波形についても同様である。
【０１９７】
ここでは、第1の実施形態の並列型復号器90が、AMFを用いて構成される場合を想定して説明したので、第1相関信号171と第2相関信号173とはアナログ信号として出力される。従って、図7(E)及び(F)に示すべき時間波形は、矩形波ではなく、本来は複雑な形状を持つパルス波形である。しかしながら、説明を分かり易くするために、図7(E)及び(F)に示す時間波形は、実際の波形を矩形波によって単純化して示したものである。
【０１９８】
第1相関信号171と第2相関信号173とはアナログ信号として出力されるが、判定回路178-2によって閾値処理が施されることによって、第1の実施形態の並列型復号器によって生成される復号信号197は、矩形のパルスからなる2値デジタル信号となる。
【０１９９】
＜第2の実施形態の並列型復号器＞
図9及び図10を参照して、第2の実施形態の並列型復号器の構成及びその動作について説明する。
【０２００】
［構成］
図9は、第2の実施形態の並列型復号器の概略的ブロック構成図である。第2の実施形態の並列型復号器92は、制御信号を生成して出力する制御信号生成部190と、入力電気信号195を入力して復号化して出力する復号部188とを具えて構成される。
【０２０１】
第2の実施形態の並列型復号器92が第1の実施形態の並列型復号器90と異なる点は、復号部188に遅延回路168が含まれていないこと、及び制御信号生成部190に符号拡散レートの周波数の1/2の周波数のクロック信号187-2の位相を反転する反転回路192を具えている点である。これ以外は、同一の構成であるので、以下、共通する構成部分についての説明を省略することもある。
【０２０２】
入力電気信号195は、分岐器166に入力されて、第1入力電気信号167-1と第2入力電気信号167-2とに分岐される。第1入力電気信号167-1は、第1 MF 170に入力され、相関処理されて第1相関信号171として生成されて出力される。一方、第2入力電気信号167-2は、第2 MF 172に入力され、相関処理されて第2相関信号173として生成されて出力される。
【０２０３】
第1相関信号171と第2相関信号173とは、判定部176に入力され、判定部176の合成回路178-1によって合成信号179が生成されて出力される。合成信号179は、判定回路178-2に入力されて、閾値判定が行われ、復号信号197が生成されて判定部176から出力される。
【０２０４】
制御信号生成部174は、クロック信号抽出器180、1/2分周器182、反転回路192及び分周器184を具えて構成されている。入力電気信号163-2は、クロック信号抽出器180に入力される。クロック信号抽出器180からは、符号拡散レートの周波数のクロック信号181が生成されて出力される。クロック信号181は、1/2分周器182に入力される。1/2分周器182からは、符号拡散レートの周波数の1/2の周波数の1/2分周クロック信号183-1及び183-2が生成されて出力される。
【０２０５】
1/2分周クロック信号183-1は、分岐器186で、1/2分周クロック信号187-1と187-2とに分岐される。1/2分周クロック信号187-2は、反転回路192に入力されて、位相反転されて反転1/2分周クロック信号193が生成されて出力される。以後、反転1/2分周クロック信号193を単に、反転クロック信号193ということもある。1/2分周クロック信号187-1及び反転クロック信号193は、それぞれ第1 MF 170及び第2 MF 172に入力される。また、1/2分周クロック信号183-2は、分周器184に入力されて、ベースレートクロック信号185に変換されて出力される。ベースレートクロック信号185は、判定回路178-2に入力される。
【０２０６】
［動作］
図10(A)〜(G)を参照して、第2の実施形態の並列型復号器の動作について説明する。図10(A)〜(G)は、第2の実施形態の並列型復号器の動作の説明に供するタイミングチャートである。説明の便宜上、図10(A)〜(G)では、伝送信号は、上述の第1の実施形態の並列型復号器の動作説明を行ったときと同様に、（1, 1, 0,...）であると想定してある。
【０２０７】
図10(A)に示す時間波形は、符号化される前の伝送信号（1, 1, 0,...）の時間波形である。図10(B)に示す時間波形は、第1入力電気信号167-1の時間波形であり、図10(C)に示す時間波形は、第2入力電気信号167-2の時間波形である。従って、図10(B)に示す時間波形と図10(C)に示す時間波形とは等しい。
【０２０８】
図10(D-1)に示す時間波形は、1/2分周クロック信号187-1の時間波形であり、図10(D-2)に示す時間波形は、反転クロック信号193の時間波形である。ここでも、1/2分周クロック信号187-1及び反転クロック信号193の周波数は、符号拡散レートの周波数の1/2倍である。すなわち、1/2分周クロック信号187-1及び反転クロック信号193の周期は、符号拡散周期の2倍である。これは、図10(B)及び(C)に示す時間波形である符号化された伝送信号の時間波形1ビット分に相当する時間幅に対して、図10(D-1)及び(D-2)に示す時間波形である1/2分周クロック信号187-1及び反転クロック信号193の1周期分に相当する時間幅が2倍であることから明らかである。
【０２０９】
図10(E)に示す時間波形は、第1 MF 170から出力される第1相関信号171の時間波形である。図10(B)に示す第1入力電気信号167-1の時間波形と、図10(D-1)に示す1/2分周クロック信号187-1の時間波形を参照して、図10(E)に示す第1相関信号171の時間波形が生成されるメカニズムを説明する。
【０２１０】
第1入力電気信号167-1は、1/2分周クロック信号187-1によって、1/2分周クロック信号187-1の立ち上がり時点（図10(D-1)に示す時間波形において上向きの矢印が示されている時点)での値がラッチされる。1/2分周クロック信号187-1のPで示す時点では、第1入力電気信号167-1の値は「1」となっているので、まず「1」がラッチされる。次に1/2分周クロック信号187-1のQで示す時点では、第1入力電気信号167-1の値は「-1」となっているので「-1」がラッチされる。同様に、Rで示す時点では「-1」が、Sで示す時点では「1」がラッチされる。従って、符号（1, -1, -1, 1）によって相関されて、図10(E)に示す時間波形において「a1」と示す1つのパルスが生成される。同様に「a2」と示す1つのパルスが生成される。これら「a1」及び「a2」で示すパルスが第1相関信号171を構成するパルスである。
【０２１１】
ここで、第1 MF 170において実行された復号化処理の内容を整理すると以下のとおりとなる。データ信号（1, 1, -1,...）が符号（1, -1, -1, 1, -1, 1, 1, -1）によって符号化された第1入力電気信号167-1が第1 MF 170に入力され、1/2分周クロック信号187-1によってラッチされ、第1相関信号171が生成されて出力される。このとき、データ信号の最初のビットである「1」が符号化された電気信号の部分を見ると（1, -1, -1, 1, -1, 1, 1, -1）で表されるチップパルス列となっている。この奇数番目のチップが1/2分周クロック信号187-1によってラッチされて取り出されて、図10(E)に示す時間波形において「a1」と示す第1相関信号171の1つのパルスが生成される。
【０２１２】
奇数番目のチップだけがラッチされて取り出されるのは、1/2分周クロック信号187-1の一周期内に、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）の2つ分のチップパルスが含まれており、そのうちの奇数番目のチップパルスが時間軸上で存在するときに同期して1/2分周クロック信号187-1の立ち上がり時間が一致するからである。しかもここでは、1/2分周クロック信号187-1の立ち上がり時間は、奇数番目のチップパルスの立ち上がり時間とは一致しておらず、奇数番目のチップパルスの中心となっている。ここで、1/2分周クロック信号187-1の一周期内に含まれるチップパルスを「/」で区切って上述のチップパルス列を示すと、（1, -1,/-1, 1,/-1, 1,/1, -1）となり、それぞれ区切られたチップパルスの左側に位置するチップパルス（奇数番目のチップパルス）だけがラッチされ、偶数番目のチップパルスはラッチされない。
【０２１３】
図10(E)に示す時間波形において「a2」と示す2つ目のパルスも同様である。「a2」と示されているパルスは、第1 MF 170において、データ信号の2番目のビットである「1」が符号化された電気信号の部分を形成するチップパルス列（1, -1, -1, 1, -1, 1, 1, -1）から奇数番目のチップだけがラッチされて取り出され生成されたパルスである。
【０２１４】
上述したことを見やすく整理すると、図10(E)に示す時間波形において「a1」及び「a2」と示すパルスは、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）＝（C1, C2, C3, C4, C5, C6, C7, C8）＝（C1, C2,/C3, C4,/C5, C6,/C7, C8）の、奇数番目のチップパルス（C1, C3, C5, C7）だけがラッチされて、生成されたパルスであるといえる。
【０２１５】
図10(F)に示す時間波形は、第2 MF 172から出力される第2相関信号173の時間波形である。図10(C)に示す第2入力電気信号167-2の時間波形と、図10(D-2)に示す反転クロック信号193の時間波形を参照して、図10(F)に示す第2相関信号173の時間波形が生成されるメカニズムを説明する。
【０２１６】
第2入力電気信号167-2は、反転クロック信号193によって、反転クロック信号193の立ち上がり時点（図10(D-2)に示す時間波形において上向きの矢印が示されている時点)での値がラッチされる。反転クロック信号193のP'で示す時点では、第2入力電気信号167-2の値は「-1」となっているので、まず「-1」がラッチされる。次に反転クロック信号193のQ'で示す時点では、第2入力電気信号167-2の値は「1」となっているので「1」がラッチされる。同様に、R'で示す時点では「1」が、S'で示す時点では「-1」がラッチされる。従って、符号（-1, 1, 1, -1）によって相関されて、図10(F)に示す時間波形において「b1」と示す1つのパルスが第2相関信号173として生成される。同様に「b2」と示す1つのパルスが生成される。これら「b1」及び「b2」で示すパルスが第2相関信号173を構成するパルスである。
【０２１７】
第2 MF 172から出力される第2相関信号173の時間波形を形成する「b1」及び「b2」で示すパルスは、上述の第1 MF 170から出力される第1相関信号171のパルスと異なり、偶数番目のチップだけがラッチされて取り出されて生成されたパルスである。これは、第1 MF 170を駆動する1/2分周クロック信号187-1と第2 MF 172を駆動する反転クロック信号193とはその位相が反対の関係となっているからである。すなわち1/2分周クロック信号187-1に対して、反転クロック信号193は、1/2位相（π位相）遅れている状態である。すなわち、符号のチップ周期に相当する時間は、1/2分周クロック信号187-1あるいは反転クロック信号193の周期の半分に相当するので、1/2分周クロック信号187-1に対して、反転クロック信号193は、符号のチップ周期に相当する時間だけ遅れている状態となる。
【０２１８】
また、ここでも、1/2分周クロック信号187-1の立ち上がり時間は、偶数番目のチップパルスの立ち上がり時間とは一致しておらず、偶数番目のチップパルスの中心となっている。1/2分周クロック信号187-1の一周期内に含まれるチップパルスを「/」で区切って上述のチップパルス列を示すと、（1, -1,/-1, 1,/-1, 1,/1, -1）となり、区切られたチップパルスの右側に位置するチップパルス（偶数番目のチップパルス）だけがラッチされ、奇数番目のチップパルスはラッチされない。
【０２１９】
上述したことを見やすく整理すると、図10(F)に示す時間波形において「b1」及び「b2」と示すパルスは、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）＝（C1, C2, C3, C4, C5, C6, C7, C8）＝（C1, C2,/C3, C4,/C5, C6,/C7, C8）の、偶数番目のチップパルス（C2, C4, C6, C8）だけがラッチされて、生成されたパルスであるといえる。
【０２２０】
第1相関信号171及び第2相関信号173は、それぞれ第1 MF 170及び第2 MF 172から出力されて、判定部176に入力される。
【０２２１】
図10(G)に示す時間波形は、判定部176から出力される復号信号197の時間波形を示している。図10(G)に示す復号信号197は、図10(A)に示す符号化される前の伝送信号である、2値デジタル信号である伝送信号（1, 1, -1, ...）が復号化されたものであることが分かる。
【０２２２】
上述の第1の実施形態の並列型復号器90の動作と、この第2の実施形態の並列型復号器92の動作の相違点は、以下の点にある。すなわち、図10(E)と(F)とを比較すると明らかなように、第1及び第2 MFからそれぞれ出力される第1及び第2相関信号の時間波形のピーク位置が、符号のチップ周期に相当する時間だけずれている点である。「a1」と示すパルスの位置と「b1」示すパルスの位置とは、符号のチップ周期に相当する時間だけずれており、「a2」と示すパルスの位置と「b2」示すパルスの位置とは、符号のチップ周期に相当する時間だけずれている。
【０２２３】
このように、第1相関信号及び第2相関信号の時間波形のピーク位置が、互いに符号のチップ周期に相当する時間だけずれるのは、次の理由による。すなわち、第1相関信号及び第2相関信号をそれぞれ生成する第1 MF 170及び第2 MF 172を駆動するクロック信号の位相が反対位相の関係となっていることにある。すなわち、1/2分周クロック信号187-1と反転クロック信号193とはその位相が反対の関係であり、1/2分周クロック信号187-1に対して、反転クロック信号193は、1/2位相（π位相）遅れているとみなすことができる。すなわち、符号のチップ周期に相当する時間は、1/2分周クロック信号187-1あるいは反転クロック信号193の周期の半分に相当するので、1/2分周クロック信号187-1に対して、反転クロック信号193は、符号のチップ周期に相当する時間だけ遅れているとみなすことができる。このことは、図10(D-1)に示す1/2分周クロック信号187-1の立ち上がり時点である（P, Q, R, S）の時間軸上の位置と、図10(D-2)に示す反転クロック信号193の立ち上がり時点である（P', Q', R', S'）の時間軸上での位置とがちょうど符号のチップ周期に相当する時間だけずれていることからも分かる。
【０２２４】
第2の実施形態の並列型復号器においては、第1入力電気信号167-1と第2入力電気信号167-2の位相は揃った状態で、それぞれ第1 MF 170及び第2 MF 172に入力される。そして、第1 MF 170及び第2 MF 172に入力されるクロック信号の位相がπずれた関係となっている。したがって、被制御信号である第1入力電気信号167-1及び第2入力電気信号167-2を、それぞれ制御信号である1/2分周クロック信号187-1及び反転クロック信号193によって正確にラッチされるように、被制御信号と制御信号との位相関係を調整するためには、分周器182から出力される1/2分周クロック信号183-1の位相を調整するだけで済む。
【０２２５】
図9では図示を省略してあるが、第2の実施形態の並列型復号器の実用化に当たっては、分周器182と分岐器186との間に1/2分周クロック信号183-1の位相を調整するための位相調整器が設置される。
【０２２６】
一方、第1の実施形態の並列型復号器においては、遅延第1入力電気信号169と第2入力電気信号167-2の位相は、時間に換算して符号のチップ周期に等しい時間、すなわちπだけ位相がずれた状態で、それぞれ第1 MF 170及び第2 MF 172に入力される。そして、第1 MF 170及び第2 MF 172に入力される1/2分周クロック信号183-1から分岐された、1/2分周クロック信号187-1及び187-2の位相は揃った関係となっている。したがって、遅延第1入力電気信号169と1/2分周クロック信号187-1との位相関係を調整すると共に、第2入力電気信号167-2と1/2分周クロック信号187-2との位相関係を調整する必要がある。この点で、第1の実施形態の並列型復号器が第2の実施形態の並列型復号器と比較して、運用上調整作業が多い。
【０２２７】
図6では図示を省略してあるが、第1の実施形態の並列型復号器の実用化に当たっては、遅延回路168と第1 MF 170の間に、遅延第1入力電気信号169と1/2分周クロック信号187-1との位相関係を調整するための位相調整器が設置される。また、分岐器166と第2 MF 172の間に、第2入力電気信号167-2と1/2分周クロック信号187-2との位相関係を調整するための位相調整器が設置される。
【０２２８】
＜第3の実施形態の並列型復号器＞
図11及び図12を参照して、第3の実施形態の並列型復号器の構成及びその動作について説明する。
【０２２９】
［構成］
図11は、第3の実施形態の並列型復号器の概略的ブロック構成図である。第3の実施形態の並列型復号器94は、制御信号を生成して出力する制御信号生成部190と、入力電気信号195を入力して復号化して出力する復号部198とを具えて構成される。
【０２３０】
第3の実施形態の並列型復号器94が第2の実施形態の並列型復号器92と異なる点は、復号部198に第1相関信号171に符号のチップ周期に等しい時間遅延を与えて遅延第1相関信号199を生成して出力する第1相関信号遅延回路196を具えている点である。これ以外は、第2の実施形態の並列型復号器92と同一の構成であるので、以下、共通する構成部分についての説明を省略することもある。
【０２３１】
入力電気信号195は、分岐器166に入力されて、第1入力電気信号167-1と第2入力電気信号167-2とに分岐される。第1入力電気信号167-1は、第1 MF 170に入力され、相関処理されて第1相関信号171として生成されて出力される。第1相関信号171は、第1相関信号遅延回路196に入力されて、符号のチップ周期に等しい時間遅延が与えられて、遅延第1相関信号199として生成されて出力される。一方、第2入力電気信号167-2は、第2 MF 172に入力され、相関処理されて第2相関信号173として生成されて出力される。
【０２３２】
遅延第1相関信号199と第2相関信号173とは、判定部176に入力され、判定部176の合成回路178-1によって合成信号179が生成されて出力される。合成信号179は、判定回路178-2に入力されて、閾値判定が行われ、復号信号197が生成されて判定部176から出力される。
【０２３３】
［動作］
図12(A)〜(G)を参照して、第3の実施形態の並列型復号器の動作について説明する。図12(A)〜(G)は、第3の実施形態の並列型復号器の動作の説明に供するタイミングチャートである。説明の便宜上、図1/2(A)〜(G)では、伝送信号は、上述の第1及び第2の実施形態の並列型復号器の動作説明を行ったときと同様に、（1, 1, 0,...）であると想定してある。
【０２３４】
図12(A)〜(D-2)に示す時間波形は、図10(A)〜(D-2)に示した時間波形と同一であるので、重複する説明を省略する。
【０２３５】
図12(E)に示す時間波形は、第1 MF 170から出力される第1相関信号171の時間波形であり、図12(F)に示す時間波形は、第2 MF 172から出力される第2相関信号173の時間波形である。図12(F')に示す時間波形は、第1相関信号遅延回路196から出力される遅延第1相関信号199の時間波形である。図12(F')において、第1相関信号遅延回路196から出力される遅延第1相関信号199の時間波形を点線で示し、第2 MF 172から出力される第2相関信号173の時間波形を実線で示し、両者を重ねて示している。
【０２３６】
既に説明したように、第1及び第2 MFがAMFである場合、第1及び第2相関信号の時間波形のピークを構成するパルスの立ち上がり及び立ち下りが急峻にならず歪んだ形となる。この現象を図12(E)〜(G)において、パルスの形状を矩形ではなく、台形として示している。実際には、第1及び第2 MFがAMFに利用されるAMFの相関動作の特性に依存して、図12(E)〜(G)において示してあるように単純な形状ではなく、第1及び第2相関信号の時間波形のピークの形状は複雑な形状となる。
【０２３７】
また、上述の第2の実施形態の並列型復号器の動作説明において説明したように、第1及び第2相関信号が、その時間波形のピーク位置が、符号のチップ周期に相当する時間だけずれている。「a1'」と示すパルスの位置と「b1'」示すパルスの位置とは、符号のチップ周期に相当する時間だけずれており、「a2'」と示すパルスの位置と「b2'」示すパルスの位置とは、符号のチップ周期に相当する時間だけずれている。
【０２３８】
そのため、第1相関信号171と第2相関信号173とをアナログ加算器で加算して合成信号を生成すると、両者のピークを構成するパルスが時間軸上で重なり合う部分が少なくなり、第1相関信号と第2相関信号とが加算されて生成される合成信号の時間軸上のピークを形成するパルスが生成されにくくなる。
【０２３９】
そこで、図12(F')に示すように、第1相関信号遅延回路196によって、第1相関信号171のピーク位置(図12(F')において「b1'」及び「b2'」で示す位置)を、符号のチップ周期に相当する時間だけずらす措置を講じてある。第1相関信号171のピーク位置を、符号のチップ周期に相当する時間だけずらすことにより、ピーク位置が「c1'」及び「c2'」で示す位置まで移動させることができる。
【０２４０】
従って、第1及び第2相関信号の時間波形のピークを構成するパルスの形状に歪みがあっても、図12(F')に示すように、両者パルスは時間軸上で重なり合うことになり、アナログ加算器から出力される合成信号の時間軸上のピークが明瞭に生成されるという効果が得られる。これによって、判定回路178-2に入力される合成信号が明瞭なピークを持つパルス成分を有していることから、判定回路178-2でこのパルス成分が有意な信号であると正確に認識されることとなる。すなわち受信誤りを防ぐことが可能となる。
【図面の簡単な説明】
【０２４１】
【図１】COF-PONシステムの概略的ブロック構成図である。
【図２】送信信号を符号化する過程についての説明に供する図であり、(A1)及び(A2)は、それぞれ第1チャンネルの送信信号及び符号化送信信号を示し、(B1)及び(B2)は、それぞれ第2チャンネルの送信信号及び符号化送信信号を示し、(C)は、第1チャンネルの符号化送信信号と第2チャンネルの符号化送信信号とが合波された符号分割多重信号の時間波形を示している。
【図３】符号分割多重信号を復号化する過程についての説明に供する図であり、(A)は、アナログマッチドフィルタに入力される符号分割多重信号の時間波形を示し、(B)は、アナログマッチドフィルタで復号化されて出力される信号の時間波形を示し、(C1)は、判定回路で閾値判定がなされて出力された信号の時間波形を示し、(C2)は、(C1)に示す信号をラッチするためのクロック信号の時間波形を示し、(D)は、(C1)に示す閾値判定がなされて出力された信号を(C2)に示すクロック信号でラッチして得られる信号の時間波形を示している。
【図４】(A)は、第1チャンネルの信号を復号化するためのアナログマッチドフィルタの回路図を示し、(B)は、第2チャンネルの信号を復号化するためのアナログマッチドフィルタの回路図を示す。
【図５】(A)は、判定回路の概略的ブロック構成図であり、(B)は、アナログマッチドフィルタから出力された復号化された信号の時間波形を示す図であり、(C)は、閾値判定がなされて出力された信号の時間波形を示す図である。
【図６】第1の実施形態の並列型復号器の概略的ブロック構成図である。
【図７】第1の実施形態の並列型復号器の動作の説明に供するタイミングチャートであり、(A)は、符号化される前の伝送信号の時間波形を示し、(B)は、送信側で符号化された伝送信号の時間波形を示し、(C-1)及び（C-2）は、それぞれ遅延第1入力電気信号169及び第2入力電気信号167-2の時間波形を示し、(D)は、第1 MF及び第2 MFにそれぞれ供給される1/2分周クロック信号の時間波形を示し、(E)は、第1 MFから出力される第1相関信号の時間波形を示し、(F)は、第2 MFから出力される第2相関信号の時間波形を示し、(G)は、判定部から出力される復号信号の時間波形を示す。
【図８】第1の実施形態の並列型復号器の第1 MF、第2 MF及び判定部の概略的なブロック構成図である。
【図９】第2の実施形態の並列型復号器の概略的ブロック構成図である。
【図１０】第2の実施形態の並列型復号器の動作の説明に供するタイミングチャートであり、(A)に示す時間波形は、符号化される前の伝送信号の時間波形であり、(B)に示す時間波形は、第1入力電気信号の時間波形であり、(C)に示す時間波形は、第2入力電気信号の時間波形であり、(D-1)に示す時間波形は、1/2分周クロック信号の時間波形であり、(D-2)に示す時間波形は、反転クロック信号の時間波形であり、(E)に示す時間波形は、第1相関信号の時間波形であり、(F)に示す時間波形は、第2相関信号の時間波形であり、(G)に示す時間波形は、復号信号の時間波形である。
【図１１】第3の実施形態の並列型復号器の概略的ブロック構成図である。
【図１２】第3の実施形態の並列型復号器の動作の説明に供するタイミングチャートであり、(A)に示す時間波形は、符号化される前の伝送信号の時間波形であり、(B)に示す時間波形は、第1入力電気信号の時間波形であり、(C)に示す時間波形は、第2入力電気信号の時間波形であり、(D-1)に示す時間波形は、1/2分周クロック信号の時間波形であり、(D-2)に示す時間波形は、反転クロック信号の時間波形であり、(E)に示す時間波形は、第1相関信号の時間波形であり、(F)に示す時間波形は、第2相関信号の時間波形であり、(F')に示す時間波形は、遅延回路から出力される遅延第1相関信号の時間波形であり、(G)に示す時間波形は、復号信号の時間波形である。
【符号の説明】
【０２４２】
10：光端末装置（ONU）
12、102：光処理部
14、104：電気処理部
16、124、124-1、124-4：光カプラ
18、126：受光素子
20、122：発光素子
22、108：受信信号処理部
24、106：送信信号処理部
26、130：電気信号分岐器
28、128、194：自動利得制御素子(AGC素子)
30：復号化処理回路
34：クロック信号再生回路
38：分周器
40：第2遅延回路
44：アナログマッチドフィルタ
46、178-2：判定回路
60、120：ドライバ
66：光合分岐器
70：光ファイバ伝送路
74、76：分岐光ファイバ伝送路
82：符号化処理回路
86：コンパレータ
88：Dフリップフロップ回路
90：第1の実施形態の並列型復号器
92：第2の実施形態の並列型復号器
94：第3の実施形態の並列型復号器
100：光回線終端装置（OLT）
110：クロック信号生成回路
116：符号化処理回路列
118、154、156：電気信号合波器
132：復号化処理回路列
140：アナログシフトレジスタ
142：プラス信号用加算器
144：マイナス信号用加算器
146：アナログ加算器
148：ローパスフィルタ
150：増幅器
152：反転増幅器
160：O/E変換器
162、166、186：分岐器
164、188、198：復号部
168：入力電気信号遅延回路
170：第1マッチドフィルタ
172：第2マッチドフィルタ
174、190：制御信号生成部
176：判定部
178-1：合成回路
180：クロック信号抽出器
182：1/2分周器
184：分周器
192：反転回路
196：第1相関信号遅延回路
【技術分野】
【０００１】
この発明は、符号分割多重（CDM: Code Division Multiplexing）を利用して通信する、光通信システムの復号器、特に並列型復号器に関する。
【背景技術】
【０００２】
事業者とユーザーとの間をPON（Passive Optical Network）を介して接続して構成される光アクセスネットワークシステムであって、CDMによる通信を行うCOF-PON（CDM on Fiber-PON）システムが、注目されている。
【０００３】
COF-PONシステムは、時分割多重方法（TDM: Time Division Multiplexing）による光アクセス方法に比べて、長距離伝送が可能であるという特長がある。また、COF-PONシステムは、同一波長を用いた双方向通信が行われるシステムであるため、波長分割多重方法（WDM: Wavelength Division Multiplexing）による光通信システムとの共存が可能であるという特長がある。そこで、最近WDMとCDMとが共存して実現されるPONシステムである、WDM-CDM-PONシステムが提案されている（非特許文献1参照）。
【０００４】
光アクセスネットワークの分野では、近年更なる伝送レートの高速化及び多重数の増加が求められている。
【０００５】
まず、COF-PONシステムにおいて、伝送レートを高速化するためには、高速な符号拡散レートに相当する周波数のクロック信号で動作するマッチドフィルタが必要となる。現状は、COFの復号回路にアナログ方式のマッチドフィルタが使われている（例えば、非特許文献1〜3及び特許文献1参照）。これは、アナログ方式のマッチドフィルタが、その動作速度の点、消費電力、及び素子サイズの大きさ等の点でデジタル方式のマッチドフィルタより勝っているためである。従って、現状は、高速動作が特に必要とされる場合にはアナログ方式のマッチドフィルタが利用されているが、将来、上述の問題点が解消された高速度なデジタル方式のマッチドフィルタが実現されれば、その量産性の良さあるいはコスト面から積極的に利用されることも十分想定される。以後、アナログ方式のマッチドフィルタを、単にアナログマッチドフィルタということもある。
【０００６】
アナログマッチドフィルタは、フリップフロップ回路を用いて、符号拡散レートに相当する周波数のクロック信号によって、符号拡散された信号をラッチして、アナログ加算器によりこれらの信号を加算することによって復号動作を行う（例えば、非特許文献4及び特許文献1参照）。すなわち、符号化された信号は、アナログマッチドフィルタのクロック信号に同期した復号動作によって、自己相関成分と相互相関成分とに分離される。以後、符号化された信号から、クロック信号に同期させて、この符号化された信号を構成する自己相関成分と相互相関成分とを生成し、自己相関成分だけを抽出することを、符号化された信号をクロック信号で相関し復号化するということもある。
【０００７】
現在、１ユーザー当たり100 Mbit/sの伝送レートであって、符号拡散レートが2 Gbit/sであるCOF-PONシステムが実現されている。COF-PONシステムは、上述したように、今後、更なる伝送レートの高速化が要請されることが想定されている。
【０００８】
ここで、伝送レートとは、伝送されるデータ信号の１ビットに割り当てられる時間の逆数をいい、以後、ベースレートということもある。また、符号拡散レートとは、符号を構成する1チップに割り当てられる時間の逆数をいい、以後、チップレートということもある。また、符号を構成する1チップに割り当てられる時間を、符号のチップ周期ということもある。
【非特許文献１】玉井、他、「次世代光アクセスシステムCOF-PONの研究開発−長距離ハイブリッドWDM-CDM-PON−」沖電気研究開発 第210号、Vol.74、No.2、2007年4月
【非特許文献２】鹿嶋、他、「高QoSマルチメディア光配信システムの研究開発−COFトランシーバ−」沖電気研究開発 第200号、Vol.71、No.4、2004年10月
【非特許文献３】笹瀬、「光通信システムにおける光符号分割多元接続技術」技術情報誌 TELECOMFRONTIER、2004年11月号
【非特許文献４】T. Sugiyama el al., "HEMT CCD MF for Spread Spectrum Communication", 6 Topical Workshop on Heterostructure Microelectronics, TuB4, Aug. 2005.
【特許文献１】特開2003-317026号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
COF-PONシステムの伝送レートの高速化を実現するためには、高い符号拡散レートに相当する周波数のクロック信号で動作するアナログマッチドフィルタが必要である。しかしながら、COF-PONシステムで用いられているアナログマッチドフィルタ（例えば、非特許文献4参照）は、その動作を可能とするクロック信号速度の上限が現状では2 Gbit/s程度である。
【００１０】
また、アナログマッチドフィルタを、伝送信号の符号化に使われた符号の符号長が長くなることにに対応して動作可能とするためには、アナログマッチドフィルタを構成するシフトレジスタの段数を増大させることが必要となる。この場合、シフトレジスタの残留電荷が増大し、電荷の転送効率の低下という問題が引き起こされる。
【００１１】
したがって、復号器を構成するアナログマッチドフィルタの処理能力を超える速度の高い符号拡散レートで符号化された信号は、あるいは、伝送信号の符号化に使われた符号の符号長がアナログマッチドフィルタの処理能力を超える信号は、アナログマッチドフィルタによって相関処理が行えないので、このような信号を伝送するCOF-PONシステムを実現することはできない。すなわち、復号器を構成するアナログマッチドフィルタの処理能力の範囲内にある低速のクロック信号で相関し復号化することが可能であり、かつ伝送信号の符号化に使われた符号の符号長がアナログマッチドフィルタの処理能力内に収める事が可能である復号器を実現することが課題である。伝送信号の符号化に使われた符号の符号長がアナログマッチドフィルタの処理能力を超える信号とは、高い符号拡散レートで符号化された信号であるともいえる。
【００１２】
上述の課題を解決するために、発明者が鋭意研究を行った結果、2台のマッチドフィルタを用いて復号器を構成し、それぞれのマッチドフィルタに相関処理を分割することによって、符号化された信号を、低速クロック信号で相関して復号化する構成とすることで解決されることを見出した。すなわち、復号化に必要とされる相関処理を2台のマッチドフィルタに分割して分配し、各マッチドフィルタに分割された相関処理を時間的に並列して実行させる構成とする。
【００１３】
このことによって、各マッチドフィルタは、分配された相関処理を、符号拡散レートに相当する周波数の1/2の周波数の低速クロック信号で実行することが可能となる。その結果、復号器を構成するマッチドフィルタの動作速度を高速化しなくとも、伝送レートの高速化及び多重数の増加に対する要求に対応可能である復号回路が実現可能となることを見出した。
【００１４】
そこで、この発明の目的は、伝送レートが高速であって、かつ高い符号拡散レートで符号化された信号に対しても、低速のクロック信号で相関し復号化することが可能である復号器を提供することにある。
【課題を解決するための手段】
【００１５】
そこで、この発明によれば、以下の構成の並列型復号器が提供される。
【００１６】
この発明の第1の要旨の並列型復号器は、制御信号生成部と復号部とを具えている。制御信号生成部は、外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、このクロック信号の周波数の1/2の周波数の1/2分周クロック信号、及びデータ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する。復号部は、入力電気信号が入力されて、入力電気信号を復号化して復号信号を生成して出力する機能を有し、分岐器と、入力電気信号遅延回路と、第1マッチドフィルタと、第2マッチドフィルタと、判定部とを具えている。
【００１７】
分岐器は、入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する。入力電気信号遅延回路は、第1入力電気信号が入力されて、第1入力電気信号に、符号のチップ周期に等しい時間遅延を与えて、遅延第1入力電気信号を生成して出力する。
【００１８】
第1マッチドフィルタは、遅延第1入力電気信号が入力されて、1/2分周クロック信号に同期させて、第1相関信号を生成して出力する。第2マッチドフィルタは、第2入力電気信号が入力されて、1/2分周クロック信号に同期させて、第2相関信号を生成して出力する。判定部は、第1相関信号と第2相関信号との合成信号を生成し、ベースレートクロック信号に同期させて、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する。
【００１９】
この発明の第2の要旨の並列型復号器は、制御信号生成部と復号部とを具えている。制御信号生成部は、外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、このクロック信号の周波数の1/2の周波数の1/2分周クロック信号、及び1/2分周クロック信号の位相が反転された反転1/2分周クロック信号、及びデータ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する。復号部は、入力電気信号が入力されて、入力電気信号を復号化して出力する機能を有し、分岐器と、第1マッチドフィルタと、第2マッチドフィルタと、判定部とを具えている。
【００２０】
分岐器は、入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する。第1マッチドフィルタは、第1入力電気信号が入力されて、1/2分周クロック信号に同期させて、第1相関信号を生成して出力する。第2マッチドフィルタは、第2入力電気信号が入力されて、反転1/2分周クロック信号に同期させて、第2相関信号を生成して出力する。判定部は、第1相関信号と第2相関信号との合成信号を生成し、ベースレートクロック信号に同期させて、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する。
【００２１】
この発明の第3の要旨の並列型復号器は、制御信号生成部と復号部とを具えている。制御信号生成部は、外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、このクロック信号の周波数の1/2の周波数の1/2分周クロック信号、1/2分周クロック信号の位相が反転された反転1/2分周クロック信号、及びデータ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する。復号部は、入力電気信号が入力されて、入力電気信号を復号化して出力する機能を有し、分岐器と、第1マッチドフィルタと、第1相関信号遅延回路と、第2マッチドフィルタと、判定部とを具えている。
【００２２】
分岐器は、入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する。第1マッチドフィルタは、第1入力電気信号が入力されて、1/2分周クロック信号に同期させて、第1相関信号を生成して出力する。第1相関信号遅延回路は、第1相関信号が入力されて、第1相関信号に符号のチップ周期に等しい時間遅延を与えて、遅延第1相関信号を生成して出力する。第2マッチドフィルタは、第2入力電気信号が入力されて、反転1/2分周クロック信号に同期させて、第2相関信号を生成して出力する。判定部は、遅延第1相関信号と第2相関信号との合成信号を生成し、ベースレートクロック信号に同期して、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する。
【００２３】
上述のこの発明の第1〜第3の要旨の並列型復号器において、第1及び第2マッチドフィルタを、アナログマッチドフィルタとするのが好適である。これは、現状では、アナログマッチドフィルタがその動作速度の点、消費電力、及び素子サイズの大きさ等の点でデジタル方式のマッチドフィルタより勝っているためである。
【００２４】
第1及び第2マッチドフィルタを、アナログマッチドフィルタで構成される並列型復号器においては、判定部を、第1相関信号と第2相関信号との加算信号を合成信号として生成して出力するアナログ加算器と、ベースレートクロック信号に同期して、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えて構成するのが好適である。
【００２５】
また、第1及び第2マッチドフィルタを、アナログマッチドフィルタで構成される並列型復号器においては、判定部を、遅延第1相関信号と第2相関信号との加算信号を合成信号として生成して出力するアナログ加算器と、ベースレートクロック信号に同期して、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えて構成するのが好適である。
【００２６】
また、現状は、高速動作が特に必要とされる場合にはアナログマッチドフィルタが利用されているが、将来、上述の問題点が解消された高速度なデジタル方式のマッチドフィルタが実現されれば、その量産性の良さあるいはコスト面から積極的に利用されることも十分想定される。この場合には、上述のこの発明の第1〜第3の要旨の並列型復号器において、第1及び第2マッチドフィルタを、デジタル方式のマッチドフィルタ、すなわちデジタルマッチドフィルタとするのが好適である。
【００２７】
第1及び第2マッチドフィルタを、デジタルマッチドフィルタで構成される並列型復号器においては、判定部を、第1相関信号と第2相関信号との論理積を合成信号として生成して出力する論理積回路（AND回路）と、ベースレートクロック信号に同期して、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えて構成するのが好適である。
【発明の効果】
【００２８】
この発明の第1の要旨の並列型復号器によれば、データ信号が符号化された入力電気信号は、分岐器によって第1入力電気信号と第2入力電気信号とに分岐される。第1入力電気信号は、入力電気信号遅延回路に入力されて、符号のチップ周期に等しい時間遅延が与えられて、遅延第1入力電気信号として生成されて第1マッチドフィルタに入力される。また、第2電気信号は、第2マッチドフィルタに入力される。
【００２９】
第1及び第2マッチドフィルタは、1/2分周クロック信号に同期して、それぞれ第1及び第2相関信号を生成して出力する。すなわち、従来の、符号拡散レートの周波数に等しいクロック信号で動作させなければならない、マッチドフィルタ1台による復号化処理に比べて、この発明の要旨によれば、第1及び第2マッチドフィルタは動作速度が1/2で済み、マッチドフィルタに要求される動作速度を1/2に低減できるという効果が得られる。
【００３０】
また、入力電気信号は、分岐器によって第1入力電気信号と第2入力電気信号とに分岐され、復号化に必要とされる相関処理が、第1と第2マッチドフィルタとに分配されて行われる構成であるので、第1と第2マッチドフィルタでは、入力電気信号の符号化に使われた符号の符号長の1/2の符号長の符号に基づいて相関処理を行えばよいことになる。すなわち、従来の、符号化に使われた符号の符号長と等しい符号で相関処理をしなければならなかったのに対して、この発明の要旨によれば、1/2の符号長の符号に基づいて相関処理を行えばよいという効果が得られる。
【００３１】
このような効果が得られるのは、入力電気信号遅延回路によって、第1入力電気信号に符号のチップ周期に等しい時間遅延を与えて第1マッチドフィルタに入力させ、かつ第2入力電気信号はそのまま第2マッチドフィルタに入力させる構成となっているためである。このような構成とすることで、第1及び第2マッチドフィルタを、データ信号が符号化された入力電気信号から抽出される1/2分周クロック信号に同期させて動作させ、復号化を実現することが可能となる。
【００３２】
この発明の第2の要旨の並列型復号器によれば、データ信号が符号化された入力電気信号は、分岐器によって第1入力電気信号と第2入力電気信号とに分岐される。この発明の第2の要旨の並列型復号器は、第1及び第2マッチドフィルタの動作の同期を取るために使われるクロック信号に特徴がある。すなわち、第1マッチドフィルタは、第1入力電気信号を入力して、1/2分周クロック信号に同期して、第1相関信号を生成して出力しする。そして、第2マッチドフィルタは、第2入力電気信号を入力して、反転1/2分周クロック信号に同期して、第2相関信号を生成して出力する構成とされている。
【００３３】
すなわち、従来の、符号拡散レートの周波数に等しいクロック信号で動作させなければならない、マッチドフィルタ1台による復号化処理に比べて、この発明の要旨によれば、第1及び第2マッチドフィルタは動作速度が1/2で済み、マッチドフィルタに要求される動作速度を1/2に低減できるという効果が得られる。
【００３４】
このような効果が得られるのは、反転回路によって、第2入力電気信号に供給するクロック信号と、第1マッチドフィルタに供給するクロック信号とが互いに反対の位相関係となる構成となっているためである。このような構成とすることで、第1及び第2マッチドフィルタを、データ信号が符号化された入力電気信号から抽出される1/2分周クロック信号に同期させて動作させ復号化を実現することが可能となる。
【００３５】
この発明の第3の要旨の並列型復号器が上述の第2の要旨の並列型復号器と相違するのは、第1マッチドフィルタから出力される第1相関信号に符号のチップ周期に等しい時間遅延を与えて、遅延第1相関信号を生成して出力する第1相関信号遅延回路を具えている点である。これ以外の構成は、第2の要旨の並列型復号器と同一である。
【００３６】
第1及び第2マッチドフィルタからそれぞれ出力される第1及び第2相関信号は、その時間波形のピーク位置が、符号のチップ周期に相当する時間分だけずれる。第1及び第2マッチドフィルタがアナログマッチドフィルタである場合、第1及び第2相関信号の時間波形のピークを構成するパルスの立ち上がり及び立ち下りが急峻にならず、時間遅延を含むことがある。特に第1及び第2マッチドフィルタに使われるアナログマッチドフィルタの動作速度が遅いほど、第1及び第2相関信号の時間波形のピークを構成するパルスの形状は、立ち上がり及び立ち下り部分が歪んだ形となる。
【００３７】
そのため、第1相関信号と第2相関信号とをアナログ加算器で加算して合成信号を生成すると、第1及び第2相関信号の時間波形のピーク位置が符号のチップ周期に相当する時間だけずれていることによって、両者のピークを構成するパルスが時間軸上で重なり合う部分が少なくなる。従って、第1相関信号と第2相関信号とが加算されて生成される合成信号の時間軸上のピークを形成するパルスが生成されにくくなる。
【００３８】
そこで、第1相関信号遅延回路によって、第1マッチドフィルタから出力される第1相関信号に符号のチップ周期に等しい時間遅延を与えることによって、第1及び第2マッチドフィルタからそれぞれ出力される第1及び第2相関信号のピーク位置を一致させる。
【００３９】
このことによって、第1及び第2相関信号の時間波形のピークを構成するパルスの形状に歪みがあっても、両者のパルスは時間軸上で重なり合うことになり、アナログ加算器から出力される合成信号の時間軸上のピークが明瞭に生成されるという効果が得られる。これによって、判定回路に入力される合成信号が明瞭なピークを持つパルス成分を有している事から、判定回路でこのパルス成分が有意な信号であると正確に認識されることとなる。すなわち受信誤りを防ぐことが可能となる。
【００４０】
第1及び第2マッチドフィルタを、アナログマッチドフィルタで構成する並列型復号器においては、第1及び第2マッチドフィルタからそれぞれ出力される第1相関信号及び第2相関信号はアナログ信号であるので、合成信号を生成するにはアナログ加算器が利用できる。また、アナログ加算器から出力される合成信号もアナログ信号であるので、判定回路によって、閾値判定処理を行って合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号の強度が閾値レベルを下回っている時間帯をレベル0とするデジタル信号として復号信号を生成することが可能である。従って、最終的にデジタル信号である復号信号を受信信号として取得できることとなる。
【００４１】
第1及び第2マッチドフィルタを、デジタルマッチドフィルタで構成する並列型復号器においては、判定部を、論理積回路で構成することが可能となる。この場合、論理積回路から出力される合成信号は、デジタル信号の形態であるから、、閾値判定処理を行う判定回路を設置しなくとも、最終的にデジタル信号である復号信号を受信信号として取得することが可能となる。しかしながら、論理積回路から出力される合成信号を構成するパルスの内には、自己相関信号成分以外のパルスも含まれていることも想定されるので、閾値判定処理を行う判定回路を具えて構成するのが好適である。
【発明を実施するための最良の形態】
【００４２】
以下、図を参照して、この発明の実施形態につき説明する。なお、各図は、この発明に係る一構成例を示し、この発明が理解できる程度に各構成要素の配置関係等を概略的に示しているに過ぎず、この発明を図示例に限定するものではない。また、以下の説明において、特定の電気回路および条件等を用いることがあるが、これら電気回路及び条件は好適例の一つに過ぎず、したがって、何らこれらに限定されない。各図において同様の構成要素については、同一の番号を付して示し、その重複する説明を省略することもある。
【００４３】
まず、この発明の第1〜第3の実施形態の並列型復号器の構成及び動作の説明の前提となる、この発明の並列型復号器が利用されるCOF-PONシステムの構成及びその動作の説明を行い、COF-PONシステムにおいて実行される、符号化処理、復号化処理の原理について説明を行う。その上で、アナログマッチドフィルタによる具体的な復号化処理について説明し、この発明の第1〜第3の実施形態の並列型復号器の構成及び動作について説明する。なお、ここでは、この発明の第1〜第3の実施形態の並列型復号器の応用分野として好適なCOF-PONシステムを取り上げるが、この発明の第1〜第3の実施形態の並列型復号器の応用分野がCOF-PONシステムに限定されるわけではない。
【００４４】
＜COF-PONシステム＞
図1を参照して、COF-PONシステムの構成及びその動作を説明する。図1は、COF-PONシステムの概略的ブロック構成図である。図1に示すCOF-PONシステムは、一例として、加入者数（ユーザー数）が4である場合、すなわち、光端末装置（ONU: Optical Network Unit）が4台である場合を想定してある。
【００４５】
COF-PONシステムは、事業者側に設置される装置である光回線終端装置（OLT: Optical Line Terminal）100と、ユーザー側に設置される装置であるONU（ONU-1からONU-4、以後、ONU 10と表記する。）との間で符号分割多重による双方向光通信を行う光アクセスネットワークシステムである。OLT 100とONU 10とは、光ファイバ伝送路70、光合分岐器66及び複数の分岐光ファイバ伝送路を介して結合されている。図1では、ONU-1を接続する光ファイバ伝送路を分岐光ファイバ伝送路74と表記し、ONU-4を接続する光ファイバ伝送路を分岐光ファイバ伝送路76と表記してある。
【００４６】
これら複数のONUのそれぞれ（ONU-1からONU-4）には、互いに異なる符号が割り当てられ、OLT 100とこれら複数のONUとの間で、符号分割多重による双方向光通信が行われる。
【００４７】
ONU 10は、光処理部12及び電気処理部14を具えて構成されている。光処理部12は符号化送信信号を電気信号の形態から光信号の形態に変換するための発光素子20、及び符号分割多重信号を光信号の形態から電気信号の形態に変換するための受光素子18を具えている。
【００４８】
電気処理部14は、送信信号を符号化して電気信号の形態の符号化送信信号を生成する送信信号処理部24と、上述の受光素子18によって光信号の形態から電気信号の形態に変換された符号分割多重信号を復号化して受信信号を取り出す受信信号処理部22とを具えている。
【００４９】
受信信号処理部22は、符号分割多重信号を復号化するための処理を行う復号化処理回路30を具え、自動利得制御(AGC: Auto Gain Control)素子28、クロック信号再生回路34、分周器38、第2遅延回路（図1で遅延回路2と表示してある。）40を具えている。また、送信信号処理部24は、符号化処理回路82及びドライバ60を具えている。ドライバ60には増幅器（AMP: Amplifire）が利用される。この発明の並列型復号器は、復号化処理回路30のアナログマッチドフィルタ44に利用して好適な復号器である。
【００５０】
符号化処理回路82は、符号付与回路と遅延回路1を具えており、符号付与回路には、具体的には、排他的論理和演算EXOR（エクスクルシーブ・オア）ゲートの出力にインバータを接続したゲート回路であるEXNOR（エクスクルシーブ・ノア）回路が用いられ、符号化処理が行われる。
【００５１】
第1チャンネルを例にして上り信号は、次のように処理される。第1チャンネルの送信信号（図1で、光端末装置10の「送信信号入力」と示してある。）は、光端末装置10の電気処理部14の送信信号処理部24に具えられている符号化処理回路82に入力され、符号化されて符号化送信信号として出力される。符号化送信信号は、第1遅延回路（図1で遅延回路1と表示してある。）を介してドライバ60に入力されて増幅され、増幅された符号化送信信号は、光処理部12が具える発光素子20によって、光信号に変換される。
【００５２】
一方、OLT 100もONU 10と同様に、光処理部102及び電気処理部104を具えて構成されている。光処理部102は、ONU 10の光処理部12と同様に、発光素子122と受光素子126とを具えている。また、電気処理部104は、送信信号処理部106、受信信号処理部108及びクロック信号生成回路110を具えている。
【００５３】
送信信号処理部106は、ONU-1からONU-4の送信信号処理部のそれぞれに割り当てられた符号と同一の符号が割り当てられた、符号化処理回路を並列に具える符号化処理回路列116と、ドライバ120とを具えている。ONU-1からONU-4の送信信号処理部のそれぞれと同一の構成の符号化処理回路は、図1で符号1から符号4と示してある。符号1から符号4と示してある符号化処理回路のそれぞれから出力される信号は、電気信号合波器118で合波されてドライバ120に入力される。
【００５４】
また、受信信号処理部108は、ONU-1からONU-4の送信信号処理部のそれぞれに割り当てられた符号と同一の符号が割り当てられた復号化処理回路を並列に具える復号化処理回路列132と、AGC素子128とを具えている。復号化処理回路は、図1で復号1から復号4と示してある。AGC素子128から出力される信号は、電気信号分岐器130で分岐されて復号1から復号4と示してある復号化処理回路のそれぞれに入力される。この実施形態の並列型復号器は、復号化処理回路列132の復号化処理回路に利用して好適な復号器である。
【００５５】
送信信号処理部106及び受信信号処理部108に、クロック信号生成回路110からクロック信号が供給される。クロック信号生成回路110から供給されるクロック信号は、このCOF-PONシステムの基準となるクロック信号である。ONU 10では、クロック信号再生回路34によって、受信した符号分割多重信号からこのクロック信号が抽出されて、符号分割多重信号の復号化のために利用される。
【００５６】
符号分割多重光信号は、光処理部102の光カプラ124、光ファイバ伝送路70、光合分岐器66を介してONU 10の光処理部12に入力される。光処理部12に入力された符号分割多重光信号は、光処理部12が具える光カプラ16を介して受光素子18に入力され、符号分割多重電気信号に変換されて、ONU 10の電気処理部14に入力される。
【００５７】
電気処理部14に入力された符号分割多重電気信号は、電気信号分岐器26によって二分岐されて、一方はクロック信号再生回路34に、もう一方はAGC素子28に入力される。クロック信号再生回路34に入力された符号分割多重電気信号からは、クロック信号が抽出される。AGC素子28に入力された符号分割多重電気信号は、まず、復号化処理回路30が具えるアナログマッチドフィルタ44によって復号化されて、判定回路46に入力される。判定回路46では、アナログマッチドフィルタ44によって復号化された信号のうち自己相関成分のみを抽出して出力する。すなわち、この自己相関成分から生成される受信信号が、第1チャンネルのONU-1が受信した信号成分である。
【００５８】
＜符号化処理＞
第1及び第2チャンネルにそれぞれ異なる符号を割り当てて、符号分割多重伝送を行う場合を想定して、図2(A1)から(C)を参照し、送信信号を符号化する過程について、説明する。図2(A1)から(C)において、横軸及び縦軸は省略してあるが、横軸の方向は時間軸の方向を示し、縦軸の方向は信号の強度を示している。図2(A1)及び(A2)は、それぞれ第1チャンネルの送信信号及び、送信信号が符号化されることによって生成された符号化送信信号を示し、図2(B1)及び(B2)は、それぞれ第2チャンネルの送信信号及び符号化送信信号を示している。そして、図2(C)は、第1チャンネルの符号化送信信号と第2チャンネルの符号化送信信号とが合波された符号分割多重信号の時間波形を示している。図2(A1)から(C)において、信号の0レベルを一点破線で示してある。そして、0レベル以上を「1」とし、0レベル以下を「-1」と表してある。
【００５９】
図2(A1)に示す第1チャンネルの送信信号は、（1, 0, 1,...）である場合を想定しその時間波形を示している。図2(A2)は、符号長が4である（1, 0, 0, 1）で与えられる符号を想定し、この符号によって符号化されて生成された第1チャンネルの符号化送信信号の時間波形を示している。また、図2(B1)に示す第2チャンネルの送信信号は、（1, 1, 0,...）である場合を想定しその時間波形を示している。図2(B2)は、符号長が4である（1, 0, 1, 0）で与えられる符号を想定し、この符号によって符号化されて生成された第2チャンネルの符号化送信信号の時間波形を示している。
【００６０】
ここで、符号長とは、符号を規定する「0」及び「1」からなる数列の項数を指すものとする。この例では、符号を規定する数列が（1, 0, 0, 1）あるいは（1, 0, 1, 0）であり、この数列の項数が4であるから符号長は4であることになる。また、符号を与える数列を符号列といい、符号列の各項「0」及び「1」をチップといい、このチップを電気パルスあるいは光パルスで表現する場合は、この電気パルスあるいは光パルスをチップパルスということもある。そして、0及び1そのものを符号値ということもある。
【００６１】
符号値「0」に対しては、電気パルスあるいは光パルスの不存在を対応させ、符号値「1」に対しては、電気パルスあるいは光パルスの存在を対応させる。あるいは、この逆に、符号値「1」に対しては、電気パルスあるいは光パルスの不存在を対応させ、符号値「1」に対しては、電気パルスあるいは光パルスの存在を対応させてもよい。
【００６２】
符号化するにあたっては、符号化される前の送信信号の1ビットに割り当てられる時間スロットに対して、符号を構成する4チップが割り当てられる。すなわち、時間軸上で、符号化される前の送信信号の1ビット内に、符号を規定する数列（1, 0, 0, 1）あるいは（1, 0, 1, 0）に対応する符号信号が完全に収まるように、時間軸上に配置される。すなわち、この場合には、送信信号の符号化される前のビットレートに対して、符号信号のビットレートである符号拡散レート、すなわちチップレートは4倍となる。
【００６３】
送信信号を符号長4の符号で符号化するという意味は、送信信号（以後「D」と表すこともある。）と符号化送信信号（以後「C」と表すこともある。）との積D×Cを求めることに相当する。また、以下の説明において、どのチャンネルに対応するDであるかCであるかを区別する必要があるときは、チャンネル数を添えて示す。例えば第1チャンネルのD及びCであることをそれぞれD1及びC1と示す。第2チャンネル等についても同様である。
【００６４】
積D×Cを求めるための符号化処理回路には、上述したようにEXORゲートの出力にインバータを接続したゲート回路であるEXNOR回路を用いる。この場合には、1と0との2値信号として表した送信信号及び符号化送信信号等を、1と-1の2値信号に変換する。具体的には、送信信号及び符号化送信信号のバイアス電圧を調整して、これらの信号の振幅の中心を0 Vの水準に変更すればよい。
【００６５】
図2(A1)に示す第1チャンネルの送信信号は、（1, 0, 1,...）であるので、これを1と-1の2値信号に変換すると（1, -1, 1,...）となる。第1チャンネルの送信信号を符号化するために利用する符号は、（1, 0, 0, 1）であるので、これを1と-1の2値信号に変換すると（1, -1, -1, 1）となる。
【００６６】
第1チャンネルの送信信号の第1番目のビットは「1」であり、第2番目のビットは「0」であり、第3番目のビットは「1」である。ここで、第1チャンネルの送信信号が、（1, -1, -1, 1）で与えられる符号で符号化されるとは、第1番目のビットである「1」が（1, -1, -1, 1）で与えられる符号で符号化され、第2番目のビットである「-1」が（1, -1, -1, 1）で与えられる符号で符号化され、第3番目のビットである「1」が（1, -1, -1, 1）で与えられる符号で符号化されることを意味する。図示はしていないが、第4番目以降のビットが符号化されることも同様である。
【００６７】
送信信号Dを符号Cで符号化するということは、積D×Cを求めることに相当するから、送信信号の第1番目のビットである「1」は、(Dの第1番目のビット(1))×C(1, -1, -1, 1）＝（1×1, 1×(-1), 1×(-1), 1×1）＝（1, -1, -1, 1）と符号化される。送信信号の第2番目のビットである「-1」は、(Dの第2番目のビット（-1）)×C(1, -1, -1, 1）＝（(-1)×1, (-1)×(-1), (-1)×(-1), (-1)×1）＝（-1, 1, 1, -1）と符号化される。第3番目のビットについても同様である。したがって、図2(A1)に示す第1チャンネルの送信信号が符号化されて得られる符号化送信信号は、上述の説明のように（（1, -1, -1, 1）,（-1, 1, 1, -1）,（1, -1, -1, 1））＝（1, -1, -1, 1、-1, 1, 1, -1, 1, -1, -1, 1,...）となる。
【００６８】
また、図2(B1)に示す第2チャンネルの送信信号が符号（1, 0, 1, 0）を1と-1の2値信号に変換した（1, -1, 1, -1）で符号化する場合も、上記の第1チャンネルの場合と同様である。送信信号の第1番目のビットである「1」は、(Dの第1番目のビット(1))×C（1, -1, 1, -1）＝（1×1, 1×(-1), 1×1, 1×(-1）＝（1, -1, 1, -1）と符号化される。送信信号の第2番目のビットも「1」であるからDの第2番目のビットも（1, -1, 1, -1）と符号化される。
【００６９】
第3番目のビットは「-1」であるから(Dの第3番目のビット(-1))×C（1, -1, 1、-1）＝（(-1)×1, (-1)×(-1), (-1)×1, (-1)×(-1）＝（-1, 1, -1, 1）と符号化される。したがって、図2(B1)に示す第2チャンネルの送信信号が符号化されて得られる符号化送信信号は、上述の説明のように（（1, -1, 1, -1）,（1, -1, 1, -1）,（-1, 1, -1, 1））＝（1, -1, 1, -1, 1, -1, 1, -1, -1, 1, -1, 1,...）となる。
【００７０】
第1チャンネルの符号化送信信号（1, -1, -1, 1, -1, 1, 1, -1, 1, -1, -1, 1,...）と第2チャンネルの符号化送信信号（1, -1, 1, -1, 1, -1, 1, -1, -1, 1, -1, 1,...）との和で与えられる符号分割多重信号は、（1+1, -1-1, -1+1, 1-1, -1+1, 1-1, 1+1、-1-1, 1-1, -1+1, -1-1, 1+1）＝（2, -2, 0, 0, 0, 0, 2, -2, 0, 0, -2, 2）となり、図2(C)にこの符号分割多重信号の時間波形を示す。
【００７１】
図2(C)に示す符号分割多重信号は、例えば、光信号に変換されて光ファイバ伝送路を伝送される。そして、伝送されてきた符号分割多重信号は受信されると、再び電気信号に変換されて復号化されて受信信号が抽出される。したがって、図2(C)に示す符号分割多重信号の時間波形の振幅の絶対値は、光ファイバ伝送中に受ける減衰等が考慮されていないので、本質的な意味を持っていない。したがって、図2(C)に示す符号分割多重信号は、振幅の最大値と最小値の中心を0レベルに設定して、振幅の値を1に規格化して（1, -1, 0, 0, 0, 0, 1, -1, 0, 0, -1, 1）と表現しても、復号化処理の説明には何ら不都合は生じない。
【００７２】
＜復号化処理＞
図3(A)から(D)を参照して符号分割多重信号を復号化する過程について、第1チャンネルを例にとって、説明する。図3(A)及び(B)において、横軸及び縦軸は省略してあるが、横軸は時間軸の方向を示し、縦軸は信号の強度を示している。図3(A)は、アナログマッチドフィルタに入力される符号分割多重信号の時間波形を示す。図3(B)は、アナログマッチドフィルタで復号化されて出力される信号の時間波形を示している。アナログマッチドフィルタから出力される信号は、受信したチャンネルのONUの受信信号成分である自己相関成分と、それ以外の成分である相互相関成分との和となっている。すなわち、相互相関成分は、雑音成分である。
【００７３】
相互相関成分はその形状が極めて複雑であるので、図3(B)では、その最大値と最小値のレベルを、時間軸を挟んで上下に示す破線で示し、その詳細な形状は省略してある。以後、同様の自己相関成分と相互相関成分との和からなる復号化されて出力される信号の時間波形についても、相互相関成分は図3(B)に示したのと同様に、簡略化して示す。
【００７４】
図3(C1)は、判定回路で閾値判定がなされて出力された信号の時間波形を示す。図3(C2)は、図3(C1)に示す信号をラッチするためのクロック信号の時間波形を示す。また、図3(D)は、図3(C1)に示す閾値判定がなされて出力された信号を図3(C2)に示すクロック信号でラッチして得られる信号の時間波形を示す。この図3(D)に示す信号が受信信号である。図3(C1)、(C2)及び(D)の横軸及び縦軸は省略してあるが、横軸の方向が時間軸の方向を示し、縦軸の方向が信号の強度を示してある。また、信号の0レベルを一点破線で示してある。
【００７５】
送信信号を符号化するという意味は、上述したように送信信号Dと符号信号Cとの積D×Cを求めることに相当する。一方、符号化されて送信されてきた符号分割多重信号を受信して、この符号分割多重信号を復号化することは、符号分割多重信号を再度同一の符号で符号化することに対応する。
【００７６】
符号分割多重信号は、第1チャンネルの符号化送信信号（D1×C1）、第2チャンネルの符号化送信信号（D2×C2）、第3チャンネルの符号化送信信号（D3×C3）等、多重される全ての符号化送信信号の和となっている。したがって、符号分割多重信号は、（D1×C1）+（D2×C2）+（D3×C3）+....で表される。この符号分割多重信号を第1チャンネルに割り当てられた符号C1で復号化するとは、{(D1×C1)+(D2×C2)+(D3×C3)+....}×C1を求めること、すなわち符号分割多重信号を符号C1で符号化することに相当する。
【００７７】
すなわち、復号化されて出力される信号の時間波形は、{(D1×C1)+(D2×C2)+(D3×C3)+....}×C1＝(D1×C1)×C1+(D2×C2)×C1+(D3×C3)×C1+....＝D1×C1/2+ (D2×C2×C1) + (D3×C3×C1) + ....を反映した信号である。ここで、C1/2＝1である。なぜならば、同一符号の積であるから、両者の符号を構成するチップは全て同一の値、すなわち「1」あるいは「-1」である。すなわち、C1/2の演算を符号のチップごとに見ると、1×1＝1あるいは(-1)×(-1)＝1と必ず「１」となるからである。したがって、復号化されて出力される信号の時間波形を表す第1項D1×C1/2は、D1となり、第1チャンネルの送信信号を構成する各ビットのパルスD1が再生される。すなわち、この成分がアナログマッチドフィルタで復号化されて出力される信号の、第1チャンネルの送信信号に対する自己相関成分に相当する。
【００７８】
一方、復号化されて出力される信号の時間波形を表す第2項以下の項は、Ci×C1≠1（ここで、i＝2, 3,...である。）であるので、(D2×C2)×C1及び(D3×C3)×C1の項からは、第2、第3チャンネルの送信信号を構成する各ビットのパルスD2及びD3は再生されない。すなわち、これらの成分が復号化されて出力される信号の、第1チャンネルの送信信号に対する相互相関成分に相当する。
【００７９】
図3(B)において、時間軸上に示すパルス成分（図3(B)でP及びQで示してある。）が自己相関成分である。また、相互相関成分は、時間軸を挟んで上下に示す破線の間に収まる雑音成分である。図3(B)では、相互相関成分はその形状が極めて複雑であるので、その最大値と最小値のレベルを、時間軸を挟んで上下に示す破線で示し、その詳細な形状は省略してある。
【００８０】
図3(B)に示すアナログマッチドフィルタで復号化されて出力される信号の時間波形を、判定回路で処理して自己相関成分のみが抽出されて出力された信号が図3(C1)に示されている。図3(C1)に示されている信号が図3(C2)に示されているクロック信号によってラッチされて、図3(D)に示す受信信号が得られる。
【００８１】
次に、判定回路でのラッチ処理の内容を、図3(C1)、(C2)及び(D)を参照して説明する。ラッチ処理を行うためのラッチ回路には、周知のDフリップフロップ回路等を利用することができるので、ラッチ回路そのものの説明は省略する。
【００８２】
図3(C1)に示す時間波形は、後述するように判定回路によって、図3(B)に示す、復号化されて出力された信号を処理して生成される。すなわち、閾値処理回路は、図3(B)に示すアナログ復号信号を、図3(C1)に示すデジタル復号信号に変換する役割を果たす。したがって、図3(C1)に示す時間波形は、図3(B)に示す復号化されて出力された信号の自己相関成分に対応して矩形波（矩形パルス）が現れるのが特徴である。この矩形パルスの振幅の大きさは、閾値処理回路によって規定され、図3(C1)に現れている矩形パルス全ての振幅の大きさは一定である。図3(C1)ではこの矩形パルスの一例を、a、bをそれぞれ付した2本の下向きの矢印で挟んで示してある。閾値処理回路には、周知のコンパレータから好適なものが適宜選択されて利用される。
【００８３】
図3(C1)に示すデジタル復号信号と図3(C2)に示すクロック信号とが、ラッチ回路として機能するDフリップフロップ回路に入力されると、次のような処理が行われて、図3(D)に示す受信信号が得られる。
【００８４】
図3(C2)に示すクロック信号の立ち上がりの瞬間（例えば、図3(C2)にXと示してある瞬間）が、デジタル復号信号の自己相関成分のピークに対応する矩形パルス（例えば、図3(C2)にa、bをそれぞれ付した2本の下向きの矢印で挟んで示してある。）が存在している場合には、Dフリップフロップ回路の出力端子から「1」に相当する強度の信号が出力され始める。そして、再びクロック信号の次の立ち上がりの瞬間（図3(C2)にYと示してある瞬間）まで、Dフリップフロップ回路の出力端子から「1」に相当する強度の信号が出力され続け、この瞬間にDフリップフロップ回路の出力端子から「-1」に相当する強度の信号に変化する。
【００８５】
同様に、次にDフリップフロップ回路の出力端子から「1」に相当する強度の信号が出力され始めるのは、図3(C2)にZと示すクロック信号の立ち上がりの瞬間である。そして、Dフリップフロップ回路の出力端子からの出力信号が「-1」に相当する強度の信号に変化するのは、再びクロック信号が立ち上がる瞬間である（この瞬間は、図3(C2)から外れている。）。
【００８６】
以上説明したように、デジタル復号信号の自己相関成分のピークに対応する矩形パルスの存在時間内に、クロック信号の立ち上がり信号がDフリップフロップ回路に入力されると、図3(D)に示す受信信号の「1」に相当する強度の矩形パルスが生成される。一方、デジタル復号信号の自己相関成分のピークに対応する矩形パルスの存在時間外に、クロック信号の立ち上がり信号がDフリップフロップ回路に入力された場合には、Dフリップフロップ回路の出力端子からは「-1」に相当する信号が出力されたままとなる。
【００８７】
このように、クロック信号の立ち上がりの瞬間にデジタル復号信号の自己相関成分のピークに対応する矩形パルスが存在するか否かに対応して、Dフリップフロップ回路の出力端子からは「1」に相当する信号が出力されたり、「-1」に相当する信号が出力されたりする。このことによって、受信信号が再生される。図3(D)に示す受信信号は、図2(A1)に示す送信信号（1, -1, 1,...）の一部である（1, -1, 1,...）の部分が再生されたものとなっている。図3(D)で（1, -1, 1,...）に相当する部分を明示するために、信号の値である「1」及び「-1」を括弧で括って示してある。
【００８８】
上述の説明から明らかなように、クロック信号の立ち上がりの瞬間にデジタル復号信号の自己相関成分のピークに対応する矩形パルスが存在していなければ、図3(D)に示す受信信号を生成することができない。したがって、必ず図3(C1)に示すデジタル復号信号と図3(C2)に示すクロック信号との時間軸上での相対的な位置関係を調整する必要がある。この調整は、図3(C1)に示す信号をラッチするためのクロック信号に対して、遅延時間を調整することで実現できる。
【００８９】
＜アナログマッチドフィルタ＞
図4(A)及び(B)を参照して、アナログマッチドフィルタの構成及びその動作について説明する。図4(A)及び(B)は、アナログマッチドフィルタの概略的ブロック構成図である。図4(A)は、第1チャンネルの信号を復号化するためのアナログマッチドフィルタの回路であり、(B)は、第2チャンネルの信号を復号化するためのアナログマッチドフィルタの回路である。ここでは、1チャンネルに対して1つのアナログマッチドフィルタを用いて復号化する、従来の復号方法を説明する。
【００９０】
アナログマッチドフィルタは、アナログシフトレジスタ140と、プラス信号用加算器142と、マイナス信号用加算器144と、このプラス信号用加算器142及びマイナス信号用加算器144からそれぞれ出力された出力信号を加算するアナログ加算器146と、ローパスフィルタ148とを具えている。プラス信号用加算器142及びマイナス信号用加算器144は、それぞれ増幅器150及び反転増幅器152を具えている。増幅器150及び反転増幅器152は、その周辺回路を省略して示してある。
【００９１】
データ入力と示す入力端子には、符号分割多重信号が入力される。また、クロック入力と示す入力端子には、送信信号の伝送レート周波数のクロック信号が入力される。
【００９２】
図4(A)に示すアナログマッチドフィルタは、数列（1, 0, 0, 1）で与えられる符号によって復号化することを想定して設計されている。すなわち、数列（1, 0, 0, 1）で与えられる符号は、「1」と「-1」の2値表示すると数列（1, -1, -1, 1）で与えられる符号といってもよい。
【００９３】
ここでは、簡単のために、まず符号分割多重信号のうち、第1チャンネルの成分のみを取り上げて、説明する。符号分割多重信号には、第2チャンネルの符号化された送信信号も混入しているが、これは、第1チャンネルに割り当てられた符号とは別の符号で符号化されているので、再生されない。
【００９４】
図2(A2)に示された第1チャンネルの符号化送信信号が、アナログマッチドフィルタによって、図2(A1)に示された時間波形を持つ第1チャンネルの送信信号と同一の時間波形である受信信号として再生されることについて説明する。
【００９５】
アナログシフトレジスタ140としては、4段（入力側から順に1, 2, 3, 4と示してある。）の電荷結合型素子CCD（Charge Coupled Device）によって形成されるシフトレジスタ（以後、「CCDシフトレジスタ」という。）が使われる。すなわち、アナログシフトレジスタ140は、4ビットのCCDシフトレジスタである。ここでは、チップ数が4の符号（符号長が4である符号）によって符号化する場合を想定しているので、4段のCCDシフトレジスタが使われる。実際には、チップ数が16あるいは32の符号等、符号長が長い符号が使われるので、16あるいは32段のCCDシフトレジスタ等段数の多いCCDシフトレジスタが使われるが、以下に説明する原理は同様である。
【００９６】
アナログシフトレジスタ140のクロック入力端子には、伝送レート周波数のクロック信号が入力される。また、アナログシフトレジスタ140のデータ入力端子には、符号分割多重信号（図2(A2)に示す符号化送信信号）が入力される。図4(A)及び(B)に示すアナログシフトレジスタ140の第1段の入力端子をD1、出力端子をQ1、と示してある。また、第2、第3及び第4段の入力端子を、それぞれD2、D3、D4と示し、出力端子を、それぞれQ2、Q3、Q4と示してある。アナログシフトレジスタ140のデータ入力端子は、第1段の入力端子D1に接続されている。
【００９７】
図4(A)を参照して、符号（1, -1, -1, 1）で符号化された第1チャンネルの符号分割多重信号が復号化される原理を説明する。
【００９８】
まず、アナログシフトレジスタ140の第１段のデータ入力端子D1に、符号分割多重信号、すなわち、ここでは、図2(A2)に示された第1チャンネルの符号化送信信号の「1」（図2(A2)のCS1と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「1」が出力される。次に、第１段のデータ入力端子D1に第1チャンネルの符号化送信信号の「-1」（図2(A2)のCS2と示された時間スロットが−1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「-1」が出力され第2段の出力端子Q2からは「1」が出力される。このように次々とCS3と示された時間スロット、CS4と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【００９９】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4の出力端子からの出力値（Q1、Q2、Q3、Q4）は、（1,-1,-1, 1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、アナログシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【０１００】
位置Fの電圧値と位置Iの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Fの電圧値と位置Iの電圧値との和に相当する信号となって出力される。一方、位置Gの電圧値と位置Hの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Gの電圧値と位置Hの電圧値との和に相当する電圧値（負の値である。）が正の電圧値に変換されて出力される。
【０１０１】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて、ローパスフィルタ148に入力される。
【０１０２】
ローパスフィルタ148は、アナログ加算器146から出力される信号のうち、ベースレート周波数の信号を濾しとって、高周波の雑音成分を遮断する役割を果たす。
【０１０３】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）となるので、電気信号合波器154では、F及びIの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、G及びHの位置での電位である電位-1と電位−1とが入力されて、電位−2となって反転増幅器152に入力される。
【０１０４】
したがって、増幅器150からは電位2に比例する電位（ここでは、簡単のため増幅率を1とする。）の信号が出力され、反転増幅器152からは、電位-2が反転（ここでは、簡単のため増幅率を-1とする。）された電位2の信号が出力され、両者はアナログ加算器146で合波されて、電位4である信号として、ローパスフィルタ148のデータ出力端子から出力される。
【０１０５】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（1, -1, -1, 1）となるのは、CS9からCS12までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様にローパスフィルタ148のデータ出力端子から、電位4である信号が出力される。
【０１０６】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）とは異なる出力となっているときは、アナログシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。これは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1,-1, -1, 1）とは異なる、例えば（-1, -1, 1, 1）等の状態となる場合を、上述の説明と同様に検討すれば明らかである。
【０１０７】
次に、図4(B)を参照して、符号（1, -1, 1, -1）で符号化された第2チャンネルの符号分割多重信号が復号化される原理を説明する。図4(A)に示したアナログマッチドフィルタと図4(B)に示すアナログマッチドフィルタとの相違は、増幅器150と反転増幅器152に入力する信号を、F、G、H、Iのいずれの位置から取り出すかの相違である。図4(A)に示したアナログマッチドフィルタでは、増幅器150への入力信号をF及びIの位置から取り出し、反転増幅器152への入力信号をG及びHの位置から取り出している。これに対して、図4(B)に示したアナログマッチドフィルタでは、増幅器150への入力信号をG及びIの位置から取り出し、反転増幅器152への入力信号をF及びHの位置から取り出している。このように、増幅器150と反転増幅器152に入力する信号をF、G、H、Iのいずれから取り出すかによって、符号長が4である任意の符号を設定することができる。
【０１０８】
符号分割多重信号には、第2チャンネル以外のチャンネルの符号化された送信信号も混入しているが、これらは、第2チャンネルに割り当てられた符号とは別の符号で符号化されているので、再生されない。
【０１０９】
図2(B2)に示された第2チャンネルの符号化送信信号が、アナログマッチドフィルタによって、図2(B1)に示された時間波形を持つ第2チャンネルの送信信号と同一の時間波形である受信信号として再生されることについて説明する。図4(B)に示したアナログマッチドフィルタにおいても、復号化の動作は基本的に図4(A)に示したアナログマッチドフィルタと同様である。
【０１１０】
まず、アナログシフトレジスタ140の第１段のデータ入力端子D1に、符号分割多重信号、すなわち、ここでは、図2(B2)に示された第2チャンネルの符号化送信信号の「1」（図2(B2)のCS1と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「1」が出力される。次に、第１段のデータ入力端子D1に第2チャンネルの符号化送信信号の「-1」（図2(B2)のCS2と示された時間スロットが−1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「-1」が出力され第2段の出力端子Q2からは「1」が出力される。このように次々とCS3と示された時間スロット、CS4と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【０１１１】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4からの出力値（Q1, Q2, Q3, Q4）は、（-1, 1, -1, 1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、アナログシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【０１１２】
位置Gの電圧値と位置Iの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Gの電圧値と位置Iの電圧値との和に相当する信号となって出力される。一方、位置Fの電圧値と位置Hの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Fの電圧値と位置Hの電圧値との和に相当する電圧値（負の値である。）を正の電圧値に変換されて出力される。
【０１１３】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて、ローパスフィルタ148に入力される。
【０１１４】
符号化送信信号の、ちょうどCS1からCS4までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（-1, 1, -1, 1）となるので、電気信号合波器154では、G及びIの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、F及びHの位置での電位である電位-1と電位−1とが入力されて、電位−2となって反転増幅器152に入力される。
【０１１５】
したがって、増幅器150からは電位2に比例する電位の信号が出力され、反転増幅器152からは、電位-2が反転された電位2の信号が出力され、両者はアナログ加算器146で合波されて、電位4である信号として、ローパスフィルタ148を介して、アナログシフトレジスタ140のデータ出力端子から出力される。
【０１１６】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, -1, 1）となるのは、CS5からCS8までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様にアナログシフトレジスタ140のデータ出力端子から、電位4である信号が出力される。
【０１１７】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（-1, 1, -1, 1）とは異なる出力となっているときは、アナログシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。
【０１１８】
以上説明したように、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が、設定された符号と一致した場合のみ、アナログシフトレジスタ140のデータ出力端子から、電位4である信号が出力される。これが、自己相関成分に相当する信号である。例えば、図3(B)に示した、第1チャンネルの符号化送信信号を復号化されて得られた信号の時間波形では、P及びQとして示されているピークは、アナログシフトレジスタ140のデータ出力端子から、電位4である信号が出力された瞬間に現れたピークである。
【０１１９】
＜判定回路＞
図5(A)から(C)を参照して、アナログマッチドフィルタから出力された信号を判定処理する判定回路の構成及びその動作について説明する。図5(A)は、判定回路の概略的ブロック構成図であり、図5(B)は、アナログマッチドフィルタから出力された復号化された信号の時間波形を示している。また、図5(C)は、閾値判定がなされて出力された信号の時間波形を示している。図5(B)及び(C)において、横軸の方向は時間を任意スケールで示し、縦軸は省略してあるが縦軸方向に信号強度を任意スケールで示してある。
【０１２０】
図5(B)に示す時間波形は、図3(B)に示した、アナログマッチドフィルタで復号化されて出力される信号の時間波形に相当する。図5(B)と図3(B)とは、見かけ上異なるが、それぞれの図は説明の便宜のために抽象化して示しており、現実の信号の時間波形は、図5(B)に近い。
【０１２１】
判定回路は、コンパレータ86とDフリップフロップ回路88とを具えて構成される。判定回路のアナログデータ入力端子からコンパレータ86の入力端子(IN)に図5(B)に示すアナログマッチドフィルタから出力された復号化された信号を入力する。一方閾値レベル入力端子(REF)からは、閾値として設定する電位の信号を入力する。この電位は、図5(B)に閾値と表記されている電位に相当する。
【０１２２】
コンパレータ86の出力端子(OUT)からは、入力端子(IN)から入力された信号のレベルが閾値を超えている場合には、1に相当する電位の信号が出力される。一方入力端子(IN)から入力された信号のレベルが閾値を下回っている場合には、0に相当する電位の信号が出力される。したがって、コンパレータ86の出力端子（OUT）から出力される信号の時間波形は、図5(C)に示す時間波形となる。図5(C)に示す時間波形が、上述した図3(C1)に示した時間波形と対応する。
【０１２３】
図5(C)に示す時間波形の信号が、Dフリップフロップ回路88の入力端子(D)に入力される。一方Dフリップフロップ回路88のクロック信号入力端子(CLK)には、クロック信号が入力される。クロック信号入力端子(CLK)に入力されるクロック信号は、図3(C2)に示すクロック信号である。すなわち、このクロック信号によって、入力端子(D)に入力される閾値判定がなされて出力された信号をラッチすることになる。ラッチ動作の原理については既に説明したので、ここでは繰り返さない。
【０１２４】
図3(C1)では、矩形パルスの幅を等しく表してあるが、実際には、図5(C)に示す時間波形のように、矩形パルスの幅は等しくない。しかしながら、この矩形パルスの幅の範囲内に、クロック信号の立ち上がりの瞬間が含まれればよいので、この矩形パルスの幅は、必ずしも等しい必要はない。ただし、クロック信号入力端子(CLK)に入力されるクロック信号の立ち上がりの瞬間が、図5(C)に示す矩形パルスの幅（W1及びW2）の範囲内に収まるように、遅延回路等によってクロック信号の時間軸上での位置を調整する必要がある。
【０１２５】
このように、判定回路によって、閾値判定処理が行われ、判定回路に入力される信号の強度が閾値レベルを超えている時間帯をレベル1とし、信号の強度が閾値レベルを下回っている時間帯をレベル0とする信号として出力される。この判定回路が、後述する第1及び第2の実施形態の並列型復号器の判定部に具えられており、復号信号の生成に利用される。
【０１２６】
＜第1の実施形態の並列型復号器＞
図6及び図7を参照して、第1の実施形態の並列型復号器の構成及びその動作について説明する。
【０１２７】
［構成］
図6は、第1の実施形態の並列型復号器の概略的ブロック構成図である。第1の実施形態の並列型復号器90は、制御信号を生成して出力する制御信号生成部174と、入力電気信号195を復号化して出力する復号部164とを具えて構成される。
【０１２８】
外部から入力される符号化された光パルス信号159は、O/E変換器160に入力されて入力電気信号161に変換されて出力される。入力電気信号161は分岐器162で入力電気信号163-1と入力電気信号163-2とに分岐される。入力電気信号163-1は、AGC素子 194で復号部164において復号化処理がされるために十分な強度まで増幅されて入力電気信号195として生成されて、復号部164に入力される。一方、入力電気信号163-2は、制御信号生成部174に入力される。
【０１２９】
入力電気信号195は、分岐器166に入力されて、第1入力電気信号167-1と第2入力電気信号167-2とに分岐される。第1入力電気信号167-1は、入力電気信号遅延回路168に入力されて、符号のチップ周期に等しい時間遅延が与えられて遅延第1入力電気信号169として生成されて出力される。遅延第1入力電気信号169は、第1マッチドフィルタ170に入力され、相関処理されて第1相関信号171として生成されて出力される。一方、第2入力電気信号167-2は、第2マッチドフィルタ172に入力され、相関処理されて第2相関信号173として生成されて出力される。
【０１３０】
以後、マッチドフィルタ（Matched Filter）及びアナログマッチドフィルタ（Analog Matched Filter）を、それぞれMF及びAMFと略記することもある。
【０１３１】
第1相関信号171及び第2相関信号173は、判定部176に入力され、判定部176の合成回路178-1によって合成信号179が生成されて出力される。合成信号179は、判定回路178-2に入力されて、閾値判定が行われ、復号信号197が生成されて判定部176から出力される。判定回路178-2において、閾値判定動作が実行されるために、分周器184から供給されるベースレートクロック信号185が使われる。
【０１３２】
第1 MF 170及び第2 MF 172が、AMFを利用して構成されている場合は、合成回路178-1にはアナログ加算器が利用される。また、第1 MF 170及び第2 MF 172が、デジタルMF を利用して構成されている場合は、論理積回路、すなわちAND回路が利用される。
【０１３３】
制御信号生成部174は、クロック信号抽出器180、1/2分周器182、及び分周器184を具えて構成されている。入力電気信号163-2は、クロック信号抽出器180に入力される。クロック信号抽出器180からは、符号拡散レートに相当する周波数のクロック信号181が生成されて出力される。クロック信号181は、1/2分周器182に入力される。1/2分周器182からは、符号拡散レートの周波数の1/2の周波数の1/2分周クロック信号183-1及び183-2が生成されて出力される。
【０１３４】
1/2分周クロック信号183-1は、分岐器186で、1/2分周クロック信号187-1と187-2とに分岐される。1/2分周クロック信号187-1及び187-2は、それぞれ第1 MF 170及び第2 MF 172に入力される。また、1/2分周クロック信号183-2は、分周器184に入力されて、伝送レート（ベースレート）の周波数のクロック信号である、ベースレートクロック信号185に変換されて出力される。ベースレートクロック信号185は、判定回路178-2に入力される。
【０１３５】
分周器184は、1/2分周器182から供給される1/2の周波数の1/2分周クロック信号183-2を分周して、ベースレートの周波数まで周波数を低減する。例えば、符号拡散レートに相当する周波数が、伝送レートの周波数の2N倍である場合、符号拡散レートの周波数の1/2の周波数は、伝送レートの周波数の2N-1倍となる。ここで、Nは2以上の整数である。この場合、1/2分周器182として1/2分周器を利用すればよく、分周器184としては、1/2N分周器を利用すればよい。例えば、符号長が8である符号で符号拡散された入力電気信号に対応する場合を想定すると、2N＝8であるから、N＝3であり、1/2分周器182として1/2分周器を利用すればよく、分周器184としては、1/23-1分周器（＝1/4分周器）を利用すればよい。
【０１３６】
［動作］
図7(A)〜(G)を参照して、第1の実施形態の並列型復号器90の動作について説明する。図7(A)〜(G)は、第1の実施形態の並列型復号器90の動作の説明に供するタイミングチャートである。説明の便宜上、図7(A)〜(G)では、伝送信号は（1, 1, 0,...）であると想定してある。従って、この伝送信号をを1と-1の2値信号に変換すると（1, 1, -1,...）となる。また、伝送信号（1, 1, 0,...）が、符号長が8である（1, 0, 0, 1, 0, 1, 1, 0）で与えられる符号、すなわち、（1, -1, -1, 1, -1, 1, 1, -1）によって符号化されて伝送されているものと想定してある。すなわち、上述した従来例に基づく1台のAMFの動作説明において想定した符号長4の符号に対して、ここでは、2倍の符号長である符号長が8である符号を想定してある。
【０１３７】
外部から第1の実施形態の並列型復号器90の入力の前段に具えられているO/E変換器160に入力される光パルス信号159は、伝送信号（1, 1, 0,...）が符号（1, 0, 0, 1, 0, 1, 1, 0）によって符号化された光パルス信号である。すなわち、光パルスの存在を「1」で与えられるチップに対応させ、光パルスの不存在を「0」で与えられるチップに対応させる、光チップパルス列として受信されることになる。
【０１３８】
上述の伝送信号及び符号は、説明の便宜のために具体的な例として、仮に想定したものであり、以下の説明は、これらの具体的条件に限らず成立することは明らかである。
【０１３９】
図7(A)〜(G)において、最上段に示す(A)から最下段に示す(G)までに示す時間波形は、それぞれ次の通りである。ここで、それぞれの時間波形は、1と-1の2値信号で示してある。
【０１４０】
図7(A)に示す時間波形は、符号化される前の伝送信号（1, 1, -1,...）の時間波形である。伝送信号の「1」を示すビットに対してはパルスが存在することに対応させ、伝送信号の「-1」を示すビットに対してはパルスが存在しないことに対応させてある。
【０１４１】
図7(B)に示す時間波形は、伝送信号（1, 1, -1,...）を（1, -1, -1, 1, -1, 1, 1, -1）で与えられる符号によって符号化された伝送信号の時間波形である。従って、図7(B)に示す時間波形は、（1, -1, -1, 1, -1, 1, 1, -1）で与えられる符号列を示す矩形パルス列が、1周期として繰り返し現れている。この1周期分が、符号化される前の伝送信号（1, 1, 0,...）の1ビット分に対応する。すなわち、伝送信号の「1」に当たるビットについては、（1, -1, -1, 1, -1, 1, 1, -1）と符号化されている。また、伝送信号の「-1」に当たるビットについては、（-1, 1, 1, -1, 1, -1, -1, 1）と符号化されている。
【０１４２】
従って、図7(B)に示す時間波形には、（1, -1, -1, 1, -1, 1, 1, -1）で与えられる符号列を示す矩形パルス列が、1周期として現れている。この1周期分が、符号化される前の伝送信号（1, 1, -1,...）の1ビット分に対応する。すなわち、符号化される前の伝送信号の1ビットの時間スロットに、符号長8に対応して、チップパルス8個分が収まっている。
【０１４３】
図7(C-1)に示す時間波形は、遅延第1入力電気信号169の時間波形を示し、図7(C-2)に示す時間波形は、第2入力電気信号167-2の時間波形を示している。遅延第1入力電気信号169は、入力電気信号遅延回路168に入力される第1入力電気信号167-1に、符号のチップ周期に等しい時間遅延が与えられて生成された信号である。符号のチップ周期に等しい時間遅延を与えるとは、時間軸上で時間波形を左向きに符号のチップ周期に相当する時間幅だけずらすことに相当する。
【０１４４】
従って、遅延第1入力電気信号169は第2入力電気信号167-2に対して、符号のチップ周期に等しい時間遅延が含まれるので、遅延第1入力電気信号169の時間波形に対して、第2入力電気信号167-2の時間波形は、左向きに符号のチップ周期に相当する時間幅だけずれて示してある。ここでは、便宜上、図7(B)に示す時間波形である符号化された伝送信号の時間波形と、図7(C-1)に示す時間波形とを時間軸を一致させて示してある。従って、図7(B)に示す時間波形と図7(C-1)に示す時間波形とは同一の図である。
【０１４５】
図7(D)に示す時間波形は、第1 MF 170及び第2 MF 172に、それぞれ供給される1/2分周クロック信号187-1及び187-2の時間波形を示している。以後、1/2分周クロック信号187-1及び187-2の何れをも指す場合は、単に1/2分周クロック信号ということもある。1/2分周クロック信号の周波数は、符号拡散レートの周波数の1/2倍である。すなわち、1/2分周クロック信号の周期は、符号拡散周期の2倍である。これは、図7(B)に示す時間波形である符号化された伝送信号の時間波形1ビット分に相当する時間幅に対して、図7(D)に示す時間波形である1/2分周クロック信号の1周期分に相当する時間幅が2倍であることから明らかである。
【０１４６】
符号化された伝送信号の時間波形1ビット分に相当する時間幅は、図7(B)において、縦方向の平行線で囲まれる1ブロック分であるのに対して、1/2分周クロック信号の1周期分に相当する時間幅は、図7(D)において、縦方向の平行線で囲まれる1ブロック分となっている。すなわち、符号化された伝送信号の時間波形1ビットは、「1」あるいは「-1」であり、「1」あるいは「-1」の何れであるかを示すために必要とされる時間幅は、縦方向の平行線で囲まれる1ブロック分である。これに対して、図7(D)において、1/2分周クロック信号の1周期は、信号レベルが「1」である部分とそれに続く信号レベルが「-1」である部分との両方によって構成されるから、1周期の占める時間幅は、縦方向の平行線で囲まれる2ブロック分である。
【０１４７】
図7(E)に示す時間波形は、第1 MF 170から出力される第1相関信号171の時間波形である。図7(C-1)に示す遅延第1入力電気信号169の時間波形と、図7(D)に示す1/2分周クロック信号の時間波形を参照して、図7(E)に示す第1相関信号171の時間波形が生成されるメカニズムを説明する。
【０１４８】
遅延第1入力電気信号169は、1/2分周クロック信号によって、1/2分周クロック信号の立ち上がり時点（図7(Dに示す時間波形において上向きの矢印が示されている時点)での値がラッチされる。1/2分周クロック信号のPで示す時点では、遅延第1入力電気信号169の値は「1」となっているので、まず「1」がラッチされる。次に1/2分周クロック信号のQで示す時点では、遅延第1入力電気信号169の値は「-1」となっているので「-1」がラッチされる。同様に、Rで示す時点では「-1」が、Sで示す時点では「1」がラッチされる。従って、符号（1, -1, -1, 1）によって相関されて、図7(E)に示す時間波形において「a1」と示す1つのパルスが第1相関信号171として生成される。同様に「a2」と示す1つのパルスが生成される。これら「a1」及び「a2」で示すパルスが第1相関信号171を構成するパルスである。
【０１４９】
ここで、第1 MF 170において実行された復号化処理の内容を整理すると以下のとおりとなる。データ信号（1, 1, -1,...）が符号（1, -1, -1, 1, -1, 1, 1, -1）によって符号化された遅延第1入力電気信号169が第1 MF 170に入力され、1/2分周クロック信号によってラッチされ、第1相関信号171が生成されて出力される。このとき、データ信号の最初のビットである「1」が符号化された電気信号の部分を見ると（1, -1, -1, 1, -1, 1, 1, -1）で表されるチップパルス列となっている。この奇数番目のチップが1/2分周クロック信号によってラッチされて取り出されて、図7(E)に示す時間波形において「a1」と示す第1相関信号171の1つのパルスが生成される。
【０１５０】
奇数番目のチップだけがラッチされて取り出されるのは、1/2分周クロック信号の一周期内に、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）の2つ分のチップパルスが含まれており、そのうちの奇数番目のチップパルスが時間軸上で存在するときに同期して1/2分周クロック信号の立ち上がり時間が一致するからである。
【０１５１】
すなわち、1/2分周クロック信号の一周期内に含まれるチップパルスを「/」で区切って上述のチップパルス列を示すと、（1, -1,/-1, 1,/-1, 1,/1, -1）となり、それぞれ区切られたチップパルスの左側に位置するチップパルス（奇数番目のチップパルス）だけがラッチされ、偶数番目のチップパルスはラッチされない。
【０１５２】
図7(E)に示す時間波形において「a2」と示す2つ目のパルスも同様である。「a2」と示されているパルスは、第1 MF 170において、データ信号の2番目のビットである「1」が符号化された電気信号の部分を形成するチップパルス列（1, -1, -1, 1, -1, 1, 1, -1）から奇数番目のチップだけがラッチされて取り出され生成されたパルスである。
【０１５３】
上述したことを見やすく整理すると、図7(E)に示す時間波形において「a1」及び「a2」と示すパルスは、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）＝（C1, C2, C3, C4, C5, C6, C7, C8）＝（C1, C2,/C3, C4,/C5, C6,/C7, C8）の、奇数番目のチップパルス（C1, C3, C5, C7）だけがラッチされて、生成されたパルスであるといえる。
【０１５４】
図7(F)に示す時間波形は、第2 MF 172から出力される第2相関信号173の時間波形である。図7(C-2)に示す第2入力電気信号167-2の時間波形と、図7(D)に示す1/2分周クロック信号の時間波形を参照して、図7(F)に示す第2相関信号173の時間波形が生成されるメカニズムを説明する。
【０１５５】
第2入力電気信号167-2は、1/2分周クロック信号によって、1/2分周クロック信号の立ち上がり時点（図7(D)に示す時間波形において上向きの矢印が示されている時点)での値がラッチされる。1/2分周クロック信号のPで示す時点では、第2入力電気信号167-2の値は「-1」となっているので、まず「-1」がラッチされる。次に1/2分周クロック信号のQで示す時点では、第2入力電気信号167-2の値は「1」となっているので「1」がラッチされる。同様に、Rで示す時点では「1」が、Sで示す時点では「-1」がラッチされる。従って、符号（-1, 1, 1, -1）によって相関されて、図7(F)に示す時間波形において「b1」と示す1つのパルスが生成される。同様に「b2」と示す1つのパルスが生成される。これら「b1」及び「b2」で示すパルスが第2相関信号173を構成するパルスである。
【０１５６】
第2 MF 172から出力される第2相関信号173の時間波形を形成する「b1」及び
「b2」で示すパルスは、上述の第1 MF 170から出力される第1相関信号171のパルスと異なり、偶数番目のチップだけがラッチされて取り出されて生成されたパルスである。これは、第1 MF 170に入力される遅延第1入力電気信号169が、第2 MF 172に入力される第2入力電気信号167-2に比べて、符号のチップ周期の等しい時間遅延が与えられているためである。すなわち、第2入力電気信号167-2は、遅延第1入力電気信号169にくらべて符号のチップ周期に相当する時間だけその位相が進んでいるからである。
【０１５７】
そのため、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）の2つ分のチップパルスが1/2分周クロック信号の一周期内に含まれていることは共通するが、そのうちの偶数番目のチップパルスが時間軸上で存在するときに同期して1/2分周クロック信号の立ち上がり時間が一致する。すなわち、今度は、1/2分周クロック信号の一周期内に含まれるチップパルスを「/」で区切って上述のチップパルス列を示すと、（1, -1,/-1, 1,/-1, 1,/1, -1）となり、区切られたチップパルスの右側に位置するチップパルス（偶数番目のチップパルス）だけがラッチされ、奇数番目のチップパルスはラッチされない。
【０１５８】
上述したことを見やすく整理すると、図7(F)に示す時間波形において「b1」及び「b2」と示すパルスは、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）＝（C1, C2, C3, C4, C5, C6, C7, C8）＝（C1, C2,/C3, C4,/C5, C6,/C7, C8）の、偶数番目のチップパルス（C2, C4, C6, C8）だけがラッチされて、生成されたパルスであるといえる。
【０１５９】
第1相関信号171及び第2相関信号173は、それぞれ第1 MF 170及び第2 MF 172から出力されて、判定部176に入力される。
【０１６０】
以上説明した様に、第1 MF 170では、符号（C1, C3, C5, C7）に基づいて相関処理が行われ、第2 MF 172では、符号（C2, C4, C6, C8）に基づいて相関処理が行われている。したがって、入力電気信号195の符号化に使われた符号（C1, C2, C3, C4, C5, C6, C7, C8）の符号長の1/2の符号長の符号に基づいて第1 MF 170及び第2 MF 172で相関処理が行われる。
【０１６１】
図7(G)に示す時間波形は、判定部176から出力される復号信号197の時間波形を示している。図7(A)に示す符号化される前の伝送信号時間波形は、NRZ (Non-Return to Zero)フォーマットの信号であるのに対して、図7(G)に示す復号信号197の時間波形は、RZ (Return to Zero)フォーマットの信号であるとの相違はあるが、図7(G)に示す復号信号197は、図7(A)に示す符号化される前の伝送信号である、2値デジタル信号である伝送信号（1, 1, -1, ...）が復号化されたものであることが分かる。
【０１６２】
＜第1及び第2AMFによる復号化処理＞
図8を参照して、第1 MF 170、第2 MF 172及び判定部176の具体的な構成、及び第1及び第2AMFによる復号化処理について説明する。ここでは、上述したように、第1 MF 170及び第2 MF 172としてAMFを利用するものとして説明する。図8は、第1の実施形態の並列型復号器90の第1 MF、第2 MF及び判定部の概略的なブロック構成図である。
【０１６３】
図8に示す第1 MF 170及び第2 MF 172は、それぞれ図4(A)及び(B)に示す第1チャンネルの信号を復号化するためのAMF、及び第2チャンネルの信号を復号化するためのAMFと対応している。すなわち、従来は、1チャンネル分の信号を復号するのに、1つのAMFが使われているのに対して、この並列型復号器90は、1チャンネル分の信号を復号化するのに、2つのAMFが使われていることが特徴である。
【０１６４】
このように、この並列型復号器90は、1チャンネル分の信号を2分岐して、2つのAMFに復号処理を分割することによって、入力信号のビットレートの半分の動作速度で、入力信号を復号化することを可能としている。すなわち、2つのAMFを用いることによって、この並列型復号器90は、入力信号のビットレートの半分の周期の低速クロック信号に同期させた相関処理を行うことによって、入力信号を復号化することを可能にしている。
【０１６５】
第1 MF 170は、従来例の復号器の説明に供するために図4(A)に示した第1チャンネルの信号を復号化するためのMF回路と同様の回路である。ただし、第1 MF 170に設定されている復号化のための符号は、符号（1, 0, 0, 1, 0, 1, 1, 0）とは異なり、図7(C-1)に示した遅延第1入力電気信号169を復号化するための符号（1, -1, -1, 1）である。図4(A)を参照して説明した復号器においては、第1チャンネルの入力信号を符号化するために用いた符号が、符号長が4である（1, -1, -1, 1）であったので、同じく図7(C-1)に示した遅延第1入力電気信号169を復号化するための符号（1, -1, -1, 1）と、たまたま一致するが、装置としての意味合いは全く異なる。
【０１６６】
一方、第2 MF 172は、従来例の復号器の説明に供するために図4(B)に示した第2チャンネルの信号を復号化するためのMF回路と同様の回路である。ただし、第2 MF 172に設定されている復号化のための符号は、図4(B)に示した入力信号を符号化した符号（1, -1, 1, -1）とは異なり、図7(C-2)に示した第2入力電気信号167-2を復号化するための符号（-1, 1, 1, -1）である。図4(B)を参照して説明した復号器においては、第2チャンネルの入力信号を符号化するために用いた符号が、符号長が4である（1, -1, 1, -1）であったので、第2入力電気信号167-2を復号化するための符号（-1, 1, 1, -1）とは異なっている。
【０１６７】
図8において、第1 MF 170のQと示す入力端子には、遅延第1入力電気信号169が入力される。また、Rと示す入力端子には、1/2分周クロック信号187-1が入力される。
【０１６８】
図7(C-1)に示された遅延第1入力電気信号169が、第1 MF 170によって、符号(1, -1, -1, 1)で相関されて、第1相関信号171が生成される過程を説明する。
【０１６９】
アナログシフトレジスタ140のクロック入力端子Rには、上述したように、1/2分周クロック信号187-1（図7(D)に示す）が入力される。また、アナログシフトレジスタ140のデータ入力端子Qには、遅延第1入力電気信号169（図7(C-1)に示す）が入力される。
【０１７０】
まず、アナログシフトレジスタ140の第１段のデータ入力端子D1に、遅延第1入力電気信号169の「1」（図7(C-1)のS1と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「1」が出力される。次に、第１段のデータ入力端子D1に遅延第1入力電気信号174の「-1」（図7(C-1)）のS3と示された時間スロットが−1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「-1」が出力され第2段の出力端子Q2からは「1」が出力される。このように次々とS5と示された時間スロット、S7と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【０１７１】
遅延第1入力電気信号169の、ちょうどS1からS7までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子D1から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4からの出力値（Q1、Q2、Q3、Q4）は、（1,-1,-1, 1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、アナログシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【０１７２】
位置Fの電圧値と位置Iの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Fの電圧値と位置Iの電圧値との和に相当する信号となって出力される。一方、位置Gの電圧値と位置Hの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Gの電圧値と位置Hの電圧値との和に相当する電圧値（負の値である。）が正の電圧値に変換されて出力される。
【０１７３】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて、合成回路178-1に入力される。
【０１７４】
遅延第1入力電気信号169の、ちょうどS1からS7までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）となるので、電気信号合波器154では、F及びIの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、G及びHの位置での電位である電位-1と電位-1とが入力されて、電位-2となって反転増幅器152に入力される。
【０１７５】
したがって、増幅器150からは電位2に比例する電位（ここでは、簡単のため増幅率を1とする。）の信号が出力され、反転増幅器152からは、電位-2が反転（ここでは、簡単のため増幅率を-1とする。）された電位2の信号が出力され、両者はアナログ加算器146で合波されて、合成回路178-1に入力される。
【０１７６】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（1, -1, -1, 1）となるのは、S9からS15までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様に増幅器150からは電位2に比例する電位の信号が出力され、反転増幅器152からは、電位-2が反転された電位2の信号が出力され、両者はアナログ加算器146で合波されて、合成回路178-1に入力される。
【０１７７】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1, -1, -1, 1）とは異なる出力となっているときは、アナログシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。これは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（1,-1, -1, 1）とは異なる、例えば（-1, -1, 1, 1）等の状態となる場合を、上記の説明と同様に検討すれば明らかである。
【０１７８】
第1 MF 170のアナログ加算器146から出力される信号が、第1相関信号171である。
【０１７９】
図7(E)に、電位を1に規格化して、第1相関信号171の時間波形を示してある。図7(E)において、「a1」と示してあるパルスは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（1, -1, -1, 1）となった瞬間である。また、図7(E)において、「a2」と示してあるパルスは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, 1, -1）となった瞬間である。
【０１８０】
次に、図7(C-2)に示された第2入力電気信号167-2が、第2 MF 172によって、符号(-1, 1, 1, -1)で相関されて、第2相関信号173が生成される過程を説明する。
【０１８１】
アナログシフトレジスタ140のクロック入力端子Tには、上述したように、1/2分周クロック信号187-2（図7(D)に示す）が入力される。また、アナログシフトレジスタ140のデータ入力端子Sには、第2 MF入力信号167-2（図7(C-2)に示す）が入力される。
【０１８２】
第1 MF 170と第2 MF 172との相違は、増幅器150と反転増幅器152に入力する信号を、F、G、H、Iのいずれの位置から取り出すかの相違である。第1 MF 170では、増幅器150への入力信号をF及びIの位置から取り出し、反転増幅器152への入力信号をG及びHの位置から取り出している。これに対して、第2 MF 172では、増幅器150への入力信号をG及びHの位置から取り出し、反転増幅器152への入力信号をF及びIの位置から取り出している。
【０１８３】
まず、アナログシフトレジスタ140の第１段のデータ入力端子D1に、第2入力電気信号167-2の「-1」（図7(C-2)のS1と示された時間スロットが-1になっている。）が入力されると、クロック信号に同期して、第1段の出力端子Q1からは「-1」が出力される。次に、第１段のデータ入力端子D1に第2入力電気信号167-2の「1」（図7(C-2)のS3と示された時間スロットが1になっている。）が入力されると、クロック信号に同期して第1段の出力端子Q1からは「1」が出力され第2段の出力端子Q2からは「-1」が出力される。このように次々とS5と示された時間スロット、S7と示された時間スロットの信号が第１段のデータ入力端子D1に入力されると、クロック信号に同期して、第1段から第4段の出力端子からは、先に出力された信号が1段ずつずれて出力される。
【０１８４】
第2入力電気信号167-2の、ちょうどS1からS7までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階で、第1段から第4段のそれぞれの出力端子、Q1、Q2、Q3及びQ4の出力値（Q1, Q2, Q3, Q4）は、（-1, 1, 1, -1）となる。すなわち、第1段から第4段のそれぞれの出力値である（Q1, Q2, Q3, Q4）は、アナログシフトレジスタ140にF、G、H、Iと示す位置における電圧値として現れる。
【０１８５】
位置Gの電圧値と位置Hの電圧値とは、プラス信号用加算器142に入力され、電気信号合波器154で合波されて増幅器150に入力されて、位置Gの電圧値と位置Hの電圧値との和に相当する信号となって出力される。一方、位置Fの電圧値と位置Iの電圧値とは、マイナス信号用加算器144に入力され、電気信号合波器156で合波されて反転増幅器152に入力されて、位置Fの電圧値と位置Iの電圧値との和に相当する電圧値（負の値である。）を正の電圧値に変換されて出力される。
【０１８６】
増幅器150からの出力信号と反転増幅器152からの出力信号とは、アナログ加算器146で合波されて合成回路178-1に入力される。
【０１８７】
第2入力電気信号167-2の、ちょうどS1からS7までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階でQ1、Q2、Q3及びQ4の出力端子からの出力値（Q1, Q2, Q3, Q4）が（-1, 1, 1, -1）となるので、電気信号合波器154では、G及びHの位置での電位である電位1と電位1とが入力されて、電位2となって増幅器150に入力される。また、電気信号合波器156には、F及びIの位置での電位である電位-1と電位−1とが入力されて、電位−2となって反転増幅器152に入力される。
【０１８８】
したがって、増幅器150からは電位2に比例する電位の信号が出力され、反転増幅器152からは、電位-2が反転された電位2の信号が出力され、両者はアナログ加算器146で合波されて、電位4である第2相関信号173として生成されて合成回路178-1に入力される。
【０１８９】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, 1, -1）となるのは、S9からS15までの時間スロットに存在するチップが全てアナログシフトレジスタ140のデータ入力端子から入力された段階である。このときも同様に、電位4である第2相関信号173として合成回路178-1に入力される。
【０１９０】
アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（-1, 1, 1, -1）とは異なる出力となっているときは、アナログシフトレジスタ140のデータ出力端子から電位4以上の信号が出力されることはなく、必ず電位4未満である。
【０１９１】
以上説明したように、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が、設定された符号と一致した場合のみ、アナログシフトレジスタ140のデータ出力端子から、電位4である第2相関信号173として出力され、合成回路178-1に入力される。
【０１９２】
図7(F)に、電位を1に規格化して、第2相関信号173の時間波形を示してある。図7(F)において、「b1」と示してあるパルスは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が（-1, 1, 1, -1）となった瞬間である。また、図7(F)において、「b2」と示してあるパルスは、アナログシフトレジスタ140の出力値（Q1, Q2, Q3, Q4）が次に（-1, 1, 1, -1）となった瞬間である。
【０１９３】
第2 MF 172のアナログシフトレジスタ140においても、第1 MF 170のアナログシフトレジスタ140における場合と同様に、出力値（Q1, Q2, Q3, Q4）が、設定された符号と一致した場合のみ、アナログシフトレジスタ140のデータ出力端子から、電位4である第2相関信号173として出力され、合成回路178-1に入力される。
【０１９４】
図7(E)に示す時間波形を有する第1相関信号171と、図7(F)に示す時間波形を有する第2相関信号173とが、合成回路178-1に入力されて、両者の強度の和として与えられる合成信号179が生成される。合成信号179は、判定回路178-2に入力されて、閾値処理が施されて、図7(G)に示す復号信号197が生成されて出力される。
【０１９５】
図7(G)に示す時間波形は（1, 1, -1,...）となっており、1と-1との2値信号として表されているから、バイアス電圧を調整して、-1 Vのレベルを0 Vレベルに変更すれば、（2, 2, 0,...）となる。図7(G)に示す時間波形に現れるパルスの強度の絶対値は本質的意味を持っていないから、これは1と0の2値信号（1, 1, 0,...）で表される信号と同値の信号、すなわち同一の意義を有する信号であることが分かる。したがって、判定回路178-2には合成信号179が入力され、閾値判定処理が行われて、合成信号179の強度が閾値レベルを超えている時間帯をレベル1とし、合成信号179の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として生成されて出力されることが分かる。
【０１９６】
図7(G)に示す時間波形が、1と0の2値信号である（1, 1, 0,...）で表される信号と同値の信号であることについては、後述する図10(G)及び図12(G)に示す復号信号の時間波形についても同様である。
【０１９７】
ここでは、第1の実施形態の並列型復号器90が、AMFを用いて構成される場合を想定して説明したので、第1相関信号171と第2相関信号173とはアナログ信号として出力される。従って、図7(E)及び(F)に示すべき時間波形は、矩形波ではなく、本来は複雑な形状を持つパルス波形である。しかしながら、説明を分かり易くするために、図7(E)及び(F)に示す時間波形は、実際の波形を矩形波によって単純化して示したものである。
【０１９８】
第1相関信号171と第2相関信号173とはアナログ信号として出力されるが、判定回路178-2によって閾値処理が施されることによって、第1の実施形態の並列型復号器によって生成される復号信号197は、矩形のパルスからなる2値デジタル信号となる。
【０１９９】
＜第2の実施形態の並列型復号器＞
図9及び図10を参照して、第2の実施形態の並列型復号器の構成及びその動作について説明する。
【０２００】
［構成］
図9は、第2の実施形態の並列型復号器の概略的ブロック構成図である。第2の実施形態の並列型復号器92は、制御信号を生成して出力する制御信号生成部190と、入力電気信号195を入力して復号化して出力する復号部188とを具えて構成される。
【０２０１】
第2の実施形態の並列型復号器92が第1の実施形態の並列型復号器90と異なる点は、復号部188に遅延回路168が含まれていないこと、及び制御信号生成部190に符号拡散レートの周波数の1/2の周波数のクロック信号187-2の位相を反転する反転回路192を具えている点である。これ以外は、同一の構成であるので、以下、共通する構成部分についての説明を省略することもある。
【０２０２】
入力電気信号195は、分岐器166に入力されて、第1入力電気信号167-1と第2入力電気信号167-2とに分岐される。第1入力電気信号167-1は、第1 MF 170に入力され、相関処理されて第1相関信号171として生成されて出力される。一方、第2入力電気信号167-2は、第2 MF 172に入力され、相関処理されて第2相関信号173として生成されて出力される。
【０２０３】
第1相関信号171と第2相関信号173とは、判定部176に入力され、判定部176の合成回路178-1によって合成信号179が生成されて出力される。合成信号179は、判定回路178-2に入力されて、閾値判定が行われ、復号信号197が生成されて判定部176から出力される。
【０２０４】
制御信号生成部174は、クロック信号抽出器180、1/2分周器182、反転回路192及び分周器184を具えて構成されている。入力電気信号163-2は、クロック信号抽出器180に入力される。クロック信号抽出器180からは、符号拡散レートの周波数のクロック信号181が生成されて出力される。クロック信号181は、1/2分周器182に入力される。1/2分周器182からは、符号拡散レートの周波数の1/2の周波数の1/2分周クロック信号183-1及び183-2が生成されて出力される。
【０２０５】
1/2分周クロック信号183-1は、分岐器186で、1/2分周クロック信号187-1と187-2とに分岐される。1/2分周クロック信号187-2は、反転回路192に入力されて、位相反転されて反転1/2分周クロック信号193が生成されて出力される。以後、反転1/2分周クロック信号193を単に、反転クロック信号193ということもある。1/2分周クロック信号187-1及び反転クロック信号193は、それぞれ第1 MF 170及び第2 MF 172に入力される。また、1/2分周クロック信号183-2は、分周器184に入力されて、ベースレートクロック信号185に変換されて出力される。ベースレートクロック信号185は、判定回路178-2に入力される。
【０２０６】
［動作］
図10(A)〜(G)を参照して、第2の実施形態の並列型復号器の動作について説明する。図10(A)〜(G)は、第2の実施形態の並列型復号器の動作の説明に供するタイミングチャートである。説明の便宜上、図10(A)〜(G)では、伝送信号は、上述の第1の実施形態の並列型復号器の動作説明を行ったときと同様に、（1, 1, 0,...）であると想定してある。
【０２０７】
図10(A)に示す時間波形は、符号化される前の伝送信号（1, 1, 0,...）の時間波形である。図10(B)に示す時間波形は、第1入力電気信号167-1の時間波形であり、図10(C)に示す時間波形は、第2入力電気信号167-2の時間波形である。従って、図10(B)に示す時間波形と図10(C)に示す時間波形とは等しい。
【０２０８】
図10(D-1)に示す時間波形は、1/2分周クロック信号187-1の時間波形であり、図10(D-2)に示す時間波形は、反転クロック信号193の時間波形である。ここでも、1/2分周クロック信号187-1及び反転クロック信号193の周波数は、符号拡散レートの周波数の1/2倍である。すなわち、1/2分周クロック信号187-1及び反転クロック信号193の周期は、符号拡散周期の2倍である。これは、図10(B)及び(C)に示す時間波形である符号化された伝送信号の時間波形1ビット分に相当する時間幅に対して、図10(D-1)及び(D-2)に示す時間波形である1/2分周クロック信号187-1及び反転クロック信号193の1周期分に相当する時間幅が2倍であることから明らかである。
【０２０９】
図10(E)に示す時間波形は、第1 MF 170から出力される第1相関信号171の時間波形である。図10(B)に示す第1入力電気信号167-1の時間波形と、図10(D-1)に示す1/2分周クロック信号187-1の時間波形を参照して、図10(E)に示す第1相関信号171の時間波形が生成されるメカニズムを説明する。
【０２１０】
第1入力電気信号167-1は、1/2分周クロック信号187-1によって、1/2分周クロック信号187-1の立ち上がり時点（図10(D-1)に示す時間波形において上向きの矢印が示されている時点)での値がラッチされる。1/2分周クロック信号187-1のPで示す時点では、第1入力電気信号167-1の値は「1」となっているので、まず「1」がラッチされる。次に1/2分周クロック信号187-1のQで示す時点では、第1入力電気信号167-1の値は「-1」となっているので「-1」がラッチされる。同様に、Rで示す時点では「-1」が、Sで示す時点では「1」がラッチされる。従って、符号（1, -1, -1, 1）によって相関されて、図10(E)に示す時間波形において「a1」と示す1つのパルスが生成される。同様に「a2」と示す1つのパルスが生成される。これら「a1」及び「a2」で示すパルスが第1相関信号171を構成するパルスである。
【０２１１】
ここで、第1 MF 170において実行された復号化処理の内容を整理すると以下のとおりとなる。データ信号（1, 1, -1,...）が符号（1, -1, -1, 1, -1, 1, 1, -1）によって符号化された第1入力電気信号167-1が第1 MF 170に入力され、1/2分周クロック信号187-1によってラッチされ、第1相関信号171が生成されて出力される。このとき、データ信号の最初のビットである「1」が符号化された電気信号の部分を見ると（1, -1, -1, 1, -1, 1, 1, -1）で表されるチップパルス列となっている。この奇数番目のチップが1/2分周クロック信号187-1によってラッチされて取り出されて、図10(E)に示す時間波形において「a1」と示す第1相関信号171の1つのパルスが生成される。
【０２１２】
奇数番目のチップだけがラッチされて取り出されるのは、1/2分周クロック信号187-1の一周期内に、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）の2つ分のチップパルスが含まれており、そのうちの奇数番目のチップパルスが時間軸上で存在するときに同期して1/2分周クロック信号187-1の立ち上がり時間が一致するからである。しかもここでは、1/2分周クロック信号187-1の立ち上がり時間は、奇数番目のチップパルスの立ち上がり時間とは一致しておらず、奇数番目のチップパルスの中心となっている。ここで、1/2分周クロック信号187-1の一周期内に含まれるチップパルスを「/」で区切って上述のチップパルス列を示すと、（1, -1,/-1, 1,/-1, 1,/1, -1）となり、それぞれ区切られたチップパルスの左側に位置するチップパルス（奇数番目のチップパルス）だけがラッチされ、偶数番目のチップパルスはラッチされない。
【０２１３】
図10(E)に示す時間波形において「a2」と示す2つ目のパルスも同様である。「a2」と示されているパルスは、第1 MF 170において、データ信号の2番目のビットである「1」が符号化された電気信号の部分を形成するチップパルス列（1, -1, -1, 1, -1, 1, 1, -1）から奇数番目のチップだけがラッチされて取り出され生成されたパルスである。
【０２１４】
上述したことを見やすく整理すると、図10(E)に示す時間波形において「a1」及び「a2」と示すパルスは、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）＝（C1, C2, C3, C4, C5, C6, C7, C8）＝（C1, C2,/C3, C4,/C5, C6,/C7, C8）の、奇数番目のチップパルス（C1, C3, C5, C7）だけがラッチされて、生成されたパルスであるといえる。
【０２１５】
図10(F)に示す時間波形は、第2 MF 172から出力される第2相関信号173の時間波形である。図10(C)に示す第2入力電気信号167-2の時間波形と、図10(D-2)に示す反転クロック信号193の時間波形を参照して、図10(F)に示す第2相関信号173の時間波形が生成されるメカニズムを説明する。
【０２１６】
第2入力電気信号167-2は、反転クロック信号193によって、反転クロック信号193の立ち上がり時点（図10(D-2)に示す時間波形において上向きの矢印が示されている時点)での値がラッチされる。反転クロック信号193のP'で示す時点では、第2入力電気信号167-2の値は「-1」となっているので、まず「-1」がラッチされる。次に反転クロック信号193のQ'で示す時点では、第2入力電気信号167-2の値は「1」となっているので「1」がラッチされる。同様に、R'で示す時点では「1」が、S'で示す時点では「-1」がラッチされる。従って、符号（-1, 1, 1, -1）によって相関されて、図10(F)に示す時間波形において「b1」と示す1つのパルスが第2相関信号173として生成される。同様に「b2」と示す1つのパルスが生成される。これら「b1」及び「b2」で示すパルスが第2相関信号173を構成するパルスである。
【０２１７】
第2 MF 172から出力される第2相関信号173の時間波形を形成する「b1」及び「b2」で示すパルスは、上述の第1 MF 170から出力される第1相関信号171のパルスと異なり、偶数番目のチップだけがラッチされて取り出されて生成されたパルスである。これは、第1 MF 170を駆動する1/2分周クロック信号187-1と第2 MF 172を駆動する反転クロック信号193とはその位相が反対の関係となっているからである。すなわち1/2分周クロック信号187-1に対して、反転クロック信号193は、1/2位相（π位相）遅れている状態である。すなわち、符号のチップ周期に相当する時間は、1/2分周クロック信号187-1あるいは反転クロック信号193の周期の半分に相当するので、1/2分周クロック信号187-1に対して、反転クロック信号193は、符号のチップ周期に相当する時間だけ遅れている状態となる。
【０２１８】
また、ここでも、1/2分周クロック信号187-1の立ち上がり時間は、偶数番目のチップパルスの立ち上がり時間とは一致しておらず、偶数番目のチップパルスの中心となっている。1/2分周クロック信号187-1の一周期内に含まれるチップパルスを「/」で区切って上述のチップパルス列を示すと、（1, -1,/-1, 1,/-1, 1,/1, -1）となり、区切られたチップパルスの右側に位置するチップパルス（偶数番目のチップパルス）だけがラッチされ、奇数番目のチップパルスはラッチされない。
【０２１９】
上述したことを見やすく整理すると、図10(F)に示す時間波形において「b1」及び「b2」と示すパルスは、チップパルス列（1, -1, -1, 1, -1, 1, 1, -1）＝（C1, C2, C3, C4, C5, C6, C7, C8）＝（C1, C2,/C3, C4,/C5, C6,/C7, C8）の、偶数番目のチップパルス（C2, C4, C6, C8）だけがラッチされて、生成されたパルスであるといえる。
【０２２０】
第1相関信号171及び第2相関信号173は、それぞれ第1 MF 170及び第2 MF 172から出力されて、判定部176に入力される。
【０２２１】
図10(G)に示す時間波形は、判定部176から出力される復号信号197の時間波形を示している。図10(G)に示す復号信号197は、図10(A)に示す符号化される前の伝送信号である、2値デジタル信号である伝送信号（1, 1, -1, ...）が復号化されたものであることが分かる。
【０２２２】
上述の第1の実施形態の並列型復号器90の動作と、この第2の実施形態の並列型復号器92の動作の相違点は、以下の点にある。すなわち、図10(E)と(F)とを比較すると明らかなように、第1及び第2 MFからそれぞれ出力される第1及び第2相関信号の時間波形のピーク位置が、符号のチップ周期に相当する時間だけずれている点である。「a1」と示すパルスの位置と「b1」示すパルスの位置とは、符号のチップ周期に相当する時間だけずれており、「a2」と示すパルスの位置と「b2」示すパルスの位置とは、符号のチップ周期に相当する時間だけずれている。
【０２２３】
このように、第1相関信号及び第2相関信号の時間波形のピーク位置が、互いに符号のチップ周期に相当する時間だけずれるのは、次の理由による。すなわち、第1相関信号及び第2相関信号をそれぞれ生成する第1 MF 170及び第2 MF 172を駆動するクロック信号の位相が反対位相の関係となっていることにある。すなわち、1/2分周クロック信号187-1と反転クロック信号193とはその位相が反対の関係であり、1/2分周クロック信号187-1に対して、反転クロック信号193は、1/2位相（π位相）遅れているとみなすことができる。すなわち、符号のチップ周期に相当する時間は、1/2分周クロック信号187-1あるいは反転クロック信号193の周期の半分に相当するので、1/2分周クロック信号187-1に対して、反転クロック信号193は、符号のチップ周期に相当する時間だけ遅れているとみなすことができる。このことは、図10(D-1)に示す1/2分周クロック信号187-1の立ち上がり時点である（P, Q, R, S）の時間軸上の位置と、図10(D-2)に示す反転クロック信号193の立ち上がり時点である（P', Q', R', S'）の時間軸上での位置とがちょうど符号のチップ周期に相当する時間だけずれていることからも分かる。
【０２２４】
第2の実施形態の並列型復号器においては、第1入力電気信号167-1と第2入力電気信号167-2の位相は揃った状態で、それぞれ第1 MF 170及び第2 MF 172に入力される。そして、第1 MF 170及び第2 MF 172に入力されるクロック信号の位相がπずれた関係となっている。したがって、被制御信号である第1入力電気信号167-1及び第2入力電気信号167-2を、それぞれ制御信号である1/2分周クロック信号187-1及び反転クロック信号193によって正確にラッチされるように、被制御信号と制御信号との位相関係を調整するためには、分周器182から出力される1/2分周クロック信号183-1の位相を調整するだけで済む。
【０２２５】
図9では図示を省略してあるが、第2の実施形態の並列型復号器の実用化に当たっては、分周器182と分岐器186との間に1/2分周クロック信号183-1の位相を調整するための位相調整器が設置される。
【０２２６】
一方、第1の実施形態の並列型復号器においては、遅延第1入力電気信号169と第2入力電気信号167-2の位相は、時間に換算して符号のチップ周期に等しい時間、すなわちπだけ位相がずれた状態で、それぞれ第1 MF 170及び第2 MF 172に入力される。そして、第1 MF 170及び第2 MF 172に入力される1/2分周クロック信号183-1から分岐された、1/2分周クロック信号187-1及び187-2の位相は揃った関係となっている。したがって、遅延第1入力電気信号169と1/2分周クロック信号187-1との位相関係を調整すると共に、第2入力電気信号167-2と1/2分周クロック信号187-2との位相関係を調整する必要がある。この点で、第1の実施形態の並列型復号器が第2の実施形態の並列型復号器と比較して、運用上調整作業が多い。
【０２２７】
図6では図示を省略してあるが、第1の実施形態の並列型復号器の実用化に当たっては、遅延回路168と第1 MF 170の間に、遅延第1入力電気信号169と1/2分周クロック信号187-1との位相関係を調整するための位相調整器が設置される。また、分岐器166と第2 MF 172の間に、第2入力電気信号167-2と1/2分周クロック信号187-2との位相関係を調整するための位相調整器が設置される。
【０２２８】
＜第3の実施形態の並列型復号器＞
図11及び図12を参照して、第3の実施形態の並列型復号器の構成及びその動作について説明する。
【０２２９】
［構成］
図11は、第3の実施形態の並列型復号器の概略的ブロック構成図である。第3の実施形態の並列型復号器94は、制御信号を生成して出力する制御信号生成部190と、入力電気信号195を入力して復号化して出力する復号部198とを具えて構成される。
【０２３０】
第3の実施形態の並列型復号器94が第2の実施形態の並列型復号器92と異なる点は、復号部198に第1相関信号171に符号のチップ周期に等しい時間遅延を与えて遅延第1相関信号199を生成して出力する第1相関信号遅延回路196を具えている点である。これ以外は、第2の実施形態の並列型復号器92と同一の構成であるので、以下、共通する構成部分についての説明を省略することもある。
【０２３１】
入力電気信号195は、分岐器166に入力されて、第1入力電気信号167-1と第2入力電気信号167-2とに分岐される。第1入力電気信号167-1は、第1 MF 170に入力され、相関処理されて第1相関信号171として生成されて出力される。第1相関信号171は、第1相関信号遅延回路196に入力されて、符号のチップ周期に等しい時間遅延が与えられて、遅延第1相関信号199として生成されて出力される。一方、第2入力電気信号167-2は、第2 MF 172に入力され、相関処理されて第2相関信号173として生成されて出力される。
【０２３２】
遅延第1相関信号199と第2相関信号173とは、判定部176に入力され、判定部176の合成回路178-1によって合成信号179が生成されて出力される。合成信号179は、判定回路178-2に入力されて、閾値判定が行われ、復号信号197が生成されて判定部176から出力される。
【０２３３】
［動作］
図12(A)〜(G)を参照して、第3の実施形態の並列型復号器の動作について説明する。図12(A)〜(G)は、第3の実施形態の並列型復号器の動作の説明に供するタイミングチャートである。説明の便宜上、図1/2(A)〜(G)では、伝送信号は、上述の第1及び第2の実施形態の並列型復号器の動作説明を行ったときと同様に、（1, 1, 0,...）であると想定してある。
【０２３４】
図12(A)〜(D-2)に示す時間波形は、図10(A)〜(D-2)に示した時間波形と同一であるので、重複する説明を省略する。
【０２３５】
図12(E)に示す時間波形は、第1 MF 170から出力される第1相関信号171の時間波形であり、図12(F)に示す時間波形は、第2 MF 172から出力される第2相関信号173の時間波形である。図12(F')に示す時間波形は、第1相関信号遅延回路196から出力される遅延第1相関信号199の時間波形である。図12(F')において、第1相関信号遅延回路196から出力される遅延第1相関信号199の時間波形を点線で示し、第2 MF 172から出力される第2相関信号173の時間波形を実線で示し、両者を重ねて示している。
【０２３６】
既に説明したように、第1及び第2 MFがAMFである場合、第1及び第2相関信号の時間波形のピークを構成するパルスの立ち上がり及び立ち下りが急峻にならず歪んだ形となる。この現象を図12(E)〜(G)において、パルスの形状を矩形ではなく、台形として示している。実際には、第1及び第2 MFがAMFに利用されるAMFの相関動作の特性に依存して、図12(E)〜(G)において示してあるように単純な形状ではなく、第1及び第2相関信号の時間波形のピークの形状は複雑な形状となる。
【０２３７】
また、上述の第2の実施形態の並列型復号器の動作説明において説明したように、第1及び第2相関信号が、その時間波形のピーク位置が、符号のチップ周期に相当する時間だけずれている。「a1'」と示すパルスの位置と「b1'」示すパルスの位置とは、符号のチップ周期に相当する時間だけずれており、「a2'」と示すパルスの位置と「b2'」示すパルスの位置とは、符号のチップ周期に相当する時間だけずれている。
【０２３８】
そのため、第1相関信号171と第2相関信号173とをアナログ加算器で加算して合成信号を生成すると、両者のピークを構成するパルスが時間軸上で重なり合う部分が少なくなり、第1相関信号と第2相関信号とが加算されて生成される合成信号の時間軸上のピークを形成するパルスが生成されにくくなる。
【０２３９】
そこで、図12(F')に示すように、第1相関信号遅延回路196によって、第1相関信号171のピーク位置(図12(F')において「b1'」及び「b2'」で示す位置)を、符号のチップ周期に相当する時間だけずらす措置を講じてある。第1相関信号171のピーク位置を、符号のチップ周期に相当する時間だけずらすことにより、ピーク位置が「c1'」及び「c2'」で示す位置まで移動させることができる。
【０２４０】
従って、第1及び第2相関信号の時間波形のピークを構成するパルスの形状に歪みがあっても、図12(F')に示すように、両者パルスは時間軸上で重なり合うことになり、アナログ加算器から出力される合成信号の時間軸上のピークが明瞭に生成されるという効果が得られる。これによって、判定回路178-2に入力される合成信号が明瞭なピークを持つパルス成分を有していることから、判定回路178-2でこのパルス成分が有意な信号であると正確に認識されることとなる。すなわち受信誤りを防ぐことが可能となる。
【図面の簡単な説明】
【０２４１】
【図１】COF-PONシステムの概略的ブロック構成図である。
【図２】送信信号を符号化する過程についての説明に供する図であり、(A1)及び(A2)は、それぞれ第1チャンネルの送信信号及び符号化送信信号を示し、(B1)及び(B2)は、それぞれ第2チャンネルの送信信号及び符号化送信信号を示し、(C)は、第1チャンネルの符号化送信信号と第2チャンネルの符号化送信信号とが合波された符号分割多重信号の時間波形を示している。
【図３】符号分割多重信号を復号化する過程についての説明に供する図であり、(A)は、アナログマッチドフィルタに入力される符号分割多重信号の時間波形を示し、(B)は、アナログマッチドフィルタで復号化されて出力される信号の時間波形を示し、(C1)は、判定回路で閾値判定がなされて出力された信号の時間波形を示し、(C2)は、(C1)に示す信号をラッチするためのクロック信号の時間波形を示し、(D)は、(C1)に示す閾値判定がなされて出力された信号を(C2)に示すクロック信号でラッチして得られる信号の時間波形を示している。
【図４】(A)は、第1チャンネルの信号を復号化するためのアナログマッチドフィルタの回路図を示し、(B)は、第2チャンネルの信号を復号化するためのアナログマッチドフィルタの回路図を示す。
【図５】(A)は、判定回路の概略的ブロック構成図であり、(B)は、アナログマッチドフィルタから出力された復号化された信号の時間波形を示す図であり、(C)は、閾値判定がなされて出力された信号の時間波形を示す図である。
【図６】第1の実施形態の並列型復号器の概略的ブロック構成図である。
【図７】第1の実施形態の並列型復号器の動作の説明に供するタイミングチャートであり、(A)は、符号化される前の伝送信号の時間波形を示し、(B)は、送信側で符号化された伝送信号の時間波形を示し、(C-1)及び（C-2）は、それぞれ遅延第1入力電気信号169及び第2入力電気信号167-2の時間波形を示し、(D)は、第1 MF及び第2 MFにそれぞれ供給される1/2分周クロック信号の時間波形を示し、(E)は、第1 MFから出力される第1相関信号の時間波形を示し、(F)は、第2 MFから出力される第2相関信号の時間波形を示し、(G)は、判定部から出力される復号信号の時間波形を示す。
【図８】第1の実施形態の並列型復号器の第1 MF、第2 MF及び判定部の概略的なブロック構成図である。
【図９】第2の実施形態の並列型復号器の概略的ブロック構成図である。
【図１０】第2の実施形態の並列型復号器の動作の説明に供するタイミングチャートであり、(A)に示す時間波形は、符号化される前の伝送信号の時間波形であり、(B)に示す時間波形は、第1入力電気信号の時間波形であり、(C)に示す時間波形は、第2入力電気信号の時間波形であり、(D-1)に示す時間波形は、1/2分周クロック信号の時間波形であり、(D-2)に示す時間波形は、反転クロック信号の時間波形であり、(E)に示す時間波形は、第1相関信号の時間波形であり、(F)に示す時間波形は、第2相関信号の時間波形であり、(G)に示す時間波形は、復号信号の時間波形である。
【図１１】第3の実施形態の並列型復号器の概略的ブロック構成図である。
【図１２】第3の実施形態の並列型復号器の動作の説明に供するタイミングチャートであり、(A)に示す時間波形は、符号化される前の伝送信号の時間波形であり、(B)に示す時間波形は、第1入力電気信号の時間波形であり、(C)に示す時間波形は、第2入力電気信号の時間波形であり、(D-1)に示す時間波形は、1/2分周クロック信号の時間波形であり、(D-2)に示す時間波形は、反転クロック信号の時間波形であり、(E)に示す時間波形は、第1相関信号の時間波形であり、(F)に示す時間波形は、第2相関信号の時間波形であり、(F')に示す時間波形は、遅延回路から出力される遅延第1相関信号の時間波形であり、(G)に示す時間波形は、復号信号の時間波形である。
【符号の説明】
【０２４２】
10：光端末装置（ONU）
12、102：光処理部
14、104：電気処理部
16、124、124-1、124-4：光カプラ
18、126：受光素子
20、122：発光素子
22、108：受信信号処理部
24、106：送信信号処理部
26、130：電気信号分岐器
28、128、194：自動利得制御素子(AGC素子)
30：復号化処理回路
34：クロック信号再生回路
38：分周器
40：第2遅延回路
44：アナログマッチドフィルタ
46、178-2：判定回路
60、120：ドライバ
66：光合分岐器
70：光ファイバ伝送路
74、76：分岐光ファイバ伝送路
82：符号化処理回路
86：コンパレータ
88：Dフリップフロップ回路
90：第1の実施形態の並列型復号器
92：第2の実施形態の並列型復号器
94：第3の実施形態の並列型復号器
100：光回線終端装置（OLT）
110：クロック信号生成回路
116：符号化処理回路列
118、154、156：電気信号合波器
132：復号化処理回路列
140：アナログシフトレジスタ
142：プラス信号用加算器
144：マイナス信号用加算器
146：アナログ加算器
148：ローパスフィルタ
150：増幅器
152：反転増幅器
160：O/E変換器
162、166、186：分岐器
164、188、198：復号部
168：入力電気信号遅延回路
170：第1マッチドフィルタ
172：第2マッチドフィルタ
174、190：制御信号生成部
176：判定部
178-1：合成回路
180：クロック信号抽出器
182：1/2分周器
184：分周器
192：反転回路
196：第1相関信号遅延回路
【特許請求の範囲】
【請求項１】
外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、該クロック信号の周波数の1/2の周波数の1/2分周クロック信号、及び前記データ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する制御信号生成部と、
前記入力電気信号が入力されて、該入力電気信号を復号化して復号信号を生成して出力する復号部と
を具え、
前記復号部は、
前記入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する分岐器と、
前記第1入力電気信号が入力されて、該第1入力電気信号に、符号を構成する1チップに割り当てられる時間に等しい時間遅延を与えて、遅延第1入力電気信号を生成して出力する入力電気信号遅延回路と、
該遅延第1入力電気信号が入力されて、前記1/2分周クロック信号に同期して、第1相関信号を生成して出力する第1マッチドフィルタと、
前記第2入力電気信号が入力されて、前記1/2分周クロック信号に同期して、第2相関信号を生成して出力する第2マッチドフィルタと、
前記第1相関信号と前記第2相関信号との合成信号を生成し、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定部と
を具えることを特徴とする並列型復号器。
【請求項２】
外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、該クロック信号の周波数の1/2の周波数の1/2分周クロック信号、及び該1/2分周クロック信号の位相が反転された反転1/2分周クロック信号、及び前記データ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する制御信号生成部と、
前記入力電気信号が入力されて、該入力電気信号を復号化して復号信号を生成して出力する復号部と
を具え、
前記復号部は、
前記入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する分岐器と、
前記第1入力電気信号が入力されて、前記1/2分周クロック信号に同期して、第1相関信号を生成して出力する第1マッチドフィルタと、
前記第2入力電気信号が入力されて、前記反転1/2分周クロック信号に同期して、第2相関信号を生成して出力する第2マッチドフィルタと、
前記第1相関信号と前記第2相関信号との合成信号を生成し、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定部と
を具えることを特徴とする並列型復号器。
【請求項３】
外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、該クロック信号の周波数の1/2の周波数の1/2分周クロック信号、該1/2分周クロック信号の位相が反転された反転1/2分周クロック信号、及び前記データ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する制御信号生成部と、
前記入力電気信号が入力されて、該入力電気信号を復号化して復号信号を生成して出力する復号部と
を具え、
前記復号部は、
前記入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する分岐器と、
前記第1入力電気信号が入力されて、前記1/2分周クロック信号に同期して、第1相関信号を生成して出力する第1マッチドフィルタと、
前記第1相関信号が入力されて、該第1相関信号に、符号を構成する1チップに割り当てられる時間に等しい時間遅延を与えて、遅延第1相関信号を生成して出力する第1相関信号遅延回路と、
前記第2入力電気信号が入力されて、前記反転1/2分周クロック信号に同期して、第2相関信号を生成して出力する第2マッチドフィルタと、
前記遅延第1相関信号と前記第2相関信号との合成信号を生成し、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定部と
を具えることを特徴とする並列型復号器。
【請求項４】
前記判定部は、前記第1相関信号と前記第2相関信号との加算信号を合成信号として生成して出力するアナログ加算器と、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えていることを特徴とする請求項1又は2に記載の並列型復号器。
【請求項５】
前記判定部は、前記遅延第1相関信号と前記第2相関信号との加算信号を合成信号として生成して出力するアナログ加算器と、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えていることを特徴とする請求項3に記載の並列型復号器。
【請求項６】
前記第1マッチドフィルタ及び前記第2マッチドフィルタは、それぞれアナログマッチドフィルタであることを特徴とする請求項4又は5に記載の並列型復号器。
【請求項７】
前記第1マッチドフィルタ及び前記第2マッチドフィルタは、それぞれデジタルマッチドフィルタであることを特徴とする請求項1〜3のいずれか一項に記載の並列型復号器。
【請求項８】
前記判定部は、前記第1相関信号と前記第2相関信号との論理積を合成信号として生成して出力する論理積回路と、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えていることを特徴とする請求項6に記載の並列型復号器。
【請求項１】
外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、該クロック信号の周波数の1/2の周波数の1/2分周クロック信号、及び前記データ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する制御信号生成部と、
前記入力電気信号が入力されて、該入力電気信号を復号化して復号信号を生成して出力する復号部と
を具え、
前記復号部は、
前記入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する分岐器と、
前記第1入力電気信号が入力されて、該第1入力電気信号に、符号を構成する1チップに割り当てられる時間に等しい時間遅延を与えて、遅延第1入力電気信号を生成して出力する入力電気信号遅延回路と、
該遅延第1入力電気信号が入力されて、前記1/2分周クロック信号に同期して、第1相関信号を生成して出力する第1マッチドフィルタと、
前記第2入力電気信号が入力されて、前記1/2分周クロック信号に同期して、第2相関信号を生成して出力する第2マッチドフィルタと、
前記第1相関信号と前記第2相関信号との合成信号を生成し、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定部と
を具えることを特徴とする並列型復号器。
【請求項２】
外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、該クロック信号の周波数の1/2の周波数の1/2分周クロック信号、及び該1/2分周クロック信号の位相が反転された反転1/2分周クロック信号、及び前記データ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する制御信号生成部と、
前記入力電気信号が入力されて、該入力電気信号を復号化して復号信号を生成して出力する復号部と
を具え、
前記復号部は、
前記入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する分岐器と、
前記第1入力電気信号が入力されて、前記1/2分周クロック信号に同期して、第1相関信号を生成して出力する第1マッチドフィルタと、
前記第2入力電気信号が入力されて、前記反転1/2分周クロック信号に同期して、第2相関信号を生成して出力する第2マッチドフィルタと、
前記第1相関信号と前記第2相関信号との合成信号を生成し、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定部と
を具えることを特徴とする並列型復号器。
【請求項３】
外部から入力される、データ信号が符号化された入力電気信号から、符号拡散レートに相当する周波数のクロック信号を抽出して、該クロック信号の周波数の1/2の周波数の1/2分周クロック信号、該1/2分周クロック信号の位相が反転された反転1/2分周クロック信号、及び前記データ信号のベースレートに相当する周波数のベースレートクロック信号を生成して出力する制御信号生成部と、
前記入力電気信号が入力されて、該入力電気信号を復号化して復号信号を生成して出力する復号部と
を具え、
前記復号部は、
前記入力電気信号を、第1入力電気信号と第2入力電気信号とに二分岐する分岐器と、
前記第1入力電気信号が入力されて、前記1/2分周クロック信号に同期して、第1相関信号を生成して出力する第1マッチドフィルタと、
前記第1相関信号が入力されて、該第1相関信号に、符号を構成する1チップに割り当てられる時間に等しい時間遅延を与えて、遅延第1相関信号を生成して出力する第1相関信号遅延回路と、
前記第2入力電気信号が入力されて、前記反転1/2分周クロック信号に同期して、第2相関信号を生成して出力する第2マッチドフィルタと、
前記遅延第1相関信号と前記第2相関信号との合成信号を生成し、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定部と
を具えることを特徴とする並列型復号器。
【請求項４】
前記判定部は、前記第1相関信号と前記第2相関信号との加算信号を合成信号として生成して出力するアナログ加算器と、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えていることを特徴とする請求項1又は2に記載の並列型復号器。
【請求項５】
前記判定部は、前記遅延第1相関信号と前記第2相関信号との加算信号を合成信号として生成して出力するアナログ加算器と、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えていることを特徴とする請求項3に記載の並列型復号器。
【請求項６】
前記第1マッチドフィルタ及び前記第2マッチドフィルタは、それぞれアナログマッチドフィルタであることを特徴とする請求項4又は5に記載の並列型復号器。
【請求項７】
前記第1マッチドフィルタ及び前記第2マッチドフィルタは、それぞれデジタルマッチドフィルタであることを特徴とする請求項1〜3のいずれか一項に記載の並列型復号器。
【請求項８】
前記判定部は、前記第1相関信号と前記第2相関信号との論理積を合成信号として生成して出力する論理積回路と、前記ベースレートクロック信号に同期して、閾値判定処理を行って前記合成信号の強度が閾値レベルを超えている時間帯をレベル1とし、前記合成信号の強度が閾値レベルを下回っている時間帯をレベル0とする復号信号として出力する判定回路とを具えていることを特徴とする請求項6に記載の並列型復号器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００９−６５５０５（Ｐ２００９−６５５０５Ａ）
【公開日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願番号】特願２００７−２３２４７１（Ｐ２００７−２３２４７１）
【出願日】平成１９年９月７日（２００７．９．７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
【公開日】平成２１年３月２６日（２００９．３．２６）
【国際特許分類】
【出願日】平成１９年９月７日（２００７．９．７）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【Ｆターム（参考）】
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