交流用電子スイッチ装置
【課題】回路構成が簡素な交流用電子スイッチ装置を提供すること。
【解決手段】交流用電子スイッチ装置１では、商用交流電圧を負荷ＬＤへ印加する素子として、ＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を用いている。そして、このＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を、商用交流電圧から生成された正制御電圧および負制御電圧の入力期間に応じて導通させることで、商用交流電圧を負荷ＬＤへ印加している。よって、本実施形態の交流用電子スイッチ装置１では、トライアックを用いた交流用電子スイッチ装置と比較して、交流電圧がゼロ点になる正確なタイミングでトリガ電圧を生成する回路が不要となる。従って、本実施形態の交流用電子スイッチ装置１によれば、回路構成を簡素化することができる。
【解決手段】交流用電子スイッチ装置１では、商用交流電圧を負荷ＬＤへ印加する素子として、ＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を用いている。そして、このＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を、商用交流電圧から生成された正制御電圧および負制御電圧の入力期間に応じて導通させることで、商用交流電圧を負荷ＬＤへ印加している。よって、本実施形態の交流用電子スイッチ装置１では、トライアックを用いた交流用電子スイッチ装置と比較して、交流電圧がゼロ点になる正確なタイミングでトリガ電圧を生成する回路が不要となる。従って、本実施形態の交流用電子スイッチ装置１によれば、回路構成を簡素化することができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は交流用電子スイッチ装置に関し、特に、回路構成が簡素な交流用電子スイッチ装置に関するものである。
【背景技術】
【０００２】
交流電源から供給される交流電圧の負荷への印加および非印加を切り換える交流用電子スイッチ装置に関しては、例えば、特開平９−０４５４８２号公報に記載のトライアック（２方向３端子サイリスタ）を用いた交流用電子スイッチ装置が知られている。このトライアックを用いた交流用電子スイッチ装置では、交流電圧を負荷へ印加する閉回路を形成する部品として、２方向３端子サイリスタを用いている。この２方向３端子サイリスタへ、交流電圧がゼロ点になるタイミングでトリガ電圧を入力することで、閉回路を形成させて、交流電圧を負荷へ印加している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−０４５４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、上述のトライアックを用いた交流用電子スイッチ装置では、交流電圧を負荷へ波形を崩さないように印加させるためには、交流電圧がゼロ点になる正確なタイミングで、２方向３端子サイリスタへトリガ電圧を入力しなければならない。よって、トライアックを用いた交流用電子スイッチ装置では、この正確なタイミングのトリガ電圧を生成する回路が、負荷への交流電圧の印加の為に使用する回路の他に、別途必要となる。従って、トライアックを用いた交流用電子スイッチ装置では、回路構成が複雑になってしまうという問題点があった。
【０００５】
本発明は、上述した問題点を解決するためになされたものであり、回路構成が簡素な交流用電子スイッチ装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この目的を達成するために請求項１記載の交流用電子スイッチ装置は、交流電源から供給される交流電圧の負荷への印加と非印加とを切り換えるものであり、前記交流電源から交流電圧が供給されると、その供給された交流電圧の正の半波である正半波を抽出し、その抽出した正半波から、その正半波と同位相の正の電圧である正入力電圧を生成する正生成手段と、前記交流電源から交流電圧が供給されると、その供給された交流電圧の負の半波である負半波を抽出し、その抽出した負半波から、その負半波と同位相の負の電圧である負入力電圧を生成する負生成手段と、前記正生成手段および負生成手段により生成された前記正入力電圧および負入力電圧の伝送と非伝送とを切り換える切換手段と、その切換手段の切り換えにより前記正入力電圧が伝送されて入力端子に入力された場合に、その正入力電圧の入力期間に応じて、前記交流電源から供給される交流電圧の正半波を前記負荷へ印加する閉回路をドレインとソースとを導通させることで形成する第１の電界効果トランジスタを用いた正印加手段と、前記切換手段の切り換えにより前記負入力電圧が伝送されて入力端子に入力された場合に、その負入力電圧の入力期間に応じて、前記交流電源から供給される交流電圧の負半波を前記負荷へ印加する閉回路をドレインとソースとを導通させることで形成する第２の電界効果トランジスタを用いた負印加手段とを備えている。
【０００７】
請求項２記載の交流用電子スイッチ装置は、請求項１記載の交流用電子スイッチ装置において、前記正印加手段に用いられる第１の電界効果トランジスタは、Ｎチャネル型のＭＯＳ電界効果トランジスタであり、前記正印加手段は、前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記正入力電圧を印加する構成であり、前記負印加手段の有する第２の電界効果トランジスタは、Ｐチャネル型のＭＯＳ電界効果トランジスタであり、前記負印加手段は、前記Ｐチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記負入力電圧を印加する構成である。
【０００８】
請求項３記載の交流用電子スイッチ装置は、請求項１記載の交流用電子スイッチ装置において、前記正印加手段および負印加手段に用いられる第１および第２の電界効果トランジスタは、Ｎチャネル型のＭＯＳ電界効果トランジスタであり、前記正印加手段は、前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記正入力電圧を印加する構成であり、前記負印加手段は、前記入力端子に入力された負入力電圧の波形を同一に保った上で、その負入力電圧をゼロボルトを基準とした正の電圧へ反転させて前記正入力電圧を生成する反転生成手段を備え、その反転生成手段により生成された前記正入力電圧を前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに印加する構成である。
【０００９】
請求項４記載の交流用電子スイッチ装置は、請求項１から３のいずれかに記載の交流用電子スイッチ装置において、前記正生成手段により生成される正入力電圧の最大値と前記負生成手段により生成される負入力電圧の最小値との絶対値は、等しい値である。
【００１０】
請求項５記載の交流用電子スイッチ装置は、請求項１から４のいずれかに記載の交流用電子スイッチ装置において、前記切換手段は、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に切り換えられた時に、前記第１の電界効果トランジスタのドレインとソースとを導通させる正の電圧である第１閾値電圧よりも前記正入力電圧の最大値が小さくなり、前記切り換えから所定時間経過した時には、前記正入力電圧の最大値が前記第１閾値電圧よりも大きい前記第１所定電圧となるように、前記切り換えからの時間経過に伴って前記正印加手段の入力端子に入力される正入力電圧の最大値を上昇させる正調整手段と、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に切り換えた時に、前記第２の電界効果トランジスタのドレインとソースとを導通させる負の電圧である第２閾値電圧よりも前記負入力電圧の最小値が大きくなり、前記切り換えから所定時間経過した時には、前記負入力電圧の最小値が前記第２閾値電圧よりも小さい前記第２所定電圧となるように、前記切り換えからの時間経過に伴って前記負印加手段の入力端子に入力される負入力電圧の最小値を降下させる負調整手段とを備えている。
【００１１】
請求項６記載の交流用電子スイッチ装置は、請求項４に従属する請求項５記載の交流用電子スイッチ装置において、前記正生成手段は、第１のツェナーダイオードを備え、前記負生成手段は、前記第１のツェナーダイオードとは極性が逆の第２のツェナーダイオードを備え、前記正調整手段は、抵抗およびコンデンサから構成される第１の積分回路と、その第１の積分回路に電流が流れ込む方向を順方向とする第１のダイオードとを有し、前記第１の積分回路と第１のダイオードとを直列接続して前記第１のツェナーダイオードに対して並列に接続することで、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に前記切換手段が切り換えられた時に、前記交流電源から供給され第１のツェナーダイオードに流れ込む電流を略ゼロにする一方、前記切換手段の切り換えから所定時間経過した時に、前記第１のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることで、前記切り換えからの時間経過に伴って前記正印加手段に入力される正入力電圧の最大値を上昇させるものであり、前記負調整手段は、抵抗およびコンデンサから構成される第２の積分回路と、その第２の積分回路から電流が流れ出す方向を順方向とする第２のダイオードとを有し、前記第２の積分回路と第２のダイオードとを直列接続して前記第２のツェナーダイオードに対して並列に接続することで、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に前記切換手段が切り換えられた時に、前記交流電源から供給され第２のツェナーダイオードに流れ込む電流を略ゼロにする一方、前記切換手段の切り換えから所定時間経過した時に、前記第２のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることで、前記切り換えからの時間経過に伴って前記負印加手段に入力される負入力電圧の最小値を降下させるものである。
【００１２】
請求項７記載の交流用電子スイッチ装置は、請求項１から６のいずれかに記載の交流用電子スイッチ装置において、前記交流電源から供給される交流電圧の電圧値を検出する電圧検出手段と、その電圧検出手段により検出された前記電圧値が規定の電圧値を超えた場合には、前記正入力電圧および負入力電圧が前記正印加手段および負印加手段へ伝送される状態に前記切換手段が切り換えられていても、その正入力電圧および負入力電圧が前記正印加手段および負印加手段へ伝送されることを禁止する禁止手段とを備えている。
【００１３】
請求項８記載の交流用電子スイッチ装置は、請求項７記載の交流用電子スイッチ装置において、前記禁止手段は、前記電圧検出手段により検出された前記電圧値が規定の電圧値を超えた場合には、前記正入力電圧が前記正印加手段へ伝送される経路および前記負入力電圧が前記負印加手段へ伝送される経路と、前記正入力電圧および負入力電圧の基準線とを短絡する短絡手段を備えている。
【００１４】
請求項９記載の交流用電子スイッチ装置は、請求項８記載の交流用電子スイッチ装置において、前記短絡手段は、前記交流電源からの交流電圧が供給停止されるまで、前記経路と前記基準線との短絡を維持する維持手段を備えている。
【発明の効果】
【００１５】
請求項１記載の交流用電子スイッチ装置によれば、交流電源から交流電圧が供給されると、正生成手段は、供給された交流電圧の正半波から、その正半波と同位相の正の電圧である正入力電圧を生成する。また、負生成手段は、供給された交流電圧の負半波から、その負半波と同位相の負の電圧である負入力電圧を生成する。そして、切換手段の切り換えにより正入力電圧が正印加手段の入力端子に入力されると、その正入力電圧の入力期間に応じて、正印加手段は、第１の電界効果トランジスタのドレインとソースとを導通させて、供給される交流電圧の正半波を負荷へ印加する閉回路を形成する。また、切換手段の切り換えにより負入力電圧が負印加手段の入力端子に入力されると、その負入力電圧の入力期間に応じて、負印加手段は、第２の電界効果トランジスタのドレインとソースとを導通させて、供給される交流電圧の負半波を負荷へ印加する閉回路を形成する。これにより、交流電源から供給される交流電圧の両波が負荷へ印加される。ここで、負荷への交流電圧の印加の為に使用する正印加手段および負印加手段には、電界効果トランジスタを用いている。そして、この電界効果トランジスタを、交流電圧から生成された正入力電圧および負入力電圧の入力期間に応じて導通させているので、波形を崩すことなく交流電圧を負荷へ印加することができる。よって、請求項１記載の交流用電子スイッチ装置では、トライアックを用いた交流用電子スイッチ装置と比較して、交流電圧の波形を崩さないために必要となる回路、即ち、交流電圧がゼロ点になる正確なタイミングでトリガ電圧を生成する回路が不要となる。従って、請求項１記載の交流用電子スイッチ装置によれば、回路構成を簡素化することができるという効果がある。
【００１６】
請求項２記載の交流用電子スイッチ装置によれば、請求項１記載の交流用電子スイッチ装置の奏する効果に加え、正印加手段は、Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに正入力電圧を印加し、負印加手段は、Ｐチャネル型のＭＯＳ電界効果トランジスタに負入力電圧を印加する。ここで、正印加手段に用いられるＮチャネル型のＭＯＳ電界効果トランジスタと負印加手段に用いられるＰチャネル型のＭＯＳ電界効果トランジスタとは、チャネル型が異なるだけの電界効果トランジスタとなっている。よって、正印加手段と負印加手段とを、極性を逆にするだけの構成で実現することができるという効果がある。
【００１７】
請求項３記載の交流用電子スイッチ装置によれば、請求項１記載の交流用電子スイッチ装置の奏する効果に加え、負印加手段は、Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに、入力端子に入力された負入力電圧の波形を同一に保った上で、その負入力電圧をゼロボルトを基準とした正の電圧へ反転させて生成した正入力電圧を印加する。よって、正印加手段および負印加手段は、共に、Ｎチャネル型のＭＯＳ電界効果トランジスタを用いることができる。ここで、一般的に、Ｎチャネル型のＭＯＳ電界効果トランジスタは、Ｐチャネル型のＭＯＳ電界効果トランジスタと比較して、非常に安価である。従って、請求項３記載の交流用電子スイッチ装置によれば、ＭＯＳ電界効果トランジスタの費用を抑制することで、全体に掛かる費用を安価にすることができるという効果がある。
【００１８】
請求項４記載の交流用電子スイッチ装置によれば、請求項１から３のいずれかに記載の交流用電子スイッチ装置の奏する効果に加え、正入力電圧の最大値と負入力電圧の最小値との絶対値は、等しい値であるので、正入力電圧の波形と負入力電圧の波形とは、極性が異なるだけの同一波形となる。これにより、正入力電圧を入力する正印加手段と負入力電圧を入力する負印加手段とを、極性が異なるだけの同一動作特性にすることができる。よって、正印加手段によって負荷に印加される正半波の波形と負印加手段によって負荷に印加される負半波の波形とを極性が異なるだけの同一波形とすることができる。従って、交流電源から供給される交流電圧の両波を均整のとれた波形で負荷へ印加することができるという効果がある。
【００１９】
請求項５記載の交流用電子スイッチ装置によれば、請求項１から４のいずれかに記載の交流用電子スイッチ装置の奏する効果に加え、正入力電圧および負入力電圧を伝送する状態に切換手段が切り換えられると、正調整手段は、その切り換えからの時間経過に伴って正生成手段により生成される正入力電圧の最大値を上昇させる。具体的には、正調整手段は、正印加手段へ入力される正入力電圧の最大値を、その切り換えが行われた時に、第１の電界効果トランジスタのドレインとソースとを導通させる第１閾値電圧よりも小さくし、切り換えから所定時間経過した時には、第１閾値電圧よりも大きい第１所定電圧にする。よって、切換手段が切り換えられた直後には、第１の電界効果トランジスタのドレインとソースとの遮断を維持し、その後は、第１の電界効果トランジスタのドレインとソースとを半導通させ、切り換えから所定時間が経過すると、第１の電界効果トランジスタのドレインとソースとを完全に導通させることができる。同様に、負調整手段は、負印加手段へ入力される負入力電圧の最小値を、正入力電圧および負入力電圧を伝送する状態に切り換えが行われた時に、第２の電界効果トランジスタのドレインとソースとを導通させる第２閾値電圧よりも大きくし、切り換えから所定時間経過した時には、第２閾値電圧よりも小さい第２所定電圧にする。よって、正入力電圧および負入力電圧を伝送する状態に切換手段が切り換えられた直後には、第２の電界効果トランジスタのドレインとソースとの遮断を維持し、その後は、第２の電界効果トランジスタのドレインとソースとを半導通させ、切り換えから所定時間が経過すると、第２の電界効果トランジスタのドレインとソースとを完全に導通させることができる。このように、第１および第２の電界効果トランジスタの遮断から完全導通までを、所定時間をかけて行うことができるので、負荷へ流れ込む電流を、切換手段の切り換えからの時間経過に伴って増加させることができる。従って、交流電圧の印加直後に定常電流の数倍の電流である突入電流が発生する負荷へ、交流電圧の印加を開始する場合でも、その突入電流を抑制して、本交流用電子スイッチ装置の破壊を防止することができるという効果がある。
【００２０】
請求項６記載の交流用電子スイッチ装置によれば、請求項４に従属する請求項５記載の交流用電子スイッチ装置の奏する効果に加え、第１の積分回路と第１のダイオードとを直列接続した正調整手段を、正生成手段である第１のツェナーダイオードに対して並列に接続する。これにより、正入力電圧および負入力電圧を伝送する状態に切換手段が切り換えられた時には、第１の積分回路のコンデンサが未充電であることから、交流電源から供給される交流電流の殆どを第１の積分回路に流れ込ませることができる。よって、その切り換えが行われた時には、正調整手段は、第１のツェナーダイオードに流れ込む電流を略ゼロにすることができる。一方、切換手段の切り換えから所定時間経過した時には、第１の積分回路のコンデンサの充電により、交流電源から供給される交流電流が第１の積分回路に流れ込むのを僅かとすることができる。よって、切り換えから所定時間経過した時には、正調整手段は、第１のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることができる。これにより、切換手段の切り換えからの時間経過に伴って正印加手段に入力される正入力電圧の最大値を上昇させることができる。同様に、第２の積分回路と第２のダイオードとを直列接続した負調整手段を、負生成手段である第２のツェナーダイオードに対して並列に接続する。これにより、切換手段の切り換えが行われた時には、負調整手段は、第２のツェナーダイオードに流れ込む電流を略ゼロにすることができる一方で、切り換えから所定時間経過した時には、第２のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることができる。これにより、切換手段の切り換えからの時間経過に伴って負印加手段に入力される負入力電圧の最小値を降下させることができる。従って、請求項６記載の交流用電子スイッチ装置によれば、正入力電圧の最大値の上昇と負入力電圧の最小値の降下とを、ツェナーダイオードに積分回路およびダイオードを並列接続するという簡素な回路構成で実現することができるという効果がある。
【００２１】
請求項７記載の交流用電子スイッチ装置によれば、請求項１から６のいずれかに記載の交流用電子スイッチ装置の奏する効果に加え、電圧検出手段により検出された電圧値が規定の電圧値を超えた場合には、禁止手段は、正入力電圧および負入力電圧が正印加手段および負印加手段へ伝送される状態に切換手段が切り換えられていても、その正入力電圧および負入力電圧の伝送を禁止する。よって、交流電源から供給される交流電圧の電圧値が規定の電圧値を超える場合、即ち、規格を超える高電圧である場合には、正印加手段および負印加手段の動作を禁止して、高電圧の負荷への印加を禁止することができる。従って、規格を越える高電圧により負荷が破壊されることを防止することができるという効果がある。
【００２２】
請求項８記載の交流用電子スイッチ装置によれば、請求項７記載の交流用電子スイッチ装置の奏する効果に加え、電圧検出手段により検出された電圧値が規定の電圧値を超えた場合には、短絡手段は、正印加手段へ正入力電圧が伝送される経路および負印加手段へ負入力電圧が伝送される経路と、正入力電圧および負入力電圧の基準線とを短絡して、正印加手段および負印加手段の動作を禁止する。よって、交流電源から供給される交流電圧の電圧値が規定の電圧値を超える場合、即ち、規格を超える高電圧である場合には、正入力電圧および負入力電圧が伝送される経路を基準線と短絡するという簡易な構成で、規格を越える高電圧が負荷に印加され、負荷が破壊されることを防止することができるという効果がある。
【００２３】
請求項９記載の交流用電子スイッチ装置によれば、請求項８記載の交流用電子スイッチ装置の奏する効果に加え、維持手段は、交流電源からの交流電圧が供給停止されるまで、経路と基準線との短絡を維持する。よって、交流電源が規格を超える高電圧を供給した場合には、その高電圧の供給が停止して負荷の破壊の恐れがなくなるまで、正印加手段および負印加手段の動作禁止を維持しておくことができるという効果がある。
【図面の簡単な説明】
【００２４】
【図１】第１実施形態における交流用電子スイッチ装置の構成を示す回路図である。
【図２】（ａ）は、商用交流電圧波形と、図１の回路図に示すＳ１点における電圧波形と、を示した図であり、（ｂ）は、図１の回路図に示すＳ１点における電圧波形と、図１の回路図に示すＳ２点における電圧波形と、を示した図である。
【図３】図１の回路図に示すＬ点とＣ点との間における電圧波形を示した図である。
【図４】図１の回路図に示すＨ点とＬ点との間における電圧波形を示した図である。
【図５】図１の回路図に示すＳ１点における制御電圧波形、およびＰＷ ＭＯＳＦＥＴＱ１，Ｑ２がオフである場合の図１の回路図に示すＳ２点における制御電圧波形を示した図である。
【図６】Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２を、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４を使用して構成した場合の回路図を示している。
【図７】トランジスタＱ１３の、ベース電圧、エミッタ電圧およびコレクタ電圧を図示したものである。
【図８】Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧を図示したものである。
【図９】第２実施形態の多機能型交流用電子スイッチ装置の構成を示す回路図である。
【図１０】図９に示す多機能型交流用電子スイッチ装置のＳ２における制御電圧の変化を、±ＶＳ電圧の変化と共に示した図である。
【図１１】図９に示す多機能型交流用電子スイッチ装置において、負荷に流れ込む突入電流を、Ｓ２における制御電圧の変化および多機能型交流用電子スイッチ装置に供給された商用交流電圧と共に示した図である。
【図１２】図１に示す交流用電子スイッチ装置のＳ２における制御電圧の変化を示した図である。
【図１３】図１に示す交流用電子スイッチ装置において、負荷に流れ込む突入電流を、Ｓ２における制御電圧の変化および交流用電子スイッチ装置に供給された商用交流電圧と共に示した図である。
【図１４】図１に示す交流用電子スイッチ装置に突入電流抑制回路を接続した多機能型交流用電子スイッチ装置の回路図である。
【図１５】図１に示す交流用電子スイッチ装置に定格外電圧入力保護回路と±ＶＨ電源生成回路とを接続した多機能型交流用電子スイッチ装置の回路図である。
【発明を実施するための形態】
【００２５】
以下、本発明の一実施の形態について添付図面を参照して説明する。図１を参照して、パワーＭＯＳ電界効果トランジスタ（以下、「ＰＷ ＭＯＳＦＥＴ」（Ｐｏｗｅｒ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と称す）を用いた交流用電子スイッチ装置１について説明する。図１は、交流用電子スイッチ装置１の構成を示す回路図である。
【００２６】
なお、交流用電子スイッチ装置１は、商用電源（実効値１００ボルト）にプラグＰ１が接続され、スイッチＳＷ１が遮断状態となった場合には、商用電源から供給される実効値１００ボルトの交流電圧（以下、「商用交流電圧」と称す）を使用して制御電圧を生成し、その生成した制御電圧を用いて、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通、遮断を切り換えることで、商用交流電圧を負荷ＬＤへ印加するスイッチング装置である。
【００２７】
交流用電子スイッチ装置１は、プラグＰ１と、ヒューズＦ１と、抵抗Ｒ１〜Ｒ３と、ダイオードＤ１〜Ｄ４と、ツェナーダイオードＺＤ１，ＺＤ２と、スイッチＳＷ１と、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１と、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２と、コンセントＯＵＴ１と、から構成されている。
【００２８】
プラグＰ１は、実効値１００ボルトの商用電源に接続して、コンセントＯＵＴ１に接続された負荷ＬＤへ商用交流電圧を供給すると共に、交流用電子スイッチ装置１の動作電圧を供給するものである。このプラグＰ１に設けられた金属製の一対の差込部材の一方、即ち、差込部材Ｂ１が、ヒューズＦ１の一端に接続されている。また、差込部材Ｂ２は、ツェナーダイオードＺＤ１のアノード等に接続されている。
【００２９】
ヒューズＦ１は、プラグＰ１から供給される商用交流電圧に伴う交流電流が、規定の電流値を超えて流れた場合に、その電流が、負荷ＬＤや交流用電子スイッチ装置１へ流れ込むのを防止する公知の素子である。このヒューズＦ１の他端は、コンセントＯＵＴ１の一方の端子および抵抗Ｒ１の一端と接続されている。
【００３０】
抵抗Ｒ１と、ダイオードＤ１，Ｄ２と、ツェナーダイオードＺＤ１，ＺＤ２とは、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１およびＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２の、即ち、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通、遮断を制御する制御電圧を生成する制御電圧生成回路を構成している。
【００３１】
ダイオードＤ１およびツェナーダイオードＺＤ１は、プラグＰ１が商用電源に接続された場合に、商用交流電圧の正の半波から、その商用交流電圧の正の半波と同位相であり、且つ、正の電圧である、正制御電圧を生成する回路を構成し、ダイオードＤ２およびツェナーダイオードＺＤ２は、プラグＰ１が商用電源に接続された場合に、商用交流電圧の負の半波から、その商用交流電圧の負の半波と同位相であり、且つ、負の電圧である、負制御電圧を生成する回路を構成している。この正制御電圧および負制御電圧が交互に生成されることで、制御電圧生成回路では、最大値が正で最小値が負の連続した制御電圧を生成する。なお、以後、商用交流電圧において、正の半波を「正半波」と称し、負の半波を「負半波」と称する。また、制御電圧とは、正制御電圧と負制御電圧が合成された電圧を示す。
【００３２】
抵抗Ｒ１の他端は、ダイオードＤ１のアノードおよびダイオードＤ２のカソードと接続されている。ダイオードＤ１のカソードは、ツェナーダイオードＺＤ１のカソードと接続されており、ツェナーダイオードＺＤ１のアノードは、差込部材Ｂ２と接続されている。
【００３３】
また、ダイオードＤ２のアノードは、ツェナーダイオードＺＤ２のアノードと接続されており、ツェナーダイオードＺＤ２のカソードは、差込部材Ｂ２と接続されている。なお、制御電圧生成回路による生成される制御電圧の詳細については後述する。
【００３４】
ダイオードＤ１のアノードおよびダイオードＤ２のカソードは、抵抗Ｒ２の一端に接続されており、抵抗Ｒ２の他端は、スイッチＳＷ１の一端、抵抗Ｒ３の一端およびコンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲート端子に接続されている。なお、スイッチＳＷ１の他端および抵抗Ｒ３の他端は、それぞれ、差込部材Ｂ２と接続されている。
【００３５】
スイッチＳＷ１は、制御電圧生成回路で生成された制御電圧を、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲート端子に伝送するか否かを切り換える押しボタン式のスイッチである。抵抗Ｒ２および抵抗Ｒ３は、スイッチＳＷ１が遮断状態である場合には、ダイオードＤ１およびツェナーダイオードＺＤ１に印加される電圧を、即ち、正制御電圧を分圧すると共に、ダイオードＤ２およびツェナーダイオードＺＤ２に印加される電圧を、即ち、負制御電圧を分圧する分圧回路を構成する。よって、スイッチＳＷ１が遮断状態である場合には、抵抗Ｒ３に発生した電圧が、即ち、制御電圧が、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲート端子に印加される。従って、スイッチＳＷ１が遮断状態である場合には、制御電圧に応じて、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通状態、遮断状態を切り換えることができる。
【００３６】
一方、スイッチＳＷ１が導通状態である場合には、抵抗Ｒ３に電圧が発生せず、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲート端子に制御電圧が入力されない。よって、スイッチＳＷ１が導通状態である場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を遮断状態に維持することができる。
【００３７】
ダイオードＤ３，Ｄ４と、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２とは、制御電圧に応じて、導通状態、遮断状態を切り換える制御回路を構成している。スイッチＳＷ１が遮断状態である場合に、ダイオードＤ３およびＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１は、入力される正制御電圧に応じて、商用交流電圧の正半波を負荷ＬＤへ印加する回路を構成し、ダイオードＤ４およびＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２は、入力される負制御電圧に応じて、商用交流電圧の負半波を負荷ＬＤへ印加する回路を構成している。
【００３８】
ダイオードＤ３のアノードおよびダイオードＤ４のカソードは、コンセントＯＵＴ１の他端と接続され、ダイオードＤ３のカソードは、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１のドレインと接続されている。また、ダイオードＤ４のアノードは、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２のドレインと接続されている。そして、ＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ソースは、差込部材Ｂ２と接続されている。なお、ダイオードＤ３，Ｄ４は、逆耐圧用保護素子としても機能している。
【００３９】
次に、図１に加え、図２〜図４を参照して、プラグＰ１が商用電源に接続され、スイッチＳＷ１が遮断状態である場合における交流用電子スイッチ装置１の動作について説明する。図２（ａ）は、商用交流電圧波形と、図１の回路図に示すＳ１点における電圧波形（Ｓ１点における制御電圧）と、を示した図であり、図２（ｂ）は、図１の回路図に示すＳ１点における電圧波形（Ｓ１点における制御電圧）と、図１の回路図に示すＳ２点における電圧波形（Ｓ２点における制御電圧）と、を示した図である。
【００４０】
また、図３は、図１の回路図に示すＬ点とＣ点との間における電圧波形を示した図であり、図４は、図１の回路図に示すＨ点とＬ点との間における電圧波形、即ち、負荷ＬＤに印加される電圧波形を示した図である。なお、図２〜図４においては、縦軸を電圧とし、横軸を時間としている。
【００４１】
プラグ１が商用電源に接続されると、図１に示す差込部材Ｂ１−Ｂ２の間には、商用交流電圧が印加され、その商用交流電圧波形は、図２（ａ）に示す波形となる。印加された商用交流電圧が正半波である場合には（ｔ０時〜ｔ１時までの場合には）、差込部材Ｂ１からＢ２へ交流電流が流れ込む。よって、この場合には、差込部材Ｂ１からの交流電流は、抵抗Ｒ１→ダイオードＤ１→ツェナーダイオードＺＤ１→差込部材Ｂ２の経路を流れ、ダイオードＤ２→ツェナーダイオードＺＤ２の経路へは流れない（図１参照）。ここで、ツェナーダイオードＺＤ１のツェナー電圧は、約１１．４ボルトである。従って、印加された商用交流電圧が正半波である場合のＳ１点における制御電圧は、図２（ａ）に示すように、この約１１．４ボルトにダイオードＤ１の順方向電圧（約０．６ボルト）を加えた約１２．０ボルトを最大値とする略矩形状の電圧、即ち、正制御電圧となる。
【００４２】
また、印加された商用交流電圧が負半波である場合には（ｔ１時〜ｔ２時までの場合には）、差込部材Ｂ２からＢ１へ交流電流が流れ込む。よって、この場合には、差込部材Ｂ２からの交流電流は、ツェナーダイオードＺＤ２→ダイオードＤ２→抵抗Ｒ１→ヒューズＦ１→差込部材Ｂ１の経路を流れ、ツェナーダイオードＺＤ１→ダイオードＤ１の経路へは流れない（図１参照）。ここで、ツェナーダイオードＺＤ２のツェナー電圧は、ツェナーダイオードＺＤ１と同様に、約１１．４ボルトである。従って、印加された商用交流電圧が負半波である場合のＳ１点における制御電圧は、図２（ａ）に示すように、この約１１．４ボルトにダイオードＤ２の順方向電圧（約０．６ボルト）を加えた約−１２．０ボルトを最小値とする略矩形状の電圧、即ち、負入力電圧となる。
【００４３】
よって、Ｓ１点における制御電圧は、約１２．０ボルトを最大値とし、約−１２．０ボルトを最小値とする信号となる。
【００４４】
次に、Ｓ２点における制御電圧は、Ｓ１における制御電圧を、図１に示す抵抗Ｒ２と抵抗Ｒ３とから構成される分圧回路で分圧した電圧となるので、Ｓ１における制御電圧の振幅を小さくした信号となる。よって、図２（ｂ）に示すように、Ｓ２点における制御電圧は、約１０．０ボルトを最大値とし、約−１０．０ボルトを最小値とする電圧となる。
【００４５】
次に、図２に示すＳ２における制御電圧が、図１に示すコンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２のゲートに入力されると、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２は、その制御電圧の変化に伴い、導通状態、遮断状態を交互に行う。具体的には、図２に示すｔ０´時〜ｔ１時までの間においては、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１が導通状態となる一方で、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２が遮断状態となり、図２に示すｔ１´時〜ｔ２時までの間においては、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１が遮断状態となる一方で、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２が導通状態となる。
【００４６】
ここで、ｔ０時〜ｔ２時までの間における、図１の回路図に示すＬ点とＣ点との間に印加される電圧の波形は、図３に示す波形となる。図３に示すように、ｔ０時〜ｔ１時までの間は、ｔ０´時までを除き、図１に示すＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１が導通状態となるので、差込部材Ｂ１からの交流電流は、ヒューズＦ１→負荷ＬＤ→ダイオードＤ３→ＰＷ ＭＯＳＦＥＴＱ１→差込部材Ｂ２の経路を流れ、ダイオードＤ４→ＰＷ ＭＯＳＦＥＴＱ２→差込部材Ｂ２の経路を流れない（図１参照）。よって、ｔ０時〜ｔ１時までの間は、ｔ０´時までを除き、ダイオードＤ３の順方向電圧（約０．６ボルト）とＰＷ ＭＯＳＦＥＴＱ１のオン電圧（ドレイン−ソース間電圧）とを加算した電圧が図１の回路図のＬ点とＣ点との間における電圧となる。
【００４７】
また、ｔ１時〜ｔ２時までの間は、ｔ１時〜ｔ１´時までを除き、図１に示すＮチャネル型ＰＷ ＭＯＳＦＥＴＱ２が導通状態となるので、差込部材Ｂ２からの交流電流は、ＰＷ ＭＯＳＦＥＴＱ２→ダイオードＤ４→負荷ＬＤ→ヒューズＦ１→差込部材Ｂ１の経路を流れ、ＰＷ ＭＯＳＦＥＴＱ１→ダイオードＤ３→負荷ＬＤの経路を流れない（図１参照）。よって、ｔ１時〜ｔ２時までの間は、ｔ１時〜ｔ１´時までを除き、ダイオードＤ４の順方向電圧（約０．６ボルト）とＰＷ ＭＯＳＦＥＴＱ２のオン電圧（ドレイン−ソース間電圧）とを加算した電圧をマイナスにした電圧が図１の回路図のＬ点とＣ点との間における電圧となる。
【００４８】
なお、図１に示すＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１が導通を開始するのは、図２（ｂ）に示すように、Ｓ２における正制御電圧が、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１のゲート閾値電圧、即ち、約４．０ボルトを超えるｔ０´時後となるので、図３に示すように、ｔ０´時までは、ＰＷ ＭＯＳＦＥＴＱ１が遮断状態となる。よって、ｔ０´時までは、図１の回路図に示すＬ点とＣ点との間における電圧は、商用交流電圧が示す電圧値（具体的には、数ボルト以上約５０ボルト以下の電圧）となる。同様に、図１に示すＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２が導通を開始するのは、図２（ｂ）に示すように、Ｓ２における負制御電圧が、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２のゲート閾値電圧、即ち、約−４．０ボルトを下回るｔ１´後となるので、図３に示すように、ｔ１時〜ｔ１´時までは、ＰＷ ＭＯＳＦＥＴＱ２が遮断状態となる。よって、ｔ１時〜ｔ１´時までは、図１の回路図に示すＬ点とＣ点との間における電圧は、商用交流電圧が示す電圧値（具体的には、−数ボルト以上約−５０ボルト以下の電圧）となる。
【００４９】
なお、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２においては、遮断状態から導通状態となる場合に、即ち、ＰＷ ＭＯＳＦＥＴＱ１においてはｔ０´時までの立ち上がり期間に、ＰＷ ＭＯＳＦＥＴＱ２においてはｔ１時〜ｔ１´時までの立ち上がりの期間に、ドレイン−ソース間に商用交流電圧が印加されるが、導通状態から遮断状態となる期間には（立ち下りの期間には）、商用交流電圧が印加されない。これは、立ち下りの期間においては、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の入力容量に蓄えられた電荷が放電しきれない現象が発生することにより、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の状態が瞬時に遮断状態になるのではなく、所定の期間、導通状態を維持してしまう。よって、その期間、商用交流電圧が負荷ＬＤに印加され続けるからである。
【００５０】
次に、ｔ０時〜ｔ２時までの、図１の回路図に示すＨ点とＬ点との間における電圧波形、即ち、負荷ＬＤに印加される電圧波形は、図４に示す波形となる。ｔ０時〜ｔ１時までの間は、ｔ０´時までを除き、差込部材Ｂ１からの交流電流は、前述の通り、ヒューズＦ１→負荷ＬＤ→ダイオードＤ３→ＰＷ ＭＯＳＦＥＴＱ１→差込部材Ｂ２の経路を流れるので（図１参照）、商用交流電圧の正半波が、負荷ＬＤ、ダイオードＤ３およびＰＷ ＭＯＳＦＥＴＱ１に印加される。しかし、ダイオードＤ３およびＰＷ ＭＯＳＦＥＴＱ１に印加される電圧は、僅か約１．０ボルトに過ぎない（図３参照）。よって、ｔ０時〜ｔ１時までの間は、ｔ０´時までを除き、商用交流電圧の正半波の殆どが負荷ＬＤに印加されて、負荷ＬＤに印加される電圧は、最大値約１４０ボルトの正半波の電圧となり、商用交流電圧の正半波と略同じ電圧となる。
【００５１】
また、ｔ１時〜ｔ２時までの間は、ｔ１時〜ｔ１´時までを除き、差込部材Ｂ２からの交流電流は、前述の通り、ＰＷ ＭＯＳＦＥＴＱ２→ダイオードＤ４→負荷ＬＤ→ヒューズＦ１→差込部材Ｂ１の経路を流れるので、商用交流電圧の負半波は、負荷ＬＤ、ダイオードＤ４およびＰＷ ＭＯＳＦＥＴＱ２に印加される。ここでも、ＰＷ ＭＯＳＦＥＴＱ２→ダイオードＤ４に印加される電圧は、僅か約−１．０ボルトに過ぎない（図３参照）。よって、ｔ１時〜ｔ２時までの間は、ｔ１時〜ｔ１´時までを除き、商用交流電圧の負半波の殆どが負荷ＬＤに印加されて、負荷ＬＤに印加される電圧は、最小値約−１４０ボルトの負半波の電圧となり、商用交流電圧の負半波と略同じ電圧となる。
【００５２】
よって、プラグＰ１が商用電源に接続され、スイッチＳＷ１が遮断状態である場合には、交流用電子スイッチ装置１は、商用交流電圧とほぼ同一の交流電圧を負荷ＬＤに印加することができる。
【００５３】
次に、図１に加え、図５を参照して、プラグＰ１が商用電源に接続され、スイッチＳＷ１が導通状態である場合における交流用電子スイッチ装置１の動作について説明する。図５は、図１の回路図に示すＳ１点における制御電圧波形、およびＰＷ ＭＯＳＦＥＴＱ１，Ｑ２がオフである場合の図１の回路図に示すＳ２点における制御電圧波形を示した図であり、図２（ｂ）と対応する図である。なお、図５においては、図２〜図４と同様、縦軸を電圧とし、横軸を時間としている。
【００５４】
スイッチＳＷ１が導通状態である場合には、図１に示すように、抵抗Ｒ２の他端と差込部材Ｂ２とが短絡された状態となり、抵抗Ｒ３に発生する電圧はなくなるので、図５に示すように、制御電圧生成回路によりＳ１における制御電圧が生成されても、Ｓ２における制御電圧は発生しない。よって、図１に示すコンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートに制御電圧が入力されず、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２は、遮断状態となる。従って、スイッチＳＷ１が導通状態である場合には、商用交流電圧が負荷ＬＤに印加されない。
【００５５】
上述した通り、本実施形態の交流用電子スイッチ装置１は、プラグＰ１が商用電源に接続され、スイッチＳＷ１が遮断状態となった場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通、遮断を切り換えて、商用交流電圧を負荷ＬＤへ印加する。ここで、交流用電子スイッチ装置１では、商用交流電圧を負荷ＬＤへ印加する素子として、ＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を用いている。そして、このＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を、商用交流電圧から生成された正制御電圧および負制御電圧の入力期間に応じて導通させることで、商用交流電圧を負荷ＬＤへ印加している。よって、本実施形態の交流用電子スイッチ装置１では、トライアックを用いた交流用電子スイッチ装置と比較して、交流電圧がゼロ点になる正確なタイミングでトリガ電圧を生成する回路が不要となる。従って、本実施形態の交流用電子スイッチ装置１によれば、回路構成を簡素化することができる。
【００５６】
また、本実施形態の交流用電子スイッチ装置１は、商用交流電圧を負荷ＬＤへ印加する素子として、コンプリメンタリのＰＷ ＭＯＳＦＥＴ、即ち、チャネル型が異なるだけの特性が等しいＰＷ ＭＯＳＦＥＴを使用している。よって、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１とダイオードＤ３との回路、即ち、商用交流電圧の正半波を負荷ＬＤへ印加する回路ができれば、後は、極性を逆にするだけで、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２とダイオードＤ４との回路、即ち、商用交流電圧の負半波を負荷ＬＤへ印加する回路を容易に実現することができる。
【００５７】
また、本実施形態の交流用電子スイッチ装置１では、図２（ｂ）に示すように、制御電圧の最大値と最小値とは、絶対値が等しいので、正制御電圧と負制御電圧は、極性が異なるだけの同一波形となる。これにより、商用交流電圧の正半波を負荷ＬＤへ印加するＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１およびダイオードＤ３から構成される回路と、商用交流電圧の負半波を負荷ＬＤへ印加するＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２およびダイオードＤ４から構成される回路とを、極性が異なるだけの同一動作特性にすることができる。よって、負荷ＬＤへ印加される商用交流電圧の正半波の波形と、負荷ＬＤへ印加される商用交流電圧の負半波の波形とを、極性が異なる同一波形とすることができる。従って、商用交流電圧の両波を均整のとれた波形で負荷ＬＤへ印加することができる。
【００５８】
また、本実施形態の交流用電子スイッチ装置１では、制御電圧の最大値（最小値）は、商用交流電圧の最大値（最小値）の１割程度の値となっている。つまり、商用交流電圧を大信号とすれば、制御電圧は、小信号となる。よって、本実施形態の交流用電子スイッチ装置１によれば、小信号レベルのアナログ信号を取り扱う技術を用いて、即ち、商用交流電圧のような大信号を扱う技術と比較して容易な技術を用いて、商用交流電圧の負荷ＬＤへの印加、非印加を行う回路を実現することができる。
【００５９】
また、本実施形態の交流用電子スイッチ装置１では、制御電圧生成回路をツェナーダイオードを用いて構成している。よって、簡素な回路構成で、制御電圧を生成することができる。
【００６０】
更に、本実施形態の交流用電子スイッチ装置１によれば、本装置を構成するために用いられる全ての素子は、抵抗Ｒ１〜Ｒ３、ダイオードＤ１〜Ｄ４、ツェナーダイオードＺＤ１，ＺＤ２、スイッチＳＷ１およびコンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の僅か１２点に留まるので、回路構成をシンプルにすることができる。
【００６１】
次に、図６〜図８を参照して、図１に示す交流用電子スイッチ装置１に用いられたＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２と等価な動作を行う回路を、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４を使用して構成した場合について説明する。ここで、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２は、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４と比較して高価である上、高耐圧品が非常に少ない。よって、交流用電子スイッチ装置１を低価格に抑えた上で、高電圧に対応する製品とする場合には、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２と等価な動作を行う回路を（以下、「Ｑ２等価回路」と称す）、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４を使用して構成することは有用となる。
【００６２】
図６は、Ｑ２等価回路を、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４を使用して構成した場合の回路図を示している。図６に示すように、Ｑ２等価回路は、シフト回路Ｋ１と、抵抗Ｒ１１と、抵抗Ｒ１５〜Ｒ１８と、ダイオードＤ１２と、ｐｎｐ型トランジスタＱ１３と、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４と、から構成されている。なお、図６に記載のＧ，Ｄ，Ｓの記号は、それぞれ、図１に示すＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２のゲート、ドレイン、ソースに対応している。
【００６３】
シフト回路Ｋ１は、トランジスタＱ１３の導通、遮断を制御する動作信号を生成する回路である。シフト回路Ｋ１のＩＮ端子は、抵抗Ｒ１１の他端および抵抗Ｒ１５の一端と接続され、抵抗Ｒ１１の一端は、図１に示す抵抗Ｒ３の一端と接続されており、シフト回路Ｋ１のＣＮＴ端子は、抵抗Ｒ１６の他端、ダイオードＤ１２のアノードおよびトランジスタＱ１３のベースと接続されている。また、シフト回路Ｋ１のＶ端子は、−Ｂボルトの直流電源と接続されている。なお、シフト回路Ｋ１のＶ端子は図示しない抵抗等を介して、シフト回路Ｋ１のＣＮＴ端子と接続されている。
【００６４】
シフト回路Ｋ１は、図１に示すスイッチＳＷ１が遮断状態である場合に、図１に示す抵抗Ｒ３に発生した制御電圧がＩＮ端子へ入力されると、時間０〜ｔ１の間は（図２（ｂ）参照）、ＣＮＴ端子を開放状態にする一方で、ｔ１時〜ｔ２時の間は（図２（ｂ）参照）、ＣＮＴ端子とＶ端子とを導通状態にして、＋Ｂボルトの直流電源から−Ｂボルトの直流電源へ電流を流す。これにより、シフト回路Ｋ１は、トランジスタＱ１３のベースに印加される動作信号を生成する。なお、＋Ｂボルトの直流電源および−Ｂボルトの直流電源は、プラグＰ１から供給される商用交流電圧を整流して生成されており、本実施形態では、±Ｂボルトを約±２０．０ボルトに設定している。
【００６５】
抵抗Ｒ１６，Ｒ１７，Ｒ１８と、トランジスタＱ１３を逆電圧から保護するダイオードＤ１２と、トランジスタＱ１３とは、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４の導通、遮断を制御する制御電圧を生成する回路である。抵抗Ｒ１６の一端は、＋Ｂボルトの直流電源および抵抗Ｒ１７の一端と接続されている。
【００６６】
抵抗Ｒ１７の他端は、ダイオードＤ１２のカソードおよびトランジスタＱ１３のエミッタと接続されている。また、トランジスタＱ１３のコレクタは抵抗Ｒ１８の一端およびＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートと接続されており、その抵抗Ｒ１８の他端は、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のソースと接続されている。よって、抵抗Ｒ１８に発生する電圧は、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧となる。なお、本実施形態では、抵抗Ｒ１８に発生する電圧は、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１のゲート入力される正制御電圧と同じ電圧、即ち、約１０．０ボルトに設定されている。
【００６７】
Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のドレインは、図１に示す差込部材Ｂ２および抵抗Ｒ１５の他端と接続されている。また、抵抗Ｒ１５の一端は、抵抗Ｒ１１を介して、図１に示す抵抗Ｒ３の一端と接続されている。
【００６８】
ここで、図７を参照して、図１に示すスイッチＳＷ１が遮断状態である場合の、ｔ０時〜ｔ２時における動作信号（トランジスタＱ１３のベース電圧）、トランジスタＱ１３のエミッタ電圧およびコレクタ電圧について説明する。また、図８を参照して、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧について説明する。
【００６９】
図７は、トランジスタＱ１３の、ベース電圧、エミッタ電圧およびコレクタ電圧を図示したものであり、図８は、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧を図示したものである。なお、図７および図８では、縦軸を電圧、横軸を時間としている。
【００７０】
前述の通り、シフト回路Ｋ１は、図１に示す抵抗Ｒ３に発生した制御電圧がＩＮ端子に入力されると（図２（ｂ）参照）、ｔ０時〜ｔ１時の間、ＣＮＴ端子を開放状態とする。よって、図７に示すように、ｔ０時〜ｔ１時の間は、トランジスタＱ１３のベース電圧が、＋Ｂボルトとなる。このとき、抵抗Ｒ１６の両端に電位差が発生しないので、トランジスタＱ１３のベースとエミッタとの間にも電位差が発生しない。従って、ｔ０時〜ｔ１時の間は、トランジスタＱ１３は遮断状態となる。このとき、図７に示すように、トランジスタＱ１３のエミッタ電圧は＋Ｂボルトになる。また、トランジスタＱ１３のコレクタ電流は流れることがなく、抵抗Ｒ１８に発生する電圧降下はゼロボルトとなる。この時のトランジスタＱ１３のコレクタはフローティング状態となり、トランジスタＱ１３のコレクタ電圧は端子Ｄの電位に沿う電圧となる。
【００７１】
一方、シフト回路Ｋ１は、前述の通り、ｔ１時〜ｔ２時の間、ＣＮＴ端子とＶ端子とを導通状態にして、＋Ｂボルトの直流電源から抵抗Ｒ１６を介して−Ｂボルトの直流電源へ電流を流す。この時、抵抗Ｒ１６には電圧降下によって、約１０．０ボルトの電圧が発生する。よって、図７に示すように、ｔ１時〜ｔ２時の間は、トランジスタＱ１３のベース電圧が、＋Ｂボルトよりも約１０．０ボルト低い電圧となる。このとき、トランジスタＱ１３のベースとエミッタとの間にも電位差が発生する。従って、ｔ１時〜ｔ２時の間は、トランジスタＱ１３は導通状態となる。このとき、図７に示すように、トランジスタＱ１３のエミッタ電圧の波形は、約１０．０ボルトを最小値とする矩形波状の波形となる一方、トランジスタＱ１３のコレクタ電圧の波形（抵抗Ｒ１８に印加される電圧の波形）は、約１０．０ボルトを最大値とする矩形波状の波形となる。なお、トランジスタＱ１３のコレクタ電圧の波形がｔ１時直後と、ｔ２時直前において、マイナス電圧となっているが、これは、次の理由による。即ち、抵抗Ｒ１８に印加される電圧が、ＰＷ ＭＯＳＦＥＴＱ１４のゲート−ソース間におけるスレッショルド電圧に到達するまでは（ｔ１時直後は）、ＰＷ ＭＯＳＦＥＴＱ１４は、遮断状態を保つ。このとき、トランジスタＱ１３のコレクタ電圧は、商用交流電圧の負の半波の影響を受けてしまい、マイナス電圧方向に変化するためである。なお、ｔ２時直前においても、上述した理由と同様の理由により、トランジスタＱ１３のコレクタ電圧がマイナス電圧方向に変化する。
【００７２】
次に、図８を参照して、ｔ０時〜ｔ２時の間における、抵抗Ｒ１８に印加される電圧波形、即ち、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧について説明する。図８は、ｔ０時〜ｔ２時の間における、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧を示した図である。なお、図８においては、ＰＷ ＭＯＳＦＥＴＱ１４のソース電位を基準電圧とした場合を図示している。
【００７３】
前述の通り、ｔ０時〜ｔ１時の間、抵抗Ｒ１８に印加される電圧波形は、ゼロボルトとなる一方で、ｔ１時〜ｔ２時の間、抵抗Ｒ１８に印加される電圧波形は、約１０．０ボルトを最大値とする波形となる。
【００７４】
よって、図８に示すように、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧は、ｔ０時〜ｔ１時の間、ゼロボルトの信号となる一方、ｔ１時〜ｔ２時の間、約１０．０ボルトを最大値とする信号となる。従って、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４は、ｔ０時〜ｔ１時の間、遮断状態となる一方、ｔ１時〜ｔ２時の間、導通状態となる。
【００７５】
上述した通り、図１に示す抵抗Ｒ３に正制御電圧が入力された場合には（ｔ０時〜ｔ１時の間には）、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４が遮断状態となる一方で、抵抗Ｒ３に負制御電圧が入力された場合には（ｔ１時〜ｔ２時の間には）、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４が導通状態となる。この動作はまさしく、図１に示すＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２と同一の動作を行っていることになる（図３参照）。
【００７６】
よって、本実施形態におけるＱ２等価回路によれば、図１に示すＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２と比較して低価である上、高耐圧品が非常に多いＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１４を使用して、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２と全く同一の動作を実現することができる。従って、交流用電子スイッチ装置１を低価格に抑えた上で、高電圧に対応する製品にすることができる。
【００７７】
次に、図９〜図１１を参照して、第２実施形態の多機能型交流用電子スイッチ装置１００について説明する。多機能型交流用電子スイッチ装置１００は、図１で示した交流用電子スイッチ装置１と等価な装置、即ち、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通、遮断を切り換えて、商用交流電圧を負荷ＬＤへ印加する交流用電子スイッチ装置１０に対し、突入電流抑制回路Ｚ１と、定格外電圧入力保護回路Ｚ２と、を接続した装置である。
【００７８】
なお、交流用電子スイッチ装置１０は、突入電流抑制回路Ｚ１が接続されたことにより設けられたヒューズＦ２が新たに接続されたことと、スイッチＳＷ１が突入電流抑制回路Ｚ１にスイッチＳＷ２１として接続された以外は、図１に示す交流用電子スイッチ装置１と同一の構成である。また、交流用電子スイッチ装置１０は、図１に示す交流用電子スイッチ装置１と比較して、スイッチＳＷ２１の導通、遮断に対応する状態が反転している以外は、同一の動作である。よって、交流用電子スイッチ装置１の詳細な説明を省略する。
【００７９】
なお、交流用電子スイッチ装置１０は、スイッチＳＷ２１が導通状態である場合に、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通状態、遮断状態の制御電圧による制御が可能な状態となり、スイッチＳＷ２１が遮断状態である場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の制御電圧による制御ができず、遮断状態を維持する状態となる。ここで、交流用電子スイッチ装置１０では、図１に示す交流用電子スイッチ装置１に対して、スイッチＳＷ２１の導通、遮断に対応する状態を反転させたが、これに限られるものではない。即ち、設定切換回路Zｃの内部回路構成を変更することによって、スイッチＳＷ２１の導通、遮断に対応する状態を反転させず、交流用電子スイッチ装置１０と、図１に示す交流用電子スイッチ装置１とのスイッチの切り換えに対応する状態を、同一としても良い。
【００８０】
図９は、多機能型交流用電子スイッチ装置１００の構成を示す回路図である。図９においては、まず、突入電流抑制回路Ｚ１について説明する。突入電流抑制回路Ｚ１は、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の制御電圧による制御が可能な状態で（スイッチＳＷ２１が導通状態で）、プラグＰ１を商用電源に接続した場合や、プラグＰ１を商用電源に接続した後に、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の制御電圧による制御が可能な状態にした場合に（スイッチＳＷ２１を導通状態にした場合に）、交流用電子スイッチ装置１０や負荷ＬＤに流れ込む突入電流を抑制する回路である。
【００８１】
突入電流抑制回路Ｚ１は、±ＶＨ電源生成回路と、設定切換回路Ｚｃと、±ＶＳ積分電圧生成回路と、±ＡＮＤ制御回路と、から構成されている。
【００８２】
±ＶＨ電源生成回路は、±ＶＳ積分電圧生成回路に使用されると共に、後述する定格外電圧入力保護回路Ｚ２に用いられる直流電圧の±ＶＨ電圧を生成する回路である。±ＶＨ電源生成回路は、＋ＶＨ電源生成回路と−ＶＨ電源生成回路とから構成されている。＋ＶＨ電源生成回路は、直流電圧である＋ＶＨ電圧を生成する回路であり、ダイオードＤ２１と電解コンデンサＣ２１とから構成されている。ダイオードＤ２１のアノードは、ヒューズＦ１，Ｆ２を介して、差込部材Ｂ１と接続され、ダイオードＤ２１のカソードは、電解コンデンサＣ２１のプラス側と接続されている。また、電解コンデンサＣ２１のマイナス側は、差込部材Ｂ２と接続されている。よって、＋ＶＨ電源生成回路は、商用交流電圧の正半波をダイオードＤ２１で整流し、電解コンデンサＣ２１で平滑して、＋ＶＨ電圧を生成することができる。
【００８３】
また、−ＶＨ電源生成回路は、直流電圧である−ＶＨ電圧を生成する回路であり、ダイオードＤ２２と電解コンデンサＣ２２とから構成されている。ダイオードＤ２２のカソードは、ヒューズＦ１，Ｆ２を介して、差込部材Ｂ１と接続され、ダイオードＤ２２のアノードは、電解コンデンサＣ２２のマイナス側と接続されている。また、電解コンデンサＣ２２のプラス側は、差込部材Ｂ２と接続されている。よって、−ＶＨ電源生成回路は、商用交流電圧の負半波をダイオードＤ２２で整流し、電解コンデンサＣ２２で平滑して、−ＶＨ電圧を生成することができる。
【００８４】
設定切換回路Ｚｃは、スイッチＳＷ２１の導通状態、遮断状態に対応してコンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへの制御電圧の入力、非入力を切り換えると共に、±ＶＳ積分電圧生成回路の正常な動作を制御する回路である。設定切換回路ＺｃのＩＮ端子は、押しボタン式のスイッチＳＷ２１の一端と接続されており、設定切換回路ＺｃのＢ端子は、スイッチＳＷ２１の他端と接続されている。また、設定切換回路ＺｃのＡ端子は、抵抗Ｒ２４の他端と接続されており、設定切換回路ＺｃのＧ端子は、差込部材Ｂ２に接続されている。
【００８５】
設定切換回路Ｚｃは、スイッチＳＷ２１が遮断状態であり、交流用電子スイッチ装置１０に商用交流電圧が供給されている場合には、Ａ端子とＢ端子とを導通状態にすることで、ツェナーダイオードＺＤ１，ＺＤ２および±ＶＳ積分電圧生成回路に流れ込む電流を引き込み、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートに入力される制御電圧を、ダイオードＤ２４，Ｄ２５の順方向電圧（約０．６ボルト）に、即ち、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２のゲート閾値電圧（約４．０ボルト、図２（ｂ）参照）よりも低い電圧にする。よって、設定切換回路Ｚｃは、交流用電子スイッチ装置１０に商用交流電圧が供給されている場合に、スイッチＳＷ２１が遮断状態となると、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を遮断状態にすることができる。
【００８６】
一方、設定切換回路Ｚｃは、スイッチＳＷ２１が導通状態であり、交流用電子スイッチ装置１０に商用交流電圧が供給されている場合には、Ａ端子とＢ端子とを遮断状態にすることで、ツェナーダイオードＺＤ１，ＺＤ２および±ＶＳ積分電圧生成回路へ、抵抗Ｒ１から流れ出した電流を流れ込ませ、急峻な立ち上がりを抑制した制御電圧を発生させる。つまり、設定切換回路Ｚｃは、交流用電子スイッチ装置１０に商用交流電圧が供給され、スイッチＳＷ２１が導通状態である場合には、立ち上がりを抑制した制御電圧を、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートに入力させて、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の制御電圧による制御が可能な状態にすることができる。
【００８７】
±ＶＳ積分電圧生成回路は、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートに入力される制御電圧の急峻な立ち上がりを抑制するために使用される積分電圧を、即ち、±ＶＳ電圧を生成する回路である。±ＶＳ積分電圧生成回路は、＋ＶＳ積分電圧生成回路と、−ＶＳ積分電圧生成回路と、から構成されている。なお、詳細は後述するが、制御電圧の急峻な立ち上がりを抑制することで、負荷ＬＤに流れ込む突入電流を抑制することができる。
【００８８】
＋ＶＳ積分電圧生成回路は、抵抗Ｒ２４，Ｒ２５と、電解コンデンサＣ２３と、ツェナーダイオードＺＤ２１と、から構成されている。抵抗Ｒ２４の一端は、電解コンデンサＣ２１のプラス側、即ち、＋ＶＨ電源生成回路により生成された＋ＶＨ電圧と接続されており、抵抗Ｒ２４の他端は、ツェナーダイオードＺＤ２１のカソード、抵抗Ｒ２５の一端および電解コンデンサＣ２３のプラス側と接続されている。電解コンデンサＣ２３のマイナス側、抵抗Ｒ２５の他端およびツェナーダイオードＺＤ２１のアノードは、差込部材Ｂ２と接続されている。よって、＋ＶＳ積分電圧生成回路は、プラグＰ１から商用交流電圧が供給され、＋ＶＨ電源生成回路により＋ＶＨ電圧が生成された場合に、スイッチＳＷ２１が導通状態であれば（設定切換回路ＺｃのＡ端子とＢ端子とが遮断状態であれば）、抵抗Ｒ２４を通じて、電解コンデンサＣ２３の充電を開始して、時間の経過に伴い上昇する積分電圧、即ち、＋ＶＳ電圧を生成する。この＋ＶＳ電圧は、ツェナーダイオードＺＤ２１のツェナー電圧まで上昇する。なお、この＋ＶＳ電圧の上昇率は、電解コンデンサＣ２３の容量と、抵抗Ｒ２４の抵抗値とから求まる時定数で決定されている。
【００８９】
一方、＋ＶＨ電源生成回路により＋ＶＨ電圧が生成されていても、スイッチＳＷ２１が遮断状態であれば（設定切換回路ＺｃのＡ端子とＢ端子とが導通状態であれば）、電解コンデンサＣ２３の充電が行われず、＋ＶＳ積分電圧生成回路の生成する電圧は、設定切換回路ＺｃのＡ端子とＧ端子との間に印加される電圧、即ち、略ゼロボルトとなる。
【００９０】
−ＶＳ積分電圧生成回路は、抵抗Ｒ２６，Ｒ２７と、電解コンデンサＣ２４と、ツェナーダイオードＺＤ２２と、から構成されている。抵抗Ｒ２７の他端は、電解コンデンサＣ２２のマイナス側、即ち、−ＶＨ電源生成回路により生成された−ＶＨ電圧と接続されており、抵抗Ｒ２７の一端は、電解コンデンサＣ２４のマイナス側、抵抗Ｒ２６の他端およびツェナーダイオードＺＤ２２のアノードと接続されている。電解コンデンサＣ２４のプラス側、抵抗Ｒ２６の一端およびツェナーダイオードＺＤ２２のカソードは、差込部材Ｂ２と接続されている。よって、−ＶＳ積分電圧生成回路は、プラグＰ１から商用交流電圧が供給され、−ＶＨ電源生成回路により−ＶＨ電圧が生成された場合に、スイッチＳＷ２１が導通状態であれば（設定切換回路ＺｃのＡ端子とＢ端子とが遮断状態であれば）、抵抗Ｒ２７を通じて、電解コンデンサＣ２４の充電を開始して、時間の経過に伴い下降する積分電圧、即ち、−ＶＳ電圧を生成する。この−ＶＳ電圧は、ツェナーダイオードＺＤ２２のツェナー電圧まで下降する。なお、この−ＶＳ電圧の下降率は、電解コンデンサＣ２４の容量と、抵抗Ｒ２７の抵抗値とから求まる時定数で決定されている。
【００９１】
一方、−ＶＨ電源生成回路により−ＶＨ電圧が生成されていても、スイッチＳＷ２１が遮断状態であれば（設定切換回路ＺｃのＡ端子とＢ端子とが導通状態であれば）、電解コンデンサＣ２４の充電が行われず、−ＶＳ積分電圧生成回路の生成する電圧は、設定切換回路ＺｃのＢ端子とＧ端子との間に印加される電圧、即ち、略ゼロボルトとなる。
【００９２】
なお、電解コンデンサＣ２３，Ｃ２４に蓄えられた電荷は、プラグＰ１が商用電源に接続されている場合には、スイッチＳＷ２１が遮断状態となったときに、設定切換回路ＺｃのＡ端子とＢ端子との導通により放電され、プラグＰ１が商用電源に接続されていない場合には、スイッチＳＷ２１の状態に関わらず、抵抗Ｒ２５，Ｒ２６を介して放電される。よって、スイッチＳＷ２１を遮断状態にするか、或いは、プラグＰ１と商用電源との接続を切断して、交流用電子スイッチ装置１０による負荷ＬＤへの商用交流電圧の印加を中止すれば、その後に、交流用電子スイッチ装置１０による負荷ＬＤへの商用交流電圧の印加を行う場合に、電解コンデンサＣ２３，Ｃ２４に電荷がない状態で充電を開始することができる。従って、制御電圧の急峻な立ち上がりを確実に抑制することができる。
【００９３】
±ＡＮＤ制御回路は、＋ＡＮＤ制御回路と、−ＡＮＤ制御回路と、から構成されている。＋ＡＮＤ制御回路は、Ｓ１における正制御電圧を+ＶＳ電圧の電圧値に制限する回路であり、−ＡＮＤ制御回路は、Ｓ１における負制御電圧を−ＶＳ電圧の電圧値に制御する回路である。＋ＡＮＤ制御回路は、ダイオードＤ２４を用いている。ダイオードＤ２４のアノードは、抵抗Ｒ２の一端と接続されており、ダイオードＤ２４のカソードは、電解コンデンサＣ２３のプラス側、即ち、＋ＶＳ積分電圧生成回路により生成される＋ＶＳ電圧と接続されている。よって、＋ＡＮＤ制御回路は、スイッチＳＷ２１が導通状態であり、交流用電子スイッチ装置１０に商用交流電圧の正半波が供給されている場合には、Ｓ１における正制御電圧を、ダイオードＤ２４の順方向電圧に＋ＶＳ電圧を加えた電圧に制御することができる。
【００９４】
−ＡＮＤ制御回路は、ダイオードＤ２５を用いている。ダイオードＤ２５のカソードは、抵抗Ｒ２の一端と接続されており、ダイオードＤ２５のアノードは、電解コンデンサＣ２４のマイナス側、即ち、−ＶＳ積分電圧生成回路により生成される−ＶＳ電圧と接続されている。よって、−ＡＮＤ制御回路は、スイッチＳＷ２１が導通状態であり、交流用電子スイッチ装置１０に商用交流電圧の負半波が供給されている場合には、Ｓ１における負制御電圧を、−ＶＳ電圧からダイオードＤ２５の順方向電圧を引いた電圧に制御することができる。
【００９５】
次に、突入電流抑制回路Ｚ１が接続された交流用電子スイッチ装置１０の動作の詳細について、図１０および図１１を参照して説明する。なお、図１０および図１１については、突入電流抑制回路Ｚ１が接続されていない交流用電子スイッチ装置１の動作を示す図１２および図１３と比較しながら説明する。
【００９６】
図１０は、交流用電子スイッチ装置１０による負荷ＬＤへの商用交流電圧の印加を行い、その後、交流用電子スイッチ装置１０による負荷ＬＤへの商用交流電圧の印加を中止した場合のＳ２における制御電圧の変化を、±ＶＳ電圧の変化と共に示した図である。また、図１１は、図１０の場合において、負荷ＬＤに流れ込む突入電流を、Ｓ２における制御電圧の変化および交流用電子スイッチ装置１０に供給された商用交流電圧と共に示した図である。
【００９７】
一方、図１２は、突入電流抑制回路Ｚ１が接続されていない交流用電子スイッチ装置１で、即ち、図１に示す場合の交流用電子スイッチ装置１で、負荷ＬＤへの商用交流電圧の印加を行い、その後、負荷ＬＤへの商用交流電圧の印加を中止した場合のＳ２における制御電圧の変化を示した図である。この図１２は、図１０に対応している。また、図１３は、図１２の場合において、負荷ＬＤに流れ込む突入電流を、Ｓ２における制御電圧の変化および交流用電子スイッチ装置１に供給された商用交流電圧と共に示した図である。この図１３は、図１１に対応している。
【００９８】
なお、図１１および図１３においては、コンセントＯＵＴ１に接続した負荷ＬＤには、突入電流が発生する電球を用いている。電球では、一般的に、商用交流電圧の印加開始時に、定常電流の数倍（例えば、約３倍）の電流、即ち、突入電流が発生する。
【００９９】
図１０に示すように、プラグＰ１が商用電源に接続されると共に、スイッチＳＷ２１が導通状態となると、未充電状態の電解コンデンサＣ２３，Ｃ２４（図９参照）へ、抵抗Ｒ１（図９参照）から流れ出した電流の殆どが流れ込む。
【０１００】
そして、抵抗Ｒ２４から流れ込んだ電流によって電解コンデンサＣ２３（図９参照）への充電が開始された後は、電解コンデンサＣ２３の充電量が時定数に従って増加するので、電解コンデンサＣ２３に印加される電圧(＋ＶＳ電圧)が序々に上昇すると伴に、抵抗Ｒ１から電解コンデンサＣ２３に流れ込む電流は、少しずつ減少する。
【０１０１】
また、ツェナーダイオードＺＤ１に印加される最大電圧は、＋ＶＳ電圧の上昇に連動して序々に上昇し、やがて、予め定められた所定電圧（ＰＷ ＭＯＳＦＥＴＱ１をオンすることができる電圧）に増加する。そして、更にその最大電圧の上昇が続き、その最大電圧がツェナー定格電圧に達した時、ツェナーダイオードＺＤ１に、略ゼロから所定電流値まで増加したツェナー電流が流れ込む。これにより、ツェナーダイオードＺＤ１に印加される電圧は、ツェナー定格電圧で電圧ロックされる。よって、Ｓ１の制御電圧を生成することができるようになる。言い換えると、ツェナーダイオードＺＤ１に印加される電圧は、時定数に伴う＋ＶＳ電圧の上昇に従って増加する。
【０１０２】
従って、Ｓ２における正制御電圧は、時定数に伴う+ＶＳ電圧の上昇に従って増加する。ここで、Ｓ２における正制御電圧の最終的な電圧は、制御電圧生成回路で生成される正制御電圧（Ｓ１における正制御電圧）から抵抗Ｒ２による電圧降下を引いた電圧となるが、抵抗Ｒ２による電圧降下は約２．０ボルト程度の小電圧であるので、Ｓ２における正制御電圧は約１０．０ボルトになっている。
【０１０３】
同様に、抵抗Ｒ２７から流れ出た電流によって電解コンデンサＣ２４（図９参照）への充電が開始された後は、電解コンデンサＣ２４の充電量が時定数に従って増加するので、電解コンデンサＣ２４に印加される電圧(−ＶＳ電圧)が序々に下降すると伴に、電解コンデンサＣ２４から抵抗Ｒ１に流れ出る電流は、少しずつ減少する。
【０１０４】
また、ツェナーダイオードＺＤ２に印加される最大電圧は、−ＶＳ電圧の下降に連動して序々に絶対値が増加し、やがて、予め定められた所定電圧（ＰＷ ＭＯＳＦＥＴＱ２をオンすることができる電圧）に増加する。
【０１０５】
そして、更にその絶対値の最大電圧の上昇が続き、その最大電圧がツェナー定格電圧に達した時、ツェナーダイオードＺＤ２に、略ゼロから所定電流値まで増加したツェナー電流が流れ込む。これにより、ツェナーダイオードＺＤ２に印加される電圧は、ツェナー定格電圧で電圧ロックされる。よって、Ｓ１の制御電圧を生成することができるようになる。言い換えると、ツェナーダイオードＺＤ２に印加される電圧は、時定数に伴う−ＶＳ電圧の下降に従って（絶対値が）増加する。
【０１０６】
従って、Ｓ２における負制御電圧は、時定数に伴う−ＶＳ電圧の下降に従って下降する。ここで、Ｓ２における負制御電圧の最終的な電圧は、制御電圧生成回路で生成される負制御電圧（Ｓ１における負制御電圧）から抵抗Ｒ２による電圧降下を引いた電圧となるが、抵抗Ｒ２による電圧降下は約２．０ボルト程度の小電圧であるので、Ｓ２における負制御電圧は約−１０．０ボルトになっている。
【０１０７】
図１０に示すように、スイッチＳＷ２１を導通状態にした時（ｔ０時）〜ｔａ時までは、正制御電圧および負制御電圧のいずれも、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通を開始するゲート閾値電圧（約４．０ボルト、図２（ｂ）参照）である±ＶＧＳ−ｔｈ電圧に到達していないので、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２は、遮断状態を維持している。よって、ｔ０時〜ｔａ時においては、プラグＰ１を商用電源に接続すると共に、スイッチＳＷ２１を導通状態にしても、負荷ＬＤへ交流電流は流れ込まず、図１１に示すように、負荷ＬＤへの突入電流はゼロとなっている。
【０１０８】
次に、スイッチＳＷ２１を導通状態にしてからｔａ時を過ぎると、図１０に示すように、正制御電圧および負制御電圧のいずれも、±ＶＧＳ−ｔｈ電圧を超えるので、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２は、半導通状態となる。よって、負荷ＬＤへ交流電流が流れ込む。ここで、突入電流抑制回路Ｚ１は、制御電圧の急峻な立ち上がりを抑制することで、図１０に示すように、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の半導通状態を作り出している。よって、図１１に示すように、負荷ＬＤへの突入電流の最大値を、ｔｂ時以降に示す定常電流の最大値程度に抑制することができる。なお、この制御電圧の急峻な立ち上がりの抑制は、図１０および図１１に示すように、負荷ＬＤへ流れ込む電流が定常電流に安定するｔｂ時付近まで継続している。
【０１０９】
一方で、突入電流抑制回路Ｚ１が接続されていない場合の交流用電子スイッチ装置１においては、Ｓ２における制御電圧は、図１２に示すように、ｔ０時からｔｂ時を経過して、スイッチＳＷ１が導通状態となるｔｄ時まで（負荷ＬＤへの商用交流電圧の印加を中止するｔｄ時まで）、約±１０ボルトで常時一定である。よって、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２は、ｔ０時に、半導通状態を超え、瞬時に導通状態となるので、負荷ＬＤへの突入電流を抑制することができない。従って、交流用電子スイッチ装置１でのｔ０時における負荷ＬＤへの突入電流の最大値は、図１３に示すように、ｔｂ時以降の定常電流と比較して、約３倍の値となっている。なお、この負荷ＬＤへの突入電流の流れ込みは、負荷ＬＤへ流れ込む電流が定常電流に安定するｔｂ時まで継続している。
【０１１０】
上述した通り、突入電流抑制回路Ｚ１は、正制御電圧（負制御電圧）を、時間経過と共に上昇（降下）させることで、負荷ＬＤへの突入電流が発生する期間中（負荷ＬＤへの電流が定常電流となるまでの期間中）、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の遮断状態と半導通状態とを意図的に作り出すことができる。よって、突入電流抑制回路Ｚ１は、負荷ＬＤへの突入電流の最大値を、定常電流の最大値程度に抑制することができる。従って、突入電流抑制回路Ｚ１によれば、交流用電子スイッチ装置１０が負荷ＬＤへの突入電流により破壊されることを防止することができる。
【０１１１】
また、突入電流抑制回路Ｚ１では、正制御電圧を生成するツェナーダイオードＺＤ１に、電解コンデンサＣ２３および抵抗Ｒ２４から構成される積分回路を並列接続することで、正制御電圧の時間経過に伴う上昇を実現している。同様に、負制御電圧を生成するツェナーダイオードＺＤ２に、電解コンデンサＣ２４および抵抗Ｒ２７から構成される積分回路を並列接続することで、負制御電圧の時間経過に伴う降下を実現している。よって、突入電流抑制回路Ｚ１によれば、ツェナーダイオードＺＤ１，ＺＤ２のそれぞれに、積分回路を並列接続するという簡素な回路構成で、正制御電圧（負制御電圧）の時間経過に伴う上昇（降下）を実現することができる。
【０１１２】
なお、突入電流抑制回路Ｚ１は、ｔｂ時以降、図１０に示すように、Ｓ２における制御電圧が約±１０．０ボルトとなるｔｃ時まで、Ｓ２における制御電圧の上昇および降下を±ＶＳ電圧に制限する。そして、図１０に示すように、ｔｃ時以降は、±ＶＳ電圧は、ツェナーダイオードＺＤ２１，ＺＤ２２による電圧制限（約±１５．０ボルト）がかかるまで上昇（降下）を続けるものの、Ｓ２における制御電圧は、ツェナーダイオードＺＤ１，ＺＤ２およびダイオードＤ１，Ｄ２による電圧制限により、図１０に示すように、約１０．０ボルトに安定する。
【０１１３】
そして、スイッチＳＷ２１が遮断状態となると（ｔｄ時以降）、突入電流抑制回路Ｚ１は、電解コンデンサＣ２３，Ｃ２４（図９参照）の放電を、設定切換回路Ｚｃを用いて行う。よって、図１０に示すように、Ｓ２における制御電圧は、ダイオードＤ２４，Ｄ２５の順方向電圧、即ち、±ＶＧＳ−ｔｈ電圧未満に低下する。従って、ｔｄ時以降は、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２が遮断状態となり、負荷ＬＤへの商用交流電圧の印加が中止される。
【０１１４】
次に、図９に示す定格外電圧入力保護回路Ｚ２について説明する。定格外電圧入力保護回路Ｚ２は、本実施形態における定格電圧である実効値１００ボルトの商用電源ではなく、定格外高電圧電源（例えば、実効値２００ボルトの交流電源）に、プラグＰ１を誤って接続した場合に、定格外高電圧から負荷ＬＤを保護する回路である。
【０１１５】
定格外電圧入力保護回路Ｚ２は、定格外電圧検出回路Ｚｔと、コントロール電圧生成回路と、制御電圧消去回路と、ラッチ回路Ｚｒと、から構成されている。なお、定格外電圧入力保護回路Ｚ２は、スイッチＳＷ２１の導通状態、遮断状態の影響を受けない回路構成である。よって、定格外電圧入力保護回路Ｚ２は、スイッチＳＷ２１の状態に関係なく動作する。
【０１１６】
定格外電圧検出回路Ｚｔは、＋ＶＨ電源生成回路で生成される＋ＶＨ電圧をＩＮ端子で検出し、＋ＶＨ電圧が、予め設定しておいた検出電圧よりも大きくなった場合に（定格外高電圧電源にプラグＰ１が誤って接続され、例えば、＋ＶＨ電圧が約１８０ボルトよりも大きくなった場合に）、ｐｎｐ型トランジスタＱ３１を導通状態にする制御電圧（＋ＶＨ電圧よりも約０．６ボルト以上低い直流電圧）をＯＵＴ端子から出力する回路である。定格外電圧検出回路ＺｔのＩＮ端子は、電解コンデンサＣ２１のプラス端子、即ち、＋ＶＨ電源生成回路で生成される＋ＶＨ電圧に接続され、定格外電圧検出回路ＺｔのＯＵＴ端子は、トランジスタＱ３１のベースと接続されている。また、定格外電圧検出回路ＺｔのＧ端子は、差込部材Ｂ２に接続されている。
【０１１７】
なお、定格外電圧検出回路Ｚｔは、＋ＶＨ電圧が、予め設定しておいた検出電圧と同程度以下となった場合には（商用電源にプラグＰ１が接続され、例えば、＋ＶＨ電圧が約１８０ボルト以下となった場合には）、トランジスタＱ３１を導通状態にするＶＢＥオン電圧（約−０．６ボルト）よりも十分小さい微小直流電圧（例えば、＋ＶＨ電圧、或いは、＋ＶＨ電圧よりも約０．３ボルト低い直流電圧）を出力し、トランジスタＱ３１を遮断状態にする回路としても機能する。
【０１１８】
コントロール電圧生成回路は、定格外高電圧電源にプラグＰ１が誤って接続され、トランジスタＱ３１が導通状態となった場合に、ｎｐｎ型トランジスタＱ３３を導通状態にするコントロール電圧（約０．６ボルトの直流電圧）を、トランジスタＱ３３のベースに印加する回路である。なお、コントロール電圧生成回路は、商用電源にプラグＰ１が接続された場合には、ｎｐｎ型トランジスタＱ３３を遮断状態にする負の電圧（ツェナーダイオードＺＤ３３に発生する電圧にダイオードＤ３２の順方向を加算した電圧）を、トランジスタＱ３３のベースに印加する回路としても機能する。なお、トランジスタＱ３３は、ベース−エミッタ間の逆耐電圧が、例えば、約１０．０ボルト〜約２０．０ボルトと、通常のトランジスタの逆耐電圧よりも高い、「ミュートトランジスタ」を使用している。
【０１１９】
コントロール電圧生成回路は、トランジスタＱ３１と、抵抗Ｒ３８，Ｒ３９と、ダイオードＤ３１，Ｄ３２と、ツェナーダイオードＺＤ３２，ＺＤ３３と、から構成されている。トランジスタＱ３１のベースは、定格外電圧検出回路ＺｔのＯＵＴ端子に接続され、トランジスタＱ３１のエミッタは、定格外電圧検出回路ＺｔのＩＮ端子に、即ち、＋ＶＨ電源生成回路で生成される＋ＶＨ電圧に接続され、トランジスタＱ３１のコレクタは、抵抗Ｒ３８の一端に接続されている。
【０１２０】
抵抗Ｒ３８の他端は、ダイオードＤ３１のアノードと接続されており、ダイオードＤ３１のカソードは、ツェナーダイオードＺＤ３２のカソードと接続されている。ツェナーダイオードＺＤ３２のアノードは、差込部材Ｂ２およびツェナーダイオードＺＤ３３のカソードと接続されており、ツェナーダイオードＺＤ３３のアノードは、ダイオードＤ３２のアノードと接続されている。
【０１２１】
ダイオードＤ３２のカソードは、ダイオードＤ３１のアノードおよび抵抗Ｒ３９の一端と接続されており、抵抗Ｒ３９の他端は、電解コンデンサＣ２２のマイナス側、即ち、−ＶＨ電源生成回路で生成される−ＶＨ電圧と接続されている。なお、コントロール電圧生成回路の動作については後述する。
【０１２２】
制御電圧消去回路は、定格外高電圧電源にプラグＰ１が誤って接続された場合に、トランジスタＱ３３を導通させて、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧が入力される（伝送される）ことを防止する回路である。
【０１２３】
制御電圧消去回路は、抵抗Ｒ４０，Ｒ４１およびトランジスタＱ３３で構成されている。抵抗Ｒ４０の一端は、抵抗Ｒ３８の他端、ダイオードＤ３１のアノードおよびダイオードＤ３２のカソードと接続されており、抵抗Ｒ４０の他端は、抵抗Ｒ４１の一端およびトランジスタＱ３３のベースと接続されている。抵抗Ｒ４１の他端は、差込部材Ｂ２に接続されている。
【０１２４】
また、トランジスタＱ３３のコレクタは、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートに接続され、トランジスタＱ３３のエミッタは、差込部材Ｂ２に接続されている。
【０１２５】
次に、コントロール電圧生成回路および制御電圧消去回路の動作について説明する。プラグＰ１が定格外高電圧電源に接続された場合には、前述の通り、定格外電圧検出回路ＺｔのＯＵＴ端子から適切なＶＢＥオン電圧が出力されるので、トランジスタＱ３１は導通状態となる。よって、トランジスタＱ３１のコレクタ電流が、抵抗Ｒ３８→ダイオードＤ３１→ツェナーダイオードＺＤ３２→差込部材Ｂ２の経路で流れる（トランジスタＱ３１のコレクタ電流の一部は、抵抗Ｒ３９→−ＶＨ電圧の経路へ流れるが、ダイオードＤ３１→ツェナーダイオードＺＤ２に流れる電流を妨げるものではない）。すると、ツェナーダイオードＺＤ３２にツェナー電圧（例えば、１２．０ボルト）が発生し、抵抗Ｒ４０には、このツェナーダイオードＺＤ３２のツェナー電圧にダイオードＤ３１の順方向電圧（約０．６ボルト）を加えた電圧、約１２．６ボルトが印加される。このとき、トランジスタＱ３３のエミッタ電圧（トランジスタＱ３３の基準電圧）から見ると、ｎｐｎ型トランジスタＱ３３のベースには、抵抗Ｒ４０を通じてベース電流が流れ込み、抵抗Ｒ４１には約０．６ボルトが印加される。これにより、トランジスタＱ３３は導通状態となり、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートと、差込部材Ｂ２に繋がる正制御電圧および負制御電圧の基準線とが短絡状態となって、Ｓ２における制御電圧は略ゼロボルトとなる。よって、プラグＰ１が定格外高電圧電源に接続された場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへＳ２における制御電圧が伝送される状態にスイッチＳＷ１が切り換えられていたとしても、その制御電圧の伝送を強制的に禁止することができる。これにより、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を遮断状態にすることができる。従って、プラグＰ１が定格外高電圧電源に接続された場合に、交流用電子スイッチ装置１０および突入電流抑制回路Ｚ１へ高電圧が印加されるが、負荷ＬＤへは高電圧が印加されることがないので、負荷ＬＤが破壊されることを防止することができる。
【０１２６】
一方、プラグＰ１が適正電圧の商用電源（１００ボルトの商用電源）に接続された場合には、定格外電圧検出回路ＺｔのＯＵＴ端子からは、トランジスタＱ３１のＶＢＥ電圧が微小直流電圧となる電圧が出力されるので、トランジスタＱ３１は遮断状態となり、トランジスタＱ３１のコレクタ電流は発生しない。このとき、商用交流電圧が負半波となると、差込部材Ｂ２からの電流が、ツェナーダイオードＺＤ３３→ダイオードＤ３２→抵抗Ｒ３９→ダイオードＤ２２の経路で流れる。すると、ツェナーダイオードＺＤ３３にツェナー電圧（約１２．０ボルト）が発生し、抵抗Ｒ４０には、このツェナーダイオードＺＤ３３のツェナー電圧にダイオードＤ３２の順方向電圧（約０．６ボルト）を加えた電圧（約１２．６ボルト）が印加される。このとき、トランジスタＱ３３のエミッタ電圧（トランジスタＱ３３の基準電圧）から見ると、ｎｐｎ型トランジスタＱ３３のベースには、抵抗Ｒ４０に印加された約１２．６ボルトと同程度の電圧がマイナス方向に印加されている。これにより、トランジスタＱ３３は完全な遮断状態（ミュートオフ状態）となるので、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートと、差込部材Ｂ２とが開放状態となり、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧が入力され得る状態となる（伝送され得る状態となる）。よって、プラグＰ１が適正電圧の商用電源に接続された場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧を正しく入力する（伝送する）ことができる。従って、プラグＰ１が商用電源に接続された場合には、商用交流電圧を負荷ＬＤへ印加することができる。
【０１２７】
ラッチ回路Ｚｒは、定格外高電圧電源にプラグＰ１が接続され、トランジスタＱ３１が導通状態となることで、ツェナーダイオードＺＤ３２でツェナー電圧が発生した場合に、トランジスタＱ３１を導通させ続けるＶＢＥオン電圧（＋ＶＨ電圧よりも約０．６ボルト以上低い直流電圧）をＯＵＴ端子から出力し続ける回路である。このラッチ回路ＺｒのＩＮ端子は、ツェナーダイオードＺＤ３２のカソードに接続され、ラッチ回路ＺｒのＧ端子は、差込部材Ｂ２に接続されている。また、ラッチ回路ＺｒのＯＵＴ端子は、トランジスタＱ３１のベースと接続されている。
【０１２８】
なお、このラッチ回路Ｚｒは、定格外高電圧電源にプラグＰ１が接続され、ツェナーダイオードＺＤ３２で発生するツェナー電圧がＩＮ端子に一旦入力されると、その後は、トランジスタＱ３１を導通させるＶＢＥオン電圧を出力し続ける構成である。よって、定格外高電圧電源へのプラグＰ１の接続後、定格外高電圧電源の高電圧が時間経過と共に降下して、+ＶＨ電源生成回路で生成される+ＶＨ電圧が、予め設定しておいた検出電圧と同程度以下の電圧となり、結果、定格外電圧検出回路ＺｔのＯＵＴ端子から微小直流電圧が出力されたとしても、やはり、ラッチ回路Ｚｒは、トランジスタＱ３１のベースへＶＢＥオン電圧を出力し続け、トランジスタＱ３１を導通させ続ける。これにより、トランジスタＱ３３も導通し続けることになり、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧が入力される（伝送される）ことを禁止し続ける。ここで、ラッチ回路Ｚｒの動作を解除するためには、ツェナーダイオードＺＤ３２のツェナー電圧を略ゼロボルトにしなければならないが、そのためには、定格外高電圧電源とプラグＰ１との接続を切断しなければならない。
【０１２９】
よって、ラッチ回路Ｚｒを用いることで、定格外電圧入力保護回路Ｚ２は、定格外高電圧電源にプラグＰ１が一旦接続された場合には、定格外高電圧電源とプラグＰ１との接続が切断されるまで、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧が入力される（伝送される）ことを禁止し続けることができる。これにより、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を遮断状態に保持することができる。従って、定格外電圧入力保護回路Ｚ２によれば、定格外高電圧電源にプラグＰ１が誤って接続された場合には、その定格外高電圧が一時的に適正な電圧（例えば、１００ボルト）になることがあっても、その接続が切断されるまで、負荷ＬＤへ高電圧が印加されることを防止し続けることができる。
【０１３０】
上述した通り、定格外電圧入力保護回路Ｚ２は、定格外高電圧電源にプラグＰ１が誤って接続された場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートと差込部材Ｂ２に繋がる正制御電圧および負制御電圧の基準線とを短絡する。よって、定格外電圧入力保護回路Ｚ２によれば、Ｓ２における制御電圧の伝送経路を差込部材Ｂ２と短絡するという簡易な構成で、負荷ＬＤへ高電圧が印加され、破壊されることを防止することができる。
【０１３１】
以上、本実施形態に基づき本発明を説明したが、本発明は上記形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の変形改良が可能であることは容易に推察できるものである。
【０１３２】
第１実施形態の交流用電子スイッチ装置１および第２実施形態の多機能型交流用電子スイッチ装置１００においては、制御電圧生成回路で生成する制御電圧を、ツェナーダイオードＺＤ１，ＺＤ２を用いて矩形波状に成形したが、これに限られるものではなく、ツェナーダイオードＺＤ１，ＺＤ２を抵抗に代えても良い。この構成の場合には、制御電圧は、商用交流電圧と同位相であり、商用交流電圧よりも振幅が小さいサイン波状の波形となる。この波形を用いても、ＰＷ ＭＯＳＦＥＴＱ１，Ｑ２のオン領域は狭くなるものの、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通状態と遮断状態を切り換えて、商用交流電圧を負荷へ供給することが可能である。ここで、一般的に、ツェナーダイオードＺＤ１，ＺＤ２よりも、抵抗のほうが安価である。よって、この構成によれば、交流用電子スイッチ装置１および多機能型交流用電子スイッチ装置１００を更に安価にすることができる。
【０１３３】
また、第１実施形態の交流用電子スイッチ装置１および第２実施形態の多機能型交流用電子スイッチ装置１００においては、スイッチＳＷ１およびスイッチＳＷ２１を押しボタン式としたが、これに限られるものではなく、スイッチＳＷ１およびスイッチＳＷ２１を、シーソースイッチやスライドスイッチ、或いはリレー等を用いて構成しても良い。スイッチＳＷ１およびスイッチＳＷ２１に印加される電圧は、商用交流電圧よりも十分低電圧であるので（例えば、スイッチＳＷ１であれば、±１０ボルト程度であるので）、導通と遮断との切り換えができるスイッチであれば、低電圧用に製造された各種のスイッチを用いることができる。よって、スイッチＳＷ１やスイッチＳＷ２１を安価なスイッチとすることで、交流用電子スイッチ装置１および多機能型交流用電子スイッチ装置１００を更に安価にすることができる。更に、スイッチＳＷ１やスイッチＳＷ２１には、機械式のスイッチだけではなく、電子デバイスによるスイッチ、例えば、トランジスタや電界効果トランジスタ等を用いても良い。即ち、第１実施形態の交流用電子スイッチ装置１および第２実施形態の多機能型交流用電子スイッチ装置１００においては、各種の幅広いスイッチを用いることができる。また、この機能を応用すれば、タクトスイッチによる電源オン、オフ制御や、外部からの電源オンオフ制御、タイマーによる電源オンオフ制御などの応用ができる。
【０１３４】
また、第２実施形態の多機能型交流用電子スイッチ装置１００においては、定格外電圧入力保護回路Ｚ２にラッチ回路Ｚｒを設けたが、これに限られるものではない。即ち、定格外電圧入力保護回路Ｚ２からラッチ回路Ｚｒを取り外して使用しても良い。この構成の場合には、定格外高電圧電源の高電圧が時間経過と共に降下して、+ＶＨ電源生成回路で生成される+ＶＨ電圧が、予め設定しておいた検出電圧と同程度以下の電圧となった場合には、トランジスタＱ３３を遮断させ、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧が入力される（伝送される）状態へ戻すことができる。よって、この構成の場合には、交流用電子スイッチ装置１０、負荷ＬＤおよび突入電流抑制回路Ｚ１へ高電圧が印加されなくなった場合に、再び、交流電圧を負荷ＬＤへ印加できる状態へ、逸早く戻すことができる。また、この構成の場合には、ラッチ回路Ｚｒが不要になり、多機能型交流用電子スイッチ装置１００の回路構成を更に、簡素化できると共に、安価にすることができる。
【０１３５】
また、第２実施形態の多機能型交流用電子スイッチ装置１００においては、突入電流抑制回路Ｚ１と定格外電圧入力保護回路Ｚ２との両方を、交流用電子スイッチ装置１０に接続したが、これに限られるものではない。即ち、突入電流抑制回路Ｚ１か定格外電圧入力保護回路Ｚ２かのいずれか一方を用いても良い。
【０１３６】
ここで、突入電流抑制回路Ｚ１を用いた場合を、図１４に示す。図１４は、図１に示す交流用電子スイッチ装置１０に突入電流抑制回路Ｚ１を接続した多機能型交流用電子スイッチ装置１１０の回路図である。この多機能型交流用電子スイッチ装置１１０は、図９に示す多機能型交流用電子スイッチ装置１００から、定格外電圧入力保護回路Ｚ２を取り外したものである。この多機能型交流用電子スイッチ装置１１０に接続された突入電流抑制回路Ｚ１の動作は、第２実施形態の多機能型交流用電子スイッチ装置１００に接続された突入電流抑制回路Ｚ１の動作と同じであるので、詳細な説明を省略する。この多機能型交流用電子スイッチ装置１１０によれば、定格外電圧入力保護回路Ｚ２が不要になるので、回路構成を更に、簡素化できると共に、安価にすることができる。
【０１３７】
次に、定格外電圧入力保護回路Ｚ２を用いた場合を、図１５に示す。図１５は、図１に示す交流用電子スイッチ装置１に定格外電圧入力保護回路Ｚ２と±ＶＨ電源生成回路とを接続した多機能型交流用電子スイッチ装置１２０の回路図である。この多機能型交流用電子スイッチ装置１２０に接続された定格外電圧入力保護回路Ｚ２の動作は、第２実施形態の多機能型交流用電子スイッチ装置１００に接続された定格外電圧入力保護回路Ｚ２の動作と、後述する状態に注意する以外は同じであるので、詳細な説明を省略する。
【０１３８】
この多機能型交流用電子スイッチ装置１２０を使用する場合には、次の状態に注意する必要がある。即ち、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の制御電圧による制御が可能な状態で（スイッチＳＷ１が遮断状態で）、定格外高電圧電源にプラグＰ１が誤って接続されると、その定格外高電圧電源から供給された高電圧が、微少時間（具体的には、高電圧の１〜２周期程度の期間）、負荷ＬＤに印加されてしまう状態が発生する。
【０１３９】
これは、定格外電圧検出回路Ｚｔが検出する＋ＶＨ電圧は、ダイオードＤ２１および電解コンデンサＣ２１に供給された交流電圧を整流および平滑することにより生成されているので、電解コンデンサＣ２１に印加される電圧が定常の電圧に達するまでに、供給された電圧の１〜２周期程度の期間が必要だからである。これにより、供給された電圧の１〜２周期程度は、定格外電圧検出回路Ｚｔが高電圧を検出できず、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２へ制御電圧が入力される。従って、高電圧の１〜２周期は、その高電圧が負荷ＬＤへ印加されてしまう状態となる。
【０１４０】
ただし、１〜２周期程度の高電圧に対する耐電圧を負荷ＬＤが持っていれば、多機能型交流用電子スイッチ装置１２０を十分使用することができる。よって、上述の耐圧を持つ負荷ＬＤを使用するという条件が必要となるものの、多機能型交流用電子スイッチ装置１２０によれば、突入電流抑制回路Ｚ１の大部分が不要になるので、回路構成を更に、簡素化できると共に、安価にすることができる。
【０１４１】
なお、高電圧が１〜２周期、負荷ＬＤへ印加されてしまう状態は、図９に示す多機能型交流用電子スイッチ装置１００では発生しない。これは、次の理由による。即ち、電解コンデンサＣ２１に印加される電圧が定常の電圧に達するまでに、高電圧の１〜２周期程度の期間が必要なのは、多機能型交流用電子スイッチ装置１２０と同じであるが、多機能型交流用電子スイッチ装置１００では、突入電流抑制回路Ｚ１により、少なくとも、高電圧の３〜４周期程度、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を意図的に遮断状態にしているので、その期間、高電圧が負荷ＬＤへ印加されることを防止できるからである（図１０，１１参照）。そして、高電圧の１〜２周期経過後は、定格外電圧入力保護回路Ｚ２の定格外電圧検出回路Ｚｔが高電圧を検出して、Ｓ２における制御電圧の伝送経路と差込部材Ｂ２とを、定格外電圧入力保護回路Ｚ２によって短絡できるからである。よって、１〜２周期程度の高電圧に対する耐電圧を負荷ＬＤが持っていなければ、多機能型交流用電子スイッチ装置１００を使用すれば良い。
【符号の説明】
【０１４２】
１，１０，１００ 交流用電子スイッチ装置
Ｃ２３ 電解コンデンサ（正調整手段の一部、第１の積分回路の一部）
Ｃ２４ 電解コンデンサ（負調整手段の一部、第２の積分回路の一部）
Ｄ１ ダイオード（正生成手段の一部）
Ｄ２ ダイオード（負生成手段の一部）
Ｄ３ ダイオード（正印加手段の一部）
Ｄ４ ダイオード（負印加手段の一部）
Ｄ２４ ダイオード（第１のダイオード）
Ｄ２５ ダイオード（第２のダイオード）
Ｋ１ シフト回路（反転生成手段）
Ｑ１ ＰＷ ＭＯＳＦＥＴ（正印加手段の一部）
Ｑ２ ＰＷ ＭＯＳＦＥＴ（負印加手段の一部）
Ｒ２５ 抵抗（正調整手段の一部、第１の積分回路の一部）
Ｒ２６ 抵抗（負調整手段の一部、第２の積分回路の一部）
ＳＷ１，ＳＷ２１ スイッチ（切換手段）
Ｚ１ 突入電流抑制回路
Ｚ２ 定格外電圧入力保護回路（禁止手段、短絡手段）
ＺＤ１ ツェナーダイオード（正生成手段の一部、第１のツェナーダイオード）
ＺＤ２ ツェナーダイオード（負生成手段の一部、第２のツェナーダイオード）
Ｚｔ 定格外電圧検出回路（電圧検出手段）
Ｚｒ ラッチ回路（維持手段）
【技術分野】
【０００１】
本発明は交流用電子スイッチ装置に関し、特に、回路構成が簡素な交流用電子スイッチ装置に関するものである。
【背景技術】
【０００２】
交流電源から供給される交流電圧の負荷への印加および非印加を切り換える交流用電子スイッチ装置に関しては、例えば、特開平９−０４５４８２号公報に記載のトライアック（２方向３端子サイリスタ）を用いた交流用電子スイッチ装置が知られている。このトライアックを用いた交流用電子スイッチ装置では、交流電圧を負荷へ印加する閉回路を形成する部品として、２方向３端子サイリスタを用いている。この２方向３端子サイリスタへ、交流電圧がゼロ点になるタイミングでトリガ電圧を入力することで、閉回路を形成させて、交流電圧を負荷へ印加している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−０４５４８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで、上述のトライアックを用いた交流用電子スイッチ装置では、交流電圧を負荷へ波形を崩さないように印加させるためには、交流電圧がゼロ点になる正確なタイミングで、２方向３端子サイリスタへトリガ電圧を入力しなければならない。よって、トライアックを用いた交流用電子スイッチ装置では、この正確なタイミングのトリガ電圧を生成する回路が、負荷への交流電圧の印加の為に使用する回路の他に、別途必要となる。従って、トライアックを用いた交流用電子スイッチ装置では、回路構成が複雑になってしまうという問題点があった。
【０００５】
本発明は、上述した問題点を解決するためになされたものであり、回路構成が簡素な交流用電子スイッチ装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この目的を達成するために請求項１記載の交流用電子スイッチ装置は、交流電源から供給される交流電圧の負荷への印加と非印加とを切り換えるものであり、前記交流電源から交流電圧が供給されると、その供給された交流電圧の正の半波である正半波を抽出し、その抽出した正半波から、その正半波と同位相の正の電圧である正入力電圧を生成する正生成手段と、前記交流電源から交流電圧が供給されると、その供給された交流電圧の負の半波である負半波を抽出し、その抽出した負半波から、その負半波と同位相の負の電圧である負入力電圧を生成する負生成手段と、前記正生成手段および負生成手段により生成された前記正入力電圧および負入力電圧の伝送と非伝送とを切り換える切換手段と、その切換手段の切り換えにより前記正入力電圧が伝送されて入力端子に入力された場合に、その正入力電圧の入力期間に応じて、前記交流電源から供給される交流電圧の正半波を前記負荷へ印加する閉回路をドレインとソースとを導通させることで形成する第１の電界効果トランジスタを用いた正印加手段と、前記切換手段の切り換えにより前記負入力電圧が伝送されて入力端子に入力された場合に、その負入力電圧の入力期間に応じて、前記交流電源から供給される交流電圧の負半波を前記負荷へ印加する閉回路をドレインとソースとを導通させることで形成する第２の電界効果トランジスタを用いた負印加手段とを備えている。
【０００７】
請求項２記載の交流用電子スイッチ装置は、請求項１記載の交流用電子スイッチ装置において、前記正印加手段に用いられる第１の電界効果トランジスタは、Ｎチャネル型のＭＯＳ電界効果トランジスタであり、前記正印加手段は、前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記正入力電圧を印加する構成であり、前記負印加手段の有する第２の電界効果トランジスタは、Ｐチャネル型のＭＯＳ電界効果トランジスタであり、前記負印加手段は、前記Ｐチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記負入力電圧を印加する構成である。
【０００８】
請求項３記載の交流用電子スイッチ装置は、請求項１記載の交流用電子スイッチ装置において、前記正印加手段および負印加手段に用いられる第１および第２の電界効果トランジスタは、Ｎチャネル型のＭＯＳ電界効果トランジスタであり、前記正印加手段は、前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記正入力電圧を印加する構成であり、前記負印加手段は、前記入力端子に入力された負入力電圧の波形を同一に保った上で、その負入力電圧をゼロボルトを基準とした正の電圧へ反転させて前記正入力電圧を生成する反転生成手段を備え、その反転生成手段により生成された前記正入力電圧を前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに印加する構成である。
【０００９】
請求項４記載の交流用電子スイッチ装置は、請求項１から３のいずれかに記載の交流用電子スイッチ装置において、前記正生成手段により生成される正入力電圧の最大値と前記負生成手段により生成される負入力電圧の最小値との絶対値は、等しい値である。
【００１０】
請求項５記載の交流用電子スイッチ装置は、請求項１から４のいずれかに記載の交流用電子スイッチ装置において、前記切換手段は、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に切り換えられた時に、前記第１の電界効果トランジスタのドレインとソースとを導通させる正の電圧である第１閾値電圧よりも前記正入力電圧の最大値が小さくなり、前記切り換えから所定時間経過した時には、前記正入力電圧の最大値が前記第１閾値電圧よりも大きい前記第１所定電圧となるように、前記切り換えからの時間経過に伴って前記正印加手段の入力端子に入力される正入力電圧の最大値を上昇させる正調整手段と、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に切り換えた時に、前記第２の電界効果トランジスタのドレインとソースとを導通させる負の電圧である第２閾値電圧よりも前記負入力電圧の最小値が大きくなり、前記切り換えから所定時間経過した時には、前記負入力電圧の最小値が前記第２閾値電圧よりも小さい前記第２所定電圧となるように、前記切り換えからの時間経過に伴って前記負印加手段の入力端子に入力される負入力電圧の最小値を降下させる負調整手段とを備えている。
【００１１】
請求項６記載の交流用電子スイッチ装置は、請求項４に従属する請求項５記載の交流用電子スイッチ装置において、前記正生成手段は、第１のツェナーダイオードを備え、前記負生成手段は、前記第１のツェナーダイオードとは極性が逆の第２のツェナーダイオードを備え、前記正調整手段は、抵抗およびコンデンサから構成される第１の積分回路と、その第１の積分回路に電流が流れ込む方向を順方向とする第１のダイオードとを有し、前記第１の積分回路と第１のダイオードとを直列接続して前記第１のツェナーダイオードに対して並列に接続することで、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に前記切換手段が切り換えられた時に、前記交流電源から供給され第１のツェナーダイオードに流れ込む電流を略ゼロにする一方、前記切換手段の切り換えから所定時間経過した時に、前記第１のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることで、前記切り換えからの時間経過に伴って前記正印加手段に入力される正入力電圧の最大値を上昇させるものであり、前記負調整手段は、抵抗およびコンデンサから構成される第２の積分回路と、その第２の積分回路から電流が流れ出す方向を順方向とする第２のダイオードとを有し、前記第２の積分回路と第２のダイオードとを直列接続して前記第２のツェナーダイオードに対して並列に接続することで、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に前記切換手段が切り換えられた時に、前記交流電源から供給され第２のツェナーダイオードに流れ込む電流を略ゼロにする一方、前記切換手段の切り換えから所定時間経過した時に、前記第２のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることで、前記切り換えからの時間経過に伴って前記負印加手段に入力される負入力電圧の最小値を降下させるものである。
【００１２】
請求項７記載の交流用電子スイッチ装置は、請求項１から６のいずれかに記載の交流用電子スイッチ装置において、前記交流電源から供給される交流電圧の電圧値を検出する電圧検出手段と、その電圧検出手段により検出された前記電圧値が規定の電圧値を超えた場合には、前記正入力電圧および負入力電圧が前記正印加手段および負印加手段へ伝送される状態に前記切換手段が切り換えられていても、その正入力電圧および負入力電圧が前記正印加手段および負印加手段へ伝送されることを禁止する禁止手段とを備えている。
【００１３】
請求項８記載の交流用電子スイッチ装置は、請求項７記載の交流用電子スイッチ装置において、前記禁止手段は、前記電圧検出手段により検出された前記電圧値が規定の電圧値を超えた場合には、前記正入力電圧が前記正印加手段へ伝送される経路および前記負入力電圧が前記負印加手段へ伝送される経路と、前記正入力電圧および負入力電圧の基準線とを短絡する短絡手段を備えている。
【００１４】
請求項９記載の交流用電子スイッチ装置は、請求項８記載の交流用電子スイッチ装置において、前記短絡手段は、前記交流電源からの交流電圧が供給停止されるまで、前記経路と前記基準線との短絡を維持する維持手段を備えている。
【発明の効果】
【００１５】
請求項１記載の交流用電子スイッチ装置によれば、交流電源から交流電圧が供給されると、正生成手段は、供給された交流電圧の正半波から、その正半波と同位相の正の電圧である正入力電圧を生成する。また、負生成手段は、供給された交流電圧の負半波から、その負半波と同位相の負の電圧である負入力電圧を生成する。そして、切換手段の切り換えにより正入力電圧が正印加手段の入力端子に入力されると、その正入力電圧の入力期間に応じて、正印加手段は、第１の電界効果トランジスタのドレインとソースとを導通させて、供給される交流電圧の正半波を負荷へ印加する閉回路を形成する。また、切換手段の切り換えにより負入力電圧が負印加手段の入力端子に入力されると、その負入力電圧の入力期間に応じて、負印加手段は、第２の電界効果トランジスタのドレインとソースとを導通させて、供給される交流電圧の負半波を負荷へ印加する閉回路を形成する。これにより、交流電源から供給される交流電圧の両波が負荷へ印加される。ここで、負荷への交流電圧の印加の為に使用する正印加手段および負印加手段には、電界効果トランジスタを用いている。そして、この電界効果トランジスタを、交流電圧から生成された正入力電圧および負入力電圧の入力期間に応じて導通させているので、波形を崩すことなく交流電圧を負荷へ印加することができる。よって、請求項１記載の交流用電子スイッチ装置では、トライアックを用いた交流用電子スイッチ装置と比較して、交流電圧の波形を崩さないために必要となる回路、即ち、交流電圧がゼロ点になる正確なタイミングでトリガ電圧を生成する回路が不要となる。従って、請求項１記載の交流用電子スイッチ装置によれば、回路構成を簡素化することができるという効果がある。
【００１６】
請求項２記載の交流用電子スイッチ装置によれば、請求項１記載の交流用電子スイッチ装置の奏する効果に加え、正印加手段は、Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに正入力電圧を印加し、負印加手段は、Ｐチャネル型のＭＯＳ電界効果トランジスタに負入力電圧を印加する。ここで、正印加手段に用いられるＮチャネル型のＭＯＳ電界効果トランジスタと負印加手段に用いられるＰチャネル型のＭＯＳ電界効果トランジスタとは、チャネル型が異なるだけの電界効果トランジスタとなっている。よって、正印加手段と負印加手段とを、極性を逆にするだけの構成で実現することができるという効果がある。
【００１７】
請求項３記載の交流用電子スイッチ装置によれば、請求項１記載の交流用電子スイッチ装置の奏する効果に加え、負印加手段は、Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに、入力端子に入力された負入力電圧の波形を同一に保った上で、その負入力電圧をゼロボルトを基準とした正の電圧へ反転させて生成した正入力電圧を印加する。よって、正印加手段および負印加手段は、共に、Ｎチャネル型のＭＯＳ電界効果トランジスタを用いることができる。ここで、一般的に、Ｎチャネル型のＭＯＳ電界効果トランジスタは、Ｐチャネル型のＭＯＳ電界効果トランジスタと比較して、非常に安価である。従って、請求項３記載の交流用電子スイッチ装置によれば、ＭＯＳ電界効果トランジスタの費用を抑制することで、全体に掛かる費用を安価にすることができるという効果がある。
【００１８】
請求項４記載の交流用電子スイッチ装置によれば、請求項１から３のいずれかに記載の交流用電子スイッチ装置の奏する効果に加え、正入力電圧の最大値と負入力電圧の最小値との絶対値は、等しい値であるので、正入力電圧の波形と負入力電圧の波形とは、極性が異なるだけの同一波形となる。これにより、正入力電圧を入力する正印加手段と負入力電圧を入力する負印加手段とを、極性が異なるだけの同一動作特性にすることができる。よって、正印加手段によって負荷に印加される正半波の波形と負印加手段によって負荷に印加される負半波の波形とを極性が異なるだけの同一波形とすることができる。従って、交流電源から供給される交流電圧の両波を均整のとれた波形で負荷へ印加することができるという効果がある。
【００１９】
請求項５記載の交流用電子スイッチ装置によれば、請求項１から４のいずれかに記載の交流用電子スイッチ装置の奏する効果に加え、正入力電圧および負入力電圧を伝送する状態に切換手段が切り換えられると、正調整手段は、その切り換えからの時間経過に伴って正生成手段により生成される正入力電圧の最大値を上昇させる。具体的には、正調整手段は、正印加手段へ入力される正入力電圧の最大値を、その切り換えが行われた時に、第１の電界効果トランジスタのドレインとソースとを導通させる第１閾値電圧よりも小さくし、切り換えから所定時間経過した時には、第１閾値電圧よりも大きい第１所定電圧にする。よって、切換手段が切り換えられた直後には、第１の電界効果トランジスタのドレインとソースとの遮断を維持し、その後は、第１の電界効果トランジスタのドレインとソースとを半導通させ、切り換えから所定時間が経過すると、第１の電界効果トランジスタのドレインとソースとを完全に導通させることができる。同様に、負調整手段は、負印加手段へ入力される負入力電圧の最小値を、正入力電圧および負入力電圧を伝送する状態に切り換えが行われた時に、第２の電界効果トランジスタのドレインとソースとを導通させる第２閾値電圧よりも大きくし、切り換えから所定時間経過した時には、第２閾値電圧よりも小さい第２所定電圧にする。よって、正入力電圧および負入力電圧を伝送する状態に切換手段が切り換えられた直後には、第２の電界効果トランジスタのドレインとソースとの遮断を維持し、その後は、第２の電界効果トランジスタのドレインとソースとを半導通させ、切り換えから所定時間が経過すると、第２の電界効果トランジスタのドレインとソースとを完全に導通させることができる。このように、第１および第２の電界効果トランジスタの遮断から完全導通までを、所定時間をかけて行うことができるので、負荷へ流れ込む電流を、切換手段の切り換えからの時間経過に伴って増加させることができる。従って、交流電圧の印加直後に定常電流の数倍の電流である突入電流が発生する負荷へ、交流電圧の印加を開始する場合でも、その突入電流を抑制して、本交流用電子スイッチ装置の破壊を防止することができるという効果がある。
【００２０】
請求項６記載の交流用電子スイッチ装置によれば、請求項４に従属する請求項５記載の交流用電子スイッチ装置の奏する効果に加え、第１の積分回路と第１のダイオードとを直列接続した正調整手段を、正生成手段である第１のツェナーダイオードに対して並列に接続する。これにより、正入力電圧および負入力電圧を伝送する状態に切換手段が切り換えられた時には、第１の積分回路のコンデンサが未充電であることから、交流電源から供給される交流電流の殆どを第１の積分回路に流れ込ませることができる。よって、その切り換えが行われた時には、正調整手段は、第１のツェナーダイオードに流れ込む電流を略ゼロにすることができる。一方、切換手段の切り換えから所定時間経過した時には、第１の積分回路のコンデンサの充電により、交流電源から供給される交流電流が第１の積分回路に流れ込むのを僅かとすることができる。よって、切り換えから所定時間経過した時には、正調整手段は、第１のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることができる。これにより、切換手段の切り換えからの時間経過に伴って正印加手段に入力される正入力電圧の最大値を上昇させることができる。同様に、第２の積分回路と第２のダイオードとを直列接続した負調整手段を、負生成手段である第２のツェナーダイオードに対して並列に接続する。これにより、切換手段の切り換えが行われた時には、負調整手段は、第２のツェナーダイオードに流れ込む電流を略ゼロにすることができる一方で、切り換えから所定時間経過した時には、第２のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることができる。これにより、切換手段の切り換えからの時間経過に伴って負印加手段に入力される負入力電圧の最小値を降下させることができる。従って、請求項６記載の交流用電子スイッチ装置によれば、正入力電圧の最大値の上昇と負入力電圧の最小値の降下とを、ツェナーダイオードに積分回路およびダイオードを並列接続するという簡素な回路構成で実現することができるという効果がある。
【００２１】
請求項７記載の交流用電子スイッチ装置によれば、請求項１から６のいずれかに記載の交流用電子スイッチ装置の奏する効果に加え、電圧検出手段により検出された電圧値が規定の電圧値を超えた場合には、禁止手段は、正入力電圧および負入力電圧が正印加手段および負印加手段へ伝送される状態に切換手段が切り換えられていても、その正入力電圧および負入力電圧の伝送を禁止する。よって、交流電源から供給される交流電圧の電圧値が規定の電圧値を超える場合、即ち、規格を超える高電圧である場合には、正印加手段および負印加手段の動作を禁止して、高電圧の負荷への印加を禁止することができる。従って、規格を越える高電圧により負荷が破壊されることを防止することができるという効果がある。
【００２２】
請求項８記載の交流用電子スイッチ装置によれば、請求項７記載の交流用電子スイッチ装置の奏する効果に加え、電圧検出手段により検出された電圧値が規定の電圧値を超えた場合には、短絡手段は、正印加手段へ正入力電圧が伝送される経路および負印加手段へ負入力電圧が伝送される経路と、正入力電圧および負入力電圧の基準線とを短絡して、正印加手段および負印加手段の動作を禁止する。よって、交流電源から供給される交流電圧の電圧値が規定の電圧値を超える場合、即ち、規格を超える高電圧である場合には、正入力電圧および負入力電圧が伝送される経路を基準線と短絡するという簡易な構成で、規格を越える高電圧が負荷に印加され、負荷が破壊されることを防止することができるという効果がある。
【００２３】
請求項９記載の交流用電子スイッチ装置によれば、請求項８記載の交流用電子スイッチ装置の奏する効果に加え、維持手段は、交流電源からの交流電圧が供給停止されるまで、経路と基準線との短絡を維持する。よって、交流電源が規格を超える高電圧を供給した場合には、その高電圧の供給が停止して負荷の破壊の恐れがなくなるまで、正印加手段および負印加手段の動作禁止を維持しておくことができるという効果がある。
【図面の簡単な説明】
【００２４】
【図１】第１実施形態における交流用電子スイッチ装置の構成を示す回路図である。
【図２】（ａ）は、商用交流電圧波形と、図１の回路図に示すＳ１点における電圧波形と、を示した図であり、（ｂ）は、図１の回路図に示すＳ１点における電圧波形と、図１の回路図に示すＳ２点における電圧波形と、を示した図である。
【図３】図１の回路図に示すＬ点とＣ点との間における電圧波形を示した図である。
【図４】図１の回路図に示すＨ点とＬ点との間における電圧波形を示した図である。
【図５】図１の回路図に示すＳ１点における制御電圧波形、およびＰＷ ＭＯＳＦＥＴＱ１，Ｑ２がオフである場合の図１の回路図に示すＳ２点における制御電圧波形を示した図である。
【図６】Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２を、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４を使用して構成した場合の回路図を示している。
【図７】トランジスタＱ１３の、ベース電圧、エミッタ電圧およびコレクタ電圧を図示したものである。
【図８】Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧を図示したものである。
【図９】第２実施形態の多機能型交流用電子スイッチ装置の構成を示す回路図である。
【図１０】図９に示す多機能型交流用電子スイッチ装置のＳ２における制御電圧の変化を、±ＶＳ電圧の変化と共に示した図である。
【図１１】図９に示す多機能型交流用電子スイッチ装置において、負荷に流れ込む突入電流を、Ｓ２における制御電圧の変化および多機能型交流用電子スイッチ装置に供給された商用交流電圧と共に示した図である。
【図１２】図１に示す交流用電子スイッチ装置のＳ２における制御電圧の変化を示した図である。
【図１３】図１に示す交流用電子スイッチ装置において、負荷に流れ込む突入電流を、Ｓ２における制御電圧の変化および交流用電子スイッチ装置に供給された商用交流電圧と共に示した図である。
【図１４】図１に示す交流用電子スイッチ装置に突入電流抑制回路を接続した多機能型交流用電子スイッチ装置の回路図である。
【図１５】図１に示す交流用電子スイッチ装置に定格外電圧入力保護回路と±ＶＨ電源生成回路とを接続した多機能型交流用電子スイッチ装置の回路図である。
【発明を実施するための形態】
【００２５】
以下、本発明の一実施の形態について添付図面を参照して説明する。図１を参照して、パワーＭＯＳ電界効果トランジスタ（以下、「ＰＷ ＭＯＳＦＥＴ」（Ｐｏｗｅｒ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）と称す）を用いた交流用電子スイッチ装置１について説明する。図１は、交流用電子スイッチ装置１の構成を示す回路図である。
【００２６】
なお、交流用電子スイッチ装置１は、商用電源（実効値１００ボルト）にプラグＰ１が接続され、スイッチＳＷ１が遮断状態となった場合には、商用電源から供給される実効値１００ボルトの交流電圧（以下、「商用交流電圧」と称す）を使用して制御電圧を生成し、その生成した制御電圧を用いて、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通、遮断を切り換えることで、商用交流電圧を負荷ＬＤへ印加するスイッチング装置である。
【００２７】
交流用電子スイッチ装置１は、プラグＰ１と、ヒューズＦ１と、抵抗Ｒ１〜Ｒ３と、ダイオードＤ１〜Ｄ４と、ツェナーダイオードＺＤ１，ＺＤ２と、スイッチＳＷ１と、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１と、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２と、コンセントＯＵＴ１と、から構成されている。
【００２８】
プラグＰ１は、実効値１００ボルトの商用電源に接続して、コンセントＯＵＴ１に接続された負荷ＬＤへ商用交流電圧を供給すると共に、交流用電子スイッチ装置１の動作電圧を供給するものである。このプラグＰ１に設けられた金属製の一対の差込部材の一方、即ち、差込部材Ｂ１が、ヒューズＦ１の一端に接続されている。また、差込部材Ｂ２は、ツェナーダイオードＺＤ１のアノード等に接続されている。
【００２９】
ヒューズＦ１は、プラグＰ１から供給される商用交流電圧に伴う交流電流が、規定の電流値を超えて流れた場合に、その電流が、負荷ＬＤや交流用電子スイッチ装置１へ流れ込むのを防止する公知の素子である。このヒューズＦ１の他端は、コンセントＯＵＴ１の一方の端子および抵抗Ｒ１の一端と接続されている。
【００３０】
抵抗Ｒ１と、ダイオードＤ１，Ｄ２と、ツェナーダイオードＺＤ１，ＺＤ２とは、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１およびＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２の、即ち、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通、遮断を制御する制御電圧を生成する制御電圧生成回路を構成している。
【００３１】
ダイオードＤ１およびツェナーダイオードＺＤ１は、プラグＰ１が商用電源に接続された場合に、商用交流電圧の正の半波から、その商用交流電圧の正の半波と同位相であり、且つ、正の電圧である、正制御電圧を生成する回路を構成し、ダイオードＤ２およびツェナーダイオードＺＤ２は、プラグＰ１が商用電源に接続された場合に、商用交流電圧の負の半波から、その商用交流電圧の負の半波と同位相であり、且つ、負の電圧である、負制御電圧を生成する回路を構成している。この正制御電圧および負制御電圧が交互に生成されることで、制御電圧生成回路では、最大値が正で最小値が負の連続した制御電圧を生成する。なお、以後、商用交流電圧において、正の半波を「正半波」と称し、負の半波を「負半波」と称する。また、制御電圧とは、正制御電圧と負制御電圧が合成された電圧を示す。
【００３２】
抵抗Ｒ１の他端は、ダイオードＤ１のアノードおよびダイオードＤ２のカソードと接続されている。ダイオードＤ１のカソードは、ツェナーダイオードＺＤ１のカソードと接続されており、ツェナーダイオードＺＤ１のアノードは、差込部材Ｂ２と接続されている。
【００３３】
また、ダイオードＤ２のアノードは、ツェナーダイオードＺＤ２のアノードと接続されており、ツェナーダイオードＺＤ２のカソードは、差込部材Ｂ２と接続されている。なお、制御電圧生成回路による生成される制御電圧の詳細については後述する。
【００３４】
ダイオードＤ１のアノードおよびダイオードＤ２のカソードは、抵抗Ｒ２の一端に接続されており、抵抗Ｒ２の他端は、スイッチＳＷ１の一端、抵抗Ｒ３の一端およびコンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲート端子に接続されている。なお、スイッチＳＷ１の他端および抵抗Ｒ３の他端は、それぞれ、差込部材Ｂ２と接続されている。
【００３５】
スイッチＳＷ１は、制御電圧生成回路で生成された制御電圧を、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲート端子に伝送するか否かを切り換える押しボタン式のスイッチである。抵抗Ｒ２および抵抗Ｒ３は、スイッチＳＷ１が遮断状態である場合には、ダイオードＤ１およびツェナーダイオードＺＤ１に印加される電圧を、即ち、正制御電圧を分圧すると共に、ダイオードＤ２およびツェナーダイオードＺＤ２に印加される電圧を、即ち、負制御電圧を分圧する分圧回路を構成する。よって、スイッチＳＷ１が遮断状態である場合には、抵抗Ｒ３に発生した電圧が、即ち、制御電圧が、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲート端子に印加される。従って、スイッチＳＷ１が遮断状態である場合には、制御電圧に応じて、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通状態、遮断状態を切り換えることができる。
【００３６】
一方、スイッチＳＷ１が導通状態である場合には、抵抗Ｒ３に電圧が発生せず、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲート端子に制御電圧が入力されない。よって、スイッチＳＷ１が導通状態である場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を遮断状態に維持することができる。
【００３７】
ダイオードＤ３，Ｄ４と、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２とは、制御電圧に応じて、導通状態、遮断状態を切り換える制御回路を構成している。スイッチＳＷ１が遮断状態である場合に、ダイオードＤ３およびＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１は、入力される正制御電圧に応じて、商用交流電圧の正半波を負荷ＬＤへ印加する回路を構成し、ダイオードＤ４およびＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２は、入力される負制御電圧に応じて、商用交流電圧の負半波を負荷ＬＤへ印加する回路を構成している。
【００３８】
ダイオードＤ３のアノードおよびダイオードＤ４のカソードは、コンセントＯＵＴ１の他端と接続され、ダイオードＤ３のカソードは、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１のドレインと接続されている。また、ダイオードＤ４のアノードは、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２のドレインと接続されている。そして、ＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ソースは、差込部材Ｂ２と接続されている。なお、ダイオードＤ３，Ｄ４は、逆耐圧用保護素子としても機能している。
【００３９】
次に、図１に加え、図２〜図４を参照して、プラグＰ１が商用電源に接続され、スイッチＳＷ１が遮断状態である場合における交流用電子スイッチ装置１の動作について説明する。図２（ａ）は、商用交流電圧波形と、図１の回路図に示すＳ１点における電圧波形（Ｓ１点における制御電圧）と、を示した図であり、図２（ｂ）は、図１の回路図に示すＳ１点における電圧波形（Ｓ１点における制御電圧）と、図１の回路図に示すＳ２点における電圧波形（Ｓ２点における制御電圧）と、を示した図である。
【００４０】
また、図３は、図１の回路図に示すＬ点とＣ点との間における電圧波形を示した図であり、図４は、図１の回路図に示すＨ点とＬ点との間における電圧波形、即ち、負荷ＬＤに印加される電圧波形を示した図である。なお、図２〜図４においては、縦軸を電圧とし、横軸を時間としている。
【００４１】
プラグ１が商用電源に接続されると、図１に示す差込部材Ｂ１−Ｂ２の間には、商用交流電圧が印加され、その商用交流電圧波形は、図２（ａ）に示す波形となる。印加された商用交流電圧が正半波である場合には（ｔ０時〜ｔ１時までの場合には）、差込部材Ｂ１からＢ２へ交流電流が流れ込む。よって、この場合には、差込部材Ｂ１からの交流電流は、抵抗Ｒ１→ダイオードＤ１→ツェナーダイオードＺＤ１→差込部材Ｂ２の経路を流れ、ダイオードＤ２→ツェナーダイオードＺＤ２の経路へは流れない（図１参照）。ここで、ツェナーダイオードＺＤ１のツェナー電圧は、約１１．４ボルトである。従って、印加された商用交流電圧が正半波である場合のＳ１点における制御電圧は、図２（ａ）に示すように、この約１１．４ボルトにダイオードＤ１の順方向電圧（約０．６ボルト）を加えた約１２．０ボルトを最大値とする略矩形状の電圧、即ち、正制御電圧となる。
【００４２】
また、印加された商用交流電圧が負半波である場合には（ｔ１時〜ｔ２時までの場合には）、差込部材Ｂ２からＢ１へ交流電流が流れ込む。よって、この場合には、差込部材Ｂ２からの交流電流は、ツェナーダイオードＺＤ２→ダイオードＤ２→抵抗Ｒ１→ヒューズＦ１→差込部材Ｂ１の経路を流れ、ツェナーダイオードＺＤ１→ダイオードＤ１の経路へは流れない（図１参照）。ここで、ツェナーダイオードＺＤ２のツェナー電圧は、ツェナーダイオードＺＤ１と同様に、約１１．４ボルトである。従って、印加された商用交流電圧が負半波である場合のＳ１点における制御電圧は、図２（ａ）に示すように、この約１１．４ボルトにダイオードＤ２の順方向電圧（約０．６ボルト）を加えた約−１２．０ボルトを最小値とする略矩形状の電圧、即ち、負入力電圧となる。
【００４３】
よって、Ｓ１点における制御電圧は、約１２．０ボルトを最大値とし、約−１２．０ボルトを最小値とする信号となる。
【００４４】
次に、Ｓ２点における制御電圧は、Ｓ１における制御電圧を、図１に示す抵抗Ｒ２と抵抗Ｒ３とから構成される分圧回路で分圧した電圧となるので、Ｓ１における制御電圧の振幅を小さくした信号となる。よって、図２（ｂ）に示すように、Ｓ２点における制御電圧は、約１０．０ボルトを最大値とし、約−１０．０ボルトを最小値とする電圧となる。
【００４５】
次に、図２に示すＳ２における制御電圧が、図１に示すコンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２のゲートに入力されると、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２は、その制御電圧の変化に伴い、導通状態、遮断状態を交互に行う。具体的には、図２に示すｔ０´時〜ｔ１時までの間においては、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１が導通状態となる一方で、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２が遮断状態となり、図２に示すｔ１´時〜ｔ２時までの間においては、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１が遮断状態となる一方で、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２が導通状態となる。
【００４６】
ここで、ｔ０時〜ｔ２時までの間における、図１の回路図に示すＬ点とＣ点との間に印加される電圧の波形は、図３に示す波形となる。図３に示すように、ｔ０時〜ｔ１時までの間は、ｔ０´時までを除き、図１に示すＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１が導通状態となるので、差込部材Ｂ１からの交流電流は、ヒューズＦ１→負荷ＬＤ→ダイオードＤ３→ＰＷ ＭＯＳＦＥＴＱ１→差込部材Ｂ２の経路を流れ、ダイオードＤ４→ＰＷ ＭＯＳＦＥＴＱ２→差込部材Ｂ２の経路を流れない（図１参照）。よって、ｔ０時〜ｔ１時までの間は、ｔ０´時までを除き、ダイオードＤ３の順方向電圧（約０．６ボルト）とＰＷ ＭＯＳＦＥＴＱ１のオン電圧（ドレイン−ソース間電圧）とを加算した電圧が図１の回路図のＬ点とＣ点との間における電圧となる。
【００４７】
また、ｔ１時〜ｔ２時までの間は、ｔ１時〜ｔ１´時までを除き、図１に示すＮチャネル型ＰＷ ＭＯＳＦＥＴＱ２が導通状態となるので、差込部材Ｂ２からの交流電流は、ＰＷ ＭＯＳＦＥＴＱ２→ダイオードＤ４→負荷ＬＤ→ヒューズＦ１→差込部材Ｂ１の経路を流れ、ＰＷ ＭＯＳＦＥＴＱ１→ダイオードＤ３→負荷ＬＤの経路を流れない（図１参照）。よって、ｔ１時〜ｔ２時までの間は、ｔ１時〜ｔ１´時までを除き、ダイオードＤ４の順方向電圧（約０．６ボルト）とＰＷ ＭＯＳＦＥＴＱ２のオン電圧（ドレイン−ソース間電圧）とを加算した電圧をマイナスにした電圧が図１の回路図のＬ点とＣ点との間における電圧となる。
【００４８】
なお、図１に示すＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１が導通を開始するのは、図２（ｂ）に示すように、Ｓ２における正制御電圧が、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１のゲート閾値電圧、即ち、約４．０ボルトを超えるｔ０´時後となるので、図３に示すように、ｔ０´時までは、ＰＷ ＭＯＳＦＥＴＱ１が遮断状態となる。よって、ｔ０´時までは、図１の回路図に示すＬ点とＣ点との間における電圧は、商用交流電圧が示す電圧値（具体的には、数ボルト以上約５０ボルト以下の電圧）となる。同様に、図１に示すＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２が導通を開始するのは、図２（ｂ）に示すように、Ｓ２における負制御電圧が、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２のゲート閾値電圧、即ち、約−４．０ボルトを下回るｔ１´後となるので、図３に示すように、ｔ１時〜ｔ１´時までは、ＰＷ ＭＯＳＦＥＴＱ２が遮断状態となる。よって、ｔ１時〜ｔ１´時までは、図１の回路図に示すＬ点とＣ点との間における電圧は、商用交流電圧が示す電圧値（具体的には、−数ボルト以上約−５０ボルト以下の電圧）となる。
【００４９】
なお、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２においては、遮断状態から導通状態となる場合に、即ち、ＰＷ ＭＯＳＦＥＴＱ１においてはｔ０´時までの立ち上がり期間に、ＰＷ ＭＯＳＦＥＴＱ２においてはｔ１時〜ｔ１´時までの立ち上がりの期間に、ドレイン−ソース間に商用交流電圧が印加されるが、導通状態から遮断状態となる期間には（立ち下りの期間には）、商用交流電圧が印加されない。これは、立ち下りの期間においては、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の入力容量に蓄えられた電荷が放電しきれない現象が発生することにより、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の状態が瞬時に遮断状態になるのではなく、所定の期間、導通状態を維持してしまう。よって、その期間、商用交流電圧が負荷ＬＤに印加され続けるからである。
【００５０】
次に、ｔ０時〜ｔ２時までの、図１の回路図に示すＨ点とＬ点との間における電圧波形、即ち、負荷ＬＤに印加される電圧波形は、図４に示す波形となる。ｔ０時〜ｔ１時までの間は、ｔ０´時までを除き、差込部材Ｂ１からの交流電流は、前述の通り、ヒューズＦ１→負荷ＬＤ→ダイオードＤ３→ＰＷ ＭＯＳＦＥＴＱ１→差込部材Ｂ２の経路を流れるので（図１参照）、商用交流電圧の正半波が、負荷ＬＤ、ダイオードＤ３およびＰＷ ＭＯＳＦＥＴＱ１に印加される。しかし、ダイオードＤ３およびＰＷ ＭＯＳＦＥＴＱ１に印加される電圧は、僅か約１．０ボルトに過ぎない（図３参照）。よって、ｔ０時〜ｔ１時までの間は、ｔ０´時までを除き、商用交流電圧の正半波の殆どが負荷ＬＤに印加されて、負荷ＬＤに印加される電圧は、最大値約１４０ボルトの正半波の電圧となり、商用交流電圧の正半波と略同じ電圧となる。
【００５１】
また、ｔ１時〜ｔ２時までの間は、ｔ１時〜ｔ１´時までを除き、差込部材Ｂ２からの交流電流は、前述の通り、ＰＷ ＭＯＳＦＥＴＱ２→ダイオードＤ４→負荷ＬＤ→ヒューズＦ１→差込部材Ｂ１の経路を流れるので、商用交流電圧の負半波は、負荷ＬＤ、ダイオードＤ４およびＰＷ ＭＯＳＦＥＴＱ２に印加される。ここでも、ＰＷ ＭＯＳＦＥＴＱ２→ダイオードＤ４に印加される電圧は、僅か約−１．０ボルトに過ぎない（図３参照）。よって、ｔ１時〜ｔ２時までの間は、ｔ１時〜ｔ１´時までを除き、商用交流電圧の負半波の殆どが負荷ＬＤに印加されて、負荷ＬＤに印加される電圧は、最小値約−１４０ボルトの負半波の電圧となり、商用交流電圧の負半波と略同じ電圧となる。
【００５２】
よって、プラグＰ１が商用電源に接続され、スイッチＳＷ１が遮断状態である場合には、交流用電子スイッチ装置１は、商用交流電圧とほぼ同一の交流電圧を負荷ＬＤに印加することができる。
【００５３】
次に、図１に加え、図５を参照して、プラグＰ１が商用電源に接続され、スイッチＳＷ１が導通状態である場合における交流用電子スイッチ装置１の動作について説明する。図５は、図１の回路図に示すＳ１点における制御電圧波形、およびＰＷ ＭＯＳＦＥＴＱ１，Ｑ２がオフである場合の図１の回路図に示すＳ２点における制御電圧波形を示した図であり、図２（ｂ）と対応する図である。なお、図５においては、図２〜図４と同様、縦軸を電圧とし、横軸を時間としている。
【００５４】
スイッチＳＷ１が導通状態である場合には、図１に示すように、抵抗Ｒ２の他端と差込部材Ｂ２とが短絡された状態となり、抵抗Ｒ３に発生する電圧はなくなるので、図５に示すように、制御電圧生成回路によりＳ１における制御電圧が生成されても、Ｓ２における制御電圧は発生しない。よって、図１に示すコンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートに制御電圧が入力されず、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２は、遮断状態となる。従って、スイッチＳＷ１が導通状態である場合には、商用交流電圧が負荷ＬＤに印加されない。
【００５５】
上述した通り、本実施形態の交流用電子スイッチ装置１は、プラグＰ１が商用電源に接続され、スイッチＳＷ１が遮断状態となった場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通、遮断を切り換えて、商用交流電圧を負荷ＬＤへ印加する。ここで、交流用電子スイッチ装置１では、商用交流電圧を負荷ＬＤへ印加する素子として、ＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を用いている。そして、このＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を、商用交流電圧から生成された正制御電圧および負制御電圧の入力期間に応じて導通させることで、商用交流電圧を負荷ＬＤへ印加している。よって、本実施形態の交流用電子スイッチ装置１では、トライアックを用いた交流用電子スイッチ装置と比較して、交流電圧がゼロ点になる正確なタイミングでトリガ電圧を生成する回路が不要となる。従って、本実施形態の交流用電子スイッチ装置１によれば、回路構成を簡素化することができる。
【００５６】
また、本実施形態の交流用電子スイッチ装置１は、商用交流電圧を負荷ＬＤへ印加する素子として、コンプリメンタリのＰＷ ＭＯＳＦＥＴ、即ち、チャネル型が異なるだけの特性が等しいＰＷ ＭＯＳＦＥＴを使用している。よって、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１とダイオードＤ３との回路、即ち、商用交流電圧の正半波を負荷ＬＤへ印加する回路ができれば、後は、極性を逆にするだけで、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２とダイオードＤ４との回路、即ち、商用交流電圧の負半波を負荷ＬＤへ印加する回路を容易に実現することができる。
【００５７】
また、本実施形態の交流用電子スイッチ装置１では、図２（ｂ）に示すように、制御電圧の最大値と最小値とは、絶対値が等しいので、正制御電圧と負制御電圧は、極性が異なるだけの同一波形となる。これにより、商用交流電圧の正半波を負荷ＬＤへ印加するＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１およびダイオードＤ３から構成される回路と、商用交流電圧の負半波を負荷ＬＤへ印加するＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２およびダイオードＤ４から構成される回路とを、極性が異なるだけの同一動作特性にすることができる。よって、負荷ＬＤへ印加される商用交流電圧の正半波の波形と、負荷ＬＤへ印加される商用交流電圧の負半波の波形とを、極性が異なる同一波形とすることができる。従って、商用交流電圧の両波を均整のとれた波形で負荷ＬＤへ印加することができる。
【００５８】
また、本実施形態の交流用電子スイッチ装置１では、制御電圧の最大値（最小値）は、商用交流電圧の最大値（最小値）の１割程度の値となっている。つまり、商用交流電圧を大信号とすれば、制御電圧は、小信号となる。よって、本実施形態の交流用電子スイッチ装置１によれば、小信号レベルのアナログ信号を取り扱う技術を用いて、即ち、商用交流電圧のような大信号を扱う技術と比較して容易な技術を用いて、商用交流電圧の負荷ＬＤへの印加、非印加を行う回路を実現することができる。
【００５９】
また、本実施形態の交流用電子スイッチ装置１では、制御電圧生成回路をツェナーダイオードを用いて構成している。よって、簡素な回路構成で、制御電圧を生成することができる。
【００６０】
更に、本実施形態の交流用電子スイッチ装置１によれば、本装置を構成するために用いられる全ての素子は、抵抗Ｒ１〜Ｒ３、ダイオードＤ１〜Ｄ４、ツェナーダイオードＺＤ１，ＺＤ２、スイッチＳＷ１およびコンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の僅か１２点に留まるので、回路構成をシンプルにすることができる。
【００６１】
次に、図６〜図８を参照して、図１に示す交流用電子スイッチ装置１に用いられたＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２と等価な動作を行う回路を、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４を使用して構成した場合について説明する。ここで、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２は、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４と比較して高価である上、高耐圧品が非常に少ない。よって、交流用電子スイッチ装置１を低価格に抑えた上で、高電圧に対応する製品とする場合には、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２と等価な動作を行う回路を（以下、「Ｑ２等価回路」と称す）、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４を使用して構成することは有用となる。
【００６２】
図６は、Ｑ２等価回路を、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４を使用して構成した場合の回路図を示している。図６に示すように、Ｑ２等価回路は、シフト回路Ｋ１と、抵抗Ｒ１１と、抵抗Ｒ１５〜Ｒ１８と、ダイオードＤ１２と、ｐｎｐ型トランジスタＱ１３と、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４と、から構成されている。なお、図６に記載のＧ，Ｄ，Ｓの記号は、それぞれ、図１に示すＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２のゲート、ドレイン、ソースに対応している。
【００６３】
シフト回路Ｋ１は、トランジスタＱ１３の導通、遮断を制御する動作信号を生成する回路である。シフト回路Ｋ１のＩＮ端子は、抵抗Ｒ１１の他端および抵抗Ｒ１５の一端と接続され、抵抗Ｒ１１の一端は、図１に示す抵抗Ｒ３の一端と接続されており、シフト回路Ｋ１のＣＮＴ端子は、抵抗Ｒ１６の他端、ダイオードＤ１２のアノードおよびトランジスタＱ１３のベースと接続されている。また、シフト回路Ｋ１のＶ端子は、−Ｂボルトの直流電源と接続されている。なお、シフト回路Ｋ１のＶ端子は図示しない抵抗等を介して、シフト回路Ｋ１のＣＮＴ端子と接続されている。
【００６４】
シフト回路Ｋ１は、図１に示すスイッチＳＷ１が遮断状態である場合に、図１に示す抵抗Ｒ３に発生した制御電圧がＩＮ端子へ入力されると、時間０〜ｔ１の間は（図２（ｂ）参照）、ＣＮＴ端子を開放状態にする一方で、ｔ１時〜ｔ２時の間は（図２（ｂ）参照）、ＣＮＴ端子とＶ端子とを導通状態にして、＋Ｂボルトの直流電源から−Ｂボルトの直流電源へ電流を流す。これにより、シフト回路Ｋ１は、トランジスタＱ１３のベースに印加される動作信号を生成する。なお、＋Ｂボルトの直流電源および−Ｂボルトの直流電源は、プラグＰ１から供給される商用交流電圧を整流して生成されており、本実施形態では、±Ｂボルトを約±２０．０ボルトに設定している。
【００６５】
抵抗Ｒ１６，Ｒ１７，Ｒ１８と、トランジスタＱ１３を逆電圧から保護するダイオードＤ１２と、トランジスタＱ１３とは、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４の導通、遮断を制御する制御電圧を生成する回路である。抵抗Ｒ１６の一端は、＋Ｂボルトの直流電源および抵抗Ｒ１７の一端と接続されている。
【００６６】
抵抗Ｒ１７の他端は、ダイオードＤ１２のカソードおよびトランジスタＱ１３のエミッタと接続されている。また、トランジスタＱ１３のコレクタは抵抗Ｒ１８の一端およびＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートと接続されており、その抵抗Ｒ１８の他端は、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のソースと接続されている。よって、抵抗Ｒ１８に発生する電圧は、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧となる。なお、本実施形態では、抵抗Ｒ１８に発生する電圧は、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１のゲート入力される正制御電圧と同じ電圧、即ち、約１０．０ボルトに設定されている。
【００６７】
Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のドレインは、図１に示す差込部材Ｂ２および抵抗Ｒ１５の他端と接続されている。また、抵抗Ｒ１５の一端は、抵抗Ｒ１１を介して、図１に示す抵抗Ｒ３の一端と接続されている。
【００６８】
ここで、図７を参照して、図１に示すスイッチＳＷ１が遮断状態である場合の、ｔ０時〜ｔ２時における動作信号（トランジスタＱ１３のベース電圧）、トランジスタＱ１３のエミッタ電圧およびコレクタ電圧について説明する。また、図８を参照して、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧について説明する。
【００６９】
図７は、トランジスタＱ１３の、ベース電圧、エミッタ電圧およびコレクタ電圧を図示したものであり、図８は、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧を図示したものである。なお、図７および図８では、縦軸を電圧、横軸を時間としている。
【００７０】
前述の通り、シフト回路Ｋ１は、図１に示す抵抗Ｒ３に発生した制御電圧がＩＮ端子に入力されると（図２（ｂ）参照）、ｔ０時〜ｔ１時の間、ＣＮＴ端子を開放状態とする。よって、図７に示すように、ｔ０時〜ｔ１時の間は、トランジスタＱ１３のベース電圧が、＋Ｂボルトとなる。このとき、抵抗Ｒ１６の両端に電位差が発生しないので、トランジスタＱ１３のベースとエミッタとの間にも電位差が発生しない。従って、ｔ０時〜ｔ１時の間は、トランジスタＱ１３は遮断状態となる。このとき、図７に示すように、トランジスタＱ１３のエミッタ電圧は＋Ｂボルトになる。また、トランジスタＱ１３のコレクタ電流は流れることがなく、抵抗Ｒ１８に発生する電圧降下はゼロボルトとなる。この時のトランジスタＱ１３のコレクタはフローティング状態となり、トランジスタＱ１３のコレクタ電圧は端子Ｄの電位に沿う電圧となる。
【００７１】
一方、シフト回路Ｋ１は、前述の通り、ｔ１時〜ｔ２時の間、ＣＮＴ端子とＶ端子とを導通状態にして、＋Ｂボルトの直流電源から抵抗Ｒ１６を介して−Ｂボルトの直流電源へ電流を流す。この時、抵抗Ｒ１６には電圧降下によって、約１０．０ボルトの電圧が発生する。よって、図７に示すように、ｔ１時〜ｔ２時の間は、トランジスタＱ１３のベース電圧が、＋Ｂボルトよりも約１０．０ボルト低い電圧となる。このとき、トランジスタＱ１３のベースとエミッタとの間にも電位差が発生する。従って、ｔ１時〜ｔ２時の間は、トランジスタＱ１３は導通状態となる。このとき、図７に示すように、トランジスタＱ１３のエミッタ電圧の波形は、約１０．０ボルトを最小値とする矩形波状の波形となる一方、トランジスタＱ１３のコレクタ電圧の波形（抵抗Ｒ１８に印加される電圧の波形）は、約１０．０ボルトを最大値とする矩形波状の波形となる。なお、トランジスタＱ１３のコレクタ電圧の波形がｔ１時直後と、ｔ２時直前において、マイナス電圧となっているが、これは、次の理由による。即ち、抵抗Ｒ１８に印加される電圧が、ＰＷ ＭＯＳＦＥＴＱ１４のゲート−ソース間におけるスレッショルド電圧に到達するまでは（ｔ１時直後は）、ＰＷ ＭＯＳＦＥＴＱ１４は、遮断状態を保つ。このとき、トランジスタＱ１３のコレクタ電圧は、商用交流電圧の負の半波の影響を受けてしまい、マイナス電圧方向に変化するためである。なお、ｔ２時直前においても、上述した理由と同様の理由により、トランジスタＱ１３のコレクタ電圧がマイナス電圧方向に変化する。
【００７２】
次に、図８を参照して、ｔ０時〜ｔ２時の間における、抵抗Ｒ１８に印加される電圧波形、即ち、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧について説明する。図８は、ｔ０時〜ｔ２時の間における、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧を示した図である。なお、図８においては、ＰＷ ＭＯＳＦＥＴＱ１４のソース電位を基準電圧とした場合を図示している。
【００７３】
前述の通り、ｔ０時〜ｔ１時の間、抵抗Ｒ１８に印加される電圧波形は、ゼロボルトとなる一方で、ｔ１時〜ｔ２時の間、抵抗Ｒ１８に印加される電圧波形は、約１０．０ボルトを最大値とする波形となる。
【００７４】
よって、図８に示すように、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４のゲートに入力される制御電圧は、ｔ０時〜ｔ１時の間、ゼロボルトの信号となる一方、ｔ１時〜ｔ２時の間、約１０．０ボルトを最大値とする信号となる。従って、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４は、ｔ０時〜ｔ１時の間、遮断状態となる一方、ｔ１時〜ｔ２時の間、導通状態となる。
【００７５】
上述した通り、図１に示す抵抗Ｒ３に正制御電圧が入力された場合には（ｔ０時〜ｔ１時の間には）、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４が遮断状態となる一方で、抵抗Ｒ３に負制御電圧が入力された場合には（ｔ１時〜ｔ２時の間には）、Ｎチャネル型ＰＷ ＭＯＳＦＥＴＱ１４が導通状態となる。この動作はまさしく、図１に示すＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２と同一の動作を行っていることになる（図３参照）。
【００７６】
よって、本実施形態におけるＱ２等価回路によれば、図１に示すＰチャネル型ＰＷ ＭＯＳＦＥＴＱ２と比較して低価である上、高耐圧品が非常に多いＮチャネル型ＰＷ ＭＯＳＦＥＴＱ１４を使用して、Ｐチャネル型ＰＷ ＭＯＳＦＥＴＱ２と全く同一の動作を実現することができる。従って、交流用電子スイッチ装置１を低価格に抑えた上で、高電圧に対応する製品にすることができる。
【００７７】
次に、図９〜図１１を参照して、第２実施形態の多機能型交流用電子スイッチ装置１００について説明する。多機能型交流用電子スイッチ装置１００は、図１で示した交流用電子スイッチ装置１と等価な装置、即ち、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通、遮断を切り換えて、商用交流電圧を負荷ＬＤへ印加する交流用電子スイッチ装置１０に対し、突入電流抑制回路Ｚ１と、定格外電圧入力保護回路Ｚ２と、を接続した装置である。
【００７８】
なお、交流用電子スイッチ装置１０は、突入電流抑制回路Ｚ１が接続されたことにより設けられたヒューズＦ２が新たに接続されたことと、スイッチＳＷ１が突入電流抑制回路Ｚ１にスイッチＳＷ２１として接続された以外は、図１に示す交流用電子スイッチ装置１と同一の構成である。また、交流用電子スイッチ装置１０は、図１に示す交流用電子スイッチ装置１と比較して、スイッチＳＷ２１の導通、遮断に対応する状態が反転している以外は、同一の動作である。よって、交流用電子スイッチ装置１の詳細な説明を省略する。
【００７９】
なお、交流用電子スイッチ装置１０は、スイッチＳＷ２１が導通状態である場合に、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通状態、遮断状態の制御電圧による制御が可能な状態となり、スイッチＳＷ２１が遮断状態である場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の制御電圧による制御ができず、遮断状態を維持する状態となる。ここで、交流用電子スイッチ装置１０では、図１に示す交流用電子スイッチ装置１に対して、スイッチＳＷ２１の導通、遮断に対応する状態を反転させたが、これに限られるものではない。即ち、設定切換回路Zｃの内部回路構成を変更することによって、スイッチＳＷ２１の導通、遮断に対応する状態を反転させず、交流用電子スイッチ装置１０と、図１に示す交流用電子スイッチ装置１とのスイッチの切り換えに対応する状態を、同一としても良い。
【００８０】
図９は、多機能型交流用電子スイッチ装置１００の構成を示す回路図である。図９においては、まず、突入電流抑制回路Ｚ１について説明する。突入電流抑制回路Ｚ１は、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の制御電圧による制御が可能な状態で（スイッチＳＷ２１が導通状態で）、プラグＰ１を商用電源に接続した場合や、プラグＰ１を商用電源に接続した後に、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の制御電圧による制御が可能な状態にした場合に（スイッチＳＷ２１を導通状態にした場合に）、交流用電子スイッチ装置１０や負荷ＬＤに流れ込む突入電流を抑制する回路である。
【００８１】
突入電流抑制回路Ｚ１は、±ＶＨ電源生成回路と、設定切換回路Ｚｃと、±ＶＳ積分電圧生成回路と、±ＡＮＤ制御回路と、から構成されている。
【００８２】
±ＶＨ電源生成回路は、±ＶＳ積分電圧生成回路に使用されると共に、後述する定格外電圧入力保護回路Ｚ２に用いられる直流電圧の±ＶＨ電圧を生成する回路である。±ＶＨ電源生成回路は、＋ＶＨ電源生成回路と−ＶＨ電源生成回路とから構成されている。＋ＶＨ電源生成回路は、直流電圧である＋ＶＨ電圧を生成する回路であり、ダイオードＤ２１と電解コンデンサＣ２１とから構成されている。ダイオードＤ２１のアノードは、ヒューズＦ１，Ｆ２を介して、差込部材Ｂ１と接続され、ダイオードＤ２１のカソードは、電解コンデンサＣ２１のプラス側と接続されている。また、電解コンデンサＣ２１のマイナス側は、差込部材Ｂ２と接続されている。よって、＋ＶＨ電源生成回路は、商用交流電圧の正半波をダイオードＤ２１で整流し、電解コンデンサＣ２１で平滑して、＋ＶＨ電圧を生成することができる。
【００８３】
また、−ＶＨ電源生成回路は、直流電圧である−ＶＨ電圧を生成する回路であり、ダイオードＤ２２と電解コンデンサＣ２２とから構成されている。ダイオードＤ２２のカソードは、ヒューズＦ１，Ｆ２を介して、差込部材Ｂ１と接続され、ダイオードＤ２２のアノードは、電解コンデンサＣ２２のマイナス側と接続されている。また、電解コンデンサＣ２２のプラス側は、差込部材Ｂ２と接続されている。よって、−ＶＨ電源生成回路は、商用交流電圧の負半波をダイオードＤ２２で整流し、電解コンデンサＣ２２で平滑して、−ＶＨ電圧を生成することができる。
【００８４】
設定切換回路Ｚｃは、スイッチＳＷ２１の導通状態、遮断状態に対応してコンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへの制御電圧の入力、非入力を切り換えると共に、±ＶＳ積分電圧生成回路の正常な動作を制御する回路である。設定切換回路ＺｃのＩＮ端子は、押しボタン式のスイッチＳＷ２１の一端と接続されており、設定切換回路ＺｃのＢ端子は、スイッチＳＷ２１の他端と接続されている。また、設定切換回路ＺｃのＡ端子は、抵抗Ｒ２４の他端と接続されており、設定切換回路ＺｃのＧ端子は、差込部材Ｂ２に接続されている。
【００８５】
設定切換回路Ｚｃは、スイッチＳＷ２１が遮断状態であり、交流用電子スイッチ装置１０に商用交流電圧が供給されている場合には、Ａ端子とＢ端子とを導通状態にすることで、ツェナーダイオードＺＤ１，ＺＤ２および±ＶＳ積分電圧生成回路に流れ込む電流を引き込み、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートに入力される制御電圧を、ダイオードＤ２４，Ｄ２５の順方向電圧（約０．６ボルト）に、即ち、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２のゲート閾値電圧（約４．０ボルト、図２（ｂ）参照）よりも低い電圧にする。よって、設定切換回路Ｚｃは、交流用電子スイッチ装置１０に商用交流電圧が供給されている場合に、スイッチＳＷ２１が遮断状態となると、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を遮断状態にすることができる。
【００８６】
一方、設定切換回路Ｚｃは、スイッチＳＷ２１が導通状態であり、交流用電子スイッチ装置１０に商用交流電圧が供給されている場合には、Ａ端子とＢ端子とを遮断状態にすることで、ツェナーダイオードＺＤ１，ＺＤ２および±ＶＳ積分電圧生成回路へ、抵抗Ｒ１から流れ出した電流を流れ込ませ、急峻な立ち上がりを抑制した制御電圧を発生させる。つまり、設定切換回路Ｚｃは、交流用電子スイッチ装置１０に商用交流電圧が供給され、スイッチＳＷ２１が導通状態である場合には、立ち上がりを抑制した制御電圧を、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートに入力させて、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の制御電圧による制御が可能な状態にすることができる。
【００８７】
±ＶＳ積分電圧生成回路は、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートに入力される制御電圧の急峻な立ち上がりを抑制するために使用される積分電圧を、即ち、±ＶＳ電圧を生成する回路である。±ＶＳ積分電圧生成回路は、＋ＶＳ積分電圧生成回路と、−ＶＳ積分電圧生成回路と、から構成されている。なお、詳細は後述するが、制御電圧の急峻な立ち上がりを抑制することで、負荷ＬＤに流れ込む突入電流を抑制することができる。
【００８８】
＋ＶＳ積分電圧生成回路は、抵抗Ｒ２４，Ｒ２５と、電解コンデンサＣ２３と、ツェナーダイオードＺＤ２１と、から構成されている。抵抗Ｒ２４の一端は、電解コンデンサＣ２１のプラス側、即ち、＋ＶＨ電源生成回路により生成された＋ＶＨ電圧と接続されており、抵抗Ｒ２４の他端は、ツェナーダイオードＺＤ２１のカソード、抵抗Ｒ２５の一端および電解コンデンサＣ２３のプラス側と接続されている。電解コンデンサＣ２３のマイナス側、抵抗Ｒ２５の他端およびツェナーダイオードＺＤ２１のアノードは、差込部材Ｂ２と接続されている。よって、＋ＶＳ積分電圧生成回路は、プラグＰ１から商用交流電圧が供給され、＋ＶＨ電源生成回路により＋ＶＨ電圧が生成された場合に、スイッチＳＷ２１が導通状態であれば（設定切換回路ＺｃのＡ端子とＢ端子とが遮断状態であれば）、抵抗Ｒ２４を通じて、電解コンデンサＣ２３の充電を開始して、時間の経過に伴い上昇する積分電圧、即ち、＋ＶＳ電圧を生成する。この＋ＶＳ電圧は、ツェナーダイオードＺＤ２１のツェナー電圧まで上昇する。なお、この＋ＶＳ電圧の上昇率は、電解コンデンサＣ２３の容量と、抵抗Ｒ２４の抵抗値とから求まる時定数で決定されている。
【００８９】
一方、＋ＶＨ電源生成回路により＋ＶＨ電圧が生成されていても、スイッチＳＷ２１が遮断状態であれば（設定切換回路ＺｃのＡ端子とＢ端子とが導通状態であれば）、電解コンデンサＣ２３の充電が行われず、＋ＶＳ積分電圧生成回路の生成する電圧は、設定切換回路ＺｃのＡ端子とＧ端子との間に印加される電圧、即ち、略ゼロボルトとなる。
【００９０】
−ＶＳ積分電圧生成回路は、抵抗Ｒ２６，Ｒ２７と、電解コンデンサＣ２４と、ツェナーダイオードＺＤ２２と、から構成されている。抵抗Ｒ２７の他端は、電解コンデンサＣ２２のマイナス側、即ち、−ＶＨ電源生成回路により生成された−ＶＨ電圧と接続されており、抵抗Ｒ２７の一端は、電解コンデンサＣ２４のマイナス側、抵抗Ｒ２６の他端およびツェナーダイオードＺＤ２２のアノードと接続されている。電解コンデンサＣ２４のプラス側、抵抗Ｒ２６の一端およびツェナーダイオードＺＤ２２のカソードは、差込部材Ｂ２と接続されている。よって、−ＶＳ積分電圧生成回路は、プラグＰ１から商用交流電圧が供給され、−ＶＨ電源生成回路により−ＶＨ電圧が生成された場合に、スイッチＳＷ２１が導通状態であれば（設定切換回路ＺｃのＡ端子とＢ端子とが遮断状態であれば）、抵抗Ｒ２７を通じて、電解コンデンサＣ２４の充電を開始して、時間の経過に伴い下降する積分電圧、即ち、−ＶＳ電圧を生成する。この−ＶＳ電圧は、ツェナーダイオードＺＤ２２のツェナー電圧まで下降する。なお、この−ＶＳ電圧の下降率は、電解コンデンサＣ２４の容量と、抵抗Ｒ２７の抵抗値とから求まる時定数で決定されている。
【００９１】
一方、−ＶＨ電源生成回路により−ＶＨ電圧が生成されていても、スイッチＳＷ２１が遮断状態であれば（設定切換回路ＺｃのＡ端子とＢ端子とが導通状態であれば）、電解コンデンサＣ２４の充電が行われず、−ＶＳ積分電圧生成回路の生成する電圧は、設定切換回路ＺｃのＢ端子とＧ端子との間に印加される電圧、即ち、略ゼロボルトとなる。
【００９２】
なお、電解コンデンサＣ２３，Ｃ２４に蓄えられた電荷は、プラグＰ１が商用電源に接続されている場合には、スイッチＳＷ２１が遮断状態となったときに、設定切換回路ＺｃのＡ端子とＢ端子との導通により放電され、プラグＰ１が商用電源に接続されていない場合には、スイッチＳＷ２１の状態に関わらず、抵抗Ｒ２５，Ｒ２６を介して放電される。よって、スイッチＳＷ２１を遮断状態にするか、或いは、プラグＰ１と商用電源との接続を切断して、交流用電子スイッチ装置１０による負荷ＬＤへの商用交流電圧の印加を中止すれば、その後に、交流用電子スイッチ装置１０による負荷ＬＤへの商用交流電圧の印加を行う場合に、電解コンデンサＣ２３，Ｃ２４に電荷がない状態で充電を開始することができる。従って、制御電圧の急峻な立ち上がりを確実に抑制することができる。
【００９３】
±ＡＮＤ制御回路は、＋ＡＮＤ制御回路と、−ＡＮＤ制御回路と、から構成されている。＋ＡＮＤ制御回路は、Ｓ１における正制御電圧を+ＶＳ電圧の電圧値に制限する回路であり、−ＡＮＤ制御回路は、Ｓ１における負制御電圧を−ＶＳ電圧の電圧値に制御する回路である。＋ＡＮＤ制御回路は、ダイオードＤ２４を用いている。ダイオードＤ２４のアノードは、抵抗Ｒ２の一端と接続されており、ダイオードＤ２４のカソードは、電解コンデンサＣ２３のプラス側、即ち、＋ＶＳ積分電圧生成回路により生成される＋ＶＳ電圧と接続されている。よって、＋ＡＮＤ制御回路は、スイッチＳＷ２１が導通状態であり、交流用電子スイッチ装置１０に商用交流電圧の正半波が供給されている場合には、Ｓ１における正制御電圧を、ダイオードＤ２４の順方向電圧に＋ＶＳ電圧を加えた電圧に制御することができる。
【００９４】
−ＡＮＤ制御回路は、ダイオードＤ２５を用いている。ダイオードＤ２５のカソードは、抵抗Ｒ２の一端と接続されており、ダイオードＤ２５のアノードは、電解コンデンサＣ２４のマイナス側、即ち、−ＶＳ積分電圧生成回路により生成される−ＶＳ電圧と接続されている。よって、−ＡＮＤ制御回路は、スイッチＳＷ２１が導通状態であり、交流用電子スイッチ装置１０に商用交流電圧の負半波が供給されている場合には、Ｓ１における負制御電圧を、−ＶＳ電圧からダイオードＤ２５の順方向電圧を引いた電圧に制御することができる。
【００９５】
次に、突入電流抑制回路Ｚ１が接続された交流用電子スイッチ装置１０の動作の詳細について、図１０および図１１を参照して説明する。なお、図１０および図１１については、突入電流抑制回路Ｚ１が接続されていない交流用電子スイッチ装置１の動作を示す図１２および図１３と比較しながら説明する。
【００９６】
図１０は、交流用電子スイッチ装置１０による負荷ＬＤへの商用交流電圧の印加を行い、その後、交流用電子スイッチ装置１０による負荷ＬＤへの商用交流電圧の印加を中止した場合のＳ２における制御電圧の変化を、±ＶＳ電圧の変化と共に示した図である。また、図１１は、図１０の場合において、負荷ＬＤに流れ込む突入電流を、Ｓ２における制御電圧の変化および交流用電子スイッチ装置１０に供給された商用交流電圧と共に示した図である。
【００９７】
一方、図１２は、突入電流抑制回路Ｚ１が接続されていない交流用電子スイッチ装置１で、即ち、図１に示す場合の交流用電子スイッチ装置１で、負荷ＬＤへの商用交流電圧の印加を行い、その後、負荷ＬＤへの商用交流電圧の印加を中止した場合のＳ２における制御電圧の変化を示した図である。この図１２は、図１０に対応している。また、図１３は、図１２の場合において、負荷ＬＤに流れ込む突入電流を、Ｓ２における制御電圧の変化および交流用電子スイッチ装置１に供給された商用交流電圧と共に示した図である。この図１３は、図１１に対応している。
【００９８】
なお、図１１および図１３においては、コンセントＯＵＴ１に接続した負荷ＬＤには、突入電流が発生する電球を用いている。電球では、一般的に、商用交流電圧の印加開始時に、定常電流の数倍（例えば、約３倍）の電流、即ち、突入電流が発生する。
【００９９】
図１０に示すように、プラグＰ１が商用電源に接続されると共に、スイッチＳＷ２１が導通状態となると、未充電状態の電解コンデンサＣ２３，Ｃ２４（図９参照）へ、抵抗Ｒ１（図９参照）から流れ出した電流の殆どが流れ込む。
【０１００】
そして、抵抗Ｒ２４から流れ込んだ電流によって電解コンデンサＣ２３（図９参照）への充電が開始された後は、電解コンデンサＣ２３の充電量が時定数に従って増加するので、電解コンデンサＣ２３に印加される電圧(＋ＶＳ電圧)が序々に上昇すると伴に、抵抗Ｒ１から電解コンデンサＣ２３に流れ込む電流は、少しずつ減少する。
【０１０１】
また、ツェナーダイオードＺＤ１に印加される最大電圧は、＋ＶＳ電圧の上昇に連動して序々に上昇し、やがて、予め定められた所定電圧（ＰＷ ＭＯＳＦＥＴＱ１をオンすることができる電圧）に増加する。そして、更にその最大電圧の上昇が続き、その最大電圧がツェナー定格電圧に達した時、ツェナーダイオードＺＤ１に、略ゼロから所定電流値まで増加したツェナー電流が流れ込む。これにより、ツェナーダイオードＺＤ１に印加される電圧は、ツェナー定格電圧で電圧ロックされる。よって、Ｓ１の制御電圧を生成することができるようになる。言い換えると、ツェナーダイオードＺＤ１に印加される電圧は、時定数に伴う＋ＶＳ電圧の上昇に従って増加する。
【０１０２】
従って、Ｓ２における正制御電圧は、時定数に伴う+ＶＳ電圧の上昇に従って増加する。ここで、Ｓ２における正制御電圧の最終的な電圧は、制御電圧生成回路で生成される正制御電圧（Ｓ１における正制御電圧）から抵抗Ｒ２による電圧降下を引いた電圧となるが、抵抗Ｒ２による電圧降下は約２．０ボルト程度の小電圧であるので、Ｓ２における正制御電圧は約１０．０ボルトになっている。
【０１０３】
同様に、抵抗Ｒ２７から流れ出た電流によって電解コンデンサＣ２４（図９参照）への充電が開始された後は、電解コンデンサＣ２４の充電量が時定数に従って増加するので、電解コンデンサＣ２４に印加される電圧(−ＶＳ電圧)が序々に下降すると伴に、電解コンデンサＣ２４から抵抗Ｒ１に流れ出る電流は、少しずつ減少する。
【０１０４】
また、ツェナーダイオードＺＤ２に印加される最大電圧は、−ＶＳ電圧の下降に連動して序々に絶対値が増加し、やがて、予め定められた所定電圧（ＰＷ ＭＯＳＦＥＴＱ２をオンすることができる電圧）に増加する。
【０１０５】
そして、更にその絶対値の最大電圧の上昇が続き、その最大電圧がツェナー定格電圧に達した時、ツェナーダイオードＺＤ２に、略ゼロから所定電流値まで増加したツェナー電流が流れ込む。これにより、ツェナーダイオードＺＤ２に印加される電圧は、ツェナー定格電圧で電圧ロックされる。よって、Ｓ１の制御電圧を生成することができるようになる。言い換えると、ツェナーダイオードＺＤ２に印加される電圧は、時定数に伴う−ＶＳ電圧の下降に従って（絶対値が）増加する。
【０１０６】
従って、Ｓ２における負制御電圧は、時定数に伴う−ＶＳ電圧の下降に従って下降する。ここで、Ｓ２における負制御電圧の最終的な電圧は、制御電圧生成回路で生成される負制御電圧（Ｓ１における負制御電圧）から抵抗Ｒ２による電圧降下を引いた電圧となるが、抵抗Ｒ２による電圧降下は約２．０ボルト程度の小電圧であるので、Ｓ２における負制御電圧は約−１０．０ボルトになっている。
【０１０７】
図１０に示すように、スイッチＳＷ２１を導通状態にした時（ｔ０時）〜ｔａ時までは、正制御電圧および負制御電圧のいずれも、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通を開始するゲート閾値電圧（約４．０ボルト、図２（ｂ）参照）である±ＶＧＳ−ｔｈ電圧に到達していないので、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２は、遮断状態を維持している。よって、ｔ０時〜ｔａ時においては、プラグＰ１を商用電源に接続すると共に、スイッチＳＷ２１を導通状態にしても、負荷ＬＤへ交流電流は流れ込まず、図１１に示すように、負荷ＬＤへの突入電流はゼロとなっている。
【０１０８】
次に、スイッチＳＷ２１を導通状態にしてからｔａ時を過ぎると、図１０に示すように、正制御電圧および負制御電圧のいずれも、±ＶＧＳ−ｔｈ電圧を超えるので、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２は、半導通状態となる。よって、負荷ＬＤへ交流電流が流れ込む。ここで、突入電流抑制回路Ｚ１は、制御電圧の急峻な立ち上がりを抑制することで、図１０に示すように、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の半導通状態を作り出している。よって、図１１に示すように、負荷ＬＤへの突入電流の最大値を、ｔｂ時以降に示す定常電流の最大値程度に抑制することができる。なお、この制御電圧の急峻な立ち上がりの抑制は、図１０および図１１に示すように、負荷ＬＤへ流れ込む電流が定常電流に安定するｔｂ時付近まで継続している。
【０１０９】
一方で、突入電流抑制回路Ｚ１が接続されていない場合の交流用電子スイッチ装置１においては、Ｓ２における制御電圧は、図１２に示すように、ｔ０時からｔｂ時を経過して、スイッチＳＷ１が導通状態となるｔｄ時まで（負荷ＬＤへの商用交流電圧の印加を中止するｔｄ時まで）、約±１０ボルトで常時一定である。よって、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２は、ｔ０時に、半導通状態を超え、瞬時に導通状態となるので、負荷ＬＤへの突入電流を抑制することができない。従って、交流用電子スイッチ装置１でのｔ０時における負荷ＬＤへの突入電流の最大値は、図１３に示すように、ｔｂ時以降の定常電流と比較して、約３倍の値となっている。なお、この負荷ＬＤへの突入電流の流れ込みは、負荷ＬＤへ流れ込む電流が定常電流に安定するｔｂ時まで継続している。
【０１１０】
上述した通り、突入電流抑制回路Ｚ１は、正制御電圧（負制御電圧）を、時間経過と共に上昇（降下）させることで、負荷ＬＤへの突入電流が発生する期間中（負荷ＬＤへの電流が定常電流となるまでの期間中）、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の遮断状態と半導通状態とを意図的に作り出すことができる。よって、突入電流抑制回路Ｚ１は、負荷ＬＤへの突入電流の最大値を、定常電流の最大値程度に抑制することができる。従って、突入電流抑制回路Ｚ１によれば、交流用電子スイッチ装置１０が負荷ＬＤへの突入電流により破壊されることを防止することができる。
【０１１１】
また、突入電流抑制回路Ｚ１では、正制御電圧を生成するツェナーダイオードＺＤ１に、電解コンデンサＣ２３および抵抗Ｒ２４から構成される積分回路を並列接続することで、正制御電圧の時間経過に伴う上昇を実現している。同様に、負制御電圧を生成するツェナーダイオードＺＤ２に、電解コンデンサＣ２４および抵抗Ｒ２７から構成される積分回路を並列接続することで、負制御電圧の時間経過に伴う降下を実現している。よって、突入電流抑制回路Ｚ１によれば、ツェナーダイオードＺＤ１，ＺＤ２のそれぞれに、積分回路を並列接続するという簡素な回路構成で、正制御電圧（負制御電圧）の時間経過に伴う上昇（降下）を実現することができる。
【０１１２】
なお、突入電流抑制回路Ｚ１は、ｔｂ時以降、図１０に示すように、Ｓ２における制御電圧が約±１０．０ボルトとなるｔｃ時まで、Ｓ２における制御電圧の上昇および降下を±ＶＳ電圧に制限する。そして、図１０に示すように、ｔｃ時以降は、±ＶＳ電圧は、ツェナーダイオードＺＤ２１，ＺＤ２２による電圧制限（約±１５．０ボルト）がかかるまで上昇（降下）を続けるものの、Ｓ２における制御電圧は、ツェナーダイオードＺＤ１，ＺＤ２およびダイオードＤ１，Ｄ２による電圧制限により、図１０に示すように、約１０．０ボルトに安定する。
【０１１３】
そして、スイッチＳＷ２１が遮断状態となると（ｔｄ時以降）、突入電流抑制回路Ｚ１は、電解コンデンサＣ２３，Ｃ２４（図９参照）の放電を、設定切換回路Ｚｃを用いて行う。よって、図１０に示すように、Ｓ２における制御電圧は、ダイオードＤ２４，Ｄ２５の順方向電圧、即ち、±ＶＧＳ−ｔｈ電圧未満に低下する。従って、ｔｄ時以降は、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２が遮断状態となり、負荷ＬＤへの商用交流電圧の印加が中止される。
【０１１４】
次に、図９に示す定格外電圧入力保護回路Ｚ２について説明する。定格外電圧入力保護回路Ｚ２は、本実施形態における定格電圧である実効値１００ボルトの商用電源ではなく、定格外高電圧電源（例えば、実効値２００ボルトの交流電源）に、プラグＰ１を誤って接続した場合に、定格外高電圧から負荷ＬＤを保護する回路である。
【０１１５】
定格外電圧入力保護回路Ｚ２は、定格外電圧検出回路Ｚｔと、コントロール電圧生成回路と、制御電圧消去回路と、ラッチ回路Ｚｒと、から構成されている。なお、定格外電圧入力保護回路Ｚ２は、スイッチＳＷ２１の導通状態、遮断状態の影響を受けない回路構成である。よって、定格外電圧入力保護回路Ｚ２は、スイッチＳＷ２１の状態に関係なく動作する。
【０１１６】
定格外電圧検出回路Ｚｔは、＋ＶＨ電源生成回路で生成される＋ＶＨ電圧をＩＮ端子で検出し、＋ＶＨ電圧が、予め設定しておいた検出電圧よりも大きくなった場合に（定格外高電圧電源にプラグＰ１が誤って接続され、例えば、＋ＶＨ電圧が約１８０ボルトよりも大きくなった場合に）、ｐｎｐ型トランジスタＱ３１を導通状態にする制御電圧（＋ＶＨ電圧よりも約０．６ボルト以上低い直流電圧）をＯＵＴ端子から出力する回路である。定格外電圧検出回路ＺｔのＩＮ端子は、電解コンデンサＣ２１のプラス端子、即ち、＋ＶＨ電源生成回路で生成される＋ＶＨ電圧に接続され、定格外電圧検出回路ＺｔのＯＵＴ端子は、トランジスタＱ３１のベースと接続されている。また、定格外電圧検出回路ＺｔのＧ端子は、差込部材Ｂ２に接続されている。
【０１１７】
なお、定格外電圧検出回路Ｚｔは、＋ＶＨ電圧が、予め設定しておいた検出電圧と同程度以下となった場合には（商用電源にプラグＰ１が接続され、例えば、＋ＶＨ電圧が約１８０ボルト以下となった場合には）、トランジスタＱ３１を導通状態にするＶＢＥオン電圧（約−０．６ボルト）よりも十分小さい微小直流電圧（例えば、＋ＶＨ電圧、或いは、＋ＶＨ電圧よりも約０．３ボルト低い直流電圧）を出力し、トランジスタＱ３１を遮断状態にする回路としても機能する。
【０１１８】
コントロール電圧生成回路は、定格外高電圧電源にプラグＰ１が誤って接続され、トランジスタＱ３１が導通状態となった場合に、ｎｐｎ型トランジスタＱ３３を導通状態にするコントロール電圧（約０．６ボルトの直流電圧）を、トランジスタＱ３３のベースに印加する回路である。なお、コントロール電圧生成回路は、商用電源にプラグＰ１が接続された場合には、ｎｐｎ型トランジスタＱ３３を遮断状態にする負の電圧（ツェナーダイオードＺＤ３３に発生する電圧にダイオードＤ３２の順方向を加算した電圧）を、トランジスタＱ３３のベースに印加する回路としても機能する。なお、トランジスタＱ３３は、ベース−エミッタ間の逆耐電圧が、例えば、約１０．０ボルト〜約２０．０ボルトと、通常のトランジスタの逆耐電圧よりも高い、「ミュートトランジスタ」を使用している。
【０１１９】
コントロール電圧生成回路は、トランジスタＱ３１と、抵抗Ｒ３８，Ｒ３９と、ダイオードＤ３１，Ｄ３２と、ツェナーダイオードＺＤ３２，ＺＤ３３と、から構成されている。トランジスタＱ３１のベースは、定格外電圧検出回路ＺｔのＯＵＴ端子に接続され、トランジスタＱ３１のエミッタは、定格外電圧検出回路ＺｔのＩＮ端子に、即ち、＋ＶＨ電源生成回路で生成される＋ＶＨ電圧に接続され、トランジスタＱ３１のコレクタは、抵抗Ｒ３８の一端に接続されている。
【０１２０】
抵抗Ｒ３８の他端は、ダイオードＤ３１のアノードと接続されており、ダイオードＤ３１のカソードは、ツェナーダイオードＺＤ３２のカソードと接続されている。ツェナーダイオードＺＤ３２のアノードは、差込部材Ｂ２およびツェナーダイオードＺＤ３３のカソードと接続されており、ツェナーダイオードＺＤ３３のアノードは、ダイオードＤ３２のアノードと接続されている。
【０１２１】
ダイオードＤ３２のカソードは、ダイオードＤ３１のアノードおよび抵抗Ｒ３９の一端と接続されており、抵抗Ｒ３９の他端は、電解コンデンサＣ２２のマイナス側、即ち、−ＶＨ電源生成回路で生成される−ＶＨ電圧と接続されている。なお、コントロール電圧生成回路の動作については後述する。
【０１２２】
制御電圧消去回路は、定格外高電圧電源にプラグＰ１が誤って接続された場合に、トランジスタＱ３３を導通させて、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧が入力される（伝送される）ことを防止する回路である。
【０１２３】
制御電圧消去回路は、抵抗Ｒ４０，Ｒ４１およびトランジスタＱ３３で構成されている。抵抗Ｒ４０の一端は、抵抗Ｒ３８の他端、ダイオードＤ３１のアノードおよびダイオードＤ３２のカソードと接続されており、抵抗Ｒ４０の他端は、抵抗Ｒ４１の一端およびトランジスタＱ３３のベースと接続されている。抵抗Ｒ４１の他端は、差込部材Ｂ２に接続されている。
【０１２４】
また、トランジスタＱ３３のコレクタは、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートに接続され、トランジスタＱ３３のエミッタは、差込部材Ｂ２に接続されている。
【０１２５】
次に、コントロール電圧生成回路および制御電圧消去回路の動作について説明する。プラグＰ１が定格外高電圧電源に接続された場合には、前述の通り、定格外電圧検出回路ＺｔのＯＵＴ端子から適切なＶＢＥオン電圧が出力されるので、トランジスタＱ３１は導通状態となる。よって、トランジスタＱ３１のコレクタ電流が、抵抗Ｒ３８→ダイオードＤ３１→ツェナーダイオードＺＤ３２→差込部材Ｂ２の経路で流れる（トランジスタＱ３１のコレクタ電流の一部は、抵抗Ｒ３９→−ＶＨ電圧の経路へ流れるが、ダイオードＤ３１→ツェナーダイオードＺＤ２に流れる電流を妨げるものではない）。すると、ツェナーダイオードＺＤ３２にツェナー電圧（例えば、１２．０ボルト）が発生し、抵抗Ｒ４０には、このツェナーダイオードＺＤ３２のツェナー電圧にダイオードＤ３１の順方向電圧（約０．６ボルト）を加えた電圧、約１２．６ボルトが印加される。このとき、トランジスタＱ３３のエミッタ電圧（トランジスタＱ３３の基準電圧）から見ると、ｎｐｎ型トランジスタＱ３３のベースには、抵抗Ｒ４０を通じてベース電流が流れ込み、抵抗Ｒ４１には約０．６ボルトが印加される。これにより、トランジスタＱ３３は導通状態となり、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートと、差込部材Ｂ２に繋がる正制御電圧および負制御電圧の基準線とが短絡状態となって、Ｓ２における制御電圧は略ゼロボルトとなる。よって、プラグＰ１が定格外高電圧電源に接続された場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへＳ２における制御電圧が伝送される状態にスイッチＳＷ１が切り換えられていたとしても、その制御電圧の伝送を強制的に禁止することができる。これにより、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を遮断状態にすることができる。従って、プラグＰ１が定格外高電圧電源に接続された場合に、交流用電子スイッチ装置１０および突入電流抑制回路Ｚ１へ高電圧が印加されるが、負荷ＬＤへは高電圧が印加されることがないので、負荷ＬＤが破壊されることを防止することができる。
【０１２６】
一方、プラグＰ１が適正電圧の商用電源（１００ボルトの商用電源）に接続された場合には、定格外電圧検出回路ＺｔのＯＵＴ端子からは、トランジスタＱ３１のＶＢＥ電圧が微小直流電圧となる電圧が出力されるので、トランジスタＱ３１は遮断状態となり、トランジスタＱ３１のコレクタ電流は発生しない。このとき、商用交流電圧が負半波となると、差込部材Ｂ２からの電流が、ツェナーダイオードＺＤ３３→ダイオードＤ３２→抵抗Ｒ３９→ダイオードＤ２２の経路で流れる。すると、ツェナーダイオードＺＤ３３にツェナー電圧（約１２．０ボルト）が発生し、抵抗Ｒ４０には、このツェナーダイオードＺＤ３３のツェナー電圧にダイオードＤ３２の順方向電圧（約０．６ボルト）を加えた電圧（約１２．６ボルト）が印加される。このとき、トランジスタＱ３３のエミッタ電圧（トランジスタＱ３３の基準電圧）から見ると、ｎｐｎ型トランジスタＱ３３のベースには、抵抗Ｒ４０に印加された約１２．６ボルトと同程度の電圧がマイナス方向に印加されている。これにより、トランジスタＱ３３は完全な遮断状態（ミュートオフ状態）となるので、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートと、差込部材Ｂ２とが開放状態となり、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧が入力され得る状態となる（伝送され得る状態となる）。よって、プラグＰ１が適正電圧の商用電源に接続された場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧を正しく入力する（伝送する）ことができる。従って、プラグＰ１が商用電源に接続された場合には、商用交流電圧を負荷ＬＤへ印加することができる。
【０１２７】
ラッチ回路Ｚｒは、定格外高電圧電源にプラグＰ１が接続され、トランジスタＱ３１が導通状態となることで、ツェナーダイオードＺＤ３２でツェナー電圧が発生した場合に、トランジスタＱ３１を導通させ続けるＶＢＥオン電圧（＋ＶＨ電圧よりも約０．６ボルト以上低い直流電圧）をＯＵＴ端子から出力し続ける回路である。このラッチ回路ＺｒのＩＮ端子は、ツェナーダイオードＺＤ３２のカソードに接続され、ラッチ回路ＺｒのＧ端子は、差込部材Ｂ２に接続されている。また、ラッチ回路ＺｒのＯＵＴ端子は、トランジスタＱ３１のベースと接続されている。
【０１２８】
なお、このラッチ回路Ｚｒは、定格外高電圧電源にプラグＰ１が接続され、ツェナーダイオードＺＤ３２で発生するツェナー電圧がＩＮ端子に一旦入力されると、その後は、トランジスタＱ３１を導通させるＶＢＥオン電圧を出力し続ける構成である。よって、定格外高電圧電源へのプラグＰ１の接続後、定格外高電圧電源の高電圧が時間経過と共に降下して、+ＶＨ電源生成回路で生成される+ＶＨ電圧が、予め設定しておいた検出電圧と同程度以下の電圧となり、結果、定格外電圧検出回路ＺｔのＯＵＴ端子から微小直流電圧が出力されたとしても、やはり、ラッチ回路Ｚｒは、トランジスタＱ３１のベースへＶＢＥオン電圧を出力し続け、トランジスタＱ３１を導通させ続ける。これにより、トランジスタＱ３３も導通し続けることになり、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧が入力される（伝送される）ことを禁止し続ける。ここで、ラッチ回路Ｚｒの動作を解除するためには、ツェナーダイオードＺＤ３２のツェナー電圧を略ゼロボルトにしなければならないが、そのためには、定格外高電圧電源とプラグＰ１との接続を切断しなければならない。
【０１２９】
よって、ラッチ回路Ｚｒを用いることで、定格外電圧入力保護回路Ｚ２は、定格外高電圧電源にプラグＰ１が一旦接続された場合には、定格外高電圧電源とプラグＰ１との接続が切断されるまで、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧が入力される（伝送される）ことを禁止し続けることができる。これにより、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を遮断状態に保持することができる。従って、定格外電圧入力保護回路Ｚ２によれば、定格外高電圧電源にプラグＰ１が誤って接続された場合には、その定格外高電圧が一時的に適正な電圧（例えば、１００ボルト）になることがあっても、その接続が切断されるまで、負荷ＬＤへ高電圧が印加されることを防止し続けることができる。
【０１３０】
上述した通り、定格外電圧入力保護回路Ｚ２は、定格外高電圧電源にプラグＰ１が誤って接続された場合には、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートと差込部材Ｂ２に繋がる正制御電圧および負制御電圧の基準線とを短絡する。よって、定格外電圧入力保護回路Ｚ２によれば、Ｓ２における制御電圧の伝送経路を差込部材Ｂ２と短絡するという簡易な構成で、負荷ＬＤへ高電圧が印加され、破壊されることを防止することができる。
【０１３１】
以上、本実施形態に基づき本発明を説明したが、本発明は上記形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の変形改良が可能であることは容易に推察できるものである。
【０１３２】
第１実施形態の交流用電子スイッチ装置１および第２実施形態の多機能型交流用電子スイッチ装置１００においては、制御電圧生成回路で生成する制御電圧を、ツェナーダイオードＺＤ１，ＺＤ２を用いて矩形波状に成形したが、これに限られるものではなく、ツェナーダイオードＺＤ１，ＺＤ２を抵抗に代えても良い。この構成の場合には、制御電圧は、商用交流電圧と同位相であり、商用交流電圧よりも振幅が小さいサイン波状の波形となる。この波形を用いても、ＰＷ ＭＯＳＦＥＴＱ１，Ｑ２のオン領域は狭くなるものの、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の導通状態と遮断状態を切り換えて、商用交流電圧を負荷へ供給することが可能である。ここで、一般的に、ツェナーダイオードＺＤ１，ＺＤ２よりも、抵抗のほうが安価である。よって、この構成によれば、交流用電子スイッチ装置１および多機能型交流用電子スイッチ装置１００を更に安価にすることができる。
【０１３３】
また、第１実施形態の交流用電子スイッチ装置１および第２実施形態の多機能型交流用電子スイッチ装置１００においては、スイッチＳＷ１およびスイッチＳＷ２１を押しボタン式としたが、これに限られるものではなく、スイッチＳＷ１およびスイッチＳＷ２１を、シーソースイッチやスライドスイッチ、或いはリレー等を用いて構成しても良い。スイッチＳＷ１およびスイッチＳＷ２１に印加される電圧は、商用交流電圧よりも十分低電圧であるので（例えば、スイッチＳＷ１であれば、±１０ボルト程度であるので）、導通と遮断との切り換えができるスイッチであれば、低電圧用に製造された各種のスイッチを用いることができる。よって、スイッチＳＷ１やスイッチＳＷ２１を安価なスイッチとすることで、交流用電子スイッチ装置１および多機能型交流用電子スイッチ装置１００を更に安価にすることができる。更に、スイッチＳＷ１やスイッチＳＷ２１には、機械式のスイッチだけではなく、電子デバイスによるスイッチ、例えば、トランジスタや電界効果トランジスタ等を用いても良い。即ち、第１実施形態の交流用電子スイッチ装置１および第２実施形態の多機能型交流用電子スイッチ装置１００においては、各種の幅広いスイッチを用いることができる。また、この機能を応用すれば、タクトスイッチによる電源オン、オフ制御や、外部からの電源オンオフ制御、タイマーによる電源オンオフ制御などの応用ができる。
【０１３４】
また、第２実施形態の多機能型交流用電子スイッチ装置１００においては、定格外電圧入力保護回路Ｚ２にラッチ回路Ｚｒを設けたが、これに限られるものではない。即ち、定格外電圧入力保護回路Ｚ２からラッチ回路Ｚｒを取り外して使用しても良い。この構成の場合には、定格外高電圧電源の高電圧が時間経過と共に降下して、+ＶＨ電源生成回路で生成される+ＶＨ電圧が、予め設定しておいた検出電圧と同程度以下の電圧となった場合には、トランジスタＱ３３を遮断させ、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の各ゲートへ、Ｓ２における制御電圧が入力される（伝送される）状態へ戻すことができる。よって、この構成の場合には、交流用電子スイッチ装置１０、負荷ＬＤおよび突入電流抑制回路Ｚ１へ高電圧が印加されなくなった場合に、再び、交流電圧を負荷ＬＤへ印加できる状態へ、逸早く戻すことができる。また、この構成の場合には、ラッチ回路Ｚｒが不要になり、多機能型交流用電子スイッチ装置１００の回路構成を更に、簡素化できると共に、安価にすることができる。
【０１３５】
また、第２実施形態の多機能型交流用電子スイッチ装置１００においては、突入電流抑制回路Ｚ１と定格外電圧入力保護回路Ｚ２との両方を、交流用電子スイッチ装置１０に接続したが、これに限られるものではない。即ち、突入電流抑制回路Ｚ１か定格外電圧入力保護回路Ｚ２かのいずれか一方を用いても良い。
【０１３６】
ここで、突入電流抑制回路Ｚ１を用いた場合を、図１４に示す。図１４は、図１に示す交流用電子スイッチ装置１０に突入電流抑制回路Ｚ１を接続した多機能型交流用電子スイッチ装置１１０の回路図である。この多機能型交流用電子スイッチ装置１１０は、図９に示す多機能型交流用電子スイッチ装置１００から、定格外電圧入力保護回路Ｚ２を取り外したものである。この多機能型交流用電子スイッチ装置１１０に接続された突入電流抑制回路Ｚ１の動作は、第２実施形態の多機能型交流用電子スイッチ装置１００に接続された突入電流抑制回路Ｚ１の動作と同じであるので、詳細な説明を省略する。この多機能型交流用電子スイッチ装置１１０によれば、定格外電圧入力保護回路Ｚ２が不要になるので、回路構成を更に、簡素化できると共に、安価にすることができる。
【０１３７】
次に、定格外電圧入力保護回路Ｚ２を用いた場合を、図１５に示す。図１５は、図１に示す交流用電子スイッチ装置１に定格外電圧入力保護回路Ｚ２と±ＶＨ電源生成回路とを接続した多機能型交流用電子スイッチ装置１２０の回路図である。この多機能型交流用電子スイッチ装置１２０に接続された定格外電圧入力保護回路Ｚ２の動作は、第２実施形態の多機能型交流用電子スイッチ装置１００に接続された定格外電圧入力保護回路Ｚ２の動作と、後述する状態に注意する以外は同じであるので、詳細な説明を省略する。
【０１３８】
この多機能型交流用電子スイッチ装置１２０を使用する場合には、次の状態に注意する必要がある。即ち、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２の制御電圧による制御が可能な状態で（スイッチＳＷ１が遮断状態で）、定格外高電圧電源にプラグＰ１が誤って接続されると、その定格外高電圧電源から供給された高電圧が、微少時間（具体的には、高電圧の１〜２周期程度の期間）、負荷ＬＤに印加されてしまう状態が発生する。
【０１３９】
これは、定格外電圧検出回路Ｚｔが検出する＋ＶＨ電圧は、ダイオードＤ２１および電解コンデンサＣ２１に供給された交流電圧を整流および平滑することにより生成されているので、電解コンデンサＣ２１に印加される電圧が定常の電圧に達するまでに、供給された電圧の１〜２周期程度の期間が必要だからである。これにより、供給された電圧の１〜２周期程度は、定格外電圧検出回路Ｚｔが高電圧を検出できず、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２へ制御電圧が入力される。従って、高電圧の１〜２周期は、その高電圧が負荷ＬＤへ印加されてしまう状態となる。
【０１４０】
ただし、１〜２周期程度の高電圧に対する耐電圧を負荷ＬＤが持っていれば、多機能型交流用電子スイッチ装置１２０を十分使用することができる。よって、上述の耐圧を持つ負荷ＬＤを使用するという条件が必要となるものの、多機能型交流用電子スイッチ装置１２０によれば、突入電流抑制回路Ｚ１の大部分が不要になるので、回路構成を更に、簡素化できると共に、安価にすることができる。
【０１４１】
なお、高電圧が１〜２周期、負荷ＬＤへ印加されてしまう状態は、図９に示す多機能型交流用電子スイッチ装置１００では発生しない。これは、次の理由による。即ち、電解コンデンサＣ２１に印加される電圧が定常の電圧に達するまでに、高電圧の１〜２周期程度の期間が必要なのは、多機能型交流用電子スイッチ装置１２０と同じであるが、多機能型交流用電子スイッチ装置１００では、突入電流抑制回路Ｚ１により、少なくとも、高電圧の３〜４周期程度、コンプリメンタリＰＷ ＭＯＳＦＥＴＱ１，Ｑ２を意図的に遮断状態にしているので、その期間、高電圧が負荷ＬＤへ印加されることを防止できるからである（図１０，１１参照）。そして、高電圧の１〜２周期経過後は、定格外電圧入力保護回路Ｚ２の定格外電圧検出回路Ｚｔが高電圧を検出して、Ｓ２における制御電圧の伝送経路と差込部材Ｂ２とを、定格外電圧入力保護回路Ｚ２によって短絡できるからである。よって、１〜２周期程度の高電圧に対する耐電圧を負荷ＬＤが持っていなければ、多機能型交流用電子スイッチ装置１００を使用すれば良い。
【符号の説明】
【０１４２】
１，１０，１００ 交流用電子スイッチ装置
Ｃ２３ 電解コンデンサ（正調整手段の一部、第１の積分回路の一部）
Ｃ２４ 電解コンデンサ（負調整手段の一部、第２の積分回路の一部）
Ｄ１ ダイオード（正生成手段の一部）
Ｄ２ ダイオード（負生成手段の一部）
Ｄ３ ダイオード（正印加手段の一部）
Ｄ４ ダイオード（負印加手段の一部）
Ｄ２４ ダイオード（第１のダイオード）
Ｄ２５ ダイオード（第２のダイオード）
Ｋ１ シフト回路（反転生成手段）
Ｑ１ ＰＷ ＭＯＳＦＥＴ（正印加手段の一部）
Ｑ２ ＰＷ ＭＯＳＦＥＴ（負印加手段の一部）
Ｒ２５ 抵抗（正調整手段の一部、第１の積分回路の一部）
Ｒ２６ 抵抗（負調整手段の一部、第２の積分回路の一部）
ＳＷ１，ＳＷ２１ スイッチ（切換手段）
Ｚ１ 突入電流抑制回路
Ｚ２ 定格外電圧入力保護回路（禁止手段、短絡手段）
ＺＤ１ ツェナーダイオード（正生成手段の一部、第１のツェナーダイオード）
ＺＤ２ ツェナーダイオード（負生成手段の一部、第２のツェナーダイオード）
Ｚｔ 定格外電圧検出回路（電圧検出手段）
Ｚｒ ラッチ回路（維持手段）
【特許請求の範囲】
【請求項１】
交流電源から供給される交流電圧の負荷への印加と非印加とを切り換える交流用電子スイッチ装置であって、
前記交流電源から交流電圧が供給されると、その供給された交流電圧の正の半波である正半波を抽出し、その抽出した正半波から、その正半波と同位相の正の電圧である正入力電圧を生成する正生成手段と、
前記交流電源から交流電圧が供給されると、その供給された交流電圧の負の半波である負半波を抽出し、その抽出した負半波から、その負半波と同位相の負の電圧である負入力電圧を生成する負生成手段と、
前記正生成手段および負生成手段により生成された前記正入力電圧および負入力電圧の伝送と非伝送とを切り換える切換手段と、
その切換手段の切り換えにより前記正入力電圧が伝送されて入力端子に入力された場合に、その正入力電圧の入力期間に応じて、前記交流電源から供給される交流電圧の正半波を前記負荷へ印加する閉回路をドレインとソースとを導通させることで形成する第１の電界効果トランジスタを用いた正印加手段と、
前記切換手段の切り換えにより前記負入力電圧が伝送されて入力端子に入力された場合に、その負入力電圧の入力期間に応じて、前記交流電源から供給される交流電圧の負半波を前記負荷へ印加する閉回路をドレインとソースとを導通させることで形成する第２の電界効果トランジスタを用いた負印加手段とを備えていることを特徴とする交流用電子スイッチ装置。
【請求項２】
前記正印加手段に用いられる第１の電界効果トランジスタは、Ｎチャネル型のＭＯＳ電界効果トランジスタであり、
前記正印加手段は、前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記正入力電圧を印加する構成であり、
前記負印加手段の有する第２の電界効果トランジスタは、Ｐチャネル型のＭＯＳ電界効果トランジスタであり、
前記負印加手段は、前記Ｐチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記負入力電圧を印加する構成であることを特徴とする請求項１記載の交流用電子スイッチ装置。
【請求項３】
前記正印加手段および負印加手段に用いられる第１および第２の電界効果トランジスタは、Ｎチャネル型のＭＯＳ電界効果トランジスタであり、
前記正印加手段は、前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記正入力電圧を印加する構成であり、
前記負印加手段は、
前記入力端子に入力された負入力電圧の波形を同一に保った上で、その負入力電圧をゼロボルトを基準とした正の電圧へ反転させて前記正入力電圧を生成する反転生成手段を備え、
その反転生成手段により生成された前記正入力電圧を前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに印加する構成であることを特徴とする請求項１記載の交流用電子スイッチ装置。
【請求項４】
前記正生成手段により生成される正入力電圧の最大値と前記負生成手段により生成される負入力電圧の最小値との絶対値は、等しい値であることを特徴とする請求項１から３のいずれかに記載の交流用電子スイッチ装置。
【請求項５】
前記切換手段は、
前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に切り換えられた時に、前記第１の電界効果トランジスタのドレインとソースとを導通させる正の電圧である第１閾値電圧よりも前記正入力電圧の最大値が小さくなり、前記切り換えから所定時間経過した時には、前記正入力電圧の最大値が前記第１閾値電圧よりも大きい前記第１所定電圧となるように、前記切り換えからの時間経過に伴って前記正印加手段の入力端子に入力される正入力電圧の最大値を上昇させる正調整手段と、
前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に切り換えた時に、前記第２の電界効果トランジスタのドレインとソースとを導通させる負の電圧である第２閾値電圧よりも前記負入力電圧の最小値が大きくなり、前記切り換えから所定時間経過した時には、前記負入力電圧の最小値が前記第２閾値電圧よりも小さい前記第２所定電圧となるように、前記切り換えからの時間経過に伴って前記負印加手段の入力端子に入力される負入力電圧の最小値を降下させる負調整手段とを備えていることを特徴とする請求項１から４のいずれかに記載の交流用電子スイッチ装置。
【請求項６】
前記正生成手段は、第１のツェナーダイオードを備え、
前記負生成手段は、前記第１のツェナーダイオードとは極性が逆の第２のツェナーダイオードを備え、
前記正調整手段は、抵抗およびコンデンサから構成される第１の積分回路と、その第１の積分回路に電流が流れ込む方向を順方向とする第１のダイオードとを有し、前記第１の積分回路と第１のダイオードとを直列接続して前記第１のツェナーダイオードに対して並列に接続することで、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に前記切換手段が切り換えられた時に、前記交流電源から供給され第１のツェナーダイオードに流れ込む電流を略ゼロにする一方、前記切換手段の切り換えから所定時間経過した時に、前記第１のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることで、前記切り換えからの時間経過に伴って前記正印加手段に入力される正入力電圧の最大値を上昇させるものであり、
前記負調整手段は、抵抗およびコンデンサから構成される第２の積分回路と、その第２の積分回路から電流が流れ出す方向を順方向とする第２のダイオードとを有し、前記第２の積分回路と第２のダイオードとを直列接続して前記第２のツェナーダイオードに対して並列に接続することで、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に前記切換手段が切り換えられた時に、前記交流電源から供給され第２のツェナーダイオードに流れ込む電流を略ゼロにする一方、前記切換手段の切り換えから所定時間経過した時に、前記第２のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることで、前記切り換えからの時間経過に伴って前記負印加手段に入力される負入力電圧の最小値を降下させるものであることを特徴とする請求項４に従属する請求項５記載の交流用電子スイッチ装置。
【請求項７】
前記交流電源から供給される交流電圧の電圧値を検出する電圧検出手段と、
その電圧検出手段により検出された前記電圧値が規定の電圧値を超えた場合には、前記正入力電圧および負入力電圧が前記正印加手段および負印加手段へ伝送される状態に前記切換手段が切り換えられていても、その正入力電圧および負入力電圧が前記正印加手段および負印加手段へ伝送されることを禁止する禁止手段とを備えていることを特徴とする請求項１から６のいずれかに記載の交流用電子スイッチ装置。
【請求項８】
前記禁止手段は、前記電圧検出手段により検出された前記電圧値が規定の電圧値を超えた場合には、前記正入力電圧が前記正印加手段へ伝送される経路および前記負入力電圧が前記負印加手段へ伝送される経路と、前記正入力電圧および負入力電圧の基準線とを短絡する短絡手段を備えていることを特徴とする請求項７記載の交流用電子スイッチ装置。
【請求項９】
前記短絡手段は、前記交流電源からの交流電圧が供給停止されるまで、前記経路と前記基準線との短絡を維持する維持手段を備えていることを特徴とする請求項８記載の交流用電子スイッチ装置。
【請求項１】
交流電源から供給される交流電圧の負荷への印加と非印加とを切り換える交流用電子スイッチ装置であって、
前記交流電源から交流電圧が供給されると、その供給された交流電圧の正の半波である正半波を抽出し、その抽出した正半波から、その正半波と同位相の正の電圧である正入力電圧を生成する正生成手段と、
前記交流電源から交流電圧が供給されると、その供給された交流電圧の負の半波である負半波を抽出し、その抽出した負半波から、その負半波と同位相の負の電圧である負入力電圧を生成する負生成手段と、
前記正生成手段および負生成手段により生成された前記正入力電圧および負入力電圧の伝送と非伝送とを切り換える切換手段と、
その切換手段の切り換えにより前記正入力電圧が伝送されて入力端子に入力された場合に、その正入力電圧の入力期間に応じて、前記交流電源から供給される交流電圧の正半波を前記負荷へ印加する閉回路をドレインとソースとを導通させることで形成する第１の電界効果トランジスタを用いた正印加手段と、
前記切換手段の切り換えにより前記負入力電圧が伝送されて入力端子に入力された場合に、その負入力電圧の入力期間に応じて、前記交流電源から供給される交流電圧の負半波を前記負荷へ印加する閉回路をドレインとソースとを導通させることで形成する第２の電界効果トランジスタを用いた負印加手段とを備えていることを特徴とする交流用電子スイッチ装置。
【請求項２】
前記正印加手段に用いられる第１の電界効果トランジスタは、Ｎチャネル型のＭＯＳ電界効果トランジスタであり、
前記正印加手段は、前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記正入力電圧を印加する構成であり、
前記負印加手段の有する第２の電界効果トランジスタは、Ｐチャネル型のＭＯＳ電界効果トランジスタであり、
前記負印加手段は、前記Ｐチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記負入力電圧を印加する構成であることを特徴とする請求項１記載の交流用電子スイッチ装置。
【請求項３】
前記正印加手段および負印加手段に用いられる第１および第２の電界効果トランジスタは、Ｎチャネル型のＭＯＳ電界効果トランジスタであり、
前記正印加手段は、前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに前記入力端子に入力された前記正入力電圧を印加する構成であり、
前記負印加手段は、
前記入力端子に入力された負入力電圧の波形を同一に保った上で、その負入力電圧をゼロボルトを基準とした正の電圧へ反転させて前記正入力電圧を生成する反転生成手段を備え、
その反転生成手段により生成された前記正入力電圧を前記Ｎチャネル型のＭＯＳ電界効果トランジスタのゲートに印加する構成であることを特徴とする請求項１記載の交流用電子スイッチ装置。
【請求項４】
前記正生成手段により生成される正入力電圧の最大値と前記負生成手段により生成される負入力電圧の最小値との絶対値は、等しい値であることを特徴とする請求項１から３のいずれかに記載の交流用電子スイッチ装置。
【請求項５】
前記切換手段は、
前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に切り換えられた時に、前記第１の電界効果トランジスタのドレインとソースとを導通させる正の電圧である第１閾値電圧よりも前記正入力電圧の最大値が小さくなり、前記切り換えから所定時間経過した時には、前記正入力電圧の最大値が前記第１閾値電圧よりも大きい前記第１所定電圧となるように、前記切り換えからの時間経過に伴って前記正印加手段の入力端子に入力される正入力電圧の最大値を上昇させる正調整手段と、
前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に切り換えた時に、前記第２の電界効果トランジスタのドレインとソースとを導通させる負の電圧である第２閾値電圧よりも前記負入力電圧の最小値が大きくなり、前記切り換えから所定時間経過した時には、前記負入力電圧の最小値が前記第２閾値電圧よりも小さい前記第２所定電圧となるように、前記切り換えからの時間経過に伴って前記負印加手段の入力端子に入力される負入力電圧の最小値を降下させる負調整手段とを備えていることを特徴とする請求項１から４のいずれかに記載の交流用電子スイッチ装置。
【請求項６】
前記正生成手段は、第１のツェナーダイオードを備え、
前記負生成手段は、前記第１のツェナーダイオードとは極性が逆の第２のツェナーダイオードを備え、
前記正調整手段は、抵抗およびコンデンサから構成される第１の積分回路と、その第１の積分回路に電流が流れ込む方向を順方向とする第１のダイオードとを有し、前記第１の積分回路と第１のダイオードとを直列接続して前記第１のツェナーダイオードに対して並列に接続することで、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に前記切換手段が切り換えられた時に、前記交流電源から供給され第１のツェナーダイオードに流れ込む電流を略ゼロにする一方、前記切換手段の切り換えから所定時間経過した時に、前記第１のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることで、前記切り換えからの時間経過に伴って前記正印加手段に入力される正入力電圧の最大値を上昇させるものであり、
前記負調整手段は、抵抗およびコンデンサから構成される第２の積分回路と、その第２の積分回路から電流が流れ出す方向を順方向とする第２のダイオードとを有し、前記第２の積分回路と第２のダイオードとを直列接続して前記第２のツェナーダイオードに対して並列に接続することで、前記正印加手段および負印加手段へ前記正入力電圧および負入力電圧を伝送する状態に前記切換手段が切り換えられた時に、前記交流電源から供給され第２のツェナーダイオードに流れ込む電流を略ゼロにする一方、前記切換手段の切り換えから所定時間経過した時に、前記第２のツェナーダイオードに流れ込む電流を予め定められた所定量以上にすることで、前記切り換えからの時間経過に伴って前記負印加手段に入力される負入力電圧の最小値を降下させるものであることを特徴とする請求項４に従属する請求項５記載の交流用電子スイッチ装置。
【請求項７】
前記交流電源から供給される交流電圧の電圧値を検出する電圧検出手段と、
その電圧検出手段により検出された前記電圧値が規定の電圧値を超えた場合には、前記正入力電圧および負入力電圧が前記正印加手段および負印加手段へ伝送される状態に前記切換手段が切り換えられていても、その正入力電圧および負入力電圧が前記正印加手段および負印加手段へ伝送されることを禁止する禁止手段とを備えていることを特徴とする請求項１から６のいずれかに記載の交流用電子スイッチ装置。
【請求項８】
前記禁止手段は、前記電圧検出手段により検出された前記電圧値が規定の電圧値を超えた場合には、前記正入力電圧が前記正印加手段へ伝送される経路および前記負入力電圧が前記負印加手段へ伝送される経路と、前記正入力電圧および負入力電圧の基準線とを短絡する短絡手段を備えていることを特徴とする請求項７記載の交流用電子スイッチ装置。
【請求項９】
前記短絡手段は、前記交流電源からの交流電圧が供給停止されるまで、前記経路と前記基準線との短絡を維持する維持手段を備えていることを特徴とする請求項８記載の交流用電子スイッチ装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１０−２２５０２０（Ｐ２０１０−２２５０２０Ａ）
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願番号】特願２００９−７３３７８（Ｐ２００９−７３３７８）
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（０００１１６０６８）ローランド株式会社 (175)
【Ｆターム（参考）】
【公開日】平成２２年１０月７日（２０１０．１０．７）
【国際特許分類】
【出願日】平成２１年３月２５日（２００９．３．２５）
【出願人】（０００１１６０６８）ローランド株式会社 (175)
【Ｆターム（参考）】
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