位相比較回路およびＣＤＲ回路
位相比較回路の動作速度を緩和して、高速なデータ信号入力に対しても安定したクロック抽出機能とデータ整形機能を有するＣＤＲ回路を提供する。入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作する位相比較回路において、データ信号の遷移点とクロック信号の遷移点との間の位相差を表す位相誤差信号のパルス幅を、データ信号の単位時間幅だけ伸長する。
【発明の詳細な説明】
【技術分野】
本発明は、データ信号とクロック信号の位相差に応じたパルス幅の位相誤差信号を出力する位相比較回路と、クロック信号とデータ信号の位相同期を行って、データ信号を再生するＣＤＲ回路に関する。
【背景技術】
従来、光通信システムにおける受信装置において、受信信号を再生する様々な回路方式が知られている。ＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ）回路は、受信したデータ信号からクロック信号を抽出し、位相比較回路を用いて、クロック信号とデータ信号の位相同期を行って、データ信号を再生するための回路方式である。一方、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｃｉｒｃｕｉｔ）回路は、位相周波数比較回路を用いて、電圧制御発信器からのクロック信号を、外部から入力されたクロック信号に同期させるための回路方式である。ＰＬＬ回路が、クロック信号どうしの周波数比較を行うのに対して、ＣＤＲ回路は、ランダムなデータ信号とクロック信号との位相比較を行う点で相違する。
ＣＤＲ回路の位相比較回路は、入力のデータ信号Ｄｉｎと抽出したクロック信号ＣＫの位相差を、位相誤差信号Ｅｒｒｏｒと基準信号Ｒｅｆのパルス幅の差であらわす回路である。従来の位相比較回路の一例として、ハーフレート型線形位相比較回路が、Ｊａｆａｒ Ｓａｖｏｊ ａｎｄ Ｂｅｈｚａｄ Ｒａｚａｖｉ，“Ａ １０−Ｇｂ／ｓ ＣＭＯＳ Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ ｗｉｔｈ ａ Ｈａｌｆ−Ｒａｔｅ Ｌｉｎｅａｒ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ”，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３６，Ｎｏ．５，ｐｐ．７６１−７６９，Ｍａｙ ２００１に開示されている。
図１に、従来の位相比較回路を示す。データ信号Ｄｉｎを２個のラッチ回路Ｌ１、Ｌ２でラッチする。ラッチ回路Ｌ１は、クロック信号ＣＫの立ち上がりエッジでデータ信号Ｄｉｎをラッチし、ラッチ回路Ｌ２はクロック信号ＣＫの立ち下がりエッジでデータ信号Ｄｉｎをラッチする。排他的論理回路Ｅ１は、ラッチ回路Ｌ１、Ｌ２の出力Ｑ１、Ｑ２の排他的論理和（ＸＯＲ）を、位相誤差信号Ｅｒｒｏｒとして出力する。一方、出力Ｑ１と出力Ｑ２は、各々２個のラッチ回路Ｌ３、Ｌ４でラッチする。ラッチ回路Ｌ３は、クロック信号ＣＫの立ち下がりエッジでラッチし、ラッチ回路Ｌ４は、クロック信号ＣＫの立ち上がりエッジでラッチする。排他的論理和回路Ｅ２は、ラッチ回路Ｌ３、Ｌ４の出力Ｑ３、Ｑ４のＸＯＲを、基準信号Ｒｅｆとして出力する。
図２に、位相比較回路の動作を示す。位相誤差信号Ｅｒｒｏｒは、データ信号Ｄｉｎに遷移があった場合、データ信号の遷移エッジ（図２ではＸ１と表示）とクロック信号ＣＫの立ち上がり（図２ではＹ１と表示）との時間差、およびデータ信号の遷移エッジ（図２ではＸ２と表示）とクロック信号ＣＫの立ち下がりエッジ（図２ではＹ２と表示）との時間差に相当するパルス幅を有する。基準信号Ｒｅｆは、データ信号Ｄｉｎに遷移があった場合、常にクロックＣＫの立ち下がりから立ち上がりまでの幅（データ周期Ｔと等しい）のパルスである。クロック信号ＣＫの立ち上がり（または立ち下がり）エッジが、データ信号Ｄｉｎの中央に位置する所望の位相関係になった時に、位相誤差信号Ｅｒｒｏｒのパルス幅は、基準信号Ｒｅｆのパルス幅の１／２になる。
クロック信号ＣＫの立ち上がりエッジがデータ信号Ｄｉｎの中央よりΔｔ（図２ではΔｔの最大範囲として±０．５＊Ｔと表示）だけ前に位置した時、位相誤差信号Ｅｒｒｏｒのパルス幅は、基準信号Ｒｅｆのパルス幅の１／２に対して、Δｔだけ幅が減少する。クロック信号ＣＫの立ち上がりエッジがデータ信号Ｄｉｎの中央よりΔｔだけ後ろに位置した時、位相誤差信号Ｅｒｒｏｒのパルス幅は、基準信号Ｒｅｆのパルス幅の１／２に対して、Δｔだけ幅が増加する。
従来の位相比較回路において、排他的論理和回路Ｅ１の出力である位相誤差信号Ｅｒｒｏｒは、データ信号Ｄｉｎの遷移エッジと次のクロック信号ＣＫの遷移エッジとの時間幅を有するパルスである。データ信号Ｄｉｎの周期がＴｓｅｃ、データ速度がｆ／２Ｈｚ（クロック信号換算）であるとすると、位相誤差信号Ｅｒｒｏｒのパルス幅は、０．５＊Ｔ以下となる。従って、回路に要求される動作速度は、周波数換算で最高ｆＨｚ以上となる。すなわち、従来の位相比較回路、およびこれを用いるＣＤＲ回路を実現するためには、入力するデータ速度の２倍以上の速度で動作可能な素子を必要とする。
【発明の開示】
本発明の目的は、位相比較回路の動作速度を緩和して、高速なデータ信号入力に対しても安定したクロック抽出機能とデータ整形機能を有するＣＤＲ回路を提供することである。
本発明の一実施形態にかかる位相比較回路は、入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作する。第１のラッチ回路と第２のラッチ回路にデータ信号を入力し、第１のラッチ回路は第１のクロック信号でラッチを行い、第２のラッチ回路は第１のクロック信号の反転クロックである第２のクロック信号でラッチを行う。第１のラッチ回路の出力を第３のラッチ回路に入力し、第２のラッチ回路の出力を第４のラッチ回路に入力し、第３のラッチ回路は第２のクロック信号でラッチを行い、第４のラッチ回路は第１のクロック信号でラッチを行う。第２のラッチ回路の出力と第３のラッチ回路の出力との間の排他的論理和を第１の位相誤差信号とし、第１のラッチ回路の出力と第４のラッチ回路の出力との間の排他的論理和を第２の位相誤差信号とする。
他の実施形態にかかる位相比較回路は、第２のラッチ回路の出力を第１の遅延回路に接続し、第１の遅延回路の出力と第３のラッチ回路の出力との間の排他的論理和を第１の位相誤差信号とし、第１のラッチ回路の出力を第２の遅延回路に接続し、第２の遅延回路の出力と第４のラッチ回路の出力との間の排他的論理和を第２の位相誤差信号とする。
【図面の簡単な説明】
図１は、従来の位相比較回路の回路図。
図２は、従来の位相比較回路の動作を示すタイムチャート。
図３は、本発明の第１の実施形態にかかる位相比較回路の回路図。
図４は、本発明の第１の実施形態にかかる位相比較回路の動作を示すタイムチャート。
図５Ａ−５Ｃは、第１の実施形態にかかる位相比較回路の位相誤差信号と、従来の位相比較回路の位相誤差信号のパルス幅を比較した図。
図６は、本発明の第２の実施形態にかかる位相比較回路の回路図。
図７は、本発明の一実施形態にかかるＣＤＲ回路の回路図。
図８は、本発明の第１の実施形態にかかるチャージポンプ回路の回路図。
図９は、本発明の第２の実施形態にかかるチャージポンプ回路の回路図。
【発明を実施するための最良の形態】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
（位相比較回路）
図３に、本発明の第１の実施形態にかかる位相比較回路を示す。位相比較回路は、４個のラッチ回路Ｌ１（第１のラッチ回路）、Ｌ２（第２のラッチ回路）、Ｌ３（第３のラッチ回路）、Ｌ４（第４のラッチ回路）と、３個の排他的論理和回路Ｅ１、Ｅ２、Ｅ３と、２個のＡＮＤ回路Ａ１、Ａ２とから構成されている。
第１の実施形態にかかる位相比較回路は、データ信号Ｄｉｎをラッチ回路Ｌ１、Ｌ２のデータ端子Ｄに共通に接続する。ラッチ回路Ｌ１の出力端子Ｑを、ラッチ回路Ｌ３のデータ端子Ｄおよび排他的論理和回路Ｅ２の第１の入力端子に接続する。ラッチ回路Ｌ２の出力端子Ｑを、ラッチ回路Ｌ４のデータ端子Ｄおよび排他的論理和回路Ｅ１の第１の入力端子に接続する。ラッチ回路Ｌ３の出力端子Ｑを、排他的論理和回路Ｅ１の第２の入力端子および排他的論理和回路Ｅ３の第１の入力端子に接続する。ラッチ回路Ｌ４の出力端子Ｑを、排他的論理和回路Ｅ２の第２の入力端子および排他的論理和回路Ｅ３の第２の入力端子に接続する。排他的論理和回路Ｅ１の出力は、位相比較回路の位相誤差信号Ｅｒｒｏｒ１（第１の位相誤差信号）である。排他的論理和回路Ｅ２の出力は、位相比較回路の位相誤差信号Ｅｒｒｏｒ２（第２の位相誤差信号）である。
排他的論理和回路Ｅ３の出力端子を、ＡＮＤ回路Ａ１とＡＮＤ回路Ａ２の第１の入力端子に共通に接続する。クロック信号ＣＫ１（第１のクロック）を、ラッチ回路Ｌ１のクロック入力端子Ｃとラッチ回路Ｌ４のクロック入力端子ＣとＡＮＤ回路Ａ２の第２の入力端子とに接続する。また、クロック信号ＣＫ１の反転クロックであるクロック信号ＣＫ２（第２のクロック）を、ラッチ回路Ｌ２のクロック入力端子Ｃとラッチ回路Ｌ３のクロック入力端子ＣとＡＮＤ回路Ａ１の第２の入力端子に接続する。クロック信号ＣＫ１およびクロック信号ＣＫ２は、データ信号Ｄｉｎの周期Ｔの２倍の周期を有するハーフレートクロックである。
図４を参照して、第１の実施形態にかかる位相比較回路の動作を説明する。クロック信号ＣＫ１とクロック信号ＣＫ２の遷移エッジが、データ信号Ｄｉｎの中央（データ信号周期Ｔの中央の時間点）に位置した状態を、「位相が合った」状態と表現する。データ信号Ｄｉｎの中央から、クロック信号ＣＫ１とクロック信号ＣＫ２の遷移エッジが外れた時間量を、「位相誤差」と表現する。位相比較器は、位相が合った時の位相誤差信号のパルス幅を基準幅として、位相誤差をそのまま位相誤差信号の基準幅に増減して出力する。排他的論理和回路Ｅ１、Ｅ２の出力である位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２は、データ信号Ｄｉｎにおいて連続する２つのデータがハイからローに、またはローからハイに遷移した場合に出力される。
また、位相比較器は、排他的論理和回路Ｅ３の出力とクロックＣＫ２とが接続されたＡＮＤ回路Ａ１の出力を基準信号Ｒｅｆ１とし、排他的論理和回路Ｅ３の出力とクロックＣＫ１とが接続されたＡＮＤ回路Ａ２の出力を基準信号Ｒｅｆ２とする。基準信号Ｒｅｆ１，Ｒｅｆ２は、データ信号Ｄｉｎにおいて連続する２つのデータがハイからローに、またはローからハイに遷移した場合にのみ、クロックＣＫ１の立ち上がりエッジからクロックＣＫ２の立ち上がりエッジまでの時間幅（データ信号周期Ｔの単位時間幅と等しい）を有するパルスである。
位相比較器は、データ信号Ｄｉｎをラッチ回路Ｌ１において、クロック信号ＣＫ１の立ち上がりエッジでラッチする。ラッチ回路Ｌ１の出力は、図４の出力ｑ１である。ラッチ回路Ｌ１が偶数番のデータのみをラッチするので、（位相誤差が無い場合には）ラッチしたデータの長さは、データ周期Ｔの１．５倍の幅に伸長される。さらに、データ信号Ｄｉｎをラッチ回路Ｌ２において、クロック信号ＣＫ２の立ち上がりエッジでラッチする。ラッチ回路Ｌ２の出力は、図４の出力ｑ２である。ラッチ回路Ｌ２が奇数番のデータのみをラッチするので、（位相誤差が無い場合には）ラッチしたデータの長さは、データ周期Ｔの１．５倍の幅に伸長される。
出力ｑ１を、ラッチ回路Ｌ３にてクロックＣＫ２の立ち上がりエッジでラッチする。ラッチ回路Ｌ３の出力ｑ３は、データ信号Ｄｉｎの偶数番目のデータを、（位相誤差が無い場合には）Ｔ／２だけ遅延する。同様に、出力ｑ２を、ラッチ回路Ｌ４にてクロックＣＫ１の立ち上がりエッジでラッチする。ラッチ回路Ｌ４の出力ｑ４は、データ信号Ｄｉｎの奇数番目のデータを、（位相誤差が無い場合には）Ｔ／２だけ遅延する。
排他的論理和回路Ｅ１において、データ信号Ｄｉｎのｎ番目のデータである出力ｑ３とｎ＋１番目（ｎは偶数）のデータであるｑ２の排他的論理和である位相誤差信号Ｅｒｒｏｒ１が得られる。また、排他的論理和回路Ｅ２において、データ信号Ｄｉｎのｍ番目のデータである出力ｑ４とｍ＋１番目（ｍは奇数）のデータである出力ｑ１の排他的論理和である位相誤差信号Ｅｒｒｏｒ２が得られる。ラッチ回路Ｌ１の偶数番目の出力データ幅とラッチ回路Ｌ２の奇数番目の出力データ幅が（位相誤差が無い場合には）１．５＊Ｔに伸長されているため、位相誤差信号Ｅｒｒｏｒ１と位相誤差信号Ｅｒｒｏｒ２のパルス幅は、１．５＊Ｔに伸長される。
位相誤差信号Ｅｒｒｏｒ１のパルスの立ち上がりは、データ信号Ｄｉｎの遷移点（図４ではＸ１と表示）であり、立ち下りは、クロック信号ＣＫ１の立ち上がりエッジ（図４ではＹ１と表示）である。位相誤差信号Ｅｒｒｏｒ２のパルスの立ち上がりは、データ信号Ｄｉｎの遷移点（図４ではＸ２と表示）であり、立ち下りは、クロック信号ＣＫ２の立ち上がりエッジ（図４ではＹ２と表示）である。すなわち、位相誤差信号Ｅｒｒｏｒ１（位相誤差信号Ｅｒｒｏｒ２）のパルス幅は、データ信号周期Ｔに、データ信号Ｄｉｎの遷移点からクロック信号ＣＫ１（クロック信号ＣＫ２）の立ち上がりエッジまでの時間０．５＊Ｔ（位相誤差が無い場合）を加えた時間幅となる。
位相誤差信号Ｅｒｒｏｒ１と位相誤差信号Ｅｒｒｏｒ２のパルス幅は、位相誤差が無い場合のパルス幅である１．５＊Ｔを中心として、位相誤差である０．５＊Ｔだけ増減（１．５＊Ｔ±０．５＊Ｔ）する。従って、データ信号Ｄｉｎとクロック信号ＣＫ１、ＣＫ２の間の位相誤差は、位相誤差信号Ｅｒｒｏｒ１と位相誤差信号Ｅｒｒｏｒ２のパルス幅の変化量として出力される。第１の実施形態によれば、データ信号Ｄｉｎとクロック信号ＣＫ１、ＣＫ２の位相誤差が±△ｔの場合、位相誤差信号のパルス幅を、従来の位相比較回路における０．５＊Ｔ±△ｔから１．５＊Ｔ±△ｔに伸長することができる。従って、動作速度の遅い素子を用いて、高速な位相比較器を構成することができる。
図５Ａ−５Ｃを参照して、第１の実施形態にかかる位相比較回路の位相誤差信号と、従来の位相比較回路の位相誤差信号のパルス幅を比較する。図５Ａに示したようにデータ信号Ｄｉｎとクロック信号ＣＫ１、ＣＫ２の位相が合った状態では、第１の実施形態にかかる位相比較回路の位相誤差信号Ｅｒｒｏｒ１，Ｅｒｒｏｒ２のパルス幅は、Ｔ０（＝Ｔ＋Ｔ１）であり、従来の位相比較回路の位相誤差信号Ｅｒｒｏｒのパルス幅は、Ｔ１である。
しかしながら、図５Ｂに示したようにクロック信号ＣＫ１（ＣＫ２）の位相が進んだ場合には、従来の位相比較回路では、信号の立ち上がりと立ち下がりの分だけパルス幅が減少する（図５Ｂのδ）。さらに、データ信号Ｄｉｎの位相が進んだ場合には、位相誤差信号Ｅｒｒｏｒが消滅して出力されない場合もある。これに対して、第１の実施形態にかかる位相比較回路においては、例えば、Ｔ／４を超える位相誤差が生じても、位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２は消滅せず、位相誤差を位相誤差信号のパルス幅として表すことができる。
図５Ｃに示したようにクロック信号ＣＫ１（ＣＫ２）の位相が遅れた場合には、いずれの位相比較回路においても、パルス幅が増大し、位相誤差を位相誤差信号のパルス幅として表すことができる。以上述べたように、第１の実施形態にかかる位相比較回路は、位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２のパルス幅が伸長されているため、信号の立ち上がり時間と立ち下がり時間の影響による誤差が生じにくい。従って、広い範囲の位相誤差に対して、高精度に位相比較を行うことができる。
基準信号Ｒｅｆ１は、ラッチ回路Ｌ３の出力ｑ３とラッチ回路Ｌ４の出力ｑ４とに接続された排他的論理和回路Ｅ３の出力と、クロック信号ＣＫ２とをＡＮＤ回路Ａ１に入力して得られた信号である。基準信号Ｒｅｆ２は、排他的論理和回路Ｅ３の出力と、クロック信号ＣＫ１とをＡＮＤ回路Ａ２に入力して得られた信号である。基準信号Ｒｅｆ１は、データ信号Ｄｉｎのｎ番目のデータとｎ＋１番目（ｎは偶数）で遷移がある場合にパルスとなる。基準信号Ｒｅｆ２は、データ信号Ｄｉｎのｍ番目のデータとｍ＋１番目（ｍは奇数）で遷移がある場合にパルスとなる。
基準信号Ｒｅｆ１と基準信号Ｒｅｆ２のパルスは、データ信号Ｄｉｎとクロック信号ＣＫ１、ＣＫ２の位相関係にかかわらずデータ周期Ｔのパルスである。基準信号Ｒｅｆ１は、位相誤差信号Ｅｒｒｏｒ１のパルス幅の増減を判別する基準パルスとなり、基準信号Ｒｅｆ２は、位相誤差信号Ｅｒｒｏｒ２のパルス幅の増減を判別する基準パルスとなる。
第１の実施の形態によれば、ラッチ回路の動作エッジをクロックの立ち上がりエッジとしたが、これを立ち下がりエッジに変更することは容易に類推できる。データ信号Ｄｉｎの偶数番目または奇数番目という表現は、説明の便宜上、０番を基準に用いたものであり、１番を基準に奇数番目または偶数番目とすることもできる。また、基準信号を基準信号Ｒｅｆ１と基準信号Ｒｅｆ２に分離したが、排他的論理和回路Ｅ３の出力を基準信号として使用してもよい。さらに、入力されたデータ信号の２倍の周期を有するクロック信号を用いて説明したが、２の倍数の周期を有するクロック信号を用いて、位相誤差信号のパルス幅をさらに伸長して位相誤差を判定してもよい。
図６に、本発明の第２の実施形態にかかる位相比較回路を示す。第１の実施形態にかかる位相比較回路とは、遅延回路Ｄ１（第１の遅延回路）と遅延回路Ｄ２（第２の遅延回路）を具備することが異なる。回路の接続と動作について、第１の実施形態との差異のみを説明する。遅延回路Ｄ１の入力端子は、ラッチ回路Ｌ２の出力に接続され、遅延回路Ｄ１の出力端子は、排他的論理和回路Ｅ１の第１の入力端子に接続される。遅延回路Ｄ２の入力端子は、ラッチ回路Ｌ１の出力に接続され、遅延回路Ｄ２の出力端子は、排他的論理和回路Ｅ２の第１の入力端子に接続される。
遅延回路Ｄ１、Ｄ２は、それぞれラッチ回路Ｌ２とＬ１の出力ｑ２、ｑ１を遅延させる。遅延量は、ラッチ回路Ｌ３またはラッチ回路Ｌ４のクロック信号が遷移して、出力ｑ３、ｑ４が遷移する間の出力遅延時間程度に設定する。この設定により、ラッチ回路Ｌ１（ラッチ回路Ｌ２）とラッチ回路Ｌ３（ラッチ回路Ｌ４）の出力の遷移タイミングが一致する。このようにして、位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２を生成する排他的論理和回路Ｅ１、Ｅ２の２つの入力端子間の遅延差を補正する。位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２の幅を、データ信号Ｄｉｎとクロック信号ＣＫ１、ＣＫ２との位相差に近づけることができ、第１の実施形態と比較して、より高い精度の位相比較が可能となる。
（ＣＤＲ回路）
図７に、本発明の一実施形態にかかるＣＤＲ回路を示す。ＣＤＲ回路は、位相比較回路ＰＤと、第１のチャージポンプ回路ＣＰ＿１と、第２のチャージポンプ回路ＣＰ＿２と、ループフィルタＬＯＦと、両相単相電圧変換回路ＤＳＣと、電圧制御発振回路ＶＣＯとから構成されている。位相比較回路ＰＤは、例えば、図３に示した第１の実施形態にかかる位相比較回路であり、データ信号Ｄｉｎの遷移点とクロック信号ＣＫ１の立ち上がりエッジとの間の位相差を表す位相誤差信号Ｅｒｒｏｒ１と、データ信号Ｄｉｎの遷移点とクロック信号ＣＫ２の立ち上がりエッジとの間の位相差を表す位相誤差信号Ｅｒｒｏｒ２とを出力する。また、データ信号Ｄｉｎにおいて連続する２つのデータが遷移した場合に、クロック信号ＣＫ２の立ち上がりエッジからクロック信号ＣＫ１の立ち上がりエッジまでの時間幅を有する基準信号Ｒｅｆ１と、クロック信号ＣＫ１の立ち上がりエッジからクロック信号ＣＫ２の立ち上がりエッジまでの時間幅を有する基準信号Ｒｅｆ２を出力する。
なお、図７において、Ｄｏｕｔ＿１は、クロック信号ＣＫ１に対応したデータ信号出力であり、Ｄｏｕｔ＿２は、クロック信号ＣＫ２に対応したデータ信号出力であり、ＣＫｏｕｔは、クロック信号ＣＫ１の出力である。
位相誤差信号Ｅｒｒｏｒ１と基準信号Ｒｅｆ１とを、第１のチャージポンプ回路ＣＰ＿１に入力し、位相誤差信号Ｅｒｒｏｒ２と基準信号Ｒｅｆ２とを、第２のチャージポンプ回路ＣＰ＿２に入力する。チャージポンプ回路ＣＰ＿１、ＣＰ＿２は、位相誤差信号がハイの間、信号線ｖｃｏｎｔ＋を介してループフィルタＬＯＦに電流を流し込み、信号線ｖｃｏｎｔ−を介してループフィルタＬＯＦから電流を引き出す。また、基準信号がハイの間は、信号線ｖｃｏｎｔ−を介してループフィルタＬＯＦに電流を流し込み、信号線ｖｃｏｎｔ＋を介して電流を引き出す。位相誤差信号と基準信号とが共にローの場合は、信号線ｖｃｏｎｔ＋およびｖｃｏｎｔ−のいずれにも電流は流れない。
信号線ｖｃｏｎｔ＋および信号線ｖｃｏｎｔ−は、ループフィルタＬＯＦを形成する抵抗Ｒ１と抵抗Ｒ２の片端に各々接続されている。位相が合った状態では、位相誤差信号がそれぞれハイの期間にループフィルタＬＯＦの容量Ｃ１に流れ込む総電荷量と、基準信号がそれぞれハイの期間に容量Ｃ１から流れ出る総電荷量とが釣合い、信号線ｖｃｏｎｔ＋とｖｃｏｎｔ−間の電位差は一定に保持される。
ここで、位相誤差信号がハイの期間にループフィルタＬＯＦに流れ込む電流をソース電流と呼び、基準信号がハイの期間にループフィルタＬＯＦに流れ込む電流をシンク電流と呼ぶ。第１のチャージポンプ回路ＣＰ＿１と第２のチャージポンプ回路ＣＰ＿２のソース電流とシンク電流との電流比は、位相が合った状態で容量Ｃ１を出入りする電荷量を釣り合わせるために、位相誤差信号と基準信号のパルス幅の比の逆数に設定する。すなわち、ソース電流とシンク電流の電流比は、２：３である。
一方、データ信号Ｄｉｎの遷移点の中央に対してクロック信号ＣＫ１の立ち上がりエッジの位相が遅れている時は、位相誤差信号がハイの期間である幅が広がり、信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−間の電位差がプラス側に増加する。データ信号Ｄｉｎの遷移点の中央に対してクロック信号ＣＫ１の立ち上がりエッジの位相が進んでいる時は、位相誤差信号がハイの期間である幅が狭まり信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−間の電位差がマイナス側に増加する。信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−は、両相単相電圧変換回路ＤＳＣに入力される。
両相単相電圧変換回路ＤＳＣは、信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−間の電位差を、その出力である信号線ｖｃｏｎｔの電圧レベルに変換する。信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−間の電位差がプラス側に増加すると、出力側の信号線ｖｃｏｎｔの電位は上がり、信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−間の電位差がマイナス側に増加すると出力側の信号線ｖｃｏｎｔの電位は下がる。位相が合った状態では、信号線ｖｃｏｎｔの値は一定値となる。信号線ｖｃｏｎｔは、電圧制御発振回路ＶＣＯに接続される。
電圧制御発振回路ＶＣＯは、データ周期Ｔに対して、周波数ｆ／２（＝１／（２＊Ｔ））近傍の周波数で発振し、クロック信号ＣＫ１として出力する。両相単相電圧変換回路ＤＳＣから出力される信号線ｖｃｏｎｔが、高い電圧になると周波数は上がり、信号線ｖｃｏｎｔが低い電圧になると周波数は下がる。このことにより、クロック信号ＣＫ１の立ち上がりエッジが、データ信号Ｄｉｎの遷移点の中央に位置するように調整され、クロック信号とデータ信号の位相同期を行って、データ信号を再生する。
図８に、本発明の第１の実施形態にかかるチャージポンプ回路を示す。ＣＤＲ回路における第１のチャージポンプ回路ＣＰ＿１および第２のチャージポンプ回路ＣＰ＿２は、同じ回路であるために、ここではチャージポンプ回路ＣＰ＿ｎと記述する。チャージポンプ回路ＣＰ＿ｎは、４つの電流源Ｉｐ１、Ｉｐ２、Ｉｎ１、Ｉｎ２と、ＮＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４とから構成されている。チャージポンプ回路ＣＰ＿ｎの入力である位相誤差信号Ｅｒｒｏｒ１（位相誤差信号Ｅｒｒｏｒ２）は、トランジスタＱＮ１のゲート電極に印加されており、位相誤差信号Ｅｒｒｏｒ１（位相誤差信号Ｅｒｒｏｒ２）の反転信号は、トランジスタＱＮ２のゲート電極に印加されている。また、基準信号Ｒｅｆ１（基準信号Ｒｅｆ２）は、トランジスタＱＮ３のゲート電極に印加され、基準信号Ｒｅｆ１（基準信号Ｒｅｆ２）の反転信号はトランジスタＱＮ４のゲート電極に印加されている。
トランジスタＱＮ１、ＱＮ２のソース電極は、共通の電流源Ｉｎ２の電源ＶＤＤ側に接続され、トランジスタＱＮ３、ＱＮ４のソース電極は、共通の電流源Ｉｎ１の電源ＶＤＤ側に接続される。トランジスタＱＮ１、ＱＮ３のドレイン電極は、電流源Ｉｐ１の電源ＶＳＳ側に接続されるとともに出力信号線ｖｃｏｎｔ−に接続される。トランジスタＱＮ２、ＱＮ４のドレイン電極は、共通の電流源Ｉｐ２の電源ＶＳＳ側に接続されるとともに出力信号線ｖｃｏｎｔ＋に接続される。
位相が合った状態では、位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２のパルス幅と、基準信号Ｒｅｆ１、Ｒｅｆ２のパルス幅の比は、図４に示したように３：２である。チャージポンプ回路ＣＰ＿ｎにおいては、電流源Ｉｐ１と電流源Ｉｎ１の電流値を等しくＩｏとし、電流源Ｉｐ２と電流源Ｉｎ２の電流値を等しく（２／３）＊Ｉｏと設定する。位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２がハイの期間のソース電流は（２／３）＊Ｉｏとなり、基準信号Ｒｅｆ１、Ｒｅｆ２がハイの期間のシンク電流はＩｏとなる。位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２のパルス幅（３／２）＊Ｔに、ソース電流（２／３）＊Ｉｏを乗じたソース電荷量Ｔ＊Ｉｏと、基準信号Ｒｅｆ１、Ｒｅｆ２のパルス幅Ｔにシンク電流Ｉｏを乗じたソース電荷量Ｔ＊Ｉｏを等しくすることができる。このようにして、位相が合った状態で容量Ｃ１を出入りする電荷量を釣り合わせることができる。
図９に、本発明の第２の実施形態にかかるチャージポンプ回路を示す。チャージポンプ回路ＣＰ＿ｎは、図８に示した第１の実施形態にかかるチャージポンプ回路ＣＰ＿ｎの電流源Ｉｐ１をＰＭＯＳトランジスタＱＰ１に、電流源Ｉｐ２をＰＭＯＳトランジスタＱＰ２に、電流源Ｉｎ１をＮＭＯＳトランジスタＱＮ６に、電流源Ｉｎ２をＮＭＯＳトランジスタＱＮ５に置き換えた回路である。トランジスタＱＰ１、ＱＮ６は、トランジスタＱＰ４、ＱＮ８で構成されるカレントミラー回路により制御用入力電圧ｖ１で制御され、共通の電流Ｉｏを流す。トランジスタＱＰ２、ＱＮ５は、トランジスタＱＰ３、ＱＮ７で構成されるカレントミラー回路により制御用入力電圧ｖ２で制御され、共通の電流ｋ＊Ｉｏを流す。
制御用の入力電圧ｖ１、ｖ２は、外部から任意の電圧を設定することができる。このようにして、チャージポンプ回路ＣＰ＿ｎのソース電流とシンク電流の電流比ｋを、任意に設定することができる。したがって、位相が合った状態の位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２と基準信号Ｒｅｆ１、Ｒｅｆ２のパルス幅比を、外部電圧ｖ１、ｖ２により（１／ｋ）に変えることができる。すなわち、位相誤差がゼロのときに、データ信号Ｄｉｎとクロック信号ＣＫ１の位相関係を調整することができる。これにより、図４に示したように、位相比較回路の出力である位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２のパルス幅を、１．５＊Ｔから例えば１．３＊Ｔ等に調整することができる。図５Ｃに示したクロック信号ＣＫ１（ＣＫ２）の位相が遅れた場合であっても、位相誤差がさらに大きな範囲まで高精度に位相比較を行うことができる。
なお、両相単相電圧変換回路ＤＳＣは、一般的なオペアンプを用いた加算回路で構成することができ、電圧制御発振回路ＶＣＯは、一般的なＬＣ発振回路、リングオシレータ回路で構成することができる。また、ループフィルタＬＯＦは、上述した両相ループフィルタを用いることなく、単相のチャージポンプと単相のフィルタとボルテージフォロア回路を用いて構成することもできる。
【図１】
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【技術分野】
本発明は、データ信号とクロック信号の位相差に応じたパルス幅の位相誤差信号を出力する位相比較回路と、クロック信号とデータ信号の位相同期を行って、データ信号を再生するＣＤＲ回路に関する。
【背景技術】
従来、光通信システムにおける受信装置において、受信信号を再生する様々な回路方式が知られている。ＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ）回路は、受信したデータ信号からクロック信号を抽出し、位相比較回路を用いて、クロック信号とデータ信号の位相同期を行って、データ信号を再生するための回路方式である。一方、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ Ｃｉｒｃｕｉｔ）回路は、位相周波数比較回路を用いて、電圧制御発信器からのクロック信号を、外部から入力されたクロック信号に同期させるための回路方式である。ＰＬＬ回路が、クロック信号どうしの周波数比較を行うのに対して、ＣＤＲ回路は、ランダムなデータ信号とクロック信号との位相比較を行う点で相違する。
ＣＤＲ回路の位相比較回路は、入力のデータ信号Ｄｉｎと抽出したクロック信号ＣＫの位相差を、位相誤差信号Ｅｒｒｏｒと基準信号Ｒｅｆのパルス幅の差であらわす回路である。従来の位相比較回路の一例として、ハーフレート型線形位相比較回路が、Ｊａｆａｒ Ｓａｖｏｊ ａｎｄ Ｂｅｈｚａｄ Ｒａｚａｖｉ，“Ａ １０−Ｇｂ／ｓ ＣＭＯＳ Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ Ｃｉｒｃｕｉｔ ｗｉｔｈ ａ Ｈａｌｆ−Ｒａｔｅ Ｌｉｎｅａｒ Ｐｈａｓｅ Ｄｅｔｅｃｔｏｒ”，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．３６，Ｎｏ．５，ｐｐ．７６１−７６９，Ｍａｙ ２００１に開示されている。
図１に、従来の位相比較回路を示す。データ信号Ｄｉｎを２個のラッチ回路Ｌ１、Ｌ２でラッチする。ラッチ回路Ｌ１は、クロック信号ＣＫの立ち上がりエッジでデータ信号Ｄｉｎをラッチし、ラッチ回路Ｌ２はクロック信号ＣＫの立ち下がりエッジでデータ信号Ｄｉｎをラッチする。排他的論理回路Ｅ１は、ラッチ回路Ｌ１、Ｌ２の出力Ｑ１、Ｑ２の排他的論理和（ＸＯＲ）を、位相誤差信号Ｅｒｒｏｒとして出力する。一方、出力Ｑ１と出力Ｑ２は、各々２個のラッチ回路Ｌ３、Ｌ４でラッチする。ラッチ回路Ｌ３は、クロック信号ＣＫの立ち下がりエッジでラッチし、ラッチ回路Ｌ４は、クロック信号ＣＫの立ち上がりエッジでラッチする。排他的論理和回路Ｅ２は、ラッチ回路Ｌ３、Ｌ４の出力Ｑ３、Ｑ４のＸＯＲを、基準信号Ｒｅｆとして出力する。
図２に、位相比較回路の動作を示す。位相誤差信号Ｅｒｒｏｒは、データ信号Ｄｉｎに遷移があった場合、データ信号の遷移エッジ（図２ではＸ１と表示）とクロック信号ＣＫの立ち上がり（図２ではＹ１と表示）との時間差、およびデータ信号の遷移エッジ（図２ではＸ２と表示）とクロック信号ＣＫの立ち下がりエッジ（図２ではＹ２と表示）との時間差に相当するパルス幅を有する。基準信号Ｒｅｆは、データ信号Ｄｉｎに遷移があった場合、常にクロックＣＫの立ち下がりから立ち上がりまでの幅（データ周期Ｔと等しい）のパルスである。クロック信号ＣＫの立ち上がり（または立ち下がり）エッジが、データ信号Ｄｉｎの中央に位置する所望の位相関係になった時に、位相誤差信号Ｅｒｒｏｒのパルス幅は、基準信号Ｒｅｆのパルス幅の１／２になる。
クロック信号ＣＫの立ち上がりエッジがデータ信号Ｄｉｎの中央よりΔｔ（図２ではΔｔの最大範囲として±０．５＊Ｔと表示）だけ前に位置した時、位相誤差信号Ｅｒｒｏｒのパルス幅は、基準信号Ｒｅｆのパルス幅の１／２に対して、Δｔだけ幅が減少する。クロック信号ＣＫの立ち上がりエッジがデータ信号Ｄｉｎの中央よりΔｔだけ後ろに位置した時、位相誤差信号Ｅｒｒｏｒのパルス幅は、基準信号Ｒｅｆのパルス幅の１／２に対して、Δｔだけ幅が増加する。
従来の位相比較回路において、排他的論理和回路Ｅ１の出力である位相誤差信号Ｅｒｒｏｒは、データ信号Ｄｉｎの遷移エッジと次のクロック信号ＣＫの遷移エッジとの時間幅を有するパルスである。データ信号Ｄｉｎの周期がＴｓｅｃ、データ速度がｆ／２Ｈｚ（クロック信号換算）であるとすると、位相誤差信号Ｅｒｒｏｒのパルス幅は、０．５＊Ｔ以下となる。従って、回路に要求される動作速度は、周波数換算で最高ｆＨｚ以上となる。すなわち、従来の位相比較回路、およびこれを用いるＣＤＲ回路を実現するためには、入力するデータ速度の２倍以上の速度で動作可能な素子を必要とする。
【発明の開示】
本発明の目的は、位相比較回路の動作速度を緩和して、高速なデータ信号入力に対しても安定したクロック抽出機能とデータ整形機能を有するＣＤＲ回路を提供することである。
本発明の一実施形態にかかる位相比較回路は、入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作する。第１のラッチ回路と第２のラッチ回路にデータ信号を入力し、第１のラッチ回路は第１のクロック信号でラッチを行い、第２のラッチ回路は第１のクロック信号の反転クロックである第２のクロック信号でラッチを行う。第１のラッチ回路の出力を第３のラッチ回路に入力し、第２のラッチ回路の出力を第４のラッチ回路に入力し、第３のラッチ回路は第２のクロック信号でラッチを行い、第４のラッチ回路は第１のクロック信号でラッチを行う。第２のラッチ回路の出力と第３のラッチ回路の出力との間の排他的論理和を第１の位相誤差信号とし、第１のラッチ回路の出力と第４のラッチ回路の出力との間の排他的論理和を第２の位相誤差信号とする。
他の実施形態にかかる位相比較回路は、第２のラッチ回路の出力を第１の遅延回路に接続し、第１の遅延回路の出力と第３のラッチ回路の出力との間の排他的論理和を第１の位相誤差信号とし、第１のラッチ回路の出力を第２の遅延回路に接続し、第２の遅延回路の出力と第４のラッチ回路の出力との間の排他的論理和を第２の位相誤差信号とする。
【図面の簡単な説明】
図１は、従来の位相比較回路の回路図。
図２は、従来の位相比較回路の動作を示すタイムチャート。
図３は、本発明の第１の実施形態にかかる位相比較回路の回路図。
図４は、本発明の第１の実施形態にかかる位相比較回路の動作を示すタイムチャート。
図５Ａ−５Ｃは、第１の実施形態にかかる位相比較回路の位相誤差信号と、従来の位相比較回路の位相誤差信号のパルス幅を比較した図。
図６は、本発明の第２の実施形態にかかる位相比較回路の回路図。
図７は、本発明の一実施形態にかかるＣＤＲ回路の回路図。
図８は、本発明の第１の実施形態にかかるチャージポンプ回路の回路図。
図９は、本発明の第２の実施形態にかかるチャージポンプ回路の回路図。
【発明を実施するための最良の形態】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。
（位相比較回路）
図３に、本発明の第１の実施形態にかかる位相比較回路を示す。位相比較回路は、４個のラッチ回路Ｌ１（第１のラッチ回路）、Ｌ２（第２のラッチ回路）、Ｌ３（第３のラッチ回路）、Ｌ４（第４のラッチ回路）と、３個の排他的論理和回路Ｅ１、Ｅ２、Ｅ３と、２個のＡＮＤ回路Ａ１、Ａ２とから構成されている。
第１の実施形態にかかる位相比較回路は、データ信号Ｄｉｎをラッチ回路Ｌ１、Ｌ２のデータ端子Ｄに共通に接続する。ラッチ回路Ｌ１の出力端子Ｑを、ラッチ回路Ｌ３のデータ端子Ｄおよび排他的論理和回路Ｅ２の第１の入力端子に接続する。ラッチ回路Ｌ２の出力端子Ｑを、ラッチ回路Ｌ４のデータ端子Ｄおよび排他的論理和回路Ｅ１の第１の入力端子に接続する。ラッチ回路Ｌ３の出力端子Ｑを、排他的論理和回路Ｅ１の第２の入力端子および排他的論理和回路Ｅ３の第１の入力端子に接続する。ラッチ回路Ｌ４の出力端子Ｑを、排他的論理和回路Ｅ２の第２の入力端子および排他的論理和回路Ｅ３の第２の入力端子に接続する。排他的論理和回路Ｅ１の出力は、位相比較回路の位相誤差信号Ｅｒｒｏｒ１（第１の位相誤差信号）である。排他的論理和回路Ｅ２の出力は、位相比較回路の位相誤差信号Ｅｒｒｏｒ２（第２の位相誤差信号）である。
排他的論理和回路Ｅ３の出力端子を、ＡＮＤ回路Ａ１とＡＮＤ回路Ａ２の第１の入力端子に共通に接続する。クロック信号ＣＫ１（第１のクロック）を、ラッチ回路Ｌ１のクロック入力端子Ｃとラッチ回路Ｌ４のクロック入力端子ＣとＡＮＤ回路Ａ２の第２の入力端子とに接続する。また、クロック信号ＣＫ１の反転クロックであるクロック信号ＣＫ２（第２のクロック）を、ラッチ回路Ｌ２のクロック入力端子Ｃとラッチ回路Ｌ３のクロック入力端子ＣとＡＮＤ回路Ａ１の第２の入力端子に接続する。クロック信号ＣＫ１およびクロック信号ＣＫ２は、データ信号Ｄｉｎの周期Ｔの２倍の周期を有するハーフレートクロックである。
図４を参照して、第１の実施形態にかかる位相比較回路の動作を説明する。クロック信号ＣＫ１とクロック信号ＣＫ２の遷移エッジが、データ信号Ｄｉｎの中央（データ信号周期Ｔの中央の時間点）に位置した状態を、「位相が合った」状態と表現する。データ信号Ｄｉｎの中央から、クロック信号ＣＫ１とクロック信号ＣＫ２の遷移エッジが外れた時間量を、「位相誤差」と表現する。位相比較器は、位相が合った時の位相誤差信号のパルス幅を基準幅として、位相誤差をそのまま位相誤差信号の基準幅に増減して出力する。排他的論理和回路Ｅ１、Ｅ２の出力である位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２は、データ信号Ｄｉｎにおいて連続する２つのデータがハイからローに、またはローからハイに遷移した場合に出力される。
また、位相比較器は、排他的論理和回路Ｅ３の出力とクロックＣＫ２とが接続されたＡＮＤ回路Ａ１の出力を基準信号Ｒｅｆ１とし、排他的論理和回路Ｅ３の出力とクロックＣＫ１とが接続されたＡＮＤ回路Ａ２の出力を基準信号Ｒｅｆ２とする。基準信号Ｒｅｆ１，Ｒｅｆ２は、データ信号Ｄｉｎにおいて連続する２つのデータがハイからローに、またはローからハイに遷移した場合にのみ、クロックＣＫ１の立ち上がりエッジからクロックＣＫ２の立ち上がりエッジまでの時間幅（データ信号周期Ｔの単位時間幅と等しい）を有するパルスである。
位相比較器は、データ信号Ｄｉｎをラッチ回路Ｌ１において、クロック信号ＣＫ１の立ち上がりエッジでラッチする。ラッチ回路Ｌ１の出力は、図４の出力ｑ１である。ラッチ回路Ｌ１が偶数番のデータのみをラッチするので、（位相誤差が無い場合には）ラッチしたデータの長さは、データ周期Ｔの１．５倍の幅に伸長される。さらに、データ信号Ｄｉｎをラッチ回路Ｌ２において、クロック信号ＣＫ２の立ち上がりエッジでラッチする。ラッチ回路Ｌ２の出力は、図４の出力ｑ２である。ラッチ回路Ｌ２が奇数番のデータのみをラッチするので、（位相誤差が無い場合には）ラッチしたデータの長さは、データ周期Ｔの１．５倍の幅に伸長される。
出力ｑ１を、ラッチ回路Ｌ３にてクロックＣＫ２の立ち上がりエッジでラッチする。ラッチ回路Ｌ３の出力ｑ３は、データ信号Ｄｉｎの偶数番目のデータを、（位相誤差が無い場合には）Ｔ／２だけ遅延する。同様に、出力ｑ２を、ラッチ回路Ｌ４にてクロックＣＫ１の立ち上がりエッジでラッチする。ラッチ回路Ｌ４の出力ｑ４は、データ信号Ｄｉｎの奇数番目のデータを、（位相誤差が無い場合には）Ｔ／２だけ遅延する。
排他的論理和回路Ｅ１において、データ信号Ｄｉｎのｎ番目のデータである出力ｑ３とｎ＋１番目（ｎは偶数）のデータであるｑ２の排他的論理和である位相誤差信号Ｅｒｒｏｒ１が得られる。また、排他的論理和回路Ｅ２において、データ信号Ｄｉｎのｍ番目のデータである出力ｑ４とｍ＋１番目（ｍは奇数）のデータである出力ｑ１の排他的論理和である位相誤差信号Ｅｒｒｏｒ２が得られる。ラッチ回路Ｌ１の偶数番目の出力データ幅とラッチ回路Ｌ２の奇数番目の出力データ幅が（位相誤差が無い場合には）１．５＊Ｔに伸長されているため、位相誤差信号Ｅｒｒｏｒ１と位相誤差信号Ｅｒｒｏｒ２のパルス幅は、１．５＊Ｔに伸長される。
位相誤差信号Ｅｒｒｏｒ１のパルスの立ち上がりは、データ信号Ｄｉｎの遷移点（図４ではＸ１と表示）であり、立ち下りは、クロック信号ＣＫ１の立ち上がりエッジ（図４ではＹ１と表示）である。位相誤差信号Ｅｒｒｏｒ２のパルスの立ち上がりは、データ信号Ｄｉｎの遷移点（図４ではＸ２と表示）であり、立ち下りは、クロック信号ＣＫ２の立ち上がりエッジ（図４ではＹ２と表示）である。すなわち、位相誤差信号Ｅｒｒｏｒ１（位相誤差信号Ｅｒｒｏｒ２）のパルス幅は、データ信号周期Ｔに、データ信号Ｄｉｎの遷移点からクロック信号ＣＫ１（クロック信号ＣＫ２）の立ち上がりエッジまでの時間０．５＊Ｔ（位相誤差が無い場合）を加えた時間幅となる。
位相誤差信号Ｅｒｒｏｒ１と位相誤差信号Ｅｒｒｏｒ２のパルス幅は、位相誤差が無い場合のパルス幅である１．５＊Ｔを中心として、位相誤差である０．５＊Ｔだけ増減（１．５＊Ｔ±０．５＊Ｔ）する。従って、データ信号Ｄｉｎとクロック信号ＣＫ１、ＣＫ２の間の位相誤差は、位相誤差信号Ｅｒｒｏｒ１と位相誤差信号Ｅｒｒｏｒ２のパルス幅の変化量として出力される。第１の実施形態によれば、データ信号Ｄｉｎとクロック信号ＣＫ１、ＣＫ２の位相誤差が±△ｔの場合、位相誤差信号のパルス幅を、従来の位相比較回路における０．５＊Ｔ±△ｔから１．５＊Ｔ±△ｔに伸長することができる。従って、動作速度の遅い素子を用いて、高速な位相比較器を構成することができる。
図５Ａ−５Ｃを参照して、第１の実施形態にかかる位相比較回路の位相誤差信号と、従来の位相比較回路の位相誤差信号のパルス幅を比較する。図５Ａに示したようにデータ信号Ｄｉｎとクロック信号ＣＫ１、ＣＫ２の位相が合った状態では、第１の実施形態にかかる位相比較回路の位相誤差信号Ｅｒｒｏｒ１，Ｅｒｒｏｒ２のパルス幅は、Ｔ０（＝Ｔ＋Ｔ１）であり、従来の位相比較回路の位相誤差信号Ｅｒｒｏｒのパルス幅は、Ｔ１である。
しかしながら、図５Ｂに示したようにクロック信号ＣＫ１（ＣＫ２）の位相が進んだ場合には、従来の位相比較回路では、信号の立ち上がりと立ち下がりの分だけパルス幅が減少する（図５Ｂのδ）。さらに、データ信号Ｄｉｎの位相が進んだ場合には、位相誤差信号Ｅｒｒｏｒが消滅して出力されない場合もある。これに対して、第１の実施形態にかかる位相比較回路においては、例えば、Ｔ／４を超える位相誤差が生じても、位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２は消滅せず、位相誤差を位相誤差信号のパルス幅として表すことができる。
図５Ｃに示したようにクロック信号ＣＫ１（ＣＫ２）の位相が遅れた場合には、いずれの位相比較回路においても、パルス幅が増大し、位相誤差を位相誤差信号のパルス幅として表すことができる。以上述べたように、第１の実施形態にかかる位相比較回路は、位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２のパルス幅が伸長されているため、信号の立ち上がり時間と立ち下がり時間の影響による誤差が生じにくい。従って、広い範囲の位相誤差に対して、高精度に位相比較を行うことができる。
基準信号Ｒｅｆ１は、ラッチ回路Ｌ３の出力ｑ３とラッチ回路Ｌ４の出力ｑ４とに接続された排他的論理和回路Ｅ３の出力と、クロック信号ＣＫ２とをＡＮＤ回路Ａ１に入力して得られた信号である。基準信号Ｒｅｆ２は、排他的論理和回路Ｅ３の出力と、クロック信号ＣＫ１とをＡＮＤ回路Ａ２に入力して得られた信号である。基準信号Ｒｅｆ１は、データ信号Ｄｉｎのｎ番目のデータとｎ＋１番目（ｎは偶数）で遷移がある場合にパルスとなる。基準信号Ｒｅｆ２は、データ信号Ｄｉｎのｍ番目のデータとｍ＋１番目（ｍは奇数）で遷移がある場合にパルスとなる。
基準信号Ｒｅｆ１と基準信号Ｒｅｆ２のパルスは、データ信号Ｄｉｎとクロック信号ＣＫ１、ＣＫ２の位相関係にかかわらずデータ周期Ｔのパルスである。基準信号Ｒｅｆ１は、位相誤差信号Ｅｒｒｏｒ１のパルス幅の増減を判別する基準パルスとなり、基準信号Ｒｅｆ２は、位相誤差信号Ｅｒｒｏｒ２のパルス幅の増減を判別する基準パルスとなる。
第１の実施の形態によれば、ラッチ回路の動作エッジをクロックの立ち上がりエッジとしたが、これを立ち下がりエッジに変更することは容易に類推できる。データ信号Ｄｉｎの偶数番目または奇数番目という表現は、説明の便宜上、０番を基準に用いたものであり、１番を基準に奇数番目または偶数番目とすることもできる。また、基準信号を基準信号Ｒｅｆ１と基準信号Ｒｅｆ２に分離したが、排他的論理和回路Ｅ３の出力を基準信号として使用してもよい。さらに、入力されたデータ信号の２倍の周期を有するクロック信号を用いて説明したが、２の倍数の周期を有するクロック信号を用いて、位相誤差信号のパルス幅をさらに伸長して位相誤差を判定してもよい。
図６に、本発明の第２の実施形態にかかる位相比較回路を示す。第１の実施形態にかかる位相比較回路とは、遅延回路Ｄ１（第１の遅延回路）と遅延回路Ｄ２（第２の遅延回路）を具備することが異なる。回路の接続と動作について、第１の実施形態との差異のみを説明する。遅延回路Ｄ１の入力端子は、ラッチ回路Ｌ２の出力に接続され、遅延回路Ｄ１の出力端子は、排他的論理和回路Ｅ１の第１の入力端子に接続される。遅延回路Ｄ２の入力端子は、ラッチ回路Ｌ１の出力に接続され、遅延回路Ｄ２の出力端子は、排他的論理和回路Ｅ２の第１の入力端子に接続される。
遅延回路Ｄ１、Ｄ２は、それぞれラッチ回路Ｌ２とＬ１の出力ｑ２、ｑ１を遅延させる。遅延量は、ラッチ回路Ｌ３またはラッチ回路Ｌ４のクロック信号が遷移して、出力ｑ３、ｑ４が遷移する間の出力遅延時間程度に設定する。この設定により、ラッチ回路Ｌ１（ラッチ回路Ｌ２）とラッチ回路Ｌ３（ラッチ回路Ｌ４）の出力の遷移タイミングが一致する。このようにして、位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２を生成する排他的論理和回路Ｅ１、Ｅ２の２つの入力端子間の遅延差を補正する。位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２の幅を、データ信号Ｄｉｎとクロック信号ＣＫ１、ＣＫ２との位相差に近づけることができ、第１の実施形態と比較して、より高い精度の位相比較が可能となる。
（ＣＤＲ回路）
図７に、本発明の一実施形態にかかるＣＤＲ回路を示す。ＣＤＲ回路は、位相比較回路ＰＤと、第１のチャージポンプ回路ＣＰ＿１と、第２のチャージポンプ回路ＣＰ＿２と、ループフィルタＬＯＦと、両相単相電圧変換回路ＤＳＣと、電圧制御発振回路ＶＣＯとから構成されている。位相比較回路ＰＤは、例えば、図３に示した第１の実施形態にかかる位相比較回路であり、データ信号Ｄｉｎの遷移点とクロック信号ＣＫ１の立ち上がりエッジとの間の位相差を表す位相誤差信号Ｅｒｒｏｒ１と、データ信号Ｄｉｎの遷移点とクロック信号ＣＫ２の立ち上がりエッジとの間の位相差を表す位相誤差信号Ｅｒｒｏｒ２とを出力する。また、データ信号Ｄｉｎにおいて連続する２つのデータが遷移した場合に、クロック信号ＣＫ２の立ち上がりエッジからクロック信号ＣＫ１の立ち上がりエッジまでの時間幅を有する基準信号Ｒｅｆ１と、クロック信号ＣＫ１の立ち上がりエッジからクロック信号ＣＫ２の立ち上がりエッジまでの時間幅を有する基準信号Ｒｅｆ２を出力する。
なお、図７において、Ｄｏｕｔ＿１は、クロック信号ＣＫ１に対応したデータ信号出力であり、Ｄｏｕｔ＿２は、クロック信号ＣＫ２に対応したデータ信号出力であり、ＣＫｏｕｔは、クロック信号ＣＫ１の出力である。
位相誤差信号Ｅｒｒｏｒ１と基準信号Ｒｅｆ１とを、第１のチャージポンプ回路ＣＰ＿１に入力し、位相誤差信号Ｅｒｒｏｒ２と基準信号Ｒｅｆ２とを、第２のチャージポンプ回路ＣＰ＿２に入力する。チャージポンプ回路ＣＰ＿１、ＣＰ＿２は、位相誤差信号がハイの間、信号線ｖｃｏｎｔ＋を介してループフィルタＬＯＦに電流を流し込み、信号線ｖｃｏｎｔ−を介してループフィルタＬＯＦから電流を引き出す。また、基準信号がハイの間は、信号線ｖｃｏｎｔ−を介してループフィルタＬＯＦに電流を流し込み、信号線ｖｃｏｎｔ＋を介して電流を引き出す。位相誤差信号と基準信号とが共にローの場合は、信号線ｖｃｏｎｔ＋およびｖｃｏｎｔ−のいずれにも電流は流れない。
信号線ｖｃｏｎｔ＋および信号線ｖｃｏｎｔ−は、ループフィルタＬＯＦを形成する抵抗Ｒ１と抵抗Ｒ２の片端に各々接続されている。位相が合った状態では、位相誤差信号がそれぞれハイの期間にループフィルタＬＯＦの容量Ｃ１に流れ込む総電荷量と、基準信号がそれぞれハイの期間に容量Ｃ１から流れ出る総電荷量とが釣合い、信号線ｖｃｏｎｔ＋とｖｃｏｎｔ−間の電位差は一定に保持される。
ここで、位相誤差信号がハイの期間にループフィルタＬＯＦに流れ込む電流をソース電流と呼び、基準信号がハイの期間にループフィルタＬＯＦに流れ込む電流をシンク電流と呼ぶ。第１のチャージポンプ回路ＣＰ＿１と第２のチャージポンプ回路ＣＰ＿２のソース電流とシンク電流との電流比は、位相が合った状態で容量Ｃ１を出入りする電荷量を釣り合わせるために、位相誤差信号と基準信号のパルス幅の比の逆数に設定する。すなわち、ソース電流とシンク電流の電流比は、２：３である。
一方、データ信号Ｄｉｎの遷移点の中央に対してクロック信号ＣＫ１の立ち上がりエッジの位相が遅れている時は、位相誤差信号がハイの期間である幅が広がり、信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−間の電位差がプラス側に増加する。データ信号Ｄｉｎの遷移点の中央に対してクロック信号ＣＫ１の立ち上がりエッジの位相が進んでいる時は、位相誤差信号がハイの期間である幅が狭まり信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−間の電位差がマイナス側に増加する。信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−は、両相単相電圧変換回路ＤＳＣに入力される。
両相単相電圧変換回路ＤＳＣは、信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−間の電位差を、その出力である信号線ｖｃｏｎｔの電圧レベルに変換する。信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−間の電位差がプラス側に増加すると、出力側の信号線ｖｃｏｎｔの電位は上がり、信号線ｖｃｏｎｔ＋、ｖｃｏｎｔ−間の電位差がマイナス側に増加すると出力側の信号線ｖｃｏｎｔの電位は下がる。位相が合った状態では、信号線ｖｃｏｎｔの値は一定値となる。信号線ｖｃｏｎｔは、電圧制御発振回路ＶＣＯに接続される。
電圧制御発振回路ＶＣＯは、データ周期Ｔに対して、周波数ｆ／２（＝１／（２＊Ｔ））近傍の周波数で発振し、クロック信号ＣＫ１として出力する。両相単相電圧変換回路ＤＳＣから出力される信号線ｖｃｏｎｔが、高い電圧になると周波数は上がり、信号線ｖｃｏｎｔが低い電圧になると周波数は下がる。このことにより、クロック信号ＣＫ１の立ち上がりエッジが、データ信号Ｄｉｎの遷移点の中央に位置するように調整され、クロック信号とデータ信号の位相同期を行って、データ信号を再生する。
図８に、本発明の第１の実施形態にかかるチャージポンプ回路を示す。ＣＤＲ回路における第１のチャージポンプ回路ＣＰ＿１および第２のチャージポンプ回路ＣＰ＿２は、同じ回路であるために、ここではチャージポンプ回路ＣＰ＿ｎと記述する。チャージポンプ回路ＣＰ＿ｎは、４つの電流源Ｉｐ１、Ｉｐ２、Ｉｎ１、Ｉｎ２と、ＮＭＯＳトランジスタＱＮ１、ＱＮ２、ＱＮ３、ＱＮ４とから構成されている。チャージポンプ回路ＣＰ＿ｎの入力である位相誤差信号Ｅｒｒｏｒ１（位相誤差信号Ｅｒｒｏｒ２）は、トランジスタＱＮ１のゲート電極に印加されており、位相誤差信号Ｅｒｒｏｒ１（位相誤差信号Ｅｒｒｏｒ２）の反転信号は、トランジスタＱＮ２のゲート電極に印加されている。また、基準信号Ｒｅｆ１（基準信号Ｒｅｆ２）は、トランジスタＱＮ３のゲート電極に印加され、基準信号Ｒｅｆ１（基準信号Ｒｅｆ２）の反転信号はトランジスタＱＮ４のゲート電極に印加されている。
トランジスタＱＮ１、ＱＮ２のソース電極は、共通の電流源Ｉｎ２の電源ＶＤＤ側に接続され、トランジスタＱＮ３、ＱＮ４のソース電極は、共通の電流源Ｉｎ１の電源ＶＤＤ側に接続される。トランジスタＱＮ１、ＱＮ３のドレイン電極は、電流源Ｉｐ１の電源ＶＳＳ側に接続されるとともに出力信号線ｖｃｏｎｔ−に接続される。トランジスタＱＮ２、ＱＮ４のドレイン電極は、共通の電流源Ｉｐ２の電源ＶＳＳ側に接続されるとともに出力信号線ｖｃｏｎｔ＋に接続される。
位相が合った状態では、位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２のパルス幅と、基準信号Ｒｅｆ１、Ｒｅｆ２のパルス幅の比は、図４に示したように３：２である。チャージポンプ回路ＣＰ＿ｎにおいては、電流源Ｉｐ１と電流源Ｉｎ１の電流値を等しくＩｏとし、電流源Ｉｐ２と電流源Ｉｎ２の電流値を等しく（２／３）＊Ｉｏと設定する。位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２がハイの期間のソース電流は（２／３）＊Ｉｏとなり、基準信号Ｒｅｆ１、Ｒｅｆ２がハイの期間のシンク電流はＩｏとなる。位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２のパルス幅（３／２）＊Ｔに、ソース電流（２／３）＊Ｉｏを乗じたソース電荷量Ｔ＊Ｉｏと、基準信号Ｒｅｆ１、Ｒｅｆ２のパルス幅Ｔにシンク電流Ｉｏを乗じたソース電荷量Ｔ＊Ｉｏを等しくすることができる。このようにして、位相が合った状態で容量Ｃ１を出入りする電荷量を釣り合わせることができる。
図９に、本発明の第２の実施形態にかかるチャージポンプ回路を示す。チャージポンプ回路ＣＰ＿ｎは、図８に示した第１の実施形態にかかるチャージポンプ回路ＣＰ＿ｎの電流源Ｉｐ１をＰＭＯＳトランジスタＱＰ１に、電流源Ｉｐ２をＰＭＯＳトランジスタＱＰ２に、電流源Ｉｎ１をＮＭＯＳトランジスタＱＮ６に、電流源Ｉｎ２をＮＭＯＳトランジスタＱＮ５に置き換えた回路である。トランジスタＱＰ１、ＱＮ６は、トランジスタＱＰ４、ＱＮ８で構成されるカレントミラー回路により制御用入力電圧ｖ１で制御され、共通の電流Ｉｏを流す。トランジスタＱＰ２、ＱＮ５は、トランジスタＱＰ３、ＱＮ７で構成されるカレントミラー回路により制御用入力電圧ｖ２で制御され、共通の電流ｋ＊Ｉｏを流す。
制御用の入力電圧ｖ１、ｖ２は、外部から任意の電圧を設定することができる。このようにして、チャージポンプ回路ＣＰ＿ｎのソース電流とシンク電流の電流比ｋを、任意に設定することができる。したがって、位相が合った状態の位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２と基準信号Ｒｅｆ１、Ｒｅｆ２のパルス幅比を、外部電圧ｖ１、ｖ２により（１／ｋ）に変えることができる。すなわち、位相誤差がゼロのときに、データ信号Ｄｉｎとクロック信号ＣＫ１の位相関係を調整することができる。これにより、図４に示したように、位相比較回路の出力である位相誤差信号Ｅｒｒｏｒ１、Ｅｒｒｏｒ２のパルス幅を、１．５＊Ｔから例えば１．３＊Ｔ等に調整することができる。図５Ｃに示したクロック信号ＣＫ１（ＣＫ２）の位相が遅れた場合であっても、位相誤差がさらに大きな範囲まで高精度に位相比較を行うことができる。
なお、両相単相電圧変換回路ＤＳＣは、一般的なオペアンプを用いた加算回路で構成することができ、電圧制御発振回路ＶＣＯは、一般的なＬＣ発振回路、リングオシレータ回路で構成することができる。また、ループフィルタＬＯＦは、上述した両相ループフィルタを用いることなく、単相のチャージポンプと単相のフィルタとボルテージフォロア回路を用いて構成することもできる。
【図１】
【図２】
【図３】
【図４】
【図６】
【図７】
【図８】
【図９】
【特許請求の範囲】
【請求項１】
入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作する位相比較回路において、
第１のラッチ回路と第２のラッチ回路に前記データ信号を入力し、前記第１のラッチ回路は第１のクロック信号でラッチを行い、前記第２のラッチ回路は前記第１のクロック信号の反転クロックである第２のクロック信号でラッチを行い、
前記第１のラッチ回路の出力を第３のラッチ回路に入力し、前記第２のラッチ回路の出力を第４のラッチ回路に入力し、前記第３のラッチ回路は前記第２のクロック信号でラッチを行い、前記第４のラッチ回路は前記第１のクロック信号でラッチを行い、
前記第２のラッチ回路の出力と前記第３のラッチ回路の出力との間の排他的論理和を第１の位相誤差信号とし、前記第１のラッチ回路の出力と前記第４のラッチ回路の出力との間の排他的論理和を第２の位相誤差信号としたことを特徴とする位相比較回路。
【請求項２】
前記第２のラッチ回路の出力を第１の遅延回路に接続し、該第１の遅延回路の出力と前記第３のラッチ回路の出力との間の排他的論理和を前記第１の位相誤差信号とし、
前記第１のラッチ回路の出力を第２の遅延回路に接続し、該第２の遅延回路の出力と前記第４のラッチ回路の出力との間の排他的論理和を前記第２の位相誤差信号としたことを特徴とする請求項１に記載の位相比較回路。
【請求項３】
入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作する位相比較回路において、
前記データ信号の遷移点と第１のクロック信号の立ち上がりエッジとの間の位相差をパルス幅として表す第１の位相誤差信号と、
前記データ信号の遷移点と前記第１のクロック信号の反転クロックである第２のクロック信号の立ち上がりエッジとの間の位相差をパルス幅として表す第２の位相誤差信号とを出力することを特徴とする位相比較回路。
【請求項４】
前記第１の位相誤差信号のパルス幅の増減を判別するために、前記データ信号において連続する２つのデータの間で遷移が生じた場合に、前記第２のクロック信号の立ち上がりエッジから前記第１のクロック信号の立ち上がりエッジまでの時間幅を有する第１の基準信号と、
前記第２の位相誤差信号のパルス幅の増減を判別するために、前記データ信号において連続する２つのデータの間で遷移が生じた場合に、前記第１のクロック信号の立ち上がりエッジから前記第２のクロック信号の立ち上がりエッジまでの時間幅を有する第２の基準信号を出力することを特徴とする請求項３に記載の位相比較回路。
【請求項５】
入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作する位相比較回路において、
前記データ信号の遷移点と前記クロック信号の遷移点との間の位相差をパルス幅として表す位相誤差信号のパルス幅を、前記データ信号の単位時間幅だけ伸長することを特徴とする位相比較回路。
【請求項６】
偶数番目の前記データ信号の遷移点と前記クロック信号の立ち上がりエッジとの間の位相差をパルス幅として表す第１の位相誤差信号と、
奇数番目の前記データ信号の遷移点と前記クロック信号の立ち下がりエッジとの間の位相差をパルス幅として表す第２の位相誤差信号とを出力することを特徴とする請求項５に記載の位相比較回路。
【請求項７】
位相比較回路と、チャージポンプ回路と、ループフィルタとを含み、入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作するＣＤＲ回路において、
前記位相比較回路は、前記データ信号の遷移点と前記クロック信号の立ち上がりエッジとの間の位相差をパルス幅として表す第１の位相誤差信号と、前記データ信号の遷移点と前記クロック信号の立ち下がりエッジとの間の位相差をパルス幅として表す第２の位相誤差信号とを出力し、前記データ信号において連続する２つのデータの間で遷移が生じた場合に、前記クロック信号の立ち下がりエッジから前記クロック信号の立ち上がりエッジまでの時間幅を有する第１の基準信号と、前記クロック信号の立ち上がりエッジから前記クロック信号の立ち下がりエッジまでの時間幅を有する第２の基準信号とを出力し、
前記チャージポンプ回路は、前記第１の位相誤差信号と前記第１の基準信号とを入力する第１のチャージポンプ回路と、前記第２の位相誤差信号と前記第２の基準信号とを入力する第２のチャージポンプ回路とを含み、
前記第１および第２の位相誤差信号に応じて前記ループフィルタに流し込むソース電流と、前記第１および第２の基準信号に応じて前記ループフィルタに流し込むシンク電流とは、前記データ信号と前記クロック信号との位相が合った状態において等しくなるように構成されていることを特徴とするＣＤＲ回路。
【請求項８】
前記チャージポンプ回路は、前記ソース電流と前記シンク電流との比を調整するために、外部電圧により制御される電流供給手段を含むことを特徴とする請求項７に記載のＣＤＲ回路。
【請求項１】
入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作する位相比較回路において、
第１のラッチ回路と第２のラッチ回路に前記データ信号を入力し、前記第１のラッチ回路は第１のクロック信号でラッチを行い、前記第２のラッチ回路は前記第１のクロック信号の反転クロックである第２のクロック信号でラッチを行い、
前記第１のラッチ回路の出力を第３のラッチ回路に入力し、前記第２のラッチ回路の出力を第４のラッチ回路に入力し、前記第３のラッチ回路は前記第２のクロック信号でラッチを行い、前記第４のラッチ回路は前記第１のクロック信号でラッチを行い、
前記第２のラッチ回路の出力と前記第３のラッチ回路の出力との間の排他的論理和を第１の位相誤差信号とし、前記第１のラッチ回路の出力と前記第４のラッチ回路の出力との間の排他的論理和を第２の位相誤差信号としたことを特徴とする位相比較回路。
【請求項２】
前記第２のラッチ回路の出力を第１の遅延回路に接続し、該第１の遅延回路の出力と前記第３のラッチ回路の出力との間の排他的論理和を前記第１の位相誤差信号とし、
前記第１のラッチ回路の出力を第２の遅延回路に接続し、該第２の遅延回路の出力と前記第４のラッチ回路の出力との間の排他的論理和を前記第２の位相誤差信号としたことを特徴とする請求項１に記載の位相比較回路。
【請求項３】
入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作する位相比較回路において、
前記データ信号の遷移点と第１のクロック信号の立ち上がりエッジとの間の位相差をパルス幅として表す第１の位相誤差信号と、
前記データ信号の遷移点と前記第１のクロック信号の反転クロックである第２のクロック信号の立ち上がりエッジとの間の位相差をパルス幅として表す第２の位相誤差信号とを出力することを特徴とする位相比較回路。
【請求項４】
前記第１の位相誤差信号のパルス幅の増減を判別するために、前記データ信号において連続する２つのデータの間で遷移が生じた場合に、前記第２のクロック信号の立ち上がりエッジから前記第１のクロック信号の立ち上がりエッジまでの時間幅を有する第１の基準信号と、
前記第２の位相誤差信号のパルス幅の増減を判別するために、前記データ信号において連続する２つのデータの間で遷移が生じた場合に、前記第１のクロック信号の立ち上がりエッジから前記第２のクロック信号の立ち上がりエッジまでの時間幅を有する第２の基準信号を出力することを特徴とする請求項３に記載の位相比較回路。
【請求項５】
入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作する位相比較回路において、
前記データ信号の遷移点と前記クロック信号の遷移点との間の位相差をパルス幅として表す位相誤差信号のパルス幅を、前記データ信号の単位時間幅だけ伸長することを特徴とする位相比較回路。
【請求項６】
偶数番目の前記データ信号の遷移点と前記クロック信号の立ち上がりエッジとの間の位相差をパルス幅として表す第１の位相誤差信号と、
奇数番目の前記データ信号の遷移点と前記クロック信号の立ち下がりエッジとの間の位相差をパルス幅として表す第２の位相誤差信号とを出力することを特徴とする請求項５に記載の位相比較回路。
【請求項７】
位相比較回路と、チャージポンプ回路と、ループフィルタとを含み、入力されたデータ信号の単位時間幅の２倍の周期を有するクロック信号で動作するＣＤＲ回路において、
前記位相比較回路は、前記データ信号の遷移点と前記クロック信号の立ち上がりエッジとの間の位相差をパルス幅として表す第１の位相誤差信号と、前記データ信号の遷移点と前記クロック信号の立ち下がりエッジとの間の位相差をパルス幅として表す第２の位相誤差信号とを出力し、前記データ信号において連続する２つのデータの間で遷移が生じた場合に、前記クロック信号の立ち下がりエッジから前記クロック信号の立ち上がりエッジまでの時間幅を有する第１の基準信号と、前記クロック信号の立ち上がりエッジから前記クロック信号の立ち下がりエッジまでの時間幅を有する第２の基準信号とを出力し、
前記チャージポンプ回路は、前記第１の位相誤差信号と前記第１の基準信号とを入力する第１のチャージポンプ回路と、前記第２の位相誤差信号と前記第２の基準信号とを入力する第２のチャージポンプ回路とを含み、
前記第１および第２の位相誤差信号に応じて前記ループフィルタに流し込むソース電流と、前記第１および第２の基準信号に応じて前記ループフィルタに流し込むシンク電流とは、前記データ信号と前記クロック信号との位相が合った状態において等しくなるように構成されていることを特徴とするＣＤＲ回路。
【請求項８】
前記チャージポンプ回路は、前記ソース電流と前記シンク電流との比を調整するために、外部電圧により制御される電流供給手段を含むことを特徴とする請求項７に記載のＣＤＲ回路。
【国際公開番号】ＷＯ２００４／０７９９０７
【国際公開日】平成１６年９月１６日（２００４．９．１６）
【発行日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【出願番号】特願２００５−５０３０８９（Ｐ２００５−５０３０８９）
【国際出願番号】ＰＣＴ／ＪＰ２００４／００２７１４
【国際出願日】平成１６年３月４日（２００４．３．４）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
【国際公開日】平成１６年９月１６日（２００４．９．１６）
【発行日】平成１８年６月８日（２００６．６．８）
【国際特許分類】
【国際出願番号】ＰＣＴ／ＪＰ２００４／００２７１４
【国際出願日】平成１６年３月４日（２００４．３．４）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【Ｆターム（参考）】
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