信号処理装置
【課題】パルスの立上がりと立下り遅延時間を独立して調整することのできる遅延回路を備えた信号処理装置を得る。
【解決手段】シリアル接続された複数の信号処理回路と、第１の抵抗と、上記第１の抵抗に直列接続されたダイオードと、上記第１の抵抗とダイオードの直列回路に並列接続された第２の抵抗と、上記第１の抵抗およびダイオードと第２の抵抗の並列回路に接続され、グランドに接地されたキャパシタと、上記並列回路およびキャパシタの後段に接続された増幅器とを有して構成され、上記それぞれの信号処理回路の後段に接続された遅延回路を備える。
【解決手段】シリアル接続された複数の信号処理回路と、第１の抵抗と、上記第１の抵抗に直列接続されたダイオードと、上記第１の抵抗とダイオードの直列回路に並列接続された第２の抵抗と、上記第１の抵抗およびダイオードと第２の抵抗の並列回路に接続され、グランドに接地されたキャパシタと、上記並列回路およびキャパシタの後段に接続された増幅器とを有して構成され、上記それぞれの信号処理回路の後段に接続された遅延回路を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、シリアル接続した電子機器の出力タイミングを合わせるために、入力パルスを遅延させる遅延回路を有した信号処理装置に関するものである。
【背景技術】
【０００２】
従来、抵抗及びキャパシタにより構成された遅延回路が知られている（例えば、特許文献１、非特許文献１参照）。
【０００３】
【特許文献１】特開平５−２０６８０２号公報
【０００４】
【非特許文献１】田宮、川俣監修、“パルス回路の設計マニュアル”、丸善株式会社
【０００５】
図３は、従来の一般的な遅延回路の構成を示す図である。この遅延回路は、抵抗１１とキャパシタ１２と増幅器１３により構成される。図に示されるように、入力パルスは抵抗１１及びキャパシタ１２で構成される積分回路により、抵抗１１の抵抗値及びキャパシタ１２の容量によって決まる遅延時間を経て出力される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図４は図３に示す従来の遅延回路の動作を示すタイミングチャートである。図３に示す従来の遅延回路では、パルスの立上りの遅延時間ｔｒｄは、抵抗の抵抗値をＲ、キャパシタの容量をＣ、ＩＣのスレッショルド電圧をＶＴＨ＋、入力パルス振幅をＶｉｎとして、式１で与えられる。同様に、パルスの立下りの遅延時間ｔｆｄは、ＩＣのスレッショルド電圧をＶＴＨ―として、式２で与えられる。
【０００７】
【数１】
【０００８】
このとき、例えば、Ｒ＝１ＫΩ、Ｃ＝２００ｐＦ、Ｖｉｎ＝５Ｖとし、ＶＴＨ＋＝２．９Ｖ、ＶＴＨ―＝２．７ＶのＩＣを用いたとすれば、式１、式２よりｔｒｄ≒１７４ｎｓ、ｔｆｄ≒１２３ｎｓとなり、図３に示すようにｔｒｄ≠ｔｆｄとなる。これは、単に立上りと立下りの遅延時間が異なるということだけではなく、入力するパルス幅と出力されるパルス幅が異なるということを意味する。この際、パルスの立上りの遅延時間ｔｒｄとパルスの立下りの遅延時間ｔｆｄは、相互依存の関係にあって独立に調整することはできない。
【０００９】
従来の遅延回路は、入力信号のパルス幅と出力信号のパルス幅が異なり、パルス幅により信号制御を行う無線機器においては問題となる。例えば、複数の信号処理回路をシリアルに接続し、その接続順序に従い各信号処理回路に順次入力信号を印加する場合、各信号処理回路の出力段に図４の遅延回路をそれぞれ接続すれば、各信号処理回路の出力信号についてパルスの立上がり遅延時間を揃えることができる。しかし、パルスの立上がり遅延時間と立下がり遅延時間を独立に調整できない故、信号処理回路毎に遅延回路の出力信号のパルス幅がそれぞれ異なってしまい、パルス幅による信号制御を行う場合に信頼性や精度が劣化してしまうという問題がある。
【００１０】
この発明は、係る課題を解決するためになされたものであり、パルスの立上がりと立下り遅延時間を独立して調整することのできる遅延回路を備えた信号処理装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明による信号処理装置は、入力される信号を順次隣の信号処理回路に伝達するようにシリアル接続された複数の信号処理回路と、第１の抵抗と、上記第１の抵抗に直列接続されたダイオードと、上記第１の抵抗とダイオードの直列回路に並列接続された第２の抵抗と、上記第１の抵抗およびダイオードと第２の抵抗の並列回路に接続され、グランドに接地されたキャパシタと、上記並列回路およびキャパシタの後段に接続された増幅器とを有して構成され、上記それぞれの信号処理回路の後段に接続された遅延回路と、を備えたものである。
【発明の効果】
【００１２】
この発明によれば、遅延回路においてパルスの立上がりと立下り遅延時間を独立して調整することのできるので、シリアル接続した複数の電子機器から出力されるパルスについて、遅延時間とパルス幅を一致させることができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
図１はこの発明に係る実施の形態１による信号処理装置の構成を示す図である。図において、信号処理装置は、信号処理回路である複数のバッファ２（２ａ、２ｂ、２ｃ）と、各バッファ２の信号出力段に接続された遅延回路１（１ａ、１ｂ、１ｃ）とを備えており、各バッファ２と遅延回路１とは図示しない他の構成品とともに電子機器２００を構成している。この電子機器２００は、例えばレーダ信号処理装置、画像信号処理装置や、分散処理を行う並列処理電子計算機などに利用される。図１は、３つの異なるバッファ２を有する第１〜第３の電子機器２００（２００ａ〜２００ｃ）を、シリアルに３台接続した例を示している。各バッファ２は２つの信号出力端子を有し、一方の信号出力端子に遅延回路１が接続されている。また、バッファ２の他方の信号出力端子は、別のバッファ２の入力端子に接続されており、３つのバッファ２が相互に縦続接続されている。
【００１４】
ここで、入力端子からバッファ２ａに入力される信号は、バッファ２ａに一旦格納された後、他方の信号出力端子から遅延回路１ａに入力され、遅延回路１ａにより遅延処理された後、出力信号１として外部に出力される。また、図１のバッファ２ａへの入力信号は、一方の信号出力端子から隣の接続先のバッファ２ｂに入力される。
次に、バッファ２ｂに入力される信号は、バッファ２ｂに一旦格納された後、他方の信号出力端子から遅延回路１ｂに入力され、遅延回路１ｂにより遅延処理された後、出力信号２として外部に出力される。また、図１のバッファ２ｂへの入力信号は、一方の信号出力端子から隣の接続先のバッファ２ｃに入力される。
さらに、バッファ２ｃに入力される信号は、バッファ２ｃに一旦格納された後、他方の信号出力端子から遅延回路１ｃに入力され、遅延回路１ｃにより遅延処理された後、出力信号３として外部に出力される。また、図１のバッファ２ｃへの入力信号は、一方の信号出力端子から隣の接続先のバッファ２ｃに入力される。
【００１５】
次に、この発明に係る実施の形態１による遅延回路１の構成について説明する。
図２は実施の形態１による遅延回路１の構成を示す図である。図において、図２（ａ）はダイオードを順方向に接続した第１態様の遅延回路１の構成を示し、図２（ｂ）はダイオードを逆方向に接続した第２態様の遅延回路１の構成を示し、図２（ｃ）はダイオードを順方向と逆方向に並列接続した第３態様の遅延回路１の構成を示す。
【００１６】
図２（ａ）において、第１の態様の遅延回路１（１０１）は、抵抗１１と、キャパシタ１２と、増幅器１３と、抵抗１４と、ダイオード１５を備え、抵抗１１に対して並列に第２の抵抗１４、及びダイオード１５を装荷している。増幅器１３は例えばオペアンプにより構成される。抵抗１４とダイオード１５は直列に接続され、この直列回路と抵抗１１とが並列に接続されて並列回路２０ａを構成している。さらに、この並列回路２０ａが、キャパシタ１２における一方の電極端子と遅延回路１（１０１）の入力端子との間に接続されている。キャパシタ１２における他方の電極端子はグランドに接続され、接地されている。また、キャパシタ１２の一方の電極および並列回路２０ａは増幅器１３の入力段に接続されている。増幅器１３の出力段は遅延回路１（１０１）の出力端子に接続される。ダイオード１５は、アノードが入力端子側に接続され、カソードが出力端子側に接続されるように、増幅器１３に対して順方向接続されている。
【００１７】
図２（ｂ）において、第２の態様の遅延回路１（１０２）は、抵抗１１と、キャパシタ１２と、増幅器１３と、抵抗１４と、ダイオード１５を備え、抵抗１１に対して並列に第２の抵抗１４、及びダイオード１５を装荷している。抵抗１４とダイオード１５は直列に接続され、この直列回路と抵抗１１とが並列に接続されて並列回路２０ｂを構成している。さらに、この並列回路２０ｂが、キャパシタ１２における一方の電極端子と遅延回路１（１０２）の入力端子との間に接続されている。キャパシタ１２における他方の電極端子はグランドに接続され、接地されている。また、キャパシタ１２の一方の電極および並列回路２０ｂは増幅器１３の入力段に接続されている。増幅器１３の出力段は遅延回路１（１０２）の出力端子に接続される。ダイオード１５は、アノードが出力端子側に接続され、カソードが入力端子側に接続されるように、増幅器１３に対して逆方向接続されている。
【００１８】
図２（ｃ）において、第３の態様の遅延回路１（１０３）は、抵抗１１と、キャパシタ１２と、増幅器１３と、抵抗１４と、ダイオード１５、１６を備えている。抵抗１１とダイオード１６の直列回路と抵抗１４とダイオード１５の直列回路とは、並列に接続されて並列回路２０ｃを構成している。さらに、この並列回路２０ｃが、キャパシタ１２における一方の電極端子と遅延回路１（１０３）の入力端子との間に接続されている。キャパシタ１２における他方の電極端子はグランドに接続され、接地されている。また、キャパシタ１２の一方の電極および並列回路２０ｃは増幅器１３の入力段に接続されている。増幅器１３の出力段は遅延回路１（１０３）の出力端子に接続される。ダイオード１５は、アノードが入力端子側に接続され、カソードが出力端子側に接続されるように、増幅器１３に対して順方向接続されている。ダイオード１６は、アノードが出力端子側に接続され、カソードが入力端子側に接続されるように、増幅器１３に対して逆方向接続されている。
【００１９】
次に、遅延回路１の動作について、第１乃至第３の態様毎に、順に説明する。
図２（ａ）の第１の態様の遅延回路１（１０１）は、パルス立上り時にダイオード１５の順方向に電流が流れる。このため、パルス立上り遅延時間ｔｒｄは抵抗１１と抵抗１４の合成抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）によって、式１に基づいて決定される。
【００２０】
また、パルス立下り時はダイオード１５により抵抗１４には電流が流れないため、パルス立下り遅延時間ｔｆｄは抵抗１１の抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）によって、式１に基づいて決定される。
よって、抵抗１１、抵抗１４、容量Ｃを適切に選択することにより、パルス立上り遅延時間ｔｒｄと、パルス立下り遅延時間ｔｆｄを別々に調節することができる。
【００２１】
続いて、図２（ｂ）の第２の態様の遅延回路１（１０２）は、第１の態様の遅延回路１（１０１）とは逆方向にダイオード１５の向きを変えて接続することにより、パルス立上り時に電流が流れずパルス立下り時にダイオード１５の順方向に電流が流れる。このため、パルス立上り遅延時間ｔｒｄは抵抗１１の抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）によって、式１に基づいて決定される。また、パルス立下り遅延時間ｔｆｄは抵抗１１と抵抗１４の合成抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）によって、式１に基づいて決定される。このようにすることで、パルス立上り遅延時間ｔｒｄとパルス立下り遅延時間ｔｆｄを別々に調節するとともに、立上り遅延時間ｔｒｄより立下がり遅延時間ｔｆｄを早くすることも可能となる。
【００２２】
続いて、図２（ｃ）の第２の態様の遅延回路１（１０２）は、順方向接続のダイオード１５と逆方向接続のダイオード１６を並列に接続することにより、パルス立上り遅延時間ｔｒｄが抵抗１４の抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）により式１に基づいて決定され、パルス立下り遅延時間ｔｆｄが抵抗１１の抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）により式１に基づいて決定される。このように、図２（ａ）、（ｂ）の第１、第２の態様に示すような二つの抵抗の合成抵抗値が所望の値にならない場合は、図２（ｃ）のように第２のダイオード１６を追加することで、パルス立上り遅延時間ｔｒｄおよびパルス立下り遅延時間ｔｆｄを、各抵抗１１、１４の抵抗値に基づいて全く独立に調整することができる。
【００２３】
次に、図１に示す３台の電子機器をシリアル接続した信号処理装置の動作について説明する。ここでは、図１に示す構成において、第１〜第３の電子機器（２００ａ〜２００ｃ）のそれぞれの出力信号の出力タイミングを合わせる場合について説明する。図５は、図３に示す従来の遅延回路を用いた信号処理装置について、電子機器の出力パルスのタイムチャートを示す図である。
【００２４】
この場合、第１の電子機器２００ａの遅延回路１ａは、入力されたパルスが、第１の電子機器２００ａのバッファ２ａから第２の電子機器２００ｂのバッファ２ｂ、第３の電子機器２００ｃのバッファ２ｃ、及び遅延回路１ｃを経て出力されるまでの間の遅延時間に一致する必要がある。
また、第２の電子機器２００ｂの遅延回路１ｂは、入力されたパルスが第２の電子機器２００ｂのバッファ２ｂから第３の電子機器２００ｃのバッファ２ｃ、及び遅延回路１ｃを経て出力されるまでの間の遅延時間に一致する必要がある。
このため、各遅延回路１ａ〜１ｃの個々の遅延時間を異なる値に変えて、第１〜第３の電子機器２００ａ〜２００ｃからそれぞれ出力される各パルスの遅延時間が、結果的に全て一致するように調整を行う必要がある。
【００２５】
ここで、従来の遅延回路を用いて電子機器がシリアル接続された信号処理装置を構成した場合は、遅延時間を変えるためには抵抗の抵抗値、もしくはキャパシタの容量、あるいは抵抗値と容量の両方を変えることになるが、パルス立上り遅延時間ｔｒｄとパルス立下り遅延時間ｔｆｄとが依存関係にあって独立に調整することができない。このため、図５に示すように、各電子機器２００の出力パルスの遅延時間（立上り遅延時間）を一致させることができても、入力パルスと各電子機器２００の出力パルス幅が異なってしまう。
【００２６】
しかし、図２に示す遅延回路を用いて電子機器がシリアル接続された信号処理装置を構成した場合は、遅延回路１ａ〜１ｃにおいて立上りと立下りの遅延時間を各々独立に調整することで、各電子機器２００の出力パルスの立上りと立下りの遅延時間を一致させることができる。すなわち、各電子機器２００の出力パルス幅を入力パルス幅と等しくすることができる。かくして、第１〜第３の電子機器２００ａ〜２００ｃから出力されるパルスについて、遅延時間（立上り遅延時間）を一致させた上で、さらにそのパルス幅をも一致させることが可能となる。
【００２７】
なお、シリアル接続する電子機器の数は３台に限定するわけではなく、２台もしくは４台以上の多数の電子機器をシリアル接続する場合であっても、有効であることはいうまでもない。
【図面の簡単な説明】
【００２８】
【図１】この発明に係る実施の形態１による信号処理装置の構成を示す図である。
【図２】この発明に係る実施の形態１による信号処理装置に用いる遅延回路の構成を示す図である。
【図３】従来の一般的な遅延回路の構成を示す図である。
【図４】図３に示す従来の遅延回路の動作を示すタイミングチャートである。
【図５】図３に示す従来の遅延回路を用いた信号処理装置を構成する電子機器の出力パルスのタイムチャートを示した図である。
【符号の説明】
【００２９】
１ 遅延回路、２ バッファ、１１ 抵抗、１２ キャパシタ、１３ 増幅器、１４ 抵抗、１５ ダイオード、１６ ダイオード、２００ 電子機器。
【技術分野】
【０００１】
この発明は、シリアル接続した電子機器の出力タイミングを合わせるために、入力パルスを遅延させる遅延回路を有した信号処理装置に関するものである。
【背景技術】
【０００２】
従来、抵抗及びキャパシタにより構成された遅延回路が知られている（例えば、特許文献１、非特許文献１参照）。
【０００３】
【特許文献１】特開平５−２０６８０２号公報
【０００４】
【非特許文献１】田宮、川俣監修、“パルス回路の設計マニュアル”、丸善株式会社
【０００５】
図３は、従来の一般的な遅延回路の構成を示す図である。この遅延回路は、抵抗１１とキャパシタ１２と増幅器１３により構成される。図に示されるように、入力パルスは抵抗１１及びキャパシタ１２で構成される積分回路により、抵抗１１の抵抗値及びキャパシタ１２の容量によって決まる遅延時間を経て出力される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図４は図３に示す従来の遅延回路の動作を示すタイミングチャートである。図３に示す従来の遅延回路では、パルスの立上りの遅延時間ｔｒｄは、抵抗の抵抗値をＲ、キャパシタの容量をＣ、ＩＣのスレッショルド電圧をＶＴＨ＋、入力パルス振幅をＶｉｎとして、式１で与えられる。同様に、パルスの立下りの遅延時間ｔｆｄは、ＩＣのスレッショルド電圧をＶＴＨ―として、式２で与えられる。
【０００７】
【数１】
【０００８】
このとき、例えば、Ｒ＝１ＫΩ、Ｃ＝２００ｐＦ、Ｖｉｎ＝５Ｖとし、ＶＴＨ＋＝２．９Ｖ、ＶＴＨ―＝２．７ＶのＩＣを用いたとすれば、式１、式２よりｔｒｄ≒１７４ｎｓ、ｔｆｄ≒１２３ｎｓとなり、図３に示すようにｔｒｄ≠ｔｆｄとなる。これは、単に立上りと立下りの遅延時間が異なるということだけではなく、入力するパルス幅と出力されるパルス幅が異なるということを意味する。この際、パルスの立上りの遅延時間ｔｒｄとパルスの立下りの遅延時間ｔｆｄは、相互依存の関係にあって独立に調整することはできない。
【０００９】
従来の遅延回路は、入力信号のパルス幅と出力信号のパルス幅が異なり、パルス幅により信号制御を行う無線機器においては問題となる。例えば、複数の信号処理回路をシリアルに接続し、その接続順序に従い各信号処理回路に順次入力信号を印加する場合、各信号処理回路の出力段に図４の遅延回路をそれぞれ接続すれば、各信号処理回路の出力信号についてパルスの立上がり遅延時間を揃えることができる。しかし、パルスの立上がり遅延時間と立下がり遅延時間を独立に調整できない故、信号処理回路毎に遅延回路の出力信号のパルス幅がそれぞれ異なってしまい、パルス幅による信号制御を行う場合に信頼性や精度が劣化してしまうという問題がある。
【００１０】
この発明は、係る課題を解決するためになされたものであり、パルスの立上がりと立下り遅延時間を独立して調整することのできる遅延回路を備えた信号処理装置を得ることを目的とする。
【課題を解決するための手段】
【００１１】
この発明による信号処理装置は、入力される信号を順次隣の信号処理回路に伝達するようにシリアル接続された複数の信号処理回路と、第１の抵抗と、上記第１の抵抗に直列接続されたダイオードと、上記第１の抵抗とダイオードの直列回路に並列接続された第２の抵抗と、上記第１の抵抗およびダイオードと第２の抵抗の並列回路に接続され、グランドに接地されたキャパシタと、上記並列回路およびキャパシタの後段に接続された増幅器とを有して構成され、上記それぞれの信号処理回路の後段に接続された遅延回路と、を備えたものである。
【発明の効果】
【００１２】
この発明によれば、遅延回路においてパルスの立上がりと立下り遅延時間を独立して調整することのできるので、シリアル接続した複数の電子機器から出力されるパルスについて、遅延時間とパルス幅を一致させることができる。
【発明を実施するための最良の形態】
【００１３】
実施の形態１．
図１はこの発明に係る実施の形態１による信号処理装置の構成を示す図である。図において、信号処理装置は、信号処理回路である複数のバッファ２（２ａ、２ｂ、２ｃ）と、各バッファ２の信号出力段に接続された遅延回路１（１ａ、１ｂ、１ｃ）とを備えており、各バッファ２と遅延回路１とは図示しない他の構成品とともに電子機器２００を構成している。この電子機器２００は、例えばレーダ信号処理装置、画像信号処理装置や、分散処理を行う並列処理電子計算機などに利用される。図１は、３つの異なるバッファ２を有する第１〜第３の電子機器２００（２００ａ〜２００ｃ）を、シリアルに３台接続した例を示している。各バッファ２は２つの信号出力端子を有し、一方の信号出力端子に遅延回路１が接続されている。また、バッファ２の他方の信号出力端子は、別のバッファ２の入力端子に接続されており、３つのバッファ２が相互に縦続接続されている。
【００１４】
ここで、入力端子からバッファ２ａに入力される信号は、バッファ２ａに一旦格納された後、他方の信号出力端子から遅延回路１ａに入力され、遅延回路１ａにより遅延処理された後、出力信号１として外部に出力される。また、図１のバッファ２ａへの入力信号は、一方の信号出力端子から隣の接続先のバッファ２ｂに入力される。
次に、バッファ２ｂに入力される信号は、バッファ２ｂに一旦格納された後、他方の信号出力端子から遅延回路１ｂに入力され、遅延回路１ｂにより遅延処理された後、出力信号２として外部に出力される。また、図１のバッファ２ｂへの入力信号は、一方の信号出力端子から隣の接続先のバッファ２ｃに入力される。
さらに、バッファ２ｃに入力される信号は、バッファ２ｃに一旦格納された後、他方の信号出力端子から遅延回路１ｃに入力され、遅延回路１ｃにより遅延処理された後、出力信号３として外部に出力される。また、図１のバッファ２ｃへの入力信号は、一方の信号出力端子から隣の接続先のバッファ２ｃに入力される。
【００１５】
次に、この発明に係る実施の形態１による遅延回路１の構成について説明する。
図２は実施の形態１による遅延回路１の構成を示す図である。図において、図２（ａ）はダイオードを順方向に接続した第１態様の遅延回路１の構成を示し、図２（ｂ）はダイオードを逆方向に接続した第２態様の遅延回路１の構成を示し、図２（ｃ）はダイオードを順方向と逆方向に並列接続した第３態様の遅延回路１の構成を示す。
【００１６】
図２（ａ）において、第１の態様の遅延回路１（１０１）は、抵抗１１と、キャパシタ１２と、増幅器１３と、抵抗１４と、ダイオード１５を備え、抵抗１１に対して並列に第２の抵抗１４、及びダイオード１５を装荷している。増幅器１３は例えばオペアンプにより構成される。抵抗１４とダイオード１５は直列に接続され、この直列回路と抵抗１１とが並列に接続されて並列回路２０ａを構成している。さらに、この並列回路２０ａが、キャパシタ１２における一方の電極端子と遅延回路１（１０１）の入力端子との間に接続されている。キャパシタ１２における他方の電極端子はグランドに接続され、接地されている。また、キャパシタ１２の一方の電極および並列回路２０ａは増幅器１３の入力段に接続されている。増幅器１３の出力段は遅延回路１（１０１）の出力端子に接続される。ダイオード１５は、アノードが入力端子側に接続され、カソードが出力端子側に接続されるように、増幅器１３に対して順方向接続されている。
【００１７】
図２（ｂ）において、第２の態様の遅延回路１（１０２）は、抵抗１１と、キャパシタ１２と、増幅器１３と、抵抗１４と、ダイオード１５を備え、抵抗１１に対して並列に第２の抵抗１４、及びダイオード１５を装荷している。抵抗１４とダイオード１５は直列に接続され、この直列回路と抵抗１１とが並列に接続されて並列回路２０ｂを構成している。さらに、この並列回路２０ｂが、キャパシタ１２における一方の電極端子と遅延回路１（１０２）の入力端子との間に接続されている。キャパシタ１２における他方の電極端子はグランドに接続され、接地されている。また、キャパシタ１２の一方の電極および並列回路２０ｂは増幅器１３の入力段に接続されている。増幅器１３の出力段は遅延回路１（１０２）の出力端子に接続される。ダイオード１５は、アノードが出力端子側に接続され、カソードが入力端子側に接続されるように、増幅器１３に対して逆方向接続されている。
【００１８】
図２（ｃ）において、第３の態様の遅延回路１（１０３）は、抵抗１１と、キャパシタ１２と、増幅器１３と、抵抗１４と、ダイオード１５、１６を備えている。抵抗１１とダイオード１６の直列回路と抵抗１４とダイオード１５の直列回路とは、並列に接続されて並列回路２０ｃを構成している。さらに、この並列回路２０ｃが、キャパシタ１２における一方の電極端子と遅延回路１（１０３）の入力端子との間に接続されている。キャパシタ１２における他方の電極端子はグランドに接続され、接地されている。また、キャパシタ１２の一方の電極および並列回路２０ｃは増幅器１３の入力段に接続されている。増幅器１３の出力段は遅延回路１（１０３）の出力端子に接続される。ダイオード１５は、アノードが入力端子側に接続され、カソードが出力端子側に接続されるように、増幅器１３に対して順方向接続されている。ダイオード１６は、アノードが出力端子側に接続され、カソードが入力端子側に接続されるように、増幅器１３に対して逆方向接続されている。
【００１９】
次に、遅延回路１の動作について、第１乃至第３の態様毎に、順に説明する。
図２（ａ）の第１の態様の遅延回路１（１０１）は、パルス立上り時にダイオード１５の順方向に電流が流れる。このため、パルス立上り遅延時間ｔｒｄは抵抗１１と抵抗１４の合成抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）によって、式１に基づいて決定される。
【００２０】
また、パルス立下り時はダイオード１５により抵抗１４には電流が流れないため、パルス立下り遅延時間ｔｆｄは抵抗１１の抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）によって、式１に基づいて決定される。
よって、抵抗１１、抵抗１４、容量Ｃを適切に選択することにより、パルス立上り遅延時間ｔｒｄと、パルス立下り遅延時間ｔｆｄを別々に調節することができる。
【００２１】
続いて、図２（ｂ）の第２の態様の遅延回路１（１０２）は、第１の態様の遅延回路１（１０１）とは逆方向にダイオード１５の向きを変えて接続することにより、パルス立上り時に電流が流れずパルス立下り時にダイオード１５の順方向に電流が流れる。このため、パルス立上り遅延時間ｔｒｄは抵抗１１の抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）によって、式１に基づいて決定される。また、パルス立下り遅延時間ｔｆｄは抵抗１１と抵抗１４の合成抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）によって、式１に基づいて決定される。このようにすることで、パルス立上り遅延時間ｔｒｄとパルス立下り遅延時間ｔｆｄを別々に調節するとともに、立上り遅延時間ｔｒｄより立下がり遅延時間ｔｆｄを早くすることも可能となる。
【００２２】
続いて、図２（ｃ）の第２の態様の遅延回路１（１０２）は、順方向接続のダイオード１５と逆方向接続のダイオード１６を並列に接続することにより、パルス立上り遅延時間ｔｒｄが抵抗１４の抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）により式１に基づいて決定され、パルス立下り遅延時間ｔｆｄが抵抗１１の抵抗値（Ｒ）とキャパシタ１２の容量（Ｃ）により式１に基づいて決定される。このように、図２（ａ）、（ｂ）の第１、第２の態様に示すような二つの抵抗の合成抵抗値が所望の値にならない場合は、図２（ｃ）のように第２のダイオード１６を追加することで、パルス立上り遅延時間ｔｒｄおよびパルス立下り遅延時間ｔｆｄを、各抵抗１１、１４の抵抗値に基づいて全く独立に調整することができる。
【００２３】
次に、図１に示す３台の電子機器をシリアル接続した信号処理装置の動作について説明する。ここでは、図１に示す構成において、第１〜第３の電子機器（２００ａ〜２００ｃ）のそれぞれの出力信号の出力タイミングを合わせる場合について説明する。図５は、図３に示す従来の遅延回路を用いた信号処理装置について、電子機器の出力パルスのタイムチャートを示す図である。
【００２４】
この場合、第１の電子機器２００ａの遅延回路１ａは、入力されたパルスが、第１の電子機器２００ａのバッファ２ａから第２の電子機器２００ｂのバッファ２ｂ、第３の電子機器２００ｃのバッファ２ｃ、及び遅延回路１ｃを経て出力されるまでの間の遅延時間に一致する必要がある。
また、第２の電子機器２００ｂの遅延回路１ｂは、入力されたパルスが第２の電子機器２００ｂのバッファ２ｂから第３の電子機器２００ｃのバッファ２ｃ、及び遅延回路１ｃを経て出力されるまでの間の遅延時間に一致する必要がある。
このため、各遅延回路１ａ〜１ｃの個々の遅延時間を異なる値に変えて、第１〜第３の電子機器２００ａ〜２００ｃからそれぞれ出力される各パルスの遅延時間が、結果的に全て一致するように調整を行う必要がある。
【００２５】
ここで、従来の遅延回路を用いて電子機器がシリアル接続された信号処理装置を構成した場合は、遅延時間を変えるためには抵抗の抵抗値、もしくはキャパシタの容量、あるいは抵抗値と容量の両方を変えることになるが、パルス立上り遅延時間ｔｒｄとパルス立下り遅延時間ｔｆｄとが依存関係にあって独立に調整することができない。このため、図５に示すように、各電子機器２００の出力パルスの遅延時間（立上り遅延時間）を一致させることができても、入力パルスと各電子機器２００の出力パルス幅が異なってしまう。
【００２６】
しかし、図２に示す遅延回路を用いて電子機器がシリアル接続された信号処理装置を構成した場合は、遅延回路１ａ〜１ｃにおいて立上りと立下りの遅延時間を各々独立に調整することで、各電子機器２００の出力パルスの立上りと立下りの遅延時間を一致させることができる。すなわち、各電子機器２００の出力パルス幅を入力パルス幅と等しくすることができる。かくして、第１〜第３の電子機器２００ａ〜２００ｃから出力されるパルスについて、遅延時間（立上り遅延時間）を一致させた上で、さらにそのパルス幅をも一致させることが可能となる。
【００２７】
なお、シリアル接続する電子機器の数は３台に限定するわけではなく、２台もしくは４台以上の多数の電子機器をシリアル接続する場合であっても、有効であることはいうまでもない。
【図面の簡単な説明】
【００２８】
【図１】この発明に係る実施の形態１による信号処理装置の構成を示す図である。
【図２】この発明に係る実施の形態１による信号処理装置に用いる遅延回路の構成を示す図である。
【図３】従来の一般的な遅延回路の構成を示す図である。
【図４】図３に示す従来の遅延回路の動作を示すタイミングチャートである。
【図５】図３に示す従来の遅延回路を用いた信号処理装置を構成する電子機器の出力パルスのタイムチャートを示した図である。
【符号の説明】
【００２９】
１ 遅延回路、２ バッファ、１１ 抵抗、１２ キャパシタ、１３ 増幅器、１４ 抵抗、１５ ダイオード、１６ ダイオード、２００ 電子機器。
【特許請求の範囲】
【請求項１】
入力される信号を順次隣の信号処理回路に伝達するようにシリアル接続された複数の信号処理回路と、
第１の抵抗と、上記第１の抵抗に直列接続されたダイオードと、上記第１の抵抗とダイオードの直列回路に並列接続された第２の抵抗と、上記第１の抵抗およびダイオードと第２の抵抗の並列回路に接続され、グランドに接地されたキャパシタと、上記並列回路およびキャパシタの後段に接続された増幅器とを有して構成され、上記それぞれの信号処理回路の後段に接続された遅延回路と、
を備えた信号処理装置。
【請求項２】
上記並列回路は、アノードが互いに逆方向となるように並列接続された第１、第２のダイオードを有したことを特徴とする請求項１記載の信号処理装置。
【請求項１】
入力される信号を順次隣の信号処理回路に伝達するようにシリアル接続された複数の信号処理回路と、
第１の抵抗と、上記第１の抵抗に直列接続されたダイオードと、上記第１の抵抗とダイオードの直列回路に並列接続された第２の抵抗と、上記第１の抵抗およびダイオードと第２の抵抗の並列回路に接続され、グランドに接地されたキャパシタと、上記並列回路およびキャパシタの後段に接続された増幅器とを有して構成され、上記それぞれの信号処理回路の後段に接続された遅延回路と、
を備えた信号処理装置。
【請求項２】
上記並列回路は、アノードが互いに逆方向となるように並列接続された第１、第２のダイオードを有したことを特徴とする請求項１記載の信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−３４７７２（Ｐ２０１０−３４７７２Ａ）
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９３５９５（Ｐ２００８−１９３５９５）
【出願日】平成２０年７月２８日（２００８．７．２８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願日】平成２０年７月２８日（２００８．７．２８）
【出願人】（０００００６０１３）三菱電機株式会社 (33,312)
【Ｆターム（参考）】
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