半導体チップ、その製造方法およびその用途

【課題】リーク電流が少なく信頼性の高い半導体装置を与える半導体チップおよびその製造方法を提供すること。
【解決手段】メモリ部と周辺回路部とを備えた半導体チップであって、
前記メモリ部および前記周辺回路部は、前記半導体チップの主表面部に形成され、
前記周辺回路部が形成された前記主表面部の一部であって、各前記メモリ部に隣接する所定部を通る前記半導体チップ断面の厚みは、前記半導体チップの表面に対する法線方向を基準として、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みと略等しく、
かつ、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みは、同法線方向を基準として各前記メモリ部に隣接する所定部を除く前記周辺回路部が形成された前記主表面部を通る前記半導体チップ断面の厚みに対して大きいことを特徴とする半導体チップおよびその製造方法。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ部と周辺回路部とを備えた半導体チップ、その製造方法およびその用途に関する。
【背景技術】
【０００２】
近年の電子機器類の小型軽量化に伴い、半導体装置の形状はより小さく、より薄いものが求められている。この様な半導体装置の形状の変化に伴い、前記半導体装置に搭載される半導体チップもより薄いものが要求されてきている。
半導体チップの厚みが薄くなればなるほど、半導体チップに動作不良が発生しやすくなる傾向がある。このことから、信頼性の高い薄型半導体チップの製造方法やその製造方法により得られた薄型半導体チップが提案されている（特許文献１）。
【特許文献１】特開２００１−３１３３５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、半導体チップを製造する段階において信頼性の高い半導体チップが得られたとしても、半導体チップを製造した後の段階、すなわち実際にその半導体チップを実装した半導体装置を製造した以降の段階において、その半導体装置にリーク電流が多くなる等、前記半導体装置の信頼性が低下するという問題があった。
本発明の目的は、リーク電流が少なく信頼性の高い半導体装置を与える半導体チップおよびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
本発明者は上記課題を解決するため鋭意検討した結果、メモリ部と周辺回路部を備えた半導体チップであって、前記半導体チップのメモリ部の厚みが、周辺回路部の厚みに比べて厚い半導体チップが、リーク電流が少なく信頼性の高い半導体装置を与えることを見出し、本発明を完成するに至った。
【０００５】
すなわち本発明は、
［１］メモリ部と周辺回路部とを備えた半導体チップであって、
前記メモリ部および前記周辺回路部は、前記半導体チップの主表面部に形成され、
前記周辺回路部が形成された前記主表面部の一部であって各前記メモリ部に隣接する所定部を通る前記半導体チップ断面の厚みは、前記半導体チップの表面に対する法線方向を基準として、各前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みと略等しく、
かつ、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みは、同法線方向を基準として各前記メモリ部に隣接する所定部を除く前記周辺回路部が形成された前記主表面部を通る前記半導体チップ断面の厚みに対して大きいことを特徴とする半導体チップを提供するものであり、
［２］前記半導体チップの裏面に平坦部と溝部とを備え、
前記半導体チップ表面に対する法線方向を基準として、前記平坦部は、前記メモリ部および前記所定部の、前記裏面に対する投影面に対応する位置に設けられ、
前記溝部は、前記所定部を除く前記周辺回路部の、前記裏面に対する投影面に対応する位置に設けられ、
前記平坦部に対する前記溝部の深さは、前記半導体チップ表面に対する法線方向を基準として、前記半導体チップ表面から前記半導体チップ裏面の前記平坦部までの長さの５〜６０％の範囲であることを特徴とする上記［１］に記載の半導体チップを提供するものであり、
［３］（１）半導体ウエハの主表面部にメモリ部と周辺回路部とを所定の位置に形成する工程と、
（２）前記半導体ウエハの裏面を研削する工程と、
（３）前記周辺回路部が形成された前記主表面部の一部であって、前記メモリ部が形成された前記主表面部に隣接する所定部と、前記メモリ部との、前記半導体ウエハ裏面に対する投影面に対応する位置に平坦部を設け、
前記所定部を除く前記周辺回路部の、前記裏面に対する投影面に対応する位置に溝部を設ける工程と、
（４）前記半導体ウエハをダイシングする工程と、
を含むことを特徴とする上記［１］または［２］に記載の半導体チップの製造方法を提供するものであり、
［４］前記溝部は、前記半導体ウエハ裏面を研削する工程およびレジスト法による工程からなる群より選ばれる少なくとも一つの工程により設けられることを特徴とする上記［３］に記載の半導体チップの製造方法を提供するものであり、
［５］（１）半導体ウエハの裏面に平坦部と溝部とを前記裏面の所定の位置に設ける工程と、
（２）前記平坦部と前記溝部との上に酸化保護膜層を設ける工程と、
（３）前記酸化膜保護膜層の上に、さらに半導体基板を貼着する工程と、
（４）前記半導体ウエハの主表面部にメモリ部を設ける工程であって、
前記平坦部に対する法線方向を基準として、前記半導体ウエハの表面に対する、前記平坦部の投影面に対応する位置に、前記メモリ部を設ける工程と、
（５）前記半導体ウエハの主表面部に周辺回路部を設ける工程であって、
前記前記平坦部に対する法線方向を基準として、前記半導体ウエハの表面に対する、前記溝部の投影面に対応する位置に、前記周辺回路部を設ける工程と、
（６）上記工程（４）および（５）の後に、工程（３）により貼着した半導体基板および工程（２）により設けた酸化保護膜を除去する工程と、
を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法を提供するものであり、
［６］上記［１］または［２］のいずれかに記載の半導体チップを備えた半導体装置を提供するものである。
【発明の効果】
【０００６】
本発明によれば、薄型であってもリーク電流が少なく信頼性の高い半導体装置を与える半導体チップおよびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下に、本発明を実施するための最良の形態について、図面を参照して具体的かつ詳細に説明する。
まず、本発明の半導体チップについて説明する。
図１は、本発明の半導体チップの一実施態様を例示したものである。
本発明の半導体チップ１は、メモリ部２と周辺回路部３とを備えることが必要である。
【０００８】
前記半導体チップ１は通常半導体ウエハから得られるものであるが、かかる半導体ウエハの種類は特に限定されるものではなく、例えば、シリコンウエハ、ガリウムヒ素ウエハ、窒化ガリウムウエハ等、通常半導体ウエハとして使用されているものであればいかなるものであっても本発明に使用することができる。
【０００９】
前記メモリ部２の構造は特に限定されるものではなく、記憶機能、記憶回路を有するものであればいかなる態様のものであっても本発明に使用することができる。
【００１０】
また、前記周辺回路部３の構造は特に限定されるものではなく、従来から一般的に使用されている機能、構成を有するものであればいかなる態様のものであっても本発明に使用することができる。
【００１１】
次に図２は、図１における半導体チップ１を一点破線ｘ−ｘ方向に切断した、前記半導体チップ１の模式断面平面図を示したものである。
前記メモリ部２および前記周辺回路部３は、前記半導体チップの主表面部７に形成されていることが必要である。
ここで前記主表面部７とは、前記半導体チップ１の表面に対する法線を基準として、図２に例示される通り、前記表面から半導体チップ１内部までの領域の部分を示す。前記メモリ部２および前記周辺回路部３は、前記主表面部７に形成されている。
【００１２】
次に本発明の半導体チップ１は、前記メモリ部２に対応する前記半導体チップ断面の厚みと前記周辺回路部３のうち所定部４に対応する前記半導体チップ断面の厚みが略等しいことが必要である。
また前記所定部４は、図２に例示される様に、前記周辺回路部３が形成された前記主表面部７の一部であることと、各前記メモリ部２に隣接することが必要である。
ここで前記所定部４とは、図２の場合により説明すれば、前記主表面部７に形成された前記周辺回路部３のうち、各前記メモリ部に隣接する部位であって、図２における一点破線ｃおよびｄにより囲まれた各領域を意味する。
【００１３】
前記メモリ部２に対応する前記半導体チップ断面の厚みとは、前記半導体チップの表面に対する法線方向を基準として、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みを示す。図２の場合には、一点破線ａが前記半導体チップ１の断面を横切る長さＬ_１が前記厚みに対応する。
【００１４】
また、前記周辺回路部２のうち所定部４に対応する前記半導体チップ１断面の厚みとは、前記周辺回路部３が形成された前記主表面部７の一部であって、各前記メモリ部２に隣接する所定部４を通る前記半導体チップ１断面の厚みを示す。図２の場合には、一点鎖線ｃが半導体チップの断面を横切る長さＬ_２が前記厚みに対応する。
【００１５】
次に本発明の半導体チップ１は、前記メモリ部２に対応する前記半導体チップ断面の厚みＬ_１と前記所定部４に対応する前記チップ断面の厚みＬ_２とが、前記周辺回路部３のうち前記所定部４を除く部分に対応する前記半導体チップ１断面の厚みに対して大きいことが必要である。
【００１６】
前記周辺回路部３のうち前記所定部４を除く部分に対応する前記半導体チップ１断面の厚みとは、同法線方向を基準として各前記メモリ部２に隣接する所定部４を除く前記周辺回路部３が形成された前記主表面部を通る前記半導体チップ１断面の厚みを示す。
図２の場合には、一点鎖線ｂが半導体チップの断面を横切る長さＬ_３が前記厚みに対応する。
【００１７】
本発明の半導体チップの断面形状は、上述の通り、Ｌ_１およびＬ_２が略等しく、Ｌ_１およびＬ_２がそれぞれＬ_３よりも大きいものであるから、前記断面形状の実施態様としては、例えば、図３に例示される様に、半導体チップ裏面に溝部６を設けたもの、図４に例示される様に、Ｕ字状の溝部８を設けたものが挙げられる。また、これらに加えて図５に例示される様に、平坦部５にディンプル状の溝部９を設けたもの、図６に例示される様に、平坦部５に凹部１０を設けたもの等の変形例も挙げることができる。
中でも本発明の半導体チップは、その裏面に平坦部５と溝部６とを備えたものが好ましい。
【００１８】
この様な半導体チップ１としては、例えば、図２に示す通り、前記半導体チップ表面に対する法線方向を基準として、前記平坦部５は、前記メモリ部２および前記所定部４の、前記裏面に対する投影面に対応する位置に設けられ、
前記溝部６は、前記所定部４を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられたもの等を挙げることができる。
【００１９】
また前記平坦部５の角は、図７に例示される通り、面取りされているものが好ましい。この様な面取り構造は、例えば、ポリッシュ処理、ドライエッチング処理、ウエットエッチング処理等を施すことにより形成することができる。
【００２０】
前記平坦部５に対する前記溝部６の深さＬ_４は、前記半導体チップ表面に対する法線方向を基準として、前記半導体チップ表面から前記半導体チップ裏面の前記平坦部までの長さの５〜６０％の範囲であることが好ましく、１０〜５０％の範囲であればさらに好ましい。
前記長さが５％に満たない場合および前記長さが６０％を超えた場合には、本発明の半導体チップを備えた半導体装置の信頼性が低下する。
【００２１】
また前記所定部４の幅Ｌ_５は、通常前記溝部の深さＬ_４に対して１０〜１００％の範囲であるが、その値は、前記Ｌ_３に対して７０％以上の範囲にあれば、本発明の半導体チップを備えた半導体装置の信頼性が高まることからさらに好ましい。
ここで前記所定部４の幅Ｌ_５とは、図２の場合に例示される通り、一点破線ｃとｄとの最短距離をいう。
【００２２】
次に本発明の半導体チップの製造方法について説明する。
本発明の半導体チップを製造するためには、例えば、図８〜図１１に示す通り、まず半導体ウエハ１１の主表面部に前記メモリ部２と前記周辺回路部３とを所定の位置に形成する工程が必要である。
前記メモリ部２と前記周辺回路部３とを形成する方法に限定はなく、通常実施される方法に従って実施することができる。
【００２３】
また、本発明の半導体チップを製造するためには、前記半導体ウエハ１１の裏面を研削する工程が必要である。また必要に応じて、前記研削後、ポリッシュ仕上げを実施してもよい。前記研削、ポリッシュ仕上げ工程に特に限定はなく、通常実施される方法に従って実施することができる。
【００２４】
次に、本発明の半導体チップを製造するためには、前記半導体ウエハ裏面に平坦部と溝部を設ける工程が必要である。
かかる平坦部は、例えば図１１に示される様に、前記周辺回路部３が形成された前記主表面部の一部であって、各前記メモリ部２が隣接する所定部と、前記メモリ部２との、前記半導体ウエハ裏面に対する投影面に対応する位置に設けられる。
【００２５】
また、前記溝部６は、前記所定部を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられる。
かかる平坦部と溝部との構造とを設ける工程の一態様としては、例えば、図９に例示される様に、前記半導体ウエハ１１の裏面上にレジストマスク１２を形成することにより前記裏面の所定部をマスクしておき、図１０に例示される様に、ドライエッチング、ウエットエッチング等のエッチング処理等により溝部６を形成し、続いて図１１に例示される様に前記レジストマスク１２を除去する方法等を挙げることができる。前記ウエットエッチング法、ドライエッチング法等の条件に特に限定はなく、通常、半導体ウエハの製造工程にて実施されている方法により実施することができる。
【００２６】
続いて、前記半導体ウエハをダイシングすることにより本発明の半導体チップを得ることができる。
ダイシングの方法に特に限定はなく、いかなる方法によっても実施することができる。以下の場合も同様である。
【００２７】
前記平坦部と溝部との構造とを設ける工程の別の一態様としては、例えば、具体的には図１２に例示される前記半導体ウエハ１１の裏面上に、図１３に例示される回転研磨装置１３等を用いて前記溝部６を設ける工程を挙げることができる。
【００２８】
図１４は、前記回転研磨装置１３により前記平坦部と溝部との構造を設けた後の前記半導体ウエハ１１裏面を例示する部分拡大図である。図１４に例示される異なる幅の溝部は、前記回転研磨装置１３に装着する回転刃の厚みを替えることにより設けることができる。
前記回転研磨装置１３により前記平坦部と溝部とを設けた後、例えば、図１４の前記半導体ウエハの一点破線の部分をダイシングすることにより本発明の半導体チップを得ることができる。
【００２９】
前記平坦部と溝部との構造とを設ける工程の別の一態様としては、例えば、具体的には、あらかじめ前記平坦部と前記溝部とを組立工程用半導体ウエハの内部に作り込んでおく方法を挙げることができる。前記平坦部と前記溝部とを組立工程用半導体ウエハの内部に作り込むための工程について次に説明する。
【００３０】
前記平坦部と溝部との構造とを設ける工程の一態様としては、図１５に例示される様に、まず前記半導体ウエハ１１の裏面に平坦部５と溝部６とを前記裏面の所定の位置に設ける工程が必要である。前記半導体ウエハ１１の裏面に平坦部５と溝部６とを設ける方法としては、例えば、先に説明したエッチング法、前記回転研磨装置を使用する方法等を挙げることができる。
【００３１】
次に、図１６に例示される様に、前記平坦部５と前記溝部６との上に酸化保護膜層１４を設ける工程が必要である。
前記酸化保護膜層１４を設ける方法に限定はなく、例えば、前記半導体ウエハを構成する原料ガスと水蒸気ガス等とを高温にて反応させる等の方法を挙げることができる。
【００３２】
次に、前記酸化保護膜層１４の上に、さらに半導体基板１５を貼着する工程が必要である。
前記貼着工程前に、適宜前記酸化保護膜層１４に対しポリッシュ仕上げを実施してもよい。
前記貼着工程としては、例えば、前記半導体ウエハがシリコンよりなる場合であれば、１１００℃程度の熱処理を行なうことにより前記酸化保護膜層１４上に、前記半導体基板１５とを貼着して、組立工程用半導体ウエハ１６を得ることができる。前記貼着工程の条件は半導体ウエハを構成する材料の性質に応じて適宜選択することができる。
【００３３】
続いて、図１８に例示される様に前記組立工程用半導体ウエハ１６のうち、前記半導体ウエハ１１の表面に相当する側の主表面部７に、前記メモリ部２と前記周辺回路部３とを形成することが必要である。
前記メモリ部２と前記周辺回路部３とを形成する工程に特に限定はなく、通常実施される方法に従って実施することができる。
【００３４】
前記メモリ部２は、前記平坦部５に対する法線方向を基準として、前記半導体ウエハ１１の表面に対する、前記平坦部５の投影面に対応する位置に設けられる。
また、前記周辺回路部３は、同法線方向を基準として、前記半導体ウエハ１１の表面に対する、前記溝部６の投影面に対応する位置に設けられる。
【００３５】
次に、前記メモリ部および前記周辺回路部が形成された組立工程用半導体ウエハ１６の半導体基板１５を研削工程等により除去し、さらに前記酸化保護膜層１４をフッ酸等の薬品等により除去することができる。
なお、本発明の半導体チップには、前記酸化保護膜層１４が、図１９に示す通り、前記半導体チップ裏面に形成された溝部６中に残された状態のものが含まれる。
【００３６】
続いて、図２０に例示される半導体ウエハ１１に対してダイシングする工程を行うことにより、本発明の半導体チップを得ることができる。
【００３７】
本発明の半導体チップの厚さは、通常３０〜１５００μｍの範囲であるが、５０〜３００μｍの範囲であれば好ましく、６０〜１５０μｍの範囲であればより好ましく、７０〜１２０μｍの範囲であればさらに好ましい。
【００３８】
前記半導体チップを用いて、ＢＧＡ、ＴＣＰ、ＴＳＯＰ、ＴＱＦＰ等の各種半導体装置を製造することができる。
図２１および２２はＢＧＡの模式断面図を一例として示したものである。なおここではボンディングワイヤー等の電気的配線については特に図示していない。
本発明の半導体チップを用いて得られる半導体装置としては、図２１に示す様に、半導体装置に一つの本発明の半導体チップを含む場合に限定されず、例えば、図２２に例示される様に、二以上の本発明の半導体チップを含む半導体装置の他、本発明の半導体チップに加えて、他の半導体チップを積層したタイプの半導体装置等を挙げることができる。
【００３９】
［作用］
本発明の半導体チップによれば、半導体装置から前記半導体チップに対して応力が掛けられた場合であっても、前記半導体チップの厚みの薄い周辺回路部分において応力が吸収されるため、前記半導体チップに設けられたメモリ部に対する応力が緩和される。これにより前記メモリ部における半導体内部の結晶歪み等に起因するリーク電流の発生を抑えることができ、信頼性の高い半導体装置を提供することができる。
【実施例１】
【００４０】
以下、添付した図面に基づき、本発明の第一の実施例について説明する。
図２３は、本発明の半導体チップ１を備えたＢＧＡタイプの半導体装置の模式断面図を示したものである。
前記半導体チップ１の主表面部には、メモリ部２と周辺回路部３とが設けられている。
【００４１】
また、前記半導体チップ１の裏面には、前記半導体チップ表面に対する法線方向を基準として、平坦部５が、前記周辺回路部３の所定部および前記メモリ部２の、前記裏面に対する投影面に対応する位置に設けられている。
【００４２】
さらに前記半導体チップ１の裏面には、同法線方向を基準として、前記溝部６が、前記所定部を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられている。
【００４３】
前記半導体チップ１の裏面は接着テープ１７によりＢＧＡ基板１８に貼着されている。また、ＢＧＡ基板１８には半田ボール１９が設けられている。前記半導体チップ１、ＢＧＡ基板１８、半田ボール１９等には金線、リードフレーム等により電気的な配線が適宜設けられている（図示せず。）。
【００４４】
前記半導体チップ１表面から、前記半導体チップ裏面に設けられた平坦部５までの距離ｔを基準とした前記溝部の深さの割合と、得られたＢＧＡタイプの半導体装置の標準的な性能試験における、リーク電流に関する不良発生率との関係は図２６に示す通りである。
【００４５】
以上、半導体チップ１を接着テープ１７により貼着した場合、前記溝部６の深さが、前記距離ｔに対して１０〜３０％の範囲内にある場合には、不良発生率が３％未満のＢＧＡタイプの半導体装置を得ることができる。
【実施例２】
【００４６】
次に、添付した図面に基づき、本発明の第二の実施例について説明する。
図２４は、本発明の半導体チップ１を備えたμＢＧＡタイプの半導体装置の模式断面図を示したものである。
前記半導体チップ１の主表面部には、メモリ部２と周辺回路部３が設けられている。
【００４７】
また、前記半導体チップ１の裏面には、前記半導体チップ表面に対する法線方向を基準として、平坦部５が、前記周辺回路部３の所定部および前記メモリ部２の、前記裏面に対する投影面に対応する位置に設けられている。
【００４８】
さらに前記半導体チップ１の裏面には、同法線方向を基準として、前記溝部６が、前記所定部を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられている。
【００４９】
前記半導体チップ１の表面の一部は接着テープ１７によりＢＧＡ基板１８に貼着され、前記半導体チップ１の裏面の残りの部分は半導体封止用樹脂２０と接着している。
【００５０】
また、ＢＧＡ基板１８には半田ボール１９が設けられている。前記半導体チップ１、ＢＧＡ基板１８、半田ボール１９等は金線、リードフレーム等により電気的な配線が適宜設けられている（図示せず。）。さらに、前記半導体チップ１はその周囲を半導体封止用樹脂２０により封止されている
前記半導体チップ１表面から、前記半導体チップ裏面に設けられた平坦部５までの距離ｔを基準とした前記溝部の深さの割合と、得られたμＢＧＡタイプの半導体装置の標準的な性能試験における、リーク電流に関する不良発生率との関係は図２７に示す通りである。
【００５１】
以上、半導体チップ１を封止した場合、前記溝部６の深さが、前記距離ｔに対して１０〜４０％の範囲内にある場合には、不良発生率が３％未満のμＢＧＡタイプの半導体装置を得ることができる。
【実施例３】
【００５２】
次に、添付した図面に基づき、本発明の第三の実施例について説明する。
図２５は、本発明の半導体チップ１を備えたＴＣＰタイプの半導体装置の模式断面図を示したものである。
前記半導体チップ１の主表面部には、メモリ部２と周辺回路部３が設けられている。
【００５３】
また、前記半導体チップ１の裏面には、前記半導体チップ表面に対する法線方向を基準として、平坦部５が、前記周辺回路部３の所定部および前記メモリ部２の、前記裏面に対する投影面に対応する位置に設けられている。
【００５４】
さらに前記半導体チップ１の裏面には、同法線方向を基準として、前記溝部６が、前記所定部を除く前記周辺回路部３の、前記裏面に対する投影面に対応する位置に設けられている。
【００５５】
前記半導体チップ１の表面の一部は接着テープ１７によりリードフレーム２２に貼着され、前記半導体チップ１の裏面の残りの部分は接着用樹脂２１により接着されている。
【００５６】
また、前記半導体チップ１は金線、リードフレーム等により電気的な配線が適宜設けられている（図示せず。）。
【００５７】
前記半導体チップ１表面から、前記半導体チップ裏面に設けられた平坦部５までの距離ｔを基準とした前記溝部の深さの割合と、得られたＴＣＰタイプの半導体装置の標準的な性能試験における、リーク電流に関する不良発生率との関係は図２８に示す通りである。
【００５８】
以上、半導体チップ１の裏面になにも接触させなかった場合、前記溝部６の深さが、前記距離ｔに対して１０〜５０％の範囲内にある場合には、不良発生率が３％未満のＴＣＰタイプの半導体装置を得ることができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体チップの模式平面図。
【図２】図１の半導体チップを一点破線ｘ−ｘにて切断した、本発明の半導体チップの模式正面断面図。
【図３】図１の半導体チップを一点破線ｙ−ｙにて切断した、本発明の半導体チップの模式側面断面図。
【図４】本発明の一変形例を示す半導体チップの模式正面断面図。
【図５】本発明の一変形例を示す半導体チップの模式正面断面図。
【図６】本発明の一変形例を示す半導体チップの模式正面断面図。
【図７】本発明の半導体チップの平坦部の角を面取りしたことを示す模式正面断面図。
【図８】本発明の半導体チップの製造方法を説明する一連の工程断面図。
【図９】本発明の半導体チップの製造方法を説明する一連の工程断面図。
【図１０】本発明の半導体チップの製造方法を説明する一連の工程断面図。
【図１１】本発明の半導体チップの製造方法を説明する一連の工程断面図。
【図１２】加工前の半導体ウエハの裏面を示す模式斜視図。
【図１３】半導体ウエハの裏面に溝部を形成する工程を示す模式斜視図。
【図１４】半導体ウエハの裏面に形成された平坦部を示す模式斜視図。
【図１５】本発明の半導体チップの製造方法を説明する一連の工程断面図。
【図１６】本発明の半導体チップの製造方法を説明する一連の工程断面図。
【図１７】本発明の半導体チップの製造方法を説明する一連の工程断面図。
【図１８】本発明の半導体チップの製造方法を説明する一連の工程断面図。
【図１９】本発明の半導体チップの製造方法を説明する一連の工程断面図。
【図２０】本発明の半導体チップの製造方法を説明する一連の工程断面図。
【図２１】本発明の半導体チップを備えた半導体装置の一実施態様を示す模式正面断面図。
【図２２】本発明の半導体チップを備えた半導体装置の一実施態様を示す模式正面断面図。
【図２３】本発明の実施例１を示すＢＧＡの模式正面断面図。
【図２４】本発明の実施例２を示すμＢＧＡの模式正面断面図。
【図２５】本発明の実施例３を示すＴＣＰの模式正面断面図。
【図２６】本発明の実施例１の、溝部の深さと不良発生率との関係を示すグラフ。
【図２７】本発明の実施例２の、溝部の深さと不良発生率との関係を示すグラフ。
【図２８】本発明の実施例３の、溝部の深さと不良発生率との関係を示すグラフ。
【符号の説明】
【００６０】
１、１ａ、１ｂ半導体チップ
２メモリ部
３周辺回路部
４所定部
５平坦部
６溝部
７主表面部
８Ｕ字状の溝部
９ディンプル状の溝部
１０凹部
１１シリコンウエハ
１２レジストマスク
１３回転研磨装置
１４酸化保護膜層
１５半導体基板
１６組立工程用半導体ウエハ
１７接着テープ
１８ＢＧＡ基板
１９半田ボール
２０半導体封止用樹脂
２１接着用樹脂
２２リードフレーム

【特許請求の範囲】
【請求項１】
メモリ部と周辺回路部とを備えた半導体チップであって、
前記メモリ部および前記周辺回路部は、前記半導体チップの主表面部に形成され、
前記周辺回路部が形成された前記主表面部の一部であって各前記メモリ部に隣接する所定部を通る前記半導体チップ断面の厚みは、前記半導体チップの表面に対する法線方向を基準として、各前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みと略等しく、
かつ、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みは、同法線方向を基準として各前記メモリ部に隣接する所定部を除く前記周辺回路部が形成された前記主表面部を通る前記半導体チップ断面の厚みに対して大きいことを特徴とする半導体チップ。
【請求項２】
前記半導体チップの裏面に平坦部と溝部とを備え、
前記半導体チップ表面に対する法線方向を基準として、前記平坦部は、前記メモリ部および前記所定部の、前記裏面に対する投影面に対応する位置に設けられ、
前記溝部は、前記所定部を除く前記周辺回路部の、前記裏面に対する投影面に対応する位置に設けられ、
前記平坦部に対する前記溝部の深さは、前記半導体チップ表面に対する法線方向を基準として、前記半導体チップ表面から前記半導体チップ裏面の前記平坦部までの長さの５〜６０％の範囲であることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
（１）半導体ウエハの主表面部にメモリ部と周辺回路部とを所定の位置に形成する工程と、
（２）前記半導体ウエハの裏面を研削する工程と、
（３）前記周辺回路部が形成された前記主表面部の一部であって、前記メモリ部が形成された前記主表面部に隣接する所定部と、前記メモリ部との、前記半導体ウエハ裏面に対する投影面に対応する位置に平坦部を設け、
前記所定部を除く前記周辺回路部の、前記裏面に対する投影面に対応する位置に溝部を設ける工程と、
（４）前記半導体ウエハをダイシングする工程と、
を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法。
【請求項４】
前記溝部は、前記半導体ウエハ裏面を研削する工程およびレジスト法による工程からなる群より選ばれる少なくとも一つの工程により設けられることを特徴とする請求項３に記載の半導体チップの製造方法。
【請求項５】
（１）半導体ウエハの裏面に平坦部と溝部とを前記裏面の所定の位置に設ける工程と、
（２）前記平坦部と前記溝部との上に酸化保護膜層を設ける工程と、
（３）前記酸化膜保護膜層の上に、さらに半導体基板を貼着する工程と、
（４）前記半導体ウエハの主表面部にメモリ部を設ける工程であって、
前記平坦部に対する法線方向を基準として、前記半導体ウエハの表面に対する、前記平坦部の投影面に対応する位置に、前記メモリ部を設ける工程と、
（５）前記半導体ウエハの主表面部に周辺回路部を設ける工程であって、
前記前記平坦部に対する法線方向を基準として、前記半導体ウエハの表面に対する、前記溝部の投影面に対応する位置に、前記周辺回路部を設ける工程と、
（６）上記工程（４）および（５）の後に、工程（３）により貼着した半導体基板および工程（２）により設けた酸化保護膜を除去する工程と、
を含むことを特徴とする請求項１または２に記載の半導体チップの製造方法。
【請求項６】
請求項１または２のいずれかに記載の半導体チップを備えた半導体装置。

【図１】