半導体材料ウェハ、半導体素子および集積回路
【課題】材料析出物を有するゾーンを半導体内に形成することにより、半導体素子の製造プロセス中に半導体材料内に内方拡散することが可能な貴金属を効果的にゲッタリングする方法を提供する。
【解決手段】機械的作用によって、または、酸素注入によって欠陥領域を形成する間に、半導体材料（２）内に欠陥を形成する工程（４）と、その後、欠陥領域内に材料析出物を生成する間に、上記半導体材料（２）の熱処理を行う工程とを含む。
【解決手段】機械的作用によって、または、酸素注入によって欠陥領域を形成する間に、半導体材料（２）内に欠陥を形成する工程（４）と、その後、欠陥領域内に材料析出物を生成する間に、上記半導体材料（２）の熱処理を行う工程とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、材料析出物を半導体材料内に局所的に生成する方法、および、材料析出物を有する半導体ウェハに関する。
【背景技術】
【０００２】
材料析出物を有するゾーンを半導体材料内に形成することにより、半導体素子の製造プロセス中に上記半導体材料内に内方拡散することが可能な重金属を、該ゾーンにおいて、効果的にゲッタリングすることができる。さらに、このゾーンには、該半導体素子の電気的にアクティブな領域を形成するために、ほぼ酸素析出物を含まない、いわゆる「無欠陥層」を設ける必要がある。
【０００３】
このような「無欠陥層」を形成する公知の方法は、第１の高温度プロセスにおいて、酸素原子を外方拡散する工程と、その後、高温度ステップを実行する工程とから成る。該高温度ステップによって、酸素が豊富な上記半導体ウェハの領域には析出物が形成され、上記酸素原子が目立って外方拡散される該半導体ウェハの領域では、析出物を形成するための十分な酸素原子が存在しないので、「無欠陥層」が形成される。しかしながら、この方法の問題点は、酸素の拡散定数が比較的小さく、酸素の外方拡散が制限されるので、上記「無欠陥層」を垂直に広げることは大きく制限されるという点である。さらに、この酸素析出物の広がりが比較的わずかであるために、該析出物の安定性も制限される。この析出物がある程度広がらない限り、後に実施する高温度ステップにおいて、該析出物はあまり良好な安定性を示さない。
【０００４】
Ｆａｌｓｔｅｒ， Ｒ．による論文「Ｏｒｔｈｏｇｏｎａｌ ｄｅｆｅｃｔ ｓｏｌｕｔｉｏｎｓ ｆｏｒ ｓｉｌｉｃｏｎ ｗａｆｅｒｓ： ＭＤＺ ａｎｄ ｍｉｃｒｏ−ｄｅｆｅｃｔ ｆｒｅｅ ｃｒｙｓｔａｌ ｇｒｏｗｔｈ」Ｆｕｔｕｒｅ Ｆａｂ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｓｓｕｅ １２（２００２）では、窒化「高速熱アニール（ＲＴＡ）」ステップを追加的な外方拡散プロセスと組み合わせて用いて、上記半導体ウェハの深部に複数の空格子点を形成して、その後に続く特別な熱処理プロセスにおいて、この追加的な空格子点によって酸素析出物の形成を促進させて、該ウェハの深部に複数の析出物を形成する方法が記載されている。この増大した空格子点の密度によって、上記析出物は大きく拡大され、該析出物の安定性は改善されるが、この方法でも、上記ＲＴＡステップによって追加的に形成された空格子点の密度は制限されるので、上記析出物の広がりは制限される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】「Ｏｒｔｈｏｇｏｎａｌ ｄｅｆｅｃｔ ｓｏｌｕｔｉｏｎｓ ｆｏｒ ｓｉｌｉｃｏｎ ｗａｆｅｒｓ： ＭＤＺ ａｎｄ ｍｉｃｒｏ−ｄｅｆｅｃｔ ｆｒｅｅ ｃｒｙｓｔａｌ ｇｒｏｗｔｈ」Ｆｕｔｕｒｅ Ｆａｂ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｓｓｕｅ １２（２００２）。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
それでもやはり、特にこれによって形成される空格子点の最大密度を、広範囲にわたる値、特に高い値にまで容易に設定可能な方法が求められている。さらに、本発明の目的は、特にこのような方法によって製造された半導体ウェハを特定することにある。
【課題を解決するための手段】
【０００７】
本発明の材料析出物の製造方法を記載する。該製造方法は、以下の工程を含む。
−機械的作用によって、または、注入によって欠陥領域を形成する間に、半導体材料内に欠陥を形成する工程。
−その後、上記欠陥領域内に材料析出物を生成する間に、上記半導体材料の熱処理を行う工程。
【０００８】
形成された結晶欠陥および空格子点は、この熱処理工程の間に、上記半導体ウェハの深部に向かってさらに広がる。この方法によって、極めて高い空格子点密度を形成し、比較的大きな、従って極めて安定した析出物を実現する。
【０００９】
さらに具体的には、添付の特許請求の範囲のいずれか１項に記載の方法によって製造された半導体材料ウェハを記載する。該半導体材料ウェハは、
−析出物を含まないか、または、１立方センチメートル当り１０４未満の材料析出物濃度で析出物をわずかに含む第１の領域と、
−１立方センチメートル当り１０７よりも大きな材料析出物濃度で材料析出物を含む第２の領域とを有している。
【図面の簡単な説明】
【００１０】
【図１Ａ】半導体材料において材料析出物を製造する方法の基本的なシーケンスを示す図である。
【図１Ｂ】半導体材料において材料析出物を製造する方法の基本的なシーケンスを示す図である。
【図２】材料析出物を有する半導体材料の断面図である。
【図３Ａ】プロセス変形例を示す図である。
【図３Ｂ】プロセス変形例を示す図である。
【図３Ｃ】プロセス変形例を示す図である。
【図３Ｄ】プロセス変形例を示す図である。
【図３Ｅ】プロセス変形例を示す図である。
【図４Ａ】さらなるプロセス変形例を示す図である。
【図４Ｂ】さらなるプロセス変形例を示す図である。
【図４Ｃ】さらなるプロセス変形例を示す図である。
【図４Ｄ】さらなるプロセス変形例を示す図である。
【図４Ｅ】さらなるプロセス変形例を示す図である。
【発明を実施するための形態】
【００１１】
以下に、実施形態および実施例を説明する。実施例に関しては、下記の図面を参照する。
【００１２】
図１Ａおよび図１Ｂは、半導体材料において材料析出物を製造する方法の基本的なシーケンスを示す図である。
【００１３】
図２は、材料析出物を有する半導体材料の断面図である。
【００１４】
図３Ａ〜図３Ｅは、プロセス変形例を示す図である。
【００１５】
図４Ａ〜図４Ｅは、さらなるプロセス変形例を示す図である。
【００１６】
本明細書において、「可能である」「〜してもよい」「〜し得る」という言葉を用いる場合、これは、可能性と一実施形態に述べた手段を実際に実現することとを意味している。
【００１７】
材料析出物の製造方法を記載する。該製造方法は、以下の工程を含む。
−機械的作用によって、または、注入によって欠陥領域を形成する間に、半導体材料内に欠陥を形成する工程。
−その後、上記欠陥領域内に材料析出物を生成する間に、上記半導体材料の熱処理を行う工程。
【００１８】
上記半導体材料は、欠陥を形成する前には、例えば単結晶である。つまり該半導体材料は、本製造工程に不可避である格子欠陥だけを有している。特に該半導体材料は、例えば、酸素可溶性の領域内において、高い酸素濃度を含んでいる必要がある。シリコンでは、この溶解限度は、ｃｍ−３当り約８×１０１７の酸素原子である。半導体材料から、例えば半導体ウェハを切断する。この半導体材料ウェハは、例えば円形の輪郭を有し、場合によっては、例えば平面、つまり「フラット」のような、結晶方向へのマーキングを備える円形の輪郭を有する。上記半導体材料ウェハの典型的な厚さは、例えば７００マイクロメートルである。その直径は、例えば１５センチメートル〜３０センチメートルの範囲にあり、将来的には、３０センチメートルを超えることも考えられ得る。
【００１９】
例えば、上記半導体材料は、シリコン原子またはゲルマニウム原子のような、一種類の原子だけを含む基本格子を有する半導体材料である。あるいは、ガリウム砒素、インジウムリン（indium phosphite）、または炭化ケイ素のような、２種類以上の原子を含む基本格子を有する化合物半導体材料を用いる。これに対して、上記析出物は、上記基本格子に含まれていない種類の原子を含む。例えば上記析出物は、上記半導体材料内において溶解される材料、特に酸素から成る。上記析出物は、重金属にゲッタリング効果を生じさせるために十分に大きな広がりと濃度とを有する。
【００２０】
上記熱処理工程を、例えば８００℃以上の温度において、少なくとも５時間、または、少なくとも１０時間実施する。この場合、この温度は、具体的には１１００℃（摂氏）よりも低い。上記熱処理工程は例えば１つの段階からなる。これはつまり、例えばこの時間内では一定の温度が用いられることである。選択的に、上記熱処理は多数の段階からなり、好ましくは２つの段階からなる。しかしながら、この熱処理は２４時間よりも短い。
【００２１】
機械的な欠陥形成または注入による欠陥形成のほうが、熱処理のみによる欠陥形成よりも、より局所的に導入することが可能である。従って、この欠陥の中心を、例えば半導体ウェハの１つの主領域すなわちプレーナ領域の近傍のみに配置することが可能である。さらに、機械的な欠陥形成または注入によって、高密度の欠陥を達成することが可能である。これは、生じる析出物密度に影響を及ぼし、その結果上記析出物は、従来用いられた方法における析出物よりも、高密度であると共に、大きな寸法を有し、従って高い安定性を有する。
【００２２】
上述のステップを、特に半導体素子を製造する前に、つまり、ウェル注入の前に、上記半導体材料内において、例えば該半導体材料のドーパント原子のドープ型とは異なるドープ型のドーパント原子によって実施することが可能である。選択的に、このウェルを非ドープの半導体材料内に導入する。クリティカルな該ゲート酸化物製造工程において、既に上記材料析出物に高いゲッタリング効果が存在するように、このステップを、特にゲート酸化物製造工程の前に実施することが可能である。
【００２３】
さらに、例えば上述の欠陥を形成する前または後に、空格子点および／または空格子点群を、例えば上記半導体材料の欠陥が形成されていない領域において除去することが可能である。空格子点が除去された領域は、少なくとも１０マイクロメートル、または、少なくとも３０マイクロメートルの層厚を有することが可能である。これは、例えば半導体ウェハの１つの表面から計った層厚である。具体的には、上記空格子点とは、空いている格子サイトである。
【００２４】
一例として、上記空格子点を、半導体酸化物を生成するための熱酸化法によって除去することが可能である。この場合、酸化物層と半導体との間の境界では、場合によっては、半導体原子が格子間サイト上に生成され、この半導体原子は、その後、上記半導体材料内、例えば上記ウェハ内に拡散する。これによって「完全な」除去が可能である。つまり、上記空格子点は、例えば１立方センチメートル当り１０１１未満の空格子点密度を有しているに過ぎない。上記酸化物の製造工程を、加熱炉において、または、上記ＲＴＰプロセス（高速熱アニール）によって実施することが可能である。一例として、ＲＴＰプロセスを２分未満の加熱持続時間で実施する。
【００２５】
あるいは、上記空格子点を、好ましくは上記半導体ウェハのある特定の領域においてのみ、ＲＴＰ法を用いて低減させることが可能である。つまり、例えば酸化物を熱処理する間に、特に、例えば上記半導体ウェハの一面に既に堆積させたシリコン窒化物層のような保護層を用いて、上記空格子点を低減させることが可能である。
【００２６】
上記空格子点を、上記半導体材料すなわち上記半導体ウェハの、両方のプレーナ領域において、除去することが可能である。あるいは、上記空格子点を、一方側のプレーナ領域においてのみ除去し、このプレーナ領域と離れている側のプレーナ領域においては除去しないことも可能である。一例として、少ししか空格子点がない領域が生じることが意図されていない面は、例えばシリコン窒化物層のような保護層に覆われる。これによって、上記析出物のプロファイルを作成するためのさらなる自由度が生じることになる。例えば上記欠陥によって形成された空格子点に加えて、既に存在する空格子点を、析出物を生成するために用いることが可能である。その後、析出物密度を高めることが可能な、高い空格子点密度を達成することも可能である。
【００２７】
上記機械的欠陥を、研削法またはラッピング法、あるいは、他の適した機械的加工方法によって、形成させることが可能である。従って、研削法は、０．５マイクロメートルよりも大きな表面粗度を達成する場合に適しており、ラッピング法は、２マイクロメートルよりも大きな表面粗度を達成する場合に適している（しかしながら、いずれの場合にも１０マイクロメートルよりも小さい）。しかしながら、特にＣＭＰ法（化学機械研磨）により、１マイクロメートル未満の表面粗度を達成する研磨法では、求められる欠陥の程度には到達しない。
【００２８】
この機械的欠陥プロセスによる欠陥領域を、例えば０．５マイクロメートル〜１０マイクロメートルの領域、好ましくは１マイクロメートルと３マイクロメートルとの間の領域において、部分的にエッチバックする。これによって、この機械的作用によって堆積した不純物を、再び上記半導体材料から除去する。
【００２９】
上記欠陥を、選択的または追加的に、イオン注入によって形成してもよい。典型的なイオン注入ドーズは、１立方センチメートル当りのイオンが１０１４〜１０１６の範囲である場合である。典型的なイオン注入エネルギーは、２００ＫｅＶ（キロ電子ボルト）〜１０ＭｅＶの範囲、好ましくは２ＭｅＶと８ＭｅＶとの間の範囲である。
【００３０】
従って、特に酸素注入を用いることが可能である。なぜなら、該酸素注入によって、上記半導体材料内には、追加的に酸素が導入され、これによって、上記析出物の形成がさらに促進されるからである。従って、製造工程の間、例えば浮遊帯材料のような、比較的少ない酸素だけを含む半導体材料を用いることも可能である。このために、複数の注入エネルギーを与えることによって、注入された酸素原子を、該酸素注入の後と同様にその後の熱処理の後にも、より均等に分散させることが有効であり得る。
【００３１】
上記欠陥に加えて、例えば注入法または他の方法を用いて、高濃度のリンドーピングを導入してもよい。高濃度のリンが、さらにゲッタリング効果を増大させる。
【００３２】
この方法は、ウェハ製造業者によって実施されてもよい。その後、上記半導体材料は、回路または素子の製造業者まで運搬される。従って該方法は、高再現性と共に、複数の素子製造業者に対して均一性をもって実施されることが可能である。したがって、この方法は、高度に規格化される必要のある大規模工業プロセスにとって有利である。
【００３３】
特にパワー素子を製造する場合、所望の酸素析出物を含む上記欠陥領域は、素子を製造した後、再び除去することができる。この素子は、上記半導体材料の全体を流れる垂直な電流フローを有してもよい。
【００３４】
しかしながら選択的に、上記欠陥領域を、単一素子上または集積回路上に残してもよい。該欠陥領域は、例えば機械的安定性の一助となる。上記ゲッタリング効果も保持されるため、製品の寿命および信頼性が促進され得る。
【００３５】
上記ゲッタリング効果が高いために、製造工程中に重金属をより高度に導入することも許容され、意図的に「汚れた」プロセスを用いることが可能である。
【００３６】
さらに、本発明は半導体材料ウェハに関し、特に、上述の方法のいずれか１つの方法に従って製造された半導体材料ウェハに関する。該半導体材料ウェハは、析出物を含まないか、または、１立方センチメートル当り１０４未満の析出物濃度で析出物をわずかに含む第１の層領域を含む。さらに、上記半導体ウェハは、１立方センチメートル当り１０７よりも高い材料析出物濃度で材料析出物を含む第２の領域を含む。材料析出物の検出限界は、例えば、１立方センチメートル当り５×１０６の析出物濃度の場合である。この検出は、例えば、顕微観察および欠陥エッチングによって行われ得る。
【００３７】
従って、上記半導体ウェハは、上記方法に関して上述した技術的効果も有している。上記ウェハの輪郭は、例えば、円形、四角形、または、他の形である。上記第１の領域は、空格子点または析出物を、極めてわずかしか含まないか、または、全く含まないので、「無欠陥」層として機能する。上記第１の領域は、多くの場合、トランジスタ（ＦＥＴ：電界効果トランジスタ、ＢＴ：バイポーラトランジスタ）、ダイオード、キャパシタ、または、他の素子のような半導体素子に用いられる。
【００３８】
上記第２の領域における析出物濃度は、特に、１立方センチメートル当りの析出物が１０７〜１０１６の範囲である。上記析出物濃度は、上記第２の領域において、一定であるか、または、３桁分少なく変動してもよい。
【００３９】
上記析出物は、酸素析出物であってもよく、または、酸素析出物を含んでいてもよい。酸素または半導体材料酸素化合物は、多くの製造プロセスにとって、非クリティカルであるが、極めて良好なゲッタリング効果を可能にする。しかしながら、上記半導体材料ウェハを製造する間に、重金属イオンまたは重金属原子をゲッタリングすることに適した他の材料析出物を製造することも可能である。
【００４０】
上記半導体ウェハは、ウェハには典型的であるような、平らな第１の面と、該第１の面から離れた平らな第２の面とを有していてもよい。これら両面は、互いに平行である。この場合、「平らな」または「互いに平行」という用語は、製造誤差および製造に影響する反りを含む範囲内において解釈されたい。
【００４１】
上記第１の領域または上記第２の領域は、それぞれ、１つの層領域を形成することが可能であり、該１つの層領域は、横に上記第１の面と同じ平面を占めるか、または、この面の少なくとも９０パーセントを占めている。上記第１の領域は、上記第１の面に隣接している。同様に上記第２の領域は、上記第２の面に隣接している。
【００４２】
上記第１の領域は、少なくとも１マイクロメートルの層厚を有することが可能である。上記第２の領域は、上記半導体材料ウェハの層厚の少なくとも３分の１か、または、少なくとも１５０マイクロメートルの層厚を有することが可能である。この第２の領域が厚くなるにつれて、上記ゲッタリング効果は増大する。上述の層厚の場合には、上記第２の領域は、所望の酸素析出物に加えて、特に、機械的欠陥の場合に典型的であるような、微小割れ目または転位のような機械的欠陥を含むことが可能である。この機械的方法は、他の方法よりも局所的に欠陥を形成するか、または、欠陥を同程度の費用またはそれ以下の費用で高密度に形成することが可能である。
【００４３】
選択的に、上記第２の領域は、上記半導体材料ウェハの層厚の１０分の１よりも薄いか、または、７５マイクロメートルよりも薄い層厚を有してもよい。この場合、上記第２の領域は、特に、イオン注入の場合に典型的であるような欠陥を含んでもよい。
【００４４】
上記第１の領域は、空格子点を含まないか、または、１立方センチメートル当り１０１２または１０１１未満の空格子点密度で空格子点を少ししか含まないようにすることが可能である。従って、上記第１の領域では、上記材料析出物を製造する際の上記空格子点の触媒効果は少なく、その結果、該第１の領域では、材料析出物が生じないか、極わずかしか生じない。
【００４５】
上記半導体ウェハは、１立方センチメートル当りの原子が５×１０１５または５×１０１６未満の濃度の炭素を含んでもよい。このことは、この炭素原子よりも、むしろ上記空格子点のほうが、析出物の形成には重要であることを意味する。
【００４６】
さらに本発明は、半導体素子または集積回路に関し、該半導体素子または集積回路は、第１の層領域を備える半導体基板を有する。第１の層領域は、析出物を含まないか、または、１立方センチメートル当り１０４未満の析出物濃度で析出物をわずかに含む。該半導体基板は、１立方センチメートル当り１０７よりも大きな析出物濃度で析出物を含む第２の層領域も有している。従って、上記方法または上記半導体ウェハに関して上述した各技術的効果は、該半導体素子または該集積回路にもそれぞれ適用可能である。特に、該素子または該回路は、上述の層厚および密度をそれぞれ有している。
【００４７】
以下に、本発明の実施形態を、図面を参照しながら説明する。該図面は、説明のためだけであって、本発明の範囲を制限することを意図するものではない。
【００４８】
図１Ａおよび図１Ｂは、本発明による、半導体材料において材料析出物を製造する方法の基本的なシーケンスを示す図である。図１Ａに示すように、半導体材料ウェハ２に、例えば機械的研削プロセスまたはイオン注入（つまり特に酸素注入）のような欠陥形成プロセス４を行う。例えば事前に、上記半導体ウェハに、格子間シリコン原子の注入によって既に存在している空格子点の少なくとも大部分を充填する酸化ステップを行う。同様に、事前に、酸素を一定の深部領域まで両側に向かって外方拡散させてもよい。この場合、上記機械的欠陥形成方法（ラッピング法または研磨法）によって下面から除去される層厚は、例えば、酸素拡散が目立って行われる領域の垂直な広がりよりも大きいか、または、これと同一である必要があり、その後この領域は再び下面から除去される。
【００４９】
その後、図１Ｂに示したように、半導体材料ウェハ２では、例えば８００℃〜１０００℃の領域の温度Ｔによって、５時間〜２５時間、または、１０時間〜２０時間の範囲に亘る時間枠で加熱プロセスを行う。例えば、温度Ｔが９００℃の場合は、１０時間に亘って該プロセスを行う。
【００５０】
その後、上記半導体ウェハでは、欠陥が形成されていない領域に、電子半導体素子を製造する。この際に欠陥領域、および、熱処理によっては隣接する領域において、不純物にゲッタリング効果が生じる。
【００５１】
図２は、点に示した材料析出物を有する半導体材料ウェハ５の断面図である。図２では、約４センチメートルの長さは、半導体ウェハ５における３００マイクロメートルを表す。この表示は、光学顕微鏡による記録であり、上記材料析出物が、欠陥エッチングによって可視できるようになっている。
【００５２】
層厚Ｄ０は、約７００マイクロメートルであり、その下面を、元の層厚Ｄ０から、例えば２５マイクロメートル研磨して、上記材料析出物を促進する欠陥を形成する。上部層領域７、中間層領域８、および、下部層領域９は、それぞれ、約１５０マイクロメートルの層厚を有している。上部層領域７にはほとんど析出物が存在せず、上部層領域７の上３分の１である６には、析出物はほぼ存在しない。そのためこの領域は、集積回路の製造に特に適している。中間層領域８には、わずかな濃度で析出物が存在する。これに対して、下部層領域９には、例えば１立方センチメートル当り１０８よりも高いような、極めて高濃度で析出物が存在する。
【００５３】
図３Ａ〜図３Ｅは、例えば７００マイクロメートルの層厚を有する半導体ウェハ１０から始まるプロセスの、第１の変形例を示す図である。本実施形態は、製造工程中に不可避である空格子点を含む単結晶シリコンウェハ１０を含む。図３Ａでは、例として、５つの空格子点Ｖ１〜Ｖ５を×印によって示した。実際には、上記空格子点密度は、上述のようにこれよりも著しく高い。上記空格子点を「vacancies」とも呼ぶ。
【００５４】
半導体ウェハ１０の両面は、欠陥エッチングされており、場合によっては、上面ＯＳは研磨される。
【００５５】
図３Ｂに示す製造段階では、半導体ウェハ１０の両面を酸化して、上面ＯＳに層１２ａを形成し、下面ＵＳに層１２ｂを形成する。本実施形態では、層１２ａ、１２ｂは、例えば、数百ナノメートル（例えば１００〜１５００ナノメートル）の層厚を有するシリコン酸化物から成る。層１２ａ、１２ｂを形成する際に、格子間シリコンが形成される。格子間シリコンは、シリコンウェハに内方拡散されて、半導体ウェハ１０内の空格子点（詳細には空格子点Ｖ１〜Ｖ５）を充填するので、半導体ウェハ１０内にはこれら空格子点は存在しない。例えば、酸化工程を、９５０℃〜１１８０℃の範囲の温度Ｔ１によって、１時間〜５時間の範囲の時間ｔに亘って行う。あるいは、他のプロセス温度および他のプロセス時間を用いて、層１２ａ、１２ｂを形成する。
【００５６】
状況に応じて、その後、上面の層１２ａを剥離する。状況に応じて、その後すぐ、ウェハの上面ＯＳ上において、酸素外方拡散ステップおよび／または研磨ステップを行うことが可能である。あるいは、上記空格子点を除去する酸化ＲＴＰ法を行ってもよい。
【００５７】
その後、図３Ｃに示すように、この背面、つまり下面ＵＳに欠陥を形成する。例えば、半導体ウェハ１０の層厚を、約２５マイクロメートル研磨して６７５マイクロメートルの層厚Ｄ１ｂに低減させる。半導体ウェハ１０の層領域１０ｂでは、多数の欠陥、特に空格子点が生じる。この空格子点のうち、図３Ｃには、典型的な５つの空格子点Ｖ６〜Ｖ１０を示した。これに対して、半導体ウェハ１０の上部層領域１０ａには欠陥は形成されていない。本実施形態では、例えば、層領域１０ａは、層厚Ｄ３を有し、層厚Ｄ３は、例えば６００マイクロメートルである。
【００５８】
状況に応じて、例えば湿式化学エッチングまたはプラズマ法によって、欠陥が形成された層１０ｂに部分的に短時間エッチバックを行い、上記ウェハの表面に近い領域において生じ得る汚染物を除去することが可能である。
【００５９】
その後、図３Ｄに示すように、酸素析出物を形成するための高温度ステップを引き続き行う。図３Ｄでは、この酸素析出物を４つの析出物Ｐ１〜Ｐ４に示している。該析出物は、「praezipitate」または「precipitate」とも呼ばれる。例えば、図１Ｂに関連して説明したプロセスパラメータを有する１段階からなる高温度プロセスを行う（つまり、Ｔ１が９００℃且つｔ１が１０時間）。あるいは、例えば２段階からなるプロセスを行う。このプロセスでは、例えば、最初に５時間の時間ｔ２ａの間、８００℃の温度Ｔ２ａを行い、その後１５時間の時間ｔ２ｂの間、１０００℃の温度Ｔ２ｂを行う。
【００６０】
上記高温度ステップでは、高密度の析出物を含む層領域１０ｃを形成する。上記空格子点が拡散されるために、層領域１０ａは薄くなり、層領域１０ａ１が形成される。層領域１０ａ１は、空格子点を含まないか、または、空格子点をわずかしか含まない層領域である。層領域１０ａ１の層厚Ｄ４は、層厚Ｄ３よりも例えば少なくとも３０パーセント少ない。本実施形態では、層厚Ｄ４は、依然として３００マイクロメートルである。
【００６１】
状況に応じて、その後、上記下面にリン内方拡散を行う。該リン内方拡散は、その後、酸化層による外方拡散から保護される。必要に応じて、引き続き、上面の研磨工程および／または上面エピタキシー工程を行う。
【００６２】
図３Ｅに示したように、層１２ａは、例えば素子製造業者によって除去されるまで残っていてもよい。その後公知の方法によって、上面ＯＳ上に、電界効果トランジスタＴｒ１、Ｔｒ２、等、および／または、バイポーラトランジスタのような素子を形成する。素子ＢＥ１のためのゾーンは、層領域１０ａ１よりも浅いことが好ましい。製造工程時に、半導体ウェハ１０内に混入した、例えば重金属のような寄生不純物は、層領域１０ｃ内の上記析出物に結集する（例えば析出物Ｐ４における重金属原子Ｓ１参照）。従って、該重金属は、素子ＢＥ１から遠く離れているので、素子ＢＥ１に影響を与えることは不可能である。
【００６３】
必要に応じて、素子ＢＥ１を製造した後、ウェハを薄くする工程および／または下面を欠陥エッチングする工程を、この製造工程の可能な限り後の方で行う。これに対して、ここに示した実施形態では、層領域１０ｃは層領域１０ａ１に接した状態で残るが、分離工程の際に、両層領域１０ａ１および１０ｃは分離される（例えば、２つの集積回路ＩＣ１、ＩＣ２の分離線２０参照）。
【００６４】
他の一変形例では、上記欠陥を形成するために、研削法の代わりに酸素注入を行う。これによって、高い酸素ドーズが導入されるので、（チョクラルスキ（ＣＺ）材料のような）酸素が豊富な材料において用いることが可能な上述の変形例とは反対に、この変形例を酸素が少ない「浮遊ゾーン」の材料において酸素析出物を生成するために用いることが可能である。このイオン注入によって欠陥を用いる変形例を、機械的欠陥を用いる変形例と組み合わせて、酸素析出物の生成をさらに促進させることが可能である。
【００６５】
既により早い段階で、層１２ａを除去することも可能である。図３Ａ〜図３Ｅによる方法を、例えばパワー素子のような単一素子を製造するために行ってもよい。
【００６６】
図４Ａ〜図４Ｅは、第２のプロセスの変形例を示す図である。これは、例えばシリコンウェハである半導体ウェハ１００から始まる。半導体ウェハ１００は、製造に影響する空格子点を含んでおり、これら空格子点のうちの６つの空格子点を、図４Ａでは、例としてＶ１１〜Ｖ１６に示した。２つの空格子点Ｖ１２、Ｖ１５は、示した他の空格子点Ｖ１１、Ｖ１３、Ｖ１４、および、Ｖ１６よりも、下面ＵＳにより近接している。半導体ウェハ１００の層厚Ｄ５は、例えば７００マイクロメートルである。
【００６７】
図４Ｂに示すように、例えば上面側が欠陥エッチング、または、研磨された半導体ウェハ１００の場合には、最初に、ウェハの下面ＵＳ上に欠陥を形成する。一例を挙げると、該欠陥を形成するために、例えば半導体ウェハ１００は機械的に処理され、例えば６５０マイクロメートルの層厚Ｄ５ｂまで研削される。この際に、半導体ウェハ１００内には、欠陥が形成された層１００ｂが形成される。この欠陥が形成された層１００ｂは、典型的には、追加的な空格子点Ｖ１７〜Ｖ２１と、元の空格子点Ｖ１２とを含む。これに応じて、半導体ウェハ１００の上部領域１００ａは薄くなり、例えば５７５マイクロメートルの層厚Ｄ６を有する。
【００６８】
状況に応じて、この損傷された層１００ｂを部分的に短時間エッチバックして、不純物を除去する。さらに状況に応じて、保護層１１０をウェハの下面ＵＳ上に堆積させることが可能である。保護層１１０は、例えば５０〜５００ナノメートルの範囲内の層厚を有するシリコン窒化層のような層である。窒化層１１０の割れ目が形成されることを回避するために、必要に応じて、それより前に、例えば比較的低いプロセス温度によって堆積させた酸化物のような１つの予備層をさらに下面ＵＳ上に形成してもよい。
【００６９】
図４Ｃに示すように、その後、格子間シリコン原子を注入するための酸化工程を行い、上面ＯＳに層１１２を成長させる。この注入は、電気的にアクティブなゾーンの垂直な広がりによって規定された深度、または、それよりもわずかに深いところにまで亘って行われることが好ましい。本実施形態では、例えば、図示した空格子点のうち空格子点Ｖ１２、Ｖ１５およびＶ１７〜Ｖ２１だけが残っている。プロセスパラメータＴ４およびｔ４に関しては、図３Ｂに関連して説明した。上記空格子点を除去するために、選択的にＲＴＰ法を行う。
【００７０】
図４Ｄに示すように、その後、酸素析出物を形成するために、１つの段階もしくは多数の段階からなる高温度ステップを行う。該高温度ステップは、例えば、図１Ｂの説明による温度Ｔおよび時間ｔに相当する、プロセスパラメータの温度Ｔ５および時間ｔ５にて行われる。選択的に、例えば、温度Ｔ５ａが８００℃であり時間ｔ５が５時間である段階と、温度Ｔ５ｂが１０００℃であり時間ｔ５ｂが１５時間である段階との２つの段階からなるプロセスを行う。特に、空格子点Ｖ１７〜Ｖ２１だけが触媒として機能するだけでなく、残りの空格子点Ｖ１２およびＶ１５も、触媒として機能する。従って、比較的多くの酸素析出物が生じる。一例として、これら析出物のうちの５つの析出物Ｐ１１〜Ｐ１５を、図４Ｄの層領域１００ｃ内に示した。層領域１００ｃは、層領域１００ｂから形成され、例えば３００マイクロメートルの層厚を有する。従って、上記高温度ステップの際に層領域１００ａから形成される層領域１００ａ１の層厚Ｄ７は、例えば依然として２７５マイクロメートルである。
【００７１】
状況に応じて、下面側にリン拡散を行う。該リン拡散は、その後、任意の酸化層による外方拡散から保護される。必要に応じて、引き続き、上面の研磨工程および／または上面エピタキシー工程を行う。
【００７２】
図４Ｅに示したように、層１１２は、例えば素子製造業者によって除去されるまで残っていてもよい。その後公知の方法によって、上面ＯＳ上に、電界効果トランジスタＴｒ３、Ｔｒ４、等、および／または、バイポーラトランジスタのような素子を形成する。素子ＢＥ２のためのゾーンは、層領域１００ａ１よりも浅いことが好ましい。さらに、少なくとも１つの金属薄膜層を、例えばダマシン法によって堆積させる。該金属薄膜層は、例えば、少なくとも８０原子パーセントのアルミニウム、または、少なくとも８０原子パーセントの銅から成る。さらにパッシベーションを行い、例えばボンディングのため、または、フリップチップを搭載するためのコンタクト域を取り付ける。製造工程時に、例えば重金属のような、半導体ウェハ１０内に混入した寄生不純物は、層領域１００ｃ内の例えばＰ１１〜Ｐ１５のような析出物に結集する。従って、該重金属は、素子Ｔｒ３、Ｔｒ４ｍ、ＢＥ２から遠く離れているので、これら素子に影響を与えることは不可能である。
【００７３】
必要に応じて、上記素子を製造した後、この製造工程の可能な限り後の方で、ウェハを薄くする工程および／または下面を欠陥エッチングする工程を任意で行う。これに対して、ここに示した実施形態では、層領域１００ｃは層領域１００ａ１に接した状態で残るが、分離工程の際に、両層領域１００ａ１および１００ｃは分離される（例えば、２つの集積回路ＩＣ３、ＩＣ４の分離線１２０参照）。
【００７４】
他の一変形例では、上記欠陥を形成するために、研削工程の代わりに酸素注入を行う。既により早い段階で、層１１２を除去することも可能である。図４Ａ〜図４Ｅによる方法を、例えばパワー素子のような単一素子を製造するために行ってもよい。
【００７５】
換言すると、ここでは、例えばＣＺ材料（チョクラルスキ）において、酸素析出物を局所的に製造する方法を記載する。市販のＣＺ材料を、パワー半導体または他の半導体素子の製造に適するように修正することが可能である。つまりこの材料が、一方では、上記電気的にアクティブなゾーンまたは少なくとも該ゾーンの大部分を内部に構成するために十分な深さまで広がった欠陥が少ないゾーンを含み、他方では、上記ウェハの下面において、安定したゲッタリングゾーンを含むことが可能であるように修正することが可能である。該ゲッタリングゾーンによって、上記高温度ステップを実施する間はずっと、該電気的にアクティブなゾーン内における望ましくない重金属の形成を回避できる。
【００７６】
ウェハの一方の面（例えばウェハの下面）に、特にシリコン材料である上記半導体材料の局所的な欠陥を形成することによって、高い空格子点密度を形成することを提案する。この高い空格子点密度は、続いてその後の特定の高温度ステップにおいて、比較的高密度の例えば酸素析出物を生成する。上記高温度ステップは、８００℃〜１０００℃の間の温度領域で、数時間（合計では、例えば約１０〜２０時間の範囲）の期間に亘って、不活性に実施されることが好ましい。上記欠陥を、特に機械的方法によって形成する。該機械的方法は、上記ウェハの層厚を設定するためにいずれにしても用いられ、これには、例えばラッピングプロセスまたは研削プロセスが適している。
【００７７】
この下面処理の後、例えば０．３マイクロメートル〜３マイクロメートルの範囲内でシリコンを除去することによって、この除去プロセスによって生じた表面汚染物を再び除去するために、欠陥が形成された表面に、任意で比較的短いエッチングステップを行ってもよい。従って、上記欠陥が形成されたゾーンを部分的にエッチバックすることは、例えばＣＭＰ（化学機械研磨）によって行うことのできる該欠陥が形成されたゾーンを全面的に除去することとは異なる。
【００７８】
上記ウェハの下面のこのような欠陥を、特に酸素による欠陥注入法によって形成することも想定可能である。特に上記析出物の形成は、追加的に供給される酸素によってさらに促進される。このために、複数の注入エネルギーを与えることも有効であり得る。この場合、この注入された酸素原子を、該注入工程の後と同様にその後の熱処理工程の後にもより均一に分散させることを可能にするためには、典型的に２つまたは３つの異なる注入エネルギーが有効である。従って、この熱処理工程を、例えば「浮遊ゾーン」材料の場合にわずかな酸素濃度を有するシリコン材料を用いる場合にも行うことが可能である。
【００７９】
上述のプロセスを実施する前に所定の初期状態を確保すると共に、特に上記ウェハの上面の領域において、析出物が存在しないか、または、少なくとも析出物が少ないゾーンを確保するためには、少なくとも、後に形成される上記半導体ウェハの電気的にアクティブな領域に、格子間シリコン原子を注入するとよい。該原子は、この延伸工程によって該領域に生じる空格子点を除去するものである。このために、好適な温度（ウェハの層厚に応じて、通常は９５０℃〜１１８０℃）で、数時間（例えば１〜５時間の範囲）に亘って湿式酸化法またはドライ酸化法を行うことが好ましい。
【００８０】
必要に応じて、こうして得ようとするゲッタリング効果を、表面に近接した下面に、例えば１立方センチメートル当りのリン原子が１０１８よりも大きなドーパント濃度で、リン拡散を行うことによって、さらに強化することが可能である。これに続く製造工程を考慮すると、このリンドーピングを、該ウェハの下面に堆積した酸化物による外方拡散から保護する必要がある。
【００８１】
従って、本発明は、例えばＣＺシリコンウェハの下面に安定したゲッタリング層を形成することに関する。このために、酸素析出物をこの領域に集中して生成する。つまり、上記ウェハの表面に近接した下面に欠陥を形成することによって、この領域に高い空格子点密度を形成し、従って酸素析出物が、後の特別な熱処理ステップ中に促進される。この場合、該ウェハの下面に欠陥を形成するよりも前に、元の空格子点を除去するための特別な酸化高温度ステップを行うことによって、結果の再現性を高めることができる。
【００８２】
上記欠陥を、機械的加工方法によって形成することが好ましい。なぜなら、この変形例は、極めて低コストで従来の製造シーケンスに組み込むことが可能だからである。あるいは、特に酸素原子注入によってこの欠陥を形成してもよい。この場合の利点は、再現性が高い点、上記酸素析出物の均一性が極めて良好である点、および、特にこの追加的な酸素供給によって析出が促進される点である。この注入の場合に、注入する酸素ドーズが十分に高いのであれば、この方法を、例えば磁性ＣＺ、「浮遊ゾーン」置換材料、または、「浮遊ゾーン」材料のような、元々酸素が少ないシリコン基本材料に用いてもよい。
【００８３】
大規模工業の方法に求められる良好な再現性については、現在のところまだ実現されていないが、上記方法は、この良好な再現性を可能にするものである。
【００８４】
上述の空格子点密度は、特に、横の範囲に延びる、上記ウェハの中間部領域における個々の空格子点に関するものである。
【００８５】
本発明に係る材料析出物生成方法は、機械的作用によって、または、注入によって欠陥領域（１０ｂ、１００ｂ）を形成する間に、半導体材料（１０、１００）内に欠陥（Ｖ６、Ｖ１７）を形成する工程と、その後、上記欠陥領域（１０ｂ、１００ｂ、１０ｃ、１００ｃ）内に材料析出物（Ｐ１、Ｐ１１）を生成する間に、上記半導体材料（１０、１００）の熱処理（Ｔ２、ｔ２、Ｔ５、ｔ５）を行う工程とを含むことを特徴とする。
【００８６】
本発明に係る材料析出物生成方法は、上記半導体材料（１０、１００）に半導体素子（ＢＥ１）を形成する前に、上記の２つの工程を実施することを特徴とする。
【００８７】
本発明に係る材料析出物生成方法は、上記半導体材料を、チョクラルスキ法によって製造することを特徴とする。
【００８８】
本発明に係る材料析出物生成方法は、上記欠陥を形成する前に、半導体基材全体において、既に存在している空格子点を、ほとんど除去することを特徴とする。
【００８９】
本発明に係る材料析出物生成方法は、上記欠陥を形成する工程の後においても欠陥が形成されてない、上記半導体材料（１０、１００）の一領域（１０ａ、１００ａ）において、上記欠陥を形成する工程の前に、空格子点（Ｖ１、Ｖ１１）を除去することを特徴とする。
【００９０】
本発明に係る材料析出物生成方法は、上記空格子点の除去を、酸化プロセスによって行うことを特徴とする。
【００９１】
本発明に係る材料析出物生成方法は、上記酸化プロセスは、湿式酸化法を含むことを特徴とする。
【００９２】
本発明に係る材料析出物生成方法は、上記酸化プロセスは、ドライ酸化法を含むことを特徴とする。
【００９３】
本発明に係る材料析出物生成方法は、上記酸化プロセスを、９５０℃と１１５０℃との間の温度において実施することを特徴とする。
【００９４】
本発明に係る材料析出物生成方法は、上記酸化プロセスを、１時間〜５時間の持続時間に亘って実施することを特徴とする。
【００９５】
本発明に係る材料析出物生成方法は、上記酸化プロセスを、高速熱アニールプロセスを用いて行うことを特徴とする。
【００９６】
本発明に係る材料析出物生成方法は、上記酸化プロセスを、１０００℃と１３００℃との間の温度において実施することを特徴とする。
【００９７】
本発明に係る材料析出物生成方法は、上記酸化プロセスを、５秒〜６０秒の持続時間に亘って実施することを特徴とする。
【００９８】
本発明に係る材料析出物生成方法は、上記酸化プロセスを実施する前に、後に欠陥が形成される半導体ウェハ面上に窒化層を堆積させることを特徴とする。
【００９９】
本発明に係る材料析出物生成方法は、上記欠陥を、研削法またはラッピング法によって形成することを特徴とする。
【０１００】
本発明に係る材料析出物生成方法は、上記欠陥の形成において、上記半導体基材の少なくとも層厚５μｍを除去することを特徴とする。
【０１０１】
本発明に係る材料析出物生成方法は、上記欠陥を、イオン注入法によって形成することを特徴とする。
【０１０２】
本発明に係る材料析出物生成方法は、酸素原子を注入することを特徴とする。
【０１０３】
本発明に係る材料析出物生成方法は、上記注入のドーズは、１ｃｍ２当りの酸素原子が５×１０１３と１０１６との間の範囲であることを特徴とする。
【０１０４】
本発明に係る材料析出物生成方法は、上記注入のドーズは、１ｃｍ２当りの酸素原子が１０１４と２×１０１６との間の範囲であることを特徴とする。
【０１０５】
本発明に係る材料析出物生成方法は、上記半導体材料を、チョクラルスキ法によって製造することを特徴とする。
【０１０６】
本発明に係る材料析出物生成方法は、上記半導体材料を、浮遊ゾーン法によって製造することを特徴とする。
【０１０７】
本発明に係る材料析出物生成方法は、１つの注入エネルギーだけを用いることを特徴とする。
【０１０８】
本発明に係る材料析出物生成方法は、複数の注入エネルギーを用いることを特徴とする。
【０１０９】
本発明に係る材料析出物生成方法は、２つ、または、３つの注入エネルギーを用いることを特徴とする。
【０１１０】
本発明に係る材料析出物生成方法は、上記欠陥は、空格子点であることを特徴とする。
【０１１１】
本発明に係る材料析出物生成方法は、上記欠陥領域（１０ｃ、１００ｃ）は、製造が完了した半導体材料内に残存することを特徴とする。
【０１１２】
本発明に係る材料析出物生成方法は、上記欠陥領域（１０ｃ、１００ｃ）は、製造が完了した半導体材料において除去されることを特徴とする。
【０１１３】
本発明に係る材料析出物生成方法は、上記欠陥を形成する工程後に実施する熱処理を、８００℃以上の温度において、少なくとも５時間、または、少なくとも１０時間実施することを特徴とする。
【０１１４】
本発明に係る材料析出物生成方法は、上記欠陥を形成する工程後に実施する熱処理を、８００℃と１０５０℃との間の範囲にある、少なくとも２つの異なる温度において、少なくとも合計１０時間実施することを特徴とする。
【０１１５】
本発明に係る材料析出物生成方法は、上記熱処理を、不活性、つまり酸化性でない雰囲気において実施することを特徴とする。
【０１１６】
本発明に係る材料析出物生成方法は、さらに１つの欠陥形成工程を、イオン注入法によって追加的に行うことを特徴とする。
【０１１７】
本発明に係る材料析出物生成方法は、さらに１つの欠陥形成工程を、酸素注入法によって追加的に行うことを特徴とする。
【０１１８】
本発明に係る材料析出物生成方法は、上記半導体材料を、チョクラルスキ法によって製造することを特徴とする。
【０１１９】
本発明に係る材料析出物生成方法は、上記半導体材料を、浮遊ゾーン法によって製造することを特徴とする。
【０１２０】
本発明に係る材料析出物生成方法は、１つの注入エネルギーだけを用いることを特徴とする。
【０１２１】
本発明に係る材料析出物生成方法は、複数の注入エネルギーを用いることを特徴とする。
【０１２２】
本発明に係る材料析出物生成方法は、２つまたは３つの注入エネルギーを用いることを特徴とする。
【符号の説明】
【０１２３】
２ 半導体ウェハ
４ 欠陥形成プロセス
５〜９ 層領域
１０、１００ 半導体ウェハ
１０ａ〜１０ｃ 層領域
１２ａ、１２ｂ 層
２０ 分離線
Ｄ０〜Ｄ７ 層厚
ＯＳ 上面
ＵＳ 下面
Ｖ１〜Ｖ２１ 空格子点
Ｔ、Ｔ１〜Ｔ５ 温度
ｔ、ｔ１〜ｔ５ プロセス時間
Ｐ１〜Ｐ１５ 析出物
Ｓ１ 重金属原子
ＩＣ１〜ＩＣ４ 集積回路
Ｔｒ１〜Ｔｒ４ トランジスタ
ＢＥ１、ＢＥ２ 素子
１００ａ〜１００ｃ 層領域
１１０ 保護層
１１２ 層
１２０ 分離線
【技術分野】
【０００１】
本発明の実施形態は、材料析出物を半導体材料内に局所的に生成する方法、および、材料析出物を有する半導体ウェハに関する。
【背景技術】
【０００２】
材料析出物を有するゾーンを半導体材料内に形成することにより、半導体素子の製造プロセス中に上記半導体材料内に内方拡散することが可能な重金属を、該ゾーンにおいて、効果的にゲッタリングすることができる。さらに、このゾーンには、該半導体素子の電気的にアクティブな領域を形成するために、ほぼ酸素析出物を含まない、いわゆる「無欠陥層」を設ける必要がある。
【０００３】
このような「無欠陥層」を形成する公知の方法は、第１の高温度プロセスにおいて、酸素原子を外方拡散する工程と、その後、高温度ステップを実行する工程とから成る。該高温度ステップによって、酸素が豊富な上記半導体ウェハの領域には析出物が形成され、上記酸素原子が目立って外方拡散される該半導体ウェハの領域では、析出物を形成するための十分な酸素原子が存在しないので、「無欠陥層」が形成される。しかしながら、この方法の問題点は、酸素の拡散定数が比較的小さく、酸素の外方拡散が制限されるので、上記「無欠陥層」を垂直に広げることは大きく制限されるという点である。さらに、この酸素析出物の広がりが比較的わずかであるために、該析出物の安定性も制限される。この析出物がある程度広がらない限り、後に実施する高温度ステップにおいて、該析出物はあまり良好な安定性を示さない。
【０００４】
Ｆａｌｓｔｅｒ， Ｒ．による論文「Ｏｒｔｈｏｇｏｎａｌ ｄｅｆｅｃｔ ｓｏｌｕｔｉｏｎｓ ｆｏｒ ｓｉｌｉｃｏｎ ｗａｆｅｒｓ： ＭＤＺ ａｎｄ ｍｉｃｒｏ−ｄｅｆｅｃｔ ｆｒｅｅ ｃｒｙｓｔａｌ ｇｒｏｗｔｈ」Ｆｕｔｕｒｅ Ｆａｂ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｓｓｕｅ １２（２００２）では、窒化「高速熱アニール（ＲＴＡ）」ステップを追加的な外方拡散プロセスと組み合わせて用いて、上記半導体ウェハの深部に複数の空格子点を形成して、その後に続く特別な熱処理プロセスにおいて、この追加的な空格子点によって酸素析出物の形成を促進させて、該ウェハの深部に複数の析出物を形成する方法が記載されている。この増大した空格子点の密度によって、上記析出物は大きく拡大され、該析出物の安定性は改善されるが、この方法でも、上記ＲＴＡステップによって追加的に形成された空格子点の密度は制限されるので、上記析出物の広がりは制限される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】「Ｏｒｔｈｏｇｏｎａｌ ｄｅｆｅｃｔ ｓｏｌｕｔｉｏｎｓ ｆｏｒ ｓｉｌｉｃｏｎ ｗａｆｅｒｓ： ＭＤＺ ａｎｄ ｍｉｃｒｏ−ｄｅｆｅｃｔ ｆｒｅｅ ｃｒｙｓｔａｌ ｇｒｏｗｔｈ」Ｆｕｔｕｒｅ Ｆａｂ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｉｓｓｕｅ １２（２００２）。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
それでもやはり、特にこれによって形成される空格子点の最大密度を、広範囲にわたる値、特に高い値にまで容易に設定可能な方法が求められている。さらに、本発明の目的は、特にこのような方法によって製造された半導体ウェハを特定することにある。
【課題を解決するための手段】
【０００７】
本発明の材料析出物の製造方法を記載する。該製造方法は、以下の工程を含む。
−機械的作用によって、または、注入によって欠陥領域を形成する間に、半導体材料内に欠陥を形成する工程。
−その後、上記欠陥領域内に材料析出物を生成する間に、上記半導体材料の熱処理を行う工程。
【０００８】
形成された結晶欠陥および空格子点は、この熱処理工程の間に、上記半導体ウェハの深部に向かってさらに広がる。この方法によって、極めて高い空格子点密度を形成し、比較的大きな、従って極めて安定した析出物を実現する。
【０００９】
さらに具体的には、添付の特許請求の範囲のいずれか１項に記載の方法によって製造された半導体材料ウェハを記載する。該半導体材料ウェハは、
−析出物を含まないか、または、１立方センチメートル当り１０４未満の材料析出物濃度で析出物をわずかに含む第１の領域と、
−１立方センチメートル当り１０７よりも大きな材料析出物濃度で材料析出物を含む第２の領域とを有している。
【図面の簡単な説明】
【００１０】
【図１Ａ】半導体材料において材料析出物を製造する方法の基本的なシーケンスを示す図である。
【図１Ｂ】半導体材料において材料析出物を製造する方法の基本的なシーケンスを示す図である。
【図２】材料析出物を有する半導体材料の断面図である。
【図３Ａ】プロセス変形例を示す図である。
【図３Ｂ】プロセス変形例を示す図である。
【図３Ｃ】プロセス変形例を示す図である。
【図３Ｄ】プロセス変形例を示す図である。
【図３Ｅ】プロセス変形例を示す図である。
【図４Ａ】さらなるプロセス変形例を示す図である。
【図４Ｂ】さらなるプロセス変形例を示す図である。
【図４Ｃ】さらなるプロセス変形例を示す図である。
【図４Ｄ】さらなるプロセス変形例を示す図である。
【図４Ｅ】さらなるプロセス変形例を示す図である。
【発明を実施するための形態】
【００１１】
以下に、実施形態および実施例を説明する。実施例に関しては、下記の図面を参照する。
【００１２】
図１Ａおよび図１Ｂは、半導体材料において材料析出物を製造する方法の基本的なシーケンスを示す図である。
【００１３】
図２は、材料析出物を有する半導体材料の断面図である。
【００１４】
図３Ａ〜図３Ｅは、プロセス変形例を示す図である。
【００１５】
図４Ａ〜図４Ｅは、さらなるプロセス変形例を示す図である。
【００１６】
本明細書において、「可能である」「〜してもよい」「〜し得る」という言葉を用いる場合、これは、可能性と一実施形態に述べた手段を実際に実現することとを意味している。
【００１７】
材料析出物の製造方法を記載する。該製造方法は、以下の工程を含む。
−機械的作用によって、または、注入によって欠陥領域を形成する間に、半導体材料内に欠陥を形成する工程。
−その後、上記欠陥領域内に材料析出物を生成する間に、上記半導体材料の熱処理を行う工程。
【００１８】
上記半導体材料は、欠陥を形成する前には、例えば単結晶である。つまり該半導体材料は、本製造工程に不可避である格子欠陥だけを有している。特に該半導体材料は、例えば、酸素可溶性の領域内において、高い酸素濃度を含んでいる必要がある。シリコンでは、この溶解限度は、ｃｍ−３当り約８×１０１７の酸素原子である。半導体材料から、例えば半導体ウェハを切断する。この半導体材料ウェハは、例えば円形の輪郭を有し、場合によっては、例えば平面、つまり「フラット」のような、結晶方向へのマーキングを備える円形の輪郭を有する。上記半導体材料ウェハの典型的な厚さは、例えば７００マイクロメートルである。その直径は、例えば１５センチメートル〜３０センチメートルの範囲にあり、将来的には、３０センチメートルを超えることも考えられ得る。
【００１９】
例えば、上記半導体材料は、シリコン原子またはゲルマニウム原子のような、一種類の原子だけを含む基本格子を有する半導体材料である。あるいは、ガリウム砒素、インジウムリン（indium phosphite）、または炭化ケイ素のような、２種類以上の原子を含む基本格子を有する化合物半導体材料を用いる。これに対して、上記析出物は、上記基本格子に含まれていない種類の原子を含む。例えば上記析出物は、上記半導体材料内において溶解される材料、特に酸素から成る。上記析出物は、重金属にゲッタリング効果を生じさせるために十分に大きな広がりと濃度とを有する。
【００２０】
上記熱処理工程を、例えば８００℃以上の温度において、少なくとも５時間、または、少なくとも１０時間実施する。この場合、この温度は、具体的には１１００℃（摂氏）よりも低い。上記熱処理工程は例えば１つの段階からなる。これはつまり、例えばこの時間内では一定の温度が用いられることである。選択的に、上記熱処理は多数の段階からなり、好ましくは２つの段階からなる。しかしながら、この熱処理は２４時間よりも短い。
【００２１】
機械的な欠陥形成または注入による欠陥形成のほうが、熱処理のみによる欠陥形成よりも、より局所的に導入することが可能である。従って、この欠陥の中心を、例えば半導体ウェハの１つの主領域すなわちプレーナ領域の近傍のみに配置することが可能である。さらに、機械的な欠陥形成または注入によって、高密度の欠陥を達成することが可能である。これは、生じる析出物密度に影響を及ぼし、その結果上記析出物は、従来用いられた方法における析出物よりも、高密度であると共に、大きな寸法を有し、従って高い安定性を有する。
【００２２】
上述のステップを、特に半導体素子を製造する前に、つまり、ウェル注入の前に、上記半導体材料内において、例えば該半導体材料のドーパント原子のドープ型とは異なるドープ型のドーパント原子によって実施することが可能である。選択的に、このウェルを非ドープの半導体材料内に導入する。クリティカルな該ゲート酸化物製造工程において、既に上記材料析出物に高いゲッタリング効果が存在するように、このステップを、特にゲート酸化物製造工程の前に実施することが可能である。
【００２３】
さらに、例えば上述の欠陥を形成する前または後に、空格子点および／または空格子点群を、例えば上記半導体材料の欠陥が形成されていない領域において除去することが可能である。空格子点が除去された領域は、少なくとも１０マイクロメートル、または、少なくとも３０マイクロメートルの層厚を有することが可能である。これは、例えば半導体ウェハの１つの表面から計った層厚である。具体的には、上記空格子点とは、空いている格子サイトである。
【００２４】
一例として、上記空格子点を、半導体酸化物を生成するための熱酸化法によって除去することが可能である。この場合、酸化物層と半導体との間の境界では、場合によっては、半導体原子が格子間サイト上に生成され、この半導体原子は、その後、上記半導体材料内、例えば上記ウェハ内に拡散する。これによって「完全な」除去が可能である。つまり、上記空格子点は、例えば１立方センチメートル当り１０１１未満の空格子点密度を有しているに過ぎない。上記酸化物の製造工程を、加熱炉において、または、上記ＲＴＰプロセス（高速熱アニール）によって実施することが可能である。一例として、ＲＴＰプロセスを２分未満の加熱持続時間で実施する。
【００２５】
あるいは、上記空格子点を、好ましくは上記半導体ウェハのある特定の領域においてのみ、ＲＴＰ法を用いて低減させることが可能である。つまり、例えば酸化物を熱処理する間に、特に、例えば上記半導体ウェハの一面に既に堆積させたシリコン窒化物層のような保護層を用いて、上記空格子点を低減させることが可能である。
【００２６】
上記空格子点を、上記半導体材料すなわち上記半導体ウェハの、両方のプレーナ領域において、除去することが可能である。あるいは、上記空格子点を、一方側のプレーナ領域においてのみ除去し、このプレーナ領域と離れている側のプレーナ領域においては除去しないことも可能である。一例として、少ししか空格子点がない領域が生じることが意図されていない面は、例えばシリコン窒化物層のような保護層に覆われる。これによって、上記析出物のプロファイルを作成するためのさらなる自由度が生じることになる。例えば上記欠陥によって形成された空格子点に加えて、既に存在する空格子点を、析出物を生成するために用いることが可能である。その後、析出物密度を高めることが可能な、高い空格子点密度を達成することも可能である。
【００２７】
上記機械的欠陥を、研削法またはラッピング法、あるいは、他の適した機械的加工方法によって、形成させることが可能である。従って、研削法は、０．５マイクロメートルよりも大きな表面粗度を達成する場合に適しており、ラッピング法は、２マイクロメートルよりも大きな表面粗度を達成する場合に適している（しかしながら、いずれの場合にも１０マイクロメートルよりも小さい）。しかしながら、特にＣＭＰ法（化学機械研磨）により、１マイクロメートル未満の表面粗度を達成する研磨法では、求められる欠陥の程度には到達しない。
【００２８】
この機械的欠陥プロセスによる欠陥領域を、例えば０．５マイクロメートル〜１０マイクロメートルの領域、好ましくは１マイクロメートルと３マイクロメートルとの間の領域において、部分的にエッチバックする。これによって、この機械的作用によって堆積した不純物を、再び上記半導体材料から除去する。
【００２９】
上記欠陥を、選択的または追加的に、イオン注入によって形成してもよい。典型的なイオン注入ドーズは、１立方センチメートル当りのイオンが１０１４〜１０１６の範囲である場合である。典型的なイオン注入エネルギーは、２００ＫｅＶ（キロ電子ボルト）〜１０ＭｅＶの範囲、好ましくは２ＭｅＶと８ＭｅＶとの間の範囲である。
【００３０】
従って、特に酸素注入を用いることが可能である。なぜなら、該酸素注入によって、上記半導体材料内には、追加的に酸素が導入され、これによって、上記析出物の形成がさらに促進されるからである。従って、製造工程の間、例えば浮遊帯材料のような、比較的少ない酸素だけを含む半導体材料を用いることも可能である。このために、複数の注入エネルギーを与えることによって、注入された酸素原子を、該酸素注入の後と同様にその後の熱処理の後にも、より均等に分散させることが有効であり得る。
【００３１】
上記欠陥に加えて、例えば注入法または他の方法を用いて、高濃度のリンドーピングを導入してもよい。高濃度のリンが、さらにゲッタリング効果を増大させる。
【００３２】
この方法は、ウェハ製造業者によって実施されてもよい。その後、上記半導体材料は、回路または素子の製造業者まで運搬される。従って該方法は、高再現性と共に、複数の素子製造業者に対して均一性をもって実施されることが可能である。したがって、この方法は、高度に規格化される必要のある大規模工業プロセスにとって有利である。
【００３３】
特にパワー素子を製造する場合、所望の酸素析出物を含む上記欠陥領域は、素子を製造した後、再び除去することができる。この素子は、上記半導体材料の全体を流れる垂直な電流フローを有してもよい。
【００３４】
しかしながら選択的に、上記欠陥領域を、単一素子上または集積回路上に残してもよい。該欠陥領域は、例えば機械的安定性の一助となる。上記ゲッタリング効果も保持されるため、製品の寿命および信頼性が促進され得る。
【００３５】
上記ゲッタリング効果が高いために、製造工程中に重金属をより高度に導入することも許容され、意図的に「汚れた」プロセスを用いることが可能である。
【００３６】
さらに、本発明は半導体材料ウェハに関し、特に、上述の方法のいずれか１つの方法に従って製造された半導体材料ウェハに関する。該半導体材料ウェハは、析出物を含まないか、または、１立方センチメートル当り１０４未満の析出物濃度で析出物をわずかに含む第１の層領域を含む。さらに、上記半導体ウェハは、１立方センチメートル当り１０７よりも高い材料析出物濃度で材料析出物を含む第２の領域を含む。材料析出物の検出限界は、例えば、１立方センチメートル当り５×１０６の析出物濃度の場合である。この検出は、例えば、顕微観察および欠陥エッチングによって行われ得る。
【００３７】
従って、上記半導体ウェハは、上記方法に関して上述した技術的効果も有している。上記ウェハの輪郭は、例えば、円形、四角形、または、他の形である。上記第１の領域は、空格子点または析出物を、極めてわずかしか含まないか、または、全く含まないので、「無欠陥」層として機能する。上記第１の領域は、多くの場合、トランジスタ（ＦＥＴ：電界効果トランジスタ、ＢＴ：バイポーラトランジスタ）、ダイオード、キャパシタ、または、他の素子のような半導体素子に用いられる。
【００３８】
上記第２の領域における析出物濃度は、特に、１立方センチメートル当りの析出物が１０７〜１０１６の範囲である。上記析出物濃度は、上記第２の領域において、一定であるか、または、３桁分少なく変動してもよい。
【００３９】
上記析出物は、酸素析出物であってもよく、または、酸素析出物を含んでいてもよい。酸素または半導体材料酸素化合物は、多くの製造プロセスにとって、非クリティカルであるが、極めて良好なゲッタリング効果を可能にする。しかしながら、上記半導体材料ウェハを製造する間に、重金属イオンまたは重金属原子をゲッタリングすることに適した他の材料析出物を製造することも可能である。
【００４０】
上記半導体ウェハは、ウェハには典型的であるような、平らな第１の面と、該第１の面から離れた平らな第２の面とを有していてもよい。これら両面は、互いに平行である。この場合、「平らな」または「互いに平行」という用語は、製造誤差および製造に影響する反りを含む範囲内において解釈されたい。
【００４１】
上記第１の領域または上記第２の領域は、それぞれ、１つの層領域を形成することが可能であり、該１つの層領域は、横に上記第１の面と同じ平面を占めるか、または、この面の少なくとも９０パーセントを占めている。上記第１の領域は、上記第１の面に隣接している。同様に上記第２の領域は、上記第２の面に隣接している。
【００４２】
上記第１の領域は、少なくとも１マイクロメートルの層厚を有することが可能である。上記第２の領域は、上記半導体材料ウェハの層厚の少なくとも３分の１か、または、少なくとも１５０マイクロメートルの層厚を有することが可能である。この第２の領域が厚くなるにつれて、上記ゲッタリング効果は増大する。上述の層厚の場合には、上記第２の領域は、所望の酸素析出物に加えて、特に、機械的欠陥の場合に典型的であるような、微小割れ目または転位のような機械的欠陥を含むことが可能である。この機械的方法は、他の方法よりも局所的に欠陥を形成するか、または、欠陥を同程度の費用またはそれ以下の費用で高密度に形成することが可能である。
【００４３】
選択的に、上記第２の領域は、上記半導体材料ウェハの層厚の１０分の１よりも薄いか、または、７５マイクロメートルよりも薄い層厚を有してもよい。この場合、上記第２の領域は、特に、イオン注入の場合に典型的であるような欠陥を含んでもよい。
【００４４】
上記第１の領域は、空格子点を含まないか、または、１立方センチメートル当り１０１２または１０１１未満の空格子点密度で空格子点を少ししか含まないようにすることが可能である。従って、上記第１の領域では、上記材料析出物を製造する際の上記空格子点の触媒効果は少なく、その結果、該第１の領域では、材料析出物が生じないか、極わずかしか生じない。
【００４５】
上記半導体ウェハは、１立方センチメートル当りの原子が５×１０１５または５×１０１６未満の濃度の炭素を含んでもよい。このことは、この炭素原子よりも、むしろ上記空格子点のほうが、析出物の形成には重要であることを意味する。
【００４６】
さらに本発明は、半導体素子または集積回路に関し、該半導体素子または集積回路は、第１の層領域を備える半導体基板を有する。第１の層領域は、析出物を含まないか、または、１立方センチメートル当り１０４未満の析出物濃度で析出物をわずかに含む。該半導体基板は、１立方センチメートル当り１０７よりも大きな析出物濃度で析出物を含む第２の層領域も有している。従って、上記方法または上記半導体ウェハに関して上述した各技術的効果は、該半導体素子または該集積回路にもそれぞれ適用可能である。特に、該素子または該回路は、上述の層厚および密度をそれぞれ有している。
【００４７】
以下に、本発明の実施形態を、図面を参照しながら説明する。該図面は、説明のためだけであって、本発明の範囲を制限することを意図するものではない。
【００４８】
図１Ａおよび図１Ｂは、本発明による、半導体材料において材料析出物を製造する方法の基本的なシーケンスを示す図である。図１Ａに示すように、半導体材料ウェハ２に、例えば機械的研削プロセスまたはイオン注入（つまり特に酸素注入）のような欠陥形成プロセス４を行う。例えば事前に、上記半導体ウェハに、格子間シリコン原子の注入によって既に存在している空格子点の少なくとも大部分を充填する酸化ステップを行う。同様に、事前に、酸素を一定の深部領域まで両側に向かって外方拡散させてもよい。この場合、上記機械的欠陥形成方法（ラッピング法または研磨法）によって下面から除去される層厚は、例えば、酸素拡散が目立って行われる領域の垂直な広がりよりも大きいか、または、これと同一である必要があり、その後この領域は再び下面から除去される。
【００４９】
その後、図１Ｂに示したように、半導体材料ウェハ２では、例えば８００℃〜１０００℃の領域の温度Ｔによって、５時間〜２５時間、または、１０時間〜２０時間の範囲に亘る時間枠で加熱プロセスを行う。例えば、温度Ｔが９００℃の場合は、１０時間に亘って該プロセスを行う。
【００５０】
その後、上記半導体ウェハでは、欠陥が形成されていない領域に、電子半導体素子を製造する。この際に欠陥領域、および、熱処理によっては隣接する領域において、不純物にゲッタリング効果が生じる。
【００５１】
図２は、点に示した材料析出物を有する半導体材料ウェハ５の断面図である。図２では、約４センチメートルの長さは、半導体ウェハ５における３００マイクロメートルを表す。この表示は、光学顕微鏡による記録であり、上記材料析出物が、欠陥エッチングによって可視できるようになっている。
【００５２】
層厚Ｄ０は、約７００マイクロメートルであり、その下面を、元の層厚Ｄ０から、例えば２５マイクロメートル研磨して、上記材料析出物を促進する欠陥を形成する。上部層領域７、中間層領域８、および、下部層領域９は、それぞれ、約１５０マイクロメートルの層厚を有している。上部層領域７にはほとんど析出物が存在せず、上部層領域７の上３分の１である６には、析出物はほぼ存在しない。そのためこの領域は、集積回路の製造に特に適している。中間層領域８には、わずかな濃度で析出物が存在する。これに対して、下部層領域９には、例えば１立方センチメートル当り１０８よりも高いような、極めて高濃度で析出物が存在する。
【００５３】
図３Ａ〜図３Ｅは、例えば７００マイクロメートルの層厚を有する半導体ウェハ１０から始まるプロセスの、第１の変形例を示す図である。本実施形態は、製造工程中に不可避である空格子点を含む単結晶シリコンウェハ１０を含む。図３Ａでは、例として、５つの空格子点Ｖ１〜Ｖ５を×印によって示した。実際には、上記空格子点密度は、上述のようにこれよりも著しく高い。上記空格子点を「vacancies」とも呼ぶ。
【００５４】
半導体ウェハ１０の両面は、欠陥エッチングされており、場合によっては、上面ＯＳは研磨される。
【００５５】
図３Ｂに示す製造段階では、半導体ウェハ１０の両面を酸化して、上面ＯＳに層１２ａを形成し、下面ＵＳに層１２ｂを形成する。本実施形態では、層１２ａ、１２ｂは、例えば、数百ナノメートル（例えば１００〜１５００ナノメートル）の層厚を有するシリコン酸化物から成る。層１２ａ、１２ｂを形成する際に、格子間シリコンが形成される。格子間シリコンは、シリコンウェハに内方拡散されて、半導体ウェハ１０内の空格子点（詳細には空格子点Ｖ１〜Ｖ５）を充填するので、半導体ウェハ１０内にはこれら空格子点は存在しない。例えば、酸化工程を、９５０℃〜１１８０℃の範囲の温度Ｔ１によって、１時間〜５時間の範囲の時間ｔに亘って行う。あるいは、他のプロセス温度および他のプロセス時間を用いて、層１２ａ、１２ｂを形成する。
【００５６】
状況に応じて、その後、上面の層１２ａを剥離する。状況に応じて、その後すぐ、ウェハの上面ＯＳ上において、酸素外方拡散ステップおよび／または研磨ステップを行うことが可能である。あるいは、上記空格子点を除去する酸化ＲＴＰ法を行ってもよい。
【００５７】
その後、図３Ｃに示すように、この背面、つまり下面ＵＳに欠陥を形成する。例えば、半導体ウェハ１０の層厚を、約２５マイクロメートル研磨して６７５マイクロメートルの層厚Ｄ１ｂに低減させる。半導体ウェハ１０の層領域１０ｂでは、多数の欠陥、特に空格子点が生じる。この空格子点のうち、図３Ｃには、典型的な５つの空格子点Ｖ６〜Ｖ１０を示した。これに対して、半導体ウェハ１０の上部層領域１０ａには欠陥は形成されていない。本実施形態では、例えば、層領域１０ａは、層厚Ｄ３を有し、層厚Ｄ３は、例えば６００マイクロメートルである。
【００５８】
状況に応じて、例えば湿式化学エッチングまたはプラズマ法によって、欠陥が形成された層１０ｂに部分的に短時間エッチバックを行い、上記ウェハの表面に近い領域において生じ得る汚染物を除去することが可能である。
【００５９】
その後、図３Ｄに示すように、酸素析出物を形成するための高温度ステップを引き続き行う。図３Ｄでは、この酸素析出物を４つの析出物Ｐ１〜Ｐ４に示している。該析出物は、「praezipitate」または「precipitate」とも呼ばれる。例えば、図１Ｂに関連して説明したプロセスパラメータを有する１段階からなる高温度プロセスを行う（つまり、Ｔ１が９００℃且つｔ１が１０時間）。あるいは、例えば２段階からなるプロセスを行う。このプロセスでは、例えば、最初に５時間の時間ｔ２ａの間、８００℃の温度Ｔ２ａを行い、その後１５時間の時間ｔ２ｂの間、１０００℃の温度Ｔ２ｂを行う。
【００６０】
上記高温度ステップでは、高密度の析出物を含む層領域１０ｃを形成する。上記空格子点が拡散されるために、層領域１０ａは薄くなり、層領域１０ａ１が形成される。層領域１０ａ１は、空格子点を含まないか、または、空格子点をわずかしか含まない層領域である。層領域１０ａ１の層厚Ｄ４は、層厚Ｄ３よりも例えば少なくとも３０パーセント少ない。本実施形態では、層厚Ｄ４は、依然として３００マイクロメートルである。
【００６１】
状況に応じて、その後、上記下面にリン内方拡散を行う。該リン内方拡散は、その後、酸化層による外方拡散から保護される。必要に応じて、引き続き、上面の研磨工程および／または上面エピタキシー工程を行う。
【００６２】
図３Ｅに示したように、層１２ａは、例えば素子製造業者によって除去されるまで残っていてもよい。その後公知の方法によって、上面ＯＳ上に、電界効果トランジスタＴｒ１、Ｔｒ２、等、および／または、バイポーラトランジスタのような素子を形成する。素子ＢＥ１のためのゾーンは、層領域１０ａ１よりも浅いことが好ましい。製造工程時に、半導体ウェハ１０内に混入した、例えば重金属のような寄生不純物は、層領域１０ｃ内の上記析出物に結集する（例えば析出物Ｐ４における重金属原子Ｓ１参照）。従って、該重金属は、素子ＢＥ１から遠く離れているので、素子ＢＥ１に影響を与えることは不可能である。
【００６３】
必要に応じて、素子ＢＥ１を製造した後、ウェハを薄くする工程および／または下面を欠陥エッチングする工程を、この製造工程の可能な限り後の方で行う。これに対して、ここに示した実施形態では、層領域１０ｃは層領域１０ａ１に接した状態で残るが、分離工程の際に、両層領域１０ａ１および１０ｃは分離される（例えば、２つの集積回路ＩＣ１、ＩＣ２の分離線２０参照）。
【００６４】
他の一変形例では、上記欠陥を形成するために、研削法の代わりに酸素注入を行う。これによって、高い酸素ドーズが導入されるので、（チョクラルスキ（ＣＺ）材料のような）酸素が豊富な材料において用いることが可能な上述の変形例とは反対に、この変形例を酸素が少ない「浮遊ゾーン」の材料において酸素析出物を生成するために用いることが可能である。このイオン注入によって欠陥を用いる変形例を、機械的欠陥を用いる変形例と組み合わせて、酸素析出物の生成をさらに促進させることが可能である。
【００６５】
既により早い段階で、層１２ａを除去することも可能である。図３Ａ〜図３Ｅによる方法を、例えばパワー素子のような単一素子を製造するために行ってもよい。
【００６６】
図４Ａ〜図４Ｅは、第２のプロセスの変形例を示す図である。これは、例えばシリコンウェハである半導体ウェハ１００から始まる。半導体ウェハ１００は、製造に影響する空格子点を含んでおり、これら空格子点のうちの６つの空格子点を、図４Ａでは、例としてＶ１１〜Ｖ１６に示した。２つの空格子点Ｖ１２、Ｖ１５は、示した他の空格子点Ｖ１１、Ｖ１３、Ｖ１４、および、Ｖ１６よりも、下面ＵＳにより近接している。半導体ウェハ１００の層厚Ｄ５は、例えば７００マイクロメートルである。
【００６７】
図４Ｂに示すように、例えば上面側が欠陥エッチング、または、研磨された半導体ウェハ１００の場合には、最初に、ウェハの下面ＵＳ上に欠陥を形成する。一例を挙げると、該欠陥を形成するために、例えば半導体ウェハ１００は機械的に処理され、例えば６５０マイクロメートルの層厚Ｄ５ｂまで研削される。この際に、半導体ウェハ１００内には、欠陥が形成された層１００ｂが形成される。この欠陥が形成された層１００ｂは、典型的には、追加的な空格子点Ｖ１７〜Ｖ２１と、元の空格子点Ｖ１２とを含む。これに応じて、半導体ウェハ１００の上部領域１００ａは薄くなり、例えば５７５マイクロメートルの層厚Ｄ６を有する。
【００６８】
状況に応じて、この損傷された層１００ｂを部分的に短時間エッチバックして、不純物を除去する。さらに状況に応じて、保護層１１０をウェハの下面ＵＳ上に堆積させることが可能である。保護層１１０は、例えば５０〜５００ナノメートルの範囲内の層厚を有するシリコン窒化層のような層である。窒化層１１０の割れ目が形成されることを回避するために、必要に応じて、それより前に、例えば比較的低いプロセス温度によって堆積させた酸化物のような１つの予備層をさらに下面ＵＳ上に形成してもよい。
【００６９】
図４Ｃに示すように、その後、格子間シリコン原子を注入するための酸化工程を行い、上面ＯＳに層１１２を成長させる。この注入は、電気的にアクティブなゾーンの垂直な広がりによって規定された深度、または、それよりもわずかに深いところにまで亘って行われることが好ましい。本実施形態では、例えば、図示した空格子点のうち空格子点Ｖ１２、Ｖ１５およびＶ１７〜Ｖ２１だけが残っている。プロセスパラメータＴ４およびｔ４に関しては、図３Ｂに関連して説明した。上記空格子点を除去するために、選択的にＲＴＰ法を行う。
【００７０】
図４Ｄに示すように、その後、酸素析出物を形成するために、１つの段階もしくは多数の段階からなる高温度ステップを行う。該高温度ステップは、例えば、図１Ｂの説明による温度Ｔおよび時間ｔに相当する、プロセスパラメータの温度Ｔ５および時間ｔ５にて行われる。選択的に、例えば、温度Ｔ５ａが８００℃であり時間ｔ５が５時間である段階と、温度Ｔ５ｂが１０００℃であり時間ｔ５ｂが１５時間である段階との２つの段階からなるプロセスを行う。特に、空格子点Ｖ１７〜Ｖ２１だけが触媒として機能するだけでなく、残りの空格子点Ｖ１２およびＶ１５も、触媒として機能する。従って、比較的多くの酸素析出物が生じる。一例として、これら析出物のうちの５つの析出物Ｐ１１〜Ｐ１５を、図４Ｄの層領域１００ｃ内に示した。層領域１００ｃは、層領域１００ｂから形成され、例えば３００マイクロメートルの層厚を有する。従って、上記高温度ステップの際に層領域１００ａから形成される層領域１００ａ１の層厚Ｄ７は、例えば依然として２７５マイクロメートルである。
【００７１】
状況に応じて、下面側にリン拡散を行う。該リン拡散は、その後、任意の酸化層による外方拡散から保護される。必要に応じて、引き続き、上面の研磨工程および／または上面エピタキシー工程を行う。
【００７２】
図４Ｅに示したように、層１１２は、例えば素子製造業者によって除去されるまで残っていてもよい。その後公知の方法によって、上面ＯＳ上に、電界効果トランジスタＴｒ３、Ｔｒ４、等、および／または、バイポーラトランジスタのような素子を形成する。素子ＢＥ２のためのゾーンは、層領域１００ａ１よりも浅いことが好ましい。さらに、少なくとも１つの金属薄膜層を、例えばダマシン法によって堆積させる。該金属薄膜層は、例えば、少なくとも８０原子パーセントのアルミニウム、または、少なくとも８０原子パーセントの銅から成る。さらにパッシベーションを行い、例えばボンディングのため、または、フリップチップを搭載するためのコンタクト域を取り付ける。製造工程時に、例えば重金属のような、半導体ウェハ１０内に混入した寄生不純物は、層領域１００ｃ内の例えばＰ１１〜Ｐ１５のような析出物に結集する。従って、該重金属は、素子Ｔｒ３、Ｔｒ４ｍ、ＢＥ２から遠く離れているので、これら素子に影響を与えることは不可能である。
【００７３】
必要に応じて、上記素子を製造した後、この製造工程の可能な限り後の方で、ウェハを薄くする工程および／または下面を欠陥エッチングする工程を任意で行う。これに対して、ここに示した実施形態では、層領域１００ｃは層領域１００ａ１に接した状態で残るが、分離工程の際に、両層領域１００ａ１および１００ｃは分離される（例えば、２つの集積回路ＩＣ３、ＩＣ４の分離線１２０参照）。
【００７４】
他の一変形例では、上記欠陥を形成するために、研削工程の代わりに酸素注入を行う。既により早い段階で、層１１２を除去することも可能である。図４Ａ〜図４Ｅによる方法を、例えばパワー素子のような単一素子を製造するために行ってもよい。
【００７５】
換言すると、ここでは、例えばＣＺ材料（チョクラルスキ）において、酸素析出物を局所的に製造する方法を記載する。市販のＣＺ材料を、パワー半導体または他の半導体素子の製造に適するように修正することが可能である。つまりこの材料が、一方では、上記電気的にアクティブなゾーンまたは少なくとも該ゾーンの大部分を内部に構成するために十分な深さまで広がった欠陥が少ないゾーンを含み、他方では、上記ウェハの下面において、安定したゲッタリングゾーンを含むことが可能であるように修正することが可能である。該ゲッタリングゾーンによって、上記高温度ステップを実施する間はずっと、該電気的にアクティブなゾーン内における望ましくない重金属の形成を回避できる。
【００７６】
ウェハの一方の面（例えばウェハの下面）に、特にシリコン材料である上記半導体材料の局所的な欠陥を形成することによって、高い空格子点密度を形成することを提案する。この高い空格子点密度は、続いてその後の特定の高温度ステップにおいて、比較的高密度の例えば酸素析出物を生成する。上記高温度ステップは、８００℃〜１０００℃の間の温度領域で、数時間（合計では、例えば約１０〜２０時間の範囲）の期間に亘って、不活性に実施されることが好ましい。上記欠陥を、特に機械的方法によって形成する。該機械的方法は、上記ウェハの層厚を設定するためにいずれにしても用いられ、これには、例えばラッピングプロセスまたは研削プロセスが適している。
【００７７】
この下面処理の後、例えば０．３マイクロメートル〜３マイクロメートルの範囲内でシリコンを除去することによって、この除去プロセスによって生じた表面汚染物を再び除去するために、欠陥が形成された表面に、任意で比較的短いエッチングステップを行ってもよい。従って、上記欠陥が形成されたゾーンを部分的にエッチバックすることは、例えばＣＭＰ（化学機械研磨）によって行うことのできる該欠陥が形成されたゾーンを全面的に除去することとは異なる。
【００７８】
上記ウェハの下面のこのような欠陥を、特に酸素による欠陥注入法によって形成することも想定可能である。特に上記析出物の形成は、追加的に供給される酸素によってさらに促進される。このために、複数の注入エネルギーを与えることも有効であり得る。この場合、この注入された酸素原子を、該注入工程の後と同様にその後の熱処理工程の後にもより均一に分散させることを可能にするためには、典型的に２つまたは３つの異なる注入エネルギーが有効である。従って、この熱処理工程を、例えば「浮遊ゾーン」材料の場合にわずかな酸素濃度を有するシリコン材料を用いる場合にも行うことが可能である。
【００７９】
上述のプロセスを実施する前に所定の初期状態を確保すると共に、特に上記ウェハの上面の領域において、析出物が存在しないか、または、少なくとも析出物が少ないゾーンを確保するためには、少なくとも、後に形成される上記半導体ウェハの電気的にアクティブな領域に、格子間シリコン原子を注入するとよい。該原子は、この延伸工程によって該領域に生じる空格子点を除去するものである。このために、好適な温度（ウェハの層厚に応じて、通常は９５０℃〜１１８０℃）で、数時間（例えば１〜５時間の範囲）に亘って湿式酸化法またはドライ酸化法を行うことが好ましい。
【００８０】
必要に応じて、こうして得ようとするゲッタリング効果を、表面に近接した下面に、例えば１立方センチメートル当りのリン原子が１０１８よりも大きなドーパント濃度で、リン拡散を行うことによって、さらに強化することが可能である。これに続く製造工程を考慮すると、このリンドーピングを、該ウェハの下面に堆積した酸化物による外方拡散から保護する必要がある。
【００８１】
従って、本発明は、例えばＣＺシリコンウェハの下面に安定したゲッタリング層を形成することに関する。このために、酸素析出物をこの領域に集中して生成する。つまり、上記ウェハの表面に近接した下面に欠陥を形成することによって、この領域に高い空格子点密度を形成し、従って酸素析出物が、後の特別な熱処理ステップ中に促進される。この場合、該ウェハの下面に欠陥を形成するよりも前に、元の空格子点を除去するための特別な酸化高温度ステップを行うことによって、結果の再現性を高めることができる。
【００８２】
上記欠陥を、機械的加工方法によって形成することが好ましい。なぜなら、この変形例は、極めて低コストで従来の製造シーケンスに組み込むことが可能だからである。あるいは、特に酸素原子注入によってこの欠陥を形成してもよい。この場合の利点は、再現性が高い点、上記酸素析出物の均一性が極めて良好である点、および、特にこの追加的な酸素供給によって析出が促進される点である。この注入の場合に、注入する酸素ドーズが十分に高いのであれば、この方法を、例えば磁性ＣＺ、「浮遊ゾーン」置換材料、または、「浮遊ゾーン」材料のような、元々酸素が少ないシリコン基本材料に用いてもよい。
【００８３】
大規模工業の方法に求められる良好な再現性については、現在のところまだ実現されていないが、上記方法は、この良好な再現性を可能にするものである。
【００８４】
上述の空格子点密度は、特に、横の範囲に延びる、上記ウェハの中間部領域における個々の空格子点に関するものである。
【００８５】
本発明に係る材料析出物生成方法は、機械的作用によって、または、注入によって欠陥領域（１０ｂ、１００ｂ）を形成する間に、半導体材料（１０、１００）内に欠陥（Ｖ６、Ｖ１７）を形成する工程と、その後、上記欠陥領域（１０ｂ、１００ｂ、１０ｃ、１００ｃ）内に材料析出物（Ｐ１、Ｐ１１）を生成する間に、上記半導体材料（１０、１００）の熱処理（Ｔ２、ｔ２、Ｔ５、ｔ５）を行う工程とを含むことを特徴とする。
【００８６】
本発明に係る材料析出物生成方法は、上記半導体材料（１０、１００）に半導体素子（ＢＥ１）を形成する前に、上記の２つの工程を実施することを特徴とする。
【００８７】
本発明に係る材料析出物生成方法は、上記半導体材料を、チョクラルスキ法によって製造することを特徴とする。
【００８８】
本発明に係る材料析出物生成方法は、上記欠陥を形成する前に、半導体基材全体において、既に存在している空格子点を、ほとんど除去することを特徴とする。
【００８９】
本発明に係る材料析出物生成方法は、上記欠陥を形成する工程の後においても欠陥が形成されてない、上記半導体材料（１０、１００）の一領域（１０ａ、１００ａ）において、上記欠陥を形成する工程の前に、空格子点（Ｖ１、Ｖ１１）を除去することを特徴とする。
【００９０】
本発明に係る材料析出物生成方法は、上記空格子点の除去を、酸化プロセスによって行うことを特徴とする。
【００９１】
本発明に係る材料析出物生成方法は、上記酸化プロセスは、湿式酸化法を含むことを特徴とする。
【００９２】
本発明に係る材料析出物生成方法は、上記酸化プロセスは、ドライ酸化法を含むことを特徴とする。
【００９３】
本発明に係る材料析出物生成方法は、上記酸化プロセスを、９５０℃と１１５０℃との間の温度において実施することを特徴とする。
【００９４】
本発明に係る材料析出物生成方法は、上記酸化プロセスを、１時間〜５時間の持続時間に亘って実施することを特徴とする。
【００９５】
本発明に係る材料析出物生成方法は、上記酸化プロセスを、高速熱アニールプロセスを用いて行うことを特徴とする。
【００９６】
本発明に係る材料析出物生成方法は、上記酸化プロセスを、１０００℃と１３００℃との間の温度において実施することを特徴とする。
【００９７】
本発明に係る材料析出物生成方法は、上記酸化プロセスを、５秒〜６０秒の持続時間に亘って実施することを特徴とする。
【００９８】
本発明に係る材料析出物生成方法は、上記酸化プロセスを実施する前に、後に欠陥が形成される半導体ウェハ面上に窒化層を堆積させることを特徴とする。
【００９９】
本発明に係る材料析出物生成方法は、上記欠陥を、研削法またはラッピング法によって形成することを特徴とする。
【０１００】
本発明に係る材料析出物生成方法は、上記欠陥の形成において、上記半導体基材の少なくとも層厚５μｍを除去することを特徴とする。
【０１０１】
本発明に係る材料析出物生成方法は、上記欠陥を、イオン注入法によって形成することを特徴とする。
【０１０２】
本発明に係る材料析出物生成方法は、酸素原子を注入することを特徴とする。
【０１０３】
本発明に係る材料析出物生成方法は、上記注入のドーズは、１ｃｍ２当りの酸素原子が５×１０１３と１０１６との間の範囲であることを特徴とする。
【０１０４】
本発明に係る材料析出物生成方法は、上記注入のドーズは、１ｃｍ２当りの酸素原子が１０１４と２×１０１６との間の範囲であることを特徴とする。
【０１０５】
本発明に係る材料析出物生成方法は、上記半導体材料を、チョクラルスキ法によって製造することを特徴とする。
【０１０６】
本発明に係る材料析出物生成方法は、上記半導体材料を、浮遊ゾーン法によって製造することを特徴とする。
【０１０７】
本発明に係る材料析出物生成方法は、１つの注入エネルギーだけを用いることを特徴とする。
【０１０８】
本発明に係る材料析出物生成方法は、複数の注入エネルギーを用いることを特徴とする。
【０１０９】
本発明に係る材料析出物生成方法は、２つ、または、３つの注入エネルギーを用いることを特徴とする。
【０１１０】
本発明に係る材料析出物生成方法は、上記欠陥は、空格子点であることを特徴とする。
【０１１１】
本発明に係る材料析出物生成方法は、上記欠陥領域（１０ｃ、１００ｃ）は、製造が完了した半導体材料内に残存することを特徴とする。
【０１１２】
本発明に係る材料析出物生成方法は、上記欠陥領域（１０ｃ、１００ｃ）は、製造が完了した半導体材料において除去されることを特徴とする。
【０１１３】
本発明に係る材料析出物生成方法は、上記欠陥を形成する工程後に実施する熱処理を、８００℃以上の温度において、少なくとも５時間、または、少なくとも１０時間実施することを特徴とする。
【０１１４】
本発明に係る材料析出物生成方法は、上記欠陥を形成する工程後に実施する熱処理を、８００℃と１０５０℃との間の範囲にある、少なくとも２つの異なる温度において、少なくとも合計１０時間実施することを特徴とする。
【０１１５】
本発明に係る材料析出物生成方法は、上記熱処理を、不活性、つまり酸化性でない雰囲気において実施することを特徴とする。
【０１１６】
本発明に係る材料析出物生成方法は、さらに１つの欠陥形成工程を、イオン注入法によって追加的に行うことを特徴とする。
【０１１７】
本発明に係る材料析出物生成方法は、さらに１つの欠陥形成工程を、酸素注入法によって追加的に行うことを特徴とする。
【０１１８】
本発明に係る材料析出物生成方法は、上記半導体材料を、チョクラルスキ法によって製造することを特徴とする。
【０１１９】
本発明に係る材料析出物生成方法は、上記半導体材料を、浮遊ゾーン法によって製造することを特徴とする。
【０１２０】
本発明に係る材料析出物生成方法は、１つの注入エネルギーだけを用いることを特徴とする。
【０１２１】
本発明に係る材料析出物生成方法は、複数の注入エネルギーを用いることを特徴とする。
【０１２２】
本発明に係る材料析出物生成方法は、２つまたは３つの注入エネルギーを用いることを特徴とする。
【符号の説明】
【０１２３】
２ 半導体ウェハ
４ 欠陥形成プロセス
５〜９ 層領域
１０、１００ 半導体ウェハ
１０ａ〜１０ｃ 層領域
１２ａ、１２ｂ 層
２０ 分離線
Ｄ０〜Ｄ７ 層厚
ＯＳ 上面
ＵＳ 下面
Ｖ１〜Ｖ２１ 空格子点
Ｔ、Ｔ１〜Ｔ５ 温度
ｔ、ｔ１〜ｔ５ プロセス時間
Ｐ１〜Ｐ１５ 析出物
Ｓ１ 重金属原子
ＩＣ１〜ＩＣ４ 集積回路
Ｔｒ１〜Ｔｒ４ トランジスタ
ＢＥ１、ＢＥ２ 素子
１００ａ〜１００ｃ 層領域
１１０ 保護層
１１２ 層
１２０ 分離線
【特許請求の範囲】
【請求項１】
半導体基材全体において、既に存在している空格子点を、酸化プロセスによって除去する工程と、
その後、機械的作用によって、または、注入によって、半導体材料（１０、１００）内の下面側に欠陥（Ｖ６、Ｖ１７）を形成する工程と、
その後、上記半導体材料（１０、１００）の熱処理（Ｔ２、ｔ２、Ｔ５、ｔ５）を行うことにより、上記欠陥（Ｖ６、Ｖ１７）が形成された欠陥領域（１０ｂ、１００ｂ、１０ｃ、１００ｃ）内に、上記半導体材料内において溶融される材料が上記欠陥（Ｖ６、Ｖ１７）に析出した材料析出物（Ｐ１、Ｐ１１）を生成する工程と、
その後、上記半導体材料（１０、１００）の上面に半導体素子（ＢＥ１）を形成する工程と、を含む材料析出物生成方法によって製造された半導体材料ウェハ（２、１０、１００）であって、
析出物を含まないか、または、１立方センチメートル当り１０４未満の材料析出物濃度で析出物をわずかに含む第１の領域（１０ａ１、１００ａ１）と、
１立方センチメートル当り１０７よりも高い材料析出物濃度で析出物（Ｐ１、Ｐ１１）を含む第２の領域（１０ｃ、１００ｃ）とを有することを特徴とする、半導体材料ウェハ（２、１０、１００）。
【請求項２】
上記材料析出物は、酸素析出物であるか、または、酸素析出物を含むことを特徴とする、請求項１に記載の半導体材料ウェハ（２、１０、１００）。
【請求項３】
上記材料析出物は、上記半導体材料ウェハの加工時に重金属イオンをゲッタリングすることに適していることを特徴とする、請求項１または２に記載の半導体材料ウェハ（２、１０、１００）。
【請求項４】
上記第１の領域（１０ａ１、１００ａ１）は、少なくとも１μｍの層厚（Ｄ７）を有することを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項５】
上記第１の領域（１０ａ１、１００ａ１）は、少なくとも１０μｍの層厚（Ｄ７）を有することを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項６】
上記第１の領域（１０ａ１、１００ａ１）は、少なくとも５０μｍの層厚（Ｄ７）を有することを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項７】
上記第２の領域（１０ｃ、１００ｃ）は、上記半導体材料ウェハ（２、１０、１００）の層厚（Ｄ１ｂ、Ｄ５ｂ）の少なくとも３分の１の層厚を有するか、または、少なくとも１５０マイクロメートルの層厚を有することを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項８】
上記第２の領域（１０ｃ、１００ｃ）は、上記半導体材料ウェハ（２、１０、１００）の層厚（Ｄ１ｂ、Ｄ５ｂ）の１０分の１よりも薄いか、または、７５マイクロメートルよりも薄いことを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項９】
上記第１の領域は、空格子点を含まないか、または、１立方センチメートル当り１０１２または１０１１未満の空格子点密度で空格子点をわずかに含むことを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項１０】
半導体材料ウェハ（２、１０、１００）は、１立方センチメートル当りの原子が５×１０１５または５×１０１６未満の濃度の炭素を含むことを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項１１】
半導体基板（２、１０、１００）を有する半導体素子（ＢＥ１）であって、
上記半導体基板（２、１０、１００）は、
析出物を含まないか、または、１立方センチメートル当り１０４未満の析出物濃度で析出物をわずかに含む第１の層領域（１０ａ１、１００ａ１）と、
１立方センチメートル当り１０７よりも高い材料析出物濃度で析出物（Ｐ１、Ｐ１１）を含む第２の領域（１０ｃ、１００ｃ）とを有することを特徴とする、半導体素子（ＢＥ１）。
【請求項１２】
半導体基板（２、１０、１００）を有する集積回路（ＩＣ１）であって、
上記半導体基板（２、１０、１００）は、
析出物を含まないか、または、１立方センチメートル当り１０４未満の析出物濃度で析出物をわずかに含む第１の層領域（１０ａ１、１００ａ１）と、
１立方センチメートル当り１０７よりも高い材料析出物濃度で析出物（Ｐ１、Ｐ１１）を含む第２の領域（１０ｃ、１００ｃ）とを有することを特徴とする、集積回路（ＩＣ１）。
【請求項１】
半導体基材全体において、既に存在している空格子点を、酸化プロセスによって除去する工程と、
その後、機械的作用によって、または、注入によって、半導体材料（１０、１００）内の下面側に欠陥（Ｖ６、Ｖ１７）を形成する工程と、
その後、上記半導体材料（１０、１００）の熱処理（Ｔ２、ｔ２、Ｔ５、ｔ５）を行うことにより、上記欠陥（Ｖ６、Ｖ１７）が形成された欠陥領域（１０ｂ、１００ｂ、１０ｃ、１００ｃ）内に、上記半導体材料内において溶融される材料が上記欠陥（Ｖ６、Ｖ１７）に析出した材料析出物（Ｐ１、Ｐ１１）を生成する工程と、
その後、上記半導体材料（１０、１００）の上面に半導体素子（ＢＥ１）を形成する工程と、を含む材料析出物生成方法によって製造された半導体材料ウェハ（２、１０、１００）であって、
析出物を含まないか、または、１立方センチメートル当り１０４未満の材料析出物濃度で析出物をわずかに含む第１の領域（１０ａ１、１００ａ１）と、
１立方センチメートル当り１０７よりも高い材料析出物濃度で析出物（Ｐ１、Ｐ１１）を含む第２の領域（１０ｃ、１００ｃ）とを有することを特徴とする、半導体材料ウェハ（２、１０、１００）。
【請求項２】
上記材料析出物は、酸素析出物であるか、または、酸素析出物を含むことを特徴とする、請求項１に記載の半導体材料ウェハ（２、１０、１００）。
【請求項３】
上記材料析出物は、上記半導体材料ウェハの加工時に重金属イオンをゲッタリングすることに適していることを特徴とする、請求項１または２に記載の半導体材料ウェハ（２、１０、１００）。
【請求項４】
上記第１の領域（１０ａ１、１００ａ１）は、少なくとも１μｍの層厚（Ｄ７）を有することを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項５】
上記第１の領域（１０ａ１、１００ａ１）は、少なくとも１０μｍの層厚（Ｄ７）を有することを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項６】
上記第１の領域（１０ａ１、１００ａ１）は、少なくとも５０μｍの層厚（Ｄ７）を有することを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項７】
上記第２の領域（１０ｃ、１００ｃ）は、上記半導体材料ウェハ（２、１０、１００）の層厚（Ｄ１ｂ、Ｄ５ｂ）の少なくとも３分の１の層厚を有するか、または、少なくとも１５０マイクロメートルの層厚を有することを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項８】
上記第２の領域（１０ｃ、１００ｃ）は、上記半導体材料ウェハ（２、１０、１００）の層厚（Ｄ１ｂ、Ｄ５ｂ）の１０分の１よりも薄いか、または、７５マイクロメートルよりも薄いことを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項９】
上記第１の領域は、空格子点を含まないか、または、１立方センチメートル当り１０１２または１０１１未満の空格子点密度で空格子点をわずかに含むことを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項１０】
半導体材料ウェハ（２、１０、１００）は、１立方センチメートル当りの原子が５×１０１５または５×１０１６未満の濃度の炭素を含むことを特徴とする、請求項１〜３のいずれか１項に記載の半導体材料ウェハ（２、１０、１００）。
【請求項１１】
半導体基板（２、１０、１００）を有する半導体素子（ＢＥ１）であって、
上記半導体基板（２、１０、１００）は、
析出物を含まないか、または、１立方センチメートル当り１０４未満の析出物濃度で析出物をわずかに含む第１の層領域（１０ａ１、１００ａ１）と、
１立方センチメートル当り１０７よりも高い材料析出物濃度で析出物（Ｐ１、Ｐ１１）を含む第２の領域（１０ｃ、１００ｃ）とを有することを特徴とする、半導体素子（ＢＥ１）。
【請求項１２】
半導体基板（２、１０、１００）を有する集積回路（ＩＣ１）であって、
上記半導体基板（２、１０、１００）は、
析出物を含まないか、または、１立方センチメートル当り１０４未満の析出物濃度で析出物をわずかに含む第１の層領域（１０ａ１、１００ａ１）と、
１立方センチメートル当り１０７よりも高い材料析出物濃度で析出物（Ｐ１、Ｐ１１）を含む第２の領域（１０ｃ、１００ｃ）とを有することを特徴とする、集積回路（ＩＣ１）。
【図１Ａ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図１Ｂ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【公開番号】特開２０１２−１３８５９２（Ｐ２０１２−１３８５９２Ａ）
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願番号】特願２０１２−３０９３５（Ｐ２０１２−３０９３５）
【出願日】平成２４年２月１５日（２０１２．２．１５）
【分割の表示】特願２００８−４２６０２（Ｐ２００８−４２６０２）の分割
【原出願日】平成２０年２月２５日（２００８．２．２５）
【出願人】（５０６２３６３５８）インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト (27)
【公開日】平成２４年７月１９日（２０１２．７．１９）
【国際特許分類】
【出願日】平成２４年２月１５日（２０１２．２．１５）
【分割の表示】特願２００８−４２６０２（Ｐ２００８−４２６０２）の分割
【原出願日】平成２０年２月２５日（２００８．２．２５）
【出願人】（５０６２３６３５８）インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト (27)
[ Back to top ]