半導体装置
【課題】半導体チップを分けることによって性能を引き出すことが可能なスタック形ＭＣＰの半導体装置を提供する。
【解決手段】接続パッド３２を有する実装基板３１、上面に論理回路が形成され、下面を実装基板３１上に固定された半導体チップ１１、下面に、受動素子を有するＰＬＬ２０が形成され、下面を、半田バンプ３５を介して半導体チップ１１の上面に電気的に接続且つ固定された半導体チップ１５、及び、半導体チップ１１と実装基板３１の接続パッド３２とを電気的に接続する金属細線３７とを備えている。
【解決手段】接続パッド３２を有する実装基板３１、上面に論理回路が形成され、下面を実装基板３１上に固定された半導体チップ１１、下面に、受動素子を有するＰＬＬ２０が形成され、下面を、半田バンプ３５を介して半導体チップ１１の上面に電気的に接続且つ固定された半導体チップ１５、及び、半導体チップ１１と実装基板３１の接続パッド３２とを電気的に接続する金属細線３７とを備えている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタック型ＭＣＰの半導体装置に関する。
【背景技術】
【０００２】
デジタルネットワーク情報社会の急速な進展に対応し、携帯電話に代表されるモバイル情報端末等の高性能化、高（多）機能化、及び小型化等が求められている。そして、これらを支えるＬＳＩ等の半導体装置は、例えば、１チップの中に全ての回路を詰め込む構成のＳｏＣ（System on a Chip）の開発が行われている。しかしながら、小型化、特に実装面積の低減を達成する観点、特性を維持する観点等からは、全てを１チップ化することが必ずしも最適であるわけではない。
【０００３】
半導体チップを三次元に積層するＣｏＣ（Chip on Chip)、または、スタック型ＭＣＰ（St-MCP：Stacked Multi Chip Package）等と称される半導体装置の開発・製品化が進められている。例えば、ダイパッドまたはフィルム状基板に固定されたメモリ用の第１の半導体チップの上に、平面視において第１の半導体チップより小さい制御用の第２の半導体チップが、互いに対向配置した状態で電気的に接続され、第１の半導体チップの側方位置に外部と接続する端子部が形成された構造のスタック型ＭＣＰの半導体装置が開示されている（例えば、特許文献１参照。）。
【０００４】
この、開示されたスタック型ＭＣＰの半導体装置は、より大きな第１の半導体チップをダイパッド等に固定しているので、外部端子へのワイヤボンディングが容易にでき、組み立て易い構造を有し、１枚の半導体チップ上に形成する場合と比較すると、半導体チップを２つに分けて積層している分、ダイパッド等を小さくすることが可能である。デジタル回路が主要な回路である場合は、メモリ用の第１の半導体チップと制御用の第２の半導体チップに分けることは可能である。
【０００５】
しかしながら、アナログ信号を処理する回路が主回路の１つである場合は、２つの半導体チップに分けたからといって、このアナログ回路が有する特性を引き出すことにはならないという問題を有している。つまり、集積されることによって特性の低下を受け易い回路ブロック等への配慮を欠いて、２つの半導体チップに分けても、回路ブロックが持っていた特性が必ずしも発揮し切れないという問題は残されたままである。
【特許文献１】特開２０００−２２０７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体チップを分けることによって性能を引き出すことが可能なスタック形ＭＣＰの半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、接続パッドを有する実装基板と、上面に論理回路が形成され、下面を前記実装基板側に固定された第１の半導体チップと、下面に、抵抗、またはキャパシタ、またはインダクタの内の少なくとも１つの受動素子を有するアナログ電気信号を扱うアナログ回路が形成され、下面を第１の導電材を介して前記第１の半導体チップの上面に電気的に接続且つ固定された第２の半導体チップと、前記第１の半導体チップと前記実装基板の接続パッドとを電気的に接続する第２の導電材とを備えていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、半導体チップを分けることによって性能を引き出すことが可能なスタック形ＭＣＰの半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１０】
本発明の実施例１に係る半導体装置について、図１及び図２を参照しながら説明する。図１は半導体装置の構成を模式的に示す図で、図１（ａ）は半導体装置の半導体チップを平面的に示す図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った全体の断面図である。図２は半導体装置の上側の半導体チップに形成される回路の構成を模式的に示すブロック図で、図２（ａ）は位相同期回路（ＰＬＬ）を示す図、図２（ｂ）は図２（ａ）の一部の構成を示す図である。なお、半導体装置の実装基板に対して、半導体チップが積層されている側を上、対向するバンプ電極の側を下という。
【００１１】
図１に示すように、半導体装置１は、上面に接続パッド３２を有する実装基板３１と、上面に論理回路が形成され、下面を実装基板３１側にして実装基板３１上に固定された第１の半導体チップである半導体チップ１１と、下面に、抵抗及びキャパシタ等の受動素子を有するアナログ電気信号を扱うアナログ回路であるＰＬＬアナログ部２８が形成され、下面を第１の導電材である半田バンプ３５を介して半導体チップ１１の上面に電気的に接続且つ固定された第２の半導体チップである半導体チップ１５と、半導体チップ１１と実装基板３１の接続パッド３２とを電気的に接続する第２の導電材である金属細線３７とを備えている。
【００１２】
更に、半導体装置１は、外部の回路と接続するための半田バンプ３６をインターポーザである実装基板３１の下面に有している。図示を省略するが、実装基板３１は、下面に、接続パッド３２と接続された配線の一部をなすランドを設けて、ランドに半田バンプ３６が接続され、半田バンプ３６との接続部を除いたランド及び下面がソルダレジストで被われている。実装基板３１の上面は、周辺部に配設された接続パッド３２を除いて、ソルダレジストで被われている。実装基板３１の上面の中央部に接着材３３を介して、半導体チップ１１の下面が接着、固定されている。半導体チップ１１の周辺部に配設された接続パッド１２ａと、実装基板３１の接続パッド３２とが、互いに、金属細線３７により接続されている。
【００１３】
半田バンプ３５は、接続方向に垂直な断面の径が３０〜４０μｍ、接続距離が２０〜３０μｍ程度である。金属細線３７は、例えば、２０〜２５μｍ径のＡｕまたはＡｌ等を主成分とするワイヤであり、半導体チップ１１の接続パッド１２ａから上方に引き出してループを形成して、実装基板３１の接続パッド３２と接続されている。
【００１４】
また、半導体装置１は、実装基板３１の上面、半導体チップ１１、１５、金属細線３７、半田バンプ３５を被って封止樹脂３９が形成されている。
【００１５】
半導体チップ１１の上面には、接続パッド１２ａが配設された周辺部のパッド領域１３より中央部寄りに、図示を省略するが、デジタル信号処理を扱う論理回路を有するロジックＬＳＩが形成されている。つまり、半導体チップ１１は、論理回路として、後述のＰＬＬ（Phase Locked Loop、位相同期回路）２０の論理回路ブロックの分周器２５の他、ＭＣＵ（Micro Controller Unit）部、フラッシュＲＯＭ（Read Only Memory）部、ＳＲＡＭ（Static Random Access Memory）部、ＤＲＡＭ（Dynamic RAM）部、入出力制御部等の内の幾つかを有しており、更に、電源回路、コンパレータ、Ａ−Ｄ（Analog to Digital）及びＤ−Ａ（Digital to Analog）コンバータ（変換回路）等のアナログ部の幾つかを有して構成されている。
【００１６】
半導体チップ１１の上面の最も外側は、周知のように、層間絶縁膜の中に配線層が形成され、周辺部に、接続パッド１２ａが層間絶縁膜及び表面保護膜から露出し、中央部に、半導体チップ１５と接続するための接続パッド１２ｂが露出している。半導体チップ１５は、半導体チップ１１のパッド領域１３の内側、すなわち半導体チップ１１の中央部に収められる大きさである。
【００１７】
半導体チップ１１は、メモリセル及びロジック回路のトランジスタ及び配線等が、最先端の世代の製造プロセスを使用して、最小線幅を有する最小寸法となるように形成される。面積効率及び動作速度の向上、消費電力の低減等を達成するためである。
【００１８】
図２に示すように、半導体チップ１５の下面には、ＰＬＬ２０の内のＰＬＬアナログ部２８が形成されている。ＰＬＬ２０は、例えば、ＰＦＤ（Phase/Frequency Detector、位相周波数比較器）２１、ＣＨＰ（Charge Pump、チャージポンプ）２２、ＬＰＦ（Low Pass Filter、ローパスフィルタ）２３、ＶＣＯ（Voltage Controlled Oscillator、電圧制御発振器）２４、分周器２５等で構成され、ＰＬＬアナログ部２８は、その内の分周器２５を除いた部分である。
【００１９】
分周器２５は０レベルと１レベルの２値のレベルによって表現されるデジタル信号を扱う論理回路ブロックである。例えば、分周器２５は、ＣＭＯＳ回路（インバータ、ＮＡＮＤゲート、ＮＯＲゲート等）で構成される周知の回路である。
【００２０】
一方、ＰＦＤ２１、ＣＨＰ２２、ＬＰＦ２３、及びＶＣＯ２４からなるＰＬＬアナログ部２８は、アナログ信号を扱うアナログ回路ブロックである。図２（ｂ）に示すように、ＶＣＯ２４は、例えば、ＣＭＯＳ回路（Complementary Metal Oxide Semiconductor、図示略）を用いた３段のインバータ４１、４３、４５を有し、リングオシレータを構成している。それぞれのインバータ４１、４３、４５に流れる電流量を可変とするＭＯＳＦＥＴを挿入し、そのゲート電圧Ｖｃｏｎｔを制御することにより出力Ｖｏｕｔの発振周波数を制御することができる。ゲート電圧Ｖｃｏｎｔは、ＬＰＦ２３の出力である。所望の周波数を発振させる場合、遅延素子が必要となるが、この例では充放電用のキャパシタ４２、４４、４６を、それぞれのインバータ４１、４３、４５の出力側に接続している。なお、ＣＭＯＳ回路を用いたＶＣＯ２４は、例えば、発振周波数が１．５ＧＨｚ程度までの周波数で使用されることが多い。
【００２１】
次に、機能及び動作等を説明する。ＰＬＬ２０は、入力信号ＶｉｎがＰＦＤ２１に入力され、ＰＦＤ２１の出力がＣＨＰ２２に入力され、ＣＨＰ２２の出力がＬＰＦ２３に入力され、ＬＰＦ２３の出力がＶＣＯ２４に入力され、ＶＣＯ２４の出力が出力信号Ｖｏｕｔとして出力される。また、ＶＣＯ２４の出力は分周器２５に入力され、分周器２５の出力がＰＦＤ２１に入力される。ＰＬＬ２０は、入力信号Ｖｉｎと周波数／位相が同期した信号を生成し、出力信号Ｖｏｕｔとして出力する。基準クロックに同期したＬＳＩの内部クロック生成に使用される。
【００２２】
入力信号Ｖｉｎは、通常、ジッタのほとんど無い水晶発振器（図示略）からの信号である。ＰＦＤ２１は、入力信号と分周器２５からのフィードバック信号の位相／周波数の差を捕らえ、フィードバック信号の方が遅れている場合、進める指示（ＵＰ）を出力し、フィードバック信号の方が進んでいる場合、遅らせる指示（ＤＮ）を出力する。
【００２３】
ＣＨＰ２２は、進める指示の期間は充電し、遅らせる指示の期間は放電する。充放電電流は一定値をなすように設定されている。
【００２４】
ＬＰＦ２３は、ＣＨＰ２２の出力の低域だけを通過させて雑音を除去する。ＬＰＦ２３は、抵抗値と容量値をパラメータとして設定され、例えば、容量値１００ｐＦ〜３００ｐＦの大きなキャパシタを使用する。従って、ＬＰＦ２３は、ＰＬＬ２０の面積の半分以上を占めることが多い。
【００２５】
ＶＣＯ２４は、入力される電圧に応じて発振周波数を変化させる発振器である。発振周波数は、設定された一定の係数（感度、ゲイン）を有して、入力される電圧に対して比例関係にある。
【００２６】
分周器２５は、設定された分周比Ｎに応じて、周波数の分周を行う。例えば、入力の基準クロックが２５ＭＨｚであって、内部で、高速の１００ＭＨｚ、２００ＭＨｚ、５００ＭＨｚ動作のクロックが必要な場合、Ｎ＝４（４逓倍）、Ｎ＝８（８逓倍）、Ｎ＝２０（２０逓倍）に設定したそれぞれのＰＬＬ２０を搭載する（例えば、図１（ａ）の３つのＰＬＬアナログ部２８参照）。
【００２７】
ＰＬＬ２０は、スタック型ＭＣＰ等の半導体装置では、少なくとも１個搭載され、動作が高速化している。ＰＬＬ２０の高速化は、分周器２５の高速化でもあり、ＰＬＬ２０の高速性能を決める上で重要である。つまり、分周器２５は、最先端の世代にある微細化された製造プロセスで、半導体チップ１１の上面に形成される。
【００２８】
一方、ＰＦＤ２１、ＣＨＰ２２、ＬＰＦ２３、及びＶＣＯ２４からなるＰＬＬアナログ部２８は、半導体チップ１５の下面に、最先端の技術世代から１〜２世代古い製造プロセスを使用して形成される。ＰＬＬアナログ部２８は、アナログ特性が求められるので、必ずしもメモリセル及びロジック回路ほどに微細化を追求する必要はないためである。ＶＣＯ２４の出力信号Ｖｏｕｔは、半田バンプ３５を介して半導体チップ１５から半導体チップ１１へ伝えられる。分周器２５の出力信号は、別の半田バンプ３５を介して半導体チップ１１から半導体チップ１５へ伝えられる。なお、半導体チップ１５は、最先端の世代にある製造プロセスで形成可能なことはいうまでもない。
【００２９】
上述したように、半導体装置１は、接続パッド３２を有する実装基板３１、上面に論理回路が形成され、下面を実装基板３１上に固定された半導体チップ１１、下面に、受動素子を有するＰＬＬアナログ部２８が形成され、下面を、半田バンプ３５を介して半導体チップ１１の上面に電気的に接続且つ固定された半導体チップ１５、及び、半導体チップ１１と実装基板３１の接続パッド３２とを電気的に接続する金属細線３７とを備えている。
【００３０】
その結果、半導体装置１は、ＰＬＬアナログ部２８を有する半導体チップ１５が、半田バンプ３５を間に置いて、半導体チップ１１と接続されている。電気的な接続は、半田バンプ３５を介して行われる。半導体チップ１５は、半導体チップ１１の論理回路で発生する電源変動及び電源ノイズ、接近した配線間の相互作用等の影響を低減することが可能となる。つまり、ＰＬＬアナログ部２８は、デジタルノイズの影響を抑制できるので、ＰＬＬ２０が有する本来の電気的特性により近い特性を発揮することが可能となる。逆に、半導体チップ１５が、半導体チップ１１へ及ぼす影響も低減可能である。
【００３１】
また、半導体チップ１５のＰＬＬアナログ部２８は、半導体チップ１１上にないので、論理回路等で発生する熱による温度上昇を抑制することが可能である。ＰＬＬアナログ部２８は、熱に敏感な抵抗値の変動、キャパシタの容量変動等が抑制され、電気的特性を安定させることが可能である。
【００３２】
また、半導体チップ１１の分周器２５は、最小線幅の製造プロセスで形成されているので、半導体装置１に要求される高速化に対応したＰＬＬ２０を構成可能である。つまり、分周器２５は、ＰＬＬ２０の出力信号Ｖｏｕｔをフィードバックさせ、逓倍数に応じて分周した分周器２５の出力信号と入力信号ＶｉｎとをＰＦＤ２１にて比較するときに、分周器２５内で信号の遅延や波形のなまりが抑制される。ＰＬＬ２０は、半導体チップ１１の分周器２５と半導体チップ１５のＰＬＬアナログ部２８との間で、半田バンプを介して信号のやり取りを行うことにより、十分に高速な動作が可能である。
【００３３】
また、半導体チップ１５と半導体チップ１１とは、半田バンプ３５で接続されているので、金属細線で接続する場合に比較して、太さが同程度乃至より太く、長さがより短い接続となる。その結果、金属細線と比較して、抵抗が低く、インダクタンスが低く接続でき、高周波の信号をより容易に通すことが可能である。また、半田バンプ３５は、チップ内の配線層に比較してずっと太い。
【００３４】
また、ＰＬＬアナログ部２８を半導体チップ１５として半導体チップ１１の外に出したので、半導体チップ１１の論理回路の設計の自由度は高くなり、同様に半導体チップ１５のＰＬＬアナログ部２８の設計の自由度は高くなり、レイアウト設計等は容易に、つまり、より短時間で行うことが可能である。設計の自由度が上げられるために、半田バンプ３５を介して接続される接続パッド１２ｂと接続パッド１６とは、論理回路とＰＬＬアナログ部２８にとって、より適する位置に配置することが可能となる。
【００３５】
また、ＰＬＬ２０を論理回路等と全て同一の半導体チップとして形成する場合、または、同一の実装基板上に並列に配置する場合に比較して、半導体チップ１１のチップ面積は小さくなり、半導体チップ１１のチップ面積に支配される実装基板３１が小さくなり、半導体装置１が小型化される。半導体装置１の高さは、半導体チップ１１の上に、半導体チップ１５を固定するものの、半導体チップ１１の上面から上方に引き出してループを形成する金属細線３７の高さと、ほぼ同じ程度となるので、高さ方向の増加は小さい。
【００３６】
また、半導体チップ１１と半導体チップ１５とは、異なる世代の製造プロセスで製造が可能であるので、古い製造プロセスの有効活用が可能であり、新旧２つの製造プロセスを並行に稼働させることにより、半導体装置１の製造時間の短縮が可能となる。
【００３７】
次に、上記実施例１の変形例１について説明する。上記実施例１では、半導体チップ１５にＰＦＤ２１、ＣＨＰ２２、ＬＰＦ２３、及びＶＣＯ２４からなるＰＬＬアナログ部２８を形成したが、上側の半導体チップにＣＨＰ２２、ＬＰＦ２３、及びＶＣＯ２４からなるＰＬＬアナログ部を形成し、下側の半導体チップにＰＦＤ２１及び分周器２５を形成することは可能である。デジタルノイズを受け易い最小限のＰＬＬアナログ部を上側の半導体チップに形成する選択である。この変形例１の半導体装置は、例えば、ＰＬＬの動作周波数が比較的低く、また下側の半導体チップから発生するデジタルノイズが比較的小さい場合に有効である。この変形例１の半導体装置は、上記実施例１の半導体装置１が有する効果とほとんど同様な効果を有している。
【００３８】
次に、上記実施例１の変形例２について説明する。上記変形例１とは逆に、上側の半導体チップにＰＦＤ２１、ＣＨＰ２２、ＬＰＦ２３、ＶＣＯ２４、及び分周器２５からなるＰＬＬ２０を形成することは可能である。ＰＬＬ２０を可能な限り高速化しようとすると、半導体チップ１５を最先端の世代にある製造プロセスで形成することは必要である。この変形例２の半導体装置は、ＰＬＬ全体が上側の半導体チップに一体化されているため、下側のチップ上にＰＬＬの回路ブロックの一部を配置せずに済み、下側の半導体チップのレイアウト設計がより楽になる。また、ＰＬＬとしての良否判定は、上側の半導体チップをテストすることによって、比較的簡単に行うことが可能である。この変形例２の半導体装置は、上記実施例１の半導体装置１が有する効果とほとんど同様な効果を有している。
【００３９】
次に、上記実施例１の変形例３について、図３を参照しながら説明する。図３は半導体装置を構成する半導体チップを模式的に示す平面的な図である。実施例１の半導体装置とは、上側の半導体チップに形成される回路の範囲が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４０】
図３に示すように、半導体装置２は、実施例１の半導体装置１と同様な回路を有しており、ＰＬＬアナログ部２８に加えて、実施例１の半導体装置１では下側の半導体チップ１１の上面に配設されていたＡＤＣ／ＤＡＣ（Ａ−Ｄコンバータ／Ｄ−Ａコンバータ）５０が、上側の半導体チップ５５に形成されている。半導体チップ５５は、実施例１の半導体チップ１５に比較して大きくなり、下側の半導体チップ５１は、実施例１の半導体チップ１１に比較して小さい。
【００４１】
ＡＤＣ／ＤＡＣ５０は、例えば、抵抗及びコンパレータ等で構成されている。ＰＬＬアナログ部２８とＡＤＣ／ＤＡＣ５０とは、隣接する領域にそれぞれ配設されている。ＰＬＬアナログ部２８とＡＤＣ／ＤＡＣ５０の接続は、一部を半導体チップ５５上で行っているが、半田バンプ３５を介して半導体チップ５１に落として、半導体チップ５１上で行うことは可能である。
【００４２】
半導体装置２は、ＰＬＬアナログ部２８とＡＤＣ／ＤＡＣ５０を、別の半導体チップ５５として形成して、下側の半導体チップ５１の上に配置している。その結果、半導体装置２は、実施例１のＰＬＬアナログ部２８のみを別の半導体チップ１５として形成する場合に比較して、より多くの実装面積の低減が可能である。例えば、モバイル情報端末用の１チップ形ＳｏＣの半導体装置に比較して、ＰＬＬアナログ部２８及びＡＤＣ／ＤＡＣ５０を別の半導体チップ１５として、スタック型ＭＣＰの半導体装置２を構成すると、上下のシリコン基板の合計の使用面積はわずかに増加するものの、実装面積を約１７％低減することが可能となった。
【００４３】
また、半導体装置２は、ＡＤＣ／ＤＡＣ５０が、下側の半導体チップ５１で発生した熱による温度上昇を抑制することが可能となる。ＡＤＣ／ＤＡＣ５０は、熱に敏感な抵抗の抵抗値変動等が抑制され、電気的特性を安定させることが可能である。その他、半導体装置２は、実施例１の半導体装置１が有する効果を、同様に有している。
【実施例２】
【００４４】
本発明の実施例２に係る半導体装置について、図４及び図５を参照しながら説明する。図４は半導体装置を構成する半導体チップを模式的に示す平面的な図である。図５は半導体装置の半導体チップに形成される回路を模式的に示す図である。実施例１の半導体装置とは、回路形式が異なり、上側の半導体チップに形成される回路の範囲が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４５】
図４及び図５に示すように、半導体装置３は、ＬＣ発振回路構成のＶＣＯ７８を有し、ＶＣＯ７８のインダクタ７３ａ、７３ｂが上側の半導体チップ７１に形成されている。実施例１のＣＭＯＳＦＥＴを有するリングオシレータ構成のＶＣＯ２４を、ＶＣＯ７８で置き換えた構成である。ＶＣＯ７８は、ＶＣＯ２４より高い発振周波数、例えば、発振周波数が１〜数ＧＨｚより高いＰＬＬに用いることが可能である。
【００４６】
図４に示すように、インダクタ７３ａ、７３ｂは、半導体チップ７１の下面の、層間絶縁膜の中の配線層を利用して、矩形の枠に近い形状を連続した螺旋形に形成されている。インダクタ７３ａ、７３ｂは、半導体チップ７１の下面に、鏡面対称となるように配置されている。インダクタ７３ａ、７３ｂの中心部の一端が互いに接続されて、接続パッド（図示略）に接続され、インダクタ７３ａ、７３ｂの外周部の他端が、それぞれ、別の接続パッド（図示略）に接続されている。
【００４７】
図５に示すように、ＶＣＯ７８は、差動型のＬＣ型発振器をなし、負側の出力信号Ｖｏｕｔ−が、ダイオード構成のバラクタ６５ａのカソード、ＭＯＳＦＥＴ６７ａのドレイン、インダクタ７３ａの一端、ＭＯＳＦＥＴ６７ｂのゲートに接続され、正側の出力信号Ｖｏｕｔ＋が、ダイオード構成のバラクタ６５ｂのカソード、ＭＯＳＦＥＴ６７ｂのドレイン、インダクタ７３ｂの一端、ＭＯＳＦＥＴ６７ａのゲートに接続され、入力信号Ｖｃｏｎｔがバラクタ６５ａ、６５ｂのアノードに接続され、電源Ｖｃｃがインダクタ７３ａ、７３ｂの他端に接続され、ＭＯＳＦＥＴ６７ａ、６７ｂのソースが接地されている。
【００４８】
上側の半導体チップ７１は、図５に１点鎖線で囲まれたインダクタ７３ａ、７３ｂが配設され、ＶＣＯ７８の他の回路要素は、下側の半導体チップ６１に配設され、両者の電気的な接続は、接続パッド及び半田バンプ（図示略）を介して行われる。半導体チップ６１は、インダクタ７３ａ、７３ｂを除くＶＣＯ７８が配設され、その他、実施例１の半導体チップ１１が有する論理回路及びアナログ部が配設され、更に、図２に示すＶＣＯ２４以外のＰＬＬが配設されている。
【００４９】
ＶＣＯ７８は、ＬＣの定数に応じて発振周波数が決まる。バラクタ６５ａ、６５ｂは、ｐｎ接合の容量が、印加電圧により変化することを利用して、すなわち、入力信号Ｖｃｏｎｔの電圧に応じて容量が変化する可変容量素子として使用されている。インダクタ７３ａ、７３ｂのインダクタンスは一定である。その結果、ＶＣＯ７８は、出力の発振周波数が可変となる。なお、差動型にすることにより、位相が１８０度ずれた出力信号Ｖｏｕｔ−及び出力信号Ｖｏｕｔ＋が、発振信号となる。
【００５０】
半導体装置３は、ＶＣＯ７８の中のインダクタ７３ａ、７３ｂのみを、別の半導体チップ７１として形成して、下側の半導体チップ６１の上に配置されている。その結果、インダクタ７３ａ、７３ｂを含むＰＬＬを論理回路等と全て同一の半導体チップとして形成する場合、または、同一の実装基板上に並列に配置する場合に比較して、実装面積の低減が可能である。他の素子に比較して、インダクタ７３ａ、７３ｂは、大きな占有面積となることが多く、面積低減の効果は大きい。
【００５１】
また、インダクタ７３ａ、７３ｂは、別の半導体チップ７１として形成されることにより、導電性のシリコン基板からの距離が近いことによる寄生容量の低減、配線層の厚膜化等による低抵抗化等を独自に図ることができ、また、半導体チップ６１で発生した熱による温度上昇を抑制することが可能となり、ＶＣＯ７８の最大動作周波数の増大、チューニングレンジの拡大等が可能となる。また、レイアウト設計の自由度が増し、例えば、インダクタ７３ａ、７３ｂを対称的な形状とすることが容易にでき、両者の特性を揃えることがより簡単にできるようになる。
【００５２】
また、半導体チップ６１と半導体チップ７１とは、異なる世代の製造プロセスで製造が可能であるので、古い製造プロセスの有効活用が可能であり、新旧２つの製造プロセスを並行に稼働させることにより、半導体装置３の製造時間の短縮が可能となる。
【００５３】
次に、上記実施例２の変形例について、図６を参照しながら説明する。図６は半導体装置を構成する半導体チップを模式的に示す平面的な図である。実施例２の半導体装置とは、上側の半導体チップに形成される回路の範囲が異なる。なお、実施例１及び実施例２と同一構成部分には同一の符号を付して、その説明は省略する。
【００５４】
図６に示すように、半導体装置４は、実施例２のＶＣＯ７８を有しており、ＶＣＯ７８のインダクタ７３ａ、７３ｂに加えて、バラクタ６５ａ、６５ｂが上側の半導体チップ８５に形成されている。半導体チップ８５は、実施例２の半導体チップ７１に比較して、大きくなり、下側の半導体チップ８１は、実施例２の半導体チップ６１に比較して小さい。
【００５５】
インダクタ７３ａ、７３ｂは、実施例２のインダクタ７３ａ、７３ｂと同様なレイアウトで配設され、インダクタ７３ａ、７３ｂに接近して、対応するバラクタ６５ａ、６５ｂ配設されている。バラクタ６５ａ、６５ｂは、インダクタ７３ａ、７３ｂと半導体チップ８５上で接続されているが、半導体チップ８１上で接続されても差し支えない。
【００５６】
半導体装置４は、ＶＣＯ７８の中のインダクタ７３ａ、７３ｂ及びバラクタ６５ａ、６５ｂを、別の半導体チップ８１として形成して、下側の半導体チップ８１の上に配置している。その結果、半導体装置４は、実施例２のインダクタ７３ａ、７３ｂのみを別の半導体チップ７１として形成する場合に比較して、より多くの実装面積の低減が可能である。他の素子に比較して、バラクタ６５ａ、６５ｂは、比較的大きな占有面積となることが多く、面積低減の効果は大きい。
【００５７】
また、半導体装置４は、バラクタ６５ａ、６５ｂが、下側の半導体チップ８１で発生した熱による温度上昇を抑制することが可能となる。その他、半導体装置４は、実施例２の半導体装置３が有する効果を、同様に有している。
【００５８】
なお、上側の半導体チップに、上述の受動素子の他に、ＭＯＳＦＥＴ６７ａ、６７ｂを加えた構成とすることは差し支えない。
【００５９】
更に、実施例２及びその変形例では、可変容量素子として、バラクタ６５ａ、６５ｂを使用する例を示したが、例えば、ＭＥＭＳ（Micro Electro Mechanical System）可変容量素子等を使用することが可能である。また、容量を可変とすることなく、バラクタ６５ａ、６５ｂを固定容量のキャパシタと置き換えることにより、差動型のＬＣ発振器として使用することが可能である。
【００６０】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００６１】
例えば、実施例では、論理回路を有する第１の半導体チップとアナログ回路を有する第２の半導体チップとから構成される半導体装置の例を示したが、アナログ回路を有する第３の半導体チップを形成し、第３の半導体チップが、第１の半導体チップの上に、第２の半導体チップに並列に、第２の半導体チップと同様に半田バンプを介して接続されてもよい。
【００６２】
また、第２の半導体チップは、アナログ回路に隣接して、例えば、ゲートアレイが配設された構成とすることが可能である。また、ゲートアレイが配設された第３の半導体チップを形成し、第３の半導体チップが、第１の半導体チップの上に、第２の半導体チップに並列に、第２の半導体チップと同様に半田バンプを介して接続されてもよい。また、ゲートアレイを置き換えて、または、ゲートアレイに並列して、例えば、ＩＰ（Intellectual Property）等の回路ブロックが配設された構成とすることが可能である。なお、第２または第３の半導体チップに配設されたゲートアレイ及び回路ブロック等が、全て第１の半導体チップと接続されている必要はない。
【００６３】
また、実施例では、半導体チップを上下に２枚積層する例を示したが、半導体チップを３枚積層することは可能である。３枚積層する場合、論理回路を有する第１の半導体チップと実装基板との間に、例えば、上面にメモリセル回路を有するメモリ半導体チップを固定し、メモリ半導体チップと実装基板とを金属細線で接続する。また、第１の半導体チップとメモリ半導体チップとを金属細線で接続することは可能である。
【００６４】
また、実施例では、第２の半導体チップに配設されるアナログ回路として、ＰＬＬの一部またはＰＬＬ、ＡＤＣ／ＤＡＣ、インダクタ、バラクタの例を示したが、その他に、電源回路、電源制御回路、増幅回路、演算回路、変調回路、インピーダンス整合回路、高周波信号処理回路等の内の少なくとも一つを選択して配置する構成とすることは可能である。
【００６５】
また、アナログＩＰでは、内部にアナログ回路ブロックと制御論理回路ブロックを組み合わせた、いわゆるアナログ・デジタル混載（ミックスト・シグナル、Mixed Signal）回路が増えている。それらのアナログＩＰにおいて、上記実施例のＰＬＬで示したように、アナログ回路ブロックは第２の半導体チップに、論理回路ブロックは第１の半導体チップに作り別けし、その間の信号のやり取りは半田バンプを介して行うことで、高速動作性能に優れたアナログ・デジタル混載回路を実現させることは可能である。
【００６６】
その他、以下の付記に記載されるような構成が考えられる。
（付記１） 接続パッドを有する実装基板と、上面に論理回路が形成され、下面を前記実装基板側に固定された第１の半導体チップと、下面に、抵抗、またはキャパシタ、またはインダクタの内の少なくとも１つの受動素子を有するアナログ電気信号を扱うアナログ回路が形成され、下面を第１の導電材を介して前記第１の半導体チップの上面に電気的に接続且つ固定された第２の半導体チップと、前記第１の半導体チップと前記実装基板の接続パッドとを電気的に接続する第２の導電材とを備えている半導体装置。
【００６７】
（付記２） 前記第２の半導体チップは、抵抗、またはキャパシタ、またはインダクタの内の同一種類の受動素子のみで構成されるアナログ回路である付記１に記載の半導体装置。
【００６８】
（付記３） 前記第２の半導体チップは、抵抗、またはキャパシタ、またはインダクタの内の少なくとも２種類の受動素子で構成されるアナログ回路である付記１に記載の半導体装置。
【００６９】
（付記４） 前記第２の半導体チップは、アナログ・デジタル混載回路の内のアナログ回路ブロックである付記１に記載の半導体装置。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１に係る半導体装置の構成を模式的に示す図で、図１（ａ）は半導体装置の半導体チップを平面的に示す図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った全体の断面図。
【図２】本発明の実施例１に係る半導体装置の上側の半導体チップに形成される回路の構成を模式的に示すブロック図で、図２（ａ）は位相同期回路（ＰＬＬ）を示す図、図２（ｂ）は図２（ａ）の一部の構成を示す図。
【図３】本発明の実施例１の変形例に係る半導体装置を構成する半導体チップを模式的に示す平面的な図。
【図４】本発明の実施例２に係る半導体装置を構成する半導体チップを模式的に示す平面的な図。
【図５】本発明の実施例２に係る半導体装置の半導体チップに形成される回路を模式的に示す図。
【図６】本発明の実施例２の変形例に係る半導体装置を構成する半導体チップを模式的に示す平面的な図。
【符号の説明】
【００７１】
１、２、３、４ 半導体装置
１１、１５、５１、５５、６１、７１、８１、８５ 半導体チップ
１２ａ、１２ｂ、１６、３２、５３、６３ 接続パッド
１３、５３、８３ パッド領域
２０ ＰＬＬ
２１ ＰＦＤ
２２ ＣＨＰ
２３ ＬＰＦ
２４、７８ ＶＣＯ
２５ 分周器
２８ ＰＬＬアナログ部
３１ 実装基板
３３ 接着材
３５、３６ 半田バンプ
３７ 金属細線
３９ 封止樹脂
４１、４３、４５ インバータ
４２、４４、４６ キャパシタ
５０ ＡＤＣ／ＤＡＣ
６５ａ、６５ｂ バラクタ
６７ａ、６７ｂ ＭＯＳＦＥＴ
７３ａ、７３ｂ インダクタ
【技術分野】
【０００１】
本発明は、スタック型ＭＣＰの半導体装置に関する。
【背景技術】
【０００２】
デジタルネットワーク情報社会の急速な進展に対応し、携帯電話に代表されるモバイル情報端末等の高性能化、高（多）機能化、及び小型化等が求められている。そして、これらを支えるＬＳＩ等の半導体装置は、例えば、１チップの中に全ての回路を詰め込む構成のＳｏＣ（System on a Chip）の開発が行われている。しかしながら、小型化、特に実装面積の低減を達成する観点、特性を維持する観点等からは、全てを１チップ化することが必ずしも最適であるわけではない。
【０００３】
半導体チップを三次元に積層するＣｏＣ（Chip on Chip)、または、スタック型ＭＣＰ（St-MCP：Stacked Multi Chip Package）等と称される半導体装置の開発・製品化が進められている。例えば、ダイパッドまたはフィルム状基板に固定されたメモリ用の第１の半導体チップの上に、平面視において第１の半導体チップより小さい制御用の第２の半導体チップが、互いに対向配置した状態で電気的に接続され、第１の半導体チップの側方位置に外部と接続する端子部が形成された構造のスタック型ＭＣＰの半導体装置が開示されている（例えば、特許文献１参照。）。
【０００４】
この、開示されたスタック型ＭＣＰの半導体装置は、より大きな第１の半導体チップをダイパッド等に固定しているので、外部端子へのワイヤボンディングが容易にでき、組み立て易い構造を有し、１枚の半導体チップ上に形成する場合と比較すると、半導体チップを２つに分けて積層している分、ダイパッド等を小さくすることが可能である。デジタル回路が主要な回路である場合は、メモリ用の第１の半導体チップと制御用の第２の半導体チップに分けることは可能である。
【０００５】
しかしながら、アナログ信号を処理する回路が主回路の１つである場合は、２つの半導体チップに分けたからといって、このアナログ回路が有する特性を引き出すことにはならないという問題を有している。つまり、集積されることによって特性の低下を受け易い回路ブロック等への配慮を欠いて、２つの半導体チップに分けても、回路ブロックが持っていた特性が必ずしも発揮し切れないという問題は残されたままである。
【特許文献１】特開２０００−２２０７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、半導体チップを分けることによって性能を引き出すことが可能なスタック形ＭＣＰの半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、接続パッドを有する実装基板と、上面に論理回路が形成され、下面を前記実装基板側に固定された第１の半導体チップと、下面に、抵抗、またはキャパシタ、またはインダクタの内の少なくとも１つの受動素子を有するアナログ電気信号を扱うアナログ回路が形成され、下面を第１の導電材を介して前記第１の半導体チップの上面に電気的に接続且つ固定された第２の半導体チップと、前記第１の半導体チップと前記実装基板の接続パッドとを電気的に接続する第２の導電材とを備えていることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、半導体チップを分けることによって性能を引き出すことが可能なスタック形ＭＣＰの半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例１】
【００１０】
本発明の実施例１に係る半導体装置について、図１及び図２を参照しながら説明する。図１は半導体装置の構成を模式的に示す図で、図１（ａ）は半導体装置の半導体チップを平面的に示す図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った全体の断面図である。図２は半導体装置の上側の半導体チップに形成される回路の構成を模式的に示すブロック図で、図２（ａ）は位相同期回路（ＰＬＬ）を示す図、図２（ｂ）は図２（ａ）の一部の構成を示す図である。なお、半導体装置の実装基板に対して、半導体チップが積層されている側を上、対向するバンプ電極の側を下という。
【００１１】
図１に示すように、半導体装置１は、上面に接続パッド３２を有する実装基板３１と、上面に論理回路が形成され、下面を実装基板３１側にして実装基板３１上に固定された第１の半導体チップである半導体チップ１１と、下面に、抵抗及びキャパシタ等の受動素子を有するアナログ電気信号を扱うアナログ回路であるＰＬＬアナログ部２８が形成され、下面を第１の導電材である半田バンプ３５を介して半導体チップ１１の上面に電気的に接続且つ固定された第２の半導体チップである半導体チップ１５と、半導体チップ１１と実装基板３１の接続パッド３２とを電気的に接続する第２の導電材である金属細線３７とを備えている。
【００１２】
更に、半導体装置１は、外部の回路と接続するための半田バンプ３６をインターポーザである実装基板３１の下面に有している。図示を省略するが、実装基板３１は、下面に、接続パッド３２と接続された配線の一部をなすランドを設けて、ランドに半田バンプ３６が接続され、半田バンプ３６との接続部を除いたランド及び下面がソルダレジストで被われている。実装基板３１の上面は、周辺部に配設された接続パッド３２を除いて、ソルダレジストで被われている。実装基板３１の上面の中央部に接着材３３を介して、半導体チップ１１の下面が接着、固定されている。半導体チップ１１の周辺部に配設された接続パッド１２ａと、実装基板３１の接続パッド３２とが、互いに、金属細線３７により接続されている。
【００１３】
半田バンプ３５は、接続方向に垂直な断面の径が３０〜４０μｍ、接続距離が２０〜３０μｍ程度である。金属細線３７は、例えば、２０〜２５μｍ径のＡｕまたはＡｌ等を主成分とするワイヤであり、半導体チップ１１の接続パッド１２ａから上方に引き出してループを形成して、実装基板３１の接続パッド３２と接続されている。
【００１４】
また、半導体装置１は、実装基板３１の上面、半導体チップ１１、１５、金属細線３７、半田バンプ３５を被って封止樹脂３９が形成されている。
【００１５】
半導体チップ１１の上面には、接続パッド１２ａが配設された周辺部のパッド領域１３より中央部寄りに、図示を省略するが、デジタル信号処理を扱う論理回路を有するロジックＬＳＩが形成されている。つまり、半導体チップ１１は、論理回路として、後述のＰＬＬ（Phase Locked Loop、位相同期回路）２０の論理回路ブロックの分周器２５の他、ＭＣＵ（Micro Controller Unit）部、フラッシュＲＯＭ（Read Only Memory）部、ＳＲＡＭ（Static Random Access Memory）部、ＤＲＡＭ（Dynamic RAM）部、入出力制御部等の内の幾つかを有しており、更に、電源回路、コンパレータ、Ａ−Ｄ（Analog to Digital）及びＤ−Ａ（Digital to Analog）コンバータ（変換回路）等のアナログ部の幾つかを有して構成されている。
【００１６】
半導体チップ１１の上面の最も外側は、周知のように、層間絶縁膜の中に配線層が形成され、周辺部に、接続パッド１２ａが層間絶縁膜及び表面保護膜から露出し、中央部に、半導体チップ１５と接続するための接続パッド１２ｂが露出している。半導体チップ１５は、半導体チップ１１のパッド領域１３の内側、すなわち半導体チップ１１の中央部に収められる大きさである。
【００１７】
半導体チップ１１は、メモリセル及びロジック回路のトランジスタ及び配線等が、最先端の世代の製造プロセスを使用して、最小線幅を有する最小寸法となるように形成される。面積効率及び動作速度の向上、消費電力の低減等を達成するためである。
【００１８】
図２に示すように、半導体チップ１５の下面には、ＰＬＬ２０の内のＰＬＬアナログ部２８が形成されている。ＰＬＬ２０は、例えば、ＰＦＤ（Phase/Frequency Detector、位相周波数比較器）２１、ＣＨＰ（Charge Pump、チャージポンプ）２２、ＬＰＦ（Low Pass Filter、ローパスフィルタ）２３、ＶＣＯ（Voltage Controlled Oscillator、電圧制御発振器）２４、分周器２５等で構成され、ＰＬＬアナログ部２８は、その内の分周器２５を除いた部分である。
【００１９】
分周器２５は０レベルと１レベルの２値のレベルによって表現されるデジタル信号を扱う論理回路ブロックである。例えば、分周器２５は、ＣＭＯＳ回路（インバータ、ＮＡＮＤゲート、ＮＯＲゲート等）で構成される周知の回路である。
【００２０】
一方、ＰＦＤ２１、ＣＨＰ２２、ＬＰＦ２３、及びＶＣＯ２４からなるＰＬＬアナログ部２８は、アナログ信号を扱うアナログ回路ブロックである。図２（ｂ）に示すように、ＶＣＯ２４は、例えば、ＣＭＯＳ回路（Complementary Metal Oxide Semiconductor、図示略）を用いた３段のインバータ４１、４３、４５を有し、リングオシレータを構成している。それぞれのインバータ４１、４３、４５に流れる電流量を可変とするＭＯＳＦＥＴを挿入し、そのゲート電圧Ｖｃｏｎｔを制御することにより出力Ｖｏｕｔの発振周波数を制御することができる。ゲート電圧Ｖｃｏｎｔは、ＬＰＦ２３の出力である。所望の周波数を発振させる場合、遅延素子が必要となるが、この例では充放電用のキャパシタ４２、４４、４６を、それぞれのインバータ４１、４３、４５の出力側に接続している。なお、ＣＭＯＳ回路を用いたＶＣＯ２４は、例えば、発振周波数が１．５ＧＨｚ程度までの周波数で使用されることが多い。
【００２１】
次に、機能及び動作等を説明する。ＰＬＬ２０は、入力信号ＶｉｎがＰＦＤ２１に入力され、ＰＦＤ２１の出力がＣＨＰ２２に入力され、ＣＨＰ２２の出力がＬＰＦ２３に入力され、ＬＰＦ２３の出力がＶＣＯ２４に入力され、ＶＣＯ２４の出力が出力信号Ｖｏｕｔとして出力される。また、ＶＣＯ２４の出力は分周器２５に入力され、分周器２５の出力がＰＦＤ２１に入力される。ＰＬＬ２０は、入力信号Ｖｉｎと周波数／位相が同期した信号を生成し、出力信号Ｖｏｕｔとして出力する。基準クロックに同期したＬＳＩの内部クロック生成に使用される。
【００２２】
入力信号Ｖｉｎは、通常、ジッタのほとんど無い水晶発振器（図示略）からの信号である。ＰＦＤ２１は、入力信号と分周器２５からのフィードバック信号の位相／周波数の差を捕らえ、フィードバック信号の方が遅れている場合、進める指示（ＵＰ）を出力し、フィードバック信号の方が進んでいる場合、遅らせる指示（ＤＮ）を出力する。
【００２３】
ＣＨＰ２２は、進める指示の期間は充電し、遅らせる指示の期間は放電する。充放電電流は一定値をなすように設定されている。
【００２４】
ＬＰＦ２３は、ＣＨＰ２２の出力の低域だけを通過させて雑音を除去する。ＬＰＦ２３は、抵抗値と容量値をパラメータとして設定され、例えば、容量値１００ｐＦ〜３００ｐＦの大きなキャパシタを使用する。従って、ＬＰＦ２３は、ＰＬＬ２０の面積の半分以上を占めることが多い。
【００２５】
ＶＣＯ２４は、入力される電圧に応じて発振周波数を変化させる発振器である。発振周波数は、設定された一定の係数（感度、ゲイン）を有して、入力される電圧に対して比例関係にある。
【００２６】
分周器２５は、設定された分周比Ｎに応じて、周波数の分周を行う。例えば、入力の基準クロックが２５ＭＨｚであって、内部で、高速の１００ＭＨｚ、２００ＭＨｚ、５００ＭＨｚ動作のクロックが必要な場合、Ｎ＝４（４逓倍）、Ｎ＝８（８逓倍）、Ｎ＝２０（２０逓倍）に設定したそれぞれのＰＬＬ２０を搭載する（例えば、図１（ａ）の３つのＰＬＬアナログ部２８参照）。
【００２７】
ＰＬＬ２０は、スタック型ＭＣＰ等の半導体装置では、少なくとも１個搭載され、動作が高速化している。ＰＬＬ２０の高速化は、分周器２５の高速化でもあり、ＰＬＬ２０の高速性能を決める上で重要である。つまり、分周器２５は、最先端の世代にある微細化された製造プロセスで、半導体チップ１１の上面に形成される。
【００２８】
一方、ＰＦＤ２１、ＣＨＰ２２、ＬＰＦ２３、及びＶＣＯ２４からなるＰＬＬアナログ部２８は、半導体チップ１５の下面に、最先端の技術世代から１〜２世代古い製造プロセスを使用して形成される。ＰＬＬアナログ部２８は、アナログ特性が求められるので、必ずしもメモリセル及びロジック回路ほどに微細化を追求する必要はないためである。ＶＣＯ２４の出力信号Ｖｏｕｔは、半田バンプ３５を介して半導体チップ１５から半導体チップ１１へ伝えられる。分周器２５の出力信号は、別の半田バンプ３５を介して半導体チップ１１から半導体チップ１５へ伝えられる。なお、半導体チップ１５は、最先端の世代にある製造プロセスで形成可能なことはいうまでもない。
【００２９】
上述したように、半導体装置１は、接続パッド３２を有する実装基板３１、上面に論理回路が形成され、下面を実装基板３１上に固定された半導体チップ１１、下面に、受動素子を有するＰＬＬアナログ部２８が形成され、下面を、半田バンプ３５を介して半導体チップ１１の上面に電気的に接続且つ固定された半導体チップ１５、及び、半導体チップ１１と実装基板３１の接続パッド３２とを電気的に接続する金属細線３７とを備えている。
【００３０】
その結果、半導体装置１は、ＰＬＬアナログ部２８を有する半導体チップ１５が、半田バンプ３５を間に置いて、半導体チップ１１と接続されている。電気的な接続は、半田バンプ３５を介して行われる。半導体チップ１５は、半導体チップ１１の論理回路で発生する電源変動及び電源ノイズ、接近した配線間の相互作用等の影響を低減することが可能となる。つまり、ＰＬＬアナログ部２８は、デジタルノイズの影響を抑制できるので、ＰＬＬ２０が有する本来の電気的特性により近い特性を発揮することが可能となる。逆に、半導体チップ１５が、半導体チップ１１へ及ぼす影響も低減可能である。
【００３１】
また、半導体チップ１５のＰＬＬアナログ部２８は、半導体チップ１１上にないので、論理回路等で発生する熱による温度上昇を抑制することが可能である。ＰＬＬアナログ部２８は、熱に敏感な抵抗値の変動、キャパシタの容量変動等が抑制され、電気的特性を安定させることが可能である。
【００３２】
また、半導体チップ１１の分周器２５は、最小線幅の製造プロセスで形成されているので、半導体装置１に要求される高速化に対応したＰＬＬ２０を構成可能である。つまり、分周器２５は、ＰＬＬ２０の出力信号Ｖｏｕｔをフィードバックさせ、逓倍数に応じて分周した分周器２５の出力信号と入力信号ＶｉｎとをＰＦＤ２１にて比較するときに、分周器２５内で信号の遅延や波形のなまりが抑制される。ＰＬＬ２０は、半導体チップ１１の分周器２５と半導体チップ１５のＰＬＬアナログ部２８との間で、半田バンプを介して信号のやり取りを行うことにより、十分に高速な動作が可能である。
【００３３】
また、半導体チップ１５と半導体チップ１１とは、半田バンプ３５で接続されているので、金属細線で接続する場合に比較して、太さが同程度乃至より太く、長さがより短い接続となる。その結果、金属細線と比較して、抵抗が低く、インダクタンスが低く接続でき、高周波の信号をより容易に通すことが可能である。また、半田バンプ３５は、チップ内の配線層に比較してずっと太い。
【００３４】
また、ＰＬＬアナログ部２８を半導体チップ１５として半導体チップ１１の外に出したので、半導体チップ１１の論理回路の設計の自由度は高くなり、同様に半導体チップ１５のＰＬＬアナログ部２８の設計の自由度は高くなり、レイアウト設計等は容易に、つまり、より短時間で行うことが可能である。設計の自由度が上げられるために、半田バンプ３５を介して接続される接続パッド１２ｂと接続パッド１６とは、論理回路とＰＬＬアナログ部２８にとって、より適する位置に配置することが可能となる。
【００３５】
また、ＰＬＬ２０を論理回路等と全て同一の半導体チップとして形成する場合、または、同一の実装基板上に並列に配置する場合に比較して、半導体チップ１１のチップ面積は小さくなり、半導体チップ１１のチップ面積に支配される実装基板３１が小さくなり、半導体装置１が小型化される。半導体装置１の高さは、半導体チップ１１の上に、半導体チップ１５を固定するものの、半導体チップ１１の上面から上方に引き出してループを形成する金属細線３７の高さと、ほぼ同じ程度となるので、高さ方向の増加は小さい。
【００３６】
また、半導体チップ１１と半導体チップ１５とは、異なる世代の製造プロセスで製造が可能であるので、古い製造プロセスの有効活用が可能であり、新旧２つの製造プロセスを並行に稼働させることにより、半導体装置１の製造時間の短縮が可能となる。
【００３７】
次に、上記実施例１の変形例１について説明する。上記実施例１では、半導体チップ１５にＰＦＤ２１、ＣＨＰ２２、ＬＰＦ２３、及びＶＣＯ２４からなるＰＬＬアナログ部２８を形成したが、上側の半導体チップにＣＨＰ２２、ＬＰＦ２３、及びＶＣＯ２４からなるＰＬＬアナログ部を形成し、下側の半導体チップにＰＦＤ２１及び分周器２５を形成することは可能である。デジタルノイズを受け易い最小限のＰＬＬアナログ部を上側の半導体チップに形成する選択である。この変形例１の半導体装置は、例えば、ＰＬＬの動作周波数が比較的低く、また下側の半導体チップから発生するデジタルノイズが比較的小さい場合に有効である。この変形例１の半導体装置は、上記実施例１の半導体装置１が有する効果とほとんど同様な効果を有している。
【００３８】
次に、上記実施例１の変形例２について説明する。上記変形例１とは逆に、上側の半導体チップにＰＦＤ２１、ＣＨＰ２２、ＬＰＦ２３、ＶＣＯ２４、及び分周器２５からなるＰＬＬ２０を形成することは可能である。ＰＬＬ２０を可能な限り高速化しようとすると、半導体チップ１５を最先端の世代にある製造プロセスで形成することは必要である。この変形例２の半導体装置は、ＰＬＬ全体が上側の半導体チップに一体化されているため、下側のチップ上にＰＬＬの回路ブロックの一部を配置せずに済み、下側の半導体チップのレイアウト設計がより楽になる。また、ＰＬＬとしての良否判定は、上側の半導体チップをテストすることによって、比較的簡単に行うことが可能である。この変形例２の半導体装置は、上記実施例１の半導体装置１が有する効果とほとんど同様な効果を有している。
【００３９】
次に、上記実施例１の変形例３について、図３を参照しながら説明する。図３は半導体装置を構成する半導体チップを模式的に示す平面的な図である。実施例１の半導体装置とは、上側の半導体チップに形成される回路の範囲が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４０】
図３に示すように、半導体装置２は、実施例１の半導体装置１と同様な回路を有しており、ＰＬＬアナログ部２８に加えて、実施例１の半導体装置１では下側の半導体チップ１１の上面に配設されていたＡＤＣ／ＤＡＣ（Ａ−Ｄコンバータ／Ｄ−Ａコンバータ）５０が、上側の半導体チップ５５に形成されている。半導体チップ５５は、実施例１の半導体チップ１５に比較して大きくなり、下側の半導体チップ５１は、実施例１の半導体チップ１１に比較して小さい。
【００４１】
ＡＤＣ／ＤＡＣ５０は、例えば、抵抗及びコンパレータ等で構成されている。ＰＬＬアナログ部２８とＡＤＣ／ＤＡＣ５０とは、隣接する領域にそれぞれ配設されている。ＰＬＬアナログ部２８とＡＤＣ／ＤＡＣ５０の接続は、一部を半導体チップ５５上で行っているが、半田バンプ３５を介して半導体チップ５１に落として、半導体チップ５１上で行うことは可能である。
【００４２】
半導体装置２は、ＰＬＬアナログ部２８とＡＤＣ／ＤＡＣ５０を、別の半導体チップ５５として形成して、下側の半導体チップ５１の上に配置している。その結果、半導体装置２は、実施例１のＰＬＬアナログ部２８のみを別の半導体チップ１５として形成する場合に比較して、より多くの実装面積の低減が可能である。例えば、モバイル情報端末用の１チップ形ＳｏＣの半導体装置に比較して、ＰＬＬアナログ部２８及びＡＤＣ／ＤＡＣ５０を別の半導体チップ１５として、スタック型ＭＣＰの半導体装置２を構成すると、上下のシリコン基板の合計の使用面積はわずかに増加するものの、実装面積を約１７％低減することが可能となった。
【００４３】
また、半導体装置２は、ＡＤＣ／ＤＡＣ５０が、下側の半導体チップ５１で発生した熱による温度上昇を抑制することが可能となる。ＡＤＣ／ＤＡＣ５０は、熱に敏感な抵抗の抵抗値変動等が抑制され、電気的特性を安定させることが可能である。その他、半導体装置２は、実施例１の半導体装置１が有する効果を、同様に有している。
【実施例２】
【００４４】
本発明の実施例２に係る半導体装置について、図４及び図５を参照しながら説明する。図４は半導体装置を構成する半導体チップを模式的に示す平面的な図である。図５は半導体装置の半導体チップに形成される回路を模式的に示す図である。実施例１の半導体装置とは、回路形式が異なり、上側の半導体チップに形成される回路の範囲が異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。
【００４５】
図４及び図５に示すように、半導体装置３は、ＬＣ発振回路構成のＶＣＯ７８を有し、ＶＣＯ７８のインダクタ７３ａ、７３ｂが上側の半導体チップ７１に形成されている。実施例１のＣＭＯＳＦＥＴを有するリングオシレータ構成のＶＣＯ２４を、ＶＣＯ７８で置き換えた構成である。ＶＣＯ７８は、ＶＣＯ２４より高い発振周波数、例えば、発振周波数が１〜数ＧＨｚより高いＰＬＬに用いることが可能である。
【００４６】
図４に示すように、インダクタ７３ａ、７３ｂは、半導体チップ７１の下面の、層間絶縁膜の中の配線層を利用して、矩形の枠に近い形状を連続した螺旋形に形成されている。インダクタ７３ａ、７３ｂは、半導体チップ７１の下面に、鏡面対称となるように配置されている。インダクタ７３ａ、７３ｂの中心部の一端が互いに接続されて、接続パッド（図示略）に接続され、インダクタ７３ａ、７３ｂの外周部の他端が、それぞれ、別の接続パッド（図示略）に接続されている。
【００４７】
図５に示すように、ＶＣＯ７８は、差動型のＬＣ型発振器をなし、負側の出力信号Ｖｏｕｔ−が、ダイオード構成のバラクタ６５ａのカソード、ＭＯＳＦＥＴ６７ａのドレイン、インダクタ７３ａの一端、ＭＯＳＦＥＴ６７ｂのゲートに接続され、正側の出力信号Ｖｏｕｔ＋が、ダイオード構成のバラクタ６５ｂのカソード、ＭＯＳＦＥＴ６７ｂのドレイン、インダクタ７３ｂの一端、ＭＯＳＦＥＴ６７ａのゲートに接続され、入力信号Ｖｃｏｎｔがバラクタ６５ａ、６５ｂのアノードに接続され、電源Ｖｃｃがインダクタ７３ａ、７３ｂの他端に接続され、ＭＯＳＦＥＴ６７ａ、６７ｂのソースが接地されている。
【００４８】
上側の半導体チップ７１は、図５に１点鎖線で囲まれたインダクタ７３ａ、７３ｂが配設され、ＶＣＯ７８の他の回路要素は、下側の半導体チップ６１に配設され、両者の電気的な接続は、接続パッド及び半田バンプ（図示略）を介して行われる。半導体チップ６１は、インダクタ７３ａ、７３ｂを除くＶＣＯ７８が配設され、その他、実施例１の半導体チップ１１が有する論理回路及びアナログ部が配設され、更に、図２に示すＶＣＯ２４以外のＰＬＬが配設されている。
【００４９】
ＶＣＯ７８は、ＬＣの定数に応じて発振周波数が決まる。バラクタ６５ａ、６５ｂは、ｐｎ接合の容量が、印加電圧により変化することを利用して、すなわち、入力信号Ｖｃｏｎｔの電圧に応じて容量が変化する可変容量素子として使用されている。インダクタ７３ａ、７３ｂのインダクタンスは一定である。その結果、ＶＣＯ７８は、出力の発振周波数が可変となる。なお、差動型にすることにより、位相が１８０度ずれた出力信号Ｖｏｕｔ−及び出力信号Ｖｏｕｔ＋が、発振信号となる。
【００５０】
半導体装置３は、ＶＣＯ７８の中のインダクタ７３ａ、７３ｂのみを、別の半導体チップ７１として形成して、下側の半導体チップ６１の上に配置されている。その結果、インダクタ７３ａ、７３ｂを含むＰＬＬを論理回路等と全て同一の半導体チップとして形成する場合、または、同一の実装基板上に並列に配置する場合に比較して、実装面積の低減が可能である。他の素子に比較して、インダクタ７３ａ、７３ｂは、大きな占有面積となることが多く、面積低減の効果は大きい。
【００５１】
また、インダクタ７３ａ、７３ｂは、別の半導体チップ７１として形成されることにより、導電性のシリコン基板からの距離が近いことによる寄生容量の低減、配線層の厚膜化等による低抵抗化等を独自に図ることができ、また、半導体チップ６１で発生した熱による温度上昇を抑制することが可能となり、ＶＣＯ７８の最大動作周波数の増大、チューニングレンジの拡大等が可能となる。また、レイアウト設計の自由度が増し、例えば、インダクタ７３ａ、７３ｂを対称的な形状とすることが容易にでき、両者の特性を揃えることがより簡単にできるようになる。
【００５２】
また、半導体チップ６１と半導体チップ７１とは、異なる世代の製造プロセスで製造が可能であるので、古い製造プロセスの有効活用が可能であり、新旧２つの製造プロセスを並行に稼働させることにより、半導体装置３の製造時間の短縮が可能となる。
【００５３】
次に、上記実施例２の変形例について、図６を参照しながら説明する。図６は半導体装置を構成する半導体チップを模式的に示す平面的な図である。実施例２の半導体装置とは、上側の半導体チップに形成される回路の範囲が異なる。なお、実施例１及び実施例２と同一構成部分には同一の符号を付して、その説明は省略する。
【００５４】
図６に示すように、半導体装置４は、実施例２のＶＣＯ７８を有しており、ＶＣＯ７８のインダクタ７３ａ、７３ｂに加えて、バラクタ６５ａ、６５ｂが上側の半導体チップ８５に形成されている。半導体チップ８５は、実施例２の半導体チップ７１に比較して、大きくなり、下側の半導体チップ８１は、実施例２の半導体チップ６１に比較して小さい。
【００５５】
インダクタ７３ａ、７３ｂは、実施例２のインダクタ７３ａ、７３ｂと同様なレイアウトで配設され、インダクタ７３ａ、７３ｂに接近して、対応するバラクタ６５ａ、６５ｂ配設されている。バラクタ６５ａ、６５ｂは、インダクタ７３ａ、７３ｂと半導体チップ８５上で接続されているが、半導体チップ８１上で接続されても差し支えない。
【００５６】
半導体装置４は、ＶＣＯ７８の中のインダクタ７３ａ、７３ｂ及びバラクタ６５ａ、６５ｂを、別の半導体チップ８１として形成して、下側の半導体チップ８１の上に配置している。その結果、半導体装置４は、実施例２のインダクタ７３ａ、７３ｂのみを別の半導体チップ７１として形成する場合に比較して、より多くの実装面積の低減が可能である。他の素子に比較して、バラクタ６５ａ、６５ｂは、比較的大きな占有面積となることが多く、面積低減の効果は大きい。
【００５７】
また、半導体装置４は、バラクタ６５ａ、６５ｂが、下側の半導体チップ８１で発生した熱による温度上昇を抑制することが可能となる。その他、半導体装置４は、実施例２の半導体装置３が有する効果を、同様に有している。
【００５８】
なお、上側の半導体チップに、上述の受動素子の他に、ＭＯＳＦＥＴ６７ａ、６７ｂを加えた構成とすることは差し支えない。
【００５９】
更に、実施例２及びその変形例では、可変容量素子として、バラクタ６５ａ、６５ｂを使用する例を示したが、例えば、ＭＥＭＳ（Micro Electro Mechanical System）可変容量素子等を使用することが可能である。また、容量を可変とすることなく、バラクタ６５ａ、６５ｂを固定容量のキャパシタと置き換えることにより、差動型のＬＣ発振器として使用することが可能である。
【００６０】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【００６１】
例えば、実施例では、論理回路を有する第１の半導体チップとアナログ回路を有する第２の半導体チップとから構成される半導体装置の例を示したが、アナログ回路を有する第３の半導体チップを形成し、第３の半導体チップが、第１の半導体チップの上に、第２の半導体チップに並列に、第２の半導体チップと同様に半田バンプを介して接続されてもよい。
【００６２】
また、第２の半導体チップは、アナログ回路に隣接して、例えば、ゲートアレイが配設された構成とすることが可能である。また、ゲートアレイが配設された第３の半導体チップを形成し、第３の半導体チップが、第１の半導体チップの上に、第２の半導体チップに並列に、第２の半導体チップと同様に半田バンプを介して接続されてもよい。また、ゲートアレイを置き換えて、または、ゲートアレイに並列して、例えば、ＩＰ（Intellectual Property）等の回路ブロックが配設された構成とすることが可能である。なお、第２または第３の半導体チップに配設されたゲートアレイ及び回路ブロック等が、全て第１の半導体チップと接続されている必要はない。
【００６３】
また、実施例では、半導体チップを上下に２枚積層する例を示したが、半導体チップを３枚積層することは可能である。３枚積層する場合、論理回路を有する第１の半導体チップと実装基板との間に、例えば、上面にメモリセル回路を有するメモリ半導体チップを固定し、メモリ半導体チップと実装基板とを金属細線で接続する。また、第１の半導体チップとメモリ半導体チップとを金属細線で接続することは可能である。
【００６４】
また、実施例では、第２の半導体チップに配設されるアナログ回路として、ＰＬＬの一部またはＰＬＬ、ＡＤＣ／ＤＡＣ、インダクタ、バラクタの例を示したが、その他に、電源回路、電源制御回路、増幅回路、演算回路、変調回路、インピーダンス整合回路、高周波信号処理回路等の内の少なくとも一つを選択して配置する構成とすることは可能である。
【００６５】
また、アナログＩＰでは、内部にアナログ回路ブロックと制御論理回路ブロックを組み合わせた、いわゆるアナログ・デジタル混載（ミックスト・シグナル、Mixed Signal）回路が増えている。それらのアナログＩＰにおいて、上記実施例のＰＬＬで示したように、アナログ回路ブロックは第２の半導体チップに、論理回路ブロックは第１の半導体チップに作り別けし、その間の信号のやり取りは半田バンプを介して行うことで、高速動作性能に優れたアナログ・デジタル混載回路を実現させることは可能である。
【００６６】
その他、以下の付記に記載されるような構成が考えられる。
（付記１） 接続パッドを有する実装基板と、上面に論理回路が形成され、下面を前記実装基板側に固定された第１の半導体チップと、下面に、抵抗、またはキャパシタ、またはインダクタの内の少なくとも１つの受動素子を有するアナログ電気信号を扱うアナログ回路が形成され、下面を第１の導電材を介して前記第１の半導体チップの上面に電気的に接続且つ固定された第２の半導体チップと、前記第１の半導体チップと前記実装基板の接続パッドとを電気的に接続する第２の導電材とを備えている半導体装置。
【００６７】
（付記２） 前記第２の半導体チップは、抵抗、またはキャパシタ、またはインダクタの内の同一種類の受動素子のみで構成されるアナログ回路である付記１に記載の半導体装置。
【００６８】
（付記３） 前記第２の半導体チップは、抵抗、またはキャパシタ、またはインダクタの内の少なくとも２種類の受動素子で構成されるアナログ回路である付記１に記載の半導体装置。
【００６９】
（付記４） 前記第２の半導体チップは、アナログ・デジタル混載回路の内のアナログ回路ブロックである付記１に記載の半導体装置。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１に係る半導体装置の構成を模式的に示す図で、図１（ａ）は半導体装置の半導体チップを平面的に示す図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿った全体の断面図。
【図２】本発明の実施例１に係る半導体装置の上側の半導体チップに形成される回路の構成を模式的に示すブロック図で、図２（ａ）は位相同期回路（ＰＬＬ）を示す図、図２（ｂ）は図２（ａ）の一部の構成を示す図。
【図３】本発明の実施例１の変形例に係る半導体装置を構成する半導体チップを模式的に示す平面的な図。
【図４】本発明の実施例２に係る半導体装置を構成する半導体チップを模式的に示す平面的な図。
【図５】本発明の実施例２に係る半導体装置の半導体チップに形成される回路を模式的に示す図。
【図６】本発明の実施例２の変形例に係る半導体装置を構成する半導体チップを模式的に示す平面的な図。
【符号の説明】
【００７１】
１、２、３、４ 半導体装置
１１、１５、５１、５５、６１、７１、８１、８５ 半導体チップ
１２ａ、１２ｂ、１６、３２、５３、６３ 接続パッド
１３、５３、８３ パッド領域
２０ ＰＬＬ
２１ ＰＦＤ
２２ ＣＨＰ
２３ ＬＰＦ
２４、７８ ＶＣＯ
２５ 分周器
２８ ＰＬＬアナログ部
３１ 実装基板
３３ 接着材
３５、３６ 半田バンプ
３７ 金属細線
３９ 封止樹脂
４１、４３、４５ インバータ
４２、４４、４６ キャパシタ
５０ ＡＤＣ／ＤＡＣ
６５ａ、６５ｂ バラクタ
６７ａ、６７ｂ ＭＯＳＦＥＴ
７３ａ、７３ｂ インダクタ
【特許請求の範囲】
【請求項１】
接続パッドを有する実装基板と、
上面に論理回路が形成され、下面を前記実装基板側に固定された第１の半導体チップと、
下面に、抵抗、またはキャパシタ、またはインダクタの内の少なくとも１つの受動素子を有するアナログ電気信号を扱うアナログ回路が形成され、下面を第１の導電材を介して前記第１の半導体チップの上面に電気的に接続且つ固定された第２の半導体チップと、
前記第１の半導体チップと前記実装基板の接続パッドとを電気的に接続する第２の導電材と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記第１の半導体チップは、下面を前記実装基板上に固定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体チップは、第１の最小線幅で形成される回路を有し、前記第２の半導体チップは、前記第１の最小線幅より大きな第２の最小線幅で形成される回路からなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の導電材は、半田バンプであり、前記第２の導電材は、金属細線であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記アナログ回路は、位相同期回路、もしくはＡ−Ｄ変換回路、もしくはＤ−Ａ変換回路、もしくはＬＣ発振回路の内の少なくとも１つ、または、その一部を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項１】
接続パッドを有する実装基板と、
上面に論理回路が形成され、下面を前記実装基板側に固定された第１の半導体チップと、
下面に、抵抗、またはキャパシタ、またはインダクタの内の少なくとも１つの受動素子を有するアナログ電気信号を扱うアナログ回路が形成され、下面を第１の導電材を介して前記第１の半導体チップの上面に電気的に接続且つ固定された第２の半導体チップと、
前記第１の半導体チップと前記実装基板の接続パッドとを電気的に接続する第２の導電材と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記第１の半導体チップは、下面を前記実装基板上に固定されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体チップは、第１の最小線幅で形成される回路を有し、前記第２の半導体チップは、前記第１の最小線幅より大きな第２の最小線幅で形成される回路からなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１の導電材は、半田バンプであり、前記第２の導電材は、金属細線であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記アナログ回路は、位相同期回路、もしくはＡ−Ｄ変換回路、もしくはＤ−Ａ変換回路、もしくはＬＣ発振回路の内の少なくとも１つ、または、その一部を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２０１０−４５０７５（Ｐ２０１０−４５０７５Ａ）
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願番号】特願２００８−２０６２９４（Ｐ２００８−２０６２９４）
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（０００２２１１９９）東芝マイクロエレクトロニクス株式会社 (376)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【公開日】平成２２年２月２５日（２０１０．２．２５）
【国際特許分類】
【出願日】平成２０年８月８日（２００８．８．８）
【出願人】（０００２２１１９９）東芝マイクロエレクトロニクス株式会社 (376)
【出願人】（０００００３０７８）株式会社東芝 (54,554)
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