半導体装置
【課題】配線上に配列されて形成されている複数のビアの少なくとも一部が冗長ビアでも、目ズレによる複数の冗長ビアの全滅を防止できる半導体装置を提供する。
【解決手段】半導体装置は、線形の配線4上に配列されて形成されている複数のビア5(5a-5c)を有し、複数のビア5の少なくとも一部が冗長ビア5として形成されており、ビア5の少なくとも一部が配線4の中心線から変位した位置に形成されている。従って、フォトレジストパターニング時に配線4とビア5に目ズレが発生した場合でも、少なくとも冗長ビア5の一つは目ズレの影響が少なく形成できる。
【解決手段】半導体装置は、線形の配線4上に配列されて形成されている複数のビア5(5a-5c)を有し、複数のビア5の少なくとも一部が冗長ビア5として形成されており、ビア5の少なくとも一部が配線4の中心線から変位した位置に形成されている。従って、フォトレジストパターニング時に配線4とビア5に目ズレが発生した場合でも、少なくとも冗長ビア5の一つは目ズレの影響が少なく形成できる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、線形の配線上に複数の冗長ビアが形成されている半導体装置に関する。
【背景技術】
【0002】
半導体デバイスの微細化に伴い、上下配線をつなぐビア径は配線幅と同じ幅のボーダレスビアが主流となっている。この場合、下層配線とビアで目ズレが発生すると、ビアは配線を踏み外すことになる。
【0003】
踏み外した部分はビアエッチング時に下に配線がないためエッチングが止まらず、通常のビアよりも深くエッチングされ、微小溝ができる。その部分は埋め込み不良や下層配線との高抵抗合金層が発生しやすく、抵抗大による歩留り低下の原因となっている。従って、配線から踏み外さないビアの形成が確保できることが望ましい。
【0004】
図12に従来の上下配線とそれを接続するビアのレイアウト図を示す。同一配線上に複数のビア(冗長ビア)がある場合、配線幅とビア径は同一寸法でボーダレスビアとなっており、ビア5a,5b,5cは、配線幅の中心1とビア5a,5b,5cの中心線2が同一直線上に位置するように配置されている。
【0005】
図13〜図18は、この配置で正常にビア5が形成できた場合の断面図を示す。基板上(図示せず)に絶縁膜6を成膜し、下層配線4をエッチング加工またはダマシン(埋め込み)により形成し層間絶縁膜7を成膜する(図13)。
【0006】
層間絶縁膜7にフォトレジスト8を塗布し、フォトリソグラフィー技術によりフォトレジスト8を開口する(図14)。ドライエッチング、フォトレジスト剥離によりビアホールをあけ(図15)、スパッタやMOCVD(Metal Organic Chemical Vapor Deposition)によりバリアメタル9を形成する(図16)。
【0007】
CVDやメッキによりビア5a,5b,5cをメタルで十分に埋め込む(図17)。ビア5a,5b,5c内以外の不要なメタルをエッチバックやCMP(Chemical Mechanical Polishing)で除去後、上層配線3を形成する(図18)。
【0008】
なお、ホトリソの合わせズレが発生する場合でも、配線とコンタクトホール又はスルーホールとの接触面積の減少を少なくして、高密度化を図り得る多層配線が形成される半導体装置の提案もある。
【0009】
その技術は、多層配線が形成される半導体装置において、上層メタル配線と下地素子又は下層メタル配線との電気的導通をとる際に、コンタクトホール又はスルーホールに設けられる埋め込み金属の径を上層メタル配線の径よりも大きく取るようにしたものである(特許文献1)。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開平08−306774号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、図14で示したフォトリソグラフィー技術では、フォトレジスト8を開口する際には少なからず目ズレが発生し、配線の中心線1とビア5の中心線2,2′のズレが生じた状態でビアが開口されることになる。
【0012】
この場合、冗長ビアは配線中心と同一直線上に全て配置されているため、全てのビアが下層配線から同一方向にずれることになる。図19に目ズレが発生した場合の上層配線3を除いた平面図を示す。
【0013】
また、図20に図14で目ズレが発生したときのフォトリソグラフィー技術でフォトレジストを開口した時点の断面図を示す。この状態でドライエッチング、フォトレジスト剥離を行うと図21のように目ズレによる踏み外し部Aは下層配線4が無いため深くエッチングされ、溝ができる。
【0014】
踏み外し部の溝はアスペクト比が高い場合、エッチング時の生成物であるデポが取りきれず、デポ残りBが生じたり、バリアメタル9が底面、側壁にはほとんどつかず、うまく形成できなかったりする(図22)。
【0015】
このままビアをメタル10で埋め込んだ場合、図23のようにビア内にボイドCが生じたり、図24のようにバリアメタル9が無い部分で下層配線4とメタル10との高抵抗合金層Dが生じたりする。
【0016】
これらは、次工程以降の上層配線形成時にもそのまま残り、最終的に図25,図26のようになる。このようなビアは想定よりも非常に高抵抗なため、同一方向に目ズレた冗長ビアの全てが同様に高抵抗になる可能性が高く、製品動作に異常をきたし歩留りが低下する。
【0017】
また、特許文献1に記載の技術では、その図2に示すように(図示せず)、スルーホールの目ズレ対策として、スルーホールを配線幅より大きくすることを開示している。スルーホールを配線幅より大きくすることは上層配線に対しては有効であるが、下層配線に対しては弊害がある。
【0018】
つまり、スルーホールが下層配線から踏み外す(はみ出す)場合、はみ出した部分の悪影響によりビアが高抵抗になる懸念がある。このように単純にスルーホールを大きくした場合、全てのスルーホールが下層配線からはみ出してしまうため、全てのスルーホールが高抵抗になり全滅する懸念がある。
【課題を解決するための手段】
【0019】
本発明の半導体装置は、線形の配線と配線上に配列されて形成されている複数のビアとを有し、複数のビアの少なくとも一部が冗長ビアとして形成されており、ビアの少なくとも一部が配線の中心線から変位した位置に形成されている。
【0020】
従って、本発明の半導体装置では、フォトレジストパターニング時に配線とビアに目ズレが発生した場合でも、少なくとも冗長ビアの一つは目ズレの影響が少なく形成できる。
【発明の効果】
【0021】
本発明の半導体装置では、フォトレジストパターニング時に配線とビアに目ズレが発生した場合でも、少なくとも冗長ビアの一つは目ズレの影響が少なく形成できるので、複数のビアが全滅することを防止できる。
【図面の簡単な説明】
【0022】
【図1】本発明の実施の形態の半導体装置の配線とビアとの位置関係を示し、(a)は模式的な平面図、(b)は縦断側面図、である。
【図2】半導体装置でビアの配置に目ズレが発生しなかった場合の上層配線を除いた状態を示す平面図である。
【図3】図2の状態でフォトリソグラフィー技術によりフォトレジストを層間絶縁膜まで開口した状態を示す断面図である。
【図4】図3の状態から層間絶縁膜をエッチングしてフォトレジストの剥離まで進んだ状態を示す断面図である。
【図5】半導体装置でビアの配置にY+方向に目ズレが発生した場合の上層配線を除いた状態を示す平面図である。
【図6】図5の状態でフォトリソグラフィー技術によりフォトレジストを開口した状態を示す断面図である。
【図7】図6の状態から層間絶縁膜のエッチングおよびフォトレジストの剥離まで進んだ状態を示す断面図である。
【図8】半導体装置でビアの配置にY−方向に目ズレが発生した場合の上層配線を除いた状態の平面図である。
【図9】図8の状態でフォトリソグラフィー技術によりフォトレジストを層間絶縁膜まで開口した状態を示す断面図である。
【図10】図9の状態から層間絶縁膜のエッチングおよびフォトレジストの剥離まで進んだ状態を示す断面図である。
【図11】実施の第二の形態の半導体装置の配線とビアとの位置関係を示す模式的な平面図である。
【図12】一従来例の半導体装置の配線とビアとの位置関係を示す模式的な平面図である。
【図13】絶縁膜上に下層配線を形成して層間絶縁膜を成膜した状態を示す断面図である。
【図14】図13の状態から層間絶縁膜にフォトレジストを塗布してフォトリソグラフィー技術により開口させた状態を示す断面図である。
【図15】図14の状態からドライエッチングおよびフォトレジストの剥離によりビアホールをあけた状態を示す断面図である。
【図16】図15の状態からバリアメタルを形成した状態を示す断面図である。
【図17】図16の状態からビアをメタルで埋め込んだ状態を示す断面図である。
【図18】ビア内以外の不要なメタルを除去後に上層配線を形成した状態を示す断面図である。
【図19】半導体装置に目ズレが発生した場合の上層配線を除いた状態を示す平面図である。
【図20】図14の半導体装置に目ズレが発生したときのフォトリソグラフィー技術でフォトレジストを開口した状態を示す断面図である。
【図21】下層配線が無いため目ズレによる踏み外し部が深くエッチングされて溝ができた状態を示す断面図である。
【図22】エッチング時の生成物であるデポが取りきれず、デポ残りが生じたり、バリアメタルが底面、側壁にほとんどつかず、うまく形成できなかったりした状態を示す断面図である。
【図23】図22の状態からビアをメタルで埋め込んでビア内にボイドが生じた状態を示す断面図である。
【図24】図22の状態からバリアメタルが無い部分で下層配線とメタルとの高抵抗合金層が生じた状態を示す断面図である。
【図25】図23の状態から上層配線等が形成された状態を示す断面図である。
【図26】図24の状態から上層配線等が形成された状態を示す断面図である。
【発明を実施するための形態】
【0023】
本発明の実施の一形態を図1ないし図7を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称および符号を使用して詳細な説明は省略する。
【0024】
本実施の形態の半導体装置では、線形の配線4と、配線4上に配列されて形成されている複数のビア5a〜5cと、を有し、複数のビア5a〜5cの少なくとも一部が冗長ビア5a〜5cとして形成されており、ビア5a〜5cの少なくとも一部が配線3の中心線から変位した位置に形成されている。
【0025】
なお、本実施の形態の半導体装置では、例えば、隣接する冗長ビア5a〜5cごとに中心点と配線4の中心線1との間隔と方向との少なくとも一方が相違している。なお、冗長ビア5の直径は配線4の線幅と同一以下である。
【0026】
図1(a)は本発明によるビアの配置を示したレイアウト図、(b)は中心線1による縦断側面図、である。なお、図示を簡単とするためにバリアメタル9は省略している。上下配線3,4の配置は従来と同様なのに対し、冗長ビア5は、その中心線2,2′を配線3の中心線1からY方向に数nm〜数十nmずらして配置する。
【0027】
このとき、ずれの無いビア5a、Y−方向にずらしたビア5b、Y+方向にずらしたビア5cのようにY方向−/+両方向にずらして配置することで、フォトリソグラフィー時に−/+いずれの目ズレが発生した場合でも、どれかのビア5は目ズレの影響が少なくパターニングすることが可能となる。また、本実施の形態の半導体装置では、配線幅および配線ピッチの変更は必要ないため、チップ面積の増大無しに、従来の課題を解消することができる。
【0028】
なお、図2は本実施の形態の半導体装置で、ビア5の配置で目ズレが発生しなかった場合の上層配線3を除いた平面図である。また、図3は図2の状態でフォトリソグラフィー技術によりフォトレジスト8を層間絶縁膜7まで開口した時の断面図である。
【0029】
図4は、このまま層間絶縁膜7をエッチングし、フォトレジスト8の剥離まで進んだ断面図である。目ズレが無いため、絶縁膜6に形成されているビア5b、5cは、下層配線4から踏み外し、高抵抗ビアになる恐れがあるが、ビア5aは踏み外していないため正常なビア5を形成できる。
【0030】
図5は本実施の形態の半導体装置のビア5の配置でY+方向に目ズレた場合の上層配線3を除いた平面図である。また、図6は図5の状態でフォトリソグラフィー技術によりフォトレジスト8を開口した時の断面図である。図7はこのまま絶縁膜6のエッチングおよびフォトレジスト8の剥離まで進んだ断面図である。
【0031】
図8は本形態の半導体装置のビア5の配置でY−方向に目ズレた場合の上層配線3を除いた平面図である。また、図9は図8の状態でフォトリソグラフィー技術によりフォトレジスト8を層間絶縁膜7まで開口した時の断面図である。
【0032】
図10は、このまま層間絶縁膜7のエッチング、フォトレジスト8の剥離まで進んだ断面図である。Y−方向に目ズレているため従来であれば全てのビア5が踏み外すところであるが、あらかじめY+方向にずらして配置していたビア5cはY+方向の目ズレにより下層配線4に対するズレが少なくなり踏み外しが少ないビアが形成できる。
【0033】
以上のように、本実施の形態の半導体装置では、ビア5の形成時のフォトレジストパターニングの際に−/+いずれの目ズレが発生した場合でも、どれかのビア5は目ズレの影響が少なくパターニングすることが可能となり、下層配線4から踏み外しの少ない正常なビア5を形成することができる。
【0034】
詳細には、Y+方向に目ズレているため従来であれば全てのビアが踏み外すところであるが、あらかじめY−方向にずらして配置していたビア5bはY+方向の目ズレにより下層配線に対するズレが少なくなり踏み外しが少ないビアが形成できる。
【0035】
図12の従来技術では、配線と冗長ビアが全て同一中心線上に配置されていた。しかし、本実施の形態の半導体装置では、図1(a)に示すように、例えば、ビア5の配置を配線3の同一中心線上から互い違いにずらして配置する。
【0036】
これにより、フォトレジストパターニング時に配線3とビア5に目ズレが発生した場合でも、少なくとも冗長ビア5の一つは目ズレの影響が少なく形成できるので、複数のビア5a〜5cが全滅することを防止できる。
【0037】
なお、ビア5の配置時のズレ幅は一定に固定化するのではなく、冗長ビア5の数に応じて、ズレ幅を個々に変えて配置してもよい。例えば、図11に本発明の実施の第二の形態として例示する半導体装置では、ビア5の数が多く、五個並んだレイアウトとなっている。
【0038】
この場合、Y−/+方向にそれぞれ数nm、数十nmと二段階のズレ幅で配置することで、何れかのビア5が下層配線から踏み外さずに正常に形成できる率が増す。
【0039】
なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態では配線が単純な直線状に形成されている場合のみ例示した。
【0040】
しかし、配線が途中から直角などに曲折されていてもよく、曲線状に形成されていてもよい(ともに図示せず)。また、上述した実施の形態では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【0041】
1 中心線
2,2´ 中心線
3 上層配線
4 下層配線
5(5a-5c) (冗長)ビア
6 絶縁膜
7 層間絶縁膜
8 フォトレジスト
9 バリアメタル
10 メタル
A 踏み外し部
B デポ残り
C ボイド
D 高抵抗合金層
【技術分野】
【0001】
本発明は、線形の配線上に複数の冗長ビアが形成されている半導体装置に関する。
【背景技術】
【0002】
半導体デバイスの微細化に伴い、上下配線をつなぐビア径は配線幅と同じ幅のボーダレスビアが主流となっている。この場合、下層配線とビアで目ズレが発生すると、ビアは配線を踏み外すことになる。
【0003】
踏み外した部分はビアエッチング時に下に配線がないためエッチングが止まらず、通常のビアよりも深くエッチングされ、微小溝ができる。その部分は埋め込み不良や下層配線との高抵抗合金層が発生しやすく、抵抗大による歩留り低下の原因となっている。従って、配線から踏み外さないビアの形成が確保できることが望ましい。
【0004】
図12に従来の上下配線とそれを接続するビアのレイアウト図を示す。同一配線上に複数のビア(冗長ビア)がある場合、配線幅とビア径は同一寸法でボーダレスビアとなっており、ビア5a,5b,5cは、配線幅の中心1とビア5a,5b,5cの中心線2が同一直線上に位置するように配置されている。
【0005】
図13〜図18は、この配置で正常にビア5が形成できた場合の断面図を示す。基板上(図示せず)に絶縁膜6を成膜し、下層配線4をエッチング加工またはダマシン(埋め込み)により形成し層間絶縁膜7を成膜する(図13)。
【0006】
層間絶縁膜7にフォトレジスト8を塗布し、フォトリソグラフィー技術によりフォトレジスト8を開口する(図14)。ドライエッチング、フォトレジスト剥離によりビアホールをあけ(図15)、スパッタやMOCVD(Metal Organic Chemical Vapor Deposition)によりバリアメタル9を形成する(図16)。
【0007】
CVDやメッキによりビア5a,5b,5cをメタルで十分に埋め込む(図17)。ビア5a,5b,5c内以外の不要なメタルをエッチバックやCMP(Chemical Mechanical Polishing)で除去後、上層配線3を形成する(図18)。
【0008】
なお、ホトリソの合わせズレが発生する場合でも、配線とコンタクトホール又はスルーホールとの接触面積の減少を少なくして、高密度化を図り得る多層配線が形成される半導体装置の提案もある。
【0009】
その技術は、多層配線が形成される半導体装置において、上層メタル配線と下地素子又は下層メタル配線との電気的導通をとる際に、コンタクトホール又はスルーホールに設けられる埋め込み金属の径を上層メタル配線の径よりも大きく取るようにしたものである(特許文献1)。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開平08−306774号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
しかしながら、図14で示したフォトリソグラフィー技術では、フォトレジスト8を開口する際には少なからず目ズレが発生し、配線の中心線1とビア5の中心線2,2′のズレが生じた状態でビアが開口されることになる。
【0012】
この場合、冗長ビアは配線中心と同一直線上に全て配置されているため、全てのビアが下層配線から同一方向にずれることになる。図19に目ズレが発生した場合の上層配線3を除いた平面図を示す。
【0013】
また、図20に図14で目ズレが発生したときのフォトリソグラフィー技術でフォトレジストを開口した時点の断面図を示す。この状態でドライエッチング、フォトレジスト剥離を行うと図21のように目ズレによる踏み外し部Aは下層配線4が無いため深くエッチングされ、溝ができる。
【0014】
踏み外し部の溝はアスペクト比が高い場合、エッチング時の生成物であるデポが取りきれず、デポ残りBが生じたり、バリアメタル9が底面、側壁にはほとんどつかず、うまく形成できなかったりする(図22)。
【0015】
このままビアをメタル10で埋め込んだ場合、図23のようにビア内にボイドCが生じたり、図24のようにバリアメタル9が無い部分で下層配線4とメタル10との高抵抗合金層Dが生じたりする。
【0016】
これらは、次工程以降の上層配線形成時にもそのまま残り、最終的に図25,図26のようになる。このようなビアは想定よりも非常に高抵抗なため、同一方向に目ズレた冗長ビアの全てが同様に高抵抗になる可能性が高く、製品動作に異常をきたし歩留りが低下する。
【0017】
また、特許文献1に記載の技術では、その図2に示すように(図示せず)、スルーホールの目ズレ対策として、スルーホールを配線幅より大きくすることを開示している。スルーホールを配線幅より大きくすることは上層配線に対しては有効であるが、下層配線に対しては弊害がある。
【0018】
つまり、スルーホールが下層配線から踏み外す(はみ出す)場合、はみ出した部分の悪影響によりビアが高抵抗になる懸念がある。このように単純にスルーホールを大きくした場合、全てのスルーホールが下層配線からはみ出してしまうため、全てのスルーホールが高抵抗になり全滅する懸念がある。
【課題を解決するための手段】
【0019】
本発明の半導体装置は、線形の配線と配線上に配列されて形成されている複数のビアとを有し、複数のビアの少なくとも一部が冗長ビアとして形成されており、ビアの少なくとも一部が配線の中心線から変位した位置に形成されている。
【0020】
従って、本発明の半導体装置では、フォトレジストパターニング時に配線とビアに目ズレが発生した場合でも、少なくとも冗長ビアの一つは目ズレの影響が少なく形成できる。
【発明の効果】
【0021】
本発明の半導体装置では、フォトレジストパターニング時に配線とビアに目ズレが発生した場合でも、少なくとも冗長ビアの一つは目ズレの影響が少なく形成できるので、複数のビアが全滅することを防止できる。
【図面の簡単な説明】
【0022】
【図1】本発明の実施の形態の半導体装置の配線とビアとの位置関係を示し、(a)は模式的な平面図、(b)は縦断側面図、である。
【図2】半導体装置でビアの配置に目ズレが発生しなかった場合の上層配線を除いた状態を示す平面図である。
【図3】図2の状態でフォトリソグラフィー技術によりフォトレジストを層間絶縁膜まで開口した状態を示す断面図である。
【図4】図3の状態から層間絶縁膜をエッチングしてフォトレジストの剥離まで進んだ状態を示す断面図である。
【図5】半導体装置でビアの配置にY+方向に目ズレが発生した場合の上層配線を除いた状態を示す平面図である。
【図6】図5の状態でフォトリソグラフィー技術によりフォトレジストを開口した状態を示す断面図である。
【図7】図6の状態から層間絶縁膜のエッチングおよびフォトレジストの剥離まで進んだ状態を示す断面図である。
【図8】半導体装置でビアの配置にY−方向に目ズレが発生した場合の上層配線を除いた状態の平面図である。
【図9】図8の状態でフォトリソグラフィー技術によりフォトレジストを層間絶縁膜まで開口した状態を示す断面図である。
【図10】図9の状態から層間絶縁膜のエッチングおよびフォトレジストの剥離まで進んだ状態を示す断面図である。
【図11】実施の第二の形態の半導体装置の配線とビアとの位置関係を示す模式的な平面図である。
【図12】一従来例の半導体装置の配線とビアとの位置関係を示す模式的な平面図である。
【図13】絶縁膜上に下層配線を形成して層間絶縁膜を成膜した状態を示す断面図である。
【図14】図13の状態から層間絶縁膜にフォトレジストを塗布してフォトリソグラフィー技術により開口させた状態を示す断面図である。
【図15】図14の状態からドライエッチングおよびフォトレジストの剥離によりビアホールをあけた状態を示す断面図である。
【図16】図15の状態からバリアメタルを形成した状態を示す断面図である。
【図17】図16の状態からビアをメタルで埋め込んだ状態を示す断面図である。
【図18】ビア内以外の不要なメタルを除去後に上層配線を形成した状態を示す断面図である。
【図19】半導体装置に目ズレが発生した場合の上層配線を除いた状態を示す平面図である。
【図20】図14の半導体装置に目ズレが発生したときのフォトリソグラフィー技術でフォトレジストを開口した状態を示す断面図である。
【図21】下層配線が無いため目ズレによる踏み外し部が深くエッチングされて溝ができた状態を示す断面図である。
【図22】エッチング時の生成物であるデポが取りきれず、デポ残りが生じたり、バリアメタルが底面、側壁にほとんどつかず、うまく形成できなかったりした状態を示す断面図である。
【図23】図22の状態からビアをメタルで埋め込んでビア内にボイドが生じた状態を示す断面図である。
【図24】図22の状態からバリアメタルが無い部分で下層配線とメタルとの高抵抗合金層が生じた状態を示す断面図である。
【図25】図23の状態から上層配線等が形成された状態を示す断面図である。
【図26】図24の状態から上層配線等が形成された状態を示す断面図である。
【発明を実施するための形態】
【0023】
本発明の実施の一形態を図1ないし図7を参照して以下に説明する。ただし、本実施の形態に関して前述した一従来例と同一の部分は、同一の名称および符号を使用して詳細な説明は省略する。
【0024】
本実施の形態の半導体装置では、線形の配線4と、配線4上に配列されて形成されている複数のビア5a〜5cと、を有し、複数のビア5a〜5cの少なくとも一部が冗長ビア5a〜5cとして形成されており、ビア5a〜5cの少なくとも一部が配線3の中心線から変位した位置に形成されている。
【0025】
なお、本実施の形態の半導体装置では、例えば、隣接する冗長ビア5a〜5cごとに中心点と配線4の中心線1との間隔と方向との少なくとも一方が相違している。なお、冗長ビア5の直径は配線4の線幅と同一以下である。
【0026】
図1(a)は本発明によるビアの配置を示したレイアウト図、(b)は中心線1による縦断側面図、である。なお、図示を簡単とするためにバリアメタル9は省略している。上下配線3,4の配置は従来と同様なのに対し、冗長ビア5は、その中心線2,2′を配線3の中心線1からY方向に数nm〜数十nmずらして配置する。
【0027】
このとき、ずれの無いビア5a、Y−方向にずらしたビア5b、Y+方向にずらしたビア5cのようにY方向−/+両方向にずらして配置することで、フォトリソグラフィー時に−/+いずれの目ズレが発生した場合でも、どれかのビア5は目ズレの影響が少なくパターニングすることが可能となる。また、本実施の形態の半導体装置では、配線幅および配線ピッチの変更は必要ないため、チップ面積の増大無しに、従来の課題を解消することができる。
【0028】
なお、図2は本実施の形態の半導体装置で、ビア5の配置で目ズレが発生しなかった場合の上層配線3を除いた平面図である。また、図3は図2の状態でフォトリソグラフィー技術によりフォトレジスト8を層間絶縁膜7まで開口した時の断面図である。
【0029】
図4は、このまま層間絶縁膜7をエッチングし、フォトレジスト8の剥離まで進んだ断面図である。目ズレが無いため、絶縁膜6に形成されているビア5b、5cは、下層配線4から踏み外し、高抵抗ビアになる恐れがあるが、ビア5aは踏み外していないため正常なビア5を形成できる。
【0030】
図5は本実施の形態の半導体装置のビア5の配置でY+方向に目ズレた場合の上層配線3を除いた平面図である。また、図6は図5の状態でフォトリソグラフィー技術によりフォトレジスト8を開口した時の断面図である。図7はこのまま絶縁膜6のエッチングおよびフォトレジスト8の剥離まで進んだ断面図である。
【0031】
図8は本形態の半導体装置のビア5の配置でY−方向に目ズレた場合の上層配線3を除いた平面図である。また、図9は図8の状態でフォトリソグラフィー技術によりフォトレジスト8を層間絶縁膜7まで開口した時の断面図である。
【0032】
図10は、このまま層間絶縁膜7のエッチング、フォトレジスト8の剥離まで進んだ断面図である。Y−方向に目ズレているため従来であれば全てのビア5が踏み外すところであるが、あらかじめY+方向にずらして配置していたビア5cはY+方向の目ズレにより下層配線4に対するズレが少なくなり踏み外しが少ないビアが形成できる。
【0033】
以上のように、本実施の形態の半導体装置では、ビア5の形成時のフォトレジストパターニングの際に−/+いずれの目ズレが発生した場合でも、どれかのビア5は目ズレの影響が少なくパターニングすることが可能となり、下層配線4から踏み外しの少ない正常なビア5を形成することができる。
【0034】
詳細には、Y+方向に目ズレているため従来であれば全てのビアが踏み外すところであるが、あらかじめY−方向にずらして配置していたビア5bはY+方向の目ズレにより下層配線に対するズレが少なくなり踏み外しが少ないビアが形成できる。
【0035】
図12の従来技術では、配線と冗長ビアが全て同一中心線上に配置されていた。しかし、本実施の形態の半導体装置では、図1(a)に示すように、例えば、ビア5の配置を配線3の同一中心線上から互い違いにずらして配置する。
【0036】
これにより、フォトレジストパターニング時に配線3とビア5に目ズレが発生した場合でも、少なくとも冗長ビア5の一つは目ズレの影響が少なく形成できるので、複数のビア5a〜5cが全滅することを防止できる。
【0037】
なお、ビア5の配置時のズレ幅は一定に固定化するのではなく、冗長ビア5の数に応じて、ズレ幅を個々に変えて配置してもよい。例えば、図11に本発明の実施の第二の形態として例示する半導体装置では、ビア5の数が多く、五個並んだレイアウトとなっている。
【0038】
この場合、Y−/+方向にそれぞれ数nm、数十nmと二段階のズレ幅で配置することで、何れかのビア5が下層配線から踏み外さずに正常に形成できる率が増す。
【0039】
なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態では配線が単純な直線状に形成されている場合のみ例示した。
【0040】
しかし、配線が途中から直角などに曲折されていてもよく、曲線状に形成されていてもよい(ともに図示せず)。また、上述した実施の形態では、各部の構造などを具体的に説明したが、その構造などは本願発明を満足する範囲で各種に変更することができる。
【符号の説明】
【0041】
1 中心線
2,2´ 中心線
3 上層配線
4 下層配線
5(5a-5c) (冗長)ビア
6 絶縁膜
7 層間絶縁膜
8 フォトレジスト
9 バリアメタル
10 メタル
A 踏み外し部
B デポ残り
C ボイド
D 高抵抗合金層
【特許請求の範囲】
【請求項1】
線形の配線と前記配線上に配列されて形成されている複数のビアとを有し、
複数の前記ビアの少なくとも一部が冗長ビアとして形成されており、
前記ビアの少なくとも一部が前記配線の中心線から変位した位置に形成されている半導体装置。
【請求項2】
前記冗長ビアが変位した位置に形成されている請求項1に記載の半導体装置。
【請求項3】
隣接する前記ビアごとに中心点と前記配線の中心線との間隔と方向との少なくとも一方が相違している請求項1または2に記載の半導体装置。
【請求項4】
複数の前記ビアの少なくとも一部の変位のズレ幅が相違する請求項1ないし3の何れか一項に記載の半導体装置。
【請求項5】
前記冗長ビアの直径が前記配線の線幅以下である請求項1ないし4の何れか一項に記載の半導体装置。
【請求項1】
線形の配線と前記配線上に配列されて形成されている複数のビアとを有し、
複数の前記ビアの少なくとも一部が冗長ビアとして形成されており、
前記ビアの少なくとも一部が前記配線の中心線から変位した位置に形成されている半導体装置。
【請求項2】
前記冗長ビアが変位した位置に形成されている請求項1に記載の半導体装置。
【請求項3】
隣接する前記ビアごとに中心点と前記配線の中心線との間隔と方向との少なくとも一方が相違している請求項1または2に記載の半導体装置。
【請求項4】
複数の前記ビアの少なくとも一部の変位のズレ幅が相違する請求項1ないし3の何れか一項に記載の半導体装置。
【請求項5】
前記冗長ビアの直径が前記配線の線幅以下である請求項1ないし4の何れか一項に記載の半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
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【図19】
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【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【公開番号】特開2012−43918(P2012−43918A)
【公開日】平成24年3月1日(2012.3.1)
【国際特許分類】
【出願番号】特願2010−182752(P2010−182752)
【出願日】平成22年8月18日(2010.8.18)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成24年3月1日(2012.3.1)
【国際特許分類】
【出願日】平成22年8月18日(2010.8.18)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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