半導体装置
【課題】検出精度が低下することを抑制することができる半導体装置を提供する。
【解決手段】メインセル部１０ａとセンスセル部１０ｂとのセル数の比をセル比とし、ドリフト層３の抵抗率をρとし、電流検出抵抗９の両端電圧の経時変化率をｘとしたとき、{センスセル部（１０ｂ）／メインセル部（１０ａ）}のセル比が、{（ｘ＋０．２２ρ＋１０．０８）／２２４．３８}２で導き出される値とされ、ドリフト層３の抵抗率ρが３０Ω・ｃｍ以上であって、かつ電流検出抵抗９の両端電圧の経時変化率ｘが＋５〜−５％である半導体装置とする。
【解決手段】メインセル部１０ａとセンスセル部１０ｂとのセル数の比をセル比とし、ドリフト層３の抵抗率をρとし、電流検出抵抗９の両端電圧の経時変化率をｘとしたとき、{センスセル部（１０ｂ）／メインセル部（１０ａ）}のセル比が、{（ｘ＋０．２２ρ＋１０．０８）／２２４．３８}２で導き出される値とされ、ドリフト層３の抵抗率ρが３０Ω・ｃｍ以上であって、かつ電流検出抵抗９の両端電圧の経時変化率ｘが＋５〜−５％である半導体装置とする。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（以下、単にＩＧＢＴという）が形成されたメインセル部およびセンスセル部を有し、センスセル部のエミッタ電極に電流検出抵抗を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ＩＧＢＴが形成されたメインセル部に流れるメイン電流を検出するために、メイン電流よりも小さいセンス電流を流し、電流検出抵抗と接続されると共にＩＧＢＴが形成されたセンスセル部をメインセル部と共に形成した半導体装置が知られている。具体的には、このような半導体装置は、次のように構成されている。すなわち、メインセル部およびセンスセル部それぞれは、コレクタ層としてのｐ＋型基板の主表面上にｎ＋型のバッファ層が形成され、バッファ層上にｎ−型のドリフト層が形成され、このドリフト層の表層部にｐ型のベース領域が形成されている。そして、ベース領域の表層部に、ドリフト層から所定距離離間するようにｎ＋型のエミッタ領域が形成されており、ベース領域の表面のうちエミッタ領域とドリフト層との間に配置された部分にチャネル領域が構成されている。そして、チャネル領域となるベース領域の表面にゲート絶縁膜を介してゲート電極が形成され、当該ゲート電極を覆うように形成された層間絶縁膜を介してエミッタ電極が形成されている。このエミッタ電極は、層間絶縁膜に形成されたコンタクトホールを通じてエミッタ領域およびベース領域と電気的に接続されていると共に、電流検出抵抗と電気的に接続されている。また、ｐ＋型基板の裏面には、メインセル部およびセンスセル部に対して共通の裏面電極が備えられている。
【０００３】
このような半導体装置では、メインセル部に流れるメイン電流に比例するセンス電流がセンスセル部および電流検出抵抗に流れるため、電流検出抵抗の両端電圧を検出することによりメイン電流の電流値が検出される。
【０００４】
しかしながら、このような半導体装置では、半導体装置を製造する際に避けることのできない、例えば、裏面電極からｐ＋型基板に拡散する重金属が含まれており、半導体装置を使用することにより当該重金属が拡散して半導体装置の特性が経時変化してしまうという問題がある。
【０００５】
この問題を解決するため、ｐ＋型基板内に結晶欠陥を多く含むゲッタリング層を形成し、重金属をゲッタリング層にて捕獲することにより重金属が拡散することを防止し、半導体装置の特性が経時変化することを抑制することが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−４１８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、このようなゲッタリング層を有する半導体装置においても、重金属の拡散を完全に防止することはできず、半導体装置が経時変化してしまうことになる。そして、重金属が拡散した場合、メインセル部に流れるメイン電流とセンスセル部に流れるセンス電流の経時変化率が異なるため、電流検出抵抗の両端電圧から検出されたメイン電流と、実際にメインセル部に流れるメイン電流との間に誤差が生じ、検出精度が低下するという問題がある。
【０００８】
図３は、メインセル部およびセンスセル部を有し、センスセル部のエミッタ電極に電流検出抵抗を備えた半導体装置の回路構成を示す図である。図３に示されるように、このような半導体装置では、センスセル部１０ｂのエミッタ電極に電流検出抵抗９が備えられているため、メインセル部１０ａのゲート−エミッタ間バイアスと比較して、センスセル部１０ｂのゲート−エミッタ間バイアスが小さくなり、センスセル部１０ｂではメインセル部１０ａと比較して電子電流が流れにくくなる。言い換えると、センスセル部１０ｂでは、メインセル部１０ａと比較して、全体の電流値に対するホール電流の比率が高くなる。
【０００９】
また、重金属が拡散したとき、重金属の影響を受けやすいのはホール電流であるため、ホール電流比が高いセンス電流の方がメイン電流より経時変化しやすくなる。すなわち、このような半導体装置では、重金属が拡散してしまうと、メイン電流とセンス電流とが異なる経時変化をすることになる。このため、電流検出抵抗９の両端電圧から検出されたメイン電流と、実際にメインセル部１０ａに流れるメイン電流との間に誤差が生じ、検出精度が低下する。
【００１０】
本発明は上記点に鑑みて、検出精度が低下することを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明者らは、上記課題を解決するために、ゲッタリング層を有するＩＧＢＴが形成されたメインセル部およびセンスセル部を有し、センスセル部のエミッタ電極に電流検出抵抗が接続された半導体装置において、まず、ドリフト層の抵抗率に着目して検討を行い、以下の知見を得た。
【００１２】
すなわち、メインセル部およびセンスセル部のドリフト層の抵抗率を下げると、エミッタ領域からドリフト層に電子電流が注入されやすくなるため、全体の電流値に対する電子電流の比率を高くすることができる。言い換えると、全体の電流値に対するホール電流の比率を小さくすることができる。そして、上記のように、重金属が拡散したときに、重金属の影響を受けやすいのはホール電流である。
【００１３】
このため、本発明者らは、ドリフト層の抵抗率を下げて全体の電流値に対するホール電流比を小さくすることにより、メイン電流およびセンス電流の経時変化率をそれぞれ小さくすることができると共に、センス電流とメイン電流との経時変化率の差を小さくすることができ、半導体装置の検出精度が低下することを抑制することができることを見出した。
【００１４】
しかしながら、このような半導体装置では、ドリフト層の抵抗率を下げることにより、メイン電流とセンス電流との経時変化率の差を小さくすることができるものの、半導体装置としての耐圧が低くなるという新たな問題が発生してしまうことになる。
【００１５】
このため、本発明者らは、次に、上記のように、センス電流の方が全体の電流値に対するホール電流比が高く、センス電流がメイン電流より経時変化しやすいということに着目した。この特性は、言い換えると、メインセル部の動作抵抗の経時変化率と、センスセル部の動作抵抗と電流検出抵抗との合成抵抗の経時変化率と、が異なるということである。
【００１６】
すなわち、このような半導体装置では、図３に示されるように、メイン電流とセンス電流とは、メインセル部の動作抵抗と、センスセル部の動作抵抗と電流検出抵抗との合成抵抗との比に応じて流れる。このため、メイン電流とセンス電流との経時変化率の差を抑制するためには、メインセル部の動作抵抗の経時変化率と、センスセル部の動作抵抗と電流検出抵抗との合成抵抗の経時変化率との差を抑制すればよいことになる。
【００１７】
そして、このような半導体装置では、電流検出抵抗の抵抗率は経時変化しないため、メインセル部の動作抵抗と、センスセル部の動作抵抗とを調節すればよいことになる。例えば、重金属が拡散したときのメインセル部の動作抵抗の経時変化率が１．１倍であり、センスセル部の初期動作抵抗が４０Ωであると共に電流検出抵抗が１０Ωである場合と、センスセル部の初期動作抵抗が５Ωであると共に電流検出抵抗が１０Ωである場合とを考える。つまり、経時変化前の合成抵抗が５０Ωである場合と、１５Ωである場合とを考える。
【００１８】
この場合、センスセル部の経時変化率が１．３倍であるとすると、センスセル部の初期動作抵抗が４０Ωの場合には、経時変化後のセンスセル部の動作抵抗が５２Ωとなり、センスセル部の動作抵抗と電流検出抵抗との合成抵抗が６２Ωとなる。すなわち、合成抵抗の経時変化率は、１．２４倍となる。また、センスセル部の初期動作抵抗が５Ωの場合には、経時変化後のセンスセル部の動作抵抗が６．５Ωとなり、センスセル部の動作抵抗と電流検出抵抗との合成抵抗が１６．５Ωとなる。すなわち、合成抵抗の経時変化率は、１．１倍となる。
【００１９】
つまり、このような半導体装置では、メインセル部の動作抵抗の経時変化率と、センスセル部の動作抵抗の経時変化率とは異なるものの、メインセル部とセンスセル部の初期動作抵抗を所定の値にすることにより、メインセル部の動作抵抗の経時変化率と、センスセル部の動作抵抗と電流検出抵抗との合成抵抗との経時変化率との差を抑制することができる。そして、メインセル部の動作抵抗とセンスセル部の動作抵抗とは、メインセル部とセンスセル部のセル数比、すなわち電流の流れる面積比であるセル比に応じて決定される。
【００２０】
以上より、本発明者らは、メインセル部とセンスセル部のセル比と、電流検出抵抗の両端電圧の経時変化率との差について実験検討を行った。なお、電流検出抵抗の両端電圧の経時変化率は、メイン電流とセンス電流との経時変化率の差と同じことである。図４は、メインセル部とセンスセル部のセル比と、２０００時間後の電流検出抵抗の両端電圧の経時変化率との関係を示す図である。２０００時間後とは、重金属が十分に拡散して飽和状態に達したと考えられる状態のことである。また、図４中、実線はドリフト層の抵抗率が３０Ω・ｃｍであり、点線はドリフト層の抵抗率が７０Ω・ｃｍであり、一点鎖線はドリフト層の抵抗率が１００Ω・ｃｍである半導体装置を示している。
【００２１】
図４に示されるように、メインセル部とセンスセル部とのセル比を変更することにより、電流検出抵抗の両端電圧の経時変化率が変化することが確認され、メインセル部とセンスセル部のセル比が所定の値のときに、電流検出抵抗の両端電圧の経時変化率がほぼ０％になることが確認される。すなわち、メインセル部とセンスセル部のセル比を所定の値にすることにより、メイン電流とセンス電流の経時変化率を抑制することができ、半導体装置の検出精度が低下することを抑制することができることになる。
【００２２】
このため、本発明者らは、図４に基づいて多変量解析を用いて重回帰分析を行い、ドリフト層の抵抗率をρとし、２０００時間後の電流検出抵抗の両端電圧の経時変化率をｘとしたとき、メインセル部とセンスセル部のセル比が以下の式で導き出されることを見出した。
【数１】
ところで、従来の半導体装置では、一般的に、ドリフト層の抵抗率が３０Ω・ｃｍとされ、（センスセル部／メインセル部）１／２が約０・０５とされていたため、２０００時間後の電流検出抵抗の両端電圧の経時変化率が約−８％であった。このため、本発明では、ドリフト層の抵抗率が３０Ω・ｃｍ以上であり、電流検出抵抗の両端電圧の経時変化率が−５〜５％の範囲を満たすセル比とされていることを特徴としている。
【００２３】
すなわち、本願請求項１に記載の発明では、メインセル部（１０ａ）とセンスセル部（１０ｂ）とのセル数の比をセル比とし、ドリフト層（３）の抵抗率をρとし、電流検出抵抗（９）の両端電圧の経時変化率をｘとしたとき、{センスセル部（１０ｂ）／メインセル部（１０ａ）}のセル比が、{（ｘ＋０．２２ρ＋１０．０８）／２２４．３８}２で導き出される値とされ、ドリフト層（３）の抵抗率ρが３０Ω・ｃｍ以上であって、かつ電流検出抵抗（９）の両端電圧の経時変化率ｘが＋５〜−５％であることを特徴としている。
【００２４】
このような半導体装置では、メインセル部（１０ａ）とセンスセル部（１０ｂ）のセル比を、ドリフト層（３）の抵抗率と電流検出抵抗（９）の両端電圧の経時変化率より導き出される値とし、ドリフト層（３）の抵抗率が３０Ω・ｃｍ以上であり、経時変化率が−５〜５％となるセル比としている。
【００２５】
このため、従来の半導体装置と比較して、電流検出抵抗（９）の両端電圧の経時変化率を小さくすることができ、つまり、メインセル部（１０ａ）の動作抵抗と、センスセル部（１０ｂ）の動作抵抗と電流検出抵抗（９）との合成抵抗との経時変化率の差を小さくすることができる。したがって、メイン電流とセンス電流との経時変化率の差を小さくすることができ、検出精度が低下することを抑制することができる。また、ドリフト層（３）の抵抗率を３０Ω・ｃｍ以上としているため、従来の半導体装置と比較して、半導体装置の耐圧を向上させることもできる。
【００２６】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態における半導体装置の上面レイアウトである。
【図２】図１に示す半導体装置の断面構成を示す図である。
【図３】図１に示す半導体装置の回路構成を示す図である。
【図４】メインセル部とセンスセル部のセル比と、２０００時間後の電流検出抵抗の両端電圧の経時変化率との関係を示す図である。
【発明を実施するための形態】
【００２８】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態における半導体装置の上面レイアウト、図２は図１に示す半導体装置の断面構成を示す図である。
【００２９】
図１に示されるように、本実施形態の半導体装置は、メインセル部１０ａと、電流検出抵抗（図示せず）と電気的に接続されるセンスセル部１０ｂとを有しており、これらメインセル部１０ａおよびセンスセル部１０ｂにそれぞれ基本構造が同じＩＧＢＴが形成されている。
【００３０】
具体的には、図２に示されるように、メインセル部１０ａおよびセンスセル部１０ｂは、コレクタ層としてのｐ＋型基板１を用いてＩＧＢＴが形成されている。そして、ｐ＋型基板１には、結晶欠陥を多く含むゲッタリング層１ａが形成されている。このゲッタリング層１ａは、本実施形態では、酵素を析出させてなるイントリンシックゲッタリング層とされている。そして、ゲッタリング層１ａ上には、ゲッタリング層１ａを構成することにより形成された無欠陥層１ｂが形成されている。また、特に限定されるものではないが、ｐ＋型基板１は、抵抗率が０．０１〜０．０３Ω・ｃｍとされており、厚さが５００〜５８０μｍとされている。
【００３１】
そして、ｐ＋型基板１の主表面上には高不純物濃度層とされたｎ＋型バッファ層２が形成され、ｎ＋型バッファ層２上に低不純物濃度とされたｎ−型ドリフト層３が形成されている。特に限定されるものではないが、ｎ＋型バッファ層２は、抵抗率が０．０４〜０．０６Ω・ｃｍとされており、厚さが１４〜１６μｍとされている。また、ｎ−型ドリフト層３は、抵抗率が３０Ω・ｃｍ以上とされており、厚さが６５〜１００μｍとされている。
【００３２】
そして、ｎ−型ドリフト層３の表層部にはｐ型ベース領域４が形成されている。さらに、ｐ型ベース領域４の表層部には、ｎ−型ドリフト層３から所定距離離間するようにｎ−型ドリフト層３よりも高不純物濃度とされたｎ＋型エミッタ領域５が形成されており、ｐ型ベース領域４の表面のうちｎ＋型エミッタ領域５とｎ−型ドリフト層３との間に配置された部分にチャネル領域が構成されている。
【００３３】
また、チャネル領域となるｐ型ベース領域４の表面およびｎ−型ドリフト層３のうちｐ型ベース領域４が形成されていない部分の表面に、熱酸化等による図示しないゲート絶縁膜が形成されていると共に、このゲート絶縁膜を介してポリシリコン等で構成されたゲート電極６が形成されている。ゲート電極６は層間絶縁膜７によって覆われており、この層間絶縁膜７上に図示しないエミッタ電極が形成されている。エミッタ電極は、層間絶縁膜７に形成されたコンタクトホールを通じてｎ＋型エミッタ領域５およびｐ＋型ベース領域４に電気的に接続された構造とされている。
【００３４】
さらに、メインセル部１０ａのエミッタ電極とセンスセル部１０ｂのエミッタ電極とは互いに分離された構成とされており、センスセル部１０ｂのエミッタ電極が電流検出抵抗と電気的に接続されている。なお、この電流検出抵抗は、ゲート電極６と同様に、ポリシリコンを用いて構成されている。
【００３５】
また、ｐ＋型基板１の裏面には、メインセル部１０ａおよびセンスセル部１０ｂに対して、本発明の裏面電極に相当する共通のコレクタ電極８が備えられている。
【００３６】
図３は、上記半導体装置の回路構成を示す図である。図３に示されるように、このような半導体装置では、センスセル部１０ｂに流れるセンス電流を検出することで、メインセル部１０ａに流れるメイン電流を検出できるようになっている。すなわち、電流検出抵抗９の両端電圧を検出することでメインセル部１０ａに流れる電流値を検出できるようになっている。
【００３７】
また、本実施形態では、メインセル部１０ａとセンスセル部１０ｂのセル比が以下の（数２）に基づいた値とされている。上記のように、メインセル部１０ａの初期動作抵抗とセンスセル部１０ｂの初期動作抵抗とを所定の値にすることにより、つまりメインセル部１０ａとセンスセル部１０ｂのセル比を所定の値にすることにより、メインセル部１０ａの動作抵抗の経時変化率と、センスセル部１０ｂの動作抵抗と電流検出抵抗９との合成抵抗の経時変化率との差を抑制できるためである。言い換えると、メイン電流とセンス電流の経時変化率の差を抑制できるためである。
【００３８】
図４は、上記のように、メインセル部１０ａとセンスセル部１０ｂのセル比と、２０００時間後の電流検出抵抗９の両端電圧の経時変化率との関係を示す図である。図４および上記のように、メインセル部１０ａとセンスセル部１０ｂとのセル比を所定の値にすることにより、電流検出抵抗９の両端電圧の経時変化率を抑制することができる。そして、図４に基づいて、多変量解析を用いて重回帰分析を行うと、ドリフト層３の抵抗率をρとすると、２０００時間後の電流検出抵抗９の両端電圧の経時変化率ｘが次式で表される。
【００３９】
【数２】
すなわち、上記式より、（センスセル部／メインセル部）は次式で表される。
【数３】
そして、本実施形態では、メインセル部１０ａとセンスセル部１０ｂとのセル比が、ドリフト層３の抵抗率ρが３０Ω・ｃｍ以上であり、電流検出抵抗９の両端電圧の経時変化率ｘが−５〜５％である数値を代入した値とされている。例えば、ドリフト層３の抵抗率を７０Ω・ｃｍとし、電流検出抵抗９の両端電圧の経時変化率を約０となる半導体装置とする場合には、メインセル部１０ａとセンスセル部１０ｂとのセル比が約７８とされる。
【００４０】
以上説明したように、本実施形態の半導体装置では、メインセル部１０ａとセンスセル部１０ｂとのセル比を、ドリフト層３の抵抗率と電流検出抵抗９の両端電圧の経時変化率より導き出される値とし、ドリフト層３の抵抗率を３０Ω・ｃｍ以上とし、かつ経時変化率が−５〜５％となるセル比としている。
【００４１】
このため、電流検出抵抗９の両端電圧の経時変化率を小さくすることができ、つまり、メインセル部１０ａの動作抵抗と、センスセル部１０ｂの動作抵抗と電流検出抵抗９との合成抵抗との経時変化率の差を小さくすることができる。したがって、メイン電流とセンス電流との経時変化率の差を小さくすることができ、検出精度が低下することを抑制することができる。また、ドリフト層３の抵抗率を３０Ω・ｃｍ以上としているため、半導体装置の耐圧を向上させることもできる。
【００４２】
（他の実施形態）
上記第１実施形態では、第１導電型領域をｐ型とし、第２導電型領域をｎ型として説明したが、第１導電型領域をｎ型とし、第２導電型領域ｐ型とすることも可能である。この場合も、メインセル部１０ａとセンスセル部１０ｂとのセル比を適宜調整することにより、メイン電流とセンス電流との経時変化率の差を抑制することができる。
【符号の説明】
【００４３】
１ ｐ＋型基板
１ａ ゲッタリング層
２ バッファ層
３ ドリフト層
４ ベース領域
５ エミッタ領域
６ ゲート電極
７ 層間絶縁膜
８ コレクタ電極
９ 電流検出抵抗
１０ａ メインセル部
１０ｂ センスセル部
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタ（以下、単にＩＧＢＴという）が形成されたメインセル部およびセンスセル部を有し、センスセル部のエミッタ電極に電流検出抵抗を備えた半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ＩＧＢＴが形成されたメインセル部に流れるメイン電流を検出するために、メイン電流よりも小さいセンス電流を流し、電流検出抵抗と接続されると共にＩＧＢＴが形成されたセンスセル部をメインセル部と共に形成した半導体装置が知られている。具体的には、このような半導体装置は、次のように構成されている。すなわち、メインセル部およびセンスセル部それぞれは、コレクタ層としてのｐ＋型基板の主表面上にｎ＋型のバッファ層が形成され、バッファ層上にｎ−型のドリフト層が形成され、このドリフト層の表層部にｐ型のベース領域が形成されている。そして、ベース領域の表層部に、ドリフト層から所定距離離間するようにｎ＋型のエミッタ領域が形成されており、ベース領域の表面のうちエミッタ領域とドリフト層との間に配置された部分にチャネル領域が構成されている。そして、チャネル領域となるベース領域の表面にゲート絶縁膜を介してゲート電極が形成され、当該ゲート電極を覆うように形成された層間絶縁膜を介してエミッタ電極が形成されている。このエミッタ電極は、層間絶縁膜に形成されたコンタクトホールを通じてエミッタ領域およびベース領域と電気的に接続されていると共に、電流検出抵抗と電気的に接続されている。また、ｐ＋型基板の裏面には、メインセル部およびセンスセル部に対して共通の裏面電極が備えられている。
【０００３】
このような半導体装置では、メインセル部に流れるメイン電流に比例するセンス電流がセンスセル部および電流検出抵抗に流れるため、電流検出抵抗の両端電圧を検出することによりメイン電流の電流値が検出される。
【０００４】
しかしながら、このような半導体装置では、半導体装置を製造する際に避けることのできない、例えば、裏面電極からｐ＋型基板に拡散する重金属が含まれており、半導体装置を使用することにより当該重金属が拡散して半導体装置の特性が経時変化してしまうという問題がある。
【０００５】
この問題を解決するため、ｐ＋型基板内に結晶欠陥を多く含むゲッタリング層を形成し、重金属をゲッタリング層にて捕獲することにより重金属が拡散することを防止し、半導体装置の特性が経時変化することを抑制することが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−４１８３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、このようなゲッタリング層を有する半導体装置においても、重金属の拡散を完全に防止することはできず、半導体装置が経時変化してしまうことになる。そして、重金属が拡散した場合、メインセル部に流れるメイン電流とセンスセル部に流れるセンス電流の経時変化率が異なるため、電流検出抵抗の両端電圧から検出されたメイン電流と、実際にメインセル部に流れるメイン電流との間に誤差が生じ、検出精度が低下するという問題がある。
【０００８】
図３は、メインセル部およびセンスセル部を有し、センスセル部のエミッタ電極に電流検出抵抗を備えた半導体装置の回路構成を示す図である。図３に示されるように、このような半導体装置では、センスセル部１０ｂのエミッタ電極に電流検出抵抗９が備えられているため、メインセル部１０ａのゲート−エミッタ間バイアスと比較して、センスセル部１０ｂのゲート−エミッタ間バイアスが小さくなり、センスセル部１０ｂではメインセル部１０ａと比較して電子電流が流れにくくなる。言い換えると、センスセル部１０ｂでは、メインセル部１０ａと比較して、全体の電流値に対するホール電流の比率が高くなる。
【０００９】
また、重金属が拡散したとき、重金属の影響を受けやすいのはホール電流であるため、ホール電流比が高いセンス電流の方がメイン電流より経時変化しやすくなる。すなわち、このような半導体装置では、重金属が拡散してしまうと、メイン電流とセンス電流とが異なる経時変化をすることになる。このため、電流検出抵抗９の両端電圧から検出されたメイン電流と、実際にメインセル部１０ａに流れるメイン電流との間に誤差が生じ、検出精度が低下する。
【００１０】
本発明は上記点に鑑みて、検出精度が低下することを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明者らは、上記課題を解決するために、ゲッタリング層を有するＩＧＢＴが形成されたメインセル部およびセンスセル部を有し、センスセル部のエミッタ電極に電流検出抵抗が接続された半導体装置において、まず、ドリフト層の抵抗率に着目して検討を行い、以下の知見を得た。
【００１２】
すなわち、メインセル部およびセンスセル部のドリフト層の抵抗率を下げると、エミッタ領域からドリフト層に電子電流が注入されやすくなるため、全体の電流値に対する電子電流の比率を高くすることができる。言い換えると、全体の電流値に対するホール電流の比率を小さくすることができる。そして、上記のように、重金属が拡散したときに、重金属の影響を受けやすいのはホール電流である。
【００１３】
このため、本発明者らは、ドリフト層の抵抗率を下げて全体の電流値に対するホール電流比を小さくすることにより、メイン電流およびセンス電流の経時変化率をそれぞれ小さくすることができると共に、センス電流とメイン電流との経時変化率の差を小さくすることができ、半導体装置の検出精度が低下することを抑制することができることを見出した。
【００１４】
しかしながら、このような半導体装置では、ドリフト層の抵抗率を下げることにより、メイン電流とセンス電流との経時変化率の差を小さくすることができるものの、半導体装置としての耐圧が低くなるという新たな問題が発生してしまうことになる。
【００１５】
このため、本発明者らは、次に、上記のように、センス電流の方が全体の電流値に対するホール電流比が高く、センス電流がメイン電流より経時変化しやすいということに着目した。この特性は、言い換えると、メインセル部の動作抵抗の経時変化率と、センスセル部の動作抵抗と電流検出抵抗との合成抵抗の経時変化率と、が異なるということである。
【００１６】
すなわち、このような半導体装置では、図３に示されるように、メイン電流とセンス電流とは、メインセル部の動作抵抗と、センスセル部の動作抵抗と電流検出抵抗との合成抵抗との比に応じて流れる。このため、メイン電流とセンス電流との経時変化率の差を抑制するためには、メインセル部の動作抵抗の経時変化率と、センスセル部の動作抵抗と電流検出抵抗との合成抵抗の経時変化率との差を抑制すればよいことになる。
【００１７】
そして、このような半導体装置では、電流検出抵抗の抵抗率は経時変化しないため、メインセル部の動作抵抗と、センスセル部の動作抵抗とを調節すればよいことになる。例えば、重金属が拡散したときのメインセル部の動作抵抗の経時変化率が１．１倍であり、センスセル部の初期動作抵抗が４０Ωであると共に電流検出抵抗が１０Ωである場合と、センスセル部の初期動作抵抗が５Ωであると共に電流検出抵抗が１０Ωである場合とを考える。つまり、経時変化前の合成抵抗が５０Ωである場合と、１５Ωである場合とを考える。
【００１８】
この場合、センスセル部の経時変化率が１．３倍であるとすると、センスセル部の初期動作抵抗が４０Ωの場合には、経時変化後のセンスセル部の動作抵抗が５２Ωとなり、センスセル部の動作抵抗と電流検出抵抗との合成抵抗が６２Ωとなる。すなわち、合成抵抗の経時変化率は、１．２４倍となる。また、センスセル部の初期動作抵抗が５Ωの場合には、経時変化後のセンスセル部の動作抵抗が６．５Ωとなり、センスセル部の動作抵抗と電流検出抵抗との合成抵抗が１６．５Ωとなる。すなわち、合成抵抗の経時変化率は、１．１倍となる。
【００１９】
つまり、このような半導体装置では、メインセル部の動作抵抗の経時変化率と、センスセル部の動作抵抗の経時変化率とは異なるものの、メインセル部とセンスセル部の初期動作抵抗を所定の値にすることにより、メインセル部の動作抵抗の経時変化率と、センスセル部の動作抵抗と電流検出抵抗との合成抵抗との経時変化率との差を抑制することができる。そして、メインセル部の動作抵抗とセンスセル部の動作抵抗とは、メインセル部とセンスセル部のセル数比、すなわち電流の流れる面積比であるセル比に応じて決定される。
【００２０】
以上より、本発明者らは、メインセル部とセンスセル部のセル比と、電流検出抵抗の両端電圧の経時変化率との差について実験検討を行った。なお、電流検出抵抗の両端電圧の経時変化率は、メイン電流とセンス電流との経時変化率の差と同じことである。図４は、メインセル部とセンスセル部のセル比と、２０００時間後の電流検出抵抗の両端電圧の経時変化率との関係を示す図である。２０００時間後とは、重金属が十分に拡散して飽和状態に達したと考えられる状態のことである。また、図４中、実線はドリフト層の抵抗率が３０Ω・ｃｍであり、点線はドリフト層の抵抗率が７０Ω・ｃｍであり、一点鎖線はドリフト層の抵抗率が１００Ω・ｃｍである半導体装置を示している。
【００２１】
図４に示されるように、メインセル部とセンスセル部とのセル比を変更することにより、電流検出抵抗の両端電圧の経時変化率が変化することが確認され、メインセル部とセンスセル部のセル比が所定の値のときに、電流検出抵抗の両端電圧の経時変化率がほぼ０％になることが確認される。すなわち、メインセル部とセンスセル部のセル比を所定の値にすることにより、メイン電流とセンス電流の経時変化率を抑制することができ、半導体装置の検出精度が低下することを抑制することができることになる。
【００２２】
このため、本発明者らは、図４に基づいて多変量解析を用いて重回帰分析を行い、ドリフト層の抵抗率をρとし、２０００時間後の電流検出抵抗の両端電圧の経時変化率をｘとしたとき、メインセル部とセンスセル部のセル比が以下の式で導き出されることを見出した。
【数１】
ところで、従来の半導体装置では、一般的に、ドリフト層の抵抗率が３０Ω・ｃｍとされ、（センスセル部／メインセル部）１／２が約０・０５とされていたため、２０００時間後の電流検出抵抗の両端電圧の経時変化率が約−８％であった。このため、本発明では、ドリフト層の抵抗率が３０Ω・ｃｍ以上であり、電流検出抵抗の両端電圧の経時変化率が−５〜５％の範囲を満たすセル比とされていることを特徴としている。
【００２３】
すなわち、本願請求項１に記載の発明では、メインセル部（１０ａ）とセンスセル部（１０ｂ）とのセル数の比をセル比とし、ドリフト層（３）の抵抗率をρとし、電流検出抵抗（９）の両端電圧の経時変化率をｘとしたとき、{センスセル部（１０ｂ）／メインセル部（１０ａ）}のセル比が、{（ｘ＋０．２２ρ＋１０．０８）／２２４．３８}２で導き出される値とされ、ドリフト層（３）の抵抗率ρが３０Ω・ｃｍ以上であって、かつ電流検出抵抗（９）の両端電圧の経時変化率ｘが＋５〜−５％であることを特徴としている。
【００２４】
このような半導体装置では、メインセル部（１０ａ）とセンスセル部（１０ｂ）のセル比を、ドリフト層（３）の抵抗率と電流検出抵抗（９）の両端電圧の経時変化率より導き出される値とし、ドリフト層（３）の抵抗率が３０Ω・ｃｍ以上であり、経時変化率が−５〜５％となるセル比としている。
【００２５】
このため、従来の半導体装置と比較して、電流検出抵抗（９）の両端電圧の経時変化率を小さくすることができ、つまり、メインセル部（１０ａ）の動作抵抗と、センスセル部（１０ｂ）の動作抵抗と電流検出抵抗（９）との合成抵抗との経時変化率の差を小さくすることができる。したがって、メイン電流とセンス電流との経時変化率の差を小さくすることができ、検出精度が低下することを抑制することができる。また、ドリフト層（３）の抵抗率を３０Ω・ｃｍ以上としているため、従来の半導体装置と比較して、半導体装置の耐圧を向上させることもできる。
【００２６】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態における半導体装置の上面レイアウトである。
【図２】図１に示す半導体装置の断面構成を示す図である。
【図３】図１に示す半導体装置の回路構成を示す図である。
【図４】メインセル部とセンスセル部のセル比と、２０００時間後の電流検出抵抗の両端電圧の経時変化率との関係を示す図である。
【発明を実施するための形態】
【００２８】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態における半導体装置の上面レイアウト、図２は図１に示す半導体装置の断面構成を示す図である。
【００２９】
図１に示されるように、本実施形態の半導体装置は、メインセル部１０ａと、電流検出抵抗（図示せず）と電気的に接続されるセンスセル部１０ｂとを有しており、これらメインセル部１０ａおよびセンスセル部１０ｂにそれぞれ基本構造が同じＩＧＢＴが形成されている。
【００３０】
具体的には、図２に示されるように、メインセル部１０ａおよびセンスセル部１０ｂは、コレクタ層としてのｐ＋型基板１を用いてＩＧＢＴが形成されている。そして、ｐ＋型基板１には、結晶欠陥を多く含むゲッタリング層１ａが形成されている。このゲッタリング層１ａは、本実施形態では、酵素を析出させてなるイントリンシックゲッタリング層とされている。そして、ゲッタリング層１ａ上には、ゲッタリング層１ａを構成することにより形成された無欠陥層１ｂが形成されている。また、特に限定されるものではないが、ｐ＋型基板１は、抵抗率が０．０１〜０．０３Ω・ｃｍとされており、厚さが５００〜５８０μｍとされている。
【００３１】
そして、ｐ＋型基板１の主表面上には高不純物濃度層とされたｎ＋型バッファ層２が形成され、ｎ＋型バッファ層２上に低不純物濃度とされたｎ−型ドリフト層３が形成されている。特に限定されるものではないが、ｎ＋型バッファ層２は、抵抗率が０．０４〜０．０６Ω・ｃｍとされており、厚さが１４〜１６μｍとされている。また、ｎ−型ドリフト層３は、抵抗率が３０Ω・ｃｍ以上とされており、厚さが６５〜１００μｍとされている。
【００３２】
そして、ｎ−型ドリフト層３の表層部にはｐ型ベース領域４が形成されている。さらに、ｐ型ベース領域４の表層部には、ｎ−型ドリフト層３から所定距離離間するようにｎ−型ドリフト層３よりも高不純物濃度とされたｎ＋型エミッタ領域５が形成されており、ｐ型ベース領域４の表面のうちｎ＋型エミッタ領域５とｎ−型ドリフト層３との間に配置された部分にチャネル領域が構成されている。
【００３３】
また、チャネル領域となるｐ型ベース領域４の表面およびｎ−型ドリフト層３のうちｐ型ベース領域４が形成されていない部分の表面に、熱酸化等による図示しないゲート絶縁膜が形成されていると共に、このゲート絶縁膜を介してポリシリコン等で構成されたゲート電極６が形成されている。ゲート電極６は層間絶縁膜７によって覆われており、この層間絶縁膜７上に図示しないエミッタ電極が形成されている。エミッタ電極は、層間絶縁膜７に形成されたコンタクトホールを通じてｎ＋型エミッタ領域５およびｐ＋型ベース領域４に電気的に接続された構造とされている。
【００３４】
さらに、メインセル部１０ａのエミッタ電極とセンスセル部１０ｂのエミッタ電極とは互いに分離された構成とされており、センスセル部１０ｂのエミッタ電極が電流検出抵抗と電気的に接続されている。なお、この電流検出抵抗は、ゲート電極６と同様に、ポリシリコンを用いて構成されている。
【００３５】
また、ｐ＋型基板１の裏面には、メインセル部１０ａおよびセンスセル部１０ｂに対して、本発明の裏面電極に相当する共通のコレクタ電極８が備えられている。
【００３６】
図３は、上記半導体装置の回路構成を示す図である。図３に示されるように、このような半導体装置では、センスセル部１０ｂに流れるセンス電流を検出することで、メインセル部１０ａに流れるメイン電流を検出できるようになっている。すなわち、電流検出抵抗９の両端電圧を検出することでメインセル部１０ａに流れる電流値を検出できるようになっている。
【００３７】
また、本実施形態では、メインセル部１０ａとセンスセル部１０ｂのセル比が以下の（数２）に基づいた値とされている。上記のように、メインセル部１０ａの初期動作抵抗とセンスセル部１０ｂの初期動作抵抗とを所定の値にすることにより、つまりメインセル部１０ａとセンスセル部１０ｂのセル比を所定の値にすることにより、メインセル部１０ａの動作抵抗の経時変化率と、センスセル部１０ｂの動作抵抗と電流検出抵抗９との合成抵抗の経時変化率との差を抑制できるためである。言い換えると、メイン電流とセンス電流の経時変化率の差を抑制できるためである。
【００３８】
図４は、上記のように、メインセル部１０ａとセンスセル部１０ｂのセル比と、２０００時間後の電流検出抵抗９の両端電圧の経時変化率との関係を示す図である。図４および上記のように、メインセル部１０ａとセンスセル部１０ｂとのセル比を所定の値にすることにより、電流検出抵抗９の両端電圧の経時変化率を抑制することができる。そして、図４に基づいて、多変量解析を用いて重回帰分析を行うと、ドリフト層３の抵抗率をρとすると、２０００時間後の電流検出抵抗９の両端電圧の経時変化率ｘが次式で表される。
【００３９】
【数２】
すなわち、上記式より、（センスセル部／メインセル部）は次式で表される。
【数３】
そして、本実施形態では、メインセル部１０ａとセンスセル部１０ｂとのセル比が、ドリフト層３の抵抗率ρが３０Ω・ｃｍ以上であり、電流検出抵抗９の両端電圧の経時変化率ｘが−５〜５％である数値を代入した値とされている。例えば、ドリフト層３の抵抗率を７０Ω・ｃｍとし、電流検出抵抗９の両端電圧の経時変化率を約０となる半導体装置とする場合には、メインセル部１０ａとセンスセル部１０ｂとのセル比が約７８とされる。
【００４０】
以上説明したように、本実施形態の半導体装置では、メインセル部１０ａとセンスセル部１０ｂとのセル比を、ドリフト層３の抵抗率と電流検出抵抗９の両端電圧の経時変化率より導き出される値とし、ドリフト層３の抵抗率を３０Ω・ｃｍ以上とし、かつ経時変化率が−５〜５％となるセル比としている。
【００４１】
このため、電流検出抵抗９の両端電圧の経時変化率を小さくすることができ、つまり、メインセル部１０ａの動作抵抗と、センスセル部１０ｂの動作抵抗と電流検出抵抗９との合成抵抗との経時変化率の差を小さくすることができる。したがって、メイン電流とセンス電流との経時変化率の差を小さくすることができ、検出精度が低下することを抑制することができる。また、ドリフト層３の抵抗率を３０Ω・ｃｍ以上としているため、半導体装置の耐圧を向上させることもできる。
【００４２】
（他の実施形態）
上記第１実施形態では、第１導電型領域をｐ型とし、第２導電型領域をｎ型として説明したが、第１導電型領域をｎ型とし、第２導電型領域ｐ型とすることも可能である。この場合も、メインセル部１０ａとセンスセル部１０ｂとのセル比を適宜調整することにより、メイン電流とセンス電流との経時変化率の差を抑制することができる。
【符号の説明】
【００４３】
１ ｐ＋型基板
１ａ ゲッタリング層
２ バッファ層
３ ドリフト層
４ ベース領域
５ エミッタ領域
６ ゲート電極
７ 層間絶縁膜
８ コレクタ電極
９ 電流検出抵抗
１０ａ メインセル部
１０ｂ センスセル部
【特許請求の範囲】
【請求項１】
メイン電流を流すメインセル部（１０ａ）と、前記メイン電流よりも小さいセンス電流を流すセンスセル部（１０ｂ）とを有してなる半導体装置であって、
前記メインセル部（１０ａ）と前記センスセル部（１０ｂ）とは共に、
第１導電型の半導体基板（１）と、
前記半導体基板（１）に形成されたゲッタリング層（１ａ）と、
前記半導体基板（１）上に形成された第２導電型のバッファ層（２）と、
前記バッファ層（２）上に形成された第２導電型のドリフト層（３）と、
前記ドリフト層（３）の表層部に形成された第１導電型のベース領域（４）と、
前記ベース領域（４）内に形成された第２導電型のエミッタ領域（５）と、
前記ベース領域（４）のうち、前記エミッタ領域（５）と前記ドリフト層（３）との間に挟まれた部分の表面をチャネル領域としたとき、前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極（７）と、
前記エミッタ領域（５）に電気的に接続されるエミッタ電極と、
前記半導体基板（１）の裏面に形成された裏面電極（８）と、を備えた絶縁ゲートバイポーラトランジスタを有し、
前記センスセル部（１０ｂ）のエミッタ電極には、前記センス電流を流す電流検出抵抗（９）が接続されており、
前記メインセル部（１０ａ）と前記センスセル部（１０ｂ）とのセル数の比をセル比とし、前記ドリフト層（３）の抵抗率をρとし、前記電流検出抵抗（９）の両端電圧の経時変化率をｘとしたとき、{前記センスセル部（１０ｂ）／前記メインセル部（１０ａ）}のセル比が、{（ｘ＋０．２２ρ＋１０．０８）／２２４．３８}２で導き出される値とされ、前記ドリフト層（３）の抵抗率ρが３０Ω・ｃｍ以上であって、かつ前記経時変化率ｘが＋５〜−５％であることを特徴とする半導体装置。
【請求項２】
前記電流検出抵抗（９）は、ポリシリコンで構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項１】
メイン電流を流すメインセル部（１０ａ）と、前記メイン電流よりも小さいセンス電流を流すセンスセル部（１０ｂ）とを有してなる半導体装置であって、
前記メインセル部（１０ａ）と前記センスセル部（１０ｂ）とは共に、
第１導電型の半導体基板（１）と、
前記半導体基板（１）に形成されたゲッタリング層（１ａ）と、
前記半導体基板（１）上に形成された第２導電型のバッファ層（２）と、
前記バッファ層（２）上に形成された第２導電型のドリフト層（３）と、
前記ドリフト層（３）の表層部に形成された第１導電型のベース領域（４）と、
前記ベース領域（４）内に形成された第２導電型のエミッタ領域（５）と、
前記ベース領域（４）のうち、前記エミッタ領域（５）と前記ドリフト層（３）との間に挟まれた部分の表面をチャネル領域としたとき、前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極（７）と、
前記エミッタ領域（５）に電気的に接続されるエミッタ電極と、
前記半導体基板（１）の裏面に形成された裏面電極（８）と、を備えた絶縁ゲートバイポーラトランジスタを有し、
前記センスセル部（１０ｂ）のエミッタ電極には、前記センス電流を流す電流検出抵抗（９）が接続されており、
前記メインセル部（１０ａ）と前記センスセル部（１０ｂ）とのセル数の比をセル比とし、前記ドリフト層（３）の抵抗率をρとし、前記電流検出抵抗（９）の両端電圧の経時変化率をｘとしたとき、{前記センスセル部（１０ｂ）／前記メインセル部（１０ａ）}のセル比が、{（ｘ＋０．２２ρ＋１０．０８）／２２４．３８}２で導き出される値とされ、前記ドリフト層（３）の抵抗率ρが３０Ω・ｃｍ以上であって、かつ前記経時変化率ｘが＋５〜−５％であることを特徴とする半導体装置。
【請求項２】
前記電流検出抵抗（９）は、ポリシリコンで構成されていることを特徴とする請求項１に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−６００６９（Ｐ２０１２−６００６９Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０４５７１（Ｐ２０１０−２０４５７１）
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
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