半導体装置
【課題】基板コストが低減でき、基板側辺の露出による剥離を改善可能な半導体装置を提供する。
【解決手段】小基板を有する多チップメモリの実装構造を有する半導体装置１００の基板１２０は、チップ搭載体１１０の下方に貼り付けられ、上表面１２１および下表面１２２を有する。上表面１２１は、中空エリア１１に露出する。下表面１２２には、複数の接触パッド１２３が設置される。第１チップ１３０は、基板１２０上に設置されて中空エリア１１１の内に位置する。第２チップ１４０は、チップ搭載体１１０上に設置される。封止体１５０は、チップ搭載体１１０、基板１２０の上表面１２１、第１チップ１３０、および、第２チップ１４０を密封する。基板１２０の外形は、封止体１５０の外形よりも小さく、チップ搭載体１１０の周辺では複数の支持バー１１２と接続する。支持バー１１２群は、封止体１５０の側辺へ延びる。
【解決手段】小基板を有する多チップメモリの実装構造を有する半導体装置１００の基板１２０は、チップ搭載体１１０の下方に貼り付けられ、上表面１２１および下表面１２２を有する。上表面１２１は、中空エリア１１に露出する。下表面１２２には、複数の接触パッド１２３が設置される。第１チップ１３０は、基板１２０上に設置されて中空エリア１１１の内に位置する。第２チップ１４０は、チップ搭載体１１０上に設置される。封止体１５０は、チップ搭載体１１０、基板１２０の上表面１２１、第１チップ１３０、および、第２チップ１４０を密封する。基板１２０の外形は、封止体１５０の外形よりも小さく、チップ搭載体１１０の周辺では複数の支持バー１１２と接続する。支持バー１１２群は、封止体１５０の側辺へ延びる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に小基板を有する多チップメモリの実装構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
早期のメモリ実装構造において用いるチップ搭載体はメモリカードと同程度寸法の基板であり、例えば、特許文献１に開示される実装過程において、基板ストリップの内に多数の基板が一体連結され、基板ストリップの上にチップを設置してモールド封止し、最後に基板ストリップを単体メモリカードの外形に単一分離させる。
【０００３】
また、メモリの実装コストを低減するため、基板の代わりにリードフレームを用いるという試みがあった。例えば、特許文献２および特許文献３に開示されるリードフレームは、金属材質のリード、接触パッドおよびチップ搭載体を提供している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許７，０９４，６３３号明細書
【特許文献２】米国特許７，４８８，６２０Ｂ２号明細書
【特許文献３】米国特許６，９６５，１５９Ｂ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術によると、基板の切断側面は封止体の周辺に露出するため、抗湿性と製品信頼性が低下し、また、周辺の応力によってメモリカード寸法の基板は容易にメモリカードから剥離することになる。
また、特許文献２、３の技術によると、リードフレームにとって配線レイアウトが充分かつ適当に達成されにくいので、複雑になったり、比較的長くワイヤボンディングして接続したりする必要が頻繁にある。また、チップ表面に再配線層を余分に製作することも必要となる場合があり、チップの製作コストが高くなる。また、リードフレーム、あるいは、伝統的な基板をチップ搭載体として用いても、単一分離された後、封止体の側辺においてリードフレームの支持バーと配線層とが導電性の切断面に形成されるので、実装過程と製品使用上において、静電放電（ＥＳＤ）の不具合が生じやすいという問題がある。
【０００６】
上述問題を解決するため、本発明の主な目的は、小基板を有する多チップメモリの実装構造を有する半導体装置を提供する。これにより、基板コストが低減できる。また、従来の基板側辺の露出による剥離問題を改善できる。
上述問題を解決するため、本発明のもう１つの目的は、小基板を有する多チップメモリの実装構造を有する半導体装置を提供する。これにより、従来のメモリ実装構造において、封止体の側辺に露出した金属切断面による静電放電（ＥＳＤ）問題が改善できる。
【課題を解決するための手段】
【０００７】
上述の目的を達成するために本発明では、次に述べる技術が提案されている。本発明では、小基板を有する多チップメモリの実装構造を有する半導体装置は、中空エリアを有するチップ搭載体、基板、第１チップ、少なくとも１つの第２チップ、および、封止体を含む。
【０００８】
基板は、チップ搭載体の下方に貼り付けられ、上表面および下表面を有する。上表面は、中空エリアに露出する。下表面には、複数の接触パッドが設置される。第１チップは、基板上に設置されて中空エリアの内に位置する。第２チップは、チップ搭載体上に設置される。封止体は、チップ搭載体、基板の上表面、第１チップおよび第２チップを密封する。
ここで、基板の外形は、封止体の外形よりも小さく、チップ搭載体の周辺では複数の支持バーと接続する。支持バー群は、封止体の側辺へ延びる。
【０００９】
上述の目的を達成するために本発明では、さらに他の技術を採用する。
半導体装置において、支持バー群は、封止体の側辺に露出する複数の絶縁切断面を有してもよい。
半導体装置において、チップ搭載体は、電気伝達機能が無いダミー基板であってもよい。
【００１０】
半導体装置において、チップ搭載体および支持バー群は、１つの高分子絶縁体支持部に形成してもよい。
半導体装置において、チップ搭載体および支持バー群は、１つのリードフレーム基底支持部に形成してもよい。
【００１１】
半導体装置において、さらに複数のボンディングワイヤを備える。第２チップは、ボンディングワイヤ群により基板の上表面に電気的に接続されている。
半導体装置において、封止体の外形は、マイクロＳＤカードであってもよい。
【００１２】
半導体装置において、基板の外形は、封止体の外形の２分の１よりも小さくてもよい。
半導体装置において、中空エリアは、封止体の１つの差し側に向くギャップを有してもよい。
半導体装置において、第２チップの設置は、中空エリアを露出させる、言い換えれば、被覆しなくてもよい。
【００１３】
半導体装置において、チップ搭載体は、第２チップの下方に照準する開口を有してもよい。
半導体装置において、第１チップは、コントローラチップであってもよい。また、第２チップは、メモリチップであってもよい。
半導体装置において、さらに複数の受動素子を備える。受動素子群は、基板の上表面に設置されて中空エリアの内に位置する。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による小基板を有する多チップメモリの実装構造を有する半導体装置を示す断面図である。
【図２】本発明の一実施形態による封止体を透視して半導体装置を上方から見た平面図である。
【図３】本発明の一実施形態による半導体装置が描かれる封止体の底面を示す斜視図である。
【図４Ａ】本発明の一実施形態による半導体装置の製造プロセスにおいて素子を上方から見た平面図である。
【図４Ｂ】本発明の一実施形態による半導体装置の製造プロセスにおいて素子を上方から見た平面図である。
【図４Ｃ】本発明の一実施形態による半導体装置の製造プロセスにおいて素子を上方から見た平面図である。
【図４Ｄ】本発明の一実施形態による半導体装置の製造プロセスにおいて素子を上方から見た平面図である。
【図４Ｅ】本発明の一実施形態による半導体装置の製造プロセスにおいて素子を上方から見た平面図である。
【図５】本発明の一実施形態による半導体装置の製造プロセスにおいて用いる複数のチップ搭載体の支持部を上方から見た平面図である。
【図６】本発明の一実施形態による半導体装置の製造プロセスにおいてモールド封止の前に設置した第１チップおよび第２チップの支持部を上方から見た平面図である。
【図７】本発明の一実施形態による半導体装置の製造プロセスにおいてモールド封止のときの素子を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、添付された図面を参照して、本発明の実施形態について説明する。しかしながら、図面においては、本発明の基本構成や実施方法を示す概略図であり、本発明に係る要素と構成だけを示し、実際に実施する部材の個数、外形、寸法を一定の比率で記載するものではなく、説明の便宜及び明確性のために簡略または誇張されている。一方、実際に使われる個数、外形、寸法は様々な設計に応じ、部材の配置はより複雑になる可能性がある。
【００１６】
（一実施形態）
本発明の一実施形態による小基板を有する多チップメモリの実装構造を有する半導体装置について、例を挙げて図１〜３を参照しながら説明する。半導体装置１００は、中空エリア１１１を有するチップ搭載体１１０、基板１２０、第１チップ１３０、少なくとも１つの第２チップ１４０および封止体１５０を含む。
【００１７】
チップ搭載体１１０は、基板１２０と第２チップ１４０との搭載として用いられる。チップ搭載体１１０は、電気伝達機能が無いダミー基板であってもよい。チップ搭載体１１０は、従来のリードフレームの金属、あるいは、絶縁材質を用いてもよいが、従来のリードフレームのリード構造がなくてもよい。また、チップ搭載体１１０の周辺では複数の支持バー１１２と接続し、支持バー１１２群は、封止体１５０の側辺へ延びる。本実施形態において、支持バー１１２群は、封止体１５０の非差し側へ延びる。
図５に示すよう、実装過程において、支持バー１１２群を介して多数のチップ搭載体１１０を１つの台枠２１０に直列連結して大量生産と一回モールド封止ができるキャリアを形成させる。なお、支持バー１１２群は、封止体１５０の側辺に露出する複数の絶縁切断面１１３を有することが好ましい。これにより、従来のメモリ実装構造において封止体側辺の金属切断面に露出するリードフレーム／基板金属層によって引き起こされる静電放電（ＥＳＤ）問題が解決できる。
絶縁切断面１１３を形成するため、チップ搭載体１１０および支持バー１１２群は、１つの高分子絶縁体支持部に構成することができ、材質としてＢＴ、ＦＲ−４、ＦＲ−５などの樹脂を採用することにより優れた放熱性、絶縁性と抗静電性を有する。製造として、一般の基板核心層を利用して支持フレームを切削する従来の基板配線層は不要である。
変形例において、チップ搭載体１１０および支持バー１１２群は、１つのリードフレーム基底支持部に構成してもよく、導電性があって、つまり、封止体１５０の側辺に露出する支持バー１１２群の切断面が導電性を有し、さらに切断箇所に位置する支持バー１１２群の幅が縮小することを利用して切断面面積を減少し、あるいは、切断面に絶縁材料を形成してもよい。
【００１８】
基板１２０は、上表面１２１および下表面１２２を有し、チップ搭載体１１０の下方に貼り付けられる。エポキシ（ｅｐｏｘｙ）、あるいは、ダイアタッチペースト（ｄｉｅ ａｔｔａｃｈｅｄ ｐａｓｔｅ）などの高分子重合樹脂材を用いて基板１２０の上表面１２１の周辺をチップ搭載体１１０の底部に貼り付けさせる。基板１２０の上表面１２１は、中空エリア１１１に露出する。基板１２０の下表面１２２には、複数の接触パッド１２３が設置される。接触パッド１２３群は、半導体装置１００の外接用端子として用いられる。
接触パッド１２３群は、表面は金メッキであってもよく、製品の異なる類別によってそれぞれ適当な形状を有し、例えば、細長い指状の「ゴールドフィンガー」がある。基板１２０の主体は、ガラスファイバー樹脂で形成することができ、さらに上下表面導通の配線構造を有し、例えば、ＢＴ、ＦＲ−４プリント回路基板、あるいは、セラミック回路基板が、第１チップ１３０、第２チップ１４０を接触パッド１２３群に電気接続することに用いられる。ここで、基板１２０の外形を、封止体１５０の外形よりも小さくすることにより、実装コストが低減でき、かつ、基板１２０側辺の露出も防止できる。
ここで、「外形」とは、上から下へ、あるいは、下から上へ見る輪郭であり、例えば、基板１２０の上表面１２１の周辺図形と封止体１５０の頂面の周辺図形と比較し、あるいは、基板１２０の下表面１２２の周辺図形と封止体１５０の底面の周辺図形と比較することである。本実施形態において、基板１２０の外形は、封止体１５０の外形の２分の１よりも小さくなってもよい。換言すれば、基板１２０の下表面１２２面積は、封止体１５０の底面面積の２分の１よりも大きくならないことである。
【００１９】
第１チップ１３０は、基板１２０の上に設置されて中空エリア１１１の内に位置する。第１チップ１３０の設置方法は、フリップチップ接合、あるいは、一般のダイアタッチ結合を採用することができる。本実施形態において、複数のボンディングワイヤ１７０を介して第１チップ１３０と基板１２０とを電気的に接続し、さらに接触パッド１２３群に電気的に接続される。本実施形態では、半導体装置１００は、さらに複数の受動素子１８０を含む。受動素子１８０群は、例えば、インダクタ、コンデンサなどであり、基板１２０の上表面１２１に設置されて中空エリア１１１の内に位置する。また、第１チップ１３０がコントローラチップであってもよい。
【００２０】
第２チップ１４０は、ダイアタッチ材１４２を介してチップ搭載体１１０の上に設置される。実装過程において、適当寸法に切り取られた基板１２０をチップ搭載体１１０の上に貼り付け、そして、第１チップ１３０および第２チップ１４０を配置する。チップの配置順序と数量は限られることがない。第２チップ１４０の設置は、中空エリア１１１を被覆しなくてもよい。第１チップ１３０および第２チップ１４０を配置した後、第１チップ１３０および第２チップ１４０は、ワイヤボンディング方式で基板１２０に電気接続される。第２チップ１４０は、単一や複数の積層形態にすることができる。本実施形態では、第２チップ１４０は、メモリチップであり、例えば、ＮＡＮＤフラッシュチップである。
本実施形態において、半導体装置１００は、さらに複数のボンディングワイヤ１６０を含み、ボンディングワイヤ１６０群を介して第２チップ１４０のボンディングパッド１４１を基板１２０の上表面１２１に電気的に接続させる。これにより、チップ搭載体１１０および接続用支持部にとって電気伝達機能を有するリードが不要である。また、他の実施形態において、チップ搭載体１１０は、第２チップ１４０の下方に照準する開口１１４を有する。開口１１４は、第２チップ１４０が封止体１５０に被覆される効果と第２チップ１４０の放熱性を増加すること、かつ第２チップ１４０を貼り付けるダイアタッチ材１４２の溢れ収容区として利用され、それにより、硬化後のダイアタッチ材１４２の厚さを減少させる。
【００２１】
封止体１５０は、チップ搭載体１１０、基板１２０の上表面１２１、第１チップ１３０および第２チップ１４０を密封して基板１２０の下表面１２２を露出する。封止体１５０は、モールド化合物であり、熱硬化性エポキシ系樹脂、無機充填材、顔料などを含む。本実施例の封止体１５０は、メモリカードの外形を有し、図２および図３に示すように、マイクロＳＤカード（ｍｉｃｒｏ ＳＤ ｃａｒｄ）の外形である。変形例では封止体１５０の外形は、ｍｉｎｉ ＳＤ、あるいは、ｅＭＭＣ（登録商標）などの半導体メモリ製品の外形であってもよい。接触パッド１２３群は、封止体１５０の底面に露出して封止体１５０の差し側１５１に近く向いている。封止体１５０の差し側１５１以外の側辺は、全て非差し側である。チップ搭載体１１０の中空エリア１１１には、ギャップ１１１Ａがあれば好ましい。ギャップ１１１Ａは、封止体１５０の差し側１５１に向く場合、第１チップ１３０は差し側１５１に接近することができ、接触パッド１２３群との距離を短縮して封止体１５０の内部空間をより多く提供し、第２チップ１４０の収容用になる。
【００２２】
よって、基板１２０の下表面１２２と封止体１５０の底面とは共平面であり、かつ基板１２０の側辺も封止体１５０に被覆される。基板１２０は、封止体１５０に露出される側辺（差し側と非差し側を含む）の露出側面が無く、優れる抗湿性と基板剥離改善効果が得られる。従って、本実施形態の半導体装置１００により、基板コストが低減できる。また、従来の基板側辺が露出されることによる剥離問題が改善できる。
【００２３】
図４Ａ〜図４Ｅを参照して、本実施形態では、さらに半導体装置１００の製造方法を開示する。
先ず、図４Ａに示すよう、チップ搭載体１１０およびチップ搭載体１１０に接続する支持バー１１２群を提供する。チップ搭載体１１０は、中空エリア１１１を有する。他の実施形態では、さらに開口１１４を有する。図５を参照して、支持バー１１２群は、隣接するチップ搭載体１１０と台枠２１０とを接続して板状支持部中に構成されている。
【００２４】
次に、図４Ｂに示すように、基板１２０の配置ステップを行う。基板１２０をチップ搭載体１１０の下方に貼り付ける。基板１２０は、接触パッド１２３を有する。受動素子１８０は、基板１２０に予め設置されている。基板１２０の上表面１２１は、チップ搭載体１１０の中空エリア１１１に露出する。
【００２５】
次に、図４Ｃに示すように、チップの配置ステップを行う。第１チップ１３０は、基板１２０の上表面１２１に設置されて中空エリア１１１の内に位置する。さらに第２チップ１４０をチップ搭載体１１０の上に設置して、第２チップ１４０は中空エリア１１１を被覆せず開口１１４の上に照準する。
【００２６】
次に、図４Ｄに示すよう、チップの電気接続ステップを行う。第２チップ１４０と基板１２０とを、また、第１チップ１３０と基板１２０とを、ワイヤボンディング方式でそれぞれ電気接続するボンディングワイヤ１６０を形成する。
次に、図４Ｅに示すよう、モールド封止ステップを行う。封止体１５０を形成して第１チップ１３０と、第２チップ１４０と、基板１２０の側辺とを密封するが、基板１２０の下表面１２２および接触パッド１２３群を被覆しない。
【００２７】
図６および図７に示すよう、モールド封止ステップの事前作業において、上型金型２２０と下型金型２３０とで板状支持部を挟持して押圧する。上型金型２２０と下型金型２３０とのキャビティの内は、第１チップ１３０と、第２チップ１４０と、基板１２０とを許容して封止体１５０の形成に利用される。なお、チップ搭載体１１０と接続する部分の支持バー１１２群の上に固定バー２２１を加圧して接着することができれば好ましい。固定バー２２１は、単一分離されるときのダイシングライン上に位置する。これにより、モールド封止過程において、基板１２０の下表面１２２は下型金型２３０と緊密に貼り合って、モールド樹脂を注入するときに下表面１２２に溢れる現象が防止される。また、モールド流れの衝撃によって支持バー１１２群が揺れ動くことを減少することで、接触パッド１２３群の汚染が生じなくなる。固定バー２２１は、上型金型２２０の連結部分として一体に設け、あるいは、別体の入れ子部材を設置することができる。
【００２８】
最後に、単一分離ステップおよび成形研磨ステップを行って、図１、図２および図３に示すような半導体装置１００を製作する。これにより、バリアが無く平らな表面を形成することができる。また、コストを低減することができる。なお、単一分離過程において、絶縁切断面１１３は同時に形成されている。
【００２９】
以上、本発明をその好適な実施例に基づいて説明したが、本発明の技術的範囲は特許請求の範囲の記載に基づいて特定される。特許請求の範囲の記載に基づいて、本発明の趣旨を逸脱しないどんな変更や修正も本発明の技術的範囲に属する。
【符号の説明】
【００３０】
１００・・・（小基板を有する多チップメモリの実装構造を有する）半導体装置
１１０・・・チップ搭載体
１１１・・・中空エリア
１１１Ａ・・ギャップ
１１２・・・支持バー
１１３・・・絶縁切断面
１１４・・・開口
１２０・・・基板
１２１・・・上表面
１２２・・・下表面
１２３・・・接触パッド
１３０・・・第１チップ
１４０・・・第２チップ
１４１・・・ボンディングパッド
１４２・・・ダイアタッチ材
１５０・・・封止体
１５１・・・差し側
１６０・・・ボンディングワイヤ
１７０・・・ボンディングワイヤ
１８０・・・受動素子
２１０・・・台枠
２２０・・・上型金型
２２１・・・固定バー
２３０・・・下型金型
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に小基板を有する多チップメモリの実装構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
早期のメモリ実装構造において用いるチップ搭載体はメモリカードと同程度寸法の基板であり、例えば、特許文献１に開示される実装過程において、基板ストリップの内に多数の基板が一体連結され、基板ストリップの上にチップを設置してモールド封止し、最後に基板ストリップを単体メモリカードの外形に単一分離させる。
【０００３】
また、メモリの実装コストを低減するため、基板の代わりにリードフレームを用いるという試みがあった。例えば、特許文献２および特許文献３に開示されるリードフレームは、金属材質のリード、接触パッドおよびチップ搭載体を提供している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許７，０９４，６３３号明細書
【特許文献２】米国特許７，４８８，６２０Ｂ２号明細書
【特許文献３】米国特許６，９６５，１５９Ｂ１号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の技術によると、基板の切断側面は封止体の周辺に露出するため、抗湿性と製品信頼性が低下し、また、周辺の応力によってメモリカード寸法の基板は容易にメモリカードから剥離することになる。
また、特許文献２、３の技術によると、リードフレームにとって配線レイアウトが充分かつ適当に達成されにくいので、複雑になったり、比較的長くワイヤボンディングして接続したりする必要が頻繁にある。また、チップ表面に再配線層を余分に製作することも必要となる場合があり、チップの製作コストが高くなる。また、リードフレーム、あるいは、伝統的な基板をチップ搭載体として用いても、単一分離された後、封止体の側辺においてリードフレームの支持バーと配線層とが導電性の切断面に形成されるので、実装過程と製品使用上において、静電放電（ＥＳＤ）の不具合が生じやすいという問題がある。
【０００６】
上述問題を解決するため、本発明の主な目的は、小基板を有する多チップメモリの実装構造を有する半導体装置を提供する。これにより、基板コストが低減できる。また、従来の基板側辺の露出による剥離問題を改善できる。
上述問題を解決するため、本発明のもう１つの目的は、小基板を有する多チップメモリの実装構造を有する半導体装置を提供する。これにより、従来のメモリ実装構造において、封止体の側辺に露出した金属切断面による静電放電（ＥＳＤ）問題が改善できる。
【課題を解決するための手段】
【０００７】
上述の目的を達成するために本発明では、次に述べる技術が提案されている。本発明では、小基板を有する多チップメモリの実装構造を有する半導体装置は、中空エリアを有するチップ搭載体、基板、第１チップ、少なくとも１つの第２チップ、および、封止体を含む。
【０００８】
基板は、チップ搭載体の下方に貼り付けられ、上表面および下表面を有する。上表面は、中空エリアに露出する。下表面には、複数の接触パッドが設置される。第１チップは、基板上に設置されて中空エリアの内に位置する。第２チップは、チップ搭載体上に設置される。封止体は、チップ搭載体、基板の上表面、第１チップおよび第２チップを密封する。
ここで、基板の外形は、封止体の外形よりも小さく、チップ搭載体の周辺では複数の支持バーと接続する。支持バー群は、封止体の側辺へ延びる。
【０００９】
上述の目的を達成するために本発明では、さらに他の技術を採用する。
半導体装置において、支持バー群は、封止体の側辺に露出する複数の絶縁切断面を有してもよい。
半導体装置において、チップ搭載体は、電気伝達機能が無いダミー基板であってもよい。
【００１０】
半導体装置において、チップ搭載体および支持バー群は、１つの高分子絶縁体支持部に形成してもよい。
半導体装置において、チップ搭載体および支持バー群は、１つのリードフレーム基底支持部に形成してもよい。
【００１１】
半導体装置において、さらに複数のボンディングワイヤを備える。第２チップは、ボンディングワイヤ群により基板の上表面に電気的に接続されている。
半導体装置において、封止体の外形は、マイクロＳＤカードであってもよい。
【００１２】
半導体装置において、基板の外形は、封止体の外形の２分の１よりも小さくてもよい。
半導体装置において、中空エリアは、封止体の１つの差し側に向くギャップを有してもよい。
半導体装置において、第２チップの設置は、中空エリアを露出させる、言い換えれば、被覆しなくてもよい。
【００１３】
半導体装置において、チップ搭載体は、第２チップの下方に照準する開口を有してもよい。
半導体装置において、第１チップは、コントローラチップであってもよい。また、第２チップは、メモリチップであってもよい。
半導体装置において、さらに複数の受動素子を備える。受動素子群は、基板の上表面に設置されて中空エリアの内に位置する。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態による小基板を有する多チップメモリの実装構造を有する半導体装置を示す断面図である。
【図２】本発明の一実施形態による封止体を透視して半導体装置を上方から見た平面図である。
【図３】本発明の一実施形態による半導体装置が描かれる封止体の底面を示す斜視図である。
【図４Ａ】本発明の一実施形態による半導体装置の製造プロセスにおいて素子を上方から見た平面図である。
【図４Ｂ】本発明の一実施形態による半導体装置の製造プロセスにおいて素子を上方から見た平面図である。
【図４Ｃ】本発明の一実施形態による半導体装置の製造プロセスにおいて素子を上方から見た平面図である。
【図４Ｄ】本発明の一実施形態による半導体装置の製造プロセスにおいて素子を上方から見た平面図である。
【図４Ｅ】本発明の一実施形態による半導体装置の製造プロセスにおいて素子を上方から見た平面図である。
【図５】本発明の一実施形態による半導体装置の製造プロセスにおいて用いる複数のチップ搭載体の支持部を上方から見た平面図である。
【図６】本発明の一実施形態による半導体装置の製造プロセスにおいてモールド封止の前に設置した第１チップおよび第２チップの支持部を上方から見た平面図である。
【図７】本発明の一実施形態による半導体装置の製造プロセスにおいてモールド封止のときの素子を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、添付された図面を参照して、本発明の実施形態について説明する。しかしながら、図面においては、本発明の基本構成や実施方法を示す概略図であり、本発明に係る要素と構成だけを示し、実際に実施する部材の個数、外形、寸法を一定の比率で記載するものではなく、説明の便宜及び明確性のために簡略または誇張されている。一方、実際に使われる個数、外形、寸法は様々な設計に応じ、部材の配置はより複雑になる可能性がある。
【００１６】
（一実施形態）
本発明の一実施形態による小基板を有する多チップメモリの実装構造を有する半導体装置について、例を挙げて図１〜３を参照しながら説明する。半導体装置１００は、中空エリア１１１を有するチップ搭載体１１０、基板１２０、第１チップ１３０、少なくとも１つの第２チップ１４０および封止体１５０を含む。
【００１７】
チップ搭載体１１０は、基板１２０と第２チップ１４０との搭載として用いられる。チップ搭載体１１０は、電気伝達機能が無いダミー基板であってもよい。チップ搭載体１１０は、従来のリードフレームの金属、あるいは、絶縁材質を用いてもよいが、従来のリードフレームのリード構造がなくてもよい。また、チップ搭載体１１０の周辺では複数の支持バー１１２と接続し、支持バー１１２群は、封止体１５０の側辺へ延びる。本実施形態において、支持バー１１２群は、封止体１５０の非差し側へ延びる。
図５に示すよう、実装過程において、支持バー１１２群を介して多数のチップ搭載体１１０を１つの台枠２１０に直列連結して大量生産と一回モールド封止ができるキャリアを形成させる。なお、支持バー１１２群は、封止体１５０の側辺に露出する複数の絶縁切断面１１３を有することが好ましい。これにより、従来のメモリ実装構造において封止体側辺の金属切断面に露出するリードフレーム／基板金属層によって引き起こされる静電放電（ＥＳＤ）問題が解決できる。
絶縁切断面１１３を形成するため、チップ搭載体１１０および支持バー１１２群は、１つの高分子絶縁体支持部に構成することができ、材質としてＢＴ、ＦＲ−４、ＦＲ−５などの樹脂を採用することにより優れた放熱性、絶縁性と抗静電性を有する。製造として、一般の基板核心層を利用して支持フレームを切削する従来の基板配線層は不要である。
変形例において、チップ搭載体１１０および支持バー１１２群は、１つのリードフレーム基底支持部に構成してもよく、導電性があって、つまり、封止体１５０の側辺に露出する支持バー１１２群の切断面が導電性を有し、さらに切断箇所に位置する支持バー１１２群の幅が縮小することを利用して切断面面積を減少し、あるいは、切断面に絶縁材料を形成してもよい。
【００１８】
基板１２０は、上表面１２１および下表面１２２を有し、チップ搭載体１１０の下方に貼り付けられる。エポキシ（ｅｐｏｘｙ）、あるいは、ダイアタッチペースト（ｄｉｅ ａｔｔａｃｈｅｄ ｐａｓｔｅ）などの高分子重合樹脂材を用いて基板１２０の上表面１２１の周辺をチップ搭載体１１０の底部に貼り付けさせる。基板１２０の上表面１２１は、中空エリア１１１に露出する。基板１２０の下表面１２２には、複数の接触パッド１２３が設置される。接触パッド１２３群は、半導体装置１００の外接用端子として用いられる。
接触パッド１２３群は、表面は金メッキであってもよく、製品の異なる類別によってそれぞれ適当な形状を有し、例えば、細長い指状の「ゴールドフィンガー」がある。基板１２０の主体は、ガラスファイバー樹脂で形成することができ、さらに上下表面導通の配線構造を有し、例えば、ＢＴ、ＦＲ−４プリント回路基板、あるいは、セラミック回路基板が、第１チップ１３０、第２チップ１４０を接触パッド１２３群に電気接続することに用いられる。ここで、基板１２０の外形を、封止体１５０の外形よりも小さくすることにより、実装コストが低減でき、かつ、基板１２０側辺の露出も防止できる。
ここで、「外形」とは、上から下へ、あるいは、下から上へ見る輪郭であり、例えば、基板１２０の上表面１２１の周辺図形と封止体１５０の頂面の周辺図形と比較し、あるいは、基板１２０の下表面１２２の周辺図形と封止体１５０の底面の周辺図形と比較することである。本実施形態において、基板１２０の外形は、封止体１５０の外形の２分の１よりも小さくなってもよい。換言すれば、基板１２０の下表面１２２面積は、封止体１５０の底面面積の２分の１よりも大きくならないことである。
【００１９】
第１チップ１３０は、基板１２０の上に設置されて中空エリア１１１の内に位置する。第１チップ１３０の設置方法は、フリップチップ接合、あるいは、一般のダイアタッチ結合を採用することができる。本実施形態において、複数のボンディングワイヤ１７０を介して第１チップ１３０と基板１２０とを電気的に接続し、さらに接触パッド１２３群に電気的に接続される。本実施形態では、半導体装置１００は、さらに複数の受動素子１８０を含む。受動素子１８０群は、例えば、インダクタ、コンデンサなどであり、基板１２０の上表面１２１に設置されて中空エリア１１１の内に位置する。また、第１チップ１３０がコントローラチップであってもよい。
【００２０】
第２チップ１４０は、ダイアタッチ材１４２を介してチップ搭載体１１０の上に設置される。実装過程において、適当寸法に切り取られた基板１２０をチップ搭載体１１０の上に貼り付け、そして、第１チップ１３０および第２チップ１４０を配置する。チップの配置順序と数量は限られることがない。第２チップ１４０の設置は、中空エリア１１１を被覆しなくてもよい。第１チップ１３０および第２チップ１４０を配置した後、第１チップ１３０および第２チップ１４０は、ワイヤボンディング方式で基板１２０に電気接続される。第２チップ１４０は、単一や複数の積層形態にすることができる。本実施形態では、第２チップ１４０は、メモリチップであり、例えば、ＮＡＮＤフラッシュチップである。
本実施形態において、半導体装置１００は、さらに複数のボンディングワイヤ１６０を含み、ボンディングワイヤ１６０群を介して第２チップ１４０のボンディングパッド１４１を基板１２０の上表面１２１に電気的に接続させる。これにより、チップ搭載体１１０および接続用支持部にとって電気伝達機能を有するリードが不要である。また、他の実施形態において、チップ搭載体１１０は、第２チップ１４０の下方に照準する開口１１４を有する。開口１１４は、第２チップ１４０が封止体１５０に被覆される効果と第２チップ１４０の放熱性を増加すること、かつ第２チップ１４０を貼り付けるダイアタッチ材１４２の溢れ収容区として利用され、それにより、硬化後のダイアタッチ材１４２の厚さを減少させる。
【００２１】
封止体１５０は、チップ搭載体１１０、基板１２０の上表面１２１、第１チップ１３０および第２チップ１４０を密封して基板１２０の下表面１２２を露出する。封止体１５０は、モールド化合物であり、熱硬化性エポキシ系樹脂、無機充填材、顔料などを含む。本実施例の封止体１５０は、メモリカードの外形を有し、図２および図３に示すように、マイクロＳＤカード（ｍｉｃｒｏ ＳＤ ｃａｒｄ）の外形である。変形例では封止体１５０の外形は、ｍｉｎｉ ＳＤ、あるいは、ｅＭＭＣ（登録商標）などの半導体メモリ製品の外形であってもよい。接触パッド１２３群は、封止体１５０の底面に露出して封止体１５０の差し側１５１に近く向いている。封止体１５０の差し側１５１以外の側辺は、全て非差し側である。チップ搭載体１１０の中空エリア１１１には、ギャップ１１１Ａがあれば好ましい。ギャップ１１１Ａは、封止体１５０の差し側１５１に向く場合、第１チップ１３０は差し側１５１に接近することができ、接触パッド１２３群との距離を短縮して封止体１５０の内部空間をより多く提供し、第２チップ１４０の収容用になる。
【００２２】
よって、基板１２０の下表面１２２と封止体１５０の底面とは共平面であり、かつ基板１２０の側辺も封止体１５０に被覆される。基板１２０は、封止体１５０に露出される側辺（差し側と非差し側を含む）の露出側面が無く、優れる抗湿性と基板剥離改善効果が得られる。従って、本実施形態の半導体装置１００により、基板コストが低減できる。また、従来の基板側辺が露出されることによる剥離問題が改善できる。
【００２３】
図４Ａ〜図４Ｅを参照して、本実施形態では、さらに半導体装置１００の製造方法を開示する。
先ず、図４Ａに示すよう、チップ搭載体１１０およびチップ搭載体１１０に接続する支持バー１１２群を提供する。チップ搭載体１１０は、中空エリア１１１を有する。他の実施形態では、さらに開口１１４を有する。図５を参照して、支持バー１１２群は、隣接するチップ搭載体１１０と台枠２１０とを接続して板状支持部中に構成されている。
【００２４】
次に、図４Ｂに示すように、基板１２０の配置ステップを行う。基板１２０をチップ搭載体１１０の下方に貼り付ける。基板１２０は、接触パッド１２３を有する。受動素子１８０は、基板１２０に予め設置されている。基板１２０の上表面１２１は、チップ搭載体１１０の中空エリア１１１に露出する。
【００２５】
次に、図４Ｃに示すように、チップの配置ステップを行う。第１チップ１３０は、基板１２０の上表面１２１に設置されて中空エリア１１１の内に位置する。さらに第２チップ１４０をチップ搭載体１１０の上に設置して、第２チップ１４０は中空エリア１１１を被覆せず開口１１４の上に照準する。
【００２６】
次に、図４Ｄに示すよう、チップの電気接続ステップを行う。第２チップ１４０と基板１２０とを、また、第１チップ１３０と基板１２０とを、ワイヤボンディング方式でそれぞれ電気接続するボンディングワイヤ１６０を形成する。
次に、図４Ｅに示すよう、モールド封止ステップを行う。封止体１５０を形成して第１チップ１３０と、第２チップ１４０と、基板１２０の側辺とを密封するが、基板１２０の下表面１２２および接触パッド１２３群を被覆しない。
【００２７】
図６および図７に示すよう、モールド封止ステップの事前作業において、上型金型２２０と下型金型２３０とで板状支持部を挟持して押圧する。上型金型２２０と下型金型２３０とのキャビティの内は、第１チップ１３０と、第２チップ１４０と、基板１２０とを許容して封止体１５０の形成に利用される。なお、チップ搭載体１１０と接続する部分の支持バー１１２群の上に固定バー２２１を加圧して接着することができれば好ましい。固定バー２２１は、単一分離されるときのダイシングライン上に位置する。これにより、モールド封止過程において、基板１２０の下表面１２２は下型金型２３０と緊密に貼り合って、モールド樹脂を注入するときに下表面１２２に溢れる現象が防止される。また、モールド流れの衝撃によって支持バー１１２群が揺れ動くことを減少することで、接触パッド１２３群の汚染が生じなくなる。固定バー２２１は、上型金型２２０の連結部分として一体に設け、あるいは、別体の入れ子部材を設置することができる。
【００２８】
最後に、単一分離ステップおよび成形研磨ステップを行って、図１、図２および図３に示すような半導体装置１００を製作する。これにより、バリアが無く平らな表面を形成することができる。また、コストを低減することができる。なお、単一分離過程において、絶縁切断面１１３は同時に形成されている。
【００２９】
以上、本発明をその好適な実施例に基づいて説明したが、本発明の技術的範囲は特許請求の範囲の記載に基づいて特定される。特許請求の範囲の記載に基づいて、本発明の趣旨を逸脱しないどんな変更や修正も本発明の技術的範囲に属する。
【符号の説明】
【００３０】
１００・・・（小基板を有する多チップメモリの実装構造を有する）半導体装置
１１０・・・チップ搭載体
１１１・・・中空エリア
１１１Ａ・・ギャップ
１１２・・・支持バー
１１３・・・絶縁切断面
１１４・・・開口
１２０・・・基板
１２１・・・上表面
１２２・・・下表面
１２３・・・接触パッド
１３０・・・第１チップ
１４０・・・第２チップ
１４１・・・ボンディングパッド
１４２・・・ダイアタッチ材
１５０・・・封止体
１５１・・・差し側
１６０・・・ボンディングワイヤ
１７０・・・ボンディングワイヤ
１８０・・・受動素子
２１０・・・台枠
２２０・・・上型金型
２２１・・・固定バー
２３０・・・下型金型
【特許請求の範囲】
【請求項１】
小基板を有する多チップメモリの実装構造を有する半導体装置であって、
中空エリアを有するチップ搭載体と、
前記チップ搭載体の下方に貼り付けられ、かつ前記中空エリアに露出する上表面および複数の接触パッドが設置される下表面を有する基板と、
前記基板の上に設置され、前記中空エリアに位置する第１チップと、
前記チップ搭載体の上に設置される少なくとも１つの第２チップと、
前記チップ搭載体、前記基板の上表面、前記第１チップおよび前記第２チップを密封し、かつ前記基板の前記下表面を露出させる封止体と、
を備え、
前記基板の外形は、前記封止体の外形よりも小さく、前記チップ搭載体の周辺では複数の支持バーと接続し、
前記複数の支持バーは、前記封止体の側辺へ延びることを特徴とする半導体装置。
【請求項２】
前記複数の支持バーは、前記封止体の側辺に露出する複数の絶縁切断面を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チップ搭載体は、電気伝達機能が無いダミー基板であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記チップ搭載体および前記複数の支持バーは、１つの高分子絶縁体支持部に形成されることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記チップ搭載体および前記複数の支持バーは、１つのリードフレーム基底支持部に形成されることを特徴とする請求項１記載の半導体装置。
【請求項６】
さらに複数のボンディングワイヤを備え、
前記第２チップは、前記複数のボンディングワイヤにより前記基板の前記上表面に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記封止体の外形は、マイクロＳＤカードであることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記基板の外形は、前記封止体の外形の２分の１よりも小さいことを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記中空エリアは、前記封止体の１つの差し側に向くギャップを有することを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第２チップの設置は、前記中空エリアを露出させることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記チップ搭載体は、前記第２チップの下方に照準する開口を有することを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第１チップは、コントローラチップであって、
前記第２チップは、メモリチップであることを特徴とする請求項１記載の半導体装置。
【請求項１３】
さらに複数の受動素子を備え、
前記複数の受動素子は、前記基板の前記上表面に設置されて前記中空エリアの内に位置することを特徴とする請求項１２記載の半導体装置。
【請求項１】
小基板を有する多チップメモリの実装構造を有する半導体装置であって、
中空エリアを有するチップ搭載体と、
前記チップ搭載体の下方に貼り付けられ、かつ前記中空エリアに露出する上表面および複数の接触パッドが設置される下表面を有する基板と、
前記基板の上に設置され、前記中空エリアに位置する第１チップと、
前記チップ搭載体の上に設置される少なくとも１つの第２チップと、
前記チップ搭載体、前記基板の上表面、前記第１チップおよび前記第２チップを密封し、かつ前記基板の前記下表面を露出させる封止体と、
を備え、
前記基板の外形は、前記封止体の外形よりも小さく、前記チップ搭載体の周辺では複数の支持バーと接続し、
前記複数の支持バーは、前記封止体の側辺へ延びることを特徴とする半導体装置。
【請求項２】
前記複数の支持バーは、前記封止体の側辺に露出する複数の絶縁切断面を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記チップ搭載体は、電気伝達機能が無いダミー基板であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記チップ搭載体および前記複数の支持バーは、１つの高分子絶縁体支持部に形成されることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記チップ搭載体および前記複数の支持バーは、１つのリードフレーム基底支持部に形成されることを特徴とする請求項１記載の半導体装置。
【請求項６】
さらに複数のボンディングワイヤを備え、
前記第２チップは、前記複数のボンディングワイヤにより前記基板の前記上表面に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記封止体の外形は、マイクロＳＤカードであることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記基板の外形は、前記封止体の外形の２分の１よりも小さいことを特徴とする請求項１〜７のいずれかに記載の半導体装置。
【請求項９】
前記中空エリアは、前記封止体の１つの差し側に向くギャップを有することを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第２チップの設置は、前記中空エリアを露出させることを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記チップ搭載体は、前記第２チップの下方に照準する開口を有することを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記第１チップは、コントローラチップであって、
前記第２チップは、メモリチップであることを特徴とする請求項１記載の半導体装置。
【請求項１３】
さらに複数の受動素子を備え、
前記複数の受動素子は、前記基板の前記上表面に設置されて前記中空エリアの内に位置することを特徴とする請求項１２記載の半導体装置。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図４Ｄ】
【図４Ｅ】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−６２４７０（Ｐ２０１３−６２４７０Ａ）
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願番号】特願２０１１−２０１６２１（Ｐ２０１１−２０１６２１）
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（５０６２９２１６９）力成科技股▲分▼有限公司 (36)
【公開日】平成２５年４月４日（２０１３．４．４）
【国際特許分類】
【出願日】平成２３年９月１５日（２０１１．９．１５）
【出願人】（５０６２９２１６９）力成科技股▲分▼有限公司 (36)
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