半導体試験装置
【課題】不必要なセットエッジやリセットエッジの出力を抑制することにより、タイミン
グジェネレータ部におけるタイミング制約を緩和する。
【解決手段】第１の不要エッジ判別回路３０は、第１のフォーマッタ１０から入力される
第１の波形信号のラストステート情報と、第２のフォーマッタ５０から入力されるフォー
マット情報およびデータ情報とに基づいて、隣接する第２のフォーマッタ５０から第２の
波形信号の第１エッジの出力を許可するか否かを判別する。第１の不要エッジ判別回路３
０は、判別結果に基づくイネーブル信号Ｓe1を生成して第２のフォーマッタ５０に入力す
る。第２のフォーマッタ５０は、入力されるイネーブル信号Ｓe1と出力予定の第２の波形
信号との論理積をとり、この結果に応じて第２の波形信号の第１エッジの出力制御を行う
。イネーブル信号Ｓe1が「off」の場合には第２の波形信号の第１エッジを出力しない制
御を行う。
グジェネレータ部におけるタイミング制約を緩和する。
【解決手段】第１の不要エッジ判別回路３０は、第１のフォーマッタ１０から入力される
第１の波形信号のラストステート情報と、第２のフォーマッタ５０から入力されるフォー
マット情報およびデータ情報とに基づいて、隣接する第２のフォーマッタ５０から第２の
波形信号の第１エッジの出力を許可するか否かを判別する。第１の不要エッジ判別回路３
０は、判別結果に基づくイネーブル信号Ｓe1を生成して第２のフォーマッタ５０に入力す
る。第２のフォーマッタ５０は、入力されるイネーブル信号Ｓe1と出力予定の第２の波形
信号との論理積をとり、この結果に応じて第２の波形信号の第１エッジの出力制御を行う
。イネーブル信号Ｓe1が「off」の場合には第２の波形信号の第１エッジを出力しない制
御を行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験対象の合否判定を行う半導体試験装置に関する。詳しくは、隣接ピン
のフォーマッタの波形信号のラストステート情報から、自ピンのフォーマッタから出力さ
れる波形信号の第１エッジの出力を許可するか否かを示すイネーブル信号を生成し、この
イネーブル信号に基づいて自ピンのフォーマッタから出力する波形信号の第１エッジの出
力制御を行うものである。
【背景技術】
【０００２】
従来から、被試験対象（以下ＤＵＴ：Device Under Test）に試験パターンを出力し、
この試験パターンに応じてＤＵＴから出力される応答信号と予め設定されている期待値パ
ターンとを比較することにより、ＤＵＴの合否の判定を行うＬＳＩテスタ等の半導体試験
装置が広く利用されている。
【０００３】
半導体試験装置は、フォーマットデコーダとフリップフロップ回路等を有するタイミン
グジェネレータ部を備えている。フォーマットデコーダには、パターンメモリやパターン
ジェネレータ等から、出力する波形のパターン情報および出力波形のタイミング情報が入
力される。フォーマットデコーダは、これらの情報から波形情報を生成してフリップフロ
ップ回路に出力する。フリップフロップ回路は、フォーマットデコーダからの波形情報に
基づく出力波形をＤＵＴに出力する。これにより、ＤＵＴから出力波形に応じた応答信号
が得られ、この応答信号に基づいてＤＵＴの合否判定が行われる。
【０００４】
また、上述した半導体試験装置においては、よりタイミング精度の向上を図ることを目
的として、ドライバからＤＵＴまでの電気長を考慮し、エッジを発生するタイミング発生
部およびタイミングを調整するタイミング校正部を備えたものが提案されている（特許文
献１参照）。
【０００５】
さらには、上述した半導体試験装置により得られる出力波形よりも出力周期を短くした
り、より複雑な波形を出力したい場合することを可能とした半導体試験装置が開発されて
いる。この種の半導体試験装置は、一般にピンマルチ方式と呼ばれている。ピンマルチ方
式の実現方法は様々であるが、理論的に簡単な方法としては、従来の出力バッファに加え
て、論理和や排他的論理和の素子を設けることで実現することが可能となる。
【０００６】
図６はピンマルチ方式の半導体試験装置２００の構成の一例を示しており、図７はこの
半導体試験装置２００の動作のタイミングチャートを示している。奇数ピンの第１のフォ
ーマッタ２１０からは、セット用エッジＳs1およびリセット用エッジＳr1が遅延素子２１
４，２１６のそれぞれに出力される。遅延素子２１４，２１６では、第１のタイミングメ
モリ２１２から供給されるタイミング情報Ｔs1，Ｔr1に基づいてセット用エッジＳs1およ
びリセット用エッジＳr2が遅延され、これらのタイミング制御されたエッジＳs1，Ｓr1が
論理和回路２１８，２２０のそれぞれに出力される。
【０００７】
偶数ピンの第２のフォーマッタ２５０からは、セット用エッジＳs2およびリセット用エ
ッジＳr2が遅延素子２５４，２５６のそれぞれに出力される。遅延素子２５４，２５６で
は、第２のタイミングメモリ２５２から供給されるタイミング情報Ｔs2，Ｔr2に基づいて
セット用エッジＳs2およびリセット用エッジＳr2が遅延され、これらのタイミング制御さ
れたエッジＳs2，Ｓr2が論理積回路２２４，２２６のそれぞれに出力される。論理積回路
２２４，２２６では、イネーブル信号との論理積がとられ、この結果が論理和回路２１８
，２２０のそれぞれに出力される。
【０００８】
論理和回路２１８，２２０では、奇数ピンのセット用エッジＳs1およびリセット用エッ
ジＳr1と偶数ピンのセット用エッジＳs2およびリセット用エッジＳr2との論理和がとられ
、この結果がフリップフロップ回路２２６に入力される。フリップフロップ回路２２６か
らは、図７（Ｂ）および図７（Ｃ）に示すように、奇数ピンの第１の波形信号Ｓ１および
偶数ピンの第２の波形信号Ｓ２のそれぞれが出力される。これにより、奇数ピン側の出力
バッファ２２８からは、図７（Ｄ）に示すように、第１の波形信号Ｓ１と第２の波形信号
Ｓ２とのそれぞれが順次ＤＵＴに出力されることになり、より複雑かつ高速な波形信号を
ＤＵＴに出力することが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１９７０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述したピンマルチ方式の半導体試験装置２００では以下のような問題
がある。すなわち、第１および第２のフォーマッタ２１０，２５０のそれぞれは、隣接す
るフォーマッタの出力波形の情報を全く知らずに、自ピンの出力を後段に伝えている。そ
のため、隣接ピンの挙動によって自ピンが不必要なセット用エッジやリセット用エッジを
出力してしまうという問題がある。
【００１１】
例えば、図７に示すように、第１のフォーマッタ２１０の第１の波形信号の第１エッジ
（一点鎖線部Ｅ）は、フリップフロップ回路２２６から出力される出力波形に全く関与し
ないエッジであることが分かる。したがって、この第１エッジは不必要なセット用エッジ
であるが、従来の半導体試験装置２００の構成では隣接ピンの出力波形の情報については
何ら関与しないので波形信号をそのまま出力せざるを得ないという問題がある。
【００１２】
また、一般的にタイミングジェネレータ部を構成する遅延素子やフリップフロップ回路
には、通常最小エッジ間隔という制約がある。言い換えれば、セットエッジやリセットエ
ッジを打つ時間間隔には必ず限界がある。そのため、不必要なセット用エッジ等を打たな
いということは、制約に干渉する可能性が減る、つまりタイミング制約を緩和することが
できることを意味している。
【００１３】
そこで、本発明は、上記課題に鑑みてなされたものであり、不必要なセットエッジやリ
セットエッジの出力を抑制することにより、タイミングジェネレータ部におけるタイミン
グ制約を緩和することを可能とした半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明に係る半導体試験装置は、第１の信号生成情報を入
力して第１の波形信号を生成する第１の信号生成部と、第２の信号生成情報を入力して第
２の波形信号を生成する第２の信号生成部と、第１の信号生成部により生成された第１の
波形信号のエッジの状態情報および第２の信号生成情報に基づいて、第２の信号生成部か
ら出力される第２の波形信号の第１エッジの出力を許可するか否かを判別して第１の出力
許可信号を生成する第１の判別部と、第２の信号生成部により生成された第２の波形信号
のエッジの状態情報および第１の信号生成情報に基づいて、第１の信号生成部から出力さ
れる第１の波形信号の第１エッジの出力を許可するか否かを判別して第２の出力許可信号
を生成する第２の判別部と、第２の出力許可信号に基づいて第１の信号生成部から出力さ
れる第１の波形信号と、第１の出力許可信号に基づいて第２の信号生成部から出力される
第２の波形信号の入力に応じて被試験対象に試験パターンを出力するフリップフロップ回
路とを備えるものである。
【００１５】
本発明において第１の判別部には、第１の信号生成部から第１の波形信号のエッジの状
態情報および第２の信号生成情報が入力される。エッジの状態情報とは、例えば、ＮＲＺ
、ＲＺ、Ｒ１等の符合化方式において、波形信号の第２エッジの状態がハイレベルである
かまたはロウレベルであるかを示す情報である。第１の判別部では、第１の波形信号のエ
ッジの状態情報に基づいて、隣接ピンから第２の波形信号の第１エッジの出力を許可する
か否かが判別され、判別結果に応じた第１の出力許可信号が生成されて第２の信号生成部
に供給される。
【００１６】
第２の信号生成部は、第１の判別部から供給された第１の出力許可信号に基づいて第２
の波形信号の第１エッジの出力制御を行い、第１の出力許可信号をフリップフロップ回路
に出力する。第２の判別部についても、上述した第１の判別部と同様の処理が行われる。
フリップフロップ回路からは、第１および第２の信号生成部から出力される第１および第
２の波形信号のそれぞれが被試験対象に出力される。
【発明の効果】
【００１７】
本発明によれば、自ピン側の信号生成部は、隣接ピン側の信号生成部から出力される波
形信号のエッジの状態情報に基づいて、波形信号の第１エッジを出力するか否かの出力制
御を行うので、無駄なエッジの出力を抑制することができる。その結果、よりタイミング
制約に対して有利な半導体試験装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る半導体試験装置の構成例を示す図である。
【図２】第１および第２の不要エッジ判別回路のブロック構成例を示す図である。
【図３】フォーマット情報およびデータ情報とラストステート情報との関係例を示す図である。
【図４】ラストステート情報とイネーブル信号との関係例を示す図である。
【図５】半導体試験装置の動作のタイミングチャート例を示す図である。
【図６】従来の半導体試験装置の構成例を示す図である。
【図７】従来の半導体試験装置の動作例を示すタイミングチャートを示す図である。
【発明を実施するための形態】
【００１９】
以下、発明を実施するための最良の形態について説明する。
［半導体試験装置の構成例］
半導体試験装置１００は、例えばＬＳＩテスタであり、ＤＵＴのピン数に応じた複数の
タイミングジェネレータ部を備えている。本例では便宜上、第１のタイミングジェネレー
タ部１００Ａおよび第２のタイミングジェネレータ部１００Ｂを用いて説明する。このと
き、第１のタイミングジェネレータ部１００Ａを奇数ピンとし，第２のタイミングジェネ
レータ部１００Ｂを偶数ピンとする。
【００２０】
第１のタイミングジェネレータ部１００Ａは、第１のフォーマッタ１０と第１のタイミ
ングメモリ１２と第１の不要エッジ判別回路３０と遅延素子１４，１６と論理和回路１８
，２０と論理積回路２２，２４とフリップフロップ回路２６と出力バッファ２８とを備え
ている。なお、第１のフォーマッタ１０は第１の信号生成部の一例を構成し、第１の不要
エッジ判別回路３０は第１の判別部の一例を構成している。
【００２１】
第１のフォーマッタ１０は、図示しないパターンジェネレータ等から供給される出力パ
ターンＤp1と後述する第２の不要エッジ判別回路７０から入力されるイネーブル信号Ｓe2
とに基づいて、セット用エッジＳs1を生成して遅延素子１４に出力する。このとき、後述
するように、入力されるイネーブル信号Ｓe2に応じてセット用エッジＳs1の出力制御を行
う。出力パターンＤp1は、第１の信号生成情報の一例であり、この出力パターンＤp1には
期待値パターン、フォーマッタ情報およびデータ情報等が含まれている。また、第１のフ
ォーマッタ１０は、パターンジェネレータからの出力パターンＤp1と後述する第２の不要
エッジ判別回路７０から入力されるイネーブル信号Ｓe2とに基づいて、リセット用エッジ
Ｓr1を生成して遅延素子１６に出力する。このとき、第１のフォーマッタ１０は、入力さ
れるイネーブル信号Ｓe2に応じてリセット用エッジＳr1の出力制御を行う。
【００２２】
第１のタイミングメモリ１２は、ＲＴＴＣ（リアルタイム・タイミング・コントロール
）メモリ等から入力されるアドレス情報に基づいてセット用エッジＳs1およびリセット用
エッジＳr1のタイミング情報Ｔs1，Ｔr1を取得して記憶する。そして、セット用のタイミ
ング情報Ｔs1を遅延素子１４に出力すると共にリセット用のタイミング情報Ｔr1を遅延素
子１６に出力する。
【００２３】
第１の不要エッジ判別回路３０は、偶数ピンの第２のフォーマッタ５０から入力される
第２の波形信号Ｓ２のラストステート情報ＤL2と第１のフォーマッタ１０から供給される
出力パターンＤp1とに基づいて、偶数ピンの第２の波形信号Ｓ２を構成する第１エッジの
出力を許可するか否かを判別し、その判別結果に応じたイネーブル信号Ｓe1を生成する。
そして、生成したイネーブル信号Ｓe1を第２のフォーマッタ５０に出力（フィードバック
）する。第１の不要エッジ判別回路３０の詳細については後述する。
【００２４】
遅延素子１４は、第１のフォーマッタ１０から供給されるセット用エッジＳs1をタイミ
ング情報Ｔs1に基づいてタイミング制御して論理和回路１８に出力する。遅延素子１６は
、第１のフォーマッタ１０から供給されるリセット用エッジＳr1を第１のタイミングメモ
リ１２からのタイミング情報Ｔr1に基づいてタイミング制御して論理和回路２０に出力す
る。
【００２５】
第２のタイミングジェネレータ部１００Ｂは、第２のフォーマッタ５０と第２のタイミ
ングメモリ５２と第２の不要エッジ判別回路７０と遅延素子５４，５６とフリップフロッ
プ回路６６と出力バッファ６８とを備えている。なお、第２のフォーマッタ５０は第２の
信号生成部の一例を構成し、第２の不要エッジ判別回路７０は第２の判別部の一例を構成
している。
【００２６】
第２のフォーマッタ５０は、出力パターンＤp2と後述する第１の不要エッジ判別回路３
０から入力されるイネーブル信号Ｓe1とに基づいて、セット用エッジＳs2を生成して遅延
素子５４に出力する。このとき、後述するように、入力されるイネーブル信号Ｓe1に応じ
てセット用エッジＳs2の出力制御を行う。また、第２のフォーマッタ５０は、パターンジ
ェネレータからの出力パターンＤp2と第１の不要エッジ判別回路３０から入力されるイネ
ーブル信号Ｓe1とに基づいて、リセット用エッジＳr2を生成して遅延素子５６に出力する
。このとき、第２のフォーマッタ５０は、入力されるイネーブル信号Ｓe1に応じてリセッ
ト用エッジＳr2の出力制御を行う。
【００２７】
第２のタイミングメモリ５２は、ＲＴＴＣメモリ等から入力されるアドレス情報に基づ
いてセット用エッジＳs2およびリセット用エッジＳr2のタイミング情報Ｔs2，Ｔr2を取得
して記憶する。そして、セット用のタイミング情報Ｔs2を遅延素子５４に出力すると共に
リセット用のタイミング情報Ｔr2を遅延素子５６に出力する。
【００２８】
第２の不要エッジ判別回路７０は、奇数ピンの第１のフォーマッタ１０から入力される
第１の波形信号Ｓ１のラストステート情報ＤL1と第２のフォーマッタ５０から供給される
出力パターンＤp2とに基づいて、奇数ピンの第１の波形信号Ｓ１を構成する第１エッジの
出力を許可するか否かを判別し、その判別結果に基づくイネーブル信号Ｓe2を生成する。
そして、生成したイネーブル信号Ｓe2を第１のフォーマッタ１０に出力（フィードバック
）する。第２の不要エッジ判別回路７０の詳細については後述する。
【００２９】
遅延素子５４は、第２のフォーマッタ５０から供給されるセット用エッジＳs2をタイミ
ング情報Ｔs2に基づいてタイミング制御して論理積回路２２に出力する。論理積回路２２
は、遅延素子５４から出力されるセット用エッジＳs2とイネーブル信号との論理積演算を
行い、この演算結果を論理和回路１８に出力する。
【００３０】
遅延素子５６は、第２のフォーマッタ５０から供給されるリセット用エッジＳr2をタイ
ミング情報Ｔr2に基づいてタイミング制御して論理積回路２４に出力する。論理積回路２
４は、遅延素子５６から出力されるリセット用エッジＳr2とイネーブル信号との論理積演
算を行い、この演算結果を論理和回路２０に出力する。
【００３１】
論理和回路１８は、遅延素子１４から出力される奇数ピン側のセット用エッジＳs1と、
論理積回路２２から出力される偶数ピン側のセット用エッジＳs2との論理和演算を行い、
この演算結果をフリップフロップ回路２６のセット端子Ｓに出力する。論理和回路２０は
、遅延素子１６から出力された奇数ピン側のリセット用エッジＳr1と、論理積回路２４か
ら出力される偶数ピン側のリセット用エッジＳr2との論理積演算を行い、この演算結果を
フリップフロップ回路２６のリセット端子Ｒに出力する。
【００３２】
奇数ピン側のフリップフロップ回路２６は、例えばＲＳ型フリップフロップ回路により
構成され、セット端子Ｓには論理和回路１８からのセット用エッジＳsが入力され、リセ
ット端子Ｒには論理和回路２０からのリセット用エッジＳrが入力される。フリップフロ
ップ回路２６は、入力されたセット用エッジＳsおよびリセット用エッジＳrに基づいて被
試験対象に所定の試験パターン（出力波形）を出力する。
【００３３】
［第１の不要エッジ判別回路の構成例］
次に、第１の不要エッジ判別回路３０の構成例について説明する。第１の不要エッジ判
別回路３０は、図１および図２に示すように、遅延素子１４，１６の前段に設けられ、第
１のラストステート情報生成回路３０２と第１のイネーブル信号生成回路３０４とを備え
ている。なお、第１のラストステート情報生成回路３０２は、第１の状態情報生成回路の
一例を構成し、第１のイネーブル信号生成回路３０４は第１の出力許可信号生成回路の一
例を構成している。
【００３４】
第１のラストステート情報生成回路３０２には、第１のフォーマッタ１０から出力パタ
ーンＤp1を構成するフォーマット情報Ｄf1およびデータ情報Ｄd1のそれぞれが入力される
。フォーマット情報Ｄf1およびデータ情報Ｄd1は、第１のフォーマッタ１０を介さずに直
接入力させても良い。ここで、フォーマット情報Ｄf1は、図３に示すように、波形信号の
符号化方式を示すものであり、本例では、ＮＲＺ（Non Return to Zero）符号、ＲＺ（Re
turn to Zero）符号およびＲ１（Return to One）符号が用いられる。データ情報Ｄd1は
、図３に示すように、波形信号のビット情報（「０」，「１」）を示すものである。
【００３５】
第１のラストステート情報生成回路３０２は、第１のフォーマッタ１０から入力された
自ピンの波形生成に用いるフォーマット情報Ｄf1およびデータ情報Ｄd1に基づいて、これ
らの情報に対応した第１の波形信号Ｓ１のラストステート情報ＤL1を生成して第１のイネ
ーブル信号生成回路３０４に出力する。ラストステート情報ＤL1とは、図３に示すように
、フォーマット情報Ｄf1およびデータ情報Ｄd1により生成される波形信号の第２エッジの
状態がロウレベルであるかまたはハイレベルであるかを示す情報である。
【００３６】
具体的には、図３に示すように、フォーマット情報が「ＮＲＺ符号」であってデータ情
報が「０」である場合には、ロウレベル「Low」のラストステート情報ＤL1が生成され、
データ情報が「１」である場合にはハイレベル「High」のラストステート情報ＤL1が生成
される。また、フォーマット情報が「ＲＺ符号」であってデータ情報が「０」である場合
には、ロウレベル「Low」のラストステート情報ＤL1が生成され、データ情報が「１」で
ある場合にはロウレベル「Low」のラストステート情報ＤL1が生成される。また、フォー
マット情報が「Ｒ１符号」であってデータ情報が「０」である場合には、ハイレベル「Hi
gh」のラストステート情報ＤL1が生成され、データ情報が「１」である場合にはハイレベ
ル「High」のラストステート情報ＤL1が生成される。
【００３７】
第１のイネーブル信号生成回路３０４は、図２に示すように、第１のラストステート情
報生成回路３０２から入力されたラストステート情報ＤL1と偶数ピンの第２のフォーマッ
タ５０から入力されたフォーマット情報Ｄf2およびデータ情報Ｄd2とを用いて、第２のフ
ォーマッタ５０から出力される第２の波形信号Ｓ２を構成する第１エッジの出力を許可す
るか否かを判別し、判別結果に基づくイネーブル信号Ｓe1を生成する。そして、生成した
イネーブル信号Ｓe1を偶数ピンの第２のフォーマッタ５０に供給する。
【００３８】
具体的には、図４に示すように、第１のイネーブル信号生成回路３０４にロウレベル「
Low」のラストステート情報ＤL1が供給される場合であって、第２のフォーマッタ５０の
フォーマット情報が「ＮＲＺ符号」、データ情報が「０」であるときには、奇数ピンと偶
数ピンの出力波形の状態がロウレベルで同一となるので、第２の波形信号の第１エッジの
出力を許可しない旨の「off」のイネーブル信号Ｓe1を出力する。また、第２のフォーマ
ッタ５０のフォーマット情報が「ＮＲＺ符号」であってデータ情報が「１」であるときに
は、奇数ピンの状態がロウレベルで偶数ピンの状態がハイレベルとなり出力波形の状態が
それぞれ異なるので、第２の波形信号を構成する第１エッジの出力を許可する旨の「on」
のイネーブル信号Ｓe1を出力する。なお、フォーマット情報が「ＲＺ符号」、「Ｒ１符号
」である場合についても、図４に示すように、上述した「ＮＲＺ符号」の場合と同様の処
理によりイネーブル信号を生成するため、説明を省略する。
【００３９】
次に、第１のイネーブル信号生成回路３０４にハイレベル「High」のラストステート情
報ＤL1が入力される場合であって、第２のフォーマッタ５０のフォーマット情報が「ＮＲ
Ｚ符号」、データ情報が「０」であるときには、第２の波形信号Ｓ２を構成する第１エッ
ジの出力を許可する旨の「on」のイネーブル信号Ｓe1を出力する。また、第２のフォーマ
ッタ５０のフォーマット情報が「ＮＲＺ符号」であってデータ情報が「１」であるときに
は、第２の波形信号Ｓ２を構成する第１エッジの出力を許可しない旨の「off」のイネー
ブル信号Ｓe1を出力する。なお、フォーマット情報が「ＲＺ符号」、「Ｒ１符号」である
場合についても、図４に示すように、上述した「ＮＲＺ符号」の場合と同様の処理により
イネーブル信号を生成するため、説明を省略する。
【００４０】
図２に戻り、偶数ピンの第２のフォーマッタ５０は、奇数ピンの第１のイネーブル信号
生成回路３０４から入力されるイネーブル信号Ｓe1と、第２の波形信号Ｓ２を構成する第
１エッジ（セット用エッジＳs2，リセット用エッジＳr2）との論理積演算を行い、この演
算結果に基づいて第２の波形信号Ｓ２を構成する第１エッジの出力を許可したり、第２の
波形信号Ｓ２の第１エッジの出力を許可しないように出力制御する。
【００４１】
例えば、図４に示すように、第２のフォーマッタ５０に入力されるイネーブル信号Ｓe1
が「off」である場合には、イネーブル信号Ｓe1と第２の波形信号Ｓ２を構成するセット
用エッジＳs2またはリセット用エッジＳr2との論理積は「０」となるので、第２のフォー
マッタ５０は第２の波形信号Ｓ２を構成する第１エッジを出力しないように出力制御（マ
スク）する。
【００４２】
一方、第２のフォーマッタ５０に入力されるイネーブル信号Ｓe1が「on」である場合に
は、イネーブル信号Ｓe1と第２の波形信号Ｓ２を構成するセット用エッジＳs2との論理積
は「１」となるので、第２のフォーマッタ５０は第２の波形信号Ｓ２の第１エッジを出力
するように出力制御する。
【００４３】
［第２の不要エッジ判別回路の構成例］
次に、第２の不要エッジ判別回路７０の構成例について説明する。なお、第２の不要エ
ッジ判別回路７０は、上述した第１の不要エッジ判別回路３０と同様の構成であるため、
共通する部分については説明を省略する。
【００４４】
第２の不要エッジ判別回路７０は、遅延素子５４，５６の前段に設けられ、第２のラス
トステート情報生成回路７０２と第２のイネーブル信号生成回路７０４とを備えている。
なお、第２のラストステート情報生成回路７０２は、第２の状態情報生成回路の一例を構
成し、第２のイネーブル信号生成回路７０４は第２の出力許可信号生成回路の一例を構成
している。
【００４５】
第２のラストステート情報生成回路７０２には、第２のフォーマッタ５０から出力パタ
ーンＤp2を構成するフォーマット情報Ｄf2およびデータ情報Ｄd2のそれぞれが入力される
。フォーマット情報Ｄf2およびデータ情報Ｄd2は、第２のフォーマッタ５０を介さずに直
接入力させても良い。
【００４６】
第２のラストステート情報生成回路７０２は、第２のフォーマッタ５０から入力された
自ピンの波形生成に用いるフォーマット情報Ｄf2およびデータ情報Ｄd2に基づいて、これ
らの情報に対応した第２の波形信号Ｓ２のラストステート情報ＤL2を生成して第２のイネ
ーブル信号生成回路７０４に出力する。本例においてラストステート情報ＤL2とは、図３
に示すように、フォーマット情報Ｄf2およびデータ情報Ｄd2により生成される波形信号の
第２エッジの状態がロウレベルであるかまたはハイレベルであるかを示す情報である。
【００４７】
第２のイネーブル信号生成回路７０４は、図２に示すように、第２のラストステート情
報生成回路７０２から入力されたラストステート情報ＤL2と奇数ピンの第１のフォーマッ
タ１０から入力されたフォーマット情報Ｄf1およびデータ情報Ｄd1とを用いて、第１のフ
ォーマッタ１０から出力される第１の波形信号Ｓ１を構成する第１エッジの出力を許可す
るか否かを判別し、判別結果に基づくイネーブル信号Ｓe2を生成する。そして、生成した
イネーブル信号Ｓe2を奇数ピンの第１のフォーマッタ１０に供給する。
【００４８】
奇数ピンの第１のフォーマッタ１０は、第２のイネーブル信号生成回路７０４から入力
されるイネーブル信号Ｓe2と、第１の波形信号Ｓ１を構成する第１エッジ（セット用エッ
ジＳs1，リセット用エッジＳr1）との論理積演算を行い、この演算結果に基づいて第１の
波形信号Ｓ１を構成する第１エッジの出力を許可したり、第１の波形信号Ｓ１の第１エッ
ジの出力を許可しないように出力制御する。
【００４９】
例えば、図４に示すように、第１のフォーマッタ１０に入力されるイネーブル信号Ｓe2
が「off」である場合には、イネーブル信号Ｓe2と第１の波形信号Ｓ１を構成するセット
用エッジＳs1またはリセット用エッジＳr1との論理積は「０」となるので、第１のフォー
マッタ１０は第１の波形信号Ｓ１を構成する第１エッジを出力しないように出力制御（マ
スク）する。
【００５０】
一方、第１のフォーマッタ１０に入力されるイネーブル信号Ｓe2が「on」である場合に
は、イネーブル信号Ｓe2と第１の波形信号Ｓ１を構成するセット用エッジＳs1との論理積
は「１」となるので、第１のフォーマッタ１０は第１の波形信号Ｓ１の第１エッジを出力
するように出力制御する。
【００５１】
このように本実施の形態では、隣接ピンの波形信号のラストステート情報がロウレベル
（ハイレベル）の場合であって、自ピンで出力する波形信号の第１エッジの状態がロウレ
ベル（ハイレベル）である場合には、自ピン側で出力する波形信号の第１エッジは不必要
となるので、この場合には波形信号の第１エッジを出力しないように制御する。一方、隣
接ピンの波形信号のラストステート情報の状態と、自ピンで出力する波形信号の第１エッ
ジの状態とが異なる場合には、自ピン側で出力する波形信号の第１エッジを出力するよう
に制御する。
【００５２】
［半導体試験装置の動作例］
次に、上述した半導体試験装置１００のタイミングチャートについて説明する。前提と
して、ピンマルチ実施時のマルチするタイミングの役割を隣接ピンとの間で法則を設ける
。つまり、図５に示すように、各テスト周期の中で前半／後半に分けて、前半期間Ａ，Ｃ
に偶数ピンの第２のタイミングジェネレータ部１００Ｂから第２の波形信号を出力し、後
半期間Ｂ，Ｄに奇数ピンの第１のタイミングジェネレータ部１００Ａから第１の波形信号
を出力するものとする。このタイミング制御は、図１に示した第１および第２のタイミン
グメモリ１２，５２の内容に反映されるものであるが、半導体試験装置１００の使用者が
本法則を遵守するという前提で以降の動作を説明する。また、図５では、便宜上前半／後
半の分かれ目をタイミング的に各テスト周期の中心に設定しているが、実際は前後のタイ
ミング情報の逆転が起きなければ、半分である必要はない。
【００５３】
図５に示すように、奇数ピンの第１のフォーマッタ１０には、テスト周期Ｎの前半期間
Ａに出力された偶数ピンの第２の波形信号Ｓ２に基づくイネーブル信号Ｓe2が第２の不要
エッジ判別回路７０から入力される。これにより、第１のフォーマッタ１０は、入力され
たイネーブル信号Ｓe2に基づいて第１の波形信号Ｓ１の第１エッジ（セット用エッジＳs1
）の出力制御を行う。
【００５４】
例えば、第１のフォーマッタ１０は、テスト周期Ｎの前半期間Ａにおいて、図５（Ａ）
の一点鎖線部Ｆに示すように、第１の波形信号Ｓ１を構成する第１エッジを出力したとし
ても図５（Ｃ）に示す出力波形において何ら関与しないような場合には、第１の波形信号
Ｓ１の第１エッジを出力しないように出力制御する。そして、図５（Ａ）に示すように、
テスト周期Ｎの後半期間Ｂにおいて第１の波形信号Ｓ１を構成する第１エッジを出力する
ように出力制御する。
【００５５】
また、偶数ピンの第２のフォーマッタ５０には、図５に示すように、テスト周期（Ｎ＋
１）の後半期間Ｂに出力された奇数ピンの第１の波形信号Ｓ１に基づくイネーブル信号Ｓ
e1が第１の不要エッジ判別回路３０から入力される。これにより、第２のフォーマッタ５
０は、入力されたイネーブル信号Ｓe1に基づいて第２の波形信号Ｓ２の第１エッジ（セッ
ト用エッジＳs2）の出力制御を行う。
【００５６】
例えば、第２のフォーマッタ５０は、テスト周期Ｎの後半期間Ｂにおいて、図５（Ｂ）
の一点鎖線部Ｇに示すように、第２の波形信号Ｓ２を出力したとしても図５（Ｃ）に示す
出力波形において何ら関与しないような場合には、第２の波形信号Ｓ２を構成する第１エ
ッジを出力しないように出力制御する。そして、図５（Ｂ）に示すように、テスト周期（
Ｎ＋１）の前半期間Ｃにおいて第２の波形信号Ｓ２の第１エッジ（セット用エッジＳs2）
を出力するように出力制御する。
【００５７】
以上説明したように、本実施の形態では、自ピンの第１のフォーマッタ１０から第１の
波形信号を出力する場合に、隣接ピンの第２のフォーマッタ５０から出力される第２の波
形信号Ｓ２のラストステート情報ＤL2に基づいて生成されたイネーブル信号Ｓe2を用いて
、第１の波形信号の第１エッジの出力制御を行う。第２のフォーマッタ５０についても同
様に、隣接ピンの第１のフォーマッタ１０の出力を考慮して第１の波形信号の第１エッジ
の出力制御を行う。これにより、第１および第２の波形信号の第１エッジの出力が不必要
である場合には無駄なエッジの出力を抑制することができるので、よりタイミング制約に
対して有利な半導体試験装置１００を提供することができる。
【００５８】
また、本実施の形態によれば、第１および第２の不要エッジ判別回路３０，７０を、遅
延素子１４，１６，５４，５６の前段に設けているので、本来緻密なタイミング精度等を
必要とする遅延素子１４，１６，５４，５６以降に何ら影響を与えずに、無駄なエッジの
出力を抑制することができる。
【００５９】
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣
旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。上述
した実施の形態では、テスト周期における前半／後半の考え方において、偶数ピンを前半
期間として奇数ピンを後半期間とする一律の法則を前提としたが、これに限定されること
はない。例えば、前半／後半の選択をレジスタ設定等にすることで、奇数ピンおよび偶数
ピンを何れの期間にも対応させることができる。これにより、更に柔軟なケースに対応可
能となる。
【符号の説明】
【００６０】
１００・・・半導体試験装置、１００Ａ・・・第１のタイミングジェネレータ部、１００
Ｂ・・・第２のタイミングジェネレータ部、１０・・・第１のフォーマッタ、１２・・・
第１のタイミングメモリ、２６・・・フリップフロップ回路、３０・・・第１の不要エッ
ジ判別回路、３０２・・・第１のラストステート情報生成回路、３０４・・・第１のイネ
ーブル信号生成回路、５０・・・第２のフォーマッタ、５２・・・第２のタイミングメモ
リ、６６・・・フリップフロップ回路、７０・・・第２の不要エッジ判別回路、７０２・
・・第２のラストステート情報生成回路、７０４・・・第２のイネーブル信号生成回路
【技術分野】
【０００１】
本発明は、被試験対象の合否判定を行う半導体試験装置に関する。詳しくは、隣接ピン
のフォーマッタの波形信号のラストステート情報から、自ピンのフォーマッタから出力さ
れる波形信号の第１エッジの出力を許可するか否かを示すイネーブル信号を生成し、この
イネーブル信号に基づいて自ピンのフォーマッタから出力する波形信号の第１エッジの出
力制御を行うものである。
【背景技術】
【０００２】
従来から、被試験対象（以下ＤＵＴ：Device Under Test）に試験パターンを出力し、
この試験パターンに応じてＤＵＴから出力される応答信号と予め設定されている期待値パ
ターンとを比較することにより、ＤＵＴの合否の判定を行うＬＳＩテスタ等の半導体試験
装置が広く利用されている。
【０００３】
半導体試験装置は、フォーマットデコーダとフリップフロップ回路等を有するタイミン
グジェネレータ部を備えている。フォーマットデコーダには、パターンメモリやパターン
ジェネレータ等から、出力する波形のパターン情報および出力波形のタイミング情報が入
力される。フォーマットデコーダは、これらの情報から波形情報を生成してフリップフロ
ップ回路に出力する。フリップフロップ回路は、フォーマットデコーダからの波形情報に
基づく出力波形をＤＵＴに出力する。これにより、ＤＵＴから出力波形に応じた応答信号
が得られ、この応答信号に基づいてＤＵＴの合否判定が行われる。
【０００４】
また、上述した半導体試験装置においては、よりタイミング精度の向上を図ることを目
的として、ドライバからＤＵＴまでの電気長を考慮し、エッジを発生するタイミング発生
部およびタイミングを調整するタイミング校正部を備えたものが提案されている（特許文
献１参照）。
【０００５】
さらには、上述した半導体試験装置により得られる出力波形よりも出力周期を短くした
り、より複雑な波形を出力したい場合することを可能とした半導体試験装置が開発されて
いる。この種の半導体試験装置は、一般にピンマルチ方式と呼ばれている。ピンマルチ方
式の実現方法は様々であるが、理論的に簡単な方法としては、従来の出力バッファに加え
て、論理和や排他的論理和の素子を設けることで実現することが可能となる。
【０００６】
図６はピンマルチ方式の半導体試験装置２００の構成の一例を示しており、図７はこの
半導体試験装置２００の動作のタイミングチャートを示している。奇数ピンの第１のフォ
ーマッタ２１０からは、セット用エッジＳs1およびリセット用エッジＳr1が遅延素子２１
４，２１６のそれぞれに出力される。遅延素子２１４，２１６では、第１のタイミングメ
モリ２１２から供給されるタイミング情報Ｔs1，Ｔr1に基づいてセット用エッジＳs1およ
びリセット用エッジＳr2が遅延され、これらのタイミング制御されたエッジＳs1，Ｓr1が
論理和回路２１８，２２０のそれぞれに出力される。
【０００７】
偶数ピンの第２のフォーマッタ２５０からは、セット用エッジＳs2およびリセット用エ
ッジＳr2が遅延素子２５４，２５６のそれぞれに出力される。遅延素子２５４，２５６で
は、第２のタイミングメモリ２５２から供給されるタイミング情報Ｔs2，Ｔr2に基づいて
セット用エッジＳs2およびリセット用エッジＳr2が遅延され、これらのタイミング制御さ
れたエッジＳs2，Ｓr2が論理積回路２２４，２２６のそれぞれに出力される。論理積回路
２２４，２２６では、イネーブル信号との論理積がとられ、この結果が論理和回路２１８
，２２０のそれぞれに出力される。
【０００８】
論理和回路２１８，２２０では、奇数ピンのセット用エッジＳs1およびリセット用エッ
ジＳr1と偶数ピンのセット用エッジＳs2およびリセット用エッジＳr2との論理和がとられ
、この結果がフリップフロップ回路２２６に入力される。フリップフロップ回路２２６か
らは、図７（Ｂ）および図７（Ｃ）に示すように、奇数ピンの第１の波形信号Ｓ１および
偶数ピンの第２の波形信号Ｓ２のそれぞれが出力される。これにより、奇数ピン側の出力
バッファ２２８からは、図７（Ｄ）に示すように、第１の波形信号Ｓ１と第２の波形信号
Ｓ２とのそれぞれが順次ＤＵＴに出力されることになり、より複雑かつ高速な波形信号を
ＤＵＴに出力することが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−１９７０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述したピンマルチ方式の半導体試験装置２００では以下のような問題
がある。すなわち、第１および第２のフォーマッタ２１０，２５０のそれぞれは、隣接す
るフォーマッタの出力波形の情報を全く知らずに、自ピンの出力を後段に伝えている。そ
のため、隣接ピンの挙動によって自ピンが不必要なセット用エッジやリセット用エッジを
出力してしまうという問題がある。
【００１１】
例えば、図７に示すように、第１のフォーマッタ２１０の第１の波形信号の第１エッジ
（一点鎖線部Ｅ）は、フリップフロップ回路２２６から出力される出力波形に全く関与し
ないエッジであることが分かる。したがって、この第１エッジは不必要なセット用エッジ
であるが、従来の半導体試験装置２００の構成では隣接ピンの出力波形の情報については
何ら関与しないので波形信号をそのまま出力せざるを得ないという問題がある。
【００１２】
また、一般的にタイミングジェネレータ部を構成する遅延素子やフリップフロップ回路
には、通常最小エッジ間隔という制約がある。言い換えれば、セットエッジやリセットエ
ッジを打つ時間間隔には必ず限界がある。そのため、不必要なセット用エッジ等を打たな
いということは、制約に干渉する可能性が減る、つまりタイミング制約を緩和することが
できることを意味している。
【００１３】
そこで、本発明は、上記課題に鑑みてなされたものであり、不必要なセットエッジやリ
セットエッジの出力を抑制することにより、タイミングジェネレータ部におけるタイミン
グ制約を緩和することを可能とした半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明に係る半導体試験装置は、第１の信号生成情報を入
力して第１の波形信号を生成する第１の信号生成部と、第２の信号生成情報を入力して第
２の波形信号を生成する第２の信号生成部と、第１の信号生成部により生成された第１の
波形信号のエッジの状態情報および第２の信号生成情報に基づいて、第２の信号生成部か
ら出力される第２の波形信号の第１エッジの出力を許可するか否かを判別して第１の出力
許可信号を生成する第１の判別部と、第２の信号生成部により生成された第２の波形信号
のエッジの状態情報および第１の信号生成情報に基づいて、第１の信号生成部から出力さ
れる第１の波形信号の第１エッジの出力を許可するか否かを判別して第２の出力許可信号
を生成する第２の判別部と、第２の出力許可信号に基づいて第１の信号生成部から出力さ
れる第１の波形信号と、第１の出力許可信号に基づいて第２の信号生成部から出力される
第２の波形信号の入力に応じて被試験対象に試験パターンを出力するフリップフロップ回
路とを備えるものである。
【００１５】
本発明において第１の判別部には、第１の信号生成部から第１の波形信号のエッジの状
態情報および第２の信号生成情報が入力される。エッジの状態情報とは、例えば、ＮＲＺ
、ＲＺ、Ｒ１等の符合化方式において、波形信号の第２エッジの状態がハイレベルである
かまたはロウレベルであるかを示す情報である。第１の判別部では、第１の波形信号のエ
ッジの状態情報に基づいて、隣接ピンから第２の波形信号の第１エッジの出力を許可する
か否かが判別され、判別結果に応じた第１の出力許可信号が生成されて第２の信号生成部
に供給される。
【００１６】
第２の信号生成部は、第１の判別部から供給された第１の出力許可信号に基づいて第２
の波形信号の第１エッジの出力制御を行い、第１の出力許可信号をフリップフロップ回路
に出力する。第２の判別部についても、上述した第１の判別部と同様の処理が行われる。
フリップフロップ回路からは、第１および第２の信号生成部から出力される第１および第
２の波形信号のそれぞれが被試験対象に出力される。
【発明の効果】
【００１７】
本発明によれば、自ピン側の信号生成部は、隣接ピン側の信号生成部から出力される波
形信号のエッジの状態情報に基づいて、波形信号の第１エッジを出力するか否かの出力制
御を行うので、無駄なエッジの出力を抑制することができる。その結果、よりタイミング
制約に対して有利な半導体試験装置を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る半導体試験装置の構成例を示す図である。
【図２】第１および第２の不要エッジ判別回路のブロック構成例を示す図である。
【図３】フォーマット情報およびデータ情報とラストステート情報との関係例を示す図である。
【図４】ラストステート情報とイネーブル信号との関係例を示す図である。
【図５】半導体試験装置の動作のタイミングチャート例を示す図である。
【図６】従来の半導体試験装置の構成例を示す図である。
【図７】従来の半導体試験装置の動作例を示すタイミングチャートを示す図である。
【発明を実施するための形態】
【００１９】
以下、発明を実施するための最良の形態について説明する。
［半導体試験装置の構成例］
半導体試験装置１００は、例えばＬＳＩテスタであり、ＤＵＴのピン数に応じた複数の
タイミングジェネレータ部を備えている。本例では便宜上、第１のタイミングジェネレー
タ部１００Ａおよび第２のタイミングジェネレータ部１００Ｂを用いて説明する。このと
き、第１のタイミングジェネレータ部１００Ａを奇数ピンとし，第２のタイミングジェネ
レータ部１００Ｂを偶数ピンとする。
【００２０】
第１のタイミングジェネレータ部１００Ａは、第１のフォーマッタ１０と第１のタイミ
ングメモリ１２と第１の不要エッジ判別回路３０と遅延素子１４，１６と論理和回路１８
，２０と論理積回路２２，２４とフリップフロップ回路２６と出力バッファ２８とを備え
ている。なお、第１のフォーマッタ１０は第１の信号生成部の一例を構成し、第１の不要
エッジ判別回路３０は第１の判別部の一例を構成している。
【００２１】
第１のフォーマッタ１０は、図示しないパターンジェネレータ等から供給される出力パ
ターンＤp1と後述する第２の不要エッジ判別回路７０から入力されるイネーブル信号Ｓe2
とに基づいて、セット用エッジＳs1を生成して遅延素子１４に出力する。このとき、後述
するように、入力されるイネーブル信号Ｓe2に応じてセット用エッジＳs1の出力制御を行
う。出力パターンＤp1は、第１の信号生成情報の一例であり、この出力パターンＤp1には
期待値パターン、フォーマッタ情報およびデータ情報等が含まれている。また、第１のフ
ォーマッタ１０は、パターンジェネレータからの出力パターンＤp1と後述する第２の不要
エッジ判別回路７０から入力されるイネーブル信号Ｓe2とに基づいて、リセット用エッジ
Ｓr1を生成して遅延素子１６に出力する。このとき、第１のフォーマッタ１０は、入力さ
れるイネーブル信号Ｓe2に応じてリセット用エッジＳr1の出力制御を行う。
【００２２】
第１のタイミングメモリ１２は、ＲＴＴＣ（リアルタイム・タイミング・コントロール
）メモリ等から入力されるアドレス情報に基づいてセット用エッジＳs1およびリセット用
エッジＳr1のタイミング情報Ｔs1，Ｔr1を取得して記憶する。そして、セット用のタイミ
ング情報Ｔs1を遅延素子１４に出力すると共にリセット用のタイミング情報Ｔr1を遅延素
子１６に出力する。
【００２３】
第１の不要エッジ判別回路３０は、偶数ピンの第２のフォーマッタ５０から入力される
第２の波形信号Ｓ２のラストステート情報ＤL2と第１のフォーマッタ１０から供給される
出力パターンＤp1とに基づいて、偶数ピンの第２の波形信号Ｓ２を構成する第１エッジの
出力を許可するか否かを判別し、その判別結果に応じたイネーブル信号Ｓe1を生成する。
そして、生成したイネーブル信号Ｓe1を第２のフォーマッタ５０に出力（フィードバック
）する。第１の不要エッジ判別回路３０の詳細については後述する。
【００２４】
遅延素子１４は、第１のフォーマッタ１０から供給されるセット用エッジＳs1をタイミ
ング情報Ｔs1に基づいてタイミング制御して論理和回路１８に出力する。遅延素子１６は
、第１のフォーマッタ１０から供給されるリセット用エッジＳr1を第１のタイミングメモ
リ１２からのタイミング情報Ｔr1に基づいてタイミング制御して論理和回路２０に出力す
る。
【００２５】
第２のタイミングジェネレータ部１００Ｂは、第２のフォーマッタ５０と第２のタイミ
ングメモリ５２と第２の不要エッジ判別回路７０と遅延素子５４，５６とフリップフロッ
プ回路６６と出力バッファ６８とを備えている。なお、第２のフォーマッタ５０は第２の
信号生成部の一例を構成し、第２の不要エッジ判別回路７０は第２の判別部の一例を構成
している。
【００２６】
第２のフォーマッタ５０は、出力パターンＤp2と後述する第１の不要エッジ判別回路３
０から入力されるイネーブル信号Ｓe1とに基づいて、セット用エッジＳs2を生成して遅延
素子５４に出力する。このとき、後述するように、入力されるイネーブル信号Ｓe1に応じ
てセット用エッジＳs2の出力制御を行う。また、第２のフォーマッタ５０は、パターンジ
ェネレータからの出力パターンＤp2と第１の不要エッジ判別回路３０から入力されるイネ
ーブル信号Ｓe1とに基づいて、リセット用エッジＳr2を生成して遅延素子５６に出力する
。このとき、第２のフォーマッタ５０は、入力されるイネーブル信号Ｓe1に応じてリセッ
ト用エッジＳr2の出力制御を行う。
【００２７】
第２のタイミングメモリ５２は、ＲＴＴＣメモリ等から入力されるアドレス情報に基づ
いてセット用エッジＳs2およびリセット用エッジＳr2のタイミング情報Ｔs2，Ｔr2を取得
して記憶する。そして、セット用のタイミング情報Ｔs2を遅延素子５４に出力すると共に
リセット用のタイミング情報Ｔr2を遅延素子５６に出力する。
【００２８】
第２の不要エッジ判別回路７０は、奇数ピンの第１のフォーマッタ１０から入力される
第１の波形信号Ｓ１のラストステート情報ＤL1と第２のフォーマッタ５０から供給される
出力パターンＤp2とに基づいて、奇数ピンの第１の波形信号Ｓ１を構成する第１エッジの
出力を許可するか否かを判別し、その判別結果に基づくイネーブル信号Ｓe2を生成する。
そして、生成したイネーブル信号Ｓe2を第１のフォーマッタ１０に出力（フィードバック
）する。第２の不要エッジ判別回路７０の詳細については後述する。
【００２９】
遅延素子５４は、第２のフォーマッタ５０から供給されるセット用エッジＳs2をタイミ
ング情報Ｔs2に基づいてタイミング制御して論理積回路２２に出力する。論理積回路２２
は、遅延素子５４から出力されるセット用エッジＳs2とイネーブル信号との論理積演算を
行い、この演算結果を論理和回路１８に出力する。
【００３０】
遅延素子５６は、第２のフォーマッタ５０から供給されるリセット用エッジＳr2をタイ
ミング情報Ｔr2に基づいてタイミング制御して論理積回路２４に出力する。論理積回路２
４は、遅延素子５６から出力されるリセット用エッジＳr2とイネーブル信号との論理積演
算を行い、この演算結果を論理和回路２０に出力する。
【００３１】
論理和回路１８は、遅延素子１４から出力される奇数ピン側のセット用エッジＳs1と、
論理積回路２２から出力される偶数ピン側のセット用エッジＳs2との論理和演算を行い、
この演算結果をフリップフロップ回路２６のセット端子Ｓに出力する。論理和回路２０は
、遅延素子１６から出力された奇数ピン側のリセット用エッジＳr1と、論理積回路２４か
ら出力される偶数ピン側のリセット用エッジＳr2との論理積演算を行い、この演算結果を
フリップフロップ回路２６のリセット端子Ｒに出力する。
【００３２】
奇数ピン側のフリップフロップ回路２６は、例えばＲＳ型フリップフロップ回路により
構成され、セット端子Ｓには論理和回路１８からのセット用エッジＳsが入力され、リセ
ット端子Ｒには論理和回路２０からのリセット用エッジＳrが入力される。フリップフロ
ップ回路２６は、入力されたセット用エッジＳsおよびリセット用エッジＳrに基づいて被
試験対象に所定の試験パターン（出力波形）を出力する。
【００３３】
［第１の不要エッジ判別回路の構成例］
次に、第１の不要エッジ判別回路３０の構成例について説明する。第１の不要エッジ判
別回路３０は、図１および図２に示すように、遅延素子１４，１６の前段に設けられ、第
１のラストステート情報生成回路３０２と第１のイネーブル信号生成回路３０４とを備え
ている。なお、第１のラストステート情報生成回路３０２は、第１の状態情報生成回路の
一例を構成し、第１のイネーブル信号生成回路３０４は第１の出力許可信号生成回路の一
例を構成している。
【００３４】
第１のラストステート情報生成回路３０２には、第１のフォーマッタ１０から出力パタ
ーンＤp1を構成するフォーマット情報Ｄf1およびデータ情報Ｄd1のそれぞれが入力される
。フォーマット情報Ｄf1およびデータ情報Ｄd1は、第１のフォーマッタ１０を介さずに直
接入力させても良い。ここで、フォーマット情報Ｄf1は、図３に示すように、波形信号の
符号化方式を示すものであり、本例では、ＮＲＺ（Non Return to Zero）符号、ＲＺ（Re
turn to Zero）符号およびＲ１（Return to One）符号が用いられる。データ情報Ｄd1は
、図３に示すように、波形信号のビット情報（「０」，「１」）を示すものである。
【００３５】
第１のラストステート情報生成回路３０２は、第１のフォーマッタ１０から入力された
自ピンの波形生成に用いるフォーマット情報Ｄf1およびデータ情報Ｄd1に基づいて、これ
らの情報に対応した第１の波形信号Ｓ１のラストステート情報ＤL1を生成して第１のイネ
ーブル信号生成回路３０４に出力する。ラストステート情報ＤL1とは、図３に示すように
、フォーマット情報Ｄf1およびデータ情報Ｄd1により生成される波形信号の第２エッジの
状態がロウレベルであるかまたはハイレベルであるかを示す情報である。
【００３６】
具体的には、図３に示すように、フォーマット情報が「ＮＲＺ符号」であってデータ情
報が「０」である場合には、ロウレベル「Low」のラストステート情報ＤL1が生成され、
データ情報が「１」である場合にはハイレベル「High」のラストステート情報ＤL1が生成
される。また、フォーマット情報が「ＲＺ符号」であってデータ情報が「０」である場合
には、ロウレベル「Low」のラストステート情報ＤL1が生成され、データ情報が「１」で
ある場合にはロウレベル「Low」のラストステート情報ＤL1が生成される。また、フォー
マット情報が「Ｒ１符号」であってデータ情報が「０」である場合には、ハイレベル「Hi
gh」のラストステート情報ＤL1が生成され、データ情報が「１」である場合にはハイレベ
ル「High」のラストステート情報ＤL1が生成される。
【００３７】
第１のイネーブル信号生成回路３０４は、図２に示すように、第１のラストステート情
報生成回路３０２から入力されたラストステート情報ＤL1と偶数ピンの第２のフォーマッ
タ５０から入力されたフォーマット情報Ｄf2およびデータ情報Ｄd2とを用いて、第２のフ
ォーマッタ５０から出力される第２の波形信号Ｓ２を構成する第１エッジの出力を許可す
るか否かを判別し、判別結果に基づくイネーブル信号Ｓe1を生成する。そして、生成した
イネーブル信号Ｓe1を偶数ピンの第２のフォーマッタ５０に供給する。
【００３８】
具体的には、図４に示すように、第１のイネーブル信号生成回路３０４にロウレベル「
Low」のラストステート情報ＤL1が供給される場合であって、第２のフォーマッタ５０の
フォーマット情報が「ＮＲＺ符号」、データ情報が「０」であるときには、奇数ピンと偶
数ピンの出力波形の状態がロウレベルで同一となるので、第２の波形信号の第１エッジの
出力を許可しない旨の「off」のイネーブル信号Ｓe1を出力する。また、第２のフォーマ
ッタ５０のフォーマット情報が「ＮＲＺ符号」であってデータ情報が「１」であるときに
は、奇数ピンの状態がロウレベルで偶数ピンの状態がハイレベルとなり出力波形の状態が
それぞれ異なるので、第２の波形信号を構成する第１エッジの出力を許可する旨の「on」
のイネーブル信号Ｓe1を出力する。なお、フォーマット情報が「ＲＺ符号」、「Ｒ１符号
」である場合についても、図４に示すように、上述した「ＮＲＺ符号」の場合と同様の処
理によりイネーブル信号を生成するため、説明を省略する。
【００３９】
次に、第１のイネーブル信号生成回路３０４にハイレベル「High」のラストステート情
報ＤL1が入力される場合であって、第２のフォーマッタ５０のフォーマット情報が「ＮＲ
Ｚ符号」、データ情報が「０」であるときには、第２の波形信号Ｓ２を構成する第１エッ
ジの出力を許可する旨の「on」のイネーブル信号Ｓe1を出力する。また、第２のフォーマ
ッタ５０のフォーマット情報が「ＮＲＺ符号」であってデータ情報が「１」であるときに
は、第２の波形信号Ｓ２を構成する第１エッジの出力を許可しない旨の「off」のイネー
ブル信号Ｓe1を出力する。なお、フォーマット情報が「ＲＺ符号」、「Ｒ１符号」である
場合についても、図４に示すように、上述した「ＮＲＺ符号」の場合と同様の処理により
イネーブル信号を生成するため、説明を省略する。
【００４０】
図２に戻り、偶数ピンの第２のフォーマッタ５０は、奇数ピンの第１のイネーブル信号
生成回路３０４から入力されるイネーブル信号Ｓe1と、第２の波形信号Ｓ２を構成する第
１エッジ（セット用エッジＳs2，リセット用エッジＳr2）との論理積演算を行い、この演
算結果に基づいて第２の波形信号Ｓ２を構成する第１エッジの出力を許可したり、第２の
波形信号Ｓ２の第１エッジの出力を許可しないように出力制御する。
【００４１】
例えば、図４に示すように、第２のフォーマッタ５０に入力されるイネーブル信号Ｓe1
が「off」である場合には、イネーブル信号Ｓe1と第２の波形信号Ｓ２を構成するセット
用エッジＳs2またはリセット用エッジＳr2との論理積は「０」となるので、第２のフォー
マッタ５０は第２の波形信号Ｓ２を構成する第１エッジを出力しないように出力制御（マ
スク）する。
【００４２】
一方、第２のフォーマッタ５０に入力されるイネーブル信号Ｓe1が「on」である場合に
は、イネーブル信号Ｓe1と第２の波形信号Ｓ２を構成するセット用エッジＳs2との論理積
は「１」となるので、第２のフォーマッタ５０は第２の波形信号Ｓ２の第１エッジを出力
するように出力制御する。
【００４３】
［第２の不要エッジ判別回路の構成例］
次に、第２の不要エッジ判別回路７０の構成例について説明する。なお、第２の不要エ
ッジ判別回路７０は、上述した第１の不要エッジ判別回路３０と同様の構成であるため、
共通する部分については説明を省略する。
【００４４】
第２の不要エッジ判別回路７０は、遅延素子５４，５６の前段に設けられ、第２のラス
トステート情報生成回路７０２と第２のイネーブル信号生成回路７０４とを備えている。
なお、第２のラストステート情報生成回路７０２は、第２の状態情報生成回路の一例を構
成し、第２のイネーブル信号生成回路７０４は第２の出力許可信号生成回路の一例を構成
している。
【００４５】
第２のラストステート情報生成回路７０２には、第２のフォーマッタ５０から出力パタ
ーンＤp2を構成するフォーマット情報Ｄf2およびデータ情報Ｄd2のそれぞれが入力される
。フォーマット情報Ｄf2およびデータ情報Ｄd2は、第２のフォーマッタ５０を介さずに直
接入力させても良い。
【００４６】
第２のラストステート情報生成回路７０２は、第２のフォーマッタ５０から入力された
自ピンの波形生成に用いるフォーマット情報Ｄf2およびデータ情報Ｄd2に基づいて、これ
らの情報に対応した第２の波形信号Ｓ２のラストステート情報ＤL2を生成して第２のイネ
ーブル信号生成回路７０４に出力する。本例においてラストステート情報ＤL2とは、図３
に示すように、フォーマット情報Ｄf2およびデータ情報Ｄd2により生成される波形信号の
第２エッジの状態がロウレベルであるかまたはハイレベルであるかを示す情報である。
【００４７】
第２のイネーブル信号生成回路７０４は、図２に示すように、第２のラストステート情
報生成回路７０２から入力されたラストステート情報ＤL2と奇数ピンの第１のフォーマッ
タ１０から入力されたフォーマット情報Ｄf1およびデータ情報Ｄd1とを用いて、第１のフ
ォーマッタ１０から出力される第１の波形信号Ｓ１を構成する第１エッジの出力を許可す
るか否かを判別し、判別結果に基づくイネーブル信号Ｓe2を生成する。そして、生成した
イネーブル信号Ｓe2を奇数ピンの第１のフォーマッタ１０に供給する。
【００４８】
奇数ピンの第１のフォーマッタ１０は、第２のイネーブル信号生成回路７０４から入力
されるイネーブル信号Ｓe2と、第１の波形信号Ｓ１を構成する第１エッジ（セット用エッ
ジＳs1，リセット用エッジＳr1）との論理積演算を行い、この演算結果に基づいて第１の
波形信号Ｓ１を構成する第１エッジの出力を許可したり、第１の波形信号Ｓ１の第１エッ
ジの出力を許可しないように出力制御する。
【００４９】
例えば、図４に示すように、第１のフォーマッタ１０に入力されるイネーブル信号Ｓe2
が「off」である場合には、イネーブル信号Ｓe2と第１の波形信号Ｓ１を構成するセット
用エッジＳs1またはリセット用エッジＳr1との論理積は「０」となるので、第１のフォー
マッタ１０は第１の波形信号Ｓ１を構成する第１エッジを出力しないように出力制御（マ
スク）する。
【００５０】
一方、第１のフォーマッタ１０に入力されるイネーブル信号Ｓe2が「on」である場合に
は、イネーブル信号Ｓe2と第１の波形信号Ｓ１を構成するセット用エッジＳs1との論理積
は「１」となるので、第１のフォーマッタ１０は第１の波形信号Ｓ１の第１エッジを出力
するように出力制御する。
【００５１】
このように本実施の形態では、隣接ピンの波形信号のラストステート情報がロウレベル
（ハイレベル）の場合であって、自ピンで出力する波形信号の第１エッジの状態がロウレ
ベル（ハイレベル）である場合には、自ピン側で出力する波形信号の第１エッジは不必要
となるので、この場合には波形信号の第１エッジを出力しないように制御する。一方、隣
接ピンの波形信号のラストステート情報の状態と、自ピンで出力する波形信号の第１エッ
ジの状態とが異なる場合には、自ピン側で出力する波形信号の第１エッジを出力するよう
に制御する。
【００５２】
［半導体試験装置の動作例］
次に、上述した半導体試験装置１００のタイミングチャートについて説明する。前提と
して、ピンマルチ実施時のマルチするタイミングの役割を隣接ピンとの間で法則を設ける
。つまり、図５に示すように、各テスト周期の中で前半／後半に分けて、前半期間Ａ，Ｃ
に偶数ピンの第２のタイミングジェネレータ部１００Ｂから第２の波形信号を出力し、後
半期間Ｂ，Ｄに奇数ピンの第１のタイミングジェネレータ部１００Ａから第１の波形信号
を出力するものとする。このタイミング制御は、図１に示した第１および第２のタイミン
グメモリ１２，５２の内容に反映されるものであるが、半導体試験装置１００の使用者が
本法則を遵守するという前提で以降の動作を説明する。また、図５では、便宜上前半／後
半の分かれ目をタイミング的に各テスト周期の中心に設定しているが、実際は前後のタイ
ミング情報の逆転が起きなければ、半分である必要はない。
【００５３】
図５に示すように、奇数ピンの第１のフォーマッタ１０には、テスト周期Ｎの前半期間
Ａに出力された偶数ピンの第２の波形信号Ｓ２に基づくイネーブル信号Ｓe2が第２の不要
エッジ判別回路７０から入力される。これにより、第１のフォーマッタ１０は、入力され
たイネーブル信号Ｓe2に基づいて第１の波形信号Ｓ１の第１エッジ（セット用エッジＳs1
）の出力制御を行う。
【００５４】
例えば、第１のフォーマッタ１０は、テスト周期Ｎの前半期間Ａにおいて、図５（Ａ）
の一点鎖線部Ｆに示すように、第１の波形信号Ｓ１を構成する第１エッジを出力したとし
ても図５（Ｃ）に示す出力波形において何ら関与しないような場合には、第１の波形信号
Ｓ１の第１エッジを出力しないように出力制御する。そして、図５（Ａ）に示すように、
テスト周期Ｎの後半期間Ｂにおいて第１の波形信号Ｓ１を構成する第１エッジを出力する
ように出力制御する。
【００５５】
また、偶数ピンの第２のフォーマッタ５０には、図５に示すように、テスト周期（Ｎ＋
１）の後半期間Ｂに出力された奇数ピンの第１の波形信号Ｓ１に基づくイネーブル信号Ｓ
e1が第１の不要エッジ判別回路３０から入力される。これにより、第２のフォーマッタ５
０は、入力されたイネーブル信号Ｓe1に基づいて第２の波形信号Ｓ２の第１エッジ（セッ
ト用エッジＳs2）の出力制御を行う。
【００５６】
例えば、第２のフォーマッタ５０は、テスト周期Ｎの後半期間Ｂにおいて、図５（Ｂ）
の一点鎖線部Ｇに示すように、第２の波形信号Ｓ２を出力したとしても図５（Ｃ）に示す
出力波形において何ら関与しないような場合には、第２の波形信号Ｓ２を構成する第１エ
ッジを出力しないように出力制御する。そして、図５（Ｂ）に示すように、テスト周期（
Ｎ＋１）の前半期間Ｃにおいて第２の波形信号Ｓ２の第１エッジ（セット用エッジＳs2）
を出力するように出力制御する。
【００５７】
以上説明したように、本実施の形態では、自ピンの第１のフォーマッタ１０から第１の
波形信号を出力する場合に、隣接ピンの第２のフォーマッタ５０から出力される第２の波
形信号Ｓ２のラストステート情報ＤL2に基づいて生成されたイネーブル信号Ｓe2を用いて
、第１の波形信号の第１エッジの出力制御を行う。第２のフォーマッタ５０についても同
様に、隣接ピンの第１のフォーマッタ１０の出力を考慮して第１の波形信号の第１エッジ
の出力制御を行う。これにより、第１および第２の波形信号の第１エッジの出力が不必要
である場合には無駄なエッジの出力を抑制することができるので、よりタイミング制約に
対して有利な半導体試験装置１００を提供することができる。
【００５８】
また、本実施の形態によれば、第１および第２の不要エッジ判別回路３０，７０を、遅
延素子１４，１６，５４，５６の前段に設けているので、本来緻密なタイミング精度等を
必要とする遅延素子１４，１６，５４，５６以降に何ら影響を与えずに、無駄なエッジの
出力を抑制することができる。
【００５９】
なお、本発明の技術範囲は、上述した実施形態に限定されるものではなく、本発明の趣
旨を逸脱しない範囲において、上述した実施形態に種々の変更を加えたものを含む。上述
した実施の形態では、テスト周期における前半／後半の考え方において、偶数ピンを前半
期間として奇数ピンを後半期間とする一律の法則を前提としたが、これに限定されること
はない。例えば、前半／後半の選択をレジスタ設定等にすることで、奇数ピンおよび偶数
ピンを何れの期間にも対応させることができる。これにより、更に柔軟なケースに対応可
能となる。
【符号の説明】
【００６０】
１００・・・半導体試験装置、１００Ａ・・・第１のタイミングジェネレータ部、１００
Ｂ・・・第２のタイミングジェネレータ部、１０・・・第１のフォーマッタ、１２・・・
第１のタイミングメモリ、２６・・・フリップフロップ回路、３０・・・第１の不要エッ
ジ判別回路、３０２・・・第１のラストステート情報生成回路、３０４・・・第１のイネ
ーブル信号生成回路、５０・・・第２のフォーマッタ、５２・・・第２のタイミングメモ
リ、６６・・・フリップフロップ回路、７０・・・第２の不要エッジ判別回路、７０２・
・・第２のラストステート情報生成回路、７０４・・・第２のイネーブル信号生成回路
【特許請求の範囲】
【請求項１】
第１の信号生成情報を入力して第１の波形信号を生成する第１の信号生成部と、
第２の信号生成情報を入力して第２の波形信号を生成する第２の信号生成部と、
前記第１の信号生成部により生成された前記第１の波形信号のエッジの状態情報および
前記第２の信号生成情報に基づいて、前記第２の信号生成部から出力される前記第２の波
形信号の第１エッジの出力を許可するか否かを判別して第１の出力許可信号を生成する第
１の判別部と、
前記第２の信号生成部により生成された前記第２の波形信号のエッジの状態情報および
前記第１の信号生成情報に基づいて、前記第１の信号生成部から出力される前記第１の波
形信号の第１エッジの出力を許可するか否かを判別して第２の出力許可信号を生成する第
２の判別部と、
前記第２の出力許可信号に基づいて前記第１の信号生成部から出力される前記第１の波
形信号と、前記第１の出力許可信号に基づいて前記第２の信号生成部から出力される前記
第２の波形信号との入力に応じて被試験対象に試験パターンを出力するフリップフロップ
回路と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記第１の判別部は、
前記第１の信号生成部から供給された前記第１の波形信号のエッジの前記状態情報を取
得する第１の状態情報生成回路と、
前記第１の状態情報生成回路により取得された前記第１の波形信号の前記状態情報に基
づいて前記第２の波形信号の第１エッジを出力するか否かを示す前記第１の出力許可信号
を生成する第１の出力許可信号生成回路とを有し、
前記第２の判別部は、
前記第２の信号生成部から供給された前記第２の波形信号のエッジの前記状態情報を取
得する第２の状態情報生成回路と、
前記第２の状態情報生成回路により取得された前記第２の波形信号の前記状態情報に基
づいて前記第１の波形信号の第１エッジを出力するか否かを示す前記第２の出力許可信号
を生成する第２の出力許可信号生成回路と
を有することを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記第１の判別部は、
前記第１の波形信号の前記状態情報と前記第２の波形信号の前記第１エッジの状態が同
一であるとき、前記第２の波形信号の第１エッジを出力しない旨の第１の出力許可信号を
生成し、
前記第２の判別部は、
前記第２の波形信号の前記状態情報と前記第１の波形信号の前記第１エッジの状態が同
一であるとき、前記第１の波形信号の第１エッジを出力しない旨の第２の出力許可信号を
生成する
ことを特徴とする請求項１または請求項２に記載の半導体試験装置。
【請求項４】
前記第１の信号生成部は、所定のテスト周期の第１の期間に前記第１の波形信号を出力
し、
前記第２の信号生成部は、前記第１の期間に連続した第２の期間に前記第２の波形信号
を出力する
ことを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体試験装置。
【請求項１】
第１の信号生成情報を入力して第１の波形信号を生成する第１の信号生成部と、
第２の信号生成情報を入力して第２の波形信号を生成する第２の信号生成部と、
前記第１の信号生成部により生成された前記第１の波形信号のエッジの状態情報および
前記第２の信号生成情報に基づいて、前記第２の信号生成部から出力される前記第２の波
形信号の第１エッジの出力を許可するか否かを判別して第１の出力許可信号を生成する第
１の判別部と、
前記第２の信号生成部により生成された前記第２の波形信号のエッジの状態情報および
前記第１の信号生成情報に基づいて、前記第１の信号生成部から出力される前記第１の波
形信号の第１エッジの出力を許可するか否かを判別して第２の出力許可信号を生成する第
２の判別部と、
前記第２の出力許可信号に基づいて前記第１の信号生成部から出力される前記第１の波
形信号と、前記第１の出力許可信号に基づいて前記第２の信号生成部から出力される前記
第２の波形信号との入力に応じて被試験対象に試験パターンを出力するフリップフロップ
回路と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記第１の判別部は、
前記第１の信号生成部から供給された前記第１の波形信号のエッジの前記状態情報を取
得する第１の状態情報生成回路と、
前記第１の状態情報生成回路により取得された前記第１の波形信号の前記状態情報に基
づいて前記第２の波形信号の第１エッジを出力するか否かを示す前記第１の出力許可信号
を生成する第１の出力許可信号生成回路とを有し、
前記第２の判別部は、
前記第２の信号生成部から供給された前記第２の波形信号のエッジの前記状態情報を取
得する第２の状態情報生成回路と、
前記第２の状態情報生成回路により取得された前記第２の波形信号の前記状態情報に基
づいて前記第１の波形信号の第１エッジを出力するか否かを示す前記第２の出力許可信号
を生成する第２の出力許可信号生成回路と
を有することを特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記第１の判別部は、
前記第１の波形信号の前記状態情報と前記第２の波形信号の前記第１エッジの状態が同
一であるとき、前記第２の波形信号の第１エッジを出力しない旨の第１の出力許可信号を
生成し、
前記第２の判別部は、
前記第２の波形信号の前記状態情報と前記第１の波形信号の前記第１エッジの状態が同
一であるとき、前記第１の波形信号の第１エッジを出力しない旨の第２の出力許可信号を
生成する
ことを特徴とする請求項１または請求項２に記載の半導体試験装置。
【請求項４】
前記第１の信号生成部は、所定のテスト周期の第１の期間に前記第１の波形信号を出力
し、
前記第２の信号生成部は、前記第１の期間に連続した第２の期間に前記第２の波形信号
を出力する
ことを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−２８６２４１（Ｐ２０１０−２８６２４１Ａ）
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願番号】特願２００９−１３７７９８（Ｐ２００９−１３７７９８）
【出願日】平成２１年６月９日（２００９．６．９）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
【公開日】平成２２年１２月２４日（２０１０．１２．２４）
【国際特許分類】
【出願日】平成２１年６月９日（２００９．６．９）
【出願人】（０００００６５０７）横河電機株式会社 (4,443)
【Ｆターム（参考）】
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