半導体集積回路、および無線受信装置
【課題】受信性能を向上することが可能な半導体集積回路を提供する。
【解決手段】半導体集積回路は、利得可変増幅回路の伝達関数と第１のローパスフィルタの伝達関数との積が第３のローパスフィルタの伝達関数と等しくなるように、利得可変増幅回路の利得および第１のローパスフィルタのカットオフ周波数を制御する第１の制御回路を備える。半導体集積回路は、前記利得可変増幅回路の利得制御が完了した後、第２のフィードバック信号のレベルと予め設定された閾値とを比較し、第２のフィードバック信号のレベルが閾値より低くならない限り、第１のローパスフィルタが出力した信号を第１のフィードバック信号として第１の端子に入力させ、一方、第２のフィードバック信号のレベルが閾値よりも低くなった時に、第２のローパスフィルタが出力した信号を第１のフィードバック信号として第１の端子に入力させる第２の制御回路を備える。
【解決手段】半導体集積回路は、利得可変増幅回路の伝達関数と第１のローパスフィルタの伝達関数との積が第３のローパスフィルタの伝達関数と等しくなるように、利得可変増幅回路の利得および第１のローパスフィルタのカットオフ周波数を制御する第１の制御回路を備える。半導体集積回路は、前記利得可変増幅回路の利得制御が完了した後、第２のフィードバック信号のレベルと予め設定された閾値とを比較し、第２のフィードバック信号のレベルが閾値より低くならない限り、第１のローパスフィルタが出力した信号を第１のフィードバック信号として第１の端子に入力させ、一方、第２のフィードバック信号のレベルが閾値よりも低くなった時に、第２のローパスフィルタが出力した信号を第１のフィードバック信号として第１の端子に入力させる第２の制御回路を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体集積回路、および無線受信装置に関する。
【背景技術】
【０００２】
携帯端末等に用いられる無線通信用の半導体集積回路の受信回路において、無線周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号を、ベースバンド帯域の信号に変換する方法として、スーパーへテロダイン方式やダイレクトコンバージョン方式が一般に知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３５６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
受信性能を向上することが可能な半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態に従った半導体集積回路は、入力端子に入力された入力信号と、第１の端子から出力された第１のフィードバック信号を反転した第１の反転信号と、を加算して得られた第１の加算信号を出力する第１の加算器を備える。半導体集積回路は、前記第１の加算信号を増幅した出力信号を出力端子に出力し、その利得が可変である利得可変増幅回路を備える。半導体集積回路は、前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、そのカットオフ周波数が可変である第１のローパスフィルタを備える。半導体集積回路は、前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、前記第１のローパスフィルタよりもカットオフ周波数が低い第２のローパスフィルタを備える。半導体集積回路は、前記入力信号と、第２の端子に入力された第２のフィードバック信号を反転した第２の反転信号と、を加算して得られた第２の加算信号を出力する第２の加算器を備える。半導体集積回路は、前記第２の加算信号が入力され、前記第２の加算信号をフィルタリングして得られた信号を前記第２のフィードバック信号として前記第２の端子に出力する第３のローパスフィルタを備える。半導体集積回路は、前記利得可変増幅回路の伝達関数と前記第１のローパスフィルタの伝達関数との積が前記第３のローパスフィルタの伝達関数と等しくなるように、前記利得可変増幅回路の利得および前記第１のローパスフィルタのカットオフ周波数を制御する第１の制御回路を備える。半導体集積回路は、利得可変増幅回路ＶＧＡの利得制御が完了した後、前記第２のフィードバック信号のレベルと予め設定された閾値とを比較し、前記第２のフィードバック信号のレベルが前記閾値よりも低くならない限り、前記第１のローパスフィルタが出力した信号を前記第１のフィードバック信号として前記第１の端子に入力させ、一方、前記第２のフィードバック信号のレベルが前記閾値よりも低くなった時に、前記第２のローパスフィルタが出力した信号を前記第１のフィードバック信号として前記第１の端子に入力させる第２の制御回路を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施例１に係る無線受信装置１０００の構成の一例を示すブロック図である。
【図２】図２は、図１に示す半導体集積回路１００の構成の一例を示すブロック図である。
【図３】図３は、図２に示す利得可変増幅回路ＶＧＡの構成の一例を示す回路図である。
【図４】図４は、図２に示す第１のローパスフィルタＬＰＦ１の構成の一例を示す回路図である。
【図５】図５は、図２に示す第２のローパスフィルタＬＰＦ２の構成の一例を示す回路図である。
【図６】図６は、図２に示す第３のローパスフィルタＬＰＦ３の構成の一例を示す回路図である。
【図７】図７は、信号経路のＤＣオフセットや、利得変化時のＤＣオフセット変動がない理想的な条件で、変調信号を入力したときの、第１の端子Ｘの信号ＳＦ１のと第２の端子Ｙの信号ＳＦ３の波形のシミュレーション結果を示す図である。
【図８】図８は、入力信号のレベルが高いときにカットオフ周波数を切り替えた比較例の波形を示す図である。
【図９】図９は、実施例１に係る半導体集積回路１００の出力信号の波形を示す図である。
【発明を実施するための形態】
【０００７】
例えば、ダイレクトコンバージョン方式では、フリッカノイズおよび、ミキサ回路の自己ミキシングや回路を構成する素子のミスマッチによるＤＣ成分の変動（ＤＣオフセット）がある。これらの要因により、ダイレクトコンバージョン方式では、信号の直接劣化や、回路特性が劣化することによる間接的な信号劣化を引き起こす問題がある。
【０００８】
この問題を解決するために、一般的にハイパスフィルタ（ＨＰＦ：Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）を使用して、信号の低周波成分を除去することが行われる。
【０００９】
この場合、ＨＰＦのカットオフ周波数を高くしすぎると、信号の持っている情報が失われてしまうため、受信性能の劣化につながる。
【００１０】
したがって、カットオフ周波数は受信性能が劣化しない程度の低い周波数に設定される。
【００１１】
一方、受信回路では、高速に利得制御を行うことが要求される。ＲＦ信号は通信路の距離等によって、受信機が受信する電力の幅（ダイナミックレンジ）が非常に広い。ＲＦ信号がAD変換回路に入力される時点では、ある程度決まった信号振幅にあわせる必要がある。これは、高伝送レートを確保するために、利得制御に使うことのできる時間は限られているためである。
【００１２】
一般的な受信機では、利得を変えることで、回路を構成する素子のミスマッチによって発生するＤＣオフセットの値が変わる。このため、利得を変えた直後は非常に大きなＤＣオフセットとなる場合がある。ＨＰＦにより、このＤＣオフセットはしばらくすると減衰して収束する。このときの時定数は、ＨＰＦのカットオフ周波数で決まる。
【００１３】
したがって、前述のようにカットオフ周波数を低くした状態で利得制御を行うと、ＤＣオフセット変動が収束するまでに非常に長い時間がかかり、高速な利得制御が実現できない。
【００１４】
そこで、利得制御中はＨＰＦのカットオフ周波数を高く設定してＤＣオフセット変動の収束時間を短くし、利得制御が完了したところで、カットオフ周波数を低くして、受信性能の劣化を防ぐ方法が用いられる。
【００１５】
しかし、信号を受信しながら、カットオフ周波数の切り替えを行うと、その瞬間の信号レベルがＤＣオフセットとなって発生し、その時点から低いカットオフ周波数のＨＰＦの応答特性でゆっくり収束する。
【００１６】
このため、結局、利得制御の時間が長くなる、もしくは本来ＤＣオフセット変動が収束しているべき時間にＤＣオフセットが残り、受信性能が劣化してしまうという問題が発生する。
【００１７】
そこで、以下の実施例では、受信性能を向上することが可能な半導体集積回路および無線受信装置について提案する。
【００１８】
以下、実施例について、図面に基づいて説明する。なお、以降の説明では簡単のため、カットオフ周波数の高いＨＰＦを実現するときに使うＬＰＦを高速ＬＰＦ、カットオフ周波数の低いＨＰＦを実現するときに使うＬＰＦを低速ＬＰＦとよび、これらを切り替えることで、ＨＰＦのカットオフ周波数を切り替えるものとする。
【００１９】
また、カットオフ周波数はループ利得に依存するため、利得可変増幅回路の利得が変わったときに、ループ利得が変わらないように、高速ＬＰＦの利得も変わるものとする。
【実施例１】
【００２０】
図１は、実施例１に係る無線受信装置１０００の構成の一例を示すブロック図である。
【００２１】
図１に示すように、無線受信装置１０００は、半導体集積回路１００と、アンテナ１００１と、低雑音増幅回路（ＬＮＡ）１００２と、局部発振回路１００３と、ミキサ回路１００４と、ローパスフィルタ１００５と、アナログ・デジタル変換回路１００６と、を備える。
【００２２】
アンテナ１００１は、ＲＦ信号を受信するようになっている。
【００２３】
低雑音増幅回路１００２は、受信されたＲＦ信号を増幅して出力するようになっている。
【００２４】
局部発振回路１００３は、局部発振信号を生成して出力するようになっている。
【００２５】
ミキサ回路１００４は、低雑音増幅回路１００３が出力した信号と局部発振信号とを混合した信号を出力するようになっている。
【００２６】
ローパスフィルタ１００５は、ミキサ回路１００４が出力した信号をフィルタリングして出力するようになっている。
【００２７】
半導体集積回路１００は、ローパスフィルタ１００５が出力した信号を増幅して出力し、その利得が制御可能になっている。
【００２８】
アナログ・デジタル変換回路１００６は、半導体集積回路１００が出力した信号をＡ／Ｄ変換するようになっている。
【００２９】
ここで、図２は、図１に示す半導体集積回路１００の構成の一例を示すブロック図である。
【００３０】
図２に示すように、半導体集積回路１００は、入力端子Ｔｉｎと、出力端子Ｔｏｕｔと、第１の加算器Ａ１と、第２の加算器Ａ２と、利得可変増幅回路ＶＧＡと、第１のローパスフィルタ（高速ＬＰＦ）Ｆ１と、第２のローパスフィルタ（低速ＬＰＦ）Ｆ２と、第３のローパスフィルタ（高速ＬＰＦ）Ｆ３と、第１の制御回路ＣＯＮ１と、第２の制御回路ＣＯＮ２と、第１のスイッチ素子ＳＷ１と、第２のスイッチ素子ＳＷ２と、インバータＩＮＶと、を備える。
【００３１】
第１の加算器Ａ１は、入力端子Ｔｉｎに入力された入力信号Ｓｉｎと、第１の端子Ｘから出力された第１のフィードバック信号を反転した第１の反転信号と、を加算して得られた第１の加算信号ＳＡ１を出力するようになっている。
【００３２】
利得可変増幅回路ＶＧＡは、第１の加算信号ＳＡ１を増幅した出力信号Ｓｏｕｔを出力端子Ｔｏｕｔに出力するようになっている。この利得可変増幅回路ＶＧＡは、その利得が可変である。
【００３３】
また、第１のローパスフィルタＬＰＦ１は、出力信号Ｓｏｕｔが入力され、出力信号Ｓｏｕｔをフィルタリングして得られた信号ＳＦ１を出力するようになっている。この第１のローパスフィルタＬＰＦ１は、そのカットオフ周波数が可変である。
【００３４】
また、第２のローパスフィルＦ２は、出力信号Ｓｏｕｔが入力され、出力信号Ｓｏｕｔをフィルタリングして得られた信号ＳＦ２を出力するようになっている。この第２のローパスフィルタＳＦ２は、第１のローパスフィルタＬＰＦ１よりもカットオフ周波数が低くなるように設定されている。
【００３５】
第２の加算器Ａ２は、入力信号Ｓｉｎと、第２の端子Ｙに入力された第２のフィードバック信号を反転した第２の反転信号と、を加算して得られた第２の加算信号ＳＡ２を出力するようになっている。
【００３６】
第３のローパスフィルタＬＰＦ３は、第２の加算信号ＳＡ２が入力され、第２の加算信号ＳＡ２をフィルタリングして得られた信号ＳＦ３を第２のフィードバック信号として第２の端子Ｙに出力するようになっている。
【００３７】
この第３のローパスフィルタＬＰＦ３の利得は、利得可変増幅回路ＶＧＡの利得が設定可能な最下限に設定されたときにおいて、第１のローパスフィルタＬＰＦ１の利得と等しくなるように設定されている。
【００３８】
また、第３のローパスフィルタＬＰＦ３の伝達関数ｆ３は、利得可変増幅回路ＶＧＡの伝達関数ｆｖと第１のローパスフィルタＬＰＦ１の伝達関数ｆ１との積と等しくなるように設定されている。
【００３９】
また、第１の制御回路ＣＯＮ１は、入力端子Ｔｉｎから第１のローパスフィルタＬＰＦ１を介して第１の端子Ｘまでの伝達関数ｆｉｎ１が一定になるように（すなわち、利得可変増幅回路ＶＧＡの伝達関数ｆｖと第１のローパスフィルタＬＰＦ１の伝達関数ｆ１との積が一定になるように）、利得可変増幅回路ＶＧＡの利得および第１のローパスフィルタＬＰＦ１のカットオフ周波数を制御するようになっている。
【００４０】
また、この第１の制御回路ＣＯＮ１は、利得可変増幅回路ＶＧＡの利得制御が完了したことを第２の制御回路ＣＯＮ２に通知するようになっている。
【００４１】
第１のスイッチ素子ＳＷ１は、第１の端子Ｘと第１のローパスフィルタＬＰＦ１の出力との間に接続されている。この第１のスイッチ素子ＳＷ１は、第２の制御回路ＣＯＮ２によりオン／オフが制御されるようになっている。
【００４２】
図２の例では、第２の制御回路ＣＯＮ２が出力した制御信号ＣＳ１により第１のスイッチ素子ＳＷ１は制御される。
【００４３】
第２のスイッチ素子ＳＷ２は、第１の端子Ｘと第２のローパスフィルタＬＰＦ２の出力との間に接続されている。この第２のスイッチ素子ＳＷ２は、第２の制御回路ＣＯＮ２によりオン／オフが制御されるようになっている。
【００４４】
図２の例では、第２の制御回路ＣＯＮ２が出力した制御信号ＣＳ１をインバータＩＮＶで反転した制御信号ＣＳ２により第２のスイッチ素子ＳＷ２は制御される。
【００４５】
すなわち、第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２とは、相補的にオン／オフするように第２の制御回路ＣＯＮ２により制御される。
【００４６】
第２の制御回路ＣＯＮ２は、利得可変増幅回路ＶＧＡの利得制御が完了した後、第２のフィードバック信号のレベルと予め設定された閾値Ｖｔｈとを比較するようになっている。
【００４７】
そして、第２の制御回路ＣＯＮ２は、利得可変増幅回路ＶＧＡの利得制御中、および、利得可変増幅回路ＶＧＡの利得制御が完了した後第２のフィードバック信号のレベルが閾値Ｖｔｈよりも低くならない限り、第１のスイッチ素子ＳＷ１をオンし且つ第２のスイッチ素子ＳＷ２をオフする。
【００４８】
すなわち、利得可変増幅回路ＶＧＡの利得制御中、および、利得可変増幅回路ＶＧＡの利得制御が完了した後第２のフィードバック信号のレベルが閾値Ｖｔｈよりも低くならない期間、第２の制御回路ＣＯＮ２は、第１のローパスフィルタＬＰＦ１が出力した信号ＳＦ１を第１のフィードバック信号として第１の端子Ｘに入力させる。
【００４９】
一方、第２の制御回路ＣＯＮ２は、利得可変増幅回路ＶＧＡの利得制御が完了した後、第２のフィードバック信号のレベルが閾値Ｖｔｈよりも低くなった時に、第１のスイッチ素子ＳＷ１をオフし且つ第２のスイッチ素子ＳＷ２をオンする。その後、第２のフィードバック信号のレベルが閾値Ｖｔｈよりも高くなってもこの状態を維持する。
【００５０】
すなわち、第２の制御回路ＣＯＮ２は、利得可変増幅回路ＶＧＡの利得制御が完了した後、第２のフィードバック信号のレベルが閾値Ｖｔｈを一度下回った場合には、第２のローパスフィルタＬＰＦ２が出力した信号ＳＦ２を第１のフィードバック信号として第１の端子Ｘに入力させ続ける。
【００５１】
ここで、図３は、図２に示す利得可変増幅回路ＶＧＡの構成の一例を示す回路図である。
【００５２】
利得可変増幅回路ＶＧＡは、例えば、図３に示すように、第１の可変抵抗Ｒ１と、第２の可変抵抗Ｒ２と、アンプ回路ＡＭＰと、を有する。
【００５３】
第１の可変抵抗Ｒ１は、第１の加算器Ａ１の出力（端子Ｔ）に一端が接続されている。
【００５４】
アンプ回路ＡＭＰは、第１の可変抵抗Ｒ１の他端に反転入力端子が接続され、接地に非反転入力端子が接続され、出力端子Ｔｏｕｔに出力が接続されている。
【００５５】
第２の可変抵抗Ｒ２は、アンプ回路ＡＭＰの反転入力端子に一端が接続され、アンプ回路ＡＭＰの出力に他端が接続されている。
【００５６】
ここで、第１の制御回路ＣＯＮ１は、第１の可変抵抗Ｒ１の抵抗値と第２の可変抵抗Ｒ２の抵抗値を制御することにより、利得可変増幅回路ＶＧＡの伝達関数ｆｖを制御する。
【００５７】
また、図４は、図２に示す第１のローパスフィルタＬＰＦ１の構成の一例を示す回路図である。
【００５８】
この第１のローパスフィルタＬＰＦ１は、例えば、図４に示すように、第１の抵抗Ｒａと、可変容量Ｃａと、を有する。
【００５９】
第１の抵抗Ｒａと、出力信号Ｓｏｕｔが入力される端子Ｔｉｎ１に一端が接続され、出力信号Ｓｏｕｔをフィルタリングした信号ＳＦ１を出力する端子Ｔｏｕｔ１に他端が接続されている。なお、端子Ｔｉｎ１と第１の抵抗Ｒａの一端との間にバッファが接続されていてもよい。
【００６０】
可変容量Ｃａは、第１の抵抗Ｒａの他端と接地との間に接続されている。
【００６１】
ここで、第１の制御回路ＣＯＮ１は、可変容量Ｃａの容量値を制御することにより、第１のローパスフィルタＬＰＦ１のカットオフ周波数（伝達関数ｆ１）を制御する。
【００６２】
また、図５は、図２に示す第２のローパスフィルタＬＰＦ２の構成の一例を示す回路図である。
【００６３】
第２のローパスフィルタＬＰＦ２は、例えば、図５に示すように、第２の抵抗Ｒｂと、第１の容量Ｃｂと、を有する。
【００６４】
第２の抵抗Ｒｂは、出力信号Ｓｏｕｔが入力される端子Ｔｉｎ２に一端が接続され、出力信号Ｓｏｕｔをフィルタリングした信号ＳＦ２を出力する端子Ｔｏｕｔ２に他端が接続されている。なお、端子Ｔｉｎ２と第２の抵抗Ｒｂの一端との間にバッファが接続されていてもよい。
【００６５】
第１の容量Ｃｂは、第２の抵抗Ｒｂの他端と接地との間に接続されている。
【００６６】
また、図６は、図２に示す第３のローパスフィルタＬＰＦ３の構成の一例を示す回路図である。
【００６７】
第３のローパスフィルタＬＰＦ３は、例えば、図６に示すように、第３の抵抗Ｒｃと、第２の容量Ｃｃと、を有する。
【００６８】
第３の抵抗Ｒｃは、第２の加算信号ＳＡ２が入力される端子に一端が接続され、出力信号Ｓｏｕｔをフィルタリングした信号を出力する端子に他端が接続されている。
【００６９】
第２の容量Ｃｃは、第３の抵抗Ｒｃの他端と接地との間に接続されている。
【００７０】
既述のように、第３のローパスフィルタＬＰＦ３の利得は、利得可変増幅回路ＶＧＡの利得が設定可能な最下限に設定されたときにおいて、第１のローパスフィルタＬＰＦ１の利得と等しくなるように設定されている。
【００７１】
この場合、第３のローパスフィルタＬＰＦ３のカットオフ周波数をより高く設定することができる。すなわち、第２の容量Ｃｃの容量値と第３の抵抗Ｒｃの抵抗値との積を小さくできるため、半導体集積回路１００の回路面積をより小さくすることができる。
【００７２】
以上のような構成を有する半導体記憶装置１００は、入力から出力までの伝達関数はＨＰＦ特性となり、全体をＨＰＦとしてみたときのカットオフ周波数は、ループ利得とＬＰＦのカットオフ周波数できまり、その値を変えることで、カットオフ周波数の高いＨＰＦの特性と、カットオフ周波数の低いＨＰＦの特性を実現することができる。
【００７３】
ここで、以上のような構成・機能を有する半導体集積回路１００のカットオフ周波数を切り替えるときの特性について説明する。
【００７４】
既述のように、受信性能を向上するためには、カットオフ周波数を切り替えたときの入力信号ＳｉｎによるＤＣオフセットを抑制する必要がある。
【００７５】
このＤＣオフセットが発生する原因は、第１の端子Ｘの信号レベルが高いときにカットオフ周波数を切り替えてしまうことである。
【００７６】
そこで、本実施例では、第１の端子Ｘの信号レベルが低いときを見計らってカットオフ周波数を切り替えるようにする。
【００７７】
ここで、第１の端子Ｘの信号は、利得可変増幅回路ＶＧＡのＤＣオフセットを補正するためのＤＣ成分も含んでいる。このため、入力信号Ｓｉｎのレベルの大小を比較するためには、そのＤＣ成分がどのくらいあるか分かっている必要がある。
【００７８】
そこで、本実施例では、既述のように、回路で発生するＤＣオフセットの影響を除外したときに、第１の端子Ｘに現れる信号ＳＦ１のレベルを検出するために、第３のローパスフィルタＬＰＦ３と第２の制御回路ＣＯＮ２を用いる（図２）。
【００７９】
入力信号Ｓｉｎは、通常の信号経路だけではなく、追加された第３のローパスフィルタＬＰＦ３にも入力される。この第３のローパスフィルタＬＰＦ３は、既述のように、利得可変増幅回路ＶＧＡの利得が、例えば、利得可変増幅回路ＶＧＡの利得が設定可能な最下限０ｄＢ（１倍）のときの、信号経路のＤＣオフセット除去用の第１のローパスフィルタＬＰＦ１と同じ特性を持つものである。
【００８０】
入力端子Ｔｉｎから第２の端子Ｙまでの伝達関数ｆｉｎ２は、以下の式（１）で表される。
ｆｉｎ２＝ｆ３／（１＋ｆ３） （１）
この伝達関数ｆｉｎ２は、以下の式（２）で表される入力から第１の端子Ｘまでの伝達関数ｆｉｎ１と同じになる。
ｆｉｎ１＝ｆ１×ｆｖ／（１＋ｆ１×ｆｖ） （２）
ただし、第１のローパスフィルタＬＰＦ１の利得は、ループ利得が変わらないように、利得可変増幅回路ＶＧＡの利得と同時に、第１の制御回路ＣＯＮ１により制御される。なお、既述のように、例えば、第３のローパスフィルタＬＰＦ３の利得は、利得可変増幅回路ＶＧＡの利得が０ｄＢ（１倍）のときの第１のローパスフィルタＬＰＦ１の利得と同じである。
【００８１】
ここで、図７は、信号経路のＤＣオフセットや、利得変化時のＤＣオフセット変動がない理想的な条件で、変調信号を入力したときの、第１の端子Ｘの信号ＳＦ１のと第２の端子Ｙの信号ＳＦ３の波形のシミュレーション結果を示す図である。
【００８２】
図７に示すように、第１の端子Ｘの信号ＳＦ１の波形と第２の端子Ｙの信号ＳＦ３の波形は同じになっていることがわかる。
【００８３】
したがって、第２の端子Ｙの信号ＳＦ３を、信号ＳＦ１のレベルを検出するために用いることが可能である。ＤＣオフセットの影響については、例えばＤＣオフセットの発生源として、利得可変増幅回路ＶＧＡが支配的で、入力ノードのＤＣオフセットは低い場合には問題にならない。問題になる場合には、第３のローパスフィルタＬＰＦ３の入力で、カットオフ周波数の低いＨＰＦを用いてＤＣ成分を除去すればよい。
【００８４】
利得制御によってＤＣオフセット変動することがないため、時間をかけて収束してもよいためである。カットオフ周波数を切り替えるタイミングで十分に収束していれば問題ない。
【００８５】
既述のように、第２の制御回路ＣＯＮ２は、第２の端子Ｙの第２のフィードバック信号のレベルをモニターし、第２のフィードバック信号のレベルが閾値Ｖｔｈよりも高い場合には、第１のスイッチ素子ＳＷ１をオンし且つ第２のスイッチ素子ＳＷ２をオフする。
【００８６】
すなわち、第２の制御回路ＣＯＮ２は、第２のフィードバック信号のレベルが閾値Ｖｔｈよりも高い場合には、第１のローパスフィルタＬＰＦ１が出力した信号ＳＦ１を第１のフィードバック信号として第１の端子Ｘに入力させる。
【００８７】
そして、第２の制御回路ＣＯＮ２は、第２の端子Ｙの第２のフィードバック信号のレベルをモニターし、利得可変増幅回路ＶＧＡの利得制御が完了した後、最初に信号レベルが閾値Ｖｔｈを下回ったときに、カットオフ周波数を切り替える信号ＣＳ１を出力する。
【００８８】
すなわち、第２の制御回路ＣＯＮ２は、第２のフィードバック信号のレベルが閾値Ｖｔｈよりも低い場合には、第２のローパスフィルタＬＰＦ２が出力した信号ＳＦ２を第１のフィードバック信号として第１の端子Ｘに入力させる。
【００８９】
ここで、図８は、入力信号のレベルが高いときにカットオフ周波数を切り替えた比較例の波形を示す図である。また、図９は、実施例１に係る半導体集積回路１００の出力信号の波形を示す図である。
【００９０】
図８に示すように、比較例では、入力信号の影響で大きなＤＣオフセット変動が発生してしまう。
【００９１】
一方、図９に示すように、実施例１に係る半導体集積回路１００は、入力信号のレベルが低いときにカットオフ周波数を切り替えるため、ＤＣオフセット変動が発生しない。
【００９２】
すなわち、実施例１に係る半導体集積回路１００は、カットオフ周波数を切り替えるタイミングを、入力信号に応じて自動調整することで、受信信号によるＤＣオフセット発生を回避し、より高速に利得制御することができる。
【００９３】
以上のように、本実施形態に係る半導体集積回路によれば、受信性能を向上することができる。
【００９４】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【００９５】
１００ 半導体集積回路
１０００ 無線受信装置
１００１ アンテナ
１００２ 低雑音増幅回路（ＬＮＡ）
１００３ 局部発振回路
１００４ ミキサ回路
１００５ ローパスフィルタ
１００６ アナログ・デジタル変換回路
【技術分野】
【０００１】
半導体集積回路、および無線受信装置に関する。
【背景技術】
【０００２】
携帯端末等に用いられる無線通信用の半導体集積回路の受信回路において、無線周波数（ＲＦ：Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）信号を、ベースバンド帯域の信号に変換する方法として、スーパーへテロダイン方式やダイレクトコンバージョン方式が一般に知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１１−３５６９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
受信性能を向上することが可能な半導体集積回路を提供する。
【課題を解決するための手段】
【０００５】
実施形態に従った半導体集積回路は、入力端子に入力された入力信号と、第１の端子から出力された第１のフィードバック信号を反転した第１の反転信号と、を加算して得られた第１の加算信号を出力する第１の加算器を備える。半導体集積回路は、前記第１の加算信号を増幅した出力信号を出力端子に出力し、その利得が可変である利得可変増幅回路を備える。半導体集積回路は、前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、そのカットオフ周波数が可変である第１のローパスフィルタを備える。半導体集積回路は、前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、前記第１のローパスフィルタよりもカットオフ周波数が低い第２のローパスフィルタを備える。半導体集積回路は、前記入力信号と、第２の端子に入力された第２のフィードバック信号を反転した第２の反転信号と、を加算して得られた第２の加算信号を出力する第２の加算器を備える。半導体集積回路は、前記第２の加算信号が入力され、前記第２の加算信号をフィルタリングして得られた信号を前記第２のフィードバック信号として前記第２の端子に出力する第３のローパスフィルタを備える。半導体集積回路は、前記利得可変増幅回路の伝達関数と前記第１のローパスフィルタの伝達関数との積が前記第３のローパスフィルタの伝達関数と等しくなるように、前記利得可変増幅回路の利得および前記第１のローパスフィルタのカットオフ周波数を制御する第１の制御回路を備える。半導体集積回路は、利得可変増幅回路ＶＧＡの利得制御が完了した後、前記第２のフィードバック信号のレベルと予め設定された閾値とを比較し、前記第２のフィードバック信号のレベルが前記閾値よりも低くならない限り、前記第１のローパスフィルタが出力した信号を前記第１のフィードバック信号として前記第１の端子に入力させ、一方、前記第２のフィードバック信号のレベルが前記閾値よりも低くなった時に、前記第２のローパスフィルタが出力した信号を前記第１のフィードバック信号として前記第１の端子に入力させる第２の制御回路を備える。
【図面の簡単な説明】
【０００６】
【図１】図１は、実施例１に係る無線受信装置１０００の構成の一例を示すブロック図である。
【図２】図２は、図１に示す半導体集積回路１００の構成の一例を示すブロック図である。
【図３】図３は、図２に示す利得可変増幅回路ＶＧＡの構成の一例を示す回路図である。
【図４】図４は、図２に示す第１のローパスフィルタＬＰＦ１の構成の一例を示す回路図である。
【図５】図５は、図２に示す第２のローパスフィルタＬＰＦ２の構成の一例を示す回路図である。
【図６】図６は、図２に示す第３のローパスフィルタＬＰＦ３の構成の一例を示す回路図である。
【図７】図７は、信号経路のＤＣオフセットや、利得変化時のＤＣオフセット変動がない理想的な条件で、変調信号を入力したときの、第１の端子Ｘの信号ＳＦ１のと第２の端子Ｙの信号ＳＦ３の波形のシミュレーション結果を示す図である。
【図８】図８は、入力信号のレベルが高いときにカットオフ周波数を切り替えた比較例の波形を示す図である。
【図９】図９は、実施例１に係る半導体集積回路１００の出力信号の波形を示す図である。
【発明を実施するための形態】
【０００７】
例えば、ダイレクトコンバージョン方式では、フリッカノイズおよび、ミキサ回路の自己ミキシングや回路を構成する素子のミスマッチによるＤＣ成分の変動（ＤＣオフセット）がある。これらの要因により、ダイレクトコンバージョン方式では、信号の直接劣化や、回路特性が劣化することによる間接的な信号劣化を引き起こす問題がある。
【０００８】
この問題を解決するために、一般的にハイパスフィルタ（ＨＰＦ：Ｈｉｇｈ Ｐａｓｓ Ｆｉｌｔｅｒ）を使用して、信号の低周波成分を除去することが行われる。
【０００９】
この場合、ＨＰＦのカットオフ周波数を高くしすぎると、信号の持っている情報が失われてしまうため、受信性能の劣化につながる。
【００１０】
したがって、カットオフ周波数は受信性能が劣化しない程度の低い周波数に設定される。
【００１１】
一方、受信回路では、高速に利得制御を行うことが要求される。ＲＦ信号は通信路の距離等によって、受信機が受信する電力の幅（ダイナミックレンジ）が非常に広い。ＲＦ信号がAD変換回路に入力される時点では、ある程度決まった信号振幅にあわせる必要がある。これは、高伝送レートを確保するために、利得制御に使うことのできる時間は限られているためである。
【００１２】
一般的な受信機では、利得を変えることで、回路を構成する素子のミスマッチによって発生するＤＣオフセットの値が変わる。このため、利得を変えた直後は非常に大きなＤＣオフセットとなる場合がある。ＨＰＦにより、このＤＣオフセットはしばらくすると減衰して収束する。このときの時定数は、ＨＰＦのカットオフ周波数で決まる。
【００１３】
したがって、前述のようにカットオフ周波数を低くした状態で利得制御を行うと、ＤＣオフセット変動が収束するまでに非常に長い時間がかかり、高速な利得制御が実現できない。
【００１４】
そこで、利得制御中はＨＰＦのカットオフ周波数を高く設定してＤＣオフセット変動の収束時間を短くし、利得制御が完了したところで、カットオフ周波数を低くして、受信性能の劣化を防ぐ方法が用いられる。
【００１５】
しかし、信号を受信しながら、カットオフ周波数の切り替えを行うと、その瞬間の信号レベルがＤＣオフセットとなって発生し、その時点から低いカットオフ周波数のＨＰＦの応答特性でゆっくり収束する。
【００１６】
このため、結局、利得制御の時間が長くなる、もしくは本来ＤＣオフセット変動が収束しているべき時間にＤＣオフセットが残り、受信性能が劣化してしまうという問題が発生する。
【００１７】
そこで、以下の実施例では、受信性能を向上することが可能な半導体集積回路および無線受信装置について提案する。
【００１８】
以下、実施例について、図面に基づいて説明する。なお、以降の説明では簡単のため、カットオフ周波数の高いＨＰＦを実現するときに使うＬＰＦを高速ＬＰＦ、カットオフ周波数の低いＨＰＦを実現するときに使うＬＰＦを低速ＬＰＦとよび、これらを切り替えることで、ＨＰＦのカットオフ周波数を切り替えるものとする。
【００１９】
また、カットオフ周波数はループ利得に依存するため、利得可変増幅回路の利得が変わったときに、ループ利得が変わらないように、高速ＬＰＦの利得も変わるものとする。
【実施例１】
【００２０】
図１は、実施例１に係る無線受信装置１０００の構成の一例を示すブロック図である。
【００２１】
図１に示すように、無線受信装置１０００は、半導体集積回路１００と、アンテナ１００１と、低雑音増幅回路（ＬＮＡ）１００２と、局部発振回路１００３と、ミキサ回路１００４と、ローパスフィルタ１００５と、アナログ・デジタル変換回路１００６と、を備える。
【００２２】
アンテナ１００１は、ＲＦ信号を受信するようになっている。
【００２３】
低雑音増幅回路１００２は、受信されたＲＦ信号を増幅して出力するようになっている。
【００２４】
局部発振回路１００３は、局部発振信号を生成して出力するようになっている。
【００２５】
ミキサ回路１００４は、低雑音増幅回路１００３が出力した信号と局部発振信号とを混合した信号を出力するようになっている。
【００２６】
ローパスフィルタ１００５は、ミキサ回路１００４が出力した信号をフィルタリングして出力するようになっている。
【００２７】
半導体集積回路１００は、ローパスフィルタ１００５が出力した信号を増幅して出力し、その利得が制御可能になっている。
【００２８】
アナログ・デジタル変換回路１００６は、半導体集積回路１００が出力した信号をＡ／Ｄ変換するようになっている。
【００２９】
ここで、図２は、図１に示す半導体集積回路１００の構成の一例を示すブロック図である。
【００３０】
図２に示すように、半導体集積回路１００は、入力端子Ｔｉｎと、出力端子Ｔｏｕｔと、第１の加算器Ａ１と、第２の加算器Ａ２と、利得可変増幅回路ＶＧＡと、第１のローパスフィルタ（高速ＬＰＦ）Ｆ１と、第２のローパスフィルタ（低速ＬＰＦ）Ｆ２と、第３のローパスフィルタ（高速ＬＰＦ）Ｆ３と、第１の制御回路ＣＯＮ１と、第２の制御回路ＣＯＮ２と、第１のスイッチ素子ＳＷ１と、第２のスイッチ素子ＳＷ２と、インバータＩＮＶと、を備える。
【００３１】
第１の加算器Ａ１は、入力端子Ｔｉｎに入力された入力信号Ｓｉｎと、第１の端子Ｘから出力された第１のフィードバック信号を反転した第１の反転信号と、を加算して得られた第１の加算信号ＳＡ１を出力するようになっている。
【００３２】
利得可変増幅回路ＶＧＡは、第１の加算信号ＳＡ１を増幅した出力信号Ｓｏｕｔを出力端子Ｔｏｕｔに出力するようになっている。この利得可変増幅回路ＶＧＡは、その利得が可変である。
【００３３】
また、第１のローパスフィルタＬＰＦ１は、出力信号Ｓｏｕｔが入力され、出力信号Ｓｏｕｔをフィルタリングして得られた信号ＳＦ１を出力するようになっている。この第１のローパスフィルタＬＰＦ１は、そのカットオフ周波数が可変である。
【００３４】
また、第２のローパスフィルＦ２は、出力信号Ｓｏｕｔが入力され、出力信号Ｓｏｕｔをフィルタリングして得られた信号ＳＦ２を出力するようになっている。この第２のローパスフィルタＳＦ２は、第１のローパスフィルタＬＰＦ１よりもカットオフ周波数が低くなるように設定されている。
【００３５】
第２の加算器Ａ２は、入力信号Ｓｉｎと、第２の端子Ｙに入力された第２のフィードバック信号を反転した第２の反転信号と、を加算して得られた第２の加算信号ＳＡ２を出力するようになっている。
【００３６】
第３のローパスフィルタＬＰＦ３は、第２の加算信号ＳＡ２が入力され、第２の加算信号ＳＡ２をフィルタリングして得られた信号ＳＦ３を第２のフィードバック信号として第２の端子Ｙに出力するようになっている。
【００３７】
この第３のローパスフィルタＬＰＦ３の利得は、利得可変増幅回路ＶＧＡの利得が設定可能な最下限に設定されたときにおいて、第１のローパスフィルタＬＰＦ１の利得と等しくなるように設定されている。
【００３８】
また、第３のローパスフィルタＬＰＦ３の伝達関数ｆ３は、利得可変増幅回路ＶＧＡの伝達関数ｆｖと第１のローパスフィルタＬＰＦ１の伝達関数ｆ１との積と等しくなるように設定されている。
【００３９】
また、第１の制御回路ＣＯＮ１は、入力端子Ｔｉｎから第１のローパスフィルタＬＰＦ１を介して第１の端子Ｘまでの伝達関数ｆｉｎ１が一定になるように（すなわち、利得可変増幅回路ＶＧＡの伝達関数ｆｖと第１のローパスフィルタＬＰＦ１の伝達関数ｆ１との積が一定になるように）、利得可変増幅回路ＶＧＡの利得および第１のローパスフィルタＬＰＦ１のカットオフ周波数を制御するようになっている。
【００４０】
また、この第１の制御回路ＣＯＮ１は、利得可変増幅回路ＶＧＡの利得制御が完了したことを第２の制御回路ＣＯＮ２に通知するようになっている。
【００４１】
第１のスイッチ素子ＳＷ１は、第１の端子Ｘと第１のローパスフィルタＬＰＦ１の出力との間に接続されている。この第１のスイッチ素子ＳＷ１は、第２の制御回路ＣＯＮ２によりオン／オフが制御されるようになっている。
【００４２】
図２の例では、第２の制御回路ＣＯＮ２が出力した制御信号ＣＳ１により第１のスイッチ素子ＳＷ１は制御される。
【００４３】
第２のスイッチ素子ＳＷ２は、第１の端子Ｘと第２のローパスフィルタＬＰＦ２の出力との間に接続されている。この第２のスイッチ素子ＳＷ２は、第２の制御回路ＣＯＮ２によりオン／オフが制御されるようになっている。
【００４４】
図２の例では、第２の制御回路ＣＯＮ２が出力した制御信号ＣＳ１をインバータＩＮＶで反転した制御信号ＣＳ２により第２のスイッチ素子ＳＷ２は制御される。
【００４５】
すなわち、第１のスイッチ素子ＳＷ１と第２のスイッチ素子ＳＷ２とは、相補的にオン／オフするように第２の制御回路ＣＯＮ２により制御される。
【００４６】
第２の制御回路ＣＯＮ２は、利得可変増幅回路ＶＧＡの利得制御が完了した後、第２のフィードバック信号のレベルと予め設定された閾値Ｖｔｈとを比較するようになっている。
【００４７】
そして、第２の制御回路ＣＯＮ２は、利得可変増幅回路ＶＧＡの利得制御中、および、利得可変増幅回路ＶＧＡの利得制御が完了した後第２のフィードバック信号のレベルが閾値Ｖｔｈよりも低くならない限り、第１のスイッチ素子ＳＷ１をオンし且つ第２のスイッチ素子ＳＷ２をオフする。
【００４８】
すなわち、利得可変増幅回路ＶＧＡの利得制御中、および、利得可変増幅回路ＶＧＡの利得制御が完了した後第２のフィードバック信号のレベルが閾値Ｖｔｈよりも低くならない期間、第２の制御回路ＣＯＮ２は、第１のローパスフィルタＬＰＦ１が出力した信号ＳＦ１を第１のフィードバック信号として第１の端子Ｘに入力させる。
【００４９】
一方、第２の制御回路ＣＯＮ２は、利得可変増幅回路ＶＧＡの利得制御が完了した後、第２のフィードバック信号のレベルが閾値Ｖｔｈよりも低くなった時に、第１のスイッチ素子ＳＷ１をオフし且つ第２のスイッチ素子ＳＷ２をオンする。その後、第２のフィードバック信号のレベルが閾値Ｖｔｈよりも高くなってもこの状態を維持する。
【００５０】
すなわち、第２の制御回路ＣＯＮ２は、利得可変増幅回路ＶＧＡの利得制御が完了した後、第２のフィードバック信号のレベルが閾値Ｖｔｈを一度下回った場合には、第２のローパスフィルタＬＰＦ２が出力した信号ＳＦ２を第１のフィードバック信号として第１の端子Ｘに入力させ続ける。
【００５１】
ここで、図３は、図２に示す利得可変増幅回路ＶＧＡの構成の一例を示す回路図である。
【００５２】
利得可変増幅回路ＶＧＡは、例えば、図３に示すように、第１の可変抵抗Ｒ１と、第２の可変抵抗Ｒ２と、アンプ回路ＡＭＰと、を有する。
【００５３】
第１の可変抵抗Ｒ１は、第１の加算器Ａ１の出力（端子Ｔ）に一端が接続されている。
【００５４】
アンプ回路ＡＭＰは、第１の可変抵抗Ｒ１の他端に反転入力端子が接続され、接地に非反転入力端子が接続され、出力端子Ｔｏｕｔに出力が接続されている。
【００５５】
第２の可変抵抗Ｒ２は、アンプ回路ＡＭＰの反転入力端子に一端が接続され、アンプ回路ＡＭＰの出力に他端が接続されている。
【００５６】
ここで、第１の制御回路ＣＯＮ１は、第１の可変抵抗Ｒ１の抵抗値と第２の可変抵抗Ｒ２の抵抗値を制御することにより、利得可変増幅回路ＶＧＡの伝達関数ｆｖを制御する。
【００５７】
また、図４は、図２に示す第１のローパスフィルタＬＰＦ１の構成の一例を示す回路図である。
【００５８】
この第１のローパスフィルタＬＰＦ１は、例えば、図４に示すように、第１の抵抗Ｒａと、可変容量Ｃａと、を有する。
【００５９】
第１の抵抗Ｒａと、出力信号Ｓｏｕｔが入力される端子Ｔｉｎ１に一端が接続され、出力信号Ｓｏｕｔをフィルタリングした信号ＳＦ１を出力する端子Ｔｏｕｔ１に他端が接続されている。なお、端子Ｔｉｎ１と第１の抵抗Ｒａの一端との間にバッファが接続されていてもよい。
【００６０】
可変容量Ｃａは、第１の抵抗Ｒａの他端と接地との間に接続されている。
【００６１】
ここで、第１の制御回路ＣＯＮ１は、可変容量Ｃａの容量値を制御することにより、第１のローパスフィルタＬＰＦ１のカットオフ周波数（伝達関数ｆ１）を制御する。
【００６２】
また、図５は、図２に示す第２のローパスフィルタＬＰＦ２の構成の一例を示す回路図である。
【００６３】
第２のローパスフィルタＬＰＦ２は、例えば、図５に示すように、第２の抵抗Ｒｂと、第１の容量Ｃｂと、を有する。
【００６４】
第２の抵抗Ｒｂは、出力信号Ｓｏｕｔが入力される端子Ｔｉｎ２に一端が接続され、出力信号Ｓｏｕｔをフィルタリングした信号ＳＦ２を出力する端子Ｔｏｕｔ２に他端が接続されている。なお、端子Ｔｉｎ２と第２の抵抗Ｒｂの一端との間にバッファが接続されていてもよい。
【００６５】
第１の容量Ｃｂは、第２の抵抗Ｒｂの他端と接地との間に接続されている。
【００６６】
また、図６は、図２に示す第３のローパスフィルタＬＰＦ３の構成の一例を示す回路図である。
【００６７】
第３のローパスフィルタＬＰＦ３は、例えば、図６に示すように、第３の抵抗Ｒｃと、第２の容量Ｃｃと、を有する。
【００６８】
第３の抵抗Ｒｃは、第２の加算信号ＳＡ２が入力される端子に一端が接続され、出力信号Ｓｏｕｔをフィルタリングした信号を出力する端子に他端が接続されている。
【００６９】
第２の容量Ｃｃは、第３の抵抗Ｒｃの他端と接地との間に接続されている。
【００７０】
既述のように、第３のローパスフィルタＬＰＦ３の利得は、利得可変増幅回路ＶＧＡの利得が設定可能な最下限に設定されたときにおいて、第１のローパスフィルタＬＰＦ１の利得と等しくなるように設定されている。
【００７１】
この場合、第３のローパスフィルタＬＰＦ３のカットオフ周波数をより高く設定することができる。すなわち、第２の容量Ｃｃの容量値と第３の抵抗Ｒｃの抵抗値との積を小さくできるため、半導体集積回路１００の回路面積をより小さくすることができる。
【００７２】
以上のような構成を有する半導体記憶装置１００は、入力から出力までの伝達関数はＨＰＦ特性となり、全体をＨＰＦとしてみたときのカットオフ周波数は、ループ利得とＬＰＦのカットオフ周波数できまり、その値を変えることで、カットオフ周波数の高いＨＰＦの特性と、カットオフ周波数の低いＨＰＦの特性を実現することができる。
【００７３】
ここで、以上のような構成・機能を有する半導体集積回路１００のカットオフ周波数を切り替えるときの特性について説明する。
【００７４】
既述のように、受信性能を向上するためには、カットオフ周波数を切り替えたときの入力信号ＳｉｎによるＤＣオフセットを抑制する必要がある。
【００７５】
このＤＣオフセットが発生する原因は、第１の端子Ｘの信号レベルが高いときにカットオフ周波数を切り替えてしまうことである。
【００７６】
そこで、本実施例では、第１の端子Ｘの信号レベルが低いときを見計らってカットオフ周波数を切り替えるようにする。
【００７７】
ここで、第１の端子Ｘの信号は、利得可変増幅回路ＶＧＡのＤＣオフセットを補正するためのＤＣ成分も含んでいる。このため、入力信号Ｓｉｎのレベルの大小を比較するためには、そのＤＣ成分がどのくらいあるか分かっている必要がある。
【００７８】
そこで、本実施例では、既述のように、回路で発生するＤＣオフセットの影響を除外したときに、第１の端子Ｘに現れる信号ＳＦ１のレベルを検出するために、第３のローパスフィルタＬＰＦ３と第２の制御回路ＣＯＮ２を用いる（図２）。
【００７９】
入力信号Ｓｉｎは、通常の信号経路だけではなく、追加された第３のローパスフィルタＬＰＦ３にも入力される。この第３のローパスフィルタＬＰＦ３は、既述のように、利得可変増幅回路ＶＧＡの利得が、例えば、利得可変増幅回路ＶＧＡの利得が設定可能な最下限０ｄＢ（１倍）のときの、信号経路のＤＣオフセット除去用の第１のローパスフィルタＬＰＦ１と同じ特性を持つものである。
【００８０】
入力端子Ｔｉｎから第２の端子Ｙまでの伝達関数ｆｉｎ２は、以下の式（１）で表される。
ｆｉｎ２＝ｆ３／（１＋ｆ３） （１）
この伝達関数ｆｉｎ２は、以下の式（２）で表される入力から第１の端子Ｘまでの伝達関数ｆｉｎ１と同じになる。
ｆｉｎ１＝ｆ１×ｆｖ／（１＋ｆ１×ｆｖ） （２）
ただし、第１のローパスフィルタＬＰＦ１の利得は、ループ利得が変わらないように、利得可変増幅回路ＶＧＡの利得と同時に、第１の制御回路ＣＯＮ１により制御される。なお、既述のように、例えば、第３のローパスフィルタＬＰＦ３の利得は、利得可変増幅回路ＶＧＡの利得が０ｄＢ（１倍）のときの第１のローパスフィルタＬＰＦ１の利得と同じである。
【００８１】
ここで、図７は、信号経路のＤＣオフセットや、利得変化時のＤＣオフセット変動がない理想的な条件で、変調信号を入力したときの、第１の端子Ｘの信号ＳＦ１のと第２の端子Ｙの信号ＳＦ３の波形のシミュレーション結果を示す図である。
【００８２】
図７に示すように、第１の端子Ｘの信号ＳＦ１の波形と第２の端子Ｙの信号ＳＦ３の波形は同じになっていることがわかる。
【００８３】
したがって、第２の端子Ｙの信号ＳＦ３を、信号ＳＦ１のレベルを検出するために用いることが可能である。ＤＣオフセットの影響については、例えばＤＣオフセットの発生源として、利得可変増幅回路ＶＧＡが支配的で、入力ノードのＤＣオフセットは低い場合には問題にならない。問題になる場合には、第３のローパスフィルタＬＰＦ３の入力で、カットオフ周波数の低いＨＰＦを用いてＤＣ成分を除去すればよい。
【００８４】
利得制御によってＤＣオフセット変動することがないため、時間をかけて収束してもよいためである。カットオフ周波数を切り替えるタイミングで十分に収束していれば問題ない。
【００８５】
既述のように、第２の制御回路ＣＯＮ２は、第２の端子Ｙの第２のフィードバック信号のレベルをモニターし、第２のフィードバック信号のレベルが閾値Ｖｔｈよりも高い場合には、第１のスイッチ素子ＳＷ１をオンし且つ第２のスイッチ素子ＳＷ２をオフする。
【００８６】
すなわち、第２の制御回路ＣＯＮ２は、第２のフィードバック信号のレベルが閾値Ｖｔｈよりも高い場合には、第１のローパスフィルタＬＰＦ１が出力した信号ＳＦ１を第１のフィードバック信号として第１の端子Ｘに入力させる。
【００８７】
そして、第２の制御回路ＣＯＮ２は、第２の端子Ｙの第２のフィードバック信号のレベルをモニターし、利得可変増幅回路ＶＧＡの利得制御が完了した後、最初に信号レベルが閾値Ｖｔｈを下回ったときに、カットオフ周波数を切り替える信号ＣＳ１を出力する。
【００８８】
すなわち、第２の制御回路ＣＯＮ２は、第２のフィードバック信号のレベルが閾値Ｖｔｈよりも低い場合には、第２のローパスフィルタＬＰＦ２が出力した信号ＳＦ２を第１のフィードバック信号として第１の端子Ｘに入力させる。
【００８９】
ここで、図８は、入力信号のレベルが高いときにカットオフ周波数を切り替えた比較例の波形を示す図である。また、図９は、実施例１に係る半導体集積回路１００の出力信号の波形を示す図である。
【００９０】
図８に示すように、比較例では、入力信号の影響で大きなＤＣオフセット変動が発生してしまう。
【００９１】
一方、図９に示すように、実施例１に係る半導体集積回路１００は、入力信号のレベルが低いときにカットオフ周波数を切り替えるため、ＤＣオフセット変動が発生しない。
【００９２】
すなわち、実施例１に係る半導体集積回路１００は、カットオフ周波数を切り替えるタイミングを、入力信号に応じて自動調整することで、受信信号によるＤＣオフセット発生を回避し、より高速に利得制御することができる。
【００９３】
以上のように、本実施形態に係る半導体集積回路によれば、受信性能を向上することができる。
【００９４】
なお、実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【００９５】
１００ 半導体集積回路
１０００ 無線受信装置
１００１ アンテナ
１００２ 低雑音増幅回路（ＬＮＡ）
１００３ 局部発振回路
１００４ ミキサ回路
１００５ ローパスフィルタ
１００６ アナログ・デジタル変換回路
【特許請求の範囲】
【請求項１】
入力端子に入力された入力信号と、第１の端子から出力された第１のフィードバック信号を反転した第１の反転信号と、を加算して得られた第１の加算信号を出力する第１の加算器と、
前記第１の加算信号を増幅した出力信号を出力端子に出力し、その利得が可変である利得可変増幅回路と、
前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、そのカットオフ周波数が可変である第１のローパスフィルタと、
前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、前記第１のローパスフィルタよりもカットオフ周波数が低い第２のローパスフィルタと、
前記入力信号と、第２の端子に入力された第２のフィードバック信号を反転した第２の反転信号と、を加算して得られた第２の加算信号を出力する第２の加算器と、
前記第２の加算信号が入力され、前記第２の加算信号をフィルタリングして得られた信号を前記第２のフィードバック信号として前記第２の端子に出力する第３のローパスフィルタと、
前記利得可変増幅回路の伝達関数と前記第１のローパスフィルタの伝達関数との積が一定になるように、前記利得可変増幅回路の利得および前記第１のローパスフィルタのカットオフ周波数を制御する第１の制御回路と、
前記利得可変増幅回路の利得制御が完了した後、前記第２のフィードバック信号のレベルと予め設定された閾値とを比較し、前記第２のフィードバック信号のレベルが前記閾値よりも低くならない限り、前記第１のローパスフィルタが出力した信号を前記第１のフィードバック信号として前記第１の端子に入力させ、一方、前記第２のフィードバック信号のレベルが前記閾値よりも低くなった時に、前記第２のローパスフィルタが出力した信号を前記第１のフィードバック信号として前記第１の端子に入力させる第２の制御回路と、を備える
ことを特徴とする半導体集積回路。
【請求項２】
前記第２の制御回路は、前記利得可変増幅回路の利得制御が完了した後、前記第２のフィードバック信号のレベルが前記閾値を一度下回った場合には、前記第２のローパスフィルタが出力した信号を前記第１のフィードバック信号として前記第１の端子に入力させ続ける
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第３のローパスフィルタの利得は、前記利得可変増幅回路の利得が設定可能な最下限に設定されたときにおいて、前記第１のローパスフィルタの利得と等しくなるように、設定されている
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記第１の端子と前記第１のローパスフィルタの出力との間に接続され、前記第２の制御回路によりオン／オフが制御される第１のスイッチ素子と、
前記第１の端子と前記第２のローパスフィルタの出力との間に接続され、前記第２の制御回路によりオン／オフが制御される第２のスイッチ素子と、をさらに備え、
前記第２の制御回路は、
前記第２のフィードバック信号のレベルが前記閾値よりも高い場合には、前記第１のスイッチ素子をオンし且つ前記第２のスイッチ素子をオフし、
一方、前記第２のフィードバック信号のレベルが前記閾値よりも低い場合には、前記第１のスイッチ素子をオフし且つ前記第２のスイッチ素子をオンする
ことを特徴とする請求項１ないし３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記第３のローパスフィルタは、
前記第２の加算信号が入力される端子に一端が接続され、前記出力信号をフィルタリングした信号を出力する端子に他端が接続された第３の抵抗と、
前記第３の抵抗の他端と接地との間に接続された第２の容量と、を有することを特徴とする請求項１ないし４のいずれか一項に記載の半導体集積回路。
【請求項１】
入力端子に入力された入力信号と、第１の端子から出力された第１のフィードバック信号を反転した第１の反転信号と、を加算して得られた第１の加算信号を出力する第１の加算器と、
前記第１の加算信号を増幅した出力信号を出力端子に出力し、その利得が可変である利得可変増幅回路と、
前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、そのカットオフ周波数が可変である第１のローパスフィルタと、
前記出力信号が入力され、前記出力信号をフィルタリングして得られた信号を出力し、前記第１のローパスフィルタよりもカットオフ周波数が低い第２のローパスフィルタと、
前記入力信号と、第２の端子に入力された第２のフィードバック信号を反転した第２の反転信号と、を加算して得られた第２の加算信号を出力する第２の加算器と、
前記第２の加算信号が入力され、前記第２の加算信号をフィルタリングして得られた信号を前記第２のフィードバック信号として前記第２の端子に出力する第３のローパスフィルタと、
前記利得可変増幅回路の伝達関数と前記第１のローパスフィルタの伝達関数との積が一定になるように、前記利得可変増幅回路の利得および前記第１のローパスフィルタのカットオフ周波数を制御する第１の制御回路と、
前記利得可変増幅回路の利得制御が完了した後、前記第２のフィードバック信号のレベルと予め設定された閾値とを比較し、前記第２のフィードバック信号のレベルが前記閾値よりも低くならない限り、前記第１のローパスフィルタが出力した信号を前記第１のフィードバック信号として前記第１の端子に入力させ、一方、前記第２のフィードバック信号のレベルが前記閾値よりも低くなった時に、前記第２のローパスフィルタが出力した信号を前記第１のフィードバック信号として前記第１の端子に入力させる第２の制御回路と、を備える
ことを特徴とする半導体集積回路。
【請求項２】
前記第２の制御回路は、前記利得可変増幅回路の利得制御が完了した後、前記第２のフィードバック信号のレベルが前記閾値を一度下回った場合には、前記第２のローパスフィルタが出力した信号を前記第１のフィードバック信号として前記第１の端子に入力させ続ける
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第３のローパスフィルタの利得は、前記利得可変増幅回路の利得が設定可能な最下限に設定されたときにおいて、前記第１のローパスフィルタの利得と等しくなるように、設定されている
ことを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記第１の端子と前記第１のローパスフィルタの出力との間に接続され、前記第２の制御回路によりオン／オフが制御される第１のスイッチ素子と、
前記第１の端子と前記第２のローパスフィルタの出力との間に接続され、前記第２の制御回路によりオン／オフが制御される第２のスイッチ素子と、をさらに備え、
前記第２の制御回路は、
前記第２のフィードバック信号のレベルが前記閾値よりも高い場合には、前記第１のスイッチ素子をオンし且つ前記第２のスイッチ素子をオフし、
一方、前記第２のフィードバック信号のレベルが前記閾値よりも低い場合には、前記第１のスイッチ素子をオフし且つ前記第２のスイッチ素子をオンする
ことを特徴とする請求項１ないし３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記第３のローパスフィルタは、
前記第２の加算信号が入力される端子に一端が接続され、前記出力信号をフィルタリングした信号を出力する端子に他端が接続された第３の抵抗と、
前記第３の抵抗の他端と接地との間に接続された第２の容量と、を有することを特徴とする請求項１ないし４のいずれか一項に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−１１５６３６（Ｐ２０１３−１１５６３６Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６０５０５（Ｐ２０１１−２６０５０５）
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月２９日（２０１１．１１．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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