双方向シフトレジスタ、及びこれを用いた画像表示装置
【課題】単位レジスタ回路を複数段、従属接続した双方向シフトレジスタにおいて、小型化及び動作安定性の向上を図る。
【解決手段】シフトレジスタ部32はゲート信号線に出力端子を接続される主要段と、先頭、後尾各2段のダミー段とを有する。第k段の単位レジスタ回路38は、パルス入力で基準点をHレベルにするセット回路、Lレベルにするリセット回路、基準点のHレベル時にクロック信号に同期しパルスPkを出力する回路を有する。主要段はセット端子としてPk−1,Pk+1を入力する各端子、リセット端子としてPk−2,Pk+2を入力する各端子を有する。シフト方向に応じてクロック信号の生成順序が反転され、またスタートトリガ信号を先頭段、後尾段のいずれに印加するかが切り替えられる。先頭ダミー段はPk−2に関する、また後尾ダミー段はPk+2に関する端子及びリセット回路を有さない。
【解決手段】シフトレジスタ部32はゲート信号線に出力端子を接続される主要段と、先頭、後尾各2段のダミー段とを有する。第k段の単位レジスタ回路38は、パルス入力で基準点をHレベルにするセット回路、Lレベルにするリセット回路、基準点のHレベル時にクロック信号に同期しパルスPkを出力する回路を有する。主要段はセット端子としてPk−1,Pk+1を入力する各端子、リセット端子としてPk−2,Pk+2を入力する各端子を有する。シフト方向に応じてクロック信号の生成順序が反転され、またスタートトリガ信号を先頭段、後尾段のいずれに印加するかが切り替えられる。先頭ダミー段はPk−2に関する、また後尾ダミー段はPk+2に関する端子及びリセット回路を有さない。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、パルスの出力順序を切り替えることができる双方向シフトレジスタ、及びこれを用いて走査線ごとの駆動を行う画像表示装置に関する。
【背景技術】
【0002】
液晶表示装置の高解像度化は、その表示部の画素の配列密度の向上により実現され、それと共に画素回路に信号を供給する各種信号線の配列の配列ピッチは狭くなる。画素の走査線に対応して設けられるゲート線は、表示領域の側部にてゲート線駆動回路に接続される。ゲート線駆動回路は、画素回路へのデータの書き込みを可能とする電圧を走査線ごとに順番に出力するシフトレジスタを備える。高解像度化に伴い、当該シフトレジスタの各段を構成する単位レジスタ回路も縮小することが求められる。
【0003】
通常は、垂直走査方向における画像データの入力順序に対応させて、ゲート線への電圧印加は画像の上から下へ向けた順番で行われるが、シフトレジスタを双方向に駆動可能とすれば、入力画像データを下から上へ向けた走査線の順番で画素回路に書き込むことができる。これにより画像データをバッファするフレームメモリ等を設けてそこで画像データの順序を変えるといった構成に比べて簡易な仕組みで、表示する画像の向きを変えることができる。
【0004】
ゲート線駆動回路等に用いられるシフトレジスタは、従属接続された複数段の単位レジスタ回路からなり、基本的にその単位レジスタ回路列の一方端から他方端へ各段の単位レジスタ回路が順番にパルスを1回出力する動作を垂直走査等に連動して行う。
【0005】
図14は、単位レジスタ回路の基本構成を示す回路図である(特許文献1参照)。第n段である単位レジスタ回路の出力端子(GOUT[n])とクロック信号源CKとの間には、出力トランジスタM1が、また端子(GOUT[n])と電源VOFFとの間にはトランジスタM2が接続される。図15は、単位レジスタ回路の動作を説明する信号波形図である(特許文献1参照)。単位レジスタ回路に前段の出力パルスGOUT[n−1]が入力されると、M1のゲートにつながるノードN3(キャパシタCの一方端)の電位は電源VONに接続され、トランジスタをオンする電位であるHigh(H)レベルに引き上げられる。また、N3がHレベルのとき、ノードN4は電源VOFFに接続されてトランジスタをオフする電位であるLow(L)レベルに設定され、M2はオフ状態となる。このようにして、単位レジスタ回路はセット状態とされ、この状態で、クロック信号CKV(CK)がLレベルからHレベルに遷移すると、M1のソース−ゲート間に接続されたキャパシタCを介してN3の電位がさらに上昇し、クロック信号CKVのHレベルが出力GOUT[n]に現れる。
【0006】
一方、クロック信号CKVのHレベルからLレベルへの遷移では、N3の電位は低下し、また出力GOUT[n]の電圧も低下する。このとき、第(n+1)段へのクロック信号CKBの立ち上がりに連動して、後段の出力信号GOUT[n+1]にパルスが生成され第n段の単位レジスタ回路に入力される。GOUT[n+1]のパルスはN3の電位を引き下げると共に、N4の電位を引き上げてM2をオン状態とし、出力端子をVOFFに接続する。これらの動作により、出力信号GOUT[n]のパルスの出力が終了する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2004−157508号公報
【特許文献2】特開2009−272037号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
双方向の駆動を実現するために、順方向時に用いる構成と逆方向時に用いる構成との両方を単位レジスタ回路に設け、さらにそれらを切り替えるスイッチ素子を当該単位レジスタ回路に内蔵することが行われる。そのような単位レジスタ回路を採用する双方向シフトレジスタは小型化が難しく、また、画像表示装置の高解像度化に適さないという問題があった。一方、シフト方向に応じて構成を切り替えない単位レジスタ回路は、切り替える単位レジスタ回路に比べて、回路動作の安定性に問題を生じる可能性がある。
【0009】
また、各段の出力パルスの終了タイミングでは、ノードN3の電位は、Hレベルより高い電位からLレベルへ一気に引き下げられると共に、トランジスタM2がオンする。このような動作は、当該動作を引き起こす各信号のタイミングや波形を精度よく制御しなければ、当該タイミングでの動作不安定を生じやすい。例えば、出力トランジスタM1が完全にオフする前に、トランジスタM2がオンし始めて、電源VONからVOFFへの貫通電流が生じる可能性があるという問題がある。
【0010】
本発明は上記問題点を解決するためになされたものであり、簡単な回路構成で、かつ安定したシフト動作を双方向に行うことができる双方向シフトレジスタ、及びそれを用いた画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明に係る双方向シフトレジスタは、出力端子に駆動対象負荷を接続される主要段及び前記駆動対象負荷を接続されないダミー段を含むm段(mは6以上の整数である。)の単位レジスタ回路が従属接続され、前記ダミー段は前記主要段からなる列の先頭及び後尾に付加され、前記主要段の出力端子列から順方向及び逆方向のいずれかのシフト順序でパルスを出力するシフトレジスタ部と、n相(nは3以上の整数である。)のクロックパルスを前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番にそれぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、前記順シフトの開始時に順方向トリガ信号を生成し、前記逆シフトの開始時に逆方向トリガ信号を生成するトリガ信号生成部と、を有し、αf,αb,βf及びβbをαf<βb<nかつαb<βf<nなる自然数として、第k段(kは1≦k≦mなる整数である。)の前記単位レジスタ回路は、当該回路の基準点が第1電位である状態で、入力される前記クロックパルスに同期して出力パルスPkを出力する出力回路と、セット信号として出力パルスPk−αfを入力される順方向セット端子及び出力パルスPk+αbを入力される逆方向セット端子の双方と、リセット信号として出力パルスPk+βfを入力される順方向リセット端子及び出力パルスPk−βbを入力される逆方向リセット端子の少なくとも一方と、前記セット信号が入力されると前記基準点の電位を前記第1電位に設定するセット回路と、前記リセット信号が入力されると前記基準点の電位を前記第2電位に設定するリセット回路とを備え、前記主要段は前記順方向リセット端子及び前記逆方向リセット端子の双方を備え、前記先頭のダミー段はβb段設けられ、前記リセット端子として前記順方向リセット端子のみを備え、一方、前記後尾のダミー段はβf段設けられ、前記リセット端子として前記逆方向リセット端子のみを備え、前記ダミー段のうち先頭のαf段は前記順方向セット端子に前記パルスPk−αfに代えて前記順方向トリガ信号を、また、後尾のαb段は前記逆方向セット端子に前記パルスPk+αbに代えて前記逆方向トリガ信号をそれぞれ前記セット信号として入力される。
【0012】
他の本発明に係る双方向シフトレジスタは、前記リセット回路が、それぞれ前記基準点と前記第2電位の電源との間に配されゲート端子に前記リセット信号を印加されるとオンして前記基準点に前記電源を接続するトランジスタであって、前記順方向リセット端子に対応して設けられる第1のトランジスタ及び前記逆方向リセット端子に対応して設けられる第2のトランジスタを有し、前記ダミー段は前記第1及び第2のトランジスタの一方のみを有する。本発明の好適な態様は、前記各トランジスタが、a−Siトランジスタである双方向シフトレジスタである。
【0013】
別の本発明に係る双方向シフトレジスタは、前記各段の前記出力回路が、当該段の前記出力端子からの前記パルスの出力に応じて、駆動電流を当該出力端子に生じる出力トランジスタを有し、前記主要段の前記出力トランジスタが、前記駆動対象負荷に応じた駆動能力を有し、前記ダミー段の前記出力トランジスタが、前記主要段の前記出力トランジスタより駆動能力を低く設定される。
【0014】
さらに別の本発明に係る双方向シフトレジスタは、前記αf及びαbが1であるものである。
【0015】
本発明に係る画像表示装置は、複数の走査線に対応してマトリクス状に配置された複数の画素回路と、前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、請求項1から請求項5のいずれか1つに記載され前記各ゲート信号線が前記主要段の前記出力端子に接続された双方向シフトレジスタを備え、前記ゲート信号を前記シフトレジスタ部の前記主要段から出力される前記パルスに基づいて生成するゲート信号線駆動回路と、を有する。
【発明の効果】
【0016】
本発明によれば、簡単な回路構成で、かつ安定したシフト動作を双方向に行うことができる双方向シフトレジスタ、及びそれを用いた画像表示装置が得られる。
【図面の簡単な説明】
【0017】
【図1】第1の実施形態に係る画像表示装置の構成を示す模式図である。
【図2】第1の実施形態に係る双方向シフトレジスタの構成を示す模式図である。
【図3】第1の実施形態に係る双方向シフトレジスタの第1段の単位レジスタ回路の概略の回路図である。
【図4】第1の実施形態に係る双方向シフトレジスタの第2段の単位レジスタ回路の概略の回路図である。
【図5】第1の実施形態に係る双方向シフトレジスタの第λ段の単位レジスタ回路の概略の回路図である。
【図6】第1の実施形態に係る双方向シフトレジスタの第(N−1)段の単位レジスタ回路の概略の回路図である。
【図7】第1の実施形態に係る双方向シフトレジスタの第N段の単位レジスタ回路の概略の回路図である。
【図8】第1の実施形態に係る双方向シフトレジスタの順シフト動作での各種信号の波形を示すタイミング図である。
【図9】第1の実施形態に係る双方向シフトレジスタの逆シフト動作での各種信号の波形を示すタイミング図である。
【図10】第2の実施形態に係る双方向シフトレジスタの構成を示す模式図である。
【図11】第2の実施形態に係る双方向シフトレジスタの第1段及び第2段の単位レジスタ回路の概略の回路図である。
【図12】第2の実施形態に係る双方向シフトレジスタの第λ段の単位レジスタ回路の概略の回路図である。
【図13】第2の実施形態に係る双方向シフトレジスタの第(N−1)段及び第N段の単位レジスタ回路の概略の回路図である。
【図14】従来の単位レジスタ回路の構成を示す回路図である。
【図15】従来の単位レジスタ回路の動作を説明する信号波形図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施の形態(以下実施形態という)について、図面に基づいて説明する。
【0019】
[第1の実施形態]
図1は、第1の実施形態に係る画像表示装置10の構成を示す模式図である。画像表示装置10は例えば、液晶ディスプレイなどである。画像表示装置10は、複数の画素回路12、ゲート線駆動回路14、データ線駆動回路16及び制御回路18を有する。
【0020】
画素回路12は、画素に対応して表示部にマトリクス状に配列される。
【0021】
ゲート線駆動回路14には複数のゲート信号線20が接続される。各ゲート信号線20には、水平方向(行方向)に並ぶ複数の画素回路12が接続される。ゲート線駆動回路14はゲート信号線20に順番にゲート信号を出力し、当該ゲート信号線20に接続される画素回路12をデータ書き込み可能にする。
【0022】
データ線駆動回路16には複数のデータ線22が接続される。各データ線22には、垂直方向(列方向)に並ぶ複数の画素回路12が接続される。データ線駆動回路16は1走査線分の画像データをデータ線22に出力する。各データ線22に出力されたデータは、ゲート信号により書き込み可能とされている画素回路12に書き込まれ、各画素回路12は書き込まれたデータに応じて画素から出射される光量を制御する。
【0023】
制御回路18は、ゲート線駆動回路14及びデータ線駆動回路16の動作を制御する。
【0024】
画像表示装置10はゲート線駆動回路14として表示部の左側部に配置されるゲート線駆動回路14Lと、右側部に配置されるゲート線駆動回路14Rとを備え、ゲート線駆動回路14Rは奇数行のゲート信号線20に、またゲート線駆動回路14Lは偶数行のゲート信号線20にゲート信号を供給する。ゲート線駆動回路14及び制御回路18は双方向シフトレジスタを構成し、ゲート信号をゲート信号線20に供給する順序を、表示部の上側から下側へ向かう順方向と、下側から上側へ向かう逆方向とに切り替えることができる。
【0025】
図2は、画像表示装置10のゲート信号線20の走査に用いる双方向シフトレジスタ30の構成を示す模式図である。双方向シフトレジスタ30は、シフトレジスタ部32、クロック信号生成部34及びトリガ信号生成部36を含んで構成され、シフトレジスタ部32はゲート線駆動回路14に設けられ、クロック信号生成部34及びトリガ信号生成部36は例えば制御回路18に設けられる。シフトレジスタ部32は従属接続された複数段の単位レジスタ回路38からなる。
【0026】
図2は、例として右側のゲート線駆動回路14Rに設けられるシフトレジスタ部32に関係する部分を示している。ゲート線駆動回路14Rは奇数行、つまり2行ごとのゲート信号線20を2H(Hは1行の水平走査期間である。)ずれたタイミングで順次駆動する。一方、ゲート線駆動回路14Lは偶数行のゲート信号線20を奇数行とは1Hずれたタイミングで順次駆動する。片側のゲート線駆動回路14のシフトレジスタ部32は4相のクロックで駆動する構成とするが、上述のように両側で互いに1H位相がずれた駆動とするため、クロック信号生成部34は8相のクロック信号V1〜V8を生成する。各クロック信号には8H周期で2H幅のパルスが発生され、位相が隣接するクロック信号同士、つまりVjとV(j+1)とは1H期間の位相差に設定される。すなわち、位相が隣接するクロックパルスは、Hレベルに維持される2H期間のうち1H期間が互いにオーバーラップする。クロック信号生成部34は、それぞれ2Hずつ位相がずれた信号の組であるV1,V3,V5,V7からなる第1のセットとV2,V4,V6,V8からなる第2のセットとに分け、第1のセットをゲート線駆動回路14Rへ供給し、第2のセットをゲート線駆動回路14Lへ供給する。各段の単位レジスタ回路38は複数相のクロック信号のうち当該段の出力パルスのタイミングを定める位相のクロック信号(出力制御クロック信号)を1つ対応付けられる。
【0027】
クロック信号生成部34はクロックパルスを、シフトレジスタ部32の順シフト動作時には順方向で順番に、つまりV1,V2,・・・,V8,V1,・・・の順序で生成する。一方、逆シフト動作時には逆方向で順番に、つまりV8,V7,・・・,V1,V8,・・・の順序で生成する。それぞれシフトレジスタ部32の各段に供給する。このクロック信号生成部34に対して、ゲート線駆動回路14Rでは先頭段(上側)から後尾段(下側)へ向けてV1,V3,V5,V7,V1,・・・の順序で1段ずつ位相を変えたクロック信号が出力制御クロック信号として供給される。またゲート線駆動回路14Lでは当該順序はV2,V4,V6,V8,V2,・・・とする。
【0028】
トリガ信号生成部36は、順シフトの開始時に順方向トリガ信号VSTFを生成し、逆シフトの開始時に逆方向トリガ信号VSTBを生成する。具体的には、順シフトの開始時に、信号VSTFにHレベルに立ち上がるパルスを発生させ、逆シフトの開始時に、信号VSTBにHレベルに立ち上がるパルスを発生させる。
【0029】
シフトレジスタ部32は、既に述べたように複数の単位レジスタ回路38を従属接続した構成を有する。各単位レジスタ回路38はその出力端子からパルスを出力する。シフトレジスタ部32は単位レジスタ回路38の各段から、順シフト動作では先頭段から順番にパルスを出力し、逆シフト動作では後尾段から順番にパルスを出力する。
【0030】
シフトレジスタ部32の総段数をNで表す。複数段の単位レジスタ回路38には、出力端子にゲート信号線20を接続される主要段と、主要段からなる列の先頭及び後尾に付加され、ゲート信号線20を接続されないダミー段とが含まれる。総段数Nの値は、画像表示装置10の走査線数、つまりゲート信号線20の本数と、先頭ダミー段及び後尾ダミー段の段数とに応じて定まる。本実施形態ではダミー段をゲート線駆動回路14の先頭及び後尾にそれぞれ2段設ける。ゲート線駆動回路14R側の第k段の単位レジスタ回路38の出力をG(2k−1)(kは1≦k≦Nなる自然数である。)と表すと、ダミー段の出力であるG1,G3,G(2N−3),G(2N−3)はゲート信号線20へ出力されず、主要段である第λ段(λは3≦λ≦N−2なる自然数である。)の出力G(2λ−1)がゲート信号線20へ出力される。
【0031】
なお、ゲート線駆動回路14L側の第k段の単位レジスタ回路38の出力をG(2k)と表すと、ダミー段の出力であるG2,G4,G(2N−2),G(2N)はゲート信号線20へ出力されず、主要段である第λ段の出力G(2λ)がゲート信号線20へ出力される。
【0032】
図2には各単位レジスタ回路38の各入出力端子の接続関係が示されている。なお、表記を簡素にするためにクロック信号について例えばV(2λ−1)といった記号を用いる。この表記において、8を超える数ζで相が表されるクロック信号Vζは、ζを8で除したときの剰余ξで表されるクロック信号Vξを意味するものとする。
【0033】
図3〜図7は単位レジスタ回路38の概略の回路図であり、図3は第1段、図4は第2段、図5は第λ段、図6は第(N−1)段、図7は第N段の単位レジスタ回路38を表している。
【0034】
まず、図5に示す主要段(第λ段)の単位レジスタ回路38の構成を説明し、その後、ダミー段(k=1,2,N−1,N)の単位レジスタ回路38の構成について、主要段の構成との相違点を中心に説明する。
【0035】
第λ段の単位レジスタ回路38は、nチャネルのトランジスタT1F,T1B,T2〜T6,T7F,T7B,T9F,T9B,T10F,T10B及びキャパシタC1,C3を含んで構成される。
【0036】
第λ段の単位レジスタ回路38は、自段のパルスG(2λ−1)を出力する出力端子NOUT(λ)を有し、また、他の段のパルスを入力される端子として順方向セット端子NSF(λ)、逆方向セット端子NSB(λ)、順方向リセット端子NRF(λ)及び逆方向リセット端子NRB(λ)を有する。端子NSF(λ)は第(λ−1)段から出力信号G(2λ−3)を入力され、端子NSB(λ)は第(λ+1)段から出力信号G(2λ+1)を入力され、端子NRF(λ)は第(λ+2)段から出力信号G(2λ+3)を入力され、端子NRB(λ)は第(λ−2)段から出力信号G(2λ−5)を入力される。
【0037】
また、第λ段の単位レジスタ回路38は、クロック信号生成部34からはV(2λ−1),V(2λ+3)を入力される。
【0038】
さらに各単位レジスタ回路38は、トリガ信号生成部36から順方向トリガ信号VSTF及び逆方向トリガ信号VSTBを入力され、電源VGHからHレベル、電源VGLからLレベルの電圧を供給される。
【0039】
出力トランジスタT5は、ドレインを出力制御クロック信号V(2λ−1)の信号線に、またソースを出力端子NOUT(λ)に接続され、ゲートに接続される基準点N1の電位に応じてチャネルの導通を制御される。T5のゲートとソースとの間にはキャパシタC1が接続される。トランジスタT5及びキャパシタC1は、基準点であるノードN1がHレベルである状態で、入力されるクロックパルスV(2λ−1)に同期して自段の出力パルスG(2λ−1)を出力する出力回路として機能する。
【0040】
また、出力端子NOUT(λ)にドレインを接続されるトランジスタT6はソースを電源VGLに接続され、ゲートに接続されるノードN2の電位に応じてオン/オフを制御される。ノードN2とVGLとの間にはキャパシタC3が接続される。
【0041】
基準点N1は、それぞれダイオード接続されたトランジスタT1F,T1Bを介して端子NSF(λ)及びNSB(λ)に接続される。トランジスタT1F,T1Bは、端子NSF(λ)又はNSB(λ)に他の段の出力パルスが入力されると基準点N1をHレベルに設定するセット回路として機能する。
【0042】
互いに並列に基準点N1と電源VGLとの間に接続されたトランジスタT2,T9F,T9Bは、N1とVGLとの間を断続するスイッチ素子として機能する。T2はゲートをノードN2に接続され、T9Fはゲートを端子NRF(λ)に接続され、T9Bはゲートを端子NRB(λ)に接続され、N2,端子NRF(λ),NRB(λ)のいずれかの電位がHレベルとなると基準点N1の電位をLレベルに設定する。特に、トランジスタT9F,T9Bは端子NRF(λ)又はNRB(λ)に他の段の出力パルスが入力されると基準点N1をLレベルに設定するリセット回路として機能する。
【0043】
ここで、基準点N1がHレベルにセットされる期間以外はノードN2がHレベルに設定される。トランジスタT2はノードN2がHレベルの期間、オンするので、比較的長時間通電状態となる。その結果、トランジスタT2のしきい値電圧Vth(T2)は正方向にシフトし、T2が基準点N1をLレベルに固定する能力は低下する。一方、基準点N1のセット期間(第λ段の出力期間)以外でもT5のドレインにはクロック信号V(2λ−1)のパルスが印加され、当該パルスはT5のゲート−ドレイン間容量Cgdを介してN1の電位を浮き上がらせる働きをする。特に、後述するように少なくとも主要段のトランジスタT5のサイズは大きくする必要があり、それと共にCgdも大きくなり、基準点N1の電位浮き上がりも大きくなる。そこで、T9F,T9Bを設けてN1を好適にLレベルにリセットするようにしている。
【0044】
互いに並列にノードN2と電源VGHとの間に接続されたトランジスタT3,T10F,T10Bは、N2とVGHとの間を断続するスイッチ素子として機能する。T3はゲートをクロック信号(2λ+3)の信号線に接続され、T10Fはゲートを順方向トリガ信号VSTFの信号線に接続され、T10Bはゲートを逆方向トリガ信号VSTBの信号線に接続され、クロック信号(2λ+3),VSTF,VSTBのいずれかの電位がHレベルとなるとノードN2の電位をHレベルに設定する。
【0045】
互いに並列にノードN2と電源VGLとの間に接続されたトランジスタT4,T7F,T7Bは、N2とVGLとの間を断続するスイッチ素子として機能する。T4はゲートをN1に接続され、T7Fはゲートを端子NSF(λ)に接続され、T7Bはゲートを端子NSB(λ)に接続され、N1,端子NSF(λ),NSB(λ)のいずれかの電位がHレベルとなるとノードN2の電位をLレベルに設定する。
【0046】
次にダミー段の単位レジスタ回路38について説明する。図3,図4に示す第1段及び第2段の単位レジスタ回路38は、トランジスタT9Bを有さず、これに対応して端子NRBを有していない。この点については後述する。なお、これら第1,2段は端子NSF,NSB,NRFを有し、それら端子のうちNSF(1)以外は、第λ段と同様にして、対応する他の段の出力信号を入力される。一方、端子NSF(1)は対応する他の段の出力信号が存在しない。端子NSFは出力パルスの生成準備として基準点N1をHレベルにセットする信号を順シフト動作時に入力するために設けられており、端子NSF(1)には、順シフトの開始時にトリガ信号生成部36から順方向トリガ信号VSTFのパルスを入力する。
【0047】
また第1段はトランジスタT10Fを有さない点でも図5の単位レジスタ回路38と相違する。
【0048】
図6,図7に示す第(N−1)段及び第N段の単位レジスタ回路38は、トランジスタT9Fを有さず、これに対応して端子NRFを有していない。この点については後述する。なお、これら第(N−1),N段は端子NSF,NSB,NRBを有し、それら端子のうちNSB(N)以外は、第λ段と同様にして、対応する他の段の出力信号を入力される。一方、端子NSB(N)は対応する他の段の出力信号が存在しない。端子NSBは出力パルスの生成準備として基準点N1をHレベルにセットする信号を逆シフト動作時に入力するために設けられており、端子NSB(N)には、逆シフトの開始時にトリガ信号生成部36から逆方向トリガ信号VSTBのパルスを入力する。
【0049】
また第N段はトランジスタT10Bを有さない点でも図5の単位レジスタ回路38と相違する。
【0050】
主要段は駆動対象負荷として出力端子NOUTにゲート信号線20及び複数の画素回路12を接続される。大画面化によるゲート信号線20の長さの増加、及び高解像度化によるゲート信号線20に接続される画素回路12の数の増加に応じて当該駆動対象負荷は大きくなる。主要段の出力トランジスタT5は当該負荷に応じた駆動能力を有することが求められ、例えば、ゲート幅(チャネル幅)を大きく設計される。例えば、主要段のT5は5000μm程度の大きなチャネル幅に設計される。これに対し、ダミー段はゲート信号線20に接続されない。そこで、ダミー段の出力トランジスタT5の駆動能力は主要段より低く設定する。例えば、ダミー段のT5のチャネル幅は主要段のT5のチャネル幅の1/10の500μm程度に設定される。このように、ダミー段のトランジスタT5のサイズが小さくなり、ダミー段の単位レジスタ回路38を縮小できる。また、ダミー段の消費電力が低減される。
【0051】
以上、ゲート線駆動回路14の構成を奇数行のゲート信号線20を駆動する右側のゲート線駆動回路14Rを例に説明した。偶数行のゲート信号線20を駆動する左側のゲート線駆動回路14Lの構成も右側と同様であるが、念のため簡単に説明する。例えば、シフトレジスタ部32の第λ段は、右側のゲート線駆動回路14Rでは第(2λ−1)行のゲート信号線20に接続され、一方、左側のゲート線駆動回路14Lでは第(2λ)行のゲート信号線20に接続され、また順シフトでは第(2λ−1)行のゲート信号線20の駆動に1H遅れて第(2λ)行のゲート信号線20が駆動される。この対応関係から容易に推察されるように、ゲート線駆動回路14Lの第k段(1≦k≦N)の単位レジスタ回路38の出力端子NOUT(k)は信号G(2k)を出力し、また主要段の端子NSF(λ),NSB(λ),NRF(λ),NRB(λ)はそれぞれG(2λ−2),G(2λ+2),G(2λ+4),G(2λ−4)を入力される。また、T5には出力制御クロック信号としてV(2k)が入力され、T3のゲートにはクロック信号V(2k+4)が印加される。
【0052】
次に双方向シフトレジスタ30の動作について説明する。図8は順シフト動作での各種信号の波形を示すタイミング図である。
【0053】
順シフトは1フレームの画像信号の先頭にて、トリガ信号生成部36が順方向トリガ信号のパルスを生成することにより開始される(時刻t0,t1)。トリガ信号生成部36は時刻t0にて奇数行駆動用の順方向トリガ信号VSTFのパルスを生成した後、1H期間遅れた時刻t1にて偶数行駆動用の順方向トリガ信号VSTF2のパルスを生成する(時刻t1)。一方、奇数行駆動用の逆方向トリガ信号VSTB及び偶数行駆動用の逆方向トリガ信号VSTB2はLレベルに固定される。
【0054】
第2〜N段の単位レジスタ回路38は、信号VSTFのパルスを入力されると、T10FがオンしてノードN2をHレベルに引き上げ、その結果、T2がオンして基準点N1をLレベルに初期設定する。一方、第1〜(N−αb)段の単位レジスタ回路38は、信号VSTBのパルスを入力されるとT10Bがオンすることにより、基準点N1をLレベルに初期設定する。
【0055】
クロック信号生成部34は、既に述べたように順シフト動作時には順方向で順番にパルスを生成する。すなわち、クロック信号Vj(jは1≦j≦7なる自然数)のパルス立ち上がりから1H遅れてクロック信号V(j+1)のパルスを立ち上げ、また、クロック信号V8のパルス立ち上がりから1H遅れてクロック信号V1のパルスを立ち上げる。
【0056】
ここではまず、ゲート線駆動回路14Rの主要段(第λ段)の単位レジスタ回路38の順シフト動作を説明する。
【0057】
第λ段の動作の前には第1〜(λ−1)段が順番に動作して2H幅のパルスを2Hの位相差で順次出力している。端子NSF(λ)に第(λ−1)段の出力信号G(2λ−3)のパルスが入力されると(時刻t2)、基準点N1がHレベルに応じた電位(VGH−Vth(T1F))にセットされてT5がオンし、またキャパシタC1の端子間電圧が当該電位にセットされる。このとき、T4がオンしてノードN2をLレベルに設定する。また、このときT7Fもオンすることにより、T4だけの場合より速やかにノードN2がLレベルに設定される。当該ノードN2の電位はキャパシタC3に保持される。ノードN2がLレベルであることにより、T2及びT6はオフ状態である。
【0058】
第(λ−1)段の出力パルスはクロックV(2λ−3)のパルス(図8ではクロックV7のパルス)に同期して発生するので、時刻t2から2H経った時刻t3では第λ段へクロック信号V(2λ−1)のパルス(図8ではクロック信号V1のパルス)が入力される。クロック信号V(2λ−1)のパルスは、T5のソース電位を上昇させる。すると、ブートストラップ効果によりN1の電位がさらに上昇し、クロック信号V(2λ−1)のパルスは電位低下することなく信号G(2λ−1)のパルスとなって端子NOUT(λ)から出力される。この信号G(2λ−1)のパルスは第(λ+1)段の端子NSFに入力され、当該段のN1をHレベルにセットする。
【0059】
時刻t4にてクロック信号V(2λ−1)のパルスが立ち下がると、信号G(2λ−1)のパルスも立ち下がる。一方、基準点N1の電位はHレベルに維持される。
【0060】
時刻t4では、第(λ+1)段がクロック信号V(2λ+1)のパルスに同期して信号G(2λ+1)のパルスを出力する。このように、各段は先行する段のパルス出力から2H遅れて当該段のパルスを出力する。第(λ+1)段のパルス出力を受けた第(λ+2)段は、時刻t4から2H経った時刻t5にて信号G(2λ+3)のパルスを出力する。
【0061】
時刻t5にて第λ段は端子NRFに信号G(2λ+3)のパルスを入力されると、T9Fがオンして基準点N1をLレベルにリセットする。それと同時にクロック信号V(2λ+3)によりT3もオンしてノードN2をHレベルに引き上げる。その結果、T6がオンして出力端子NOUT(λ)を電源VGLに接続する。
【0062】
なお、T3はクロック信号V(2λ+3)により時刻t5以外のタイミングでも周期的にオンし、基準点N1がセット状態とされる期間を除き、ノードN2をHレベルに良好に維持する。これにより、基準点N1がHレベルにセット状態とされる期間を除き、NOUT(λ)はLレベルに維持される。
【0063】
以上の動作にて時刻t2に先行する2H期間には第(λ−2)段から端子NRB(λ)にパルスが入力されT9Bがオンするが、当該期間は第(λ−1)段から端子NSF(λ)へのパルス入力で基準点N1がHレベルにセットされる前であるので、上述の動作に影響を与えない。また、時刻t4〜t5の2H期間には第(λ+1)段から端子NSB(λ)にパルスが入力され、T1Bを介して端子NSB(λ)から基準点N1にHレベルの電位が印加されるが、当該期間は第(λ+2)段から端子NRF(λ)へのパルス入力で基準点N1がLレベルにリセットされる前であるので、上述の動作に影響を与えない。
【0064】
また、基準点N1をHレベルにセットするタイミングは、クロック信号V(2λ−1)の複数のパルスのうち時刻t3のパルスに1周期先行するパルスよりも後であり、基準点N1をLレベルにリセットするタイミングは、1周期後に生成されるパルスよりも前であるので、端子NOUT(λ)からのパルス出力は時刻t3のクロックパルスに同期した1回だけである。
【0065】
上述したように主要段は自段の1つ前の段の出力パルスを受けて基準点N1をセット状態とし、自段の2つ後の段の出力パルスを受けて基準点N1をリセット状態とする。この点、第1段のダミー段には1つ前の段が存在しない。そこで、既に述べたように第1段は端子NSFに順方向トリガ信号VSTFのパルスを入力する構成としている。第1段は時刻t0に生成される信号VSTFのパルスを受けて基準点N1をHレベルにセットされる。これ以降の第1段の動作は上述した第λ段と同様である。第(N−1),N段のダミー段には2つ後の段が存在せず、また、そもそも主要段と異なり順方向リセット端子NRFを備えていない。つまり、第(N−1),N段の基準点N1のリセットは主要段と同様には行えない。本実施形態では、第(N−1),N段の基準点N1は1フレームの順シフト動作の終わりにてHレベルにセットされた後、次のフレームの開始時に生成される信号VSTFのパルスを受けてT10F,T2がオンすることによりLレベルにリセットされる。なお、この点については詳しく後述する。
【0066】
以上、ゲート線駆動回路14Rの各段の順シフト動作を説明した。ゲート線駆動回路14Lの各段の順シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H遅れて各動作を行う。
【0067】
図9は逆シフト動作での各種信号の波形を示すタイミング図である。
【0068】
逆シフトは1フレームの画像信号の先頭にて、トリガ信号生成部36が逆方向トリガ信号のパルスを生成することにより開始される(時刻t0,t1)。トリガ信号生成部36は時刻t0にて偶数行駆動用の逆方向トリガ信号VSTB2のパルスを生成した後、1H期間遅れた時刻t1にて奇数行駆動用の逆方向トリガ信号VSTBのパルスを生成する(時刻t1)。一方、奇数行駆動用の順方向トリガ信号VSTF及び偶数行駆動用の順方向トリガ信号VSTF2はLレベルに固定される。
【0069】
クロック信号生成部34は、既に述べたように逆シフト動作時には逆方向で順番にパルスを生成する。すなわち、クロック信号V(j+1)のパルス立ち上がりから1H遅れてクロック信号Vjのパルスを立ち上げ、また、クロック信号V1のパルス立ち上がりから1H遅れてクロック信号V8のパルスを立ち上げる。
【0070】
シフトレジスタ部32の主要段の各単位レジスタ回路38は、端子NSFに関する部分と端子NSBに関する部分とが対称な回路構成とされ、端子NRFに関する部分と端子NRBに関する部分とが対称な回路構成とされている。具体的には、片側のゲート線駆動回路14を駆動に用いる4相のクロックの相数で考えて、順シフト動作及び逆シフト動作のいずれにおいても、各段の単位レジスタ回路38は端子NSBに自段よりクロック1相分先行して、つまり2H期間先行して生成された出力パルスを受けて基準点N1をセット状態とし、端子NRBに自段よりクロック2相分後、つまり4H遅れて生成された出力パルスを受けて基準点N1をリセット状態とするように構成されている。また、シフトレジスタ部32の両端、つまり先頭のダミー段と後尾のダミー段とは、シフト方向の反転に対して互いに対称な構成となる関係にある。具体的には、逆シフト動作における先頭ダミー段は順シフト動作における後尾ダミー段と同様に機能し、逆シフト動作における後尾ダミー段は順シフト動作における先頭ダミー段と同様に機能する。よって、制御回路18がトリガ信号の切り替えとクロックパルスの生成順序の切り替えとを行えば、シフトレジスタ部32は順シフトと同様の動作で逆シフト動作を行う。
【0071】
例えば、ゲート線駆動回路14Rの第N段は時刻t1に端子NSBに逆方向トリガ信号VSTBのパルスを入力されて、基準点N1をHレベルにセットされ、その後最初に生成されるクロック信号V(2N−1)のパルスに同期して、出力信号G(2N−1)にパルスを発生させる。以降、順シフト動作とは逆向きに各段からパルスが順次出力される。
【0072】
以上、ゲート線駆動回路14Rを例に逆シフト動作を説明した。ゲート線駆動回路14Lの各段の逆シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H進んで各動作を行う。
【0073】
ここで、自段を基点として、リセット端子NRFにパルスを入力する他の段を、セット端子NSBにパルスを入力する他の段より遠い段に設定し、かつリセット端子NRBにパルスを入力する他の段を、セット端子NSFにパルスを入力する他の段より遠い段に設定している。この構成によれば、順シフト動作時において、逆シフト動作にかかわる端子NSB,NRBに入力されるパルスは当該順シフト動作には影響を与えず、同様に、逆シフト動作時において、順シフト動作にかかわる端子NSF,NRFに入力されるパルスは当該逆シフト動作には影響を与えない。よって、例えば、順シフト動作時に端子NSF,NRFの入力のみを選択的に受け付け、一方、逆シフト動作時には端子NSB,NRBの入力を選択的に受け付けるようにするスイッチ等は不要である。すなわち、シフトレジスタ部32及びそれを構成する単位レジスタ回路38はその基本的な回路構成を順シフトと逆シフトとで切り替えない構成とすることができる。切り替えスイッチとして用いるトランジスタが不要である分、単位レジスタ回路38の回路構成が簡素となり縮小化が容易である。また、各段の当該トランジスタへ切り替え信号を供給する信号線をシフトレジスタ部32に沿って配する必要がないので、ゲート線駆動回路14の水平方向のサイズ増加を抑制できる。
【0074】
なお、順シフト動作にて説明したように、基準点N1をリセットする動作に同期して、クロック信号を用いてT3をオンしてノードN2をHレベルに引き上げる。本実施形態では、片側のゲート線駆動回路14を駆動するクロックを4相とし、例えば、ゲート線駆動回路14Rでは自段の出力トランジスタT5への出力制御クロック信号V(2k−1)にクロック2相分遅れたタイミングで基準点N1をリセットする。この基準点N1のリセットのタイミングでT3をオンするクロック信号は順シフトではV(2k+3)であり、逆シフトではV(2k−5)となり、これらは同相である。すなわち本実施形態ではT3を制御するクロック信号も順シフトと逆シフトとで切り替える必要がない。
【0075】
上記実施形態の先頭ダミー段は逆方向リセット端子NRB及びT9Bを有さず、後尾ダミー段は順方向リセット端子NRF及びT9Fを有さない。この構成について説明する。リセット端子NRF,NRBは出力パルスの生成後、基準点N1をLレベルにリセットする信号を入力するために用いられる。N1をLレベルにリセットすることで、その後に入力される出力制御クロック信号のパルスによって出力パルスが生成されることが回避される。ここで、ダミー段である第1,2段、第(N−1),N段の出力はゲート信号線20の駆動に用いられないし、また、順シフトにて主要段の出力パルスの生成が終わった後のダミー段である第(N−1),N段の出力、及び逆シフトにて主要段の出力パルスの生成が終わった後のダミー段である第1,2段の出力は他の段の基準点N1をセットする信号として使われることもない。したがって、これら各シフト動作の末尾にて動作するダミー段は、クロックパルスの反復に応じて出力パルスを繰り返して発生させても特段の問題はない。つまり、ダミー段の基準点N1は次のフレームに対するシフト動作の開始までにリセット状態とすれば足りる。この理由から、順シフトの動作説明で述べたように、本実施形態では、第(N−1),N段の基準点N1のリセットを次のフレームの開始時に生成される信号VSTFのパルスを受けてT10F,T2がオンすることにより行っている。また同様に、逆シフト動作での第1,2段の基準点N1のリセットは次のフレームの開始時に生成される信号VSTBのパルスによるT10B,T2のオン動作により実現している。
【0076】
なお、上述したようにT9F,T9Bは本来、T2のリセット能力の低下を補うために設けられている。しかし、ダミー段ではT5のサイズが主要段より小さく、Cgdも小さいので、上述した基準点N1の電位浮き上がりは主要段より小さい。よって、ダミー段では、リセットをT9F,T9Bの補助を受けずにT2だけで行うことは可能である。
【0077】
ここで、先頭ダミー段の単位レジスタ回路38に逆シフト動作時における基準点N1のリセット手段として逆方向リセット端子NRB及びT9Bを追加し、また後尾ダミー段の単位レジスタ回路38に順シフト動作時における基準点N1のリセット手段として順方向リセット端子NRF及びT9Fを追加した構成を考える。この場合、追加したリセット端子NRF,NSBへ印加する信号を別途生成することは例えば、制御回路18などの規模が大きくなるので好ましくない。この点、先頭ダミー段の追加端子NRBに逆方向トリガ信号VSTBを入力し、後尾ダミー段の追加端子NRFに順方向トリガ信号VSTFを入力する構成は、回路規模の増加を生じない。この構成では、順シフト動作時には、信号VSTFのパルスにより次のフレーム開始と同時に後尾ダミー段の基準点N1の電位がリセットされ、逆シフト動作時には、信号VSTBのパルスにより次のフレーム開始と同時に先頭ダミー段の基準点N1の電位がリセットされ、双方向シフトレジスタの動作が実現される。
【0078】
しかし、この構成は以下に述べる問題を生じ得る。つまり、当該構成は順シフト動作では逆方向トリガ信号VSTBはLレベルに固定され、逆シフト動作では順方向トリガ信号VSTFはLレベルに固定されるので、順シフト動作では第1,2段のT9Bはオフ状態に維持され、逆シフト動作では第(N−1),N段のT9Fはオフ状態に維持される。このようにドレイン−ソース間に電圧を印加してオフ状態に長時間維持したトランジスタは、Vthシフトと呼ばれるトランジスタ特性の変化を生じ得る。具体的にはnチャネルのトランジスタではしきい値電圧Vthが低下し、リーク電流を生じやすくなる。Vthシフトは特にa−Si薄膜トランジスタ(TFT)トランジスタにて起こりやすい。T9F又はT9Bがリーク電流を生じると、本来、基準点N1がHレベルとされるべき出力期間にてN1の電位が低下し、出力パルスが生成されなくなる。具体的には、順シフト動作では先頭ダミー段にてT9Bがリーク電流を生じて出力パルスを発生せず、逆シフト動作では後尾ダミー段にてT9Fがリーク電流を生じて出力パルスを発生せず、シフト動作が継続されなくなる不都合が生じる場合がある。このことに配慮し、本発明においては先頭ダミー段に逆方向リセット端子NRB及びT9Bを設けず、後尾ダミー段に順方向リセット端子NRF及びT9Fを設けない構成としている。
【0079】
さて、上記実施形態では、片側のゲート線駆動回路14を4相駆動とし、基本的に第k段の単位レジスタ回路38に第(k−2)段,第(k−1)段,第(k+1)段,第(k+2)段の出力を入力し、第(k−1)段,第(k+1)段の出力パルスで基準点N1がHレベルにセットされ、第(k−2)段,第(k+2)段の出力パルスで基準点N1がLレベルにリセットされる構成として、順シフトと逆シフトとで回路構成の切り替えが基本的に不要な双方向シフトレジスタを実現可能とした。また、このような構成は、各段の出力パルスが立ち下がった後に基準点N1のHレベルをLレベルにリセットする。すなわち各段の出力パルスの終了後に当該段の基準点N1がセット状態に維持される後続セット期間が設けられる。この後続セット期間があることによって本発明の双方向シフトレジスタの動作は、基準点N1の電位がHレベルより高い電位からLレベルへ一気に引き下げられると共にトランジスタM6がオンするという動作ではなくなり、貫通電流の発生等、各信号のタイミングずれや波形のくずれによる不安定な動作が起こりにくくなる。
【0080】
ここで本発明は上記実施形態の構成に限られない。一般的には、シフトレジスタ部32を駆動するクロック信号をn相(nは3以上の整数である。)とし、αf,αb,βf及びβbをαf<βb<nかつαb<βf<nなる自然数として、第k段の単位レジスタ回路38に第(k−βb)段,第(k−αf)段,第(k+αb)段,第(k+βf)段の出力を入力し、第(k−αf)段,第(k+αb)段の出力パルスで基準点N1がHレベルにセットされ、第(k−βb)段,第(k+βf)段の出力パルスで基準点N1がLレベルにリセットされる構成としても、上述したような、回路構成の切り替えが基本的に不要で、かつ動作安定性が向上した双方向シフトレジスタが実現できる。
【0081】
ちなみに、αf<βb及びαb<βfという条件からβf,βbは2以上であること、及び、順シフト及び逆シフトを行うために主要段を最低2段必要とすることから双方向シフトレジスタの総段数Nは6以上である。
【0082】
N段のうち先頭のβb段は逆シフト動作におけるリセット信号を他の段の出力から得られず、後尾のβf段は順シフト動作におけるリセット信号を他の段の出力から得られないので、これら先頭のβb段及び後尾のβf段はダミー段とする。先頭ダミー段は逆方向リセット端子NRB及びそれにより制御されるリセット回路(上記実施形態ではトランジスタT9B)を具備せず、後尾ダミー段は順方向リセット端子NRF及びそれにより制御されるリセット回路(上記実施形態ではトランジスタT9F)を具備しない。
【0083】
この一般的な場合のシフトレジスタ部32のダミー段の単位レジスタ回路38の端子NSF,NSB,NRF,NRBへも、上述の実施形態のダミー段と同様、他の段の出力パルスに代わる信号が入力される場合がある。具体的には、段数N段の双方向シフトレジスタにおいて、第1〜αf段の端子NSFには順方向トリガ信号を入力し、順シフトの開始時に当該信号によって基準点N1をHレベルにセットする。また第(N−αf+1)〜N段の端子NSBには逆方向トリガ信号を入力し、逆シフトの開始時に当該信号によって基準点N1をセット状態とする。
【0084】
単位レジスタ回路38には、順方向トリガ信号VSTFのパルスにより基準点N1を初期状態としてLレベルに設定する回路としてT10F及びT2を含む構成を基本的には設けることができる。但し、第1〜αf段は信号VSTFのパルスにより基準点N1をHレベルにセットするので、例えば、上記実施形態の第1段(図3参照)と同じくT10Fを有さない回路構成として、基準点N1がLレベルに初期リセットされないようにする。同様に、単位レジスタ回路38には、逆方向トリガ信号VSTBのパルスにより基準点N1を初期状態としてLレベルに設定する回路としてT10B及びT2を含む構成を基本的には設けることができる。但し、第(N−αb+1)〜N段は信号VSTBのパルスによりN1をHレベルにセットするので、例えば、上記実施形態の第N段(図7参照)と同じくT10Bを有さない回路構成として、基準点N1がLレベルに初期リセットされないようにする。
【0085】
αfは順シフト動作にて基準点N1がセットされてから出力パルスが立ち上がるまでの期間(先行セット期間)に相当し、αbは逆シフト動作における先行セット期間に相当する。この先行セット期間が長くなると、キャパシタC1によって保持されたN1の電位がT9FやT9Bのリーク電流等により低下して、T5のドレインへのクロックパルス入力時にT5のゲートが端子NOUTからのパルス出力に十分な電位に達しない不都合が生じ得る。そこで、例えば、キャパシタC1の容量があまり大きくない場合など、上述の不都合が懸念される場合には、上記実施形態のようにαf及びαbを1に設定して先行セット期間を短くする構成が好適である。
【0086】
また、順シフト動作と逆シフト動作とにおける画像表示装置10の動作を対称にする観点からαf=αb、βf=βbとすることが好適である。
【0087】
n=4、βf=βb=2とする上記実施形態では、上述したようにT3の制御信号に用いるクロック信号を順シフト動作と逆シフト動作とで共通とすることができた。このようにT3の制御を双方向で共通のクロック信号で行う構成は、βf+βb=nのときに実現される。
【0088】
単位レジスタ回路は、図3〜図7に示すものに限られない。具体的には、主要段は、順方向セット端子NSF及び逆方向セット端子NSBと、順方向リセット端子NRF及び逆方向リセット端子NRBと、端子NSF,NSBのいずれかにセット信号を入力されると基準点の電位を第1の電位に設定するセット回路と、端子NRF,NRBのいずれかにリセット信号を入力されると基準点の電位を第2の電位に設定するリセット回路と、基準点が第1の電位である状態では、当該単位レジスタ回路に入力されるクロックパルスに同期して出力信号にパルスを出力する出力回路とを備える他の回路構成とすることができる。また、先頭ダミー段は、上記主要段の構成のうち逆方向リセット端子NRB以外の構成を備え、後尾ダミー段は、上記主要段の構成のうち順方向リセット端子NRF以外の構成を備える他の回路構成とすることができる。
【0089】
例えば、後述する第2の実施形態の単位レジスタ回路60はそのような回路構成の他の例である。また、上述したT3を順シフトと逆シフトとで共通のクロック信号で制御できる条件(βf+βb=n)を満たさない場合には、T3のゲートに印加する制御信号を順シフトと逆シフトとで切り替える回路構成を採用することができ、これも単位レジスタ回路の1つの変形例となる。さらに、基準点N1及び電源VGLとの間の断続を制御するスイッチ回路の一例として、T9F,T9Bはドレインを基準点N1に、またソースを電源VGLに直接接続するという最も単純な構成を示したが、T9F,T9Bは複数の素子からなるスイッチ回路の一部であってもよい。また、シフト動作の終わりにパルスを出力するダミー回路でのリセット動作が主要段とは異なることに起因する問題は必ずしも上述したものでなくてもよく、リセット回路が上述した以外の問題を有する双方向シフトレジスタにおいても本発明の構成を適用することにより当該問題を回避し得る。
【0090】
なお、上述の実施形態では、片側のゲート線駆動回路14を駆動するクロック信号のパルスは隣接する相同士でオーバーラップしない場合を説明した。しかし、本発明は、クロック信号のパルスが隣接する相同士でオーバーラップする場合にも適用できる。例えば、クロック信号Vj,V(j+1)の位相差の時間を1としたときのクロックパルスの幅をκ(κはκ≧1である。)とすると、端子NSF,NSBへのセット信号と端子NRF,NRBへのリセット信号とがオーバーラップして入力されないことが必要である。具体的には、第(k−βb)段の出力パルスと第(k−αf)段の出力パルスとが重ならず、かつ、第(k+αb)段の出力パルスと第(k+βf)段の出力パルスとが重ならないことが求められる。これより、αf,αb,βf及びβbの条件として、αf+κ≦βb<nかつαb+κ≦βf<nが得られる。
【0091】
本発明に係る双方向シフトレジスタ30を構成するトランジスタとしてnチャネルのトランジスタを用いる例を説明したが、トランジスタはpチャネルであってもよい。また、トランジスタは、TFTであってもMOSFETであってもよく、トランジスタを構成する半導体層は基本的には単結晶シリコン、非晶質シリコン(a−Si)、多結晶シリコン(poly−Si)のいずれでもよく、またIGZO(インジウムガリウム亜鉛オキサイド)等の酸化物半導体であってもよい。
【0092】
また、上述の実施形態では、ゲート線駆動回路14Rに奇数行のゲート信号線20を接続し、ゲート線駆動回路14Lに偶数行のゲート信号線20を接続し、それぞれの双方向シフトレジスタ30を互いに1H位相をずらした2H周期で駆動する構成としたが、ゲート線駆動回路14に奇数行及び偶数行のゲート信号線20を接続し、1つの双方向シフトレジスタ30から奇数行及び偶数行のゲート信号線20へ1H周期で順次、パルスを出力する構成においても本発明を適用することができる。
【0093】
[第2の実施形態]
以下、上記第1の実施形態と同様の構成要素には同一の符号を付して当該構成要素についてすでになされた説明を援用することとし説明の簡略化を図る。
【0094】
第2の実施形態に係る画像表示装置10の概略の構成は図1を用いて説明した第1の実施形態と同様であり、ゲート線駆動回路14Rが奇数行を駆動し、ゲート線駆動回路14Lが偶数行を駆動する。
【0095】
図10は、例として右側のゲート線駆動回路14Rに設けられるシフトレジスタ部32に関係する部分の構成を示している。シフトレジスタ部32には単位レジスタ回路60がN個従属接続され、主要段が(N−4)段であり、主要段の先頭、後尾に各2段のダミー段が設けられる。本実施形態の単位レジスタ回路60は後述するように第1の実施形態の単位レジスタ回路38とは異なる回路構成であり、各段に入力されるクロック信号や制御信号には図2に示す第1の実施形態の構成と相違が存在するが、各段の出力及び段相互の従属接続の仕方は基本的に第1の実施形態と同様である。
【0096】
クロック信号生成部34は第1の実施形態と同様であり、8相のクロック信号V1〜V8を2セットの4相クロック信号に分け、そのうちV1,V3,V5,V7からなる組をゲート線駆動回路14Rへ供給する。いずれの単位レジスタ回路60もV1,V3,V5,V7を全て入力されるが、それらのうち出力制御クロック信号として利用される1つのクロック信号はシフトレジスタ部32内における当該単位レジスタ回路60の位置に応じて定まる。
【0097】
図11〜図13は単位レジスタ回路60の概略の回路図であり、図11は先頭ダミー段、図12は主要段(第λ段)、図13は後尾ダミー段の単位レジスタ回路60を表している。
【0098】
まず、図12に示す主要段(第λ段)の単位レジスタ回路60の構成を説明し、その後、ダミー段(k=1,2,N−1,N)の単位レジスタ回路38の構成について、主要段の構成との相違点を中心に説明する。
【0099】
第λ段の単位レジスタ回路60は、NMOSトランジスタT1F,T1B,T2,T4〜T6,T6A,T6B,T6C,T9F,T9B及びキャパシタC1,C3を含んで構成される。
【0100】
第λ段の単位レジスタ回路60は、自段のパルスG(2λ−1)を出力する出力端子NOUT(λ)を有し、また、他の段のパルスを入力される端子として順方向セット端子NSF(λ)、逆方向セット端子NSB(λ)、順方向リセット端子NRF(λ)及び逆方向リセット端子NRB(λ)を有する。端子NSF(λ)は第(λ−1)段から出力信号G(2λ−3)を入力され、端子NSB(λ)は第(λ+1)段から出力信号G(2λ+1)を入力され、端子NRF(λ)は第(λ+2)段から出力信号G(2λ+3)を入力され、端子NRB(λ)は第(λ−2)段から出力信号G(2λ−5)を入力される。
【0101】
また、第λ段の単位レジスタ回路60は、クロック信号生成部34からはV(2λ−1),V(2λ+1),V(2λ+3),V(2λ+5)を入力される。さらに各単位レジスタ回路60は、電源VGHからHレベル、電源VGLからLレベルの電圧を供給される。
【0102】
出力トランジスタT5は、ドレインをクロック信号V(2λ−1)の信号線に、またソースを出力端子NOUT(λ)に接続され、ゲートに接続される基準点N1の電位に応じてチャネルの導通を制御される。T5のゲートとソースとの間にはキャパシタC1が接続される。トランジスタT5及びキャパシタC1は、基準点N1がHレベルである状態で、入力されるクロックパルスV(2λ−1)に同期して自段の出力パルスG(2λ−1)を出力する出力回路として機能する。
【0103】
トランジスタT6,T6A,T6B,T6Cはドレインを出力端子NOUT(λ)に、またソースをVGLに接続される。T6はゲートをノードN2に接続され、T6Aはゲートにクロック信号V(2λ+1)を印加され、T6Bはゲートにクロック信号V(2λ+3)を印加され、T6Cはゲートにクロック信号V(2λ+5)を印加され、N2,クロック信号V(2λ+1),V(2λ+3),V(2λ+5)のいずれかの電位がHレベルとなると出力端子NOUT(λ)を電源VGLに接続する。
【0104】
N1は、それぞれダイオード接続されたトランジスタT1F,T1Bを介して端子NSF(λ)及びNSB(λ)に接続される。トランジスタT1F,T1Bは、端子NSF(λ)又はNSB(λ)に他の段の出力パルスが入力されると基準点N1をHレベルに設定するセット回路として機能する。
【0105】
互いに並列に基準点N1と電源VGLとの間に接続されたトランジスタT2,T9F,T9Bは、N1とVGLとの間を断続するスイッチ素子として機能する。T2はゲートをノードN2に接続され、T9Fはゲートを端子NRF(λ)に接続され、T9Bはゲートを端子NRB(λ)に接続され、N2,端子NRF(λ),NRB(λ)のいずれかの電位がHレベルとなると基準点N1の電位をLレベルに設定する。特に、トランジスタT9F,T9Bは端子NRF(λ)又はNRB(λ)に他の段の出力パルスが入力されると基準点N1をLレベルに設定するリセット回路として機能する。
【0106】
ノードN2と電源VGLとの間にはトランジスタT4が接続される。T4はゲートを基準点N1に接続される。また、ノードN2とクロック信号V(2λ−1)の入力端子との間にはキャパシタC3が接続される。トランジスタT4は、N2とVGLとの間を断続するスイッチ素子として機能する。N1の電位がHレベルの期間にてT4はオン状態となり、N2の電位をLレベルに設定する。一方、N1の電位がLレベルの期間はT4はオフ状態である。この状態ではクロック信号V(2λ−1)がHレベルとなると、キャパシタC3を介してN2の電位がHレベルに引き上げられる。
【0107】
次にダミー段の単位レジスタ回路60について説明する。図11に示す第μ段(μ=1,2)、つまり先頭ダミー段の単位レジスタ回路60は、第1の実施形態と同様の理由からトランジスタT9Bを有さず、これに対応して端子NRBを有していない。なお、第1,2段は端子NSF,NSB,NRFを有し、それら端子のうちNSF(1)以外は、第λ段と同様にして、対応する他の段の出力信号を入力される。端子NSF(1)は第1の実施形態と同様、順シフトの開始時にトリガ信号生成部36から順方向トリガ信号VSTFのパルスを入力される。
【0108】
図13に示す第μ段(μ=(N−1),N)、つまり後尾ダミー段の単位レジスタ回路60は、第1の実施形態と同様の理由からトランジスタT9Fを有さず、これに対応して端子NRFを有していない。なお、第(N−1),N段は端子NSF,NSB,NRBを有し、それら端子のうちNSB(N)以外は、第λ段と同様にして、対応する他の段の出力信号を入力される。端子NSB(N)は第1の実施形態と同様、順シフトの開始時にトリガ信号生成部36から順方向トリガ信号VSTBのパルスを入力される。
【0109】
また、第1の実施形態で述べたように、ダミー段の出力トランジスタT5のサイズを主要段より小さくすることが好適である。
【0110】
以上、ゲート線駆動回路14の構成を奇数行のゲート信号線20を駆動するゲート線駆動回路14Rを例に説明した。本実施形態の偶数行のゲート信号線20を駆動するゲート線駆動回路14Lの構成も右側と同様である。この点については第1の実施形態と同様であるので説明を省略する。
【0111】
次に双方向シフトレジスタ30の動作について説明する。本実施形態についての順シフト動作及び逆シフト動作での各種信号の波形を示すタイミング図は第1の実施形態にて示した図8,図9と同じである。
【0112】
順シフトは、1フレームの画像信号の先頭にて、トリガ信号生成部36が順方向トリガ信号のパルスを生成することにより開始される(図8の時刻t0,t1)。クロック信号生成部34は、既に述べたように順シフト動作時には順方向で順番にパルスを生成する。
【0113】
ここではまず、ゲート線駆動回路14Rの主要段(第λ段)の単位レジスタ回路60の順シフト動作を説明する。
【0114】
第λ段の動作の前には第1〜(λ−1)段が順番に動作して2H幅のパルスを2Hの位相差で順次出力している。NSF(λ)に第(λ−1)段の出力信号G(2λ−3)のパルスが入力されると(図8の時刻t2)、基準点N1がHレベルに応じた電位(VGH−Vth(T1F))にセットされてT5がオンし、またキャパシタC1の端子間電圧が当該電位にセットされる。このとき、T4がオンしてノードN2をLレベルに設定する。よって、T2及びT6はオフ状態である。
【0115】
時刻t2から2H経った時刻t3にて、出力制御クロック信号V(2λ−1)のパルスがT5のドレインに入力される。クロック信号V(2λ−1)のパルスは、T5のソース電位を上昇させる。すると、ブートストラップ効果により基準点N1の電位がさらに上昇し、クロックV(2λ−1)のパルスは電位低下することなく信号G(2λ−1)のパルスとして端子NOUT(λ)から出力される。この信号G(2λ−1)のパルスは第(λ+1)段の端子NSFに入力され、当該段の基準点N1をHレベルにセットする。
【0116】
時刻t4にて出力制御クロック信号V(2λ−1)のパルスが立ち下がると、信号G(2λ−1)のパルスも立ち下がる。また、このタイミングでクロック信号V(2λ+1)のパルスがT6Aをオンするので、出力端子NOUT(λ)はVGLに接続され、出力信号G(2λ−1)はLレベルとなる。一方、N1の電位はHレベルに維持される(後続セット期間)。
【0117】
時刻t4では、第(λ+1)段がクロックV(2λ+1)のパルスに同期して信号G(2λ+1)のパルスを出力する。このように、各段は先行する段のパルス出力から2H遅れて当該段のパルスを出力する。第(λ+1)段のパルス出力を受けた第(λ+2)段は、時刻t4から2H経った時刻t5にて信号G(2λ+3)のパルスを出力する。
【0118】
時刻t5にて第λ段は端子NRFに信号G(2λ+3)のパルスを入力されると、T9FがオンしてN1をLレベルにリセットする。それと同時に、T6Bがクロック信号V(2λ+3)のパルスによりオンして、出力信号G(2λ−1)をLレベルに維持する。なお、次の2H期間では、T6Cがクロック信号V(2λ+5)のパルスによりオンして、出力信号G(2λ−1)をLレベルに維持する。
【0119】
さて、基準点N1のセット期間(第λ段の出力期間)以外でもT5のドレインには出力制御クロック信号V(2λ−1)のパルスが印加され、当該パルスはT5のゲート−ドレイン間容量Cgdを介してN1の電位を浮き上がらせる働きをする。この基準点N1の電位変動は、T2がオンすることにより抑えられる。基準点N1のリセット期間では、N1は基本的にはLレベルであり、T4がオフ状態である。この状態では、上述したように出力制御クロック信号V(2λ−1)のパルスに応じてノードN2の電位がHレベルに引き上げられ、T2,T6がオンする。これにより、基準点N1はリセット期間にてLレベルに固定され、また、出力信号G(2λ−1)はLレベルに維持される。
【0120】
上述したように主要段は自段の1つ前の段の出力パルスを受けて基準点N1をセット状態とし、自段の2つ後の段の出力パルスを受けて基準点N1をリセット状態とする。この点、第1段のダミー段には1つ前の段が存在しない。そこで、既に述べたように第1段は端子NSFに順方向トリガ信号VSTFのパルスを入力する構成としている。第1段は時刻t0に生成される信号VSTFのパルスを受けて基準点N1をHレベルにセットされる。これ以降の第1段の動作は上述した第λ段と同様である。既に述べたように第(N−1),N段のダミー段はリセット端子NRFを備えていない。第(N−1),N段の基準点N1は当該段の1フレームの順シフト動作の終わりにてHレベルにセットされた後、次のフレームの開始時までにT2がオンすることによりLレベルにリセットされる。具体的には、先行セット期間を長く設定した場合の不都合として上述したように、第(N−1),N段のN1の電位はT9BやT2のリーク電流で低下する。ここで、T2は例えば、T4と比較して大きなチャネル幅に設計されるのでリーク電流も大きくなる。また、垂直帰線期間に対応してフレーム間に生じるシフト動作の停止期間は比較的長く、この間にN1の電位はリーク電流により低下する。
【0121】
なお、第(N−1),N段のダミー段(μ=(N−1),N)のN1とVGLとの間に、クロック信号V(2μ+3)のパルスによりオンするトランジスタ(Trと表す)を設けて、次のフレームのシフト動作の開始に先行して生成されるクロック信号によりTrをオンさせて当該ダミー段のN1をLレベルにリセットする構成とすることもできる。ここで、第μ段のダミー段は、クロック信号V(2μ−1)に同期して出力パルスを生成する。その出力パルスの生成タイミングとその前後の先行セット期間及び後続セット期間とはN1をLレベルにリセットできないことを考慮し、Trはそれらの期間に当たらないタイミングでパルスを発生するクロック信号V(2μ+3)で制御する。また、4相駆動であるゲート線駆動回路14Rにおいて、出力信号G(2λ−5)で制御されるT9Bのオン時にはTrもオンするので、Trを設ける構成では第(N−1),N段のダミー段のT9Bは省略することができる。第1,2段のダミー段(μ=1,2)も同様にTrを設けて、逆シフト動作時にN1の電位をLレベルにリセットすることができる。本実施形態では、第1,2段のダミー段のTrもクロック信号V(2μ+3)で制御することができ、また、T9Fを省略することもできる。
【0122】
以上、ゲート線駆動回路14Rの各段の順シフト動作を説明した。ゲート線駆動回路14Lの各段の順シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H遅れて各動作を行う。
【0123】
逆シフトは、1フレームの画像信号の先頭にて、トリガ信号生成部36が逆方向トリガ信号のパルスを生成することにより開始される(図9の時刻t0,t1)。クロック信号生成部34は、既に述べたように逆シフト動作時には逆方向で順番にパルスを生成する。
【0124】
シフトレジスタ部32の主要段の各段の単位レジスタ回路60は第1の実施形態の単位レジスタ回路38と同じく、セット端子及びリセット端子が順シフトと逆シフトとに対して対称に構成されている。また、第1の実施形態と同様、先頭ダミー段と後尾ダミー段とは、シフト方向の反転に対して互いに対称な構成となる関係にある。よって、制御回路18がトリガ信号の切り替えとクロックパルスの生成順序の切り替えとを行えば、シフトレジスタ部32は順シフトと同様の動作で逆シフト動作を行う。
【0125】
例えば、ゲート線駆動回路14Rの第N段は時刻t1に端子NSBに逆方向トリガ信号VSTBのパルスを入力されて、基準点N1をHレベルにセットされ、その後最初に生成されるクロック信号V(2N−1)のパルスに同期して、出力信号G(2N−1)にパルスを発生させる。以降、順シフト動作とは逆向きに各段からパルスが順次出力される。
【0126】
以上、ゲート線駆動回路14Rを例に逆シフト動作を説明した。ゲート線駆動回路14Lの各段の逆シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H進んで各動作を行う。
【0127】
なお、第1の実施形態で述べた構成の各種の変更は本実施形態の双方向シフトレジスタにおいても採用することが可能である。
【0128】
また、ダミー段について説明したトランジスタTrを主要段にも採用して、主要段のT9F,T9Bの少なくとも一方を省略することができる。特に、上述した4相駆動(n=4,βf=βb=2)のゲート線駆動回路14では、クロック信号V(2λ+3)で制御される1つのTrを設けることで、T9F,T9Bの両方を省略することができる。このように1つのTrを設けてT9F,T9Bの両方を省略する構成は、一般的にはβf+βb=nのときに可能である。
【符号の説明】
【0129】
10,50 画像表示装置、12 画素回路、14,14L,14R ゲート線駆動回路、16 データ線駆動回路、18 制御回路、20 ゲート信号線、22 データ線、30 双方向シフトレジスタ、32 シフトレジスタ部、34 クロック信号生成部、36 トリガ信号生成部、38,60 単位レジスタ回路。
【技術分野】
【0001】
本発明は、パルスの出力順序を切り替えることができる双方向シフトレジスタ、及びこれを用いて走査線ごとの駆動を行う画像表示装置に関する。
【背景技術】
【0002】
液晶表示装置の高解像度化は、その表示部の画素の配列密度の向上により実現され、それと共に画素回路に信号を供給する各種信号線の配列の配列ピッチは狭くなる。画素の走査線に対応して設けられるゲート線は、表示領域の側部にてゲート線駆動回路に接続される。ゲート線駆動回路は、画素回路へのデータの書き込みを可能とする電圧を走査線ごとに順番に出力するシフトレジスタを備える。高解像度化に伴い、当該シフトレジスタの各段を構成する単位レジスタ回路も縮小することが求められる。
【0003】
通常は、垂直走査方向における画像データの入力順序に対応させて、ゲート線への電圧印加は画像の上から下へ向けた順番で行われるが、シフトレジスタを双方向に駆動可能とすれば、入力画像データを下から上へ向けた走査線の順番で画素回路に書き込むことができる。これにより画像データをバッファするフレームメモリ等を設けてそこで画像データの順序を変えるといった構成に比べて簡易な仕組みで、表示する画像の向きを変えることができる。
【0004】
ゲート線駆動回路等に用いられるシフトレジスタは、従属接続された複数段の単位レジスタ回路からなり、基本的にその単位レジスタ回路列の一方端から他方端へ各段の単位レジスタ回路が順番にパルスを1回出力する動作を垂直走査等に連動して行う。
【0005】
図14は、単位レジスタ回路の基本構成を示す回路図である(特許文献1参照)。第n段である単位レジスタ回路の出力端子(GOUT[n])とクロック信号源CKとの間には、出力トランジスタM1が、また端子(GOUT[n])と電源VOFFとの間にはトランジスタM2が接続される。図15は、単位レジスタ回路の動作を説明する信号波形図である(特許文献1参照)。単位レジスタ回路に前段の出力パルスGOUT[n−1]が入力されると、M1のゲートにつながるノードN3(キャパシタCの一方端)の電位は電源VONに接続され、トランジスタをオンする電位であるHigh(H)レベルに引き上げられる。また、N3がHレベルのとき、ノードN4は電源VOFFに接続されてトランジスタをオフする電位であるLow(L)レベルに設定され、M2はオフ状態となる。このようにして、単位レジスタ回路はセット状態とされ、この状態で、クロック信号CKV(CK)がLレベルからHレベルに遷移すると、M1のソース−ゲート間に接続されたキャパシタCを介してN3の電位がさらに上昇し、クロック信号CKVのHレベルが出力GOUT[n]に現れる。
【0006】
一方、クロック信号CKVのHレベルからLレベルへの遷移では、N3の電位は低下し、また出力GOUT[n]の電圧も低下する。このとき、第(n+1)段へのクロック信号CKBの立ち上がりに連動して、後段の出力信号GOUT[n+1]にパルスが生成され第n段の単位レジスタ回路に入力される。GOUT[n+1]のパルスはN3の電位を引き下げると共に、N4の電位を引き上げてM2をオン状態とし、出力端子をVOFFに接続する。これらの動作により、出力信号GOUT[n]のパルスの出力が終了する。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2004−157508号公報
【特許文献2】特開2009−272037号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
双方向の駆動を実現するために、順方向時に用いる構成と逆方向時に用いる構成との両方を単位レジスタ回路に設け、さらにそれらを切り替えるスイッチ素子を当該単位レジスタ回路に内蔵することが行われる。そのような単位レジスタ回路を採用する双方向シフトレジスタは小型化が難しく、また、画像表示装置の高解像度化に適さないという問題があった。一方、シフト方向に応じて構成を切り替えない単位レジスタ回路は、切り替える単位レジスタ回路に比べて、回路動作の安定性に問題を生じる可能性がある。
【0009】
また、各段の出力パルスの終了タイミングでは、ノードN3の電位は、Hレベルより高い電位からLレベルへ一気に引き下げられると共に、トランジスタM2がオンする。このような動作は、当該動作を引き起こす各信号のタイミングや波形を精度よく制御しなければ、当該タイミングでの動作不安定を生じやすい。例えば、出力トランジスタM1が完全にオフする前に、トランジスタM2がオンし始めて、電源VONからVOFFへの貫通電流が生じる可能性があるという問題がある。
【0010】
本発明は上記問題点を解決するためになされたものであり、簡単な回路構成で、かつ安定したシフト動作を双方向に行うことができる双方向シフトレジスタ、及びそれを用いた画像表示装置を提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明に係る双方向シフトレジスタは、出力端子に駆動対象負荷を接続される主要段及び前記駆動対象負荷を接続されないダミー段を含むm段(mは6以上の整数である。)の単位レジスタ回路が従属接続され、前記ダミー段は前記主要段からなる列の先頭及び後尾に付加され、前記主要段の出力端子列から順方向及び逆方向のいずれかのシフト順序でパルスを出力するシフトレジスタ部と、n相(nは3以上の整数である。)のクロックパルスを前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番にそれぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、前記順シフトの開始時に順方向トリガ信号を生成し、前記逆シフトの開始時に逆方向トリガ信号を生成するトリガ信号生成部と、を有し、αf,αb,βf及びβbをαf<βb<nかつαb<βf<nなる自然数として、第k段(kは1≦k≦mなる整数である。)の前記単位レジスタ回路は、当該回路の基準点が第1電位である状態で、入力される前記クロックパルスに同期して出力パルスPkを出力する出力回路と、セット信号として出力パルスPk−αfを入力される順方向セット端子及び出力パルスPk+αbを入力される逆方向セット端子の双方と、リセット信号として出力パルスPk+βfを入力される順方向リセット端子及び出力パルスPk−βbを入力される逆方向リセット端子の少なくとも一方と、前記セット信号が入力されると前記基準点の電位を前記第1電位に設定するセット回路と、前記リセット信号が入力されると前記基準点の電位を前記第2電位に設定するリセット回路とを備え、前記主要段は前記順方向リセット端子及び前記逆方向リセット端子の双方を備え、前記先頭のダミー段はβb段設けられ、前記リセット端子として前記順方向リセット端子のみを備え、一方、前記後尾のダミー段はβf段設けられ、前記リセット端子として前記逆方向リセット端子のみを備え、前記ダミー段のうち先頭のαf段は前記順方向セット端子に前記パルスPk−αfに代えて前記順方向トリガ信号を、また、後尾のαb段は前記逆方向セット端子に前記パルスPk+αbに代えて前記逆方向トリガ信号をそれぞれ前記セット信号として入力される。
【0012】
他の本発明に係る双方向シフトレジスタは、前記リセット回路が、それぞれ前記基準点と前記第2電位の電源との間に配されゲート端子に前記リセット信号を印加されるとオンして前記基準点に前記電源を接続するトランジスタであって、前記順方向リセット端子に対応して設けられる第1のトランジスタ及び前記逆方向リセット端子に対応して設けられる第2のトランジスタを有し、前記ダミー段は前記第1及び第2のトランジスタの一方のみを有する。本発明の好適な態様は、前記各トランジスタが、a−Siトランジスタである双方向シフトレジスタである。
【0013】
別の本発明に係る双方向シフトレジスタは、前記各段の前記出力回路が、当該段の前記出力端子からの前記パルスの出力に応じて、駆動電流を当該出力端子に生じる出力トランジスタを有し、前記主要段の前記出力トランジスタが、前記駆動対象負荷に応じた駆動能力を有し、前記ダミー段の前記出力トランジスタが、前記主要段の前記出力トランジスタより駆動能力を低く設定される。
【0014】
さらに別の本発明に係る双方向シフトレジスタは、前記αf及びαbが1であるものである。
【0015】
本発明に係る画像表示装置は、複数の走査線に対応してマトリクス状に配置された複数の画素回路と、前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、請求項1から請求項5のいずれか1つに記載され前記各ゲート信号線が前記主要段の前記出力端子に接続された双方向シフトレジスタを備え、前記ゲート信号を前記シフトレジスタ部の前記主要段から出力される前記パルスに基づいて生成するゲート信号線駆動回路と、を有する。
【発明の効果】
【0016】
本発明によれば、簡単な回路構成で、かつ安定したシフト動作を双方向に行うことができる双方向シフトレジスタ、及びそれを用いた画像表示装置が得られる。
【図面の簡単な説明】
【0017】
【図1】第1の実施形態に係る画像表示装置の構成を示す模式図である。
【図2】第1の実施形態に係る双方向シフトレジスタの構成を示す模式図である。
【図3】第1の実施形態に係る双方向シフトレジスタの第1段の単位レジスタ回路の概略の回路図である。
【図4】第1の実施形態に係る双方向シフトレジスタの第2段の単位レジスタ回路の概略の回路図である。
【図5】第1の実施形態に係る双方向シフトレジスタの第λ段の単位レジスタ回路の概略の回路図である。
【図6】第1の実施形態に係る双方向シフトレジスタの第(N−1)段の単位レジスタ回路の概略の回路図である。
【図7】第1の実施形態に係る双方向シフトレジスタの第N段の単位レジスタ回路の概略の回路図である。
【図8】第1の実施形態に係る双方向シフトレジスタの順シフト動作での各種信号の波形を示すタイミング図である。
【図9】第1の実施形態に係る双方向シフトレジスタの逆シフト動作での各種信号の波形を示すタイミング図である。
【図10】第2の実施形態に係る双方向シフトレジスタの構成を示す模式図である。
【図11】第2の実施形態に係る双方向シフトレジスタの第1段及び第2段の単位レジスタ回路の概略の回路図である。
【図12】第2の実施形態に係る双方向シフトレジスタの第λ段の単位レジスタ回路の概略の回路図である。
【図13】第2の実施形態に係る双方向シフトレジスタの第(N−1)段及び第N段の単位レジスタ回路の概略の回路図である。
【図14】従来の単位レジスタ回路の構成を示す回路図である。
【図15】従来の単位レジスタ回路の動作を説明する信号波形図である。
【発明を実施するための形態】
【0018】
以下、本発明の実施の形態(以下実施形態という)について、図面に基づいて説明する。
【0019】
[第1の実施形態]
図1は、第1の実施形態に係る画像表示装置10の構成を示す模式図である。画像表示装置10は例えば、液晶ディスプレイなどである。画像表示装置10は、複数の画素回路12、ゲート線駆動回路14、データ線駆動回路16及び制御回路18を有する。
【0020】
画素回路12は、画素に対応して表示部にマトリクス状に配列される。
【0021】
ゲート線駆動回路14には複数のゲート信号線20が接続される。各ゲート信号線20には、水平方向(行方向)に並ぶ複数の画素回路12が接続される。ゲート線駆動回路14はゲート信号線20に順番にゲート信号を出力し、当該ゲート信号線20に接続される画素回路12をデータ書き込み可能にする。
【0022】
データ線駆動回路16には複数のデータ線22が接続される。各データ線22には、垂直方向(列方向)に並ぶ複数の画素回路12が接続される。データ線駆動回路16は1走査線分の画像データをデータ線22に出力する。各データ線22に出力されたデータは、ゲート信号により書き込み可能とされている画素回路12に書き込まれ、各画素回路12は書き込まれたデータに応じて画素から出射される光量を制御する。
【0023】
制御回路18は、ゲート線駆動回路14及びデータ線駆動回路16の動作を制御する。
【0024】
画像表示装置10はゲート線駆動回路14として表示部の左側部に配置されるゲート線駆動回路14Lと、右側部に配置されるゲート線駆動回路14Rとを備え、ゲート線駆動回路14Rは奇数行のゲート信号線20に、またゲート線駆動回路14Lは偶数行のゲート信号線20にゲート信号を供給する。ゲート線駆動回路14及び制御回路18は双方向シフトレジスタを構成し、ゲート信号をゲート信号線20に供給する順序を、表示部の上側から下側へ向かう順方向と、下側から上側へ向かう逆方向とに切り替えることができる。
【0025】
図2は、画像表示装置10のゲート信号線20の走査に用いる双方向シフトレジスタ30の構成を示す模式図である。双方向シフトレジスタ30は、シフトレジスタ部32、クロック信号生成部34及びトリガ信号生成部36を含んで構成され、シフトレジスタ部32はゲート線駆動回路14に設けられ、クロック信号生成部34及びトリガ信号生成部36は例えば制御回路18に設けられる。シフトレジスタ部32は従属接続された複数段の単位レジスタ回路38からなる。
【0026】
図2は、例として右側のゲート線駆動回路14Rに設けられるシフトレジスタ部32に関係する部分を示している。ゲート線駆動回路14Rは奇数行、つまり2行ごとのゲート信号線20を2H(Hは1行の水平走査期間である。)ずれたタイミングで順次駆動する。一方、ゲート線駆動回路14Lは偶数行のゲート信号線20を奇数行とは1Hずれたタイミングで順次駆動する。片側のゲート線駆動回路14のシフトレジスタ部32は4相のクロックで駆動する構成とするが、上述のように両側で互いに1H位相がずれた駆動とするため、クロック信号生成部34は8相のクロック信号V1〜V8を生成する。各クロック信号には8H周期で2H幅のパルスが発生され、位相が隣接するクロック信号同士、つまりVjとV(j+1)とは1H期間の位相差に設定される。すなわち、位相が隣接するクロックパルスは、Hレベルに維持される2H期間のうち1H期間が互いにオーバーラップする。クロック信号生成部34は、それぞれ2Hずつ位相がずれた信号の組であるV1,V3,V5,V7からなる第1のセットとV2,V4,V6,V8からなる第2のセットとに分け、第1のセットをゲート線駆動回路14Rへ供給し、第2のセットをゲート線駆動回路14Lへ供給する。各段の単位レジスタ回路38は複数相のクロック信号のうち当該段の出力パルスのタイミングを定める位相のクロック信号(出力制御クロック信号)を1つ対応付けられる。
【0027】
クロック信号生成部34はクロックパルスを、シフトレジスタ部32の順シフト動作時には順方向で順番に、つまりV1,V2,・・・,V8,V1,・・・の順序で生成する。一方、逆シフト動作時には逆方向で順番に、つまりV8,V7,・・・,V1,V8,・・・の順序で生成する。それぞれシフトレジスタ部32の各段に供給する。このクロック信号生成部34に対して、ゲート線駆動回路14Rでは先頭段(上側)から後尾段(下側)へ向けてV1,V3,V5,V7,V1,・・・の順序で1段ずつ位相を変えたクロック信号が出力制御クロック信号として供給される。またゲート線駆動回路14Lでは当該順序はV2,V4,V6,V8,V2,・・・とする。
【0028】
トリガ信号生成部36は、順シフトの開始時に順方向トリガ信号VSTFを生成し、逆シフトの開始時に逆方向トリガ信号VSTBを生成する。具体的には、順シフトの開始時に、信号VSTFにHレベルに立ち上がるパルスを発生させ、逆シフトの開始時に、信号VSTBにHレベルに立ち上がるパルスを発生させる。
【0029】
シフトレジスタ部32は、既に述べたように複数の単位レジスタ回路38を従属接続した構成を有する。各単位レジスタ回路38はその出力端子からパルスを出力する。シフトレジスタ部32は単位レジスタ回路38の各段から、順シフト動作では先頭段から順番にパルスを出力し、逆シフト動作では後尾段から順番にパルスを出力する。
【0030】
シフトレジスタ部32の総段数をNで表す。複数段の単位レジスタ回路38には、出力端子にゲート信号線20を接続される主要段と、主要段からなる列の先頭及び後尾に付加され、ゲート信号線20を接続されないダミー段とが含まれる。総段数Nの値は、画像表示装置10の走査線数、つまりゲート信号線20の本数と、先頭ダミー段及び後尾ダミー段の段数とに応じて定まる。本実施形態ではダミー段をゲート線駆動回路14の先頭及び後尾にそれぞれ2段設ける。ゲート線駆動回路14R側の第k段の単位レジスタ回路38の出力をG(2k−1)(kは1≦k≦Nなる自然数である。)と表すと、ダミー段の出力であるG1,G3,G(2N−3),G(2N−3)はゲート信号線20へ出力されず、主要段である第λ段(λは3≦λ≦N−2なる自然数である。)の出力G(2λ−1)がゲート信号線20へ出力される。
【0031】
なお、ゲート線駆動回路14L側の第k段の単位レジスタ回路38の出力をG(2k)と表すと、ダミー段の出力であるG2,G4,G(2N−2),G(2N)はゲート信号線20へ出力されず、主要段である第λ段の出力G(2λ)がゲート信号線20へ出力される。
【0032】
図2には各単位レジスタ回路38の各入出力端子の接続関係が示されている。なお、表記を簡素にするためにクロック信号について例えばV(2λ−1)といった記号を用いる。この表記において、8を超える数ζで相が表されるクロック信号Vζは、ζを8で除したときの剰余ξで表されるクロック信号Vξを意味するものとする。
【0033】
図3〜図7は単位レジスタ回路38の概略の回路図であり、図3は第1段、図4は第2段、図5は第λ段、図6は第(N−1)段、図7は第N段の単位レジスタ回路38を表している。
【0034】
まず、図5に示す主要段(第λ段)の単位レジスタ回路38の構成を説明し、その後、ダミー段(k=1,2,N−1,N)の単位レジスタ回路38の構成について、主要段の構成との相違点を中心に説明する。
【0035】
第λ段の単位レジスタ回路38は、nチャネルのトランジスタT1F,T1B,T2〜T6,T7F,T7B,T9F,T9B,T10F,T10B及びキャパシタC1,C3を含んで構成される。
【0036】
第λ段の単位レジスタ回路38は、自段のパルスG(2λ−1)を出力する出力端子NOUT(λ)を有し、また、他の段のパルスを入力される端子として順方向セット端子NSF(λ)、逆方向セット端子NSB(λ)、順方向リセット端子NRF(λ)及び逆方向リセット端子NRB(λ)を有する。端子NSF(λ)は第(λ−1)段から出力信号G(2λ−3)を入力され、端子NSB(λ)は第(λ+1)段から出力信号G(2λ+1)を入力され、端子NRF(λ)は第(λ+2)段から出力信号G(2λ+3)を入力され、端子NRB(λ)は第(λ−2)段から出力信号G(2λ−5)を入力される。
【0037】
また、第λ段の単位レジスタ回路38は、クロック信号生成部34からはV(2λ−1),V(2λ+3)を入力される。
【0038】
さらに各単位レジスタ回路38は、トリガ信号生成部36から順方向トリガ信号VSTF及び逆方向トリガ信号VSTBを入力され、電源VGHからHレベル、電源VGLからLレベルの電圧を供給される。
【0039】
出力トランジスタT5は、ドレインを出力制御クロック信号V(2λ−1)の信号線に、またソースを出力端子NOUT(λ)に接続され、ゲートに接続される基準点N1の電位に応じてチャネルの導通を制御される。T5のゲートとソースとの間にはキャパシタC1が接続される。トランジスタT5及びキャパシタC1は、基準点であるノードN1がHレベルである状態で、入力されるクロックパルスV(2λ−1)に同期して自段の出力パルスG(2λ−1)を出力する出力回路として機能する。
【0040】
また、出力端子NOUT(λ)にドレインを接続されるトランジスタT6はソースを電源VGLに接続され、ゲートに接続されるノードN2の電位に応じてオン/オフを制御される。ノードN2とVGLとの間にはキャパシタC3が接続される。
【0041】
基準点N1は、それぞれダイオード接続されたトランジスタT1F,T1Bを介して端子NSF(λ)及びNSB(λ)に接続される。トランジスタT1F,T1Bは、端子NSF(λ)又はNSB(λ)に他の段の出力パルスが入力されると基準点N1をHレベルに設定するセット回路として機能する。
【0042】
互いに並列に基準点N1と電源VGLとの間に接続されたトランジスタT2,T9F,T9Bは、N1とVGLとの間を断続するスイッチ素子として機能する。T2はゲートをノードN2に接続され、T9Fはゲートを端子NRF(λ)に接続され、T9Bはゲートを端子NRB(λ)に接続され、N2,端子NRF(λ),NRB(λ)のいずれかの電位がHレベルとなると基準点N1の電位をLレベルに設定する。特に、トランジスタT9F,T9Bは端子NRF(λ)又はNRB(λ)に他の段の出力パルスが入力されると基準点N1をLレベルに設定するリセット回路として機能する。
【0043】
ここで、基準点N1がHレベルにセットされる期間以外はノードN2がHレベルに設定される。トランジスタT2はノードN2がHレベルの期間、オンするので、比較的長時間通電状態となる。その結果、トランジスタT2のしきい値電圧Vth(T2)は正方向にシフトし、T2が基準点N1をLレベルに固定する能力は低下する。一方、基準点N1のセット期間(第λ段の出力期間)以外でもT5のドレインにはクロック信号V(2λ−1)のパルスが印加され、当該パルスはT5のゲート−ドレイン間容量Cgdを介してN1の電位を浮き上がらせる働きをする。特に、後述するように少なくとも主要段のトランジスタT5のサイズは大きくする必要があり、それと共にCgdも大きくなり、基準点N1の電位浮き上がりも大きくなる。そこで、T9F,T9Bを設けてN1を好適にLレベルにリセットするようにしている。
【0044】
互いに並列にノードN2と電源VGHとの間に接続されたトランジスタT3,T10F,T10Bは、N2とVGHとの間を断続するスイッチ素子として機能する。T3はゲートをクロック信号(2λ+3)の信号線に接続され、T10Fはゲートを順方向トリガ信号VSTFの信号線に接続され、T10Bはゲートを逆方向トリガ信号VSTBの信号線に接続され、クロック信号(2λ+3),VSTF,VSTBのいずれかの電位がHレベルとなるとノードN2の電位をHレベルに設定する。
【0045】
互いに並列にノードN2と電源VGLとの間に接続されたトランジスタT4,T7F,T7Bは、N2とVGLとの間を断続するスイッチ素子として機能する。T4はゲートをN1に接続され、T7Fはゲートを端子NSF(λ)に接続され、T7Bはゲートを端子NSB(λ)に接続され、N1,端子NSF(λ),NSB(λ)のいずれかの電位がHレベルとなるとノードN2の電位をLレベルに設定する。
【0046】
次にダミー段の単位レジスタ回路38について説明する。図3,図4に示す第1段及び第2段の単位レジスタ回路38は、トランジスタT9Bを有さず、これに対応して端子NRBを有していない。この点については後述する。なお、これら第1,2段は端子NSF,NSB,NRFを有し、それら端子のうちNSF(1)以外は、第λ段と同様にして、対応する他の段の出力信号を入力される。一方、端子NSF(1)は対応する他の段の出力信号が存在しない。端子NSFは出力パルスの生成準備として基準点N1をHレベルにセットする信号を順シフト動作時に入力するために設けられており、端子NSF(1)には、順シフトの開始時にトリガ信号生成部36から順方向トリガ信号VSTFのパルスを入力する。
【0047】
また第1段はトランジスタT10Fを有さない点でも図5の単位レジスタ回路38と相違する。
【0048】
図6,図7に示す第(N−1)段及び第N段の単位レジスタ回路38は、トランジスタT9Fを有さず、これに対応して端子NRFを有していない。この点については後述する。なお、これら第(N−1),N段は端子NSF,NSB,NRBを有し、それら端子のうちNSB(N)以外は、第λ段と同様にして、対応する他の段の出力信号を入力される。一方、端子NSB(N)は対応する他の段の出力信号が存在しない。端子NSBは出力パルスの生成準備として基準点N1をHレベルにセットする信号を逆シフト動作時に入力するために設けられており、端子NSB(N)には、逆シフトの開始時にトリガ信号生成部36から逆方向トリガ信号VSTBのパルスを入力する。
【0049】
また第N段はトランジスタT10Bを有さない点でも図5の単位レジスタ回路38と相違する。
【0050】
主要段は駆動対象負荷として出力端子NOUTにゲート信号線20及び複数の画素回路12を接続される。大画面化によるゲート信号線20の長さの増加、及び高解像度化によるゲート信号線20に接続される画素回路12の数の増加に応じて当該駆動対象負荷は大きくなる。主要段の出力トランジスタT5は当該負荷に応じた駆動能力を有することが求められ、例えば、ゲート幅(チャネル幅)を大きく設計される。例えば、主要段のT5は5000μm程度の大きなチャネル幅に設計される。これに対し、ダミー段はゲート信号線20に接続されない。そこで、ダミー段の出力トランジスタT5の駆動能力は主要段より低く設定する。例えば、ダミー段のT5のチャネル幅は主要段のT5のチャネル幅の1/10の500μm程度に設定される。このように、ダミー段のトランジスタT5のサイズが小さくなり、ダミー段の単位レジスタ回路38を縮小できる。また、ダミー段の消費電力が低減される。
【0051】
以上、ゲート線駆動回路14の構成を奇数行のゲート信号線20を駆動する右側のゲート線駆動回路14Rを例に説明した。偶数行のゲート信号線20を駆動する左側のゲート線駆動回路14Lの構成も右側と同様であるが、念のため簡単に説明する。例えば、シフトレジスタ部32の第λ段は、右側のゲート線駆動回路14Rでは第(2λ−1)行のゲート信号線20に接続され、一方、左側のゲート線駆動回路14Lでは第(2λ)行のゲート信号線20に接続され、また順シフトでは第(2λ−1)行のゲート信号線20の駆動に1H遅れて第(2λ)行のゲート信号線20が駆動される。この対応関係から容易に推察されるように、ゲート線駆動回路14Lの第k段(1≦k≦N)の単位レジスタ回路38の出力端子NOUT(k)は信号G(2k)を出力し、また主要段の端子NSF(λ),NSB(λ),NRF(λ),NRB(λ)はそれぞれG(2λ−2),G(2λ+2),G(2λ+4),G(2λ−4)を入力される。また、T5には出力制御クロック信号としてV(2k)が入力され、T3のゲートにはクロック信号V(2k+4)が印加される。
【0052】
次に双方向シフトレジスタ30の動作について説明する。図8は順シフト動作での各種信号の波形を示すタイミング図である。
【0053】
順シフトは1フレームの画像信号の先頭にて、トリガ信号生成部36が順方向トリガ信号のパルスを生成することにより開始される(時刻t0,t1)。トリガ信号生成部36は時刻t0にて奇数行駆動用の順方向トリガ信号VSTFのパルスを生成した後、1H期間遅れた時刻t1にて偶数行駆動用の順方向トリガ信号VSTF2のパルスを生成する(時刻t1)。一方、奇数行駆動用の逆方向トリガ信号VSTB及び偶数行駆動用の逆方向トリガ信号VSTB2はLレベルに固定される。
【0054】
第2〜N段の単位レジスタ回路38は、信号VSTFのパルスを入力されると、T10FがオンしてノードN2をHレベルに引き上げ、その結果、T2がオンして基準点N1をLレベルに初期設定する。一方、第1〜(N−αb)段の単位レジスタ回路38は、信号VSTBのパルスを入力されるとT10Bがオンすることにより、基準点N1をLレベルに初期設定する。
【0055】
クロック信号生成部34は、既に述べたように順シフト動作時には順方向で順番にパルスを生成する。すなわち、クロック信号Vj(jは1≦j≦7なる自然数)のパルス立ち上がりから1H遅れてクロック信号V(j+1)のパルスを立ち上げ、また、クロック信号V8のパルス立ち上がりから1H遅れてクロック信号V1のパルスを立ち上げる。
【0056】
ここではまず、ゲート線駆動回路14Rの主要段(第λ段)の単位レジスタ回路38の順シフト動作を説明する。
【0057】
第λ段の動作の前には第1〜(λ−1)段が順番に動作して2H幅のパルスを2Hの位相差で順次出力している。端子NSF(λ)に第(λ−1)段の出力信号G(2λ−3)のパルスが入力されると(時刻t2)、基準点N1がHレベルに応じた電位(VGH−Vth(T1F))にセットされてT5がオンし、またキャパシタC1の端子間電圧が当該電位にセットされる。このとき、T4がオンしてノードN2をLレベルに設定する。また、このときT7Fもオンすることにより、T4だけの場合より速やかにノードN2がLレベルに設定される。当該ノードN2の電位はキャパシタC3に保持される。ノードN2がLレベルであることにより、T2及びT6はオフ状態である。
【0058】
第(λ−1)段の出力パルスはクロックV(2λ−3)のパルス(図8ではクロックV7のパルス)に同期して発生するので、時刻t2から2H経った時刻t3では第λ段へクロック信号V(2λ−1)のパルス(図8ではクロック信号V1のパルス)が入力される。クロック信号V(2λ−1)のパルスは、T5のソース電位を上昇させる。すると、ブートストラップ効果によりN1の電位がさらに上昇し、クロック信号V(2λ−1)のパルスは電位低下することなく信号G(2λ−1)のパルスとなって端子NOUT(λ)から出力される。この信号G(2λ−1)のパルスは第(λ+1)段の端子NSFに入力され、当該段のN1をHレベルにセットする。
【0059】
時刻t4にてクロック信号V(2λ−1)のパルスが立ち下がると、信号G(2λ−1)のパルスも立ち下がる。一方、基準点N1の電位はHレベルに維持される。
【0060】
時刻t4では、第(λ+1)段がクロック信号V(2λ+1)のパルスに同期して信号G(2λ+1)のパルスを出力する。このように、各段は先行する段のパルス出力から2H遅れて当該段のパルスを出力する。第(λ+1)段のパルス出力を受けた第(λ+2)段は、時刻t4から2H経った時刻t5にて信号G(2λ+3)のパルスを出力する。
【0061】
時刻t5にて第λ段は端子NRFに信号G(2λ+3)のパルスを入力されると、T9Fがオンして基準点N1をLレベルにリセットする。それと同時にクロック信号V(2λ+3)によりT3もオンしてノードN2をHレベルに引き上げる。その結果、T6がオンして出力端子NOUT(λ)を電源VGLに接続する。
【0062】
なお、T3はクロック信号V(2λ+3)により時刻t5以外のタイミングでも周期的にオンし、基準点N1がセット状態とされる期間を除き、ノードN2をHレベルに良好に維持する。これにより、基準点N1がHレベルにセット状態とされる期間を除き、NOUT(λ)はLレベルに維持される。
【0063】
以上の動作にて時刻t2に先行する2H期間には第(λ−2)段から端子NRB(λ)にパルスが入力されT9Bがオンするが、当該期間は第(λ−1)段から端子NSF(λ)へのパルス入力で基準点N1がHレベルにセットされる前であるので、上述の動作に影響を与えない。また、時刻t4〜t5の2H期間には第(λ+1)段から端子NSB(λ)にパルスが入力され、T1Bを介して端子NSB(λ)から基準点N1にHレベルの電位が印加されるが、当該期間は第(λ+2)段から端子NRF(λ)へのパルス入力で基準点N1がLレベルにリセットされる前であるので、上述の動作に影響を与えない。
【0064】
また、基準点N1をHレベルにセットするタイミングは、クロック信号V(2λ−1)の複数のパルスのうち時刻t3のパルスに1周期先行するパルスよりも後であり、基準点N1をLレベルにリセットするタイミングは、1周期後に生成されるパルスよりも前であるので、端子NOUT(λ)からのパルス出力は時刻t3のクロックパルスに同期した1回だけである。
【0065】
上述したように主要段は自段の1つ前の段の出力パルスを受けて基準点N1をセット状態とし、自段の2つ後の段の出力パルスを受けて基準点N1をリセット状態とする。この点、第1段のダミー段には1つ前の段が存在しない。そこで、既に述べたように第1段は端子NSFに順方向トリガ信号VSTFのパルスを入力する構成としている。第1段は時刻t0に生成される信号VSTFのパルスを受けて基準点N1をHレベルにセットされる。これ以降の第1段の動作は上述した第λ段と同様である。第(N−1),N段のダミー段には2つ後の段が存在せず、また、そもそも主要段と異なり順方向リセット端子NRFを備えていない。つまり、第(N−1),N段の基準点N1のリセットは主要段と同様には行えない。本実施形態では、第(N−1),N段の基準点N1は1フレームの順シフト動作の終わりにてHレベルにセットされた後、次のフレームの開始時に生成される信号VSTFのパルスを受けてT10F,T2がオンすることによりLレベルにリセットされる。なお、この点については詳しく後述する。
【0066】
以上、ゲート線駆動回路14Rの各段の順シフト動作を説明した。ゲート線駆動回路14Lの各段の順シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H遅れて各動作を行う。
【0067】
図9は逆シフト動作での各種信号の波形を示すタイミング図である。
【0068】
逆シフトは1フレームの画像信号の先頭にて、トリガ信号生成部36が逆方向トリガ信号のパルスを生成することにより開始される(時刻t0,t1)。トリガ信号生成部36は時刻t0にて偶数行駆動用の逆方向トリガ信号VSTB2のパルスを生成した後、1H期間遅れた時刻t1にて奇数行駆動用の逆方向トリガ信号VSTBのパルスを生成する(時刻t1)。一方、奇数行駆動用の順方向トリガ信号VSTF及び偶数行駆動用の順方向トリガ信号VSTF2はLレベルに固定される。
【0069】
クロック信号生成部34は、既に述べたように逆シフト動作時には逆方向で順番にパルスを生成する。すなわち、クロック信号V(j+1)のパルス立ち上がりから1H遅れてクロック信号Vjのパルスを立ち上げ、また、クロック信号V1のパルス立ち上がりから1H遅れてクロック信号V8のパルスを立ち上げる。
【0070】
シフトレジスタ部32の主要段の各単位レジスタ回路38は、端子NSFに関する部分と端子NSBに関する部分とが対称な回路構成とされ、端子NRFに関する部分と端子NRBに関する部分とが対称な回路構成とされている。具体的には、片側のゲート線駆動回路14を駆動に用いる4相のクロックの相数で考えて、順シフト動作及び逆シフト動作のいずれにおいても、各段の単位レジスタ回路38は端子NSBに自段よりクロック1相分先行して、つまり2H期間先行して生成された出力パルスを受けて基準点N1をセット状態とし、端子NRBに自段よりクロック2相分後、つまり4H遅れて生成された出力パルスを受けて基準点N1をリセット状態とするように構成されている。また、シフトレジスタ部32の両端、つまり先頭のダミー段と後尾のダミー段とは、シフト方向の反転に対して互いに対称な構成となる関係にある。具体的には、逆シフト動作における先頭ダミー段は順シフト動作における後尾ダミー段と同様に機能し、逆シフト動作における後尾ダミー段は順シフト動作における先頭ダミー段と同様に機能する。よって、制御回路18がトリガ信号の切り替えとクロックパルスの生成順序の切り替えとを行えば、シフトレジスタ部32は順シフトと同様の動作で逆シフト動作を行う。
【0071】
例えば、ゲート線駆動回路14Rの第N段は時刻t1に端子NSBに逆方向トリガ信号VSTBのパルスを入力されて、基準点N1をHレベルにセットされ、その後最初に生成されるクロック信号V(2N−1)のパルスに同期して、出力信号G(2N−1)にパルスを発生させる。以降、順シフト動作とは逆向きに各段からパルスが順次出力される。
【0072】
以上、ゲート線駆動回路14Rを例に逆シフト動作を説明した。ゲート線駆動回路14Lの各段の逆シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H進んで各動作を行う。
【0073】
ここで、自段を基点として、リセット端子NRFにパルスを入力する他の段を、セット端子NSBにパルスを入力する他の段より遠い段に設定し、かつリセット端子NRBにパルスを入力する他の段を、セット端子NSFにパルスを入力する他の段より遠い段に設定している。この構成によれば、順シフト動作時において、逆シフト動作にかかわる端子NSB,NRBに入力されるパルスは当該順シフト動作には影響を与えず、同様に、逆シフト動作時において、順シフト動作にかかわる端子NSF,NRFに入力されるパルスは当該逆シフト動作には影響を与えない。よって、例えば、順シフト動作時に端子NSF,NRFの入力のみを選択的に受け付け、一方、逆シフト動作時には端子NSB,NRBの入力を選択的に受け付けるようにするスイッチ等は不要である。すなわち、シフトレジスタ部32及びそれを構成する単位レジスタ回路38はその基本的な回路構成を順シフトと逆シフトとで切り替えない構成とすることができる。切り替えスイッチとして用いるトランジスタが不要である分、単位レジスタ回路38の回路構成が簡素となり縮小化が容易である。また、各段の当該トランジスタへ切り替え信号を供給する信号線をシフトレジスタ部32に沿って配する必要がないので、ゲート線駆動回路14の水平方向のサイズ増加を抑制できる。
【0074】
なお、順シフト動作にて説明したように、基準点N1をリセットする動作に同期して、クロック信号を用いてT3をオンしてノードN2をHレベルに引き上げる。本実施形態では、片側のゲート線駆動回路14を駆動するクロックを4相とし、例えば、ゲート線駆動回路14Rでは自段の出力トランジスタT5への出力制御クロック信号V(2k−1)にクロック2相分遅れたタイミングで基準点N1をリセットする。この基準点N1のリセットのタイミングでT3をオンするクロック信号は順シフトではV(2k+3)であり、逆シフトではV(2k−5)となり、これらは同相である。すなわち本実施形態ではT3を制御するクロック信号も順シフトと逆シフトとで切り替える必要がない。
【0075】
上記実施形態の先頭ダミー段は逆方向リセット端子NRB及びT9Bを有さず、後尾ダミー段は順方向リセット端子NRF及びT9Fを有さない。この構成について説明する。リセット端子NRF,NRBは出力パルスの生成後、基準点N1をLレベルにリセットする信号を入力するために用いられる。N1をLレベルにリセットすることで、その後に入力される出力制御クロック信号のパルスによって出力パルスが生成されることが回避される。ここで、ダミー段である第1,2段、第(N−1),N段の出力はゲート信号線20の駆動に用いられないし、また、順シフトにて主要段の出力パルスの生成が終わった後のダミー段である第(N−1),N段の出力、及び逆シフトにて主要段の出力パルスの生成が終わった後のダミー段である第1,2段の出力は他の段の基準点N1をセットする信号として使われることもない。したがって、これら各シフト動作の末尾にて動作するダミー段は、クロックパルスの反復に応じて出力パルスを繰り返して発生させても特段の問題はない。つまり、ダミー段の基準点N1は次のフレームに対するシフト動作の開始までにリセット状態とすれば足りる。この理由から、順シフトの動作説明で述べたように、本実施形態では、第(N−1),N段の基準点N1のリセットを次のフレームの開始時に生成される信号VSTFのパルスを受けてT10F,T2がオンすることにより行っている。また同様に、逆シフト動作での第1,2段の基準点N1のリセットは次のフレームの開始時に生成される信号VSTBのパルスによるT10B,T2のオン動作により実現している。
【0076】
なお、上述したようにT9F,T9Bは本来、T2のリセット能力の低下を補うために設けられている。しかし、ダミー段ではT5のサイズが主要段より小さく、Cgdも小さいので、上述した基準点N1の電位浮き上がりは主要段より小さい。よって、ダミー段では、リセットをT9F,T9Bの補助を受けずにT2だけで行うことは可能である。
【0077】
ここで、先頭ダミー段の単位レジスタ回路38に逆シフト動作時における基準点N1のリセット手段として逆方向リセット端子NRB及びT9Bを追加し、また後尾ダミー段の単位レジスタ回路38に順シフト動作時における基準点N1のリセット手段として順方向リセット端子NRF及びT9Fを追加した構成を考える。この場合、追加したリセット端子NRF,NSBへ印加する信号を別途生成することは例えば、制御回路18などの規模が大きくなるので好ましくない。この点、先頭ダミー段の追加端子NRBに逆方向トリガ信号VSTBを入力し、後尾ダミー段の追加端子NRFに順方向トリガ信号VSTFを入力する構成は、回路規模の増加を生じない。この構成では、順シフト動作時には、信号VSTFのパルスにより次のフレーム開始と同時に後尾ダミー段の基準点N1の電位がリセットされ、逆シフト動作時には、信号VSTBのパルスにより次のフレーム開始と同時に先頭ダミー段の基準点N1の電位がリセットされ、双方向シフトレジスタの動作が実現される。
【0078】
しかし、この構成は以下に述べる問題を生じ得る。つまり、当該構成は順シフト動作では逆方向トリガ信号VSTBはLレベルに固定され、逆シフト動作では順方向トリガ信号VSTFはLレベルに固定されるので、順シフト動作では第1,2段のT9Bはオフ状態に維持され、逆シフト動作では第(N−1),N段のT9Fはオフ状態に維持される。このようにドレイン−ソース間に電圧を印加してオフ状態に長時間維持したトランジスタは、Vthシフトと呼ばれるトランジスタ特性の変化を生じ得る。具体的にはnチャネルのトランジスタではしきい値電圧Vthが低下し、リーク電流を生じやすくなる。Vthシフトは特にa−Si薄膜トランジスタ(TFT)トランジスタにて起こりやすい。T9F又はT9Bがリーク電流を生じると、本来、基準点N1がHレベルとされるべき出力期間にてN1の電位が低下し、出力パルスが生成されなくなる。具体的には、順シフト動作では先頭ダミー段にてT9Bがリーク電流を生じて出力パルスを発生せず、逆シフト動作では後尾ダミー段にてT9Fがリーク電流を生じて出力パルスを発生せず、シフト動作が継続されなくなる不都合が生じる場合がある。このことに配慮し、本発明においては先頭ダミー段に逆方向リセット端子NRB及びT9Bを設けず、後尾ダミー段に順方向リセット端子NRF及びT9Fを設けない構成としている。
【0079】
さて、上記実施形態では、片側のゲート線駆動回路14を4相駆動とし、基本的に第k段の単位レジスタ回路38に第(k−2)段,第(k−1)段,第(k+1)段,第(k+2)段の出力を入力し、第(k−1)段,第(k+1)段の出力パルスで基準点N1がHレベルにセットされ、第(k−2)段,第(k+2)段の出力パルスで基準点N1がLレベルにリセットされる構成として、順シフトと逆シフトとで回路構成の切り替えが基本的に不要な双方向シフトレジスタを実現可能とした。また、このような構成は、各段の出力パルスが立ち下がった後に基準点N1のHレベルをLレベルにリセットする。すなわち各段の出力パルスの終了後に当該段の基準点N1がセット状態に維持される後続セット期間が設けられる。この後続セット期間があることによって本発明の双方向シフトレジスタの動作は、基準点N1の電位がHレベルより高い電位からLレベルへ一気に引き下げられると共にトランジスタM6がオンするという動作ではなくなり、貫通電流の発生等、各信号のタイミングずれや波形のくずれによる不安定な動作が起こりにくくなる。
【0080】
ここで本発明は上記実施形態の構成に限られない。一般的には、シフトレジスタ部32を駆動するクロック信号をn相(nは3以上の整数である。)とし、αf,αb,βf及びβbをαf<βb<nかつαb<βf<nなる自然数として、第k段の単位レジスタ回路38に第(k−βb)段,第(k−αf)段,第(k+αb)段,第(k+βf)段の出力を入力し、第(k−αf)段,第(k+αb)段の出力パルスで基準点N1がHレベルにセットされ、第(k−βb)段,第(k+βf)段の出力パルスで基準点N1がLレベルにリセットされる構成としても、上述したような、回路構成の切り替えが基本的に不要で、かつ動作安定性が向上した双方向シフトレジスタが実現できる。
【0081】
ちなみに、αf<βb及びαb<βfという条件からβf,βbは2以上であること、及び、順シフト及び逆シフトを行うために主要段を最低2段必要とすることから双方向シフトレジスタの総段数Nは6以上である。
【0082】
N段のうち先頭のβb段は逆シフト動作におけるリセット信号を他の段の出力から得られず、後尾のβf段は順シフト動作におけるリセット信号を他の段の出力から得られないので、これら先頭のβb段及び後尾のβf段はダミー段とする。先頭ダミー段は逆方向リセット端子NRB及びそれにより制御されるリセット回路(上記実施形態ではトランジスタT9B)を具備せず、後尾ダミー段は順方向リセット端子NRF及びそれにより制御されるリセット回路(上記実施形態ではトランジスタT9F)を具備しない。
【0083】
この一般的な場合のシフトレジスタ部32のダミー段の単位レジスタ回路38の端子NSF,NSB,NRF,NRBへも、上述の実施形態のダミー段と同様、他の段の出力パルスに代わる信号が入力される場合がある。具体的には、段数N段の双方向シフトレジスタにおいて、第1〜αf段の端子NSFには順方向トリガ信号を入力し、順シフトの開始時に当該信号によって基準点N1をHレベルにセットする。また第(N−αf+1)〜N段の端子NSBには逆方向トリガ信号を入力し、逆シフトの開始時に当該信号によって基準点N1をセット状態とする。
【0084】
単位レジスタ回路38には、順方向トリガ信号VSTFのパルスにより基準点N1を初期状態としてLレベルに設定する回路としてT10F及びT2を含む構成を基本的には設けることができる。但し、第1〜αf段は信号VSTFのパルスにより基準点N1をHレベルにセットするので、例えば、上記実施形態の第1段(図3参照)と同じくT10Fを有さない回路構成として、基準点N1がLレベルに初期リセットされないようにする。同様に、単位レジスタ回路38には、逆方向トリガ信号VSTBのパルスにより基準点N1を初期状態としてLレベルに設定する回路としてT10B及びT2を含む構成を基本的には設けることができる。但し、第(N−αb+1)〜N段は信号VSTBのパルスによりN1をHレベルにセットするので、例えば、上記実施形態の第N段(図7参照)と同じくT10Bを有さない回路構成として、基準点N1がLレベルに初期リセットされないようにする。
【0085】
αfは順シフト動作にて基準点N1がセットされてから出力パルスが立ち上がるまでの期間(先行セット期間)に相当し、αbは逆シフト動作における先行セット期間に相当する。この先行セット期間が長くなると、キャパシタC1によって保持されたN1の電位がT9FやT9Bのリーク電流等により低下して、T5のドレインへのクロックパルス入力時にT5のゲートが端子NOUTからのパルス出力に十分な電位に達しない不都合が生じ得る。そこで、例えば、キャパシタC1の容量があまり大きくない場合など、上述の不都合が懸念される場合には、上記実施形態のようにαf及びαbを1に設定して先行セット期間を短くする構成が好適である。
【0086】
また、順シフト動作と逆シフト動作とにおける画像表示装置10の動作を対称にする観点からαf=αb、βf=βbとすることが好適である。
【0087】
n=4、βf=βb=2とする上記実施形態では、上述したようにT3の制御信号に用いるクロック信号を順シフト動作と逆シフト動作とで共通とすることができた。このようにT3の制御を双方向で共通のクロック信号で行う構成は、βf+βb=nのときに実現される。
【0088】
単位レジスタ回路は、図3〜図7に示すものに限られない。具体的には、主要段は、順方向セット端子NSF及び逆方向セット端子NSBと、順方向リセット端子NRF及び逆方向リセット端子NRBと、端子NSF,NSBのいずれかにセット信号を入力されると基準点の電位を第1の電位に設定するセット回路と、端子NRF,NRBのいずれかにリセット信号を入力されると基準点の電位を第2の電位に設定するリセット回路と、基準点が第1の電位である状態では、当該単位レジスタ回路に入力されるクロックパルスに同期して出力信号にパルスを出力する出力回路とを備える他の回路構成とすることができる。また、先頭ダミー段は、上記主要段の構成のうち逆方向リセット端子NRB以外の構成を備え、後尾ダミー段は、上記主要段の構成のうち順方向リセット端子NRF以外の構成を備える他の回路構成とすることができる。
【0089】
例えば、後述する第2の実施形態の単位レジスタ回路60はそのような回路構成の他の例である。また、上述したT3を順シフトと逆シフトとで共通のクロック信号で制御できる条件(βf+βb=n)を満たさない場合には、T3のゲートに印加する制御信号を順シフトと逆シフトとで切り替える回路構成を採用することができ、これも単位レジスタ回路の1つの変形例となる。さらに、基準点N1及び電源VGLとの間の断続を制御するスイッチ回路の一例として、T9F,T9Bはドレインを基準点N1に、またソースを電源VGLに直接接続するという最も単純な構成を示したが、T9F,T9Bは複数の素子からなるスイッチ回路の一部であってもよい。また、シフト動作の終わりにパルスを出力するダミー回路でのリセット動作が主要段とは異なることに起因する問題は必ずしも上述したものでなくてもよく、リセット回路が上述した以外の問題を有する双方向シフトレジスタにおいても本発明の構成を適用することにより当該問題を回避し得る。
【0090】
なお、上述の実施形態では、片側のゲート線駆動回路14を駆動するクロック信号のパルスは隣接する相同士でオーバーラップしない場合を説明した。しかし、本発明は、クロック信号のパルスが隣接する相同士でオーバーラップする場合にも適用できる。例えば、クロック信号Vj,V(j+1)の位相差の時間を1としたときのクロックパルスの幅をκ(κはκ≧1である。)とすると、端子NSF,NSBへのセット信号と端子NRF,NRBへのリセット信号とがオーバーラップして入力されないことが必要である。具体的には、第(k−βb)段の出力パルスと第(k−αf)段の出力パルスとが重ならず、かつ、第(k+αb)段の出力パルスと第(k+βf)段の出力パルスとが重ならないことが求められる。これより、αf,αb,βf及びβbの条件として、αf+κ≦βb<nかつαb+κ≦βf<nが得られる。
【0091】
本発明に係る双方向シフトレジスタ30を構成するトランジスタとしてnチャネルのトランジスタを用いる例を説明したが、トランジスタはpチャネルであってもよい。また、トランジスタは、TFTであってもMOSFETであってもよく、トランジスタを構成する半導体層は基本的には単結晶シリコン、非晶質シリコン(a−Si)、多結晶シリコン(poly−Si)のいずれでもよく、またIGZO(インジウムガリウム亜鉛オキサイド)等の酸化物半導体であってもよい。
【0092】
また、上述の実施形態では、ゲート線駆動回路14Rに奇数行のゲート信号線20を接続し、ゲート線駆動回路14Lに偶数行のゲート信号線20を接続し、それぞれの双方向シフトレジスタ30を互いに1H位相をずらした2H周期で駆動する構成としたが、ゲート線駆動回路14に奇数行及び偶数行のゲート信号線20を接続し、1つの双方向シフトレジスタ30から奇数行及び偶数行のゲート信号線20へ1H周期で順次、パルスを出力する構成においても本発明を適用することができる。
【0093】
[第2の実施形態]
以下、上記第1の実施形態と同様の構成要素には同一の符号を付して当該構成要素についてすでになされた説明を援用することとし説明の簡略化を図る。
【0094】
第2の実施形態に係る画像表示装置10の概略の構成は図1を用いて説明した第1の実施形態と同様であり、ゲート線駆動回路14Rが奇数行を駆動し、ゲート線駆動回路14Lが偶数行を駆動する。
【0095】
図10は、例として右側のゲート線駆動回路14Rに設けられるシフトレジスタ部32に関係する部分の構成を示している。シフトレジスタ部32には単位レジスタ回路60がN個従属接続され、主要段が(N−4)段であり、主要段の先頭、後尾に各2段のダミー段が設けられる。本実施形態の単位レジスタ回路60は後述するように第1の実施形態の単位レジスタ回路38とは異なる回路構成であり、各段に入力されるクロック信号や制御信号には図2に示す第1の実施形態の構成と相違が存在するが、各段の出力及び段相互の従属接続の仕方は基本的に第1の実施形態と同様である。
【0096】
クロック信号生成部34は第1の実施形態と同様であり、8相のクロック信号V1〜V8を2セットの4相クロック信号に分け、そのうちV1,V3,V5,V7からなる組をゲート線駆動回路14Rへ供給する。いずれの単位レジスタ回路60もV1,V3,V5,V7を全て入力されるが、それらのうち出力制御クロック信号として利用される1つのクロック信号はシフトレジスタ部32内における当該単位レジスタ回路60の位置に応じて定まる。
【0097】
図11〜図13は単位レジスタ回路60の概略の回路図であり、図11は先頭ダミー段、図12は主要段(第λ段)、図13は後尾ダミー段の単位レジスタ回路60を表している。
【0098】
まず、図12に示す主要段(第λ段)の単位レジスタ回路60の構成を説明し、その後、ダミー段(k=1,2,N−1,N)の単位レジスタ回路38の構成について、主要段の構成との相違点を中心に説明する。
【0099】
第λ段の単位レジスタ回路60は、NMOSトランジスタT1F,T1B,T2,T4〜T6,T6A,T6B,T6C,T9F,T9B及びキャパシタC1,C3を含んで構成される。
【0100】
第λ段の単位レジスタ回路60は、自段のパルスG(2λ−1)を出力する出力端子NOUT(λ)を有し、また、他の段のパルスを入力される端子として順方向セット端子NSF(λ)、逆方向セット端子NSB(λ)、順方向リセット端子NRF(λ)及び逆方向リセット端子NRB(λ)を有する。端子NSF(λ)は第(λ−1)段から出力信号G(2λ−3)を入力され、端子NSB(λ)は第(λ+1)段から出力信号G(2λ+1)を入力され、端子NRF(λ)は第(λ+2)段から出力信号G(2λ+3)を入力され、端子NRB(λ)は第(λ−2)段から出力信号G(2λ−5)を入力される。
【0101】
また、第λ段の単位レジスタ回路60は、クロック信号生成部34からはV(2λ−1),V(2λ+1),V(2λ+3),V(2λ+5)を入力される。さらに各単位レジスタ回路60は、電源VGHからHレベル、電源VGLからLレベルの電圧を供給される。
【0102】
出力トランジスタT5は、ドレインをクロック信号V(2λ−1)の信号線に、またソースを出力端子NOUT(λ)に接続され、ゲートに接続される基準点N1の電位に応じてチャネルの導通を制御される。T5のゲートとソースとの間にはキャパシタC1が接続される。トランジスタT5及びキャパシタC1は、基準点N1がHレベルである状態で、入力されるクロックパルスV(2λ−1)に同期して自段の出力パルスG(2λ−1)を出力する出力回路として機能する。
【0103】
トランジスタT6,T6A,T6B,T6Cはドレインを出力端子NOUT(λ)に、またソースをVGLに接続される。T6はゲートをノードN2に接続され、T6Aはゲートにクロック信号V(2λ+1)を印加され、T6Bはゲートにクロック信号V(2λ+3)を印加され、T6Cはゲートにクロック信号V(2λ+5)を印加され、N2,クロック信号V(2λ+1),V(2λ+3),V(2λ+5)のいずれかの電位がHレベルとなると出力端子NOUT(λ)を電源VGLに接続する。
【0104】
N1は、それぞれダイオード接続されたトランジスタT1F,T1Bを介して端子NSF(λ)及びNSB(λ)に接続される。トランジスタT1F,T1Bは、端子NSF(λ)又はNSB(λ)に他の段の出力パルスが入力されると基準点N1をHレベルに設定するセット回路として機能する。
【0105】
互いに並列に基準点N1と電源VGLとの間に接続されたトランジスタT2,T9F,T9Bは、N1とVGLとの間を断続するスイッチ素子として機能する。T2はゲートをノードN2に接続され、T9Fはゲートを端子NRF(λ)に接続され、T9Bはゲートを端子NRB(λ)に接続され、N2,端子NRF(λ),NRB(λ)のいずれかの電位がHレベルとなると基準点N1の電位をLレベルに設定する。特に、トランジスタT9F,T9Bは端子NRF(λ)又はNRB(λ)に他の段の出力パルスが入力されると基準点N1をLレベルに設定するリセット回路として機能する。
【0106】
ノードN2と電源VGLとの間にはトランジスタT4が接続される。T4はゲートを基準点N1に接続される。また、ノードN2とクロック信号V(2λ−1)の入力端子との間にはキャパシタC3が接続される。トランジスタT4は、N2とVGLとの間を断続するスイッチ素子として機能する。N1の電位がHレベルの期間にてT4はオン状態となり、N2の電位をLレベルに設定する。一方、N1の電位がLレベルの期間はT4はオフ状態である。この状態ではクロック信号V(2λ−1)がHレベルとなると、キャパシタC3を介してN2の電位がHレベルに引き上げられる。
【0107】
次にダミー段の単位レジスタ回路60について説明する。図11に示す第μ段(μ=1,2)、つまり先頭ダミー段の単位レジスタ回路60は、第1の実施形態と同様の理由からトランジスタT9Bを有さず、これに対応して端子NRBを有していない。なお、第1,2段は端子NSF,NSB,NRFを有し、それら端子のうちNSF(1)以外は、第λ段と同様にして、対応する他の段の出力信号を入力される。端子NSF(1)は第1の実施形態と同様、順シフトの開始時にトリガ信号生成部36から順方向トリガ信号VSTFのパルスを入力される。
【0108】
図13に示す第μ段(μ=(N−1),N)、つまり後尾ダミー段の単位レジスタ回路60は、第1の実施形態と同様の理由からトランジスタT9Fを有さず、これに対応して端子NRFを有していない。なお、第(N−1),N段は端子NSF,NSB,NRBを有し、それら端子のうちNSB(N)以外は、第λ段と同様にして、対応する他の段の出力信号を入力される。端子NSB(N)は第1の実施形態と同様、順シフトの開始時にトリガ信号生成部36から順方向トリガ信号VSTBのパルスを入力される。
【0109】
また、第1の実施形態で述べたように、ダミー段の出力トランジスタT5のサイズを主要段より小さくすることが好適である。
【0110】
以上、ゲート線駆動回路14の構成を奇数行のゲート信号線20を駆動するゲート線駆動回路14Rを例に説明した。本実施形態の偶数行のゲート信号線20を駆動するゲート線駆動回路14Lの構成も右側と同様である。この点については第1の実施形態と同様であるので説明を省略する。
【0111】
次に双方向シフトレジスタ30の動作について説明する。本実施形態についての順シフト動作及び逆シフト動作での各種信号の波形を示すタイミング図は第1の実施形態にて示した図8,図9と同じである。
【0112】
順シフトは、1フレームの画像信号の先頭にて、トリガ信号生成部36が順方向トリガ信号のパルスを生成することにより開始される(図8の時刻t0,t1)。クロック信号生成部34は、既に述べたように順シフト動作時には順方向で順番にパルスを生成する。
【0113】
ここではまず、ゲート線駆動回路14Rの主要段(第λ段)の単位レジスタ回路60の順シフト動作を説明する。
【0114】
第λ段の動作の前には第1〜(λ−1)段が順番に動作して2H幅のパルスを2Hの位相差で順次出力している。NSF(λ)に第(λ−1)段の出力信号G(2λ−3)のパルスが入力されると(図8の時刻t2)、基準点N1がHレベルに応じた電位(VGH−Vth(T1F))にセットされてT5がオンし、またキャパシタC1の端子間電圧が当該電位にセットされる。このとき、T4がオンしてノードN2をLレベルに設定する。よって、T2及びT6はオフ状態である。
【0115】
時刻t2から2H経った時刻t3にて、出力制御クロック信号V(2λ−1)のパルスがT5のドレインに入力される。クロック信号V(2λ−1)のパルスは、T5のソース電位を上昇させる。すると、ブートストラップ効果により基準点N1の電位がさらに上昇し、クロックV(2λ−1)のパルスは電位低下することなく信号G(2λ−1)のパルスとして端子NOUT(λ)から出力される。この信号G(2λ−1)のパルスは第(λ+1)段の端子NSFに入力され、当該段の基準点N1をHレベルにセットする。
【0116】
時刻t4にて出力制御クロック信号V(2λ−1)のパルスが立ち下がると、信号G(2λ−1)のパルスも立ち下がる。また、このタイミングでクロック信号V(2λ+1)のパルスがT6Aをオンするので、出力端子NOUT(λ)はVGLに接続され、出力信号G(2λ−1)はLレベルとなる。一方、N1の電位はHレベルに維持される(後続セット期間)。
【0117】
時刻t4では、第(λ+1)段がクロックV(2λ+1)のパルスに同期して信号G(2λ+1)のパルスを出力する。このように、各段は先行する段のパルス出力から2H遅れて当該段のパルスを出力する。第(λ+1)段のパルス出力を受けた第(λ+2)段は、時刻t4から2H経った時刻t5にて信号G(2λ+3)のパルスを出力する。
【0118】
時刻t5にて第λ段は端子NRFに信号G(2λ+3)のパルスを入力されると、T9FがオンしてN1をLレベルにリセットする。それと同時に、T6Bがクロック信号V(2λ+3)のパルスによりオンして、出力信号G(2λ−1)をLレベルに維持する。なお、次の2H期間では、T6Cがクロック信号V(2λ+5)のパルスによりオンして、出力信号G(2λ−1)をLレベルに維持する。
【0119】
さて、基準点N1のセット期間(第λ段の出力期間)以外でもT5のドレインには出力制御クロック信号V(2λ−1)のパルスが印加され、当該パルスはT5のゲート−ドレイン間容量Cgdを介してN1の電位を浮き上がらせる働きをする。この基準点N1の電位変動は、T2がオンすることにより抑えられる。基準点N1のリセット期間では、N1は基本的にはLレベルであり、T4がオフ状態である。この状態では、上述したように出力制御クロック信号V(2λ−1)のパルスに応じてノードN2の電位がHレベルに引き上げられ、T2,T6がオンする。これにより、基準点N1はリセット期間にてLレベルに固定され、また、出力信号G(2λ−1)はLレベルに維持される。
【0120】
上述したように主要段は自段の1つ前の段の出力パルスを受けて基準点N1をセット状態とし、自段の2つ後の段の出力パルスを受けて基準点N1をリセット状態とする。この点、第1段のダミー段には1つ前の段が存在しない。そこで、既に述べたように第1段は端子NSFに順方向トリガ信号VSTFのパルスを入力する構成としている。第1段は時刻t0に生成される信号VSTFのパルスを受けて基準点N1をHレベルにセットされる。これ以降の第1段の動作は上述した第λ段と同様である。既に述べたように第(N−1),N段のダミー段はリセット端子NRFを備えていない。第(N−1),N段の基準点N1は当該段の1フレームの順シフト動作の終わりにてHレベルにセットされた後、次のフレームの開始時までにT2がオンすることによりLレベルにリセットされる。具体的には、先行セット期間を長く設定した場合の不都合として上述したように、第(N−1),N段のN1の電位はT9BやT2のリーク電流で低下する。ここで、T2は例えば、T4と比較して大きなチャネル幅に設計されるのでリーク電流も大きくなる。また、垂直帰線期間に対応してフレーム間に生じるシフト動作の停止期間は比較的長く、この間にN1の電位はリーク電流により低下する。
【0121】
なお、第(N−1),N段のダミー段(μ=(N−1),N)のN1とVGLとの間に、クロック信号V(2μ+3)のパルスによりオンするトランジスタ(Trと表す)を設けて、次のフレームのシフト動作の開始に先行して生成されるクロック信号によりTrをオンさせて当該ダミー段のN1をLレベルにリセットする構成とすることもできる。ここで、第μ段のダミー段は、クロック信号V(2μ−1)に同期して出力パルスを生成する。その出力パルスの生成タイミングとその前後の先行セット期間及び後続セット期間とはN1をLレベルにリセットできないことを考慮し、Trはそれらの期間に当たらないタイミングでパルスを発生するクロック信号V(2μ+3)で制御する。また、4相駆動であるゲート線駆動回路14Rにおいて、出力信号G(2λ−5)で制御されるT9Bのオン時にはTrもオンするので、Trを設ける構成では第(N−1),N段のダミー段のT9Bは省略することができる。第1,2段のダミー段(μ=1,2)も同様にTrを設けて、逆シフト動作時にN1の電位をLレベルにリセットすることができる。本実施形態では、第1,2段のダミー段のTrもクロック信号V(2μ+3)で制御することができ、また、T9Fを省略することもできる。
【0122】
以上、ゲート線駆動回路14Rの各段の順シフト動作を説明した。ゲート線駆動回路14Lの各段の順シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H遅れて各動作を行う。
【0123】
逆シフトは、1フレームの画像信号の先頭にて、トリガ信号生成部36が逆方向トリガ信号のパルスを生成することにより開始される(図9の時刻t0,t1)。クロック信号生成部34は、既に述べたように逆シフト動作時には逆方向で順番にパルスを生成する。
【0124】
シフトレジスタ部32の主要段の各段の単位レジスタ回路60は第1の実施形態の単位レジスタ回路38と同じく、セット端子及びリセット端子が順シフトと逆シフトとに対して対称に構成されている。また、第1の実施形態と同様、先頭ダミー段と後尾ダミー段とは、シフト方向の反転に対して互いに対称な構成となる関係にある。よって、制御回路18がトリガ信号の切り替えとクロックパルスの生成順序の切り替えとを行えば、シフトレジスタ部32は順シフトと同様の動作で逆シフト動作を行う。
【0125】
例えば、ゲート線駆動回路14Rの第N段は時刻t1に端子NSBに逆方向トリガ信号VSTBのパルスを入力されて、基準点N1をHレベルにセットされ、その後最初に生成されるクロック信号V(2N−1)のパルスに同期して、出力信号G(2N−1)にパルスを発生させる。以降、順シフト動作とは逆向きに各段からパルスが順次出力される。
【0126】
以上、ゲート線駆動回路14Rを例に逆シフト動作を説明した。ゲート線駆動回路14Lの各段の逆シフト動作も、ゲート線駆動回路14Rの対応する段と同様である。但し、ゲート線駆動回路14Lの各段はゲート線駆動回路14Rの対応する段より1H進んで各動作を行う。
【0127】
なお、第1の実施形態で述べた構成の各種の変更は本実施形態の双方向シフトレジスタにおいても採用することが可能である。
【0128】
また、ダミー段について説明したトランジスタTrを主要段にも採用して、主要段のT9F,T9Bの少なくとも一方を省略することができる。特に、上述した4相駆動(n=4,βf=βb=2)のゲート線駆動回路14では、クロック信号V(2λ+3)で制御される1つのTrを設けることで、T9F,T9Bの両方を省略することができる。このように1つのTrを設けてT9F,T9Bの両方を省略する構成は、一般的にはβf+βb=nのときに可能である。
【符号の説明】
【0129】
10,50 画像表示装置、12 画素回路、14,14L,14R ゲート線駆動回路、16 データ線駆動回路、18 制御回路、20 ゲート信号線、22 データ線、30 双方向シフトレジスタ、32 シフトレジスタ部、34 クロック信号生成部、36 トリガ信号生成部、38,60 単位レジスタ回路。
【特許請求の範囲】
【請求項1】
出力端子に駆動対象負荷を接続される主要段及び前記駆動対象負荷を接続されないダミー段を含むm段(mは6以上の整数である。)の単位レジスタ回路が従属接続され、前記ダミー段は前記主要段からなる列の先頭及び後尾に付加され、前記主要段の出力端子列から順方向及び逆方向のいずれかのシフト順序でパルスを出力するシフトレジスタ部と、
n相(nは3以上の整数である。)のクロックパルスを前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番にそれぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、
前記順シフトの開始時に順方向トリガ信号を生成し、前記逆シフトの開始時に逆方向トリガ信号を生成するトリガ信号生成部と、を有し、
αf,αb,βf及びβbをαf<βb<nかつαb<βf<nなる自然数として、
第k段(kは1≦k≦mなる整数である。)の前記単位レジスタ回路は、当該回路の基準点が第1電位である状態で、入力される前記クロックパルスに同期して出力パルスPkを出力する出力回路と、セット信号として出力パルスPk−αfを入力される順方向セット端子及び出力パルスPk+αbを入力される逆方向セット端子の双方と、リセット信号として出力パルスPk+βfを入力される順方向リセット端子及び出力パルスPk−βbを入力される逆方向リセット端子の少なくとも一方と、前記セット信号が入力されると前記基準点の電位を前記第1電位に設定するセット回路と、前記リセット信号が入力されると前記基準点の電位を前記第2電位に設定するリセット回路とを備え、
前記主要段は前記順方向リセット端子及び前記逆方向リセット端子の双方を備え、
前記先頭のダミー段はβb段設けられ、前記リセット端子として前記順方向リセット端子のみを備え、一方、前記後尾のダミー段はβf段設けられ、前記リセット端子として前記逆方向リセット端子のみを備え、
前記ダミー段のうち先頭のαf段は前記順方向セット端子に前記パルスPk−αfに代えて前記順方向トリガ信号を、また、後尾のαb段は前記逆方向セット端子に前記パルスPk+αbに代えて前記逆方向トリガ信号をそれぞれ前記セット信号として入力されること、
を特徴とする双方向シフトレジスタ。
【請求項2】
請求項1に記載の双方向シフトレジスタにおいて、
前記リセット回路は、それぞれ前記基準点と前記第2電位の電源との間に配されゲート端子に前記リセット信号を印加されるとオンして前記基準点に前記電源を接続するトランジスタであって、前記順方向リセット端子に対応して設けられる第1のトランジスタ及び前記逆方向リセット端子に対応して設けられる第2のトランジスタを有し、
前記ダミー段は前記第1及び第2のトランジスタの一方のみを有することを、を特徴とする双方向シフトレジスタ。
【請求項3】
請求項2に記載の双方向シフトレジスタにおいて、
前記各トランジスタは、a−Siトランジスタであること、を特徴とする双方向シフトレジスタ。
【請求項4】
請求項1に記載の双方向シフトレジスタにおいて、
前記各段の前記出力回路は、当該段の前記出力端子からの前記パルスの出力に応じて、駆動電流を当該出力端子に生じる出力トランジスタを有し、
前記主要段の前記出力トランジスタは、前記駆動対象負荷に応じた駆動能力を有し、
前記ダミー段の前記出力トランジスタは、前記主要段の前記出力トランジスタより駆動能力を低く設定されること、
を特徴とする双方向シフトレジスタ。
【請求項5】
請求項1に記載の双方向シフトレジスタにおいて、
前記αf及びαbは1であること、を特徴とする双方向シフトレジスタ。
【請求項6】
複数の走査線に対応してマトリクス状に配置された複数の画素回路と、
前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、
請求項1から請求項5のいずれか1つに記載され前記各ゲート信号線が前記主要段の前記出力端子に接続された双方向シフトレジスタを備え、前記ゲート信号を前記シフトレジスタ部の前記主要段から出力される前記パルスに基づいて生成するゲート信号線駆動回路と、
を有することを特徴とする画像表示装置。
【請求項1】
出力端子に駆動対象負荷を接続される主要段及び前記駆動対象負荷を接続されないダミー段を含むm段(mは6以上の整数である。)の単位レジスタ回路が従属接続され、前記ダミー段は前記主要段からなる列の先頭及び後尾に付加され、前記主要段の出力端子列から順方向及び逆方向のいずれかのシフト順序でパルスを出力するシフトレジスタ部と、
n相(nは3以上の整数である。)のクロックパルスを前記シフトレジスタ部の順シフト動作時には前記順方向で順番に、一方、逆シフト動作時には前記逆方向で順番にそれぞれ前記シフトレジスタ部の各段に供給するクロック信号生成部と、
前記順シフトの開始時に順方向トリガ信号を生成し、前記逆シフトの開始時に逆方向トリガ信号を生成するトリガ信号生成部と、を有し、
αf,αb,βf及びβbをαf<βb<nかつαb<βf<nなる自然数として、
第k段(kは1≦k≦mなる整数である。)の前記単位レジスタ回路は、当該回路の基準点が第1電位である状態で、入力される前記クロックパルスに同期して出力パルスPkを出力する出力回路と、セット信号として出力パルスPk−αfを入力される順方向セット端子及び出力パルスPk+αbを入力される逆方向セット端子の双方と、リセット信号として出力パルスPk+βfを入力される順方向リセット端子及び出力パルスPk−βbを入力される逆方向リセット端子の少なくとも一方と、前記セット信号が入力されると前記基準点の電位を前記第1電位に設定するセット回路と、前記リセット信号が入力されると前記基準点の電位を前記第2電位に設定するリセット回路とを備え、
前記主要段は前記順方向リセット端子及び前記逆方向リセット端子の双方を備え、
前記先頭のダミー段はβb段設けられ、前記リセット端子として前記順方向リセット端子のみを備え、一方、前記後尾のダミー段はβf段設けられ、前記リセット端子として前記逆方向リセット端子のみを備え、
前記ダミー段のうち先頭のαf段は前記順方向セット端子に前記パルスPk−αfに代えて前記順方向トリガ信号を、また、後尾のαb段は前記逆方向セット端子に前記パルスPk+αbに代えて前記逆方向トリガ信号をそれぞれ前記セット信号として入力されること、
を特徴とする双方向シフトレジスタ。
【請求項2】
請求項1に記載の双方向シフトレジスタにおいて、
前記リセット回路は、それぞれ前記基準点と前記第2電位の電源との間に配されゲート端子に前記リセット信号を印加されるとオンして前記基準点に前記電源を接続するトランジスタであって、前記順方向リセット端子に対応して設けられる第1のトランジスタ及び前記逆方向リセット端子に対応して設けられる第2のトランジスタを有し、
前記ダミー段は前記第1及び第2のトランジスタの一方のみを有することを、を特徴とする双方向シフトレジスタ。
【請求項3】
請求項2に記載の双方向シフトレジスタにおいて、
前記各トランジスタは、a−Siトランジスタであること、を特徴とする双方向シフトレジスタ。
【請求項4】
請求項1に記載の双方向シフトレジスタにおいて、
前記各段の前記出力回路は、当該段の前記出力端子からの前記パルスの出力に応じて、駆動電流を当該出力端子に生じる出力トランジスタを有し、
前記主要段の前記出力トランジスタは、前記駆動対象負荷に応じた駆動能力を有し、
前記ダミー段の前記出力トランジスタは、前記主要段の前記出力トランジスタより駆動能力を低く設定されること、
を特徴とする双方向シフトレジスタ。
【請求項5】
請求項1に記載の双方向シフトレジスタにおいて、
前記αf及びαbは1であること、を特徴とする双方向シフトレジスタ。
【請求項6】
複数の走査線に対応してマトリクス状に配置された複数の画素回路と、
前記走査線ごとに設けられ、前記画素回路への映像データの書き込みを制御するゲート信号を供給する複数のゲート信号線と、
請求項1から請求項5のいずれか1つに記載され前記各ゲート信号線が前記主要段の前記出力端子に接続された双方向シフトレジスタを備え、前記ゲート信号を前記シフトレジスタ部の前記主要段から出力される前記パルスに基づいて生成するゲート信号線駆動回路と、
を有することを特徴とする画像表示装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
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【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2012−9097(P2012−9097A)
【公開日】平成24年1月12日(2012.1.12)
【国際特許分類】
【出願番号】特願2010−142838(P2010−142838)
【出願日】平成22年6月23日(2010.6.23)
【出願人】(502356528)株式会社 日立ディスプレイズ (2,552)
【出願人】(506087819)パナソニック液晶ディスプレイ株式会社 (443)
【Fターム(参考)】
【公開日】平成24年1月12日(2012.1.12)
【国際特許分類】
【出願日】平成22年6月23日(2010.6.23)
【出願人】(502356528)株式会社 日立ディスプレイズ (2,552)
【出願人】(506087819)パナソニック液晶ディスプレイ株式会社 (443)
【Fターム(参考)】
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