受信回路及び受信機
【課題】ＡＧＣ期間におけるＨＰＦのカットオフ周波数の設定に応じて発生するＶＧＡのゲイン低下量を補正して最適ゲインをＶＧＡに設定し、信号受信期間において受信信号のエラーレートの上昇を防止する。
【解決手段】受信回路１００において、ミキサ２は、受信アンテナＡｎｔにより受信された高周波の受信信号を周波数変換してベースバンドの受信信号を出力する。ＶＧＡ３，５は、所定のゲインを用いて、ベースバンドの受信信号を増幅する。ＨＰＦ４，６は、増幅された受信信号のうち、第１カットオフ周波数ｆｃ＿ｎｏｒｍ未満の帯域の受信信号を遮断する。ＡＤＣ７は、ＨＰＦ４，６の出力信号をＡＤ変換してデジタルの受信信号を出力する。ＤＳＰ８は、ＡＤＣ７の出力信号を復調する。ＡＧＣ制御部９は、ＶＧＡ３，５における所定のゲインに対応するゲインコードＤＶＧＡを出力する。ＶＧＡゲイン補正部１０は、ＶＧＡ３，５のゲインを所定量調整する。
【解決手段】受信回路１００において、ミキサ２は、受信アンテナＡｎｔにより受信された高周波の受信信号を周波数変換してベースバンドの受信信号を出力する。ＶＧＡ３，５は、所定のゲインを用いて、ベースバンドの受信信号を増幅する。ＨＰＦ４，６は、増幅された受信信号のうち、第１カットオフ周波数ｆｃ＿ｎｏｒｍ未満の帯域の受信信号を遮断する。ＡＤＣ７は、ＨＰＦ４，６の出力信号をＡＤ変換してデジタルの受信信号を出力する。ＤＳＰ８は、ＡＤＣ７の出力信号を復調する。ＡＧＣ制御部９は、ＶＧＡ３，５における所定のゲインに対応するゲインコードＤＶＧＡを出力する。ＶＧＡゲイン補正部１０は、ＶＧＡ３，５のゲインを所定量調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信において送信された信号を受信する受信回路及び受信機に関する。
【背景技術】
【０００２】
ダイレクトコンバージョン方式の受信機は、スーパーヘテロダイン方式の受信機に比べ、受信機の小型化、受信機の軽量化、更に、受信機の消費電力の低減を可能にする。これにより、セルラー受信機、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）８０２．１１ａ／ｂ／ｇの各通信規格に対応した受信機と同様に、ミリ波の高周波信号を取り扱う受信機においてもダイレクトコンバージョン方式を用いるメリットは大きい。
【０００３】
ダイレクトコンバージョン方式の受信機では、高周波の受信信号をベースバンドの受信信号にダウンコンバートした場合、受信機の回路構成に特有のＤＣオフセットが発生する。これに対し、例えば特許文献１に示すダイレクトコンバージョン方式の受信機は、可変利得アンプとＡ／Ｄ変換器との間の信号経路にハイパスフィルタが挿入され、ハイパスフィルタを構成するコンデンサによってＤＣオフセットを除去する。
【０００４】
しかし、信号経路にハイパスフィルタを挿入すると、受信機におけるＡＧＣ（Automatic Gain Control）の収束時間が長くなる。これに対して、例えば特許文献２に示す受信機のベースバンド回路が開示されている。特許文献２の受信機のベースバンド回路について図１７を参照して説明する。図１７は、従来のダイレクトコンバージョン方式の受信機のベースバンド回路の構成図である。
【０００５】
図１７に示す受信機のベースバンド回路において、ベースバンドにダウンコンバートされた受信信号は、ローパスフィルタ３０１、ＶＧＡ（Variable Gain Amplifier）３０２、ハイパスフィルタ３０５、ＶＧＡ３０３、ハイパスフィルタ３０６、ＶＧＡ３０４及びハイパスフィルタ３０７を介して出力される。
【０００６】
利得分配回路１０１は、利得制御信号の変化量に応じて、受信機のベースバンド回路全体の利得を変え、全体の利得をＶＧＡ３０２、ＶＧＡ３０３及びＶＧＡ３０４にそれぞれ分配する。制御回路１０２は、利得制御信号の変化量に応じて、ハイパスフィルタ３０５、ハイパスフィルタ３０６及びハイパスフィルタ３０７の各カットオフ周波数を変化させる。例えば、制御回路１０２は、ＡＧＣにおいて利得制御信号の変化量が所定値より大きい場合には、各ハイパスフィルタのカットオフ周波数を所定のカットオフ周波数より高いカットオフ周波数に切り替える。これにより、受信機のベースバンド回路は、ＡＧＣの収束時間を低減できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−２４７９５３号公報
【特許文献２】特許第３６２２７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
例えば、広帯域且つ高周波の信号を取り扱うミリ波の通信では、プリアンブル期間が例えば１．２μ秒程度と短く、ＡＧＣに用いられる時間は６００ｎ秒程度であるため、ＡＧＣの収束時間を短くする必要がある。ＡＧＣの収束時間を６００ｎ秒程度にするためには、ハイパスフィルタ（以下「ＨＰＦ」という）のカットオフ周波数を数百ＭＨｚにする必要があることが知られている。
【０００９】
可変抵抗（抵抗値Ｒ）とコンデンサ（静電容量Ｃ）とを用いたＨＰＦの構成では（図１８参照）、カットオフ周波数ｆｃは数式（１）により示され、可変抵抗の抵抗値Ｒは数ｋΩまで小さくなる可能性がある。図１８は、ＶＧＡの小信号等価回路とＨＰＦとを示す回路構成図である。
【００１０】
【数１】
【００１１】
電圧源と出力インピーダンス（出力抵抗）Ｒｏｕｔとを用いたＶＧＡの小信号等価回路では（図１８参照）、ＶＧＡとＨＰＦとが直列接続されたＨＰＦの出力電圧Ｖｏｕｔ＿ｈｐｆは、数式（２）により示される。数式（２）において、パラメータＲｏｕｔはＶＧＡの出力インピーダンス、パラメータωは角周波数、パラメータＶｏｕｔはＶＧＡの出力端子に接続素子が無いＶＧＡの出力電圧を表す。
【００１２】
【数２】
【００１３】
数式（２）において、ＨＰＦの出力電圧Ｖｏｕｔ＿ｈｐｆは、ＨＰＦの抵抗値（即ち、可変抵抗の抵抗値Ｒ）が小さくなるほど低下する。即ち、ＨＰＦの出力電圧Ｖｏｕｔ＿ｈｐｆは、ＨＰＦのカットオフ周波数ｆｃが大きくなるほど低下する。また、カットオフ周波数ｆｃが大きくなるにつれて、低域の信号の除去量も増加する。
【００１４】
従って、上述した特許文献１又は２の受信機の構成においてミリ波の高周波信号を取り扱うと、ＡＧＣの収束時間を低減するためにＡＧＣ期間ではＨＰＦのカットオフ周波数ｆｃを大きくした場合にＶＧＡの利得（ゲイン）が低下する。
【００１５】
図１９を参照して具体的に説明する。図１９は、カットオフ周波数ｆｃを大きくした場合にＶＧＡのゲインがＧｄｉｆｆ減少することを説明するための説明図である。
【００１６】
図１９の左側の目盛りは、信号受信期間における、ＶＧＡの制御変数であるデジタルゲインコード（以下「ゲインコード」という）ＤＶＧＡとゲインコードＤＶＧＡに対応するゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが所定の第１カットオフ周波数ｆｃ＿ｎｏｒｍである。
【００１７】
図１９の右側の目盛りは、ＡＧＣ期間における、ゲインコードＤＶＧＡとゲインコードＤＶＧＡに対応するゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍより高い第２カットオフ周波数ｆｃ＿ｗｉｄｅである。なお、以下の説明において、第１カットオフ周波数ｆｃは、ＡＧＣにおいて設定される通常値である。
【００１８】
第１カットオフ周波数ｆｃ＿ｎｏｒｍでは、ＶＧＡのゲインＧＶＧＡは、入力されたゲインコードＤＶＧＡのデジタル値に応じたゲインＧＶＧＡ（ＤＶＧＡ）となる。例えば、ゲインコードＤＶＧＡ＝３０がＶＧＡに入力された場合には、ＶＧＡには、ゲインコードＤＶＧＡ＝３０に対応するゲインＧ（３０）が設定される。
【００１９】
ところが、第２カットオフ周波数ｆｃ＿ｗｉｄｅでは、ＶＧＡのゲインＧＶＧＡは、入力されたゲインコードＤＶＧＡのデジタル値に応じたゲインＧＶＧＡ（ＤＶＧＡ）から所定のゲイン誤差Ｇｄｉｆｆほど減少したゲイン（ＧＶＧＡ（ＤＶＧＡ）−Ｇｄｉｆｆ）となる。ゲイン誤差Ｇｄｉｆｆにより、ＡＧＣにおけるゲイン調整の精度が劣化し、ＡＧＣの収束時間を短縮することが困難であった。
【００２０】
本発明は、上述した従来の事情に鑑みてなされたものであって、ＡＧＣ期間におけるＨＰＦのカットオフ周波数の設定に応じて発生するＶＧＡのゲイン低下量に対応するゲインを補正し、ＡＧＣ期間及び信号受信期間において受信信号のエラーレートの上昇を防止する受信回路及び受信機を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明は、上述した受信回路であって、高周波の受信信号を周波数変換してベースバンドの受信信号を出力するミキサと、所定のゲインを用いて、前記ベースバンドの受信信号を増幅する少なくとも１つのＶＧＡと、前記増幅された前記受信信号のうち、第１カットオフ周波数未満の帯域の受信信号を遮断する少なくとも１つのＨＰＦと、前記ＨＰＦの出力信号をＡＤ変換してデジタルの受信信号を出力するＡＤＣと、前記ＡＤＣの出力信号を復調するプロセッサと、ＡＧＣ期間において、前記ＶＧＡに設定する前記所定のゲインに対応するゲインコードを出力するＡＧＣ制御部と、前記所定のゲインを所定量補正するＶＧＡゲイン補正部と、を備え、前記ＡＧＣ制御部は、前記ＡＧＣ期間の開始時に前記ＨＰＦのカットオフ周波数を、前記第１カットオフ周波数より高い第２カットオフ周波数に設定し、前記ＡＧＣ期間の終了前に前記ＨＰＦのカットオフ周波数を、前記１カットオフ周波数に設定し、前記ＶＧＡゲイン補正部は、前記ＨＰＦのカットオフ周波数が前記第２カットオフ周波数に設定された後に前記ゲインの補正量を第１補正量に設定し、前記ＨＰＦのカットオフ周波数が前記第１カットオフ周波数に設定された後に前記ゲインの補正量を前記第１調整量より小さい第２調整量に設定する。
【００２２】
また、本発明は、上述した受信機であって、上述した受信回路と、前記高周波の受信信号を受信する受信アンテナと、所定の周波数帯域のローカル信号を、生成して前記ミキサに出力するローカル信号生成器と、を備える。
【発明の効果】
【００２３】
本発明によれば、ＡＧＣ期間におけるＨＰＦのカットオフ周波数の設定に応じて発生するＶＧＡのゲイン低下量に対応するゲインを補正し、ＡＧＣ期間及び信号受信期間において受信信号のエラーレートの上昇を防止できる。
【図面の簡単な説明】
【００２４】
【図１】ＡＧＣ期間においてＶＧＡのゲインが減少する具体例の説明図
【図２】ＡＧＣの粗調整期間及びＡＧＣの微調整期間においてＶＧＡのゲインが減少する具体例の説明図
【図３】第１の実施形態の受信回路及び受信機の回路構成を示すブロック図
【図４】第１の実施形態の受信回路のＡＧＣ期間における動作を説明するフローチャート
【図５】第１の実施形態の受信回路及び受信機の効果を説明するための説明図
【図６】第１の実施形態の変形例１の受信回路及び受信機の回路構成を示すブロック図
【図７】ルックアップテーブルの一例を示す構成図
【図８】第１の実施形態の変形例２の受信回路及び受信機の回路構成を示すブロック図
【図９】第２の実施形態の受信回路のＡＧＣ期間における動作を説明するフローチャート
【図１０】第２の実施形態の受信回路及び受信機の効果を説明するための説明図
【図１１】第３の実施形態の受信回路及び受信機の回路構成を示すブロック図
【図１２】第３の実施形態の受信回路のＡＧＣ期間における動作を説明するフローチャート
【図１３】第３の実施形態の受信回路及び受信機の効果を説明するための説明図
【図１４】第３の実施形態の変形例の受信回路及び受信機の回路構成を示すブロック図
【図１５】第４の実施形態の受信回路のＡＧＣ期間における動作を説明するフローチャート
【図１６】第４の実施形態の受信回路及び受信機の効果を説明するための説明図
【図１７】従来のダイレクトコンバージョン方式の受信機のベースバンド回路の構成図
【図１８】ＶＧＡの小信号等価回路とＨＰＦとを示す回路構成図
【図１９】カットオフ周波数ｆｃを大きくした場合にＶＧＡのゲインがＧｄｉｆｆ減少することを説明するための説明図
【発明を実施するための形態】
【００２５】
本発明に係る受信回路及び受信機の各実施形態を説明する前に、カットオフ周波数ｆｃを大きくした場合にＶＧＡのゲインがＧｄｉｆｆ減少することについて、図１及び図２を参照してより具体的に説明する。
【００２６】
図１は、ＡＧＣ期間において、ＶＧＡのゲインが減少する具体例の説明図である。カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定することで、ＶＧＡのゲインが減少している。
図２は、ＡＧＣの粗調整期間及びＡＧＣの微調整期間において、ＶＧＡのゲインが減少する具体例の説明図である。カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定することで、ＶＧＡのゲインが減少する。このため、ＡＧＣの微調整期間において、ＶＧＡのゲインの収束が遅くなる。
以下の説明において、第２カットオフ周波数ｆｃ＿ｗｉｄｅは、第１カットオフ周波数ｆｃ＿ｎｏｒｍより高いとする。
【００２７】
図１及び図２の説明において、プリアンブル期間でのＡＧＣ期間、及びプリアンブル期間後の信号受信期間におけるＶＧＡの最適ゲインはＧ（１３）とする。
【００２８】
図１の左側の目盛りは、ＡＧＣ期間に対応する。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定され、ゲインコードＤＶＧＡとゲインコードＤＶＧＡに対応するゲインＧＶＧＡとの対応関係を示す。
図１の右側の目盛りは、信号受信期間に対応する。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定され、ゲインコードＤＶＧＡとゲインコードＤＶＧＡに対応するゲインＧＶＧＡとの対応関係を示す。
【００２９】
図１において、プリアンブル期間でのＡＧＣ期間にＨＰＦのカットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定することで、ＶＧＡのゲインＧＶＧＡが全体的にＧｄｉｆｆ減少する。即ち、数式（３）が成立する。
Ｇｄｉｆｆの減少分によって、ＡＧＣ期間におけるＶＧＡの最適ゲインを定めるゲインコードＤＶＧＡは、所望の最適ゲインＧ（１３）と異なり、ＤＶＧＡ＝２０と判定される。以下の説明において、パラメータＧｄｉｆｆは、ゲインの低下量を表す。
【００３０】
数式（３）において、パラメータＧＶＧＡは、ＡＧＣ期間にＨＰＦのカットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合のＶＧＡのゲインを表す。
【００３１】
【数３】
【００３２】
次に、プリアンブル期間後の信号受信期間にＨＰＦのカットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅから第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する。
ここで、信号受信期間におけるＶＧＡのゲインは、ＡＧＣ期間に判定されたゲインコード（ＤＶＧＡ＝２０）に対応するゲインＧ（２０）を用いるため、所望のＶＧＡの最適ゲインＧ（１３）に対し、Ｇｄｉｆｆ（＝Ｇ（２０）−Ｇ（１３））のゲイン誤差が発生する。このゲイン誤差により、信号受信期間において受信信号のエラーレートが上昇する。
【００３３】
次に、図２において、プリアンブル期間のうちＡＧＣ期間を粗調整期間と微調整期間とに区分した場合について説明する。
まず、ＡＧＣの粗調整期間にＨＰＦのカットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合に、図１と同様に、ＶＧＡのゲインＧＶＧＡが全体的にＧｄｉｆｆ減少する。
Ｇｄｉｆｆの減少分によって、ＡＧＣの粗調整期間の結果として、ＡＧＣの粗調整期間におけるＶＧＡの最適ゲインを定めるゲインコードＤＶＧＡは、所望の最適ゲインＧ（１３）と異なり、ＤＶＧＡ＝１８〜２４の範囲に収束すると判定される。
なお、ＡＧＣの粗調整においては、ゲインコードＤＶＧＡの収束範囲は６コード毎とし、ＡＧＣの微調整においてはゲインコードＤＶＧＡの収束範囲は１コード毎として説明する。
【００３４】
次に、プリアンブル期間でのＡＧＣの微調整期間にＨＰＦのカットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅから第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する。
ここで、ＡＧＣの微調整期間におけるＶＧＡのゲインは、ＡＧＣの粗調整期間に判定されたゲインコード（ＤＶＧＡ＝１８〜２４）の中点（ＤＶＧＡ＝２１）に対応するゲインＧ（２１）を用いるため、ＡＧＣの微調整においては、ゲインコードＤＶＧＡの中点（ＤＶＧＡ＝２１）から±３コード分を微調整する。
【００３５】
しかし、ＡＧＣの微調整期間においては、ＡＧＣの粗調整期間の結果として、実際のＶＧＡの最適ゲインＧ（１３）に対してゲイン誤差Ｇｄｉｆｆ（＝Ｇ（２０）−Ｇ（１３））が発生しているため、ＡＧＣの微調整幅（図２の例では±３コード）が、ゲイン誤差Ｇｄｉｆｆ分、増加している。
これにより、ＡＧＣの収束時間が全体的に長くなり、信号受信期間において信号のレベル調整に時間がかかる。
【００３６】
以下、本発明に係る受信回路及び受信機の各実施形態について、図面を参照しながら説明する。以下の説明において、説明を簡単にするため、プリアンブル期間でのＡＧＣ期間、及びプリアンブル期間後の信号受信期間における受信回路及び受信機の各ＶＧＡの最適ゲインは例えばＧ（１３）とする。
【００３７】
なお、ゲインＧ（１３）は、ＡＧＣ期間及び信号受信期間における受信回路及び受信機の各ＶＧＡの各最適ゲインの加算値でも良い。
【００３８】
（第１の実施形態）
図３は、第１の実施形態の受信回路１００及び受信機１０００の回路構成を示すブロック図である。図３に示す受信機１０００は、受信アンテナＡｎｔ、ローカル信号生成器２０及び受信回路１００を含む構成である。図３に示す受信回路１００は、ＬＮＡ（Low Noise Amplifier）１、ミキサ２、ＶＧＡ３、ＨＰＦ４、ＶＧＡ５、ＨＰＦ６、ＡＤＣ（Analog Digital Converter）７、ＤＳＰ８（Digital Signal Processor）、ＡＧＣ制御部９、ＶＧＡゲイン補正部１０及び加算器１１を含む構成である。
【００３９】
受信アンテナＡｎｔは、例えばミリ波の高周波の信号を受信し、ＬＮＡ２に出力する。また、受信アンテナＡｎｔは、アンテナ素子を用いて構成されても良い。
【００４０】
ローカル信号生成器２０は、ミキサ２におけるダウンコンバートのためのローカル信号を、生成してミキサ２に供給する。
【００４１】
ＬＮＡ１は、受信アンテナＡｎｔから出力された受信信号を、増幅してミキサ２に出力する。
【００４２】
ミキサ２は、ＬＮＡ１から出力された高周波の受信信号と、ローカル信号生成器２０から供給されたローカル信号とを用いてダウンコンバート（周波数変換）し、ベースバンドの受信信号を生成する。ミキサ２は、ベースバンドの受信信号をＶＧＡ３に出力する。
【００４３】
ＶＧＡ３は、加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にＶＧＡ３のゲインを設定し、設定されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ３は、レベルが増幅又は減衰された受信信号をＨＰＦ４に出力する。
【００４４】
ＨＰＦ４は、ＡＧＣ制御部９から出力されたカットオフ周波数コードｆｃｃを基にＨＰＦ４のカットオフ周波数ｆｃを設定し、ＶＧＡ３から出力された受信信号を入力する。ＨＰＦ４は、ＡＧＣ制御部９から出力されたカットオフ周波数コードｆｃｃを基にカットオフ周波数ｆｃを設定し、入力された受信信号のうち、設定されたカットオフ周波数ｆｃ未満の帯域の受信信号を遮断する。ＨＰＦ４は、設定されたカットオフ周波数ｆｃ以上の帯域の受信信号を通過させてＶＧＡ５に出力する。
【００４５】
ＶＧＡ５は、加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にＶＧＡ５のゲインを設定し、設定されたゲインを用いて、ＨＰＦ４から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ５は、レベルが増幅又は減衰された受信信号をＨＰＦ６に出力する。
【００４６】
ＨＰＦ６は、ＡＧＣ制御部９から出力されたカットオフ周波数コードｆｃｃを基にＨＰＦ６のカットオフ周波数ｆｃを設定し、ＶＧＡ５から出力された受信信号を入力する。ＨＰＦ６は、ＡＧＣ制御部９から出力されたカットオフ周波数コードｆｃｃを基にカットオフ周波数ｆｃを設定し、入力された受信信号のうち、設定されたカットオフ周波数ｆｃ未満の帯域の受信信号を遮断する。ＨＰＦ６は、設定されたカットオフ周波数ｆｃ以上の帯域の受信信号を通過させてＡＤＣ７に出力する。
【００４７】
ＡＤＣ７は、ＨＰＦ６から出力された受信信号を入力し、入力されたアナログの受信信号をＡＤ変換してデジタルの受信信号を生成する。ＡＤＣ７は、ＡＤ変換により生成されたデジタルの受信信号をＤＳＰ８に出力する。
【００４８】
ＤＳＰ８は、ＡＤＣ７から出力された受信信号を入力し、入力された受信信号を所定の復調方式に従ってデジタル信号処理することにより復調する。ＤＳＰ８に入力された受信信号レベルのデジタル値は、受信機１０００の後段及びＡＧＣ制御部９にそれぞれ出力される。なお、ＤＳＰ８は、ＤＳＰ８の代わりに、ＣＰＵ（Central Processing Unit）その他のプロセッサを用いて構成されても良い。
【００４９】
ＡＧＣ制御部９は、プリアンブル期間でのＡＧＣ期間、及びプリアンブル期間後の信号受信期間におけるＶＧＡ３，５の各最適ゲインを定めるゲインコードＤＶＧＡを加算器１１に出力する。
以下の各実施形態において、ＡＧＣ期間及び信号受信期間において、最適受信レベルが、ＡＧＣ制御部９の動作において予め既知であるとする。
【００５０】
ＡＧＣ制御部９は、ＡＧＣ期間のゲイン調整において、ＤＳＰ８から出力された受信信号レベルのデジタル値とＡＤＣ７のダイナミックレンジから決まる最適受信信号レベルとを比較する。ＡＧＣ制御部９は、比較結果を基に、ＡＤＣ７のダイナミックレンジに整合するゲインを定めるゲインコードＤＶＧＡを決定する。
【００５１】
ＡＧＣ制御部９は、カットオフ周波数コードｆｃｃをＨＰＦ４，６にそれぞれ出力し、ＨＰＦ４，６の各カットオフ周波数ｆｃを設定する。具体的には、ＡＧＣ制御部９は、ＡＧＣ期間の開始時に、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍより高い第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する。ＡＧＣ制御部９は、ＡＧＣ期間の終了前に、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する。
【００５２】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる補正指示をＶＧＡゲイン補正部１０に出力する。
【００５３】
ＶＧＡゲイン補正部１０は、ＶＧＡ３，５のゲインを所定量補正する。ＶＧＡゲイン補正部１０は、ＡＧＣ制御部９から出力された補正指示を入力し、入力された補正指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるゲイン補正コードＤｃｏｅｆを算出する。
ＶＧＡゲイン補正部１０は、算出されたゲイン補正コードＤｃｏｅｆを加算器１１に出力する。補正指示には、ＡＧＣ制御部９から出力されたカットオフ周波数コードｆｃｃが含まれる。
【００５４】
ＶＧＡゲイン補正部１０は、ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された後にＶＧＡ３，５の各ゲインの補正量を、第１補正量に設定する。第１補正量は、後述する算出方法により算出されたゲイン補正コードＤｗｉｄｅに対応するゲイン（Ｄｗｉｄｅ×Ｇｓｔｅｐ）である。
【００５５】
ＶＧＡゲイン補正部１０は、ＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された後にＶＧＡ３，５の各ゲインの調整量を、第２補正量に設定する。第２補正量は、例えばゲイン補正コード０（ゼロ）に対応するゼロゲインである。
【００５６】
ＶＧＡゲイン補正部１０によるゲイン補正コードＤｃｏｅｆの算出方法を具体的に説明する。以下の各実施形態において、ゲイン補正コードＤｃｏｅｆは、Ｄｗｉｄｅ又は０（ゼロ）のいずれかである（数式（４）参照）。
【００５７】
【数４】
【００５８】
Ｄｗｉｄｅは、ＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅへの設定に起因して発生するＶＧＡ３，５の各ゲインのゲイン低下量Ｇｄｉｆｆに等しいゲインを定めるゲイン補正コードである。従って、Ｄｗｉｄｅに対応するゲインとゼロに対応するゼロゲインとの差は、ＨＰＦ４，６の各カットオフ周波数ｆｃの第２カットオフ周波数ｆｃ＿ｗｉｄｅへの設定に起因して発生するＶＧＡ３，５の各ゲインのゲイン低下量Ｇｄｉｆｆに等しい。
【００５９】
ＶＧＡゲイン補正部１０は、ゲイン補正コードＤｗｉｄｅを数式（５）に従って算出する。ｒｏｕｎｄ（Ｇｄｉｆｆ／Ｇｓｔｅｐ）は、Ｇｄｉｆｆ／Ｇｓｔｅｐの小数点第１位を四捨五入することを表す演算子である。Ｇｓｔｅｐは、ゲインコードＤＶＧＡを１コード変化させた場合の受信機１０００のＶＧＡ３，５の各ゲインの変化量の平均値を表し、数式（６）により示される。
【００６０】
【数５】
【００６１】
【数６】
【００６２】
数式（６）において、Ｄｍａｘはゲインコードの最大値を表し、Ｄｍｉｎはゲインコードの最小値を表し、Ｇ（Ｄｍａｘ）はゲインコードの最大値におけるＶＧＡ３，ＶＧＡ５の各ゲインの加算値を表し、Ｇ（Ｄｍｉｎ）はゲインコードの最小値におけるＶＧＡ３，ＶＧＡ５の各ゲインの加算値を表す。
なお、以下の各実施形態において、ゲイン低下量Ｇｄｉｆｆは、シミュレーション又は実測を基にして予め測定されており既知とする。
【００６３】
加算器１１は、ＶＧＡ３，５のゲインを所定量補正する。加算器１１は、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡと、ＶＧＡゲイン補正部１０から出力されたゲイン補正コードＤｃｏｅｆとを、入力して加算する。ゲインコードＤＶＧＡとゲイン補正コードＤｃｏｅｆとの加算値をＤＶＧＡ＿ｃｏｍｐと表す。加算器１１は、ゲインコードの加算値ＤＶＧＡ＿ｃｏｍｐを、ＶＧＡ３及びＶＧＡ５に出力する。
【００６４】
次に、受信回路１００のＡＧＣ期間における動作について、図４を参照して説明する。図４は、第１の実施形態の受信回路１００のＡＧＣ期間における動作を説明するフローチャートである。
【００６５】
図４において、ＡＧＣが開始されると、ＡＧＣ制御部９は、ＶＧＡ３，５の既知の各最適ゲインを定めるゲインコードＤＶＧＡを加算器１１に出力する。
【００６６】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数コードｆｃｃを第２カットオフ周波数コードｆｃｃ＿ｗｉｄｅに設定する。即ち、ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する（Ｓ１１）。第２カットオフ周波数コードｆｃｃ＿ｗｉｄｅは、第２カットオフ周波数ｆｃ＿ｗｉｄｅに対応するコードである。
【００６７】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる補正指示をＶＧＡゲイン補正部１０に出力する。
【００６８】
ＶＧＡゲイン補正部１０は、ＡＧＣ制御部９から出力された補正指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるゲイン補正コードＤｃｏｅｆを算出する。即ち、ＶＧＡゲイン補正部１０は、ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された後、ＶＧＡ３，５の各ゲインの補正量（第１補正量）を定めるゲイン補正コードＤｗｉｄｅを算出し、Ｄｃｏｅｆ＝Ｄｗｉｄｅに設定する（Ｓ１２）。ＶＧＡゲイン補正部１０は、設定されたゲイン補正コードＤｃｏｅｆを加算器１１に出力する。
【００６９】
ゲイン補正コードＤｃｏｅｆがＤｗｉｄｅに設定された後、ＡＧＣ制御部９、ＶＧＡゲイン補正部１０及び加算器１１により、ＶＧＡ３，５の各ゲインを調整する（Ｓ１３）。ＶＧＡ３，５の各ゲインの調整を以下に示す。
【００７０】
例えば、加算器１１は、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡと、ＶＧＡゲイン補正部１０から出力されたゲイン補正コードＤｃｏｅｆとを、入力して加算する。加算器１１は、ゲインコードＤＶＧＡ＿ｃｏｍｐを、ＶＧＡ３，５にそれぞれ出力する。
加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にゲインが補正されたＶＧＡ３，５を介してＤＳＰ８に入力された受信信号レベルのデジタル値が、ＡＧＣ制御部９において、最適受信信号レベルと等しい又は略等しいか否かが比較される。
【００７１】
受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなるまで、ＡＧＣ制御部９、ＶＧＡゲイン補正部１０及び加算器１１によるＶＧＡ３，５の各ゲインの調整が繰り返される。
【００７２】
つまり、ＡＧＣ期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合に、加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にＶＧＡ３，５の各ゲインが補正される。これにより、ＶＧＡ３，５の各ゲインは、（Ｄｗｉｄｅ×Ｇｓｔｅｐ）増加し、Ｇ（１３）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）となり、最適ゲインＧ（１３）に等しく又は略等しくなる（図５参照）。
【００７３】
ＡＧＣ制御部９は、受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの調整が終了すると判定する。
【００７４】
ＡＧＣ期間におけるＶＧＡ３，５の各ゲインの調整が終了すると、ＡＧＣ制御部９は、ＶＧＡ３，５のゲインの所定量増加の補正を終了する旨の補正終了指示をＶＧＡゲイン補正部１０に出力する。
【００７５】
ＶＧＡゲイン補正部１０は、ＶＧＡ３，５の各ゲインの補正量（第２補正量）を定めるゲイン補正コードとして、Ｄｃｏｅｆ＝０（ゼロ）に設定する（Ｓ１４）。ＶＧＡゲイン補正部１０は、設定されたゲイン補正コードＤｃｏｅｆを加算器１１に出力する。
【００７６】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数コードｆｃを第１カットオフ周波数コードｆｃｃ＿ｎｏｒｍに設定する。即ち、ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する（Ｓ１５）。第１カットオフ周波数コードｆｃｃ＿ｎｏｒｍは、第１カットオフ周波数ｆｃ＿ｎｏｒｍに対応するコードである。これにより、受信回路１００のＡＧＣ期間における動作が終了する。
【００７７】
以上により、第１の実施形態の受信回路１００及び受信機１０００によれば、ＡＧＣにおいてＨＦＰ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅへ設定されたことに起因して発生するＶＧＡ３，５のゲイン低下量ＧｄｉｆｆのＡＧＣ期間及び信号受信期間におけるゲイン低下に伴う受信信号のエラーレートの上昇を防止できる。
【００７８】
図５は、第１の実施形態の受信回路１００及び受信機１０００の効果を説明するための説明図である。
図５の左側の目盛りは、図４のＳ１１に対応し、ＡＧＣ期間において、カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定し、ゲイン補正コードＤｃｏｅｆが０（ゼロ）のままの場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【００７９】
図５の中央の目盛りは、図４のＳ１２に対応し、ＡＧＣ期間において、カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定し、更に、及びゲイン補正コードＤｃｏｅｆがＤｗｉｄｅに設定した場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【００８０】
図５の右側の目盛りは、ＡＧＣ期間終了後の信号受信期間にカットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定されている場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【００８１】
また、ＨＰＦ４，６において、各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅであってゲイン補正コードＤｃｏｅｆ＝０（ゼロ）のまま（図４のＳ１１）では、ＶＧＡ３，５の各ゲインは、ゲイン低下量Ｇｄｉｆｆ減少する。
【００８２】
このため、受信回路１００は、ＡＧＣ期間では、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡゲイン補正部１０において、第１補正量として、ゲイン補正コードＤｃｏｅｆをＤｗｉｄｅに設定する（図４のＳ１２）。
【００８３】
これにより、ＡＧＣ期間では、ゲイン調整コードＤｃｏｅｆ（＝Ｄｗｉｄｅ）に対応するゲイン（Ｄｗｉｄｅ×Ｇｓｔｅｐ）分、ＶＧＡ３，５の各ゲインが全体的に増加し、所望の最適ゲインＧ（１３）と等しい又は略等しいゲインＧ（１３）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）がＶＧＡ３，５に設定される。
このため、信号受信期間では、カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに戻ったとしても、最適ゲインＧ（１３）がＶＧＡ３，５に設定することができる。
従って、受信回路１００及び受信機１０００は、ＡＧＣ期間によって、最適ゲインをＶＧＡに設定できるため、信号受信期間においてエラーレートの上昇を防止できる。
【００８４】
（第１の実施形態の変形例１）
図６は、第１の実施形態の変形例１の受信回路１００ａ及び受信機１０００ａの回路構成を示すブロック図である。第１の実施形態の変形例１では、受信回路１００ａ及び受信機１０００ａは、ＶＧＡゲインを補正するＶＧＡゲイン制御部１２を更に含む構成である。第１の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【００８５】
ＶＧＡゲイン制御部１２は、加算器１１から出力されたゲインコードＤＶＧＡとゲイン調整コードＤｃｏｅｆとの加算値ＤＶＧＡ＿ｃｏｍｐを入力する。ＶＧＡゲイン制御部１２は、入力された加算値ＤＶＧＡ＿ｃｏｍｐを基に、同一の又は異なるゲインコードをＶＧＡ３，５にそれぞれ出力する。
【００８６】
具体的には、ＶＧＡゲイン制御部１２は、図７に示すＬＵＴ（ルックアップテーブル）を参照し、入力された加算値ＤＶＧＡ＿ｃｏｍｐを基に、同一の又は異なるゲインコード（ＤＶＧＡ１，ＤＶＧＡ２）をＶＧＡ３，５にそれぞれ出力する。図７は、ルックアップテーブルの一例を示す構成図である。ルックアップテーブルは図６に図示していないメモリ部（例えばＲＡＭ：Random Access Memory）に記憶されても良いし、ルックアップテーブルの内容がＶＧＡゲイン制御部１２の動作において予め規定されても良い。
【００８７】
ルックアップテーブルでは、ＶＧＡゲイン制御部１２に入力されるゲインコードの加算値ＤＶＧＡ＿ｃｏｍｐと、ＶＧＡ３に入力されるゲインコードＤＶＧＡ１と、ＶＧＡ５に入力されるゲインコードＤＶＧＡ２とが規定されている。例えば、ＶＧＡゲイン制御部１２に入力されるゲインコードの加算値ＤＶＧＡ＿ｃｏｍｐが「３」である場合には、ゲインコードＤＶＧＡ１「２」がＶＧＡ３に出力され、ゲインコードＤＶＧＡ１「１」がＶＧＡ５に出力される。
【００８８】
ＶＧＡ３ａは、ＶＧＡゲイン制御部１２から出力されたゲインコードＤＶＧＡ１を基にＶＧＡ３ａのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ３ａは、レベルが増幅又は減衰された受信信号をＨＰＦ４に出力する。
【００８９】
ＶＧＡ５ａは、ＶＧＡゲイン制御部１２から出力されたゲインコードＤＶＧＡ２を基にＶＧＡ５ａのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ５ａは、レベルが増幅又は減衰された受信信号をＨＰＦ６に出力する。
【００９０】
以上により、第１の実施形態の変形例１の受信回路１００ａ及び受信機１０００ａにおいても、第１の実施形態の受信回路１００及び受信機１０００と同様の効果を得ることができる。
【００９１】
（第１の実施形態の変形例２）
図８は、第１の実施形態の変形例２の受信回路１００ｂ及び受信機１０００ｂの回路構成を示すブロック図である。第１の実施形態の変形例２では、受信回路１００ｂ及び受信機１０００ｂは、ＶＧＡゲインを補正するＤＡＣ（Digital Analog Converter）１３を更に含む構成である。第１の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【００９２】
ＤＡＣ１３は、加算器１１から出力されたゲインコードＤＶＧＡとゲイン補正コードＤｃｏｅｆとの加算値ＤＶＧＡ＿ｃｏｍｐを入力する。ＤＡＣ１３は、入力されたデジタルの加算値ＤＶＧＡ＿ｃｏｍｐをＤＡ変換し、同一の又は異なるアナログのＶＧＡゲイン制御電圧ＡＶＧＡ１，ＡＶＧＡ２を生成する。ＤＡＣ１３は、異なるＶＧＡゲイン制御電圧を生成する場合、例えばＤＡＣ１３の動作において予め規定されている比率に応じて、ＶＧＡゲイン制御電圧ＡＶＧＡ１，ＡＶＧＡ２を生成する。比率は、例えば、ＶＧＡ３へのＶＧＡ制御電圧：ＶＧＡ５へのＶＧＡ制御電圧＝３：２である。
【００９３】
ＶＧＡ３ｂは、ＤＡＣ１３から出力されたＶＧＡゲイン制御電圧ＡＶＧＡ１を基にＶＧＡ３ｂのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ３ｂは、レベルが増幅又は減衰された受信信号をＨＰＦ４に出力する。
【００９４】
ＶＧＡ５ｂは、ＤＡＣ１３から出力されたＶＧＡゲイン制御電圧ＡＶＧＡ２を基にＶＧＡ５ｂのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ５ｂは、レベルが増幅又は減衰された受信信号をＨＰＦ６に出力する。
【００９５】
以上により、第１の実施形態の変形例２の受信回路１００ｂ及び受信機１０００ｂにおいても、第１の実施形態の受信回路１００及び受信機１０００と同様の効果を得ることができる。
【００９６】
（第２の実施形態）
第２の実施形態の受信回路及び受信機は第１の実施形態の受信回路１００及び受信機１０００と同様の構成であるため、回路構成を示すブロック図の図示を省略し、同様の参照符号を用いて説明する。第１の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【００９７】
第２の実施形態では、ＡＧＣ期間におけるゲイン調整を粗調整及び微調整の２段階とする。粗調整においてはＨＰＦ４，６の各カットオフ周波数ｆｃは第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定され、微調整においてはＨＰＦ４，６の各カットオフ周波数ｆｃは第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定される。
【００９８】
第２の実施形態の受信回路１００のＡＧＣ期間における動作について、図９を参照して説明する。図９は、第２の実施形態の受信回路１００のＡＧＣ期間における動作を説明するフローチャートである。本実施形態においては、ＡＧＣ期間は、粗調整期間と微調整期間とを含む。
【００９９】
図９において、ＡＧＣの粗調整が開始されると、ＡＧＣ制御部９は、ＶＧＡ３，５の既知の各最適ゲインを定めるゲインコードＤＶＧＡを加算器１１に出力する。
【０１００】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数コードｆｃｃを第２カットオフ周波数コードｆｃｃ＿ｗｉｄｅに設定する。即ち、ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する（Ｓ２１）。
【０１０１】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる粗補正指示をＶＧＡゲイン補正部１０に出力する。
【０１０２】
ＶＧＡゲイン補正部１０は、ＡＧＣ制御部９から出力された粗調整指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるゲイン補正コードＤｃｏｅｆを算出する。即ち、ＶＧＡゲイン補正部１０は、ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された後、ＶＧＡ３，５の各ゲインの補正（第１補正量）を定めるゲイン補正コードＤｗｉｄｅを算出し、Ｄｃｏｅｆ＝Ｄｗｉｄｅに設定する（Ｓ２２）。ＶＧＡゲイン補正部１０は、設定されたゲイン補正コードＤｃｏｅｆを加算器１１に出力する。
【０１０３】
ゲイン補正コードＤｃｏｅｆがＤｗｉｄｅに設定された後、ＡＧＣ制御部９、ＶＧＡゲイン補正部１０及び加算器１１により、ＶＧＡ３，５の各ゲインを粗調整する（Ｓ２３）。ＶＧＡ３，５の各ゲインの粗調整を以下に示す。
【０１０４】
なお、上記より、ＡＧＣの粗調整においてはゲインコードＤＶＧＡの収束範囲は６コード毎とする。従って、ＡＧＣの粗調整の結果として、図１０に示す粗調整期間に収束されたゲインコードＤＶＧＡは、例えば（６＋Ｄｗｉｄｅ）〜（１２＋Ｄｗｉｄｅ）又は（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ）であると判定される。
【０１０５】
例えば、加算器１１は、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡと、ＶＧＡゲイン補正部１０から出力されたゲイン補正コードＤｃｏｅｆとを、入力して加算する。加算器１１は、ゲインコードＤＶＧＡ＿ｃｏｍｐを、ＶＧＡ３，５にそれぞれ出力する。
ＤＳＰ８は、加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にゲインが補正されたＶＧＡ３，５を介して、受信信号レベルのデジタル値を出力する。ＡＧＣ制御部９は、受信信号レベルのデジタル値と最適受信信号レベルとが、等しい又は略等しいか否かが比較される。
【０１０６】
受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなるまで、ＡＧＣ制御部９、ＶＧＡゲイン補正部１０及び加算器１１によるＶＧＡ３，５の各ゲインの粗調整が繰り返される。
【０１０７】
つまり、ＡＧＣの粗調整期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合に、加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にＶＧＡ３，５の各ゲインが補正される。これにより、ＶＧＡ３，５の各ゲインは、（Ｄｗｉｄｅ×Ｇｓｔｅｐ）増加し、ＡＧＣの粗調整の結果として、ゲインコードが（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ）、即ち、ゲインが｛Ｇ（１２）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）｝〜｛Ｇ（１８）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）｝では、最適ゲインＧ（１３）に等しく又は略等しくなると判定される（図１０参照）。
【０１０８】
ＡＧＣ制御部９は、受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの粗調整が終了すると判定する。即ち、ＡＧＣ制御部９は、ＡＧＣの粗調整の結果として、ＶＧＡ３，５の各ゲインを定めるゲインコードＤＶＧＡの収束範囲を、（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ）と判定する。
【０１０９】
ＡＧＣにおけるＶＧＡ３，５の各ゲインの粗調整が終了すると、ＡＧＣ制御部９は、ＶＧＡ３，５のゲインの所定量増加の補正を終了する旨の粗調整終了指示をＶＧＡゲイン補正部１０に出力する。
【０１１０】
ＶＧＡゲイン補正部１０は、ＶＧＡ３，５の各ゲインの補正量（第２補正量）を定めるゲイン補正コードとして、Ｄｃｏｅｆ＝０（ゼロ）に設定する（Ｓ２４）。ＶＧＡゲイン補正部１０は、設定されたゲイン補正コードＤｃｏｅｆを加算器１１に出力する。
【０１１１】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数コードｆｃを第１カットオフ周波数コードｆｃ＿ｎｏｒｍに設定する。即ち、ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する（Ｓ２５）。
【０１１２】
ＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された後、ＡＧＣ制御部９により、ＶＧＡ３，５の各ゲインを微調整する（Ｓ２６）。ＶＧＡ３，５の各ゲインの微調整を以下に示す。
【０１１３】
なお、上記より、ＡＧＣの微調整では、ゲインコードＤＶＧＡの収束範囲は１コード毎とする。従って、ＡＧＣの微調整の結果として、図１０に示す微調整期間に収束されたゲインコードＤＶＧＡは、例えば（１２＋Ｄｗｉｄｅ）又は（１３＋Ｄｗｉｄｅ）であると判定される。
【０１１４】
例えば、ＡＧＣ制御部９は、ＡＧＣの微調整の開始時におけるＶＧＡ３，５のゲインを定めるゲインコードを、ＡＧＣの粗調整の結果として判定されたゲインコード（（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ））のうちゲイン補正コードＤｃｏｅｆ＝（０（ゼロ））である場合の中点（ＤＶＧＡ＝１５）と判定する。
【０１１５】
ＡＧＣ制御部９は、判定されたゲインコードＤＶＧＡをＶＧＡ３，５にそれぞれ出力する。ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡを基にゲインが補正されたＶＧＡ３，５を介してＤＳＰ８により受信信号レベルのデジタル値が、ＡＧＣ制御部９において、最適受信信号レベルと等しいか否かが比較される。
【０１１６】
受信信号レベルのデジタル値と最適受信信号レベルとが等しくなるまで、ＡＧＣ制御部９によるＶＧＡ３，５の各ゲインの微調整が繰り返される。
【０１１７】
つまり、ＡＧＣの微調整期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された場合に、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡを基にＶＧＡ３，５の各ゲインが補正される。これにより、ＶＧＡ３，５の各ゲインは、ＡＧＣの微調整の結果として、Ｇ（１３）では最適ゲインＧ（１３）に等しくなる（図１０参照）。
【０１１８】
ＡＧＣ制御部９は、受信信号レベルのデジタル値と最適受信信号レベルとが等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの微調整が終了すると判定する。即ち、ＡＧＣ制御部９は、ＡＧＣの微調整の結果として、ＶＧＡ３，５の各ゲインを定めるゲインコードＤＶＧＡを、ＤＶＧＡ＝１３と判定する。これにより、受信回路１００のＡＧＣ期間における動作が終了する。
【０１１９】
以上により、第２の実施形態の受信回路１００及び受信機１０００によれば、第１の実施形態の受信回路１００及び受信機１０００の効果に加え、粗調整及び微調整の２段階によってＡＧＣするため、高精度に実現できる。
【０１２０】
図１０は、第２の実施形態の受信回路１００及び受信機１０００の効果を説明するための説明図である。図１０の最も左側の目盛りは、ＡＧＣ期間の粗調整期間におけるゲイン補正前に対応する。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定され、ゲイン調整コードＤｃｏｅｆが０（ゼロ）のままでのゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【０１２１】
図１０の中央左側の目盛りは、ＡＧＣ期間の粗調整期間おけるゲイン補正後に対応する。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定され、ゲイン調整コードＤｃｏｅｆがＤｗｉｄｅに設定された場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【０１２２】
図１０の中央右側の目盛りは、ＡＧＣ期間の微調整期間に対応する。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定され、ゲイン調整コードＤｃｏｅｆが０（ゼロ）に設定された場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【０１２３】
図１０の最も右側の目盛りは、信号受信期間に対応する。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定されている場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【０１２４】
ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅであってゲイン補正コードＤｃｏｅｆ＝０（ゼロ）にそれぞれ設定された場合、ＶＧＡ３，５の各ゲインは、ゲイン低下量Ｇｄｉｆｆ減少する。
【０１２５】
受信回路１００は、ＡＧＣの粗調整期間にＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡゲイン補正部１０においてゲイン補正コードＤｃｏｅｆをＤｗｉｄｅに設定する。
【０１２６】
これにより、ＡＧＣの粗調整期間においては、ゲイン補正コードＤｃｏｅｆ（＝Ｄｗｉｄｅ）に対応するゲイン（Ｄｗｉｄｅ×Ｇｓｔｅｐ）分、ＶＧＡ３，５の各ゲインが補正され、全体的に増加する。従って、ＡＧＣの粗調整の結果として、ゲインコードＤＶＧＡが（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ）である場合のＶＧＡ３，５の各ゲインＧＶＧＡ（｛Ｇ（１２）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）｝〜｛Ｇ（１８）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）｝）がＶＧＡ３，５の各最適ゲインＧ（１３）に等しく又は略等しくなると判定される。
【０１２７】
受信回路１００は、ＡＧＣの微調整期間にＨＰＦ４，６のカットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定した後、ＶＧＡゲイン補正部１０においてゲイン補正コードＤｃｏｅｆを０（ゼロ）に設定する。
【０１２８】
これにより、ＡＧＣの微調整期間においては、ＡＧＣの粗調整の結果として判定されたゲインコード（（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ））のうち、ゲイン補正コードＤｃｏｅｆ＝（０（ゼロ））である場合の中点（ＤＶＧＡ＝１５）を起点に、ＶＧＡ３及び５の各最適ゲインＧ（１３）との差であるＧ（１５）−Ｇ（１３）を微調整する。ＡＧＣの微調整後に、ＶＧＡ３及び５の各最適ゲインＧ（１３）がＶＧＡ３，５にそれぞれ設定される。また、信号受信期間においても、最適ゲインＧ（１３）がＶＧＡ３，５に設定される。
【０１２９】
従って、受信回路１００及び受信機１０００は、微調整では、粗調整の結果を基にゲイン補正することで、微調整期間における所望の最適ゲインからの誤差が小さくなるため、微調整期間が短縮でき、更に、信号受信期間においても、ＡＧＣ期間において最適ゲインに設定されているため、エラーレートの上昇を防止できる。
【０１３０】
（第３の実施形態）
図１１は、第３の実施形態の受信回路１００ｃ及び受信機１０００ｃの回路構成を示すブロック図である。第３の実施形態では、受信回路１００ｃ及び受信機１０００ｃは、図３の受信回路１００及び受信機１０００と比べて、ＶＧＡゲイン補正部１０及び加算器１１の代わりに、ＶＧＡゲインを補正するＶＧＡ電流制御部１４を含む構成である。
【０１３１】
即ち、図１１に示す受信機１０００ｃは、受信アンテナＡｎｔ、ローカル信号生成器２０及び受信回路１００ｃを含む構成である。図１１に示す受信回路１００ｃは、ＬＮＡ１、ミキサ２、ＶＧＡ３ｃ、ＨＰＦ４、ＶＧＡ５ｃ、ＨＰＦ６、ＡＤＣ７、ＤＳＰ８、ＡＧＣ制御部９ｃ及びＶＧＡ電流制御部１４を含む構成である。第１の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【０１３２】
ＡＧＣ制御部９ｃは、プリアンブル期間でのＡＧＣ期間、及びプリアンブル期間後の信号受信期間におけるＶＧＡ３，５の各最適ゲインを定めるゲインコードＤＶＧＡをＶＧＡ３，５にそれぞれ出力する。
【０１３３】
ＡＧＣ制御部９ｃは、ＡＧＣのゲイン調整期間において、ＤＳＰ８から出力された受信信号レベルのデジタル値を基に、受信信号レベルのデジタル値と上述した最適受信信号レベルとを比較する。ＡＧＣ制御部９ｃは、比較結果を基に、ＡＤＣ７のダイナミックレンジに整合するゲインを定めるゲインコードＤＶＧＡを決定する。
【０１３４】
ＡＧＣ制御部９ｃは、カットオフ周波数コードｆｃｃをＨＰＦ４，６にそれぞれ出力し、ＨＰＦ４，６の各カットオフ周波数ｆｃを設定する。具体的には、ＡＧＣ制御部９ｃは、ＡＧＣの開始時に、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する。ＡＧＣ制御部９ｃは、ＡＧＣの終了時に、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する。
【０１３５】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる補正指示をＶＧＡ電流制御部１４に出力する。
【０１３６】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定した後、ＶＧＡ３，５の各ゲインの所定量増加の補正を終了する旨の補正終了指示をＶＧＡ電流制御部１４に出力する。
【０１３７】
ＶＧＡゲインを補正するＶＧＡ電流制御部１４は、ＶＧＡ３，５のゲインを所定量補正する。ＶＧＡ電流制御部１４は、ＡＧＣ制御部９ｃから出力された補正指示を入力し、入力された補正指示を基に、ＶＧＡ３，５の各ゲインを所定量増加させるための第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈをＶＧＡ３，５にそれぞれ供給する。
【０１３８】
ＶＧＡ電流制御部１４は、ＨＰＦ４，６のカットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された後に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍより大きい第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する。
【０１３９】
ＶＧＡ電流制御部１４は、ＨＰＦ４，６のカットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された後に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定する。
【０１４０】
ＶＧＡ電流制御部１４によるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２の算出方法を具体的に説明する。以下の各実施形態において、バイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２は、Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍ又はＩｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈのいずれかである（数式（７）及び（８）参照）。
【０１４１】
【数７】
【０１４２】
【数８】
【０１４３】
第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈは、ＨＰＦ４，６の各カットオフ周波数ｆｃの第２カットオフ周波数ｆｃ＿ｗｉｄｅへの設定に起因して発生するＶＧＡ３，５の各ゲインのゲイン低下量Ｇｄｉｆｆと等しい又は略等しいゲインを増加させるためのバイアス電流である。従って、ＶＧＡ電流制御部１４は、ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合にバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する。
【０１４４】
これにより、ＶＧＡ電流制御部１４は、ＶＧＡ３，５において、ＨＰＦ４，６の第２カットオフ周波数ｆｃ＿ｗｉｄｅへの設定に起因して発生するＶＧＡ３，５の各ゲインのゲイン低下量Ｇｄｉｆｆと等しい又は略等しいゲインＧＩＵＰ（図１３参照）の増加を実現できる。ＶＧＡ電流制御部１４は、第１バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈを数式（９）に従って算出する。
【０１４５】
【数９】
【０１４６】
ＶＧＡ３ｃは、ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡ及びＶＧＡ電流制御部１４から出力されたバイアス電流Ｉｃｔｒｌ１を基にＶＧＡ３ｃのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ３ｃは、レベルが増幅又は減衰された受信信号をＨＰＦ４に出力する。
【０１４７】
ＶＧＡ５ｃは、ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡ及びＶＧＡ電流制御部１４から出力されたバイアス電流Ｉｃｔｒｌ２を基にＶＧＡ５ｃのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ５ｃは、レベルが増幅又は減衰された受信信号をＨＰＦ６に出力する。
【０１４８】
第３の実施形態の受信回路１００ｃのＡＧＣ期間における動作について、図１２を参照して説明する。図１２は、第３の実施形態の受信回路１００ｃのＡＧＣ期間における動作を説明するフローチャートである。
【０１４９】
図１２において、ＡＧＣが開始されると、ＡＧＣ制御部９ｃは、ＶＧＡ３，５の既知の各最適ゲインに対応するゲインコードＤＶＧＡをＶＧＡ３，５にそれぞれ出力する。
【０１５０】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数コードｆｃｃを第２カットオフ周波数コードｆｃ＿ｗｉｄｅに設定する。即ち、ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する（Ｓ３１）。
【０１５１】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６のカットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる補正指示をＶＧＡ電流制御部１４に出力する。
【０１５２】
ＶＧＡ電流制御部１４は、ＡＧＣ制御部９ｃから出力された補正指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する（Ｓ３２）。ＶＧＡ電流制御部１４は、設定された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈをＶＧＡ３，５に供給する。
【０１５３】
バイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定された後、ＡＧＣ制御部９ｃ及びＶＧＡ電流制御部により、ＶＧＡ３，５の各ゲインを調整する（Ｓ３３）。ＶＧＡ３，５の各ゲインの調整を以下に示す。
【０１５４】
ＶＧＡ３，５は、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡを入力し、ＶＧＡ電流制御部１４から供給された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈｔを入力する。ＶＧＡ３，５は、入力されたゲインコードＤＶＧＡ及び第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈｔを基に、各ＶＧＡ３，５の各ゲインを補正する。ゲインが補正されたＶＧＡ３，５を介してＤＳＰ８により受信信号レベルのデジタル値が、ＡＧＣ制御部９ｃにおいて、最適受信信号レベルと等しい又は略等しいか否かが比較される。
【０１５５】
受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなるまで、ＡＧＣ制御部９ｃ及びＶＧＡ電流制御部１４によるＶＧＡ３，５の各ゲインの調整が繰り返される。
【０１５６】
従って、ＡＧＣ期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合に、ＶＧＡ電流制御部１４から供給された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈを基にＶＧＡ３，５の各ゲインが補正される。これにより、ＶＧＡ３，５の各ゲインは、ＧＩＵＰ増加し、Ｇ（１３）−Ｇｄｉｆｆ＋ＧＩＵＰとなり、最適ゲインＧ（１３）に等しく又は略等しくなる（図１３参照）。
【０１５７】
ＡＧＣ制御部９ｃは、受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの調整が終了すると判定する。
【０１５８】
ＡＧＣにおけるＶＧＡ３，５の各ゲインの調整が終了すると、ＡＧＣ制御部９ｃは、ＶＧＡ３，５のゲインの所定量増加の補正を終了する旨の補正終了指示をＶＧＡ電流制御部１４に出力する。
【０１５９】
ＶＧＡ電流制御部１４は、ＡＧＣ制御部９ｃから出力された補正終了指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、第２バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定する（Ｓ３４）。ＶＧＡ電流制御部１４は、設定された第２バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍをＶＧＡ３，５に供給する。
【０１６０】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数コードｆｃｃを第１カットオフ周波数コードｆｃｃ＿ｎｏｒｍに設定する。即ち、ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する（Ｓ３５）。これにより、受信回路１００ｃのＡＧＣ期間における動作が終了する。
【０１６１】
以上により、第３の実施形態の受信回路１００ｃ及び受信機１０００ｃによれば、ＡＧＣにおいてＨＦＰ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅへ設定されたことに起因して発生するＶＧＡ３，５のゲイン低下量ＧｄｉｆｆのＡＧＣ期間及び信号受信期間におけるゲイン低下に伴う受信信号のエラーレートの上昇を防止できる。
【０１６２】
図１３は、第３の実施形態の受信回路１００ｃ及び受信機１０００ｃの効果を説明するための説明図である。図１３の左側の目盛りは、ＡＧＣ期間のゲイン補正前のゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅ、及びバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定されている。
【０１６３】
図１３の中央の目盛りは、ＡＧＣ期間のゲイン補正後のゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅ、及びバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定されている。
【０１６４】
図１３の右側の目盛りは、信号受信期間のゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定されている。
【０１６５】
ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅであってバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍにそれぞれ設定されたままでは、ＶＧＡ３，５の各ゲインは、ゲイン低下量Ｇｄｉｆｆ減少する。
【０１６６】
このため、受信回路１００ｃは、ＡＧＣ期間では、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ電流制御部１４においてバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、数式（９）に従って算出された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する。
【０１６７】
これにより、ＡＧＣ期間においては、ＶＧＡ電流制御部１４から供給されるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２に対応するゲインＧＩＵＰ分、ＶＧＡ３，５の各ゲインが補正されるため、全体的に増加し、所望の最適ゲインＧ（１３）と等しい又は略等しいゲインＧ（１３）−Ｇｄｉｆｆ＋ＧＩＵＰがＶＧＡ３，５にそれぞれ設定される。
このため、信号受信期間では、カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに戻ったとしても、所望の最適ゲインＧ（１３）がＶＧＡ３，５に設定することができる。
従って、受信回路１００ｃ及び受信機１０００ｃは、ＡＧＣ期間において、最適ゲインをＶＧＡに設定できるため、信号受信期間において受信信号のエラーレートの上昇が防止できる。
【０１６８】
また、受信回路１００ｃ及び受信機１０００ｃにおいて、図８に示すＤＡＣ１３をＡＧＣ制御部９ｃとＶＧＡ３，５との間に設け、ＤＡＣ１３のＤＡ変換により生成されたアナログ制御電圧ＡＶＧＡ１、ＡＶＧＡ２を各ＶＧＡ３，５に供給してＶＧＡ３，５のゲインを調整させても良い。
【０１６９】
（第３の実施形態の変形例）
図１４は、第３の実施形態の変形例の受信回路１００ｄ及び受信機１０００ｄの回路構成を示すブロック図である。第３の実施形態の変形例では、受信回路１００ｄ及び受信機１０００ｄは、ＶＧＡゲインを補正するＶＧＡゲイン制御部１２ｄを更に含む構成である。第３の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【０１７０】
ＶＧＡゲイン制御部１２ｄは、ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡを入力し、入力されたゲインコードＤＶＧＡを基に、同一の又は異なるゲインコードをＶＧＡ３，５にそれぞれ出力する。
【０１７１】
具体的には、ＶＧＡゲイン制御部１２ｄは、図７に示すＬＵＴ（ルックアップテーブル）を参照し、入力されたゲインコードＤＶＧＡを基に、同一の又は異なるゲインコード（ＤＶＧＡ１，ＤＶＧＡ２）をＶＧＡ３，５にそれぞれ出力する。ＬＵＴの説明は省略する。
【０１７２】
ＶＧＡ３ｄは、ＶＧＡゲイン制御部１２ｄから出力されたゲインコードＤＶＧＡ１及びＶＧＡ電流制御部１４から供給されたバイアス電流Ｉｃｔｒｌを基に、ＶＧＡ３ｄのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ３ｄは、レベルが増幅又は減衰された受信信号をＨＰＦ４に出力する。
【０１７３】
ＶＧＡ５ｄは、ＶＧＡゲイン制御部１２ｄから出力されたゲインコードＤＶＧＡ２及びＶＧＡ電流制御部１４から供給されたバイアス電流Ｉｃｔｒ２を基に、ＶＧＡ５ｄのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ５ｄは、レベルが増幅又は減衰された受信信号をＨＰＦ６に出力する。
【０１７４】
以上により、第３の実施形態の変形例の受信回路１００ｄ及び受信機１０００ｄにおいても、第３の実施形態の受信回路１００ｃ及び受信機１０００ｃと同様の効果を得ることができる。
【０１７５】
（第４の実施形態）
第４の実施形態の受信回路及び受信機は第３の実施形態の受信回路１００ｃ及び受信機１０００ｃと同様であるため、回路構成を示すブロック図の図示を省略し、同様の参照符号を用いて説明する。第３の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【０１７６】
第４の実施形態では、ＡＧＣにおけるゲイン調整を粗調整及び微調整の２段階とする。粗調整においてはＨＰＦ４，６の各カットオフ周波数ｆｃは第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定され、微調整においてはＨＰＦ４，６の各カットオフ周波数ｆｃは第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定される。
【０１７７】
第４の実施形態の受信回路１００ｃのＡＧＣ期間における動作について、図１５を参照して説明する。図１５は、第４の実施形態の受信回路１００ｃのＡＧＣ期間における動作を説明するフローチャートである。本実施形態においては、ＡＧＣ期間は、粗調整期間と微調整期間とを含む。
【０１７８】
図１５において、ＡＧＣの粗調整が開始されると、ＡＧＣ制御部９ｃは、ＶＧＡ３，５の既知の各最適ゲインを定めるゲインコードＤＶＧＡをＶＧＡ３，５にそれぞれ出力する。
【０１７９】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数コードｆｃｃを第２カットオフ周波数コードｆｃｃ＿ｗｉｄｅに設定する。即ち、ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する（Ｓ４１）。
【０１８０】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる粗調整指示をＶＧＡ電流制御部１４に出力する。
【０１８１】
ＶＧＡ電流制御部１４は、ＡＧＣ制御部９から出力された粗調整指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ，Ｉｃｔｒｌ２を、数式（９）に従って算出された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する（Ｓ４２）。ＶＧＡ電流制御部１４は、設定された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈをＶＧＡ３，５に供給する。
【０１８２】
バイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定された後、ＡＧＣ制御部９ｃ及びＶＧＡ電流制御部１４により、ＶＧＡ３，５の各ゲインを粗調整する（Ｓ４３）。ＶＧＡ３，５の各ゲインの粗調整を以下に示す。
【０１８３】
なお、上記より、ＡＧＣの粗調整期間では、ゲインコードＤＶＧＡの収束範囲は６コード毎とする。従って、ＡＧＣの粗調整の結果として、図１６に示す粗調整期間に収束されたゲインコードＤＶＧＡは、例えば６〜１２又は１２〜１８であると判定される。
【０１８４】
ＶＧＡ３，５は、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡと、ＶＧＡ電流制御部１４から供給された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈｔを入力する。ＶＧＡ３，５は、入力されたゲインコードＤＶＧＡ及び数式（９）に従って算出された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈｔを基に、各ＶＧＡ３，５の各ゲインを補正する。ゲインが補正されたＶＧＡ３，５を介してＤＳＰ８により受信信号レベルのデジタル値が、ＡＧＣ制御部９ｃにおいて、所望の最適受信信号レベルと等しい又は略等しいか否かが比較される。
【０１８５】
受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなるまで、ＡＧＣ制御部９ｃ及びＶＧＡ電流制御部１４によるＶＧＡ３，５の各ゲインの粗調整が繰り返される。
【０１８６】
つまり、ＡＧＣの粗調整期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合に、ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡ及びＶＧＡ電流制御部１４から供給された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈを基にＶＧＡ３，５の各ゲインが補正される。
これにより、ＶＧＡ３，５の各ゲインは、ＧＩＵＰ増加し、ＡＧＣの粗調整の結果として、ゲインコードが１２〜１８、即ち、ゲインが｛Ｇ（１２）−Ｇｄｉｆｆ＋ＧＩＵＰ｝〜｛Ｇ（１８）−Ｇｄｉｆｆ＋ＧＩＵＰ｝では、最適ゲインＧ（１３）に等しく又は略等しくなると判定される（図１６参照）。
【０１８７】
ＡＧＣ制御部９ｃは、受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの粗調整が終了すると判定する。即ち、ＡＧＣ制御部９ｃは、ＡＧＣの粗調整の結果として、ＶＧＡ３，５の各ゲインを定めるゲインコードＤＶＧＡの収束範囲を、１２〜１８と判定する。
【０１８８】
ＡＧＣにおけるＶＧＡ３，５の各ゲインの粗調整が終了すると、ＡＧＣ制御部９ｃは、ＶＧＡ３，５のゲインの所定量増加の補正を終了する旨の粗調整終了指示をＶＧＡ電流制御部１４に出力する。
【０１８９】
ＶＧＡ電流制御部１４は、ＡＧＣ制御部９ｃから出力された粗調整終了指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定する（Ｓ４４）。ＶＧＡ電流制御部１４は、設定された第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍをＶＧＡ３，５に供給する。
【０１９０】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数コードｆｃを第１カットオフ周波数コードｆｃ＿ｎｏｒｍに設定する。即ち、ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する（Ｓ４５）。
【０１９１】
ＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された後、ＡＧＣ制御部９ｃにより、ＶＧＡ３，５の各ゲインを微調整する（Ｓ４６）。ＶＧＡ３，５の各ゲインの微調整を以下に示す。
【０１９２】
なお、上記より、ＡＧＣの微調整期間では、ゲインコードＤＶＧＡの収束範囲は１コード毎とする。従って、ＡＧＣの微調整の結果として、図１６に示す微調整期間に収束されたゲインコードＤＶＧＡは、例えば１２又は１３であると判定される。
【０１９３】
例えば、ＡＧＣ制御部９ｃは、ＡＧＣの微調整期間の開始時におけるＶＧＡ３，５の各ゲインを定めるゲインコードを、ＡＧＣの粗調整の結果として判定されたゲインコードＤＶＧＡ（＝１２〜１８）の中点（ＤＶＧＡ＝１５）と判定する。
【０１９４】
ＡＧＣ制御部９ｃは、判定されたゲインコードＤＶＧＡをＶＧＡ３，５にそれぞれ出力する。ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡを基にゲインが補正されたＶＧＡ３，５を介してＤＳＰ８により受信信号レベルのデジタル値が、ＡＧＣ制御部９において、最適受信信号レベルと等しいか否かが比較される。
【０１９５】
受信信号レベルのデジタル値と最適受信信号レベルとが等しくなるまで、ＡＧＣ制御部９によるＶＧＡ３，５の各ゲインの微調整が繰り返される。
【０１９６】
つまり、ＡＧＣの微調整期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された場合に、ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡを基にＶＧＡ３，５の各ゲインが調整される。これにより、ＶＧＡ３，５の各ゲインは、ＡＧＣの微調整の結果として、Ｇ（１３）では最適ゲインＧ（１３）に等しくなる（図１６参照）。
【０１９７】
ＡＧＣ制御部９ｃは、受信信号レベルのデジタル値と最適受信信号レベルとが等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの微調整が終了すると判定する。即ち、ＡＧＣ制御部９ｃは、ＡＧＣの微調整の結果として、ＶＧＡ３，５の各ゲインを定めるゲインコードＤＶＧＡを、ＤＶＧＡ＝１３と判定する。これにより、受信回路１００のＡＧＣ期間における動作が終了する。
【０１９８】
以上により、第４の実施形態の受信回路１００ｃ及び受信機１０００ｃによれば、第３の実施形態の受信回路１００ｃ及び受信機１０００ｃの効果に加え、粗調整及び微調整の２段階によってＡＧＣするため、ＡＧＣは高精度に実現できる。
【０１９９】
図１６は、第４の実施形態の受信回路１００ｃ及び受信機１０００ｃの効果を説明するための説明図である。図１６の最も左側の目盛りは、ＡＧＣ期間の粗調整期間のゲイン補正前における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅ、及びバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第２バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定されている。
【０２００】
図１６の中央左側の目盛りは、ＡＧＣの粗調整期間のゲイン補正後における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅ、及びバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定されている。
【０２０１】
図１６の中央右側の目盛りは、ＡＧＣの微調整期間における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍ、及びバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定されている。
【０２０２】
図１６の最も右側の目盛りは、信号受信期間における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定されている。
【０２０３】
ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅであってバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍにそれぞれ設定されたままでは、ＶＧＡ３，５の各ゲインは、ゲイン低下量Ｇｄｉｆｆ減少する。
【０２０４】
このため、受信回路１００ｃは、ＡＧＣの粗調整期間では、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ電流制御部１４においてバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、ゲイン補正された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する。
【０２０５】
これにより、ＡＧＣの粗調整期間においては、第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに対応するゲインＧＩＵＰ分、ＶＧＡ３，５の各ゲインが補正されるため、全体的に増加する。従って、ＡＧＣの粗調整の結果として、ゲインコードＤＶＧＡが１２〜１８である場合のＶＧＡ３，５の各ゲインＧＶＧＡ（｛Ｇ（１２）−Ｇｄｉｆｆ＋ＧＩＵＰ｝〜｛Ｇ（１８）−Ｇｄｉｆｆ＋ＧＩＵＰ）がＶＧＡ３，５の各最適ゲインＧ（１３）に等しく又は略等しくなると判定される。
【０２０６】
次に、受信回路１００ｃは、ＡＧＣの微調整期間にＨＰＦ４，６のカットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定した後、ＶＧＡ電流制御部１４においてバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定する。
【０２０７】
これにより、ＡＧＣの微調整期間においては、ＡＧＣの粗調整の結果として判定されたゲインコード（１２〜１８）の中点（ＤＶＧＡ＝１５）を起点に、ＶＧＡ３，５の各最適ゲインＧ（１３）との差であるＧ（１５）−Ｇ（１３）の間を微調整する。ＡＧＣの微調整後に、ＶＧＡ３，５の各最適ゲインＧ（１３）がＶＧＡ３，５にそれぞれ設定される。
次に、信号受信期間では、カットオフ周波数ｆｃが既に第１カットオフ周波数ｆｃ＿ｎｏｒｍに戻っているため、最適ゲインＧ（１３）がＶＧＡ３，５に設定することができる。
【０２０８】
従って、受信回路１００ｃ及び受信機１０００ｃは、微調整期間では、粗調整の結果を基にゲイン調整することで、微調整期間における最適ゲインからの誤差が小さくなるため、微調整期間を短縮でき、更に、信号受信期間においても、カットオフ周波数ｆｃの変更による、ゲイン低下量Ｇｄｉｆｆが考慮されてＡＧＣされているため、エラーレートの上昇を防止できる。
【０２０９】
以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０２１０】
上述した各実施形態においては、ＡＧＣ制御部は、各受信回路及び受信機のＨＰＦ４，６に同一のカットオフ周波数コードを出力していたが、異なるカットオフ周波数コードを出力しても良い。この場合、ＨＰＦ４，６の各カットオフ周波数は異なる。
【０２１１】
上述した各実施形態の受信回路及び受信機の構成においては、２つのＶＧＡと２つのＨＰＦとがそれぞれ交互に配置されている構成として説明したが、ＶＧＡ、ＨＰＦの数、及び配置場所は上述した各実施形態の構成に限定されない。なお、ＶＧＡの前段にＨＰＦが配置される場合、ミキサ２を含めた回路構成を基に、ゲインコードＤｗｉｄｅを算出することが好ましい。
【産業上の利用可能性】
【０２１２】
本発明は、ＡＧＣ期間におけるＨＰＦのカットオフ周波数の設定に応じて発生するＶＧＡのゲイン低下量を補正して最適ゲインをＶＧＡに設定し、信号受信期間において受信信号のエラーレートの上昇を防止する受信回路及び受信機として有用である。
【符号の説明】
【０２１３】
１ ＬＮＡ
２ ミキサ
３、３ｂ、３ｃ、５、５ｂ、５ｃ ＶＧＡ
４、６ ＨＰＦ
７ ＡＤＣ
８ ＤＳＰ
９、９ｃ ＡＧＣ制御部
１０ ＶＧＡゲイン補正部
１１ 加算器
１２、１２ｄ ＶＧＡゲイン制御部
１３ ＤＡＣ
１４ ＶＧＡ電流制御部
２０ ローカル信号生成器
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ 受信回路
１０００、１０００ａ、１０００ｂ、１０００ｃ、１０００ｄ 受信機
【技術分野】
【０００１】
本発明は、無線通信において送信された信号を受信する受信回路及び受信機に関する。
【背景技術】
【０００２】
ダイレクトコンバージョン方式の受信機は、スーパーヘテロダイン方式の受信機に比べ、受信機の小型化、受信機の軽量化、更に、受信機の消費電力の低減を可能にする。これにより、セルラー受信機、ＩＥＥＥ（Institute of Electrical and Electronics Engineers）８０２．１１ａ／ｂ／ｇの各通信規格に対応した受信機と同様に、ミリ波の高周波信号を取り扱う受信機においてもダイレクトコンバージョン方式を用いるメリットは大きい。
【０００３】
ダイレクトコンバージョン方式の受信機では、高周波の受信信号をベースバンドの受信信号にダウンコンバートした場合、受信機の回路構成に特有のＤＣオフセットが発生する。これに対し、例えば特許文献１に示すダイレクトコンバージョン方式の受信機は、可変利得アンプとＡ／Ｄ変換器との間の信号経路にハイパスフィルタが挿入され、ハイパスフィルタを構成するコンデンサによってＤＣオフセットを除去する。
【０００４】
しかし、信号経路にハイパスフィルタを挿入すると、受信機におけるＡＧＣ（Automatic Gain Control）の収束時間が長くなる。これに対して、例えば特許文献２に示す受信機のベースバンド回路が開示されている。特許文献２の受信機のベースバンド回路について図１７を参照して説明する。図１７は、従来のダイレクトコンバージョン方式の受信機のベースバンド回路の構成図である。
【０００５】
図１７に示す受信機のベースバンド回路において、ベースバンドにダウンコンバートされた受信信号は、ローパスフィルタ３０１、ＶＧＡ（Variable Gain Amplifier）３０２、ハイパスフィルタ３０５、ＶＧＡ３０３、ハイパスフィルタ３０６、ＶＧＡ３０４及びハイパスフィルタ３０７を介して出力される。
【０００６】
利得分配回路１０１は、利得制御信号の変化量に応じて、受信機のベースバンド回路全体の利得を変え、全体の利得をＶＧＡ３０２、ＶＧＡ３０３及びＶＧＡ３０４にそれぞれ分配する。制御回路１０２は、利得制御信号の変化量に応じて、ハイパスフィルタ３０５、ハイパスフィルタ３０６及びハイパスフィルタ３０７の各カットオフ周波数を変化させる。例えば、制御回路１０２は、ＡＧＣにおいて利得制御信号の変化量が所定値より大きい場合には、各ハイパスフィルタのカットオフ周波数を所定のカットオフ周波数より高いカットオフ周波数に切り替える。これにより、受信機のベースバンド回路は、ＡＧＣの収束時間を低減できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−２４７９５３号公報
【特許文献２】特許第３６２２７２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
例えば、広帯域且つ高周波の信号を取り扱うミリ波の通信では、プリアンブル期間が例えば１．２μ秒程度と短く、ＡＧＣに用いられる時間は６００ｎ秒程度であるため、ＡＧＣの収束時間を短くする必要がある。ＡＧＣの収束時間を６００ｎ秒程度にするためには、ハイパスフィルタ（以下「ＨＰＦ」という）のカットオフ周波数を数百ＭＨｚにする必要があることが知られている。
【０００９】
可変抵抗（抵抗値Ｒ）とコンデンサ（静電容量Ｃ）とを用いたＨＰＦの構成では（図１８参照）、カットオフ周波数ｆｃは数式（１）により示され、可変抵抗の抵抗値Ｒは数ｋΩまで小さくなる可能性がある。図１８は、ＶＧＡの小信号等価回路とＨＰＦとを示す回路構成図である。
【００１０】
【数１】
【００１１】
電圧源と出力インピーダンス（出力抵抗）Ｒｏｕｔとを用いたＶＧＡの小信号等価回路では（図１８参照）、ＶＧＡとＨＰＦとが直列接続されたＨＰＦの出力電圧Ｖｏｕｔ＿ｈｐｆは、数式（２）により示される。数式（２）において、パラメータＲｏｕｔはＶＧＡの出力インピーダンス、パラメータωは角周波数、パラメータＶｏｕｔはＶＧＡの出力端子に接続素子が無いＶＧＡの出力電圧を表す。
【００１２】
【数２】
【００１３】
数式（２）において、ＨＰＦの出力電圧Ｖｏｕｔ＿ｈｐｆは、ＨＰＦの抵抗値（即ち、可変抵抗の抵抗値Ｒ）が小さくなるほど低下する。即ち、ＨＰＦの出力電圧Ｖｏｕｔ＿ｈｐｆは、ＨＰＦのカットオフ周波数ｆｃが大きくなるほど低下する。また、カットオフ周波数ｆｃが大きくなるにつれて、低域の信号の除去量も増加する。
【００１４】
従って、上述した特許文献１又は２の受信機の構成においてミリ波の高周波信号を取り扱うと、ＡＧＣの収束時間を低減するためにＡＧＣ期間ではＨＰＦのカットオフ周波数ｆｃを大きくした場合にＶＧＡの利得（ゲイン）が低下する。
【００１５】
図１９を参照して具体的に説明する。図１９は、カットオフ周波数ｆｃを大きくした場合にＶＧＡのゲインがＧｄｉｆｆ減少することを説明するための説明図である。
【００１６】
図１９の左側の目盛りは、信号受信期間における、ＶＧＡの制御変数であるデジタルゲインコード（以下「ゲインコード」という）ＤＶＧＡとゲインコードＤＶＧＡに対応するゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが所定の第１カットオフ周波数ｆｃ＿ｎｏｒｍである。
【００１７】
図１９の右側の目盛りは、ＡＧＣ期間における、ゲインコードＤＶＧＡとゲインコードＤＶＧＡに対応するゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍより高い第２カットオフ周波数ｆｃ＿ｗｉｄｅである。なお、以下の説明において、第１カットオフ周波数ｆｃは、ＡＧＣにおいて設定される通常値である。
【００１８】
第１カットオフ周波数ｆｃ＿ｎｏｒｍでは、ＶＧＡのゲインＧＶＧＡは、入力されたゲインコードＤＶＧＡのデジタル値に応じたゲインＧＶＧＡ（ＤＶＧＡ）となる。例えば、ゲインコードＤＶＧＡ＝３０がＶＧＡに入力された場合には、ＶＧＡには、ゲインコードＤＶＧＡ＝３０に対応するゲインＧ（３０）が設定される。
【００１９】
ところが、第２カットオフ周波数ｆｃ＿ｗｉｄｅでは、ＶＧＡのゲインＧＶＧＡは、入力されたゲインコードＤＶＧＡのデジタル値に応じたゲインＧＶＧＡ（ＤＶＧＡ）から所定のゲイン誤差Ｇｄｉｆｆほど減少したゲイン（ＧＶＧＡ（ＤＶＧＡ）−Ｇｄｉｆｆ）となる。ゲイン誤差Ｇｄｉｆｆにより、ＡＧＣにおけるゲイン調整の精度が劣化し、ＡＧＣの収束時間を短縮することが困難であった。
【００２０】
本発明は、上述した従来の事情に鑑みてなされたものであって、ＡＧＣ期間におけるＨＰＦのカットオフ周波数の設定に応じて発生するＶＧＡのゲイン低下量に対応するゲインを補正し、ＡＧＣ期間及び信号受信期間において受信信号のエラーレートの上昇を防止する受信回路及び受信機を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明は、上述した受信回路であって、高周波の受信信号を周波数変換してベースバンドの受信信号を出力するミキサと、所定のゲインを用いて、前記ベースバンドの受信信号を増幅する少なくとも１つのＶＧＡと、前記増幅された前記受信信号のうち、第１カットオフ周波数未満の帯域の受信信号を遮断する少なくとも１つのＨＰＦと、前記ＨＰＦの出力信号をＡＤ変換してデジタルの受信信号を出力するＡＤＣと、前記ＡＤＣの出力信号を復調するプロセッサと、ＡＧＣ期間において、前記ＶＧＡに設定する前記所定のゲインに対応するゲインコードを出力するＡＧＣ制御部と、前記所定のゲインを所定量補正するＶＧＡゲイン補正部と、を備え、前記ＡＧＣ制御部は、前記ＡＧＣ期間の開始時に前記ＨＰＦのカットオフ周波数を、前記第１カットオフ周波数より高い第２カットオフ周波数に設定し、前記ＡＧＣ期間の終了前に前記ＨＰＦのカットオフ周波数を、前記１カットオフ周波数に設定し、前記ＶＧＡゲイン補正部は、前記ＨＰＦのカットオフ周波数が前記第２カットオフ周波数に設定された後に前記ゲインの補正量を第１補正量に設定し、前記ＨＰＦのカットオフ周波数が前記第１カットオフ周波数に設定された後に前記ゲインの補正量を前記第１調整量より小さい第２調整量に設定する。
【００２２】
また、本発明は、上述した受信機であって、上述した受信回路と、前記高周波の受信信号を受信する受信アンテナと、所定の周波数帯域のローカル信号を、生成して前記ミキサに出力するローカル信号生成器と、を備える。
【発明の効果】
【００２３】
本発明によれば、ＡＧＣ期間におけるＨＰＦのカットオフ周波数の設定に応じて発生するＶＧＡのゲイン低下量に対応するゲインを補正し、ＡＧＣ期間及び信号受信期間において受信信号のエラーレートの上昇を防止できる。
【図面の簡単な説明】
【００２４】
【図１】ＡＧＣ期間においてＶＧＡのゲインが減少する具体例の説明図
【図２】ＡＧＣの粗調整期間及びＡＧＣの微調整期間においてＶＧＡのゲインが減少する具体例の説明図
【図３】第１の実施形態の受信回路及び受信機の回路構成を示すブロック図
【図４】第１の実施形態の受信回路のＡＧＣ期間における動作を説明するフローチャート
【図５】第１の実施形態の受信回路及び受信機の効果を説明するための説明図
【図６】第１の実施形態の変形例１の受信回路及び受信機の回路構成を示すブロック図
【図７】ルックアップテーブルの一例を示す構成図
【図８】第１の実施形態の変形例２の受信回路及び受信機の回路構成を示すブロック図
【図９】第２の実施形態の受信回路のＡＧＣ期間における動作を説明するフローチャート
【図１０】第２の実施形態の受信回路及び受信機の効果を説明するための説明図
【図１１】第３の実施形態の受信回路及び受信機の回路構成を示すブロック図
【図１２】第３の実施形態の受信回路のＡＧＣ期間における動作を説明するフローチャート
【図１３】第３の実施形態の受信回路及び受信機の効果を説明するための説明図
【図１４】第３の実施形態の変形例の受信回路及び受信機の回路構成を示すブロック図
【図１５】第４の実施形態の受信回路のＡＧＣ期間における動作を説明するフローチャート
【図１６】第４の実施形態の受信回路及び受信機の効果を説明するための説明図
【図１７】従来のダイレクトコンバージョン方式の受信機のベースバンド回路の構成図
【図１８】ＶＧＡの小信号等価回路とＨＰＦとを示す回路構成図
【図１９】カットオフ周波数ｆｃを大きくした場合にＶＧＡのゲインがＧｄｉｆｆ減少することを説明するための説明図
【発明を実施するための形態】
【００２５】
本発明に係る受信回路及び受信機の各実施形態を説明する前に、カットオフ周波数ｆｃを大きくした場合にＶＧＡのゲインがＧｄｉｆｆ減少することについて、図１及び図２を参照してより具体的に説明する。
【００２６】
図１は、ＡＧＣ期間において、ＶＧＡのゲインが減少する具体例の説明図である。カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定することで、ＶＧＡのゲインが減少している。
図２は、ＡＧＣの粗調整期間及びＡＧＣの微調整期間において、ＶＧＡのゲインが減少する具体例の説明図である。カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定することで、ＶＧＡのゲインが減少する。このため、ＡＧＣの微調整期間において、ＶＧＡのゲインの収束が遅くなる。
以下の説明において、第２カットオフ周波数ｆｃ＿ｗｉｄｅは、第１カットオフ周波数ｆｃ＿ｎｏｒｍより高いとする。
【００２７】
図１及び図２の説明において、プリアンブル期間でのＡＧＣ期間、及びプリアンブル期間後の信号受信期間におけるＶＧＡの最適ゲインはＧ（１３）とする。
【００２８】
図１の左側の目盛りは、ＡＧＣ期間に対応する。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定され、ゲインコードＤＶＧＡとゲインコードＤＶＧＡに対応するゲインＧＶＧＡとの対応関係を示す。
図１の右側の目盛りは、信号受信期間に対応する。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定され、ゲインコードＤＶＧＡとゲインコードＤＶＧＡに対応するゲインＧＶＧＡとの対応関係を示す。
【００２９】
図１において、プリアンブル期間でのＡＧＣ期間にＨＰＦのカットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定することで、ＶＧＡのゲインＧＶＧＡが全体的にＧｄｉｆｆ減少する。即ち、数式（３）が成立する。
Ｇｄｉｆｆの減少分によって、ＡＧＣ期間におけるＶＧＡの最適ゲインを定めるゲインコードＤＶＧＡは、所望の最適ゲインＧ（１３）と異なり、ＤＶＧＡ＝２０と判定される。以下の説明において、パラメータＧｄｉｆｆは、ゲインの低下量を表す。
【００３０】
数式（３）において、パラメータＧＶＧＡは、ＡＧＣ期間にＨＰＦのカットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合のＶＧＡのゲインを表す。
【００３１】
【数３】
【００３２】
次に、プリアンブル期間後の信号受信期間にＨＰＦのカットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅから第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する。
ここで、信号受信期間におけるＶＧＡのゲインは、ＡＧＣ期間に判定されたゲインコード（ＤＶＧＡ＝２０）に対応するゲインＧ（２０）を用いるため、所望のＶＧＡの最適ゲインＧ（１３）に対し、Ｇｄｉｆｆ（＝Ｇ（２０）−Ｇ（１３））のゲイン誤差が発生する。このゲイン誤差により、信号受信期間において受信信号のエラーレートが上昇する。
【００３３】
次に、図２において、プリアンブル期間のうちＡＧＣ期間を粗調整期間と微調整期間とに区分した場合について説明する。
まず、ＡＧＣの粗調整期間にＨＰＦのカットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合に、図１と同様に、ＶＧＡのゲインＧＶＧＡが全体的にＧｄｉｆｆ減少する。
Ｇｄｉｆｆの減少分によって、ＡＧＣの粗調整期間の結果として、ＡＧＣの粗調整期間におけるＶＧＡの最適ゲインを定めるゲインコードＤＶＧＡは、所望の最適ゲインＧ（１３）と異なり、ＤＶＧＡ＝１８〜２４の範囲に収束すると判定される。
なお、ＡＧＣの粗調整においては、ゲインコードＤＶＧＡの収束範囲は６コード毎とし、ＡＧＣの微調整においてはゲインコードＤＶＧＡの収束範囲は１コード毎として説明する。
【００３４】
次に、プリアンブル期間でのＡＧＣの微調整期間にＨＰＦのカットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅから第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する。
ここで、ＡＧＣの微調整期間におけるＶＧＡのゲインは、ＡＧＣの粗調整期間に判定されたゲインコード（ＤＶＧＡ＝１８〜２４）の中点（ＤＶＧＡ＝２１）に対応するゲインＧ（２１）を用いるため、ＡＧＣの微調整においては、ゲインコードＤＶＧＡの中点（ＤＶＧＡ＝２１）から±３コード分を微調整する。
【００３５】
しかし、ＡＧＣの微調整期間においては、ＡＧＣの粗調整期間の結果として、実際のＶＧＡの最適ゲインＧ（１３）に対してゲイン誤差Ｇｄｉｆｆ（＝Ｇ（２０）−Ｇ（１３））が発生しているため、ＡＧＣの微調整幅（図２の例では±３コード）が、ゲイン誤差Ｇｄｉｆｆ分、増加している。
これにより、ＡＧＣの収束時間が全体的に長くなり、信号受信期間において信号のレベル調整に時間がかかる。
【００３６】
以下、本発明に係る受信回路及び受信機の各実施形態について、図面を参照しながら説明する。以下の説明において、説明を簡単にするため、プリアンブル期間でのＡＧＣ期間、及びプリアンブル期間後の信号受信期間における受信回路及び受信機の各ＶＧＡの最適ゲインは例えばＧ（１３）とする。
【００３７】
なお、ゲインＧ（１３）は、ＡＧＣ期間及び信号受信期間における受信回路及び受信機の各ＶＧＡの各最適ゲインの加算値でも良い。
【００３８】
（第１の実施形態）
図３は、第１の実施形態の受信回路１００及び受信機１０００の回路構成を示すブロック図である。図３に示す受信機１０００は、受信アンテナＡｎｔ、ローカル信号生成器２０及び受信回路１００を含む構成である。図３に示す受信回路１００は、ＬＮＡ（Low Noise Amplifier）１、ミキサ２、ＶＧＡ３、ＨＰＦ４、ＶＧＡ５、ＨＰＦ６、ＡＤＣ（Analog Digital Converter）７、ＤＳＰ８（Digital Signal Processor）、ＡＧＣ制御部９、ＶＧＡゲイン補正部１０及び加算器１１を含む構成である。
【００３９】
受信アンテナＡｎｔは、例えばミリ波の高周波の信号を受信し、ＬＮＡ２に出力する。また、受信アンテナＡｎｔは、アンテナ素子を用いて構成されても良い。
【００４０】
ローカル信号生成器２０は、ミキサ２におけるダウンコンバートのためのローカル信号を、生成してミキサ２に供給する。
【００４１】
ＬＮＡ１は、受信アンテナＡｎｔから出力された受信信号を、増幅してミキサ２に出力する。
【００４２】
ミキサ２は、ＬＮＡ１から出力された高周波の受信信号と、ローカル信号生成器２０から供給されたローカル信号とを用いてダウンコンバート（周波数変換）し、ベースバンドの受信信号を生成する。ミキサ２は、ベースバンドの受信信号をＶＧＡ３に出力する。
【００４３】
ＶＧＡ３は、加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にＶＧＡ３のゲインを設定し、設定されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ３は、レベルが増幅又は減衰された受信信号をＨＰＦ４に出力する。
【００４４】
ＨＰＦ４は、ＡＧＣ制御部９から出力されたカットオフ周波数コードｆｃｃを基にＨＰＦ４のカットオフ周波数ｆｃを設定し、ＶＧＡ３から出力された受信信号を入力する。ＨＰＦ４は、ＡＧＣ制御部９から出力されたカットオフ周波数コードｆｃｃを基にカットオフ周波数ｆｃを設定し、入力された受信信号のうち、設定されたカットオフ周波数ｆｃ未満の帯域の受信信号を遮断する。ＨＰＦ４は、設定されたカットオフ周波数ｆｃ以上の帯域の受信信号を通過させてＶＧＡ５に出力する。
【００４５】
ＶＧＡ５は、加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にＶＧＡ５のゲインを設定し、設定されたゲインを用いて、ＨＰＦ４から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ５は、レベルが増幅又は減衰された受信信号をＨＰＦ６に出力する。
【００４６】
ＨＰＦ６は、ＡＧＣ制御部９から出力されたカットオフ周波数コードｆｃｃを基にＨＰＦ６のカットオフ周波数ｆｃを設定し、ＶＧＡ５から出力された受信信号を入力する。ＨＰＦ６は、ＡＧＣ制御部９から出力されたカットオフ周波数コードｆｃｃを基にカットオフ周波数ｆｃを設定し、入力された受信信号のうち、設定されたカットオフ周波数ｆｃ未満の帯域の受信信号を遮断する。ＨＰＦ６は、設定されたカットオフ周波数ｆｃ以上の帯域の受信信号を通過させてＡＤＣ７に出力する。
【００４７】
ＡＤＣ７は、ＨＰＦ６から出力された受信信号を入力し、入力されたアナログの受信信号をＡＤ変換してデジタルの受信信号を生成する。ＡＤＣ７は、ＡＤ変換により生成されたデジタルの受信信号をＤＳＰ８に出力する。
【００４８】
ＤＳＰ８は、ＡＤＣ７から出力された受信信号を入力し、入力された受信信号を所定の復調方式に従ってデジタル信号処理することにより復調する。ＤＳＰ８に入力された受信信号レベルのデジタル値は、受信機１０００の後段及びＡＧＣ制御部９にそれぞれ出力される。なお、ＤＳＰ８は、ＤＳＰ８の代わりに、ＣＰＵ（Central Processing Unit）その他のプロセッサを用いて構成されても良い。
【００４９】
ＡＧＣ制御部９は、プリアンブル期間でのＡＧＣ期間、及びプリアンブル期間後の信号受信期間におけるＶＧＡ３，５の各最適ゲインを定めるゲインコードＤＶＧＡを加算器１１に出力する。
以下の各実施形態において、ＡＧＣ期間及び信号受信期間において、最適受信レベルが、ＡＧＣ制御部９の動作において予め既知であるとする。
【００５０】
ＡＧＣ制御部９は、ＡＧＣ期間のゲイン調整において、ＤＳＰ８から出力された受信信号レベルのデジタル値とＡＤＣ７のダイナミックレンジから決まる最適受信信号レベルとを比較する。ＡＧＣ制御部９は、比較結果を基に、ＡＤＣ７のダイナミックレンジに整合するゲインを定めるゲインコードＤＶＧＡを決定する。
【００５１】
ＡＧＣ制御部９は、カットオフ周波数コードｆｃｃをＨＰＦ４，６にそれぞれ出力し、ＨＰＦ４，６の各カットオフ周波数ｆｃを設定する。具体的には、ＡＧＣ制御部９は、ＡＧＣ期間の開始時に、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍより高い第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する。ＡＧＣ制御部９は、ＡＧＣ期間の終了前に、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する。
【００５２】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる補正指示をＶＧＡゲイン補正部１０に出力する。
【００５３】
ＶＧＡゲイン補正部１０は、ＶＧＡ３，５のゲインを所定量補正する。ＶＧＡゲイン補正部１０は、ＡＧＣ制御部９から出力された補正指示を入力し、入力された補正指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるゲイン補正コードＤｃｏｅｆを算出する。
ＶＧＡゲイン補正部１０は、算出されたゲイン補正コードＤｃｏｅｆを加算器１１に出力する。補正指示には、ＡＧＣ制御部９から出力されたカットオフ周波数コードｆｃｃが含まれる。
【００５４】
ＶＧＡゲイン補正部１０は、ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された後にＶＧＡ３，５の各ゲインの補正量を、第１補正量に設定する。第１補正量は、後述する算出方法により算出されたゲイン補正コードＤｗｉｄｅに対応するゲイン（Ｄｗｉｄｅ×Ｇｓｔｅｐ）である。
【００５５】
ＶＧＡゲイン補正部１０は、ＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された後にＶＧＡ３，５の各ゲインの調整量を、第２補正量に設定する。第２補正量は、例えばゲイン補正コード０（ゼロ）に対応するゼロゲインである。
【００５６】
ＶＧＡゲイン補正部１０によるゲイン補正コードＤｃｏｅｆの算出方法を具体的に説明する。以下の各実施形態において、ゲイン補正コードＤｃｏｅｆは、Ｄｗｉｄｅ又は０（ゼロ）のいずれかである（数式（４）参照）。
【００５７】
【数４】
【００５８】
Ｄｗｉｄｅは、ＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅへの設定に起因して発生するＶＧＡ３，５の各ゲインのゲイン低下量Ｇｄｉｆｆに等しいゲインを定めるゲイン補正コードである。従って、Ｄｗｉｄｅに対応するゲインとゼロに対応するゼロゲインとの差は、ＨＰＦ４，６の各カットオフ周波数ｆｃの第２カットオフ周波数ｆｃ＿ｗｉｄｅへの設定に起因して発生するＶＧＡ３，５の各ゲインのゲイン低下量Ｇｄｉｆｆに等しい。
【００５９】
ＶＧＡゲイン補正部１０は、ゲイン補正コードＤｗｉｄｅを数式（５）に従って算出する。ｒｏｕｎｄ（Ｇｄｉｆｆ／Ｇｓｔｅｐ）は、Ｇｄｉｆｆ／Ｇｓｔｅｐの小数点第１位を四捨五入することを表す演算子である。Ｇｓｔｅｐは、ゲインコードＤＶＧＡを１コード変化させた場合の受信機１０００のＶＧＡ３，５の各ゲインの変化量の平均値を表し、数式（６）により示される。
【００６０】
【数５】
【００６１】
【数６】
【００６２】
数式（６）において、Ｄｍａｘはゲインコードの最大値を表し、Ｄｍｉｎはゲインコードの最小値を表し、Ｇ（Ｄｍａｘ）はゲインコードの最大値におけるＶＧＡ３，ＶＧＡ５の各ゲインの加算値を表し、Ｇ（Ｄｍｉｎ）はゲインコードの最小値におけるＶＧＡ３，ＶＧＡ５の各ゲインの加算値を表す。
なお、以下の各実施形態において、ゲイン低下量Ｇｄｉｆｆは、シミュレーション又は実測を基にして予め測定されており既知とする。
【００６３】
加算器１１は、ＶＧＡ３，５のゲインを所定量補正する。加算器１１は、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡと、ＶＧＡゲイン補正部１０から出力されたゲイン補正コードＤｃｏｅｆとを、入力して加算する。ゲインコードＤＶＧＡとゲイン補正コードＤｃｏｅｆとの加算値をＤＶＧＡ＿ｃｏｍｐと表す。加算器１１は、ゲインコードの加算値ＤＶＧＡ＿ｃｏｍｐを、ＶＧＡ３及びＶＧＡ５に出力する。
【００６４】
次に、受信回路１００のＡＧＣ期間における動作について、図４を参照して説明する。図４は、第１の実施形態の受信回路１００のＡＧＣ期間における動作を説明するフローチャートである。
【００６５】
図４において、ＡＧＣが開始されると、ＡＧＣ制御部９は、ＶＧＡ３，５の既知の各最適ゲインを定めるゲインコードＤＶＧＡを加算器１１に出力する。
【００６６】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数コードｆｃｃを第２カットオフ周波数コードｆｃｃ＿ｗｉｄｅに設定する。即ち、ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する（Ｓ１１）。第２カットオフ周波数コードｆｃｃ＿ｗｉｄｅは、第２カットオフ周波数ｆｃ＿ｗｉｄｅに対応するコードである。
【００６７】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる補正指示をＶＧＡゲイン補正部１０に出力する。
【００６８】
ＶＧＡゲイン補正部１０は、ＡＧＣ制御部９から出力された補正指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるゲイン補正コードＤｃｏｅｆを算出する。即ち、ＶＧＡゲイン補正部１０は、ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された後、ＶＧＡ３，５の各ゲインの補正量（第１補正量）を定めるゲイン補正コードＤｗｉｄｅを算出し、Ｄｃｏｅｆ＝Ｄｗｉｄｅに設定する（Ｓ１２）。ＶＧＡゲイン補正部１０は、設定されたゲイン補正コードＤｃｏｅｆを加算器１１に出力する。
【００６９】
ゲイン補正コードＤｃｏｅｆがＤｗｉｄｅに設定された後、ＡＧＣ制御部９、ＶＧＡゲイン補正部１０及び加算器１１により、ＶＧＡ３，５の各ゲインを調整する（Ｓ１３）。ＶＧＡ３，５の各ゲインの調整を以下に示す。
【００７０】
例えば、加算器１１は、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡと、ＶＧＡゲイン補正部１０から出力されたゲイン補正コードＤｃｏｅｆとを、入力して加算する。加算器１１は、ゲインコードＤＶＧＡ＿ｃｏｍｐを、ＶＧＡ３，５にそれぞれ出力する。
加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にゲインが補正されたＶＧＡ３，５を介してＤＳＰ８に入力された受信信号レベルのデジタル値が、ＡＧＣ制御部９において、最適受信信号レベルと等しい又は略等しいか否かが比較される。
【００７１】
受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなるまで、ＡＧＣ制御部９、ＶＧＡゲイン補正部１０及び加算器１１によるＶＧＡ３，５の各ゲインの調整が繰り返される。
【００７２】
つまり、ＡＧＣ期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合に、加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にＶＧＡ３，５の各ゲインが補正される。これにより、ＶＧＡ３，５の各ゲインは、（Ｄｗｉｄｅ×Ｇｓｔｅｐ）増加し、Ｇ（１３）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）となり、最適ゲインＧ（１３）に等しく又は略等しくなる（図５参照）。
【００７３】
ＡＧＣ制御部９は、受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの調整が終了すると判定する。
【００７４】
ＡＧＣ期間におけるＶＧＡ３，５の各ゲインの調整が終了すると、ＡＧＣ制御部９は、ＶＧＡ３，５のゲインの所定量増加の補正を終了する旨の補正終了指示をＶＧＡゲイン補正部１０に出力する。
【００７５】
ＶＧＡゲイン補正部１０は、ＶＧＡ３，５の各ゲインの補正量（第２補正量）を定めるゲイン補正コードとして、Ｄｃｏｅｆ＝０（ゼロ）に設定する（Ｓ１４）。ＶＧＡゲイン補正部１０は、設定されたゲイン補正コードＤｃｏｅｆを加算器１１に出力する。
【００７６】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数コードｆｃを第１カットオフ周波数コードｆｃｃ＿ｎｏｒｍに設定する。即ち、ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する（Ｓ１５）。第１カットオフ周波数コードｆｃｃ＿ｎｏｒｍは、第１カットオフ周波数ｆｃ＿ｎｏｒｍに対応するコードである。これにより、受信回路１００のＡＧＣ期間における動作が終了する。
【００７７】
以上により、第１の実施形態の受信回路１００及び受信機１０００によれば、ＡＧＣにおいてＨＦＰ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅへ設定されたことに起因して発生するＶＧＡ３，５のゲイン低下量ＧｄｉｆｆのＡＧＣ期間及び信号受信期間におけるゲイン低下に伴う受信信号のエラーレートの上昇を防止できる。
【００７８】
図５は、第１の実施形態の受信回路１００及び受信機１０００の効果を説明するための説明図である。
図５の左側の目盛りは、図４のＳ１１に対応し、ＡＧＣ期間において、カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定し、ゲイン補正コードＤｃｏｅｆが０（ゼロ）のままの場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【００７９】
図５の中央の目盛りは、図４のＳ１２に対応し、ＡＧＣ期間において、カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定し、更に、及びゲイン補正コードＤｃｏｅｆがＤｗｉｄｅに設定した場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【００８０】
図５の右側の目盛りは、ＡＧＣ期間終了後の信号受信期間にカットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定されている場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【００８１】
また、ＨＰＦ４，６において、各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅであってゲイン補正コードＤｃｏｅｆ＝０（ゼロ）のまま（図４のＳ１１）では、ＶＧＡ３，５の各ゲインは、ゲイン低下量Ｇｄｉｆｆ減少する。
【００８２】
このため、受信回路１００は、ＡＧＣ期間では、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡゲイン補正部１０において、第１補正量として、ゲイン補正コードＤｃｏｅｆをＤｗｉｄｅに設定する（図４のＳ１２）。
【００８３】
これにより、ＡＧＣ期間では、ゲイン調整コードＤｃｏｅｆ（＝Ｄｗｉｄｅ）に対応するゲイン（Ｄｗｉｄｅ×Ｇｓｔｅｐ）分、ＶＧＡ３，５の各ゲインが全体的に増加し、所望の最適ゲインＧ（１３）と等しい又は略等しいゲインＧ（１３）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）がＶＧＡ３，５に設定される。
このため、信号受信期間では、カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに戻ったとしても、最適ゲインＧ（１３）がＶＧＡ３，５に設定することができる。
従って、受信回路１００及び受信機１０００は、ＡＧＣ期間によって、最適ゲインをＶＧＡに設定できるため、信号受信期間においてエラーレートの上昇を防止できる。
【００８４】
（第１の実施形態の変形例１）
図６は、第１の実施形態の変形例１の受信回路１００ａ及び受信機１０００ａの回路構成を示すブロック図である。第１の実施形態の変形例１では、受信回路１００ａ及び受信機１０００ａは、ＶＧＡゲインを補正するＶＧＡゲイン制御部１２を更に含む構成である。第１の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【００８５】
ＶＧＡゲイン制御部１２は、加算器１１から出力されたゲインコードＤＶＧＡとゲイン調整コードＤｃｏｅｆとの加算値ＤＶＧＡ＿ｃｏｍｐを入力する。ＶＧＡゲイン制御部１２は、入力された加算値ＤＶＧＡ＿ｃｏｍｐを基に、同一の又は異なるゲインコードをＶＧＡ３，５にそれぞれ出力する。
【００８６】
具体的には、ＶＧＡゲイン制御部１２は、図７に示すＬＵＴ（ルックアップテーブル）を参照し、入力された加算値ＤＶＧＡ＿ｃｏｍｐを基に、同一の又は異なるゲインコード（ＤＶＧＡ１，ＤＶＧＡ２）をＶＧＡ３，５にそれぞれ出力する。図７は、ルックアップテーブルの一例を示す構成図である。ルックアップテーブルは図６に図示していないメモリ部（例えばＲＡＭ：Random Access Memory）に記憶されても良いし、ルックアップテーブルの内容がＶＧＡゲイン制御部１２の動作において予め規定されても良い。
【００８７】
ルックアップテーブルでは、ＶＧＡゲイン制御部１２に入力されるゲインコードの加算値ＤＶＧＡ＿ｃｏｍｐと、ＶＧＡ３に入力されるゲインコードＤＶＧＡ１と、ＶＧＡ５に入力されるゲインコードＤＶＧＡ２とが規定されている。例えば、ＶＧＡゲイン制御部１２に入力されるゲインコードの加算値ＤＶＧＡ＿ｃｏｍｐが「３」である場合には、ゲインコードＤＶＧＡ１「２」がＶＧＡ３に出力され、ゲインコードＤＶＧＡ１「１」がＶＧＡ５に出力される。
【００８８】
ＶＧＡ３ａは、ＶＧＡゲイン制御部１２から出力されたゲインコードＤＶＧＡ１を基にＶＧＡ３ａのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ３ａは、レベルが増幅又は減衰された受信信号をＨＰＦ４に出力する。
【００８９】
ＶＧＡ５ａは、ＶＧＡゲイン制御部１２から出力されたゲインコードＤＶＧＡ２を基にＶＧＡ５ａのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ５ａは、レベルが増幅又は減衰された受信信号をＨＰＦ６に出力する。
【００９０】
以上により、第１の実施形態の変形例１の受信回路１００ａ及び受信機１０００ａにおいても、第１の実施形態の受信回路１００及び受信機１０００と同様の効果を得ることができる。
【００９１】
（第１の実施形態の変形例２）
図８は、第１の実施形態の変形例２の受信回路１００ｂ及び受信機１０００ｂの回路構成を示すブロック図である。第１の実施形態の変形例２では、受信回路１００ｂ及び受信機１０００ｂは、ＶＧＡゲインを補正するＤＡＣ（Digital Analog Converter）１３を更に含む構成である。第１の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【００９２】
ＤＡＣ１３は、加算器１１から出力されたゲインコードＤＶＧＡとゲイン補正コードＤｃｏｅｆとの加算値ＤＶＧＡ＿ｃｏｍｐを入力する。ＤＡＣ１３は、入力されたデジタルの加算値ＤＶＧＡ＿ｃｏｍｐをＤＡ変換し、同一の又は異なるアナログのＶＧＡゲイン制御電圧ＡＶＧＡ１，ＡＶＧＡ２を生成する。ＤＡＣ１３は、異なるＶＧＡゲイン制御電圧を生成する場合、例えばＤＡＣ１３の動作において予め規定されている比率に応じて、ＶＧＡゲイン制御電圧ＡＶＧＡ１，ＡＶＧＡ２を生成する。比率は、例えば、ＶＧＡ３へのＶＧＡ制御電圧：ＶＧＡ５へのＶＧＡ制御電圧＝３：２である。
【００９３】
ＶＧＡ３ｂは、ＤＡＣ１３から出力されたＶＧＡゲイン制御電圧ＡＶＧＡ１を基にＶＧＡ３ｂのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ３ｂは、レベルが増幅又は減衰された受信信号をＨＰＦ４に出力する。
【００９４】
ＶＧＡ５ｂは、ＤＡＣ１３から出力されたＶＧＡゲイン制御電圧ＡＶＧＡ２を基にＶＧＡ５ｂのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ５ｂは、レベルが増幅又は減衰された受信信号をＨＰＦ６に出力する。
【００９５】
以上により、第１の実施形態の変形例２の受信回路１００ｂ及び受信機１０００ｂにおいても、第１の実施形態の受信回路１００及び受信機１０００と同様の効果を得ることができる。
【００９６】
（第２の実施形態）
第２の実施形態の受信回路及び受信機は第１の実施形態の受信回路１００及び受信機１０００と同様の構成であるため、回路構成を示すブロック図の図示を省略し、同様の参照符号を用いて説明する。第１の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【００９７】
第２の実施形態では、ＡＧＣ期間におけるゲイン調整を粗調整及び微調整の２段階とする。粗調整においてはＨＰＦ４，６の各カットオフ周波数ｆｃは第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定され、微調整においてはＨＰＦ４，６の各カットオフ周波数ｆｃは第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定される。
【００９８】
第２の実施形態の受信回路１００のＡＧＣ期間における動作について、図９を参照して説明する。図９は、第２の実施形態の受信回路１００のＡＧＣ期間における動作を説明するフローチャートである。本実施形態においては、ＡＧＣ期間は、粗調整期間と微調整期間とを含む。
【００９９】
図９において、ＡＧＣの粗調整が開始されると、ＡＧＣ制御部９は、ＶＧＡ３，５の既知の各最適ゲインを定めるゲインコードＤＶＧＡを加算器１１に出力する。
【０１００】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数コードｆｃｃを第２カットオフ周波数コードｆｃｃ＿ｗｉｄｅに設定する。即ち、ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する（Ｓ２１）。
【０１０１】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる粗補正指示をＶＧＡゲイン補正部１０に出力する。
【０１０２】
ＶＧＡゲイン補正部１０は、ＡＧＣ制御部９から出力された粗調整指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるゲイン補正コードＤｃｏｅｆを算出する。即ち、ＶＧＡゲイン補正部１０は、ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された後、ＶＧＡ３，５の各ゲインの補正（第１補正量）を定めるゲイン補正コードＤｗｉｄｅを算出し、Ｄｃｏｅｆ＝Ｄｗｉｄｅに設定する（Ｓ２２）。ＶＧＡゲイン補正部１０は、設定されたゲイン補正コードＤｃｏｅｆを加算器１１に出力する。
【０１０３】
ゲイン補正コードＤｃｏｅｆがＤｗｉｄｅに設定された後、ＡＧＣ制御部９、ＶＧＡゲイン補正部１０及び加算器１１により、ＶＧＡ３，５の各ゲインを粗調整する（Ｓ２３）。ＶＧＡ３，５の各ゲインの粗調整を以下に示す。
【０１０４】
なお、上記より、ＡＧＣの粗調整においてはゲインコードＤＶＧＡの収束範囲は６コード毎とする。従って、ＡＧＣの粗調整の結果として、図１０に示す粗調整期間に収束されたゲインコードＤＶＧＡは、例えば（６＋Ｄｗｉｄｅ）〜（１２＋Ｄｗｉｄｅ）又は（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ）であると判定される。
【０１０５】
例えば、加算器１１は、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡと、ＶＧＡゲイン補正部１０から出力されたゲイン補正コードＤｃｏｅｆとを、入力して加算する。加算器１１は、ゲインコードＤＶＧＡ＿ｃｏｍｐを、ＶＧＡ３，５にそれぞれ出力する。
ＤＳＰ８は、加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にゲインが補正されたＶＧＡ３，５を介して、受信信号レベルのデジタル値を出力する。ＡＧＣ制御部９は、受信信号レベルのデジタル値と最適受信信号レベルとが、等しい又は略等しいか否かが比較される。
【０１０６】
受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなるまで、ＡＧＣ制御部９、ＶＧＡゲイン補正部１０及び加算器１１によるＶＧＡ３，５の各ゲインの粗調整が繰り返される。
【０１０７】
つまり、ＡＧＣの粗調整期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合に、加算器１１から出力されたゲインコードＤＶＧＡ＿ｃｏｍｐを基にＶＧＡ３，５の各ゲインが補正される。これにより、ＶＧＡ３，５の各ゲインは、（Ｄｗｉｄｅ×Ｇｓｔｅｐ）増加し、ＡＧＣの粗調整の結果として、ゲインコードが（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ）、即ち、ゲインが｛Ｇ（１２）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）｝〜｛Ｇ（１８）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）｝では、最適ゲインＧ（１３）に等しく又は略等しくなると判定される（図１０参照）。
【０１０８】
ＡＧＣ制御部９は、受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの粗調整が終了すると判定する。即ち、ＡＧＣ制御部９は、ＡＧＣの粗調整の結果として、ＶＧＡ３，５の各ゲインを定めるゲインコードＤＶＧＡの収束範囲を、（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ）と判定する。
【０１０９】
ＡＧＣにおけるＶＧＡ３，５の各ゲインの粗調整が終了すると、ＡＧＣ制御部９は、ＶＧＡ３，５のゲインの所定量増加の補正を終了する旨の粗調整終了指示をＶＧＡゲイン補正部１０に出力する。
【０１１０】
ＶＧＡゲイン補正部１０は、ＶＧＡ３，５の各ゲインの補正量（第２補正量）を定めるゲイン補正コードとして、Ｄｃｏｅｆ＝０（ゼロ）に設定する（Ｓ２４）。ＶＧＡゲイン補正部１０は、設定されたゲイン補正コードＤｃｏｅｆを加算器１１に出力する。
【０１１１】
ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数コードｆｃを第１カットオフ周波数コードｆｃ＿ｎｏｒｍに設定する。即ち、ＡＧＣ制御部９は、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する（Ｓ２５）。
【０１１２】
ＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された後、ＡＧＣ制御部９により、ＶＧＡ３，５の各ゲインを微調整する（Ｓ２６）。ＶＧＡ３，５の各ゲインの微調整を以下に示す。
【０１１３】
なお、上記より、ＡＧＣの微調整では、ゲインコードＤＶＧＡの収束範囲は１コード毎とする。従って、ＡＧＣの微調整の結果として、図１０に示す微調整期間に収束されたゲインコードＤＶＧＡは、例えば（１２＋Ｄｗｉｄｅ）又は（１３＋Ｄｗｉｄｅ）であると判定される。
【０１１４】
例えば、ＡＧＣ制御部９は、ＡＧＣの微調整の開始時におけるＶＧＡ３，５のゲインを定めるゲインコードを、ＡＧＣの粗調整の結果として判定されたゲインコード（（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ））のうちゲイン補正コードＤｃｏｅｆ＝（０（ゼロ））である場合の中点（ＤＶＧＡ＝１５）と判定する。
【０１１５】
ＡＧＣ制御部９は、判定されたゲインコードＤＶＧＡをＶＧＡ３，５にそれぞれ出力する。ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡを基にゲインが補正されたＶＧＡ３，５を介してＤＳＰ８により受信信号レベルのデジタル値が、ＡＧＣ制御部９において、最適受信信号レベルと等しいか否かが比較される。
【０１１６】
受信信号レベルのデジタル値と最適受信信号レベルとが等しくなるまで、ＡＧＣ制御部９によるＶＧＡ３，５の各ゲインの微調整が繰り返される。
【０１１７】
つまり、ＡＧＣの微調整期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された場合に、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡを基にＶＧＡ３，５の各ゲインが補正される。これにより、ＶＧＡ３，５の各ゲインは、ＡＧＣの微調整の結果として、Ｇ（１３）では最適ゲインＧ（１３）に等しくなる（図１０参照）。
【０１１８】
ＡＧＣ制御部９は、受信信号レベルのデジタル値と最適受信信号レベルとが等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの微調整が終了すると判定する。即ち、ＡＧＣ制御部９は、ＡＧＣの微調整の結果として、ＶＧＡ３，５の各ゲインを定めるゲインコードＤＶＧＡを、ＤＶＧＡ＝１３と判定する。これにより、受信回路１００のＡＧＣ期間における動作が終了する。
【０１１９】
以上により、第２の実施形態の受信回路１００及び受信機１０００によれば、第１の実施形態の受信回路１００及び受信機１０００の効果に加え、粗調整及び微調整の２段階によってＡＧＣするため、高精度に実現できる。
【０１２０】
図１０は、第２の実施形態の受信回路１００及び受信機１０００の効果を説明するための説明図である。図１０の最も左側の目盛りは、ＡＧＣ期間の粗調整期間におけるゲイン補正前に対応する。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定され、ゲイン調整コードＤｃｏｅｆが０（ゼロ）のままでのゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【０１２１】
図１０の中央左側の目盛りは、ＡＧＣ期間の粗調整期間おけるゲイン補正後に対応する。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定され、ゲイン調整コードＤｃｏｅｆがＤｗｉｄｅに設定された場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【０１２２】
図１０の中央右側の目盛りは、ＡＧＣ期間の微調整期間に対応する。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定され、ゲイン調整コードＤｃｏｅｆが０（ゼロ）に設定された場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【０１２３】
図１０の最も右側の目盛りは、信号受信期間に対応する。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定されている場合における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。
【０１２４】
ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅであってゲイン補正コードＤｃｏｅｆ＝０（ゼロ）にそれぞれ設定された場合、ＶＧＡ３，５の各ゲインは、ゲイン低下量Ｇｄｉｆｆ減少する。
【０１２５】
受信回路１００は、ＡＧＣの粗調整期間にＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡゲイン補正部１０においてゲイン補正コードＤｃｏｅｆをＤｗｉｄｅに設定する。
【０１２６】
これにより、ＡＧＣの粗調整期間においては、ゲイン補正コードＤｃｏｅｆ（＝Ｄｗｉｄｅ）に対応するゲイン（Ｄｗｉｄｅ×Ｇｓｔｅｐ）分、ＶＧＡ３，５の各ゲインが補正され、全体的に増加する。従って、ＡＧＣの粗調整の結果として、ゲインコードＤＶＧＡが（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ）である場合のＶＧＡ３，５の各ゲインＧＶＧＡ（｛Ｇ（１２）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）｝〜｛Ｇ（１８）−Ｇｄｉｆｆ＋（Ｄｗｉｄｅ×Ｇｓｔｅｐ）｝）がＶＧＡ３，５の各最適ゲインＧ（１３）に等しく又は略等しくなると判定される。
【０１２７】
受信回路１００は、ＡＧＣの微調整期間にＨＰＦ４，６のカットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定した後、ＶＧＡゲイン補正部１０においてゲイン補正コードＤｃｏｅｆを０（ゼロ）に設定する。
【０１２８】
これにより、ＡＧＣの微調整期間においては、ＡＧＣの粗調整の結果として判定されたゲインコード（（１２＋Ｄｗｉｄｅ）〜（１８＋Ｄｗｉｄｅ））のうち、ゲイン補正コードＤｃｏｅｆ＝（０（ゼロ））である場合の中点（ＤＶＧＡ＝１５）を起点に、ＶＧＡ３及び５の各最適ゲインＧ（１３）との差であるＧ（１５）−Ｇ（１３）を微調整する。ＡＧＣの微調整後に、ＶＧＡ３及び５の各最適ゲインＧ（１３）がＶＧＡ３，５にそれぞれ設定される。また、信号受信期間においても、最適ゲインＧ（１３）がＶＧＡ３，５に設定される。
【０１２９】
従って、受信回路１００及び受信機１０００は、微調整では、粗調整の結果を基にゲイン補正することで、微調整期間における所望の最適ゲインからの誤差が小さくなるため、微調整期間が短縮でき、更に、信号受信期間においても、ＡＧＣ期間において最適ゲインに設定されているため、エラーレートの上昇を防止できる。
【０１３０】
（第３の実施形態）
図１１は、第３の実施形態の受信回路１００ｃ及び受信機１０００ｃの回路構成を示すブロック図である。第３の実施形態では、受信回路１００ｃ及び受信機１０００ｃは、図３の受信回路１００及び受信機１０００と比べて、ＶＧＡゲイン補正部１０及び加算器１１の代わりに、ＶＧＡゲインを補正するＶＧＡ電流制御部１４を含む構成である。
【０１３１】
即ち、図１１に示す受信機１０００ｃは、受信アンテナＡｎｔ、ローカル信号生成器２０及び受信回路１００ｃを含む構成である。図１１に示す受信回路１００ｃは、ＬＮＡ１、ミキサ２、ＶＧＡ３ｃ、ＨＰＦ４、ＶＧＡ５ｃ、ＨＰＦ６、ＡＤＣ７、ＤＳＰ８、ＡＧＣ制御部９ｃ及びＶＧＡ電流制御部１４を含む構成である。第１の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【０１３２】
ＡＧＣ制御部９ｃは、プリアンブル期間でのＡＧＣ期間、及びプリアンブル期間後の信号受信期間におけるＶＧＡ３，５の各最適ゲインを定めるゲインコードＤＶＧＡをＶＧＡ３，５にそれぞれ出力する。
【０１３３】
ＡＧＣ制御部９ｃは、ＡＧＣのゲイン調整期間において、ＤＳＰ８から出力された受信信号レベルのデジタル値を基に、受信信号レベルのデジタル値と上述した最適受信信号レベルとを比較する。ＡＧＣ制御部９ｃは、比較結果を基に、ＡＤＣ７のダイナミックレンジに整合するゲインを定めるゲインコードＤＶＧＡを決定する。
【０１３４】
ＡＧＣ制御部９ｃは、カットオフ周波数コードｆｃｃをＨＰＦ４，６にそれぞれ出力し、ＨＰＦ４，６の各カットオフ周波数ｆｃを設定する。具体的には、ＡＧＣ制御部９ｃは、ＡＧＣの開始時に、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する。ＡＧＣ制御部９ｃは、ＡＧＣの終了時に、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する。
【０１３５】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる補正指示をＶＧＡ電流制御部１４に出力する。
【０１３６】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定した後、ＶＧＡ３，５の各ゲインの所定量増加の補正を終了する旨の補正終了指示をＶＧＡ電流制御部１４に出力する。
【０１３７】
ＶＧＡゲインを補正するＶＧＡ電流制御部１４は、ＶＧＡ３，５のゲインを所定量補正する。ＶＧＡ電流制御部１４は、ＡＧＣ制御部９ｃから出力された補正指示を入力し、入力された補正指示を基に、ＶＧＡ３，５の各ゲインを所定量増加させるための第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈをＶＧＡ３，５にそれぞれ供給する。
【０１３８】
ＶＧＡ電流制御部１４は、ＨＰＦ４，６のカットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された後に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍより大きい第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する。
【０１３９】
ＶＧＡ電流制御部１４は、ＨＰＦ４，６のカットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された後に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定する。
【０１４０】
ＶＧＡ電流制御部１４によるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２の算出方法を具体的に説明する。以下の各実施形態において、バイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２は、Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍ又はＩｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈのいずれかである（数式（７）及び（８）参照）。
【０１４１】
【数７】
【０１４２】
【数８】
【０１４３】
第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈは、ＨＰＦ４，６の各カットオフ周波数ｆｃの第２カットオフ周波数ｆｃ＿ｗｉｄｅへの設定に起因して発生するＶＧＡ３，５の各ゲインのゲイン低下量Ｇｄｉｆｆと等しい又は略等しいゲインを増加させるためのバイアス電流である。従って、ＶＧＡ電流制御部１４は、ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合にバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する。
【０１４４】
これにより、ＶＧＡ電流制御部１４は、ＶＧＡ３，５において、ＨＰＦ４，６の第２カットオフ周波数ｆｃ＿ｗｉｄｅへの設定に起因して発生するＶＧＡ３，５の各ゲインのゲイン低下量Ｇｄｉｆｆと等しい又は略等しいゲインＧＩＵＰ（図１３参照）の増加を実現できる。ＶＧＡ電流制御部１４は、第１バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈを数式（９）に従って算出する。
【０１４５】
【数９】
【０１４６】
ＶＧＡ３ｃは、ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡ及びＶＧＡ電流制御部１４から出力されたバイアス電流Ｉｃｔｒｌ１を基にＶＧＡ３ｃのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ３ｃは、レベルが増幅又は減衰された受信信号をＨＰＦ４に出力する。
【０１４７】
ＶＧＡ５ｃは、ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡ及びＶＧＡ電流制御部１４から出力されたバイアス電流Ｉｃｔｒｌ２を基にＶＧＡ５ｃのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ５ｃは、レベルが増幅又は減衰された受信信号をＨＰＦ６に出力する。
【０１４８】
第３の実施形態の受信回路１００ｃのＡＧＣ期間における動作について、図１２を参照して説明する。図１２は、第３の実施形態の受信回路１００ｃのＡＧＣ期間における動作を説明するフローチャートである。
【０１４９】
図１２において、ＡＧＣが開始されると、ＡＧＣ制御部９ｃは、ＶＧＡ３，５の既知の各最適ゲインに対応するゲインコードＤＶＧＡをＶＧＡ３，５にそれぞれ出力する。
【０１５０】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数コードｆｃｃを第２カットオフ周波数コードｆｃ＿ｗｉｄｅに設定する。即ち、ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する（Ｓ３１）。
【０１５１】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６のカットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる補正指示をＶＧＡ電流制御部１４に出力する。
【０１５２】
ＶＧＡ電流制御部１４は、ＡＧＣ制御部９ｃから出力された補正指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する（Ｓ３２）。ＶＧＡ電流制御部１４は、設定された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈをＶＧＡ３，５に供給する。
【０１５３】
バイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定された後、ＡＧＣ制御部９ｃ及びＶＧＡ電流制御部により、ＶＧＡ３，５の各ゲインを調整する（Ｓ３３）。ＶＧＡ３，５の各ゲインの調整を以下に示す。
【０１５４】
ＶＧＡ３，５は、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡを入力し、ＶＧＡ電流制御部１４から供給された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈｔを入力する。ＶＧＡ３，５は、入力されたゲインコードＤＶＧＡ及び第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈｔを基に、各ＶＧＡ３，５の各ゲインを補正する。ゲインが補正されたＶＧＡ３，５を介してＤＳＰ８により受信信号レベルのデジタル値が、ＡＧＣ制御部９ｃにおいて、最適受信信号レベルと等しい又は略等しいか否かが比較される。
【０１５５】
受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなるまで、ＡＧＣ制御部９ｃ及びＶＧＡ電流制御部１４によるＶＧＡ３，５の各ゲインの調整が繰り返される。
【０１５６】
従って、ＡＧＣ期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合に、ＶＧＡ電流制御部１４から供給された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈを基にＶＧＡ３，５の各ゲインが補正される。これにより、ＶＧＡ３，５の各ゲインは、ＧＩＵＰ増加し、Ｇ（１３）−Ｇｄｉｆｆ＋ＧＩＵＰとなり、最適ゲインＧ（１３）に等しく又は略等しくなる（図１３参照）。
【０１５７】
ＡＧＣ制御部９ｃは、受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの調整が終了すると判定する。
【０１５８】
ＡＧＣにおけるＶＧＡ３，５の各ゲインの調整が終了すると、ＡＧＣ制御部９ｃは、ＶＧＡ３，５のゲインの所定量増加の補正を終了する旨の補正終了指示をＶＧＡ電流制御部１４に出力する。
【０１５９】
ＶＧＡ電流制御部１４は、ＡＧＣ制御部９ｃから出力された補正終了指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、第２バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定する（Ｓ３４）。ＶＧＡ電流制御部１４は、設定された第２バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍをＶＧＡ３，５に供給する。
【０１６０】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数コードｆｃｃを第１カットオフ周波数コードｆｃｃ＿ｎｏｒｍに設定する。即ち、ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する（Ｓ３５）。これにより、受信回路１００ｃのＡＧＣ期間における動作が終了する。
【０１６１】
以上により、第３の実施形態の受信回路１００ｃ及び受信機１０００ｃによれば、ＡＧＣにおいてＨＦＰ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍから第２カットオフ周波数ｆｃ＿ｗｉｄｅへ設定されたことに起因して発生するＶＧＡ３，５のゲイン低下量ＧｄｉｆｆのＡＧＣ期間及び信号受信期間におけるゲイン低下に伴う受信信号のエラーレートの上昇を防止できる。
【０１６２】
図１３は、第３の実施形態の受信回路１００ｃ及び受信機１０００ｃの効果を説明するための説明図である。図１３の左側の目盛りは、ＡＧＣ期間のゲイン補正前のゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅ、及びバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定されている。
【０１６３】
図１３の中央の目盛りは、ＡＧＣ期間のゲイン補正後のゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅ、及びバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定されている。
【０１６４】
図１３の右側の目盛りは、信号受信期間のゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定されている。
【０１６５】
ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅであってバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍにそれぞれ設定されたままでは、ＶＧＡ３，５の各ゲインは、ゲイン低下量Ｇｄｉｆｆ減少する。
【０１６６】
このため、受信回路１００ｃは、ＡＧＣ期間では、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ電流制御部１４においてバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、数式（９）に従って算出された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する。
【０１６７】
これにより、ＡＧＣ期間においては、ＶＧＡ電流制御部１４から供給されるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２に対応するゲインＧＩＵＰ分、ＶＧＡ３，５の各ゲインが補正されるため、全体的に増加し、所望の最適ゲインＧ（１３）と等しい又は略等しいゲインＧ（１３）−Ｇｄｉｆｆ＋ＧＩＵＰがＶＧＡ３，５にそれぞれ設定される。
このため、信号受信期間では、カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに戻ったとしても、所望の最適ゲインＧ（１３）がＶＧＡ３，５に設定することができる。
従って、受信回路１００ｃ及び受信機１０００ｃは、ＡＧＣ期間において、最適ゲインをＶＧＡに設定できるため、信号受信期間において受信信号のエラーレートの上昇が防止できる。
【０１６８】
また、受信回路１００ｃ及び受信機１０００ｃにおいて、図８に示すＤＡＣ１３をＡＧＣ制御部９ｃとＶＧＡ３，５との間に設け、ＤＡＣ１３のＤＡ変換により生成されたアナログ制御電圧ＡＶＧＡ１、ＡＶＧＡ２を各ＶＧＡ３，５に供給してＶＧＡ３，５のゲインを調整させても良い。
【０１６９】
（第３の実施形態の変形例）
図１４は、第３の実施形態の変形例の受信回路１００ｄ及び受信機１０００ｄの回路構成を示すブロック図である。第３の実施形態の変形例では、受信回路１００ｄ及び受信機１０００ｄは、ＶＧＡゲインを補正するＶＧＡゲイン制御部１２ｄを更に含む構成である。第３の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【０１７０】
ＶＧＡゲイン制御部１２ｄは、ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡを入力し、入力されたゲインコードＤＶＧＡを基に、同一の又は異なるゲインコードをＶＧＡ３，５にそれぞれ出力する。
【０１７１】
具体的には、ＶＧＡゲイン制御部１２ｄは、図７に示すＬＵＴ（ルックアップテーブル）を参照し、入力されたゲインコードＤＶＧＡを基に、同一の又は異なるゲインコード（ＤＶＧＡ１，ＤＶＧＡ２）をＶＧＡ３，５にそれぞれ出力する。ＬＵＴの説明は省略する。
【０１７２】
ＶＧＡ３ｄは、ＶＧＡゲイン制御部１２ｄから出力されたゲインコードＤＶＧＡ１及びＶＧＡ電流制御部１４から供給されたバイアス電流Ｉｃｔｒｌを基に、ＶＧＡ３ｄのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ３ｄは、レベルが増幅又は減衰された受信信号をＨＰＦ４に出力する。
【０１７３】
ＶＧＡ５ｄは、ＶＧＡゲイン制御部１２ｄから出力されたゲインコードＤＶＧＡ２及びＶＧＡ電流制御部１４から供給されたバイアス電流Ｉｃｔｒ２を基に、ＶＧＡ５ｄのゲインを補正し、補正されたゲインを用いて、ミキサ２から出力された受信信号のレベルを増幅又は減衰する。ＶＧＡ５ｄは、レベルが増幅又は減衰された受信信号をＨＰＦ６に出力する。
【０１７４】
以上により、第３の実施形態の変形例の受信回路１００ｄ及び受信機１０００ｄにおいても、第３の実施形態の受信回路１００ｃ及び受信機１０００ｃと同様の効果を得ることができる。
【０１７５】
（第４の実施形態）
第４の実施形態の受信回路及び受信機は第３の実施形態の受信回路１００ｃ及び受信機１０００ｃと同様であるため、回路構成を示すブロック図の図示を省略し、同様の参照符号を用いて説明する。第３の実施形態と同一の構成要素については同一の符号を用いることにより、説明を省略する。
【０１７６】
第４の実施形態では、ＡＧＣにおけるゲイン調整を粗調整及び微調整の２段階とする。粗調整においてはＨＰＦ４，６の各カットオフ周波数ｆｃは第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定され、微調整においてはＨＰＦ４，６の各カットオフ周波数ｆｃは第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定される。
【０１７７】
第４の実施形態の受信回路１００ｃのＡＧＣ期間における動作について、図１５を参照して説明する。図１５は、第４の実施形態の受信回路１００ｃのＡＧＣ期間における動作を説明するフローチャートである。本実施形態においては、ＡＧＣ期間は、粗調整期間と微調整期間とを含む。
【０１７８】
図１５において、ＡＧＣの粗調整が開始されると、ＡＧＣ制御部９ｃは、ＶＧＡ３，５の既知の各最適ゲインを定めるゲインコードＤＶＧＡをＶＧＡ３，５にそれぞれ出力する。
【０１７９】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数コードｆｃｃを第２カットオフ周波数コードｆｃｃ＿ｗｉｄｅに設定する。即ち、ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定する（Ｓ４１）。
【０１８０】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ３，５の各ゲインを所定量増加させる粗調整指示をＶＧＡ電流制御部１４に出力する。
【０１８１】
ＶＧＡ電流制御部１４は、ＡＧＣ制御部９から出力された粗調整指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ，Ｉｃｔｒｌ２を、数式（９）に従って算出された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する（Ｓ４２）。ＶＧＡ電流制御部１４は、設定された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈをＶＧＡ３，５に供給する。
【０１８２】
バイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定された後、ＡＧＣ制御部９ｃ及びＶＧＡ電流制御部１４により、ＶＧＡ３，５の各ゲインを粗調整する（Ｓ４３）。ＶＧＡ３，５の各ゲインの粗調整を以下に示す。
【０１８３】
なお、上記より、ＡＧＣの粗調整期間では、ゲインコードＤＶＧＡの収束範囲は６コード毎とする。従って、ＡＧＣの粗調整の結果として、図１６に示す粗調整期間に収束されたゲインコードＤＶＧＡは、例えば６〜１２又は１２〜１８であると判定される。
【０１８４】
ＶＧＡ３，５は、ＡＧＣ制御部９から出力されたゲインコードＤＶＧＡと、ＶＧＡ電流制御部１４から供給された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈｔを入力する。ＶＧＡ３，５は、入力されたゲインコードＤＶＧＡ及び数式（９）に従って算出された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈｔを基に、各ＶＧＡ３，５の各ゲインを補正する。ゲインが補正されたＶＧＡ３，５を介してＤＳＰ８により受信信号レベルのデジタル値が、ＡＧＣ制御部９ｃにおいて、所望の最適受信信号レベルと等しい又は略等しいか否かが比較される。
【０１８５】
受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなるまで、ＡＧＣ制御部９ｃ及びＶＧＡ電流制御部１４によるＶＧＡ３，５の各ゲインの粗調整が繰り返される。
【０１８６】
つまり、ＡＧＣの粗調整期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定された場合に、ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡ及びＶＧＡ電流制御部１４から供給された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈを基にＶＧＡ３，５の各ゲインが補正される。
これにより、ＶＧＡ３，５の各ゲインは、ＧＩＵＰ増加し、ＡＧＣの粗調整の結果として、ゲインコードが１２〜１８、即ち、ゲインが｛Ｇ（１２）−Ｇｄｉｆｆ＋ＧＩＵＰ｝〜｛Ｇ（１８）−Ｇｄｉｆｆ＋ＧＩＵＰ｝では、最適ゲインＧ（１３）に等しく又は略等しくなると判定される（図１６参照）。
【０１８７】
ＡＧＣ制御部９ｃは、受信信号レベルのデジタル値と最適受信信号レベルとが等しく又は略等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの粗調整が終了すると判定する。即ち、ＡＧＣ制御部９ｃは、ＡＧＣの粗調整の結果として、ＶＧＡ３，５の各ゲインを定めるゲインコードＤＶＧＡの収束範囲を、１２〜１８と判定する。
【０１８８】
ＡＧＣにおけるＶＧＡ３，５の各ゲインの粗調整が終了すると、ＡＧＣ制御部９ｃは、ＶＧＡ３，５のゲインの所定量増加の補正を終了する旨の粗調整終了指示をＶＧＡ電流制御部１４に出力する。
【０１８９】
ＶＧＡ電流制御部１４は、ＡＧＣ制御部９ｃから出力された粗調整終了指示を基に、ＶＧＡ３，５の各ゲインの補正量を定めるバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定する（Ｓ４４）。ＶＧＡ電流制御部１４は、設定された第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍをＶＧＡ３，５に供給する。
【０１９０】
ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数コードｆｃを第１カットオフ周波数コードｆｃ＿ｎｏｒｍに設定する。即ち、ＡＧＣ制御部９ｃは、ＨＰＦ４，６の各カットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定する（Ｓ４５）。
【０１９１】
ＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された後、ＡＧＣ制御部９ｃにより、ＶＧＡ３，５の各ゲインを微調整する（Ｓ４６）。ＶＧＡ３，５の各ゲインの微調整を以下に示す。
【０１９２】
なお、上記より、ＡＧＣの微調整期間では、ゲインコードＤＶＧＡの収束範囲は１コード毎とする。従って、ＡＧＣの微調整の結果として、図１６に示す微調整期間に収束されたゲインコードＤＶＧＡは、例えば１２又は１３であると判定される。
【０１９３】
例えば、ＡＧＣ制御部９ｃは、ＡＧＣの微調整期間の開始時におけるＶＧＡ３，５の各ゲインを定めるゲインコードを、ＡＧＣの粗調整の結果として判定されたゲインコードＤＶＧＡ（＝１２〜１８）の中点（ＤＶＧＡ＝１５）と判定する。
【０１９４】
ＡＧＣ制御部９ｃは、判定されたゲインコードＤＶＧＡをＶＧＡ３，５にそれぞれ出力する。ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡを基にゲインが補正されたＶＧＡ３，５を介してＤＳＰ８により受信信号レベルのデジタル値が、ＡＧＣ制御部９において、最適受信信号レベルと等しいか否かが比較される。
【０１９５】
受信信号レベルのデジタル値と最適受信信号レベルとが等しくなるまで、ＡＧＣ制御部９によるＶＧＡ３，５の各ゲインの微調整が繰り返される。
【０１９６】
つまり、ＡＧＣの微調整期間においてＨＰＦ４，６の各カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定された場合に、ＡＧＣ制御部９ｃから出力されたゲインコードＤＶＧＡを基にＶＧＡ３，５の各ゲインが調整される。これにより、ＶＧＡ３，５の各ゲインは、ＡＧＣの微調整の結果として、Ｇ（１３）では最適ゲインＧ（１３）に等しくなる（図１６参照）。
【０１９７】
ＡＧＣ制御部９ｃは、受信信号レベルのデジタル値と最適受信信号レベルとが等しくなると判定した場合に、ＶＧＡ３，５の各ゲインの微調整が終了すると判定する。即ち、ＡＧＣ制御部９ｃは、ＡＧＣの微調整の結果として、ＶＧＡ３，５の各ゲインを定めるゲインコードＤＶＧＡを、ＤＶＧＡ＝１３と判定する。これにより、受信回路１００のＡＧＣ期間における動作が終了する。
【０１９８】
以上により、第４の実施形態の受信回路１００ｃ及び受信機１０００ｃによれば、第３の実施形態の受信回路１００ｃ及び受信機１０００ｃの効果に加え、粗調整及び微調整の２段階によってＡＧＣするため、ＡＧＣは高精度に実現できる。
【０１９９】
図１６は、第４の実施形態の受信回路１００ｃ及び受信機１０００ｃの効果を説明するための説明図である。図１６の最も左側の目盛りは、ＡＧＣ期間の粗調整期間のゲイン補正前における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅ、及びバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第２バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定されている。
【０２００】
図１６の中央左側の目盛りは、ＡＧＣの粗調整期間のゲイン補正後における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅ、及びバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定されている。
【０２０１】
図１６の中央右側の目盛りは、ＡＧＣの微調整期間における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍ、及びバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定されている。
【０２０２】
図１６の最も右側の目盛りは、信号受信期間における、ゲインコードＤＶＧＡとＶＧＡ３，５の各ゲインＧＶＧＡとの対応関係を示す。カットオフ周波数ｆｃが第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定されている。
【０２０３】
ＨＰＦ４，６の各カットオフ周波数ｆｃが第２カットオフ周波数ｆｃ＿ｗｉｄｅであってバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２が第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍにそれぞれ設定されたままでは、ＶＧＡ３，５の各ゲインは、ゲイン低下量Ｇｄｉｆｆ減少する。
【０２０４】
このため、受信回路１００ｃは、ＡＧＣの粗調整期間では、ＨＰＦ４，６の各カットオフ周波数ｆｃを第２カットオフ周波数ｆｃ＿ｗｉｄｅに設定した後、ＶＧＡ電流制御部１４においてバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を、ゲイン補正された第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに設定する。
【０２０５】
これにより、ＡＧＣの粗調整期間においては、第２バイアス電流Ｉｃｔｒｌ１＿ｈｉｇｈ，Ｉｃｔｒｌ２＿ｈｉｇｈに対応するゲインＧＩＵＰ分、ＶＧＡ３，５の各ゲインが補正されるため、全体的に増加する。従って、ＡＧＣの粗調整の結果として、ゲインコードＤＶＧＡが１２〜１８である場合のＶＧＡ３，５の各ゲインＧＶＧＡ（｛Ｇ（１２）−Ｇｄｉｆｆ＋ＧＩＵＰ｝〜｛Ｇ（１８）−Ｇｄｉｆｆ＋ＧＩＵＰ）がＶＧＡ３，５の各最適ゲインＧ（１３）に等しく又は略等しくなると判定される。
【０２０６】
次に、受信回路１００ｃは、ＡＧＣの微調整期間にＨＰＦ４，６のカットオフ周波数ｆｃを第１カットオフ周波数ｆｃ＿ｎｏｒｍに設定した後、ＶＧＡ電流制御部１４においてバイアス電流Ｉｃｔｒｌ１，Ｉｃｔｒｌ２を第１バイアス電流Ｉｃｔｒｌ１＿ｎｏｒｍ，Ｉｃｔｒｌ２＿ｎｏｒｍに設定する。
【０２０７】
これにより、ＡＧＣの微調整期間においては、ＡＧＣの粗調整の結果として判定されたゲインコード（１２〜１８）の中点（ＤＶＧＡ＝１５）を起点に、ＶＧＡ３，５の各最適ゲインＧ（１３）との差であるＧ（１５）−Ｇ（１３）の間を微調整する。ＡＧＣの微調整後に、ＶＧＡ３，５の各最適ゲインＧ（１３）がＶＧＡ３，５にそれぞれ設定される。
次に、信号受信期間では、カットオフ周波数ｆｃが既に第１カットオフ周波数ｆｃ＿ｎｏｒｍに戻っているため、最適ゲインＧ（１３）がＶＧＡ３，５に設定することができる。
【０２０８】
従って、受信回路１００ｃ及び受信機１０００ｃは、微調整期間では、粗調整の結果を基にゲイン調整することで、微調整期間における最適ゲインからの誤差が小さくなるため、微調整期間を短縮でき、更に、信号受信期間においても、カットオフ周波数ｆｃの変更による、ゲイン低下量Ｇｄｉｆｆが考慮されてＡＧＣされているため、エラーレートの上昇を防止できる。
【０２０９】
以上、図面を参照しながら各種の実施形態について説明したが、本発明はかかる例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【０２１０】
上述した各実施形態においては、ＡＧＣ制御部は、各受信回路及び受信機のＨＰＦ４，６に同一のカットオフ周波数コードを出力していたが、異なるカットオフ周波数コードを出力しても良い。この場合、ＨＰＦ４，６の各カットオフ周波数は異なる。
【０２１１】
上述した各実施形態の受信回路及び受信機の構成においては、２つのＶＧＡと２つのＨＰＦとがそれぞれ交互に配置されている構成として説明したが、ＶＧＡ、ＨＰＦの数、及び配置場所は上述した各実施形態の構成に限定されない。なお、ＶＧＡの前段にＨＰＦが配置される場合、ミキサ２を含めた回路構成を基に、ゲインコードＤｗｉｄｅを算出することが好ましい。
【産業上の利用可能性】
【０２１２】
本発明は、ＡＧＣ期間におけるＨＰＦのカットオフ周波数の設定に応じて発生するＶＧＡのゲイン低下量を補正して最適ゲインをＶＧＡに設定し、信号受信期間において受信信号のエラーレートの上昇を防止する受信回路及び受信機として有用である。
【符号の説明】
【０２１３】
１ ＬＮＡ
２ ミキサ
３、３ｂ、３ｃ、５、５ｂ、５ｃ ＶＧＡ
４、６ ＨＰＦ
７ ＡＤＣ
８ ＤＳＰ
９、９ｃ ＡＧＣ制御部
１０ ＶＧＡゲイン補正部
１１ 加算器
１２、１２ｄ ＶＧＡゲイン制御部
１３ ＤＡＣ
１４ ＶＧＡ電流制御部
２０ ローカル信号生成器
１００、１００ａ、１００ｂ、１００ｃ、１００ｄ 受信回路
１０００、１０００ａ、１０００ｂ、１０００ｃ、１０００ｄ 受信機
【特許請求の範囲】
【請求項１】
高周波の受信信号を周波数変換してベースバンドの受信信号を出力するミキサと、
所定のゲインを用いて、前記ベースバンドの受信信号を増幅する少なくとも１つのＶＧＡと、
前記増幅された前記受信信号のうち、第１カットオフ周波数未満の帯域の受信信号を遮断する少なくとも１つのＨＰＦと、
前記ＨＰＦの出力信号をＡＤ変換してデジタルの受信信号を出力するＡＤＣと、
前記ＡＤＣの出力信号を復調するプロセッサと、
ＡＧＣ期間において、前記ＶＧＡに設定する前記所定のゲインに対応するゲインコードを出力するＡＧＣ制御部と、
前記所定のゲインを所定量補正するＶＧＡゲイン補正部と、を備え、
前記ＡＧＣ制御部は、前記ＡＧＣ期間の開始時に前記ＨＰＦのカットオフ周波数を、前記第１カットオフ周波数より高い第２カットオフ周波数に設定し、前記ＡＧＣ期間の終了前に前記ＨＰＦのカットオフ周波数を、前記１カットオフ周波数に設定し、
前記ＶＧＡゲイン補正部は、前記ＨＰＦのカットオフ周波数が前記第２カットオフ周波数に設定された後に前記ゲインの補正量を第１補正量に設定し、前記ＨＰＦのカットオフ周波数が前記第１カットオフ周波数に設定された後に前記ゲインの補正量を前記第１補正量より小さい第２補正量に設定する受信回路。
【請求項２】
請求項１に記載の受信回路であって、
前記第１補正量と前記第２補正量との差は、前記ＨＰＦのカットオフ周波数を前記第２カットオフ周波数への設定に起因して発生する前記ゲインのゲイン低下量に等しい受信回路。
【請求項３】
請求項１又は２に記載の受信回路であって、
前記ＶＧＡゲイン補正部は、
前記ＡＧＣ制御部からの補正指示を基に、前記ゲインの補正量を定めるゲイン補正コードを算出し、
前記ＶＧＡゲイン補正部により算出された前記ゲイン補正コードと前記ＡＧＣ制御部から出力された前記ゲインコードとを、加算して前記少なくとも１つのＶＧＡに出力する加算器を更に含む受信回路。
【請求項４】
請求項３に記載の受信回路であって、
前記ＶＧＡゲイン補正部は、前記ゲイン補正コードを、前記ＨＰＦのカットオフ周波数が前記第２カットオフ周波数に設定された後に前記第１補正量を定める第１ゲイン補正コードに設定し、前記ＨＰＦのカットオフ周波数が前記第１カットオフ周波数に設定された後に前記第２補正量を定める第２ゲイン補正コードに設定する受信回路。
【請求項５】
請求項４に記載の受信回路であって、
前記ＶＧＡゲイン補正部は、前記ＨＰＦのカットオフ周波数が前記第２カットオフ周波数への設定に起因して発生する前記ゲインのゲイン低下量を１ゲイン補正コードあたりの前記ゲインの変化量の平均値によって除算した値を少数第１位において四捨五入した値を、前記第１ゲイン補正コードと前記第２ゲイン補正コードとの差として算出する受信回路。
【請求項６】
請求項３〜５のうちいずれか一項に記載の受信回路であって、
前記加算器から出力された前記ゲイン調整コードと前記ゲインコードとの加算値を基に、同一の又は異なるゲインコードを各々の前記ＶＧＡに出力するＶＧＡゲイン制御部と、を更に含む受信回路。
【請求項７】
請求項１に記載の受信回路であって、
前記ＶＧＡゲイン補正部は、前記ＡＧＣ制御部からの補正指示を基に、前記少なくとも１つのＶＧＡにバイアス電流を供給し、
前記ＶＧＡゲイン補正部は、前記バイアス電流を、前記ＨＰＦのカットオフ周波数が前記第２カットオフ周波数に設定された後に第２バイアス電流に設定し、前記ＨＰＦのカットオフ周波数が前記第１カットオフ周波数に設定された後に第１バイアス電流に設定する受信回路。
【請求項８】
請求項７に記載の受信回路であって、
前記ＡＧＣ期間において前記第２バイアス電流の供給に応じた前記少なくとも１つのＶＧＡのゲインと、前記受信信号の受信期間において前記第１バイアス電流の供給に応じた前記少なくとも１つのＶＧＡのゲインとが等しい受信回路。
【請求項９】
請求項３〜８のうちいずれか一項に記載の受信回路であって、
前記ＶＧＡゲイン補正部は、
前記加算器から出力された前記ゲイン補正コードと前記ゲインコードとの加算値又は前記ＡＧＣ制御部から出力された前記ゲインコードを基に、前記少なくとも１つのＶＧＡに異なる又は同一のゲインコードを出力するＶＧＡゲイン制御部を更に含む受信回路。
【請求項１０】
請求項１〜９のうちいずれか一項に記載の受信回路と、
前記高周波の受信信号を受信する受信アンテナと、
所定の周波数帯域のローカル信号を、生成して前記ミキサに出力するローカル信号生成器と、を備える受信機。
【請求項１】
高周波の受信信号を周波数変換してベースバンドの受信信号を出力するミキサと、
所定のゲインを用いて、前記ベースバンドの受信信号を増幅する少なくとも１つのＶＧＡと、
前記増幅された前記受信信号のうち、第１カットオフ周波数未満の帯域の受信信号を遮断する少なくとも１つのＨＰＦと、
前記ＨＰＦの出力信号をＡＤ変換してデジタルの受信信号を出力するＡＤＣと、
前記ＡＤＣの出力信号を復調するプロセッサと、
ＡＧＣ期間において、前記ＶＧＡに設定する前記所定のゲインに対応するゲインコードを出力するＡＧＣ制御部と、
前記所定のゲインを所定量補正するＶＧＡゲイン補正部と、を備え、
前記ＡＧＣ制御部は、前記ＡＧＣ期間の開始時に前記ＨＰＦのカットオフ周波数を、前記第１カットオフ周波数より高い第２カットオフ周波数に設定し、前記ＡＧＣ期間の終了前に前記ＨＰＦのカットオフ周波数を、前記１カットオフ周波数に設定し、
前記ＶＧＡゲイン補正部は、前記ＨＰＦのカットオフ周波数が前記第２カットオフ周波数に設定された後に前記ゲインの補正量を第１補正量に設定し、前記ＨＰＦのカットオフ周波数が前記第１カットオフ周波数に設定された後に前記ゲインの補正量を前記第１補正量より小さい第２補正量に設定する受信回路。
【請求項２】
請求項１に記載の受信回路であって、
前記第１補正量と前記第２補正量との差は、前記ＨＰＦのカットオフ周波数を前記第２カットオフ周波数への設定に起因して発生する前記ゲインのゲイン低下量に等しい受信回路。
【請求項３】
請求項１又は２に記載の受信回路であって、
前記ＶＧＡゲイン補正部は、
前記ＡＧＣ制御部からの補正指示を基に、前記ゲインの補正量を定めるゲイン補正コードを算出し、
前記ＶＧＡゲイン補正部により算出された前記ゲイン補正コードと前記ＡＧＣ制御部から出力された前記ゲインコードとを、加算して前記少なくとも１つのＶＧＡに出力する加算器を更に含む受信回路。
【請求項４】
請求項３に記載の受信回路であって、
前記ＶＧＡゲイン補正部は、前記ゲイン補正コードを、前記ＨＰＦのカットオフ周波数が前記第２カットオフ周波数に設定された後に前記第１補正量を定める第１ゲイン補正コードに設定し、前記ＨＰＦのカットオフ周波数が前記第１カットオフ周波数に設定された後に前記第２補正量を定める第２ゲイン補正コードに設定する受信回路。
【請求項５】
請求項４に記載の受信回路であって、
前記ＶＧＡゲイン補正部は、前記ＨＰＦのカットオフ周波数が前記第２カットオフ周波数への設定に起因して発生する前記ゲインのゲイン低下量を１ゲイン補正コードあたりの前記ゲインの変化量の平均値によって除算した値を少数第１位において四捨五入した値を、前記第１ゲイン補正コードと前記第２ゲイン補正コードとの差として算出する受信回路。
【請求項６】
請求項３〜５のうちいずれか一項に記載の受信回路であって、
前記加算器から出力された前記ゲイン調整コードと前記ゲインコードとの加算値を基に、同一の又は異なるゲインコードを各々の前記ＶＧＡに出力するＶＧＡゲイン制御部と、を更に含む受信回路。
【請求項７】
請求項１に記載の受信回路であって、
前記ＶＧＡゲイン補正部は、前記ＡＧＣ制御部からの補正指示を基に、前記少なくとも１つのＶＧＡにバイアス電流を供給し、
前記ＶＧＡゲイン補正部は、前記バイアス電流を、前記ＨＰＦのカットオフ周波数が前記第２カットオフ周波数に設定された後に第２バイアス電流に設定し、前記ＨＰＦのカットオフ周波数が前記第１カットオフ周波数に設定された後に第１バイアス電流に設定する受信回路。
【請求項８】
請求項７に記載の受信回路であって、
前記ＡＧＣ期間において前記第２バイアス電流の供給に応じた前記少なくとも１つのＶＧＡのゲインと、前記受信信号の受信期間において前記第１バイアス電流の供給に応じた前記少なくとも１つのＶＧＡのゲインとが等しい受信回路。
【請求項９】
請求項３〜８のうちいずれか一項に記載の受信回路であって、
前記ＶＧＡゲイン補正部は、
前記加算器から出力された前記ゲイン補正コードと前記ゲインコードとの加算値又は前記ＡＧＣ制御部から出力された前記ゲインコードを基に、前記少なくとも１つのＶＧＡに異なる又は同一のゲインコードを出力するＶＧＡゲイン制御部を更に含む受信回路。
【請求項１０】
請求項１〜９のうちいずれか一項に記載の受信回路と、
前記高周波の受信信号を受信する受信アンテナと、
所定の周波数帯域のローカル信号を、生成して前記ミキサに出力するローカル信号生成器と、を備える受信機。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【公開番号】特開２０１３−７４３２０（Ｐ２０１３−７４３２０Ａ）
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願番号】特願２０１１−２０９６５５（Ｐ２０１１−２０９６５５）
【出願日】平成２３年９月２６日（２０１１．９．２６）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２３年度、総務省、超高速近距離無線伝送技術等の研究開発の委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２５年４月２２日（２０１３．４．２２）
【国際特許分類】
【出願日】平成２３年９月２６日（２０１１．９．２６）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２３年度、総務省、超高速近距離無線伝送技術等の研究開発の委託事業、産業技術力強化法第１９条の適用を受ける特許出願
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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