同期化回路
【課題】 送信側装置からデータを取り込んで保持する受信レジスタと、この受信レジスタの保持データを内部クロックに同期してシフトする同期化シフトレジスタとを備えた同期化回路において、同期化シフトレジスタの無駄なスイッチング動作を回避し、消費電力を低減する。
【解決手段】 クロックゲーティング制御回路40は、同期化ブロックSB(j)(j=0〜15)のいずれかの受信レジスタ21がデータの取り込みを行った場合、内部クロックφを少なくとも2個通過させ、同期化クロックφs(j)として、該当する同期化ブロックSB(j)の同期化シフトレジスタ30に供給する。
【解決手段】 クロックゲーティング制御回路40は、同期化ブロックSB(j)(j=0〜15)のいずれかの受信レジスタ21がデータの取り込みを行った場合、内部クロックφを少なくとも2個通過させ、同期化クロックφs(j)として、該当する同期化ブロックSB(j)の同期化シフトレジスタ30に供給する。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、非同期インターフェースに用いられる同期化回路に関する。
【背景技術】
【0002】
同期が取れていない送信側装置と受信側装置との間でデータの受け渡しを行う場合、受信側装置に同期化回路を設けるのが一般的である。この同期化回路は、送信側装置から与えられるデータを受信側装置の内部クロックに同期化させて出力する回路である。図12は、この種の同期化回路の構成例を示す回路図である。この同期化回路は、8ビット幅のレジスタ101、111および112により構成されている。レジスタ101は、受信レジスタであり、書き込み信号WRがアクティブレベルに立ち上がるとき、送信側装置から与えられるデータD0〜D7を取り込んで保持する。レジスタ111および112は、受信レジスタ101に保持されたデータを内部クロックφの立ち上がりに応じて順次シフトし、内部クロックφに同期化されたデータとして出力する同期化シフトレジスタ110を構成している。なお、図示の例では、同期化シフトレジスタ110の段数は2段であるが、同期化シフトレジスタ110の段数は受信側装置の動作速度等を考慮して決定される。ここで、データD0〜D7および書き込み信号WRは、内部クロックφとは非同期な送信側装置内のクロックに同期して出力される。従って、同期化回路では、受信レジスタ101の出力データのレベル変化のタイミングと内部クロックφの発生タイミングとが非常に接近し、いわゆるメタ・ステーブルがレジスタ111の出力端子に発生するおそれがある。このメタ・ステーブルは、レジスタ111の出力信号レベルが一時的に不安定になる現象である。このようなメタ・ステーブルが受信側装置の内部回路に波及し、内部回路に誤動作を生じさせるのを防止するため、図12に例示する同期化回路では、受信レジスタ101の出力データを2段の同期化シフトレジスタ110に順次シフトさせ、最終段の出力データを内部回路に供給している。なお、メタ・ステーブルの防止を図った同期化回路に関する技術文献としては、例えば特許文献1がある。
【特許文献1】特開平11−96112号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところで、上述した従来の同期化回路においては、同期化シフトレジスタ110に内部クロックφが常時供給されるため、受信レジスタ101にデータが書き込まれず、同期化シフトレジスタ110を動作させる必要がない期間においても同期化シフトレジスタ110がスイッチング動作し、電力が無駄に消費されるという問題があった。
【0004】
この発明は、以上説明した事情に鑑みてなされたものであり、同期化シフトレジスタの無駄なスイッチング動作を回避し、消費電力を低減することができる同期化回路を提供することを目的としている。
【課題を解決するための手段】
【0005】
この発明は、送信側装置から書き込み信号およびデータを受信し、前記データを前記書き込み信号により取り込んで出力する受信レジスタと、前記受信レジスタにおけるデータの取り込みに応じて、内部クロックを少なくとも2個通過させ、同期化クロックとして出力するクロックゲーティング制御回路と、前記受信レジスタから出力されるデータを前記同期化クロックにより取り込んでシフトし、前記内部クロックに同期化されたデータとして出力する少なくとも2段の同期化シフトレジスタとを具備することを特徴とする同期化回路を提供する。
かかる発明によれば、クロックゲーティング制御回路は、受信レジスタにおけるデータの取り込みに応じて、内部クロックを少なくとも2個通過させ、同期化クロックとして出力し、同期化シフトレジスタにシフト動作を行わせるので、同期化シフトレジスタの無駄なスイッチング動作を回避し、消費電力を低減することができる。
【発明を実施するための最良の形態】
【0006】
以下、図面を参照し、この発明の実施の形態を説明する。
<第1実施形態>
図1はこの発明の第1実施形態である同期化回路の構成を示す回路図である。この同期化回路は、ある半導体集積回路に設けられた回路であり、図示しない外部の送信側装置から8ビットのデータD0〜D7と書き込み信号WRを受け取り、データD0〜D7を内部クロックφに同期化させ、半導体集積回路の内部回路に供給する回路である。ここで、書き込み信号WRは、内部クロックφとは非同期な送信側装置の内部クロックに同期した信号であり、データD0〜D7はこの書き込み信号WRに同期して送信側装置から送信される。
【0007】
本実施形態による同期化回路は、データD0〜D7を受信して内部クロックφに同期化させ、半導体集積回路の内部回路に引き渡す16個の同期化ブロックSB(j)(j=0〜15)を有している。各同期化ブロックSB(j)は、各々アドレスjを有している。送信側装置は、データD0〜D7を送信する際、このデータD0〜D7を受信すべき同期化ブロックSB(j)のアドレスjを指定する4ビットのアドレスデータA0〜A3を送信する。同期化回路は、このアドレスデータA0〜A3をデコードし、デコード結果である16ビットの選択信号S0〜S15を出力するアドレスデコーダ10を有している。ここで、アドレスデコーダ10は、アドレスデータA0〜A3によって表わされるアドレスjがjaである場合、選択信号Sj(j=ja)のみをアクティブレベル(Hレベル)とし、他の選択信号Sj(j≠ja)を非アクティブレベル(Lレベル)とする。
【0008】
各同期化ブロックSB(j)(j=0〜15)は、セレクタ20と、各々8ビット幅のレジスタ21、31および32を各々有している。
【0009】
各同期化ブロックSB(j)において、セレクタ20は、選択信号Sjがアクティブレベルである場合にはデータD0〜D7を選択し、選択信号Sjが非アクティブレベルである場合にはレジスタ21から出力される8ビットのデータを選択し、選択したデータをレジスタ21に出力する回路である。レジスタ21は、受信レジスタであり、書き込み信号WRの立ち上がり時点におけるセレクタ20の出力データを取り込み、これを保持して出力する。
【0010】
各同期化ブロックSB(j)において、レジスタ31および32は、受信レジスタ21から出力される8ビットのデータDA(j、k)(k=0〜7)を同期化クロックφs(j)の立ち上がりに同期して取り込んで順次シフトする2段の同期化シフトレジスタ30を構成している。ここで、同期化クロックφs(j)は、この半導体集積回路の内部クロックφに同期したクロックであり、クロックゲーティング制御回路40により発生される。同期化シフトレジスタ30の最終段であるレジスタ32の出力データDB(j、k)(k=0〜7)は、内部クロックφに同期したデータとして半導体集積回路の内部回路に供給される。
【0011】
クロックゲーティング制御回路40は、同期化ブロックSB(j)(j=0〜15)のいずれかの受信レジスタ21にデータD0〜D7が取り込まれるのに応じて、内部クロックφを少なくとも2個通過させ、データD0〜D7の取り込みを行った同期化ブロックを含む少なくとも1つの同期化ブロックSB(j)の同期化シフトレジスタ30に同期化クロックφs(j)として出力する回路である。
【0012】
クロックゲーティング制御回路40の構成には各種の態様が考えられるが、本実施形態におけるクロックゲーティング制御回路40は、16個の不一致検出回路41(j)(j=0〜7)および16個のクロックゲーティング制御ブロック42(j)(j=0〜15)により構成されている。図2は、それらのうちの1個の不一致検出回路41(j)およびクロックゲーティング制御ブロック42(j)の構成を示している。
【0013】
図2に示すように、不一致検出回路41(j)は、同期化ブロックSB(j)の受信レジスタ21の出力データDA(j、k)(k=0〜7)の各ビットとレジスタ32の出力データDB(j、k)(k=0〜7)の各ビットとの排他的論理和を各々出力する8個の排他的論理和ゲート411と、これらの8個の排他的論理和ゲート411の出力データの論理和である不一致検出信号NE(j)を出力するORゲート412とにより構成されている。ここで、不一致検出信号NE(j)は、データDA(j、k)(k=0〜7)の各ビットとデータDB(j、k)(k=0〜7)の各ビットが全て一致している場合には“0”、1ビットでも異なっている場合には“1”となる。
【0014】
クロックゲーティング制御ブロック42(j)は、フリップフロップ421および422と、ORゲート423と、ラッチ424と、ANDゲート425とにより構成されている。ここで、フリップフロップ421および422は、不一致検出回路41(j)から出力される不一致検出信号NE(j)を内部クロックφの立ち上がりに同期して順次シフトする2段のシフトレジスタを構成している。ORゲート423は、フリップフロップ421の出力データXa(j)とフリップフロップ422の出力データXb(j)との論理和を取り、イネーブル信号EN(j)として出力する。ラッチ424は、内部クロックφがLレベルである期間はイネーブル信号EN(j)を通過させ、内部クロックφがHレベルである期間は、その直前の内部クロックφの立ち上がり時点におけるイネーブル信号EN(j)を保持して出力する回路である。ANDゲート425は、このラッチ424の出力データと内部クロックφの論理積を取り、同期化ブロックSB(j)の同期化シフトレジスタ30に同期化クロックφs(j)として出力する。
以上が本実施形態による同期化回路の構成である。
【0015】
図3は、本実施形態による同期化回路の各部の波形を示すタイムチャートである。以下、この図を参照し、本実施形態の動作を説明する。図示の例において、送信側装置は、データD0〜D7と、このデータD0〜D7を受信すべき同期化ブロックSB(ja)のアドレスjaを指定するアドレスデータA0〜A3とを送信し、かつ、一定期間に亙って書き込み信号WRをHレベルとしている。同期化回路では、アドレスjaを指定するアドレスデータA0〜A3がアドレスデコーダ10に与えられる結果、アドレスデコーダ10によりアドレスjaに対応した選択信号Sjaがアクティブレベル(Hレベル)とされ、他の選択信号Sj(j≠ja)は非アクティブレベル(Lレベル)とされる。この結果、同期化ブロックSB(ja)では、送信側装置からのデータD0〜D7がセレクタ20により選択され、受信レジスタ21に与えられる。そして、書き込み信号WRの立ち上がりにより、受信レジスタ21の出力データDA(ja、k)(k=0〜7)がデータD0〜D7に置き換えられる。なお、その他の同期化ブロックSB(j)(j≠ja)では、選択信号Sj(j≠ja)が非アクティブレベル(Lレベル)であることから、セレクタ20により受信レジスタ21の出力データDA(j、k)(k=0〜7)が選択され、受信レジスタ21に再び与えられる。従って、これらの同期化ブロックSB(j)(j≠ja)では、書き込み信号WRが立ち上がっても、受信レジスタ21の出力データDA(j、k)(k=0〜7)の内容は変化しない。
【0016】
図示の例において、同期化ブロックSB(ja)では、書き込み信号WRの立ち上がりにより受信レジスタ21の出力データDA(ja、k)(k=0〜7)がデータD0〜D7に置き換えられたとき、データDA(ja、k)(k=0〜7)とレジスタ32の出力データDB(ja、k)(k=0〜7)との間に不一致があり、不一致検出回路41(ja)により不一致検出信号NE(ja)がアクティブレベル(Hレベル)とされる。この不一致検出信号NE(ja)は、その後の内部クロックφの立ち上がりによりフリップフロップ421に書き込まれ、フリップフロップ421の出力信号Xa(ja)がHレベルとなる。この結果、ORゲート423が出力するイネーブル信号EN(ja)がHレベルとなる。さらにその後、内部クロックφが立ち上がると、このHレベルの信号Xa(ja)がフリップフロップ422に書き込まれ、フリップフロップ422の出力信号Xb(ja)がHレベルとなる。
【0017】
イネーブル信号EN(ja)がHレベルに立ち上がると、その後、内部クロックφがLレベルになったとき、このHレベルのイネーブル信号EN(ja)がラッチ424を通過し、その後、内部クロックφが立ち上がるとき、このHレベルのイネーブル信号EN(ja)がラッチ424によって保持され、ANDゲート425に供給される。この結果、内部クロックφがANDゲート425を通過し、同期化クロックφs(ja)として同期化ブロックSB(ja)の同期化シフトレジスタ30に供給される。そして、同期化クロックφs(ja)が2個出力されると、受信レジスタ21の出力データDA(ja、k)(k=0〜7)(この場合、D0〜D7)が同期化シフトレジスタ30の最終段のレジスタ32までシフトされる。この結果、レジスタ32の出力データDB(ja、k)(k=0〜7)が受信レジスタ21の出力データDA(ja、k)(k=0〜7)と一致し、不一致検出回路41(ja)により不一致検出信号NE(ja)が非アクティブレベル(Lレベル)とされる。
【0018】
不一致検出信号NE(ja)が非アクティブレベル(Lレベル)になると、その後、内部クロックφが2回立ち上がることにより、フリップフロップ421および422の各出力信号Xa(ja)およびXb(ja)の両方がLレベルとなり、イネーブル信号EN(ja)がLレベルとなる。その後、内部クロックφの1周期相当の時間だけ遅れてラッチ424の出力信号がLレベルとなり、ANDゲート425を介した同期化クロックφs(ja)の出力が停止する。
【0019】
以上のように本実施形態におけるクロックゲーティング制御回路40は、同期化ブロックSB(ja)の受信レジスタ21にレジスタ32の保持データDB(ja、k)(k=0〜7)と異なるデータD0〜D7が書き込まれ、不一致検出信号NE(ja)がアクティブレベル(Hレベル)となった場合に、4個の内部クロックφを通過させ、同期化クロックφs(ja)として、同期化ブロックSB(ja)の同期化シフトレジスタ30に供給する。
【0020】
このように、いずれかの同期化ブロックSB(ja)の受信レジスタ21にデータD0〜D7が書き込まれた場合に限り、4個の同期化クロックφs(ja)をその同期化ブロックSB(ja)の同期化シフトレジスタ30に供給するので、従来のように同期化シフトレジスタ30に内部クロックφを常時に供給するのに比べて、同期化シフトレジスタ30の消費電力を低減することができる。また、本実施形態では、全ての同期化ブロックではなく、受信データD0〜D7を受信した同期化ブロックSB(ja)の同期化シフトレジスタ30のみに同期化クロックφs(ja)を供給するので、この点においても消費電力を低減することができる。また、本実施形態では、同期化ブロックSB(ja)において直前に受信されたデータ(すなわち、レジスタ32の出力データDB(ja、k)(k=0〜7))と異なるデータD0〜D7が受信レジスタ21に書き込まれた場合に限り、同期化ブロックSB(ja)の同期化シフトレジスタ30に同期化クロックφs(ja)を供給するので、この点においても消費電力を低減することができる。
【0021】
<第2実施形態>
本実施形態は、上記第1実施形態におけるクロックゲーティング制御回路40のクロックゲーティング制御ブロック42(j)(j=0〜15)をクロックゲーティング制御ブロック42a(j)(j=0〜15)に置き換えたものである。図4は、本実施形態のクロックゲーティング制御回路40において用いられている1個の不一致検出回路41(j)およびクロックゲーティング制御ブロック42a(j)の構成を示している。
【0022】
クロックゲーティング制御ブロック42a(j)は、上記第1実施形態におけるクロックゲーティング制御ブロック42(j)に対し、非同期リセット端子Rを持ったフリップフロップ426と、ANDゲート427とを追加した構成となっている。ここで、フリップフロップ426は、データ入力端子がHレベルに固定され、非同期リセット端子Rにイネーブル信号EN(j)が与えられ、クロック端子に書き込み信号WRが与えられる。そして、ANDゲート427は、このフリップフロップ426の出力信号と不一致検出信号NE(j)との論理積を取り、信号NEa(j)としてフリップフロップ421のデータ入力端子に供給する。
【0023】
図5は本実施形態における各部の波形を示すタイムチャートである。この例でも、上記第1実施形態の動作例(図3参照)と同様、送信側装置は、データD0〜D7と、このデータD0〜D7を受信すべき同期化ブロックSB(ja)のアドレスjaを指定するアドレスデータA0〜A3とを送信し、かつ、一定期間に亙って書き込み信号WRをHレベルとしている。
【0024】
上記第1実施形態では、イネーブル信号EN(ja)がアクティブレベル(Hレベル)となって同期化クロックφs(ja)が2個出力され、これによる同期化シフトレジスタ30のシフト動作が行われ、不一致検出信号NE(ja)が非アクティブレベル(Lレベル)となった後、内部クロックφがさらに2回立ち上がることによりイネーブル信号EN(ja)が非アクティブレベル(Lレベル)となった。このため、上記第1実施形態では、内部クロックφの4周期相当の期間、イネーブル信号EN(ja)がアクティブレベル(Hレベル)となり、4個の同期化クロックφs(ja)が同期化ブロックSB(ja)の同期化シフトレジスタ30に供給された。
【0025】
これに対し、本実施形態では、次の動作が得られる。まず、上記第1実施形態において説明したように、書き込み信号WRの立ち上がりにより、同期化ブロックSB(ja)において、レジスタ32の出力データDB(ja、k)(k=0〜7)と異なるデータD0〜D7が受信レジスタ21に書き込まれると、不一致検出回路41(ja)により、不一致検出信号EN(ja)がアクティブレベル(Hレベル)とされる。また、書き込み信号WRの立ち上がりによりフリップフロップ426に“1”が書き込まれ、フリップフロップ426の出力信号がHレベルになる。このため、不一致検出回路41(j)から出力されるHレベルの不一致検出信号NE(ja)は、ANDゲート427を通過し、信号NEa(ja)としてフリップフロップ421に与えられる。
【0026】
その後、内部クロックφが立ち上がると、Hレベルの信号NEa(ja)がフリップフロップ421に書き込まれ、イネーブル信号EN(ja)がアクティブレベル(Hレベル)となる。この結果、フリップフロップ426がリセットされ、ANDゲート427の出力信号NEa(ja)がLレベルとされる。このように、内部クロックφが立ち上がりによりフリップフロップ421に“1”が書き込まれ、イネーブル信号EN(ja)がアクティブレベル(Hレベル)になると、直ちにフリップフロップ421に対する入力信号NEa(ja)がLレベルとされる。このため、イネーブル信号EN(ja)は、内部クロックφの2周期相当の期間だけアクティブレベル(Hレベル)となり、2個の内部クロックφがクロックゲーティング制御ブロック42a(ja)を通過し、同期化クロックφs(ja)として同期化ブロックSB(ja)の同期化シフトレジスタ30に供給される。
【0027】
本実施形態では、フリップフロップ426およびANDゲート427が追加されているため、これらのスイッチング動作により消費電力が増加する。しかし、上記第1実施形態においては、書き込み信号WRの立ち上がり時、4個の同期化クロックφs(ja)が発生されたのに対し、本実施形態では、同期化ブロックSB(ja)における受信レジスタ21の出力データDA(ja、k)(k=0〜7)を同期化シフトレジスタ30の最終段までシフトさせるのに最低限必要な2個の同期化クロックφs(ja)しか発生されない。従って、本実施形態によれば、上記第1実施形態に比べて、同期化ブロックSB(ja)における同期化シフトレジスタ30の消費電力を低減することができる。
【0028】
<第3実施形態>
図6はこの発明の第3実施形態による同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。本実施形態におけるクロックゲーティング制御回路40において、ORゲート43は、不一致検出回路41(j)(j=0〜15)から出力される不一致検出信号NE(j)(j=0〜15)の論理和である不一致検出信号NEをクロックゲーティング制御ブロック42に出力する。クロックゲーティング制御ブロック42は、前掲図2のクロックゲーティング制御ブロック42(j)または前掲図4のクロックゲーティング制御ブロック42a(j)と同じ構成を有しており、不一致検出信号NEがアクティブレベル(Hレベル)になったとき、4個または2個の内部クロックφを通過させ、同期化クロックφs(j)(j=0〜15)として、同期化ブロックSB(j)(j=0〜15)の同期化シフトレジスタ30に供給する。
【0029】
本実施形態では、いずれかの同期化ブロックSB(ja)にデータD0〜D7が受信されたとき、全ての同期化ブロックSB(j)(j=0〜15)の同期化シフトレジスタ30に同期化クロックが供給されるため、上記第1実施形態または第2実施形態よりも消費電力が増加する。しかし、本実施形態では、クロックゲーティング制御ブロック42が1個で済むので、上記第1実施形態または第2実施形態に比べて、同期化回路を小規模化することができるという利点がある。
【0030】
<第4実施形態>
図7はこの発明の第4実施形態による同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。本実施形態では、同期化ブロックSB(j)(j=0〜15)を同期化ブロックSB(j)(j=0〜7)のグループと同期化ブロックSB(j)(j=8〜15)のグループにグループ分けし、グループ単位で同期化クロックφ(j)の供給を行う。
【0031】
本実施形態におけるクロックゲーティング制御回路40において、ORゲート43Lは、不一致検出回路41(j)(j=0〜7)から出力される不一致検出信号NE(j)(j=0〜7)の論理和である不一致検出信号NELをクロックゲーティング制御ブロック42Lに出力する。すなわち、不一致検出回路41(j)(j=0〜7)およびORゲート43Lは、同期化ブロックSB(j)(j=0〜7)のグループのいずれかの同期化ブロックSB(j)において受信レジスタ21の出力データとレジスタ32の出力データとに不一致が生じた場合にアクティブレベル(Hレベル)の不一致検出信号NELを出力する不一致検出手段を構成している。
【0032】
また、ORゲート43Uは、不一致検出回路41(j)(j=8〜15)から出力される不一致検出信号NE(j)(j=8〜15)の論理和である不一致検出信号NEUをクロックゲーティング制御ブロック42Uに出力する。すなわち、不一致検出回路41(j)(j=8〜15)およびORゲート43Uは、同期化ブロックSB(j)(j=8〜15)のグループのいずれかの同期化ブロックSB(j)において受信レジスタ21の出力データとレジスタ32の出力データとに不一致が生じた場合にアクティブレベル(Hレベル)の不一致検出信号NEUを出力する不一致検出手段を構成している。
【0033】
クロックゲーティング制御ブロック42Lおよび42Uは、前掲図2のクロックゲーティング制御ブロック42(j)または前掲図4のクロックゲーティング制御ブロック42a(j)と同じ構成を有している。クロックゲーティング制御ブロック42Lは、不一致検出信号NELがアクティブレベル(Hレベル)になったとき、4個または2個の内部クロックφを通過させ、同期化クロックφs(j)(j=0〜7)として、同期化ブロックSB(j)(j=0〜7)の同期化シフトレジスタ30に供給する。また、クロックゲーティング制御ブロック42Uは、不一致検出信号NEUがアクティブレベル(Hレベル)になったとき、4個または2個の内部クロックφを通過させ、同期化クロックφs(j)(j=8〜15)として、同期化ブロックSB(j)(j=8〜15)の同期化シフトレジスタ30に供給する。
【0034】
本実施形態では、2個のクロックゲーティング制御ブロック42Lおよび42Uを用いるので、上記第3実施形態に比べて、同期化回路が大規模なものとなる。しかし、本実施形態では、同期化ブロックSB(j)(j=0〜7)のいずれかによりデータD0〜D7が受信された場合にはクロックゲーティング制御ブロック42Lにより同期化ブロックSB(j)(j=0〜7)の同期化シフトレジスタ30のみに同期化クロックφs(j)(j=0〜7)が供給され、同期化ブロックSB(j)(j=8〜15)のいずれかによりデータD0〜D7が受信された場合にはクロックゲーティング制御ブロック42Uにより同期化ブロックSB(j)(j=8〜15)の同期化シフトレジスタ30のみに同期化クロックφs(j)(j=8〜15)が供給される。従って、上記第3実施形態よりも消費電力を低減することができる。
【0035】
<第5実施形態>
本実施形態では、上記第1実施形態におけるクロックゲーティング制御回路40の不一致検出回路41(j)(j=0〜15)がANDゲートにより構成された書き込み検出回路41b(j)(j=0〜15)に置き換えられている。図8は、本実施形態のクロックゲーティング制御回路40において用いられている1個の書き込み検出回路41b(j)およびクロックゲーティング制御ブロック42(j)の構成を示している。本実施形態において、書き込み検出回路41b(j)は、同期化ブロックSB(j)を選択する選択信号Sjがアクティブレベル(Hレベル)であり、かつ、書き込み信号WRがアクティブレベル(Hレベル)であるときに、同期化ブロックSB(j)の受信レジスタ21に受信データの書き込みが行われたことを示すアクティブレベル(Hレベル)の書き込み検出信号WDET(j)をクロックゲーティング制御ブロック42(j)に供給する。
【0036】
図9は本実施形態に係る同期化回路の各部の波形を示すタイムチャートである。この例でも、上記第1実施形態の動作例(図3参照)および上記第2実施形態の動作例(図5参照)と同様、送信側装置は、データD0〜D7と、このデータD0〜D7を受信すべき同期化ブロックSB(ja)のアドレスjaを指定するアドレスデータA0〜A3とを送信し、かつ、一定期間に亙って書き込み信号WRをHレベルとしている。
【0037】
同期化回路では、同期化ブロックSB(ja)のアドレスjaを指定するアドレスデータA0〜A3がアドレスデコーダ10に与えられると、アドレスデコーダ10により選択信号Sjaがアクティブレベル(Hレベル)とされる。このため、同期化ブロックSB(ja)に対応した書き込み検出回路41b(j)は、書き込み信号WRがアクティブレベル(Hレベル)となる間、アクティブレベル(Hレベル)の書き込み検出信号WDET(ja)をクロックゲーティング制御ブロック42(j)に供給する。
【0038】
クロックゲーティング制御ブロック42(j)では、この書き込み検出信号WDET(ja)が内部クロックφの立ち上がりによりフリップフロップ421および422からなるシフトレジスタに取り込まれ、順次シフトされる結果、図示のように、内部クロックφの2周期相当の期間、イネーブル信号EN(ja)がアクティブレベル(Hレベル)となり、2個の内部クロックφがANDゲート425を通過し、同期化クロックφs(ja)として同期化ブロックSB(ja)の同期化シフトレジスタ30に供給される。
【0039】
本実施形態においても上記第1実施形態または第2実施形態と同様な効果が得られる。また、本実施形態では、上記第1実施形態および第2実施形態と異なり、同期化ブロックSB(ja)において直前に受信されたデータ(すなわち、レジスタ32の出力データDB(ja、k)(k=0〜7)と同じデータD0〜D7が受信レジスタ21に書き込まれた場合であっても、同期化ブロックSB(ja)の同期化シフトレジスタ30に同期化クロックφs(ja)が供給される。このように本実施形態は、同期化シフトレジスタ30に不要なスイッチング動作を行わせることがあるため、この不要に行われるスイッチング動作の分だけ消費電力が上記第1実施形態または第2実施形態よりも多くなる。しかし、本実施形態は、不一致検出回路を必要としないため、回路を簡素化することができ、かつ、不一致検出回路を動作させるのに要していた消費電力を節約することができるという利点がある。
【0040】
<第6実施形態>
図10はこの発明の第6実施形態による同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。本実施形態におけるクロックゲーティング制御回路40において、クロックゲーティング制御ブロック42は、前掲図2のクロックゲーティング制御ブロック42(j)と同じ構成を有しており、書き込み信号WRがアクティブレベル(Hレベル)になったとき、その後、発生する2個の内部クロックφを通過させ、同期化クロックφs(j)(j=0〜15)として、同期化ブロックSB(j)(j=0〜15)の同期化シフトレジスタ30に供給する。
【0041】
本実施形態では、書き込み信号WRがアクティブレベル(Hレベル)になったとき、全ての同期化ブロックSB(j)(j=0〜15)の同期化シフトレジスタ30に同期化クロックが供給されるため、上記第1実施形態または第2実施形態よりも消費電力が増加する。しかし、本実施形態では、クロックゲーティング制御ブロック42が1個で済み、また、不一致検出回路41(j)も不要であるので、上記第1実施形態または第2実施形態に比べて、同期化回路を小規模化することができるという利点がある。
【0042】
<第7実施形態>
図11はこの発明の第7実施形態による同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。本実施形態では、同期化ブロックSB(j)(j=0〜15)を同期化ブロックSB(j)(j=0〜7)のグループと同期化ブロックSB(j)(j=8〜15)のグループにグループ分けし、グループ単位で同期化クロックφ(j)の供給を行う。
【0043】
図11において、ORゲート44Lは選択信号Sj(j=0〜7)の論理和である信号を出力する。ANDゲート45Lは、このORゲート44Lの出力信号と書き込み信号WRとの論理積である信号WDETLを出力する。これらのORゲート44LおよびANDゲート45Lは、同期化ブロックSB(j)(j=0〜7)のいずれかの受信レジスタ21にデータD0〜D7の書き込みが行われた場合にアクティブレベル(Hレベル)の書き込み検出信号WDETLを出力する書き込み検出手段を構成している。
【0044】
同様に、ORゲート44UおよびANDゲート45Uは、同期化ブロックSB(j)(j=8〜15)のいずれかの受信レジスタ21にデータD0〜D7の書き込みが行われた場合にアクティブレベル(Hレベル)の書き込み検出信号WDETUを出力する書き込み検出手段を構成している。
【0045】
クロックゲーティング制御ブロック42Lおよび42Uは、各々前掲図2のクロックゲーティング制御ブロック42(j)と同じ構成を有している。クロックゲーティング制御ブロック42Lは、同期化ブロックSB(j)(j=0〜7)のいずれかの受信レジスタ21にデータD0〜D7の書き込みが行われ、書き込み検出信号WDETLがアクティブレベル(Hレベル)となったとき、その後、発生する2個の内部クロックφを通過させ、同期化クロックφs(j)(j=0〜7)として、同期化ブロックSB(j)(j=0〜7)の同期化シフトレジスタ30に供給する。一方、クロックゲーティング制御ブロック42Uは、同期化ブロックSB(j)(j=8〜15)のいずれかの受信レジスタ21にデータD0〜D7の書き込みが行われ、書き込み検出信号WDETUがアクティブレベル(Hレベル)となったとき、その後、発生する2個の内部クロックφを通過させ、同期化クロックφs(j)(j=8〜15)として、同期化ブロックSB(j)(j=8〜15)の同期化シフトレジスタ30に供給する。
【0046】
本実施形態では、2個のクロックゲーティング制御ブロック42Lおよび42Uを用いるので、上記第6実施形態に比べて、同期化回路が大規模なものとなる。しかし、本実施形態では、同期化ブロックSB(j)(j=0〜7)のグループまたは同期化ブロックSB(j)(j=8〜15)のグループのうちデータD0〜D7を受信した同期化ブロックを含むグループの同期化シフトレジスタ30のみに同期化クロックφs(j)が供給される。従って、上記第6実施形態よりも消費電力を低減することができる。
【0047】
<他の実施形態>
以上、この発明の第1〜第7実施形態について説明したが、この発明には他にも実施形態があり得る。例えば次の通りである。
【0048】
(1)上記各実施形態における同期化回路は、8ビット幅のデータD0〜D7を受信して内部クロックφに同期化させたが、これはあくまでも例示であり、この発明は任意のビット幅のデータを受信し、内部クロックφに同期化させる同期化回路に適用可能である。受信するデータのビット幅は、例えば1ビットでもよい。この場合、同期化ブロックSB(j)(j=0〜15)におけるレジスタ21、31および32は、1ビット幅のレジスタ、すなわち、フリップフロップにより構成すればよい。
【0049】
(2)上記各実施形態では、同期化回路に複数の同期化ブロックSB(j)(j=0〜15)を設け、外部から与えられるアドレスデータA0〜A3により指定されるアドレスを持った同期化ブロックSB(j)に送信側装置からのデータD0〜D7を受信させるようにしたが、同期化回路には同期化ブロックを1個のみ設け、この1個の同期化ブロックに送信側装置からのデータD0〜D7を受信させるようにしてもよい。同期化ブロックが1個である同期化回路では、クロックゲーティング制御回路に、1個の不一致検出回路と1個のクロックゲーティング制御ブロックを設ければよい。そして、不一致検出回路は、同期化ブロックの受信レジスタの出力データと同期化シフトレジスタの出力データとの不一致を検出し、クロックゲーティング制御ブロックは、この不一致検出回路により受信レジスタの出力データと同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも2個の内部クロックを通過させ、同期化クロックとして同期化ブロックの同期化シフトレジスタに出力するのである。あるいは、クロックゲーティング制御回路は、書き込み信号WRがアクティブレベルとなったとき、その後発生する少なくとも2個の内部クロックを通過させ、同期化クロックとして同期化ブロックの同期化シフトレジスタに出力する構成であってもよい。
【0050】
(3)上記第4実施形態および第7実施形態では、16個の同期化ブロックSB(j)(j=0〜15)を2グループに分け、アドレスが下位である同期化ブロックSB(j)(j=0〜7)のグループのための同期化クロックφs(j)(j=0〜7)をクロックゲーティング制御ブロック42Lが、アドレスが上位である同期化ブロックSB(j)(j=8〜15)のグループのための同期化クロックφs(j)(j=8〜15)をクロックゲーティング制御ブロック42Uが発生した。しかし、これはあくまでも例示であり、同期化ブロックSB(j)(j=0〜15)を例えば3グループ以上に分け、グループ単位でそのグループのための同期化クロックを発生するように構成してもよい。また、同期化ブロックSB(j)をグループ分けする際に、各グループに属する同期化ブロックの個数はグループ間で異なっても良い。
【0051】
(4)上記各実施形態では、同期化シフトレジスタ30の段数を2段としたが、この同期化シフトレジスタ30の段数は、同期化回路が設けられる半導体集積回路の動作速度等を考慮して適切な段数とすればよい。また、同期化ブロックSB(j)へのデータ書き込みが行われた場合にクロックゲーティング制御回路40が出力する同期化クロックφs(j)の個数は、この同期化シフトレジスタ30の段数以上の個数であればよい。
【図面の簡単な説明】
【0052】
【図1】この発明の第1実施形態である同期化回路の構成を示すブロック図である。
【図2】同実施形態におけるクロックゲーティング制御回路40に用いられている不一致検出回路41(j)およびクロックゲーティング制御ブロック42(j)の構成を示す回路図である。
【図3】同実施形態における各部の波形を示すタイムチャートである。
【図4】この発明の第2実施形態である同期化回路において、クロックゲーティング制御回路40に用いられている不一致検出回路41(j)およびクロックゲーティング制御ブロック42a(j)の構成を示す回路図である。
【図5】同実施形態における各部の波形を示すタイムチャートである。
【図6】この発明の第3実施形態である同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。
【図7】この発明の第4実施形態である同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。
【図8】この発明の第5実施形態である同期化回路において、クロックゲーティング制御回路40に用いられている書き込み検出回路41b(j)およびクロックゲーティング制御ブロック42(j)の構成を示す回路図である。
【図9】同実施形態における各部の波形を示すタイムチャートである。
【図10】この発明の第6実施形態である同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。
【図11】この発明の第7実施形態である同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。
【図12】従来の同期化回路の構成例を示す回路図である。
【符号の説明】
【0053】
10……アドレスデコーダ、SB(j)(j=0〜15)……同期化ブロック、40……クロックゲーティング制御回路、20……セレクタ、21……受信レジスタ、30……同期化シフトレジスタ、31,32……レジスタ、41(j)……不一致検出回路、42(j),42a(j),42,42L,42U……クロックゲーティング制御ブロック、411……排他的論理和ゲート、412,423,43,43L,43U,44L,44U……ORゲート、425,427,45L,45U……ANDゲート、421,422,426……フリップフロップ、424……ラッチ、41b(j)……書き込み検出回路。
【技術分野】
【0001】
この発明は、非同期インターフェースに用いられる同期化回路に関する。
【背景技術】
【0002】
同期が取れていない送信側装置と受信側装置との間でデータの受け渡しを行う場合、受信側装置に同期化回路を設けるのが一般的である。この同期化回路は、送信側装置から与えられるデータを受信側装置の内部クロックに同期化させて出力する回路である。図12は、この種の同期化回路の構成例を示す回路図である。この同期化回路は、8ビット幅のレジスタ101、111および112により構成されている。レジスタ101は、受信レジスタであり、書き込み信号WRがアクティブレベルに立ち上がるとき、送信側装置から与えられるデータD0〜D7を取り込んで保持する。レジスタ111および112は、受信レジスタ101に保持されたデータを内部クロックφの立ち上がりに応じて順次シフトし、内部クロックφに同期化されたデータとして出力する同期化シフトレジスタ110を構成している。なお、図示の例では、同期化シフトレジスタ110の段数は2段であるが、同期化シフトレジスタ110の段数は受信側装置の動作速度等を考慮して決定される。ここで、データD0〜D7および書き込み信号WRは、内部クロックφとは非同期な送信側装置内のクロックに同期して出力される。従って、同期化回路では、受信レジスタ101の出力データのレベル変化のタイミングと内部クロックφの発生タイミングとが非常に接近し、いわゆるメタ・ステーブルがレジスタ111の出力端子に発生するおそれがある。このメタ・ステーブルは、レジスタ111の出力信号レベルが一時的に不安定になる現象である。このようなメタ・ステーブルが受信側装置の内部回路に波及し、内部回路に誤動作を生じさせるのを防止するため、図12に例示する同期化回路では、受信レジスタ101の出力データを2段の同期化シフトレジスタ110に順次シフトさせ、最終段の出力データを内部回路に供給している。なお、メタ・ステーブルの防止を図った同期化回路に関する技術文献としては、例えば特許文献1がある。
【特許文献1】特開平11−96112号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
ところで、上述した従来の同期化回路においては、同期化シフトレジスタ110に内部クロックφが常時供給されるため、受信レジスタ101にデータが書き込まれず、同期化シフトレジスタ110を動作させる必要がない期間においても同期化シフトレジスタ110がスイッチング動作し、電力が無駄に消費されるという問題があった。
【0004】
この発明は、以上説明した事情に鑑みてなされたものであり、同期化シフトレジスタの無駄なスイッチング動作を回避し、消費電力を低減することができる同期化回路を提供することを目的としている。
【課題を解決するための手段】
【0005】
この発明は、送信側装置から書き込み信号およびデータを受信し、前記データを前記書き込み信号により取り込んで出力する受信レジスタと、前記受信レジスタにおけるデータの取り込みに応じて、内部クロックを少なくとも2個通過させ、同期化クロックとして出力するクロックゲーティング制御回路と、前記受信レジスタから出力されるデータを前記同期化クロックにより取り込んでシフトし、前記内部クロックに同期化されたデータとして出力する少なくとも2段の同期化シフトレジスタとを具備することを特徴とする同期化回路を提供する。
かかる発明によれば、クロックゲーティング制御回路は、受信レジスタにおけるデータの取り込みに応じて、内部クロックを少なくとも2個通過させ、同期化クロックとして出力し、同期化シフトレジスタにシフト動作を行わせるので、同期化シフトレジスタの無駄なスイッチング動作を回避し、消費電力を低減することができる。
【発明を実施するための最良の形態】
【0006】
以下、図面を参照し、この発明の実施の形態を説明する。
<第1実施形態>
図1はこの発明の第1実施形態である同期化回路の構成を示す回路図である。この同期化回路は、ある半導体集積回路に設けられた回路であり、図示しない外部の送信側装置から8ビットのデータD0〜D7と書き込み信号WRを受け取り、データD0〜D7を内部クロックφに同期化させ、半導体集積回路の内部回路に供給する回路である。ここで、書き込み信号WRは、内部クロックφとは非同期な送信側装置の内部クロックに同期した信号であり、データD0〜D7はこの書き込み信号WRに同期して送信側装置から送信される。
【0007】
本実施形態による同期化回路は、データD0〜D7を受信して内部クロックφに同期化させ、半導体集積回路の内部回路に引き渡す16個の同期化ブロックSB(j)(j=0〜15)を有している。各同期化ブロックSB(j)は、各々アドレスjを有している。送信側装置は、データD0〜D7を送信する際、このデータD0〜D7を受信すべき同期化ブロックSB(j)のアドレスjを指定する4ビットのアドレスデータA0〜A3を送信する。同期化回路は、このアドレスデータA0〜A3をデコードし、デコード結果である16ビットの選択信号S0〜S15を出力するアドレスデコーダ10を有している。ここで、アドレスデコーダ10は、アドレスデータA0〜A3によって表わされるアドレスjがjaである場合、選択信号Sj(j=ja)のみをアクティブレベル(Hレベル)とし、他の選択信号Sj(j≠ja)を非アクティブレベル(Lレベル)とする。
【0008】
各同期化ブロックSB(j)(j=0〜15)は、セレクタ20と、各々8ビット幅のレジスタ21、31および32を各々有している。
【0009】
各同期化ブロックSB(j)において、セレクタ20は、選択信号Sjがアクティブレベルである場合にはデータD0〜D7を選択し、選択信号Sjが非アクティブレベルである場合にはレジスタ21から出力される8ビットのデータを選択し、選択したデータをレジスタ21に出力する回路である。レジスタ21は、受信レジスタであり、書き込み信号WRの立ち上がり時点におけるセレクタ20の出力データを取り込み、これを保持して出力する。
【0010】
各同期化ブロックSB(j)において、レジスタ31および32は、受信レジスタ21から出力される8ビットのデータDA(j、k)(k=0〜7)を同期化クロックφs(j)の立ち上がりに同期して取り込んで順次シフトする2段の同期化シフトレジスタ30を構成している。ここで、同期化クロックφs(j)は、この半導体集積回路の内部クロックφに同期したクロックであり、クロックゲーティング制御回路40により発生される。同期化シフトレジスタ30の最終段であるレジスタ32の出力データDB(j、k)(k=0〜7)は、内部クロックφに同期したデータとして半導体集積回路の内部回路に供給される。
【0011】
クロックゲーティング制御回路40は、同期化ブロックSB(j)(j=0〜15)のいずれかの受信レジスタ21にデータD0〜D7が取り込まれるのに応じて、内部クロックφを少なくとも2個通過させ、データD0〜D7の取り込みを行った同期化ブロックを含む少なくとも1つの同期化ブロックSB(j)の同期化シフトレジスタ30に同期化クロックφs(j)として出力する回路である。
【0012】
クロックゲーティング制御回路40の構成には各種の態様が考えられるが、本実施形態におけるクロックゲーティング制御回路40は、16個の不一致検出回路41(j)(j=0〜7)および16個のクロックゲーティング制御ブロック42(j)(j=0〜15)により構成されている。図2は、それらのうちの1個の不一致検出回路41(j)およびクロックゲーティング制御ブロック42(j)の構成を示している。
【0013】
図2に示すように、不一致検出回路41(j)は、同期化ブロックSB(j)の受信レジスタ21の出力データDA(j、k)(k=0〜7)の各ビットとレジスタ32の出力データDB(j、k)(k=0〜7)の各ビットとの排他的論理和を各々出力する8個の排他的論理和ゲート411と、これらの8個の排他的論理和ゲート411の出力データの論理和である不一致検出信号NE(j)を出力するORゲート412とにより構成されている。ここで、不一致検出信号NE(j)は、データDA(j、k)(k=0〜7)の各ビットとデータDB(j、k)(k=0〜7)の各ビットが全て一致している場合には“0”、1ビットでも異なっている場合には“1”となる。
【0014】
クロックゲーティング制御ブロック42(j)は、フリップフロップ421および422と、ORゲート423と、ラッチ424と、ANDゲート425とにより構成されている。ここで、フリップフロップ421および422は、不一致検出回路41(j)から出力される不一致検出信号NE(j)を内部クロックφの立ち上がりに同期して順次シフトする2段のシフトレジスタを構成している。ORゲート423は、フリップフロップ421の出力データXa(j)とフリップフロップ422の出力データXb(j)との論理和を取り、イネーブル信号EN(j)として出力する。ラッチ424は、内部クロックφがLレベルである期間はイネーブル信号EN(j)を通過させ、内部クロックφがHレベルである期間は、その直前の内部クロックφの立ち上がり時点におけるイネーブル信号EN(j)を保持して出力する回路である。ANDゲート425は、このラッチ424の出力データと内部クロックφの論理積を取り、同期化ブロックSB(j)の同期化シフトレジスタ30に同期化クロックφs(j)として出力する。
以上が本実施形態による同期化回路の構成である。
【0015】
図3は、本実施形態による同期化回路の各部の波形を示すタイムチャートである。以下、この図を参照し、本実施形態の動作を説明する。図示の例において、送信側装置は、データD0〜D7と、このデータD0〜D7を受信すべき同期化ブロックSB(ja)のアドレスjaを指定するアドレスデータA0〜A3とを送信し、かつ、一定期間に亙って書き込み信号WRをHレベルとしている。同期化回路では、アドレスjaを指定するアドレスデータA0〜A3がアドレスデコーダ10に与えられる結果、アドレスデコーダ10によりアドレスjaに対応した選択信号Sjaがアクティブレベル(Hレベル)とされ、他の選択信号Sj(j≠ja)は非アクティブレベル(Lレベル)とされる。この結果、同期化ブロックSB(ja)では、送信側装置からのデータD0〜D7がセレクタ20により選択され、受信レジスタ21に与えられる。そして、書き込み信号WRの立ち上がりにより、受信レジスタ21の出力データDA(ja、k)(k=0〜7)がデータD0〜D7に置き換えられる。なお、その他の同期化ブロックSB(j)(j≠ja)では、選択信号Sj(j≠ja)が非アクティブレベル(Lレベル)であることから、セレクタ20により受信レジスタ21の出力データDA(j、k)(k=0〜7)が選択され、受信レジスタ21に再び与えられる。従って、これらの同期化ブロックSB(j)(j≠ja)では、書き込み信号WRが立ち上がっても、受信レジスタ21の出力データDA(j、k)(k=0〜7)の内容は変化しない。
【0016】
図示の例において、同期化ブロックSB(ja)では、書き込み信号WRの立ち上がりにより受信レジスタ21の出力データDA(ja、k)(k=0〜7)がデータD0〜D7に置き換えられたとき、データDA(ja、k)(k=0〜7)とレジスタ32の出力データDB(ja、k)(k=0〜7)との間に不一致があり、不一致検出回路41(ja)により不一致検出信号NE(ja)がアクティブレベル(Hレベル)とされる。この不一致検出信号NE(ja)は、その後の内部クロックφの立ち上がりによりフリップフロップ421に書き込まれ、フリップフロップ421の出力信号Xa(ja)がHレベルとなる。この結果、ORゲート423が出力するイネーブル信号EN(ja)がHレベルとなる。さらにその後、内部クロックφが立ち上がると、このHレベルの信号Xa(ja)がフリップフロップ422に書き込まれ、フリップフロップ422の出力信号Xb(ja)がHレベルとなる。
【0017】
イネーブル信号EN(ja)がHレベルに立ち上がると、その後、内部クロックφがLレベルになったとき、このHレベルのイネーブル信号EN(ja)がラッチ424を通過し、その後、内部クロックφが立ち上がるとき、このHレベルのイネーブル信号EN(ja)がラッチ424によって保持され、ANDゲート425に供給される。この結果、内部クロックφがANDゲート425を通過し、同期化クロックφs(ja)として同期化ブロックSB(ja)の同期化シフトレジスタ30に供給される。そして、同期化クロックφs(ja)が2個出力されると、受信レジスタ21の出力データDA(ja、k)(k=0〜7)(この場合、D0〜D7)が同期化シフトレジスタ30の最終段のレジスタ32までシフトされる。この結果、レジスタ32の出力データDB(ja、k)(k=0〜7)が受信レジスタ21の出力データDA(ja、k)(k=0〜7)と一致し、不一致検出回路41(ja)により不一致検出信号NE(ja)が非アクティブレベル(Lレベル)とされる。
【0018】
不一致検出信号NE(ja)が非アクティブレベル(Lレベル)になると、その後、内部クロックφが2回立ち上がることにより、フリップフロップ421および422の各出力信号Xa(ja)およびXb(ja)の両方がLレベルとなり、イネーブル信号EN(ja)がLレベルとなる。その後、内部クロックφの1周期相当の時間だけ遅れてラッチ424の出力信号がLレベルとなり、ANDゲート425を介した同期化クロックφs(ja)の出力が停止する。
【0019】
以上のように本実施形態におけるクロックゲーティング制御回路40は、同期化ブロックSB(ja)の受信レジスタ21にレジスタ32の保持データDB(ja、k)(k=0〜7)と異なるデータD0〜D7が書き込まれ、不一致検出信号NE(ja)がアクティブレベル(Hレベル)となった場合に、4個の内部クロックφを通過させ、同期化クロックφs(ja)として、同期化ブロックSB(ja)の同期化シフトレジスタ30に供給する。
【0020】
このように、いずれかの同期化ブロックSB(ja)の受信レジスタ21にデータD0〜D7が書き込まれた場合に限り、4個の同期化クロックφs(ja)をその同期化ブロックSB(ja)の同期化シフトレジスタ30に供給するので、従来のように同期化シフトレジスタ30に内部クロックφを常時に供給するのに比べて、同期化シフトレジスタ30の消費電力を低減することができる。また、本実施形態では、全ての同期化ブロックではなく、受信データD0〜D7を受信した同期化ブロックSB(ja)の同期化シフトレジスタ30のみに同期化クロックφs(ja)を供給するので、この点においても消費電力を低減することができる。また、本実施形態では、同期化ブロックSB(ja)において直前に受信されたデータ(すなわち、レジスタ32の出力データDB(ja、k)(k=0〜7))と異なるデータD0〜D7が受信レジスタ21に書き込まれた場合に限り、同期化ブロックSB(ja)の同期化シフトレジスタ30に同期化クロックφs(ja)を供給するので、この点においても消費電力を低減することができる。
【0021】
<第2実施形態>
本実施形態は、上記第1実施形態におけるクロックゲーティング制御回路40のクロックゲーティング制御ブロック42(j)(j=0〜15)をクロックゲーティング制御ブロック42a(j)(j=0〜15)に置き換えたものである。図4は、本実施形態のクロックゲーティング制御回路40において用いられている1個の不一致検出回路41(j)およびクロックゲーティング制御ブロック42a(j)の構成を示している。
【0022】
クロックゲーティング制御ブロック42a(j)は、上記第1実施形態におけるクロックゲーティング制御ブロック42(j)に対し、非同期リセット端子Rを持ったフリップフロップ426と、ANDゲート427とを追加した構成となっている。ここで、フリップフロップ426は、データ入力端子がHレベルに固定され、非同期リセット端子Rにイネーブル信号EN(j)が与えられ、クロック端子に書き込み信号WRが与えられる。そして、ANDゲート427は、このフリップフロップ426の出力信号と不一致検出信号NE(j)との論理積を取り、信号NEa(j)としてフリップフロップ421のデータ入力端子に供給する。
【0023】
図5は本実施形態における各部の波形を示すタイムチャートである。この例でも、上記第1実施形態の動作例(図3参照)と同様、送信側装置は、データD0〜D7と、このデータD0〜D7を受信すべき同期化ブロックSB(ja)のアドレスjaを指定するアドレスデータA0〜A3とを送信し、かつ、一定期間に亙って書き込み信号WRをHレベルとしている。
【0024】
上記第1実施形態では、イネーブル信号EN(ja)がアクティブレベル(Hレベル)となって同期化クロックφs(ja)が2個出力され、これによる同期化シフトレジスタ30のシフト動作が行われ、不一致検出信号NE(ja)が非アクティブレベル(Lレベル)となった後、内部クロックφがさらに2回立ち上がることによりイネーブル信号EN(ja)が非アクティブレベル(Lレベル)となった。このため、上記第1実施形態では、内部クロックφの4周期相当の期間、イネーブル信号EN(ja)がアクティブレベル(Hレベル)となり、4個の同期化クロックφs(ja)が同期化ブロックSB(ja)の同期化シフトレジスタ30に供給された。
【0025】
これに対し、本実施形態では、次の動作が得られる。まず、上記第1実施形態において説明したように、書き込み信号WRの立ち上がりにより、同期化ブロックSB(ja)において、レジスタ32の出力データDB(ja、k)(k=0〜7)と異なるデータD0〜D7が受信レジスタ21に書き込まれると、不一致検出回路41(ja)により、不一致検出信号EN(ja)がアクティブレベル(Hレベル)とされる。また、書き込み信号WRの立ち上がりによりフリップフロップ426に“1”が書き込まれ、フリップフロップ426の出力信号がHレベルになる。このため、不一致検出回路41(j)から出力されるHレベルの不一致検出信号NE(ja)は、ANDゲート427を通過し、信号NEa(ja)としてフリップフロップ421に与えられる。
【0026】
その後、内部クロックφが立ち上がると、Hレベルの信号NEa(ja)がフリップフロップ421に書き込まれ、イネーブル信号EN(ja)がアクティブレベル(Hレベル)となる。この結果、フリップフロップ426がリセットされ、ANDゲート427の出力信号NEa(ja)がLレベルとされる。このように、内部クロックφが立ち上がりによりフリップフロップ421に“1”が書き込まれ、イネーブル信号EN(ja)がアクティブレベル(Hレベル)になると、直ちにフリップフロップ421に対する入力信号NEa(ja)がLレベルとされる。このため、イネーブル信号EN(ja)は、内部クロックφの2周期相当の期間だけアクティブレベル(Hレベル)となり、2個の内部クロックφがクロックゲーティング制御ブロック42a(ja)を通過し、同期化クロックφs(ja)として同期化ブロックSB(ja)の同期化シフトレジスタ30に供給される。
【0027】
本実施形態では、フリップフロップ426およびANDゲート427が追加されているため、これらのスイッチング動作により消費電力が増加する。しかし、上記第1実施形態においては、書き込み信号WRの立ち上がり時、4個の同期化クロックφs(ja)が発生されたのに対し、本実施形態では、同期化ブロックSB(ja)における受信レジスタ21の出力データDA(ja、k)(k=0〜7)を同期化シフトレジスタ30の最終段までシフトさせるのに最低限必要な2個の同期化クロックφs(ja)しか発生されない。従って、本実施形態によれば、上記第1実施形態に比べて、同期化ブロックSB(ja)における同期化シフトレジスタ30の消費電力を低減することができる。
【0028】
<第3実施形態>
図6はこの発明の第3実施形態による同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。本実施形態におけるクロックゲーティング制御回路40において、ORゲート43は、不一致検出回路41(j)(j=0〜15)から出力される不一致検出信号NE(j)(j=0〜15)の論理和である不一致検出信号NEをクロックゲーティング制御ブロック42に出力する。クロックゲーティング制御ブロック42は、前掲図2のクロックゲーティング制御ブロック42(j)または前掲図4のクロックゲーティング制御ブロック42a(j)と同じ構成を有しており、不一致検出信号NEがアクティブレベル(Hレベル)になったとき、4個または2個の内部クロックφを通過させ、同期化クロックφs(j)(j=0〜15)として、同期化ブロックSB(j)(j=0〜15)の同期化シフトレジスタ30に供給する。
【0029】
本実施形態では、いずれかの同期化ブロックSB(ja)にデータD0〜D7が受信されたとき、全ての同期化ブロックSB(j)(j=0〜15)の同期化シフトレジスタ30に同期化クロックが供給されるため、上記第1実施形態または第2実施形態よりも消費電力が増加する。しかし、本実施形態では、クロックゲーティング制御ブロック42が1個で済むので、上記第1実施形態または第2実施形態に比べて、同期化回路を小規模化することができるという利点がある。
【0030】
<第4実施形態>
図7はこの発明の第4実施形態による同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。本実施形態では、同期化ブロックSB(j)(j=0〜15)を同期化ブロックSB(j)(j=0〜7)のグループと同期化ブロックSB(j)(j=8〜15)のグループにグループ分けし、グループ単位で同期化クロックφ(j)の供給を行う。
【0031】
本実施形態におけるクロックゲーティング制御回路40において、ORゲート43Lは、不一致検出回路41(j)(j=0〜7)から出力される不一致検出信号NE(j)(j=0〜7)の論理和である不一致検出信号NELをクロックゲーティング制御ブロック42Lに出力する。すなわち、不一致検出回路41(j)(j=0〜7)およびORゲート43Lは、同期化ブロックSB(j)(j=0〜7)のグループのいずれかの同期化ブロックSB(j)において受信レジスタ21の出力データとレジスタ32の出力データとに不一致が生じた場合にアクティブレベル(Hレベル)の不一致検出信号NELを出力する不一致検出手段を構成している。
【0032】
また、ORゲート43Uは、不一致検出回路41(j)(j=8〜15)から出力される不一致検出信号NE(j)(j=8〜15)の論理和である不一致検出信号NEUをクロックゲーティング制御ブロック42Uに出力する。すなわち、不一致検出回路41(j)(j=8〜15)およびORゲート43Uは、同期化ブロックSB(j)(j=8〜15)のグループのいずれかの同期化ブロックSB(j)において受信レジスタ21の出力データとレジスタ32の出力データとに不一致が生じた場合にアクティブレベル(Hレベル)の不一致検出信号NEUを出力する不一致検出手段を構成している。
【0033】
クロックゲーティング制御ブロック42Lおよび42Uは、前掲図2のクロックゲーティング制御ブロック42(j)または前掲図4のクロックゲーティング制御ブロック42a(j)と同じ構成を有している。クロックゲーティング制御ブロック42Lは、不一致検出信号NELがアクティブレベル(Hレベル)になったとき、4個または2個の内部クロックφを通過させ、同期化クロックφs(j)(j=0〜7)として、同期化ブロックSB(j)(j=0〜7)の同期化シフトレジスタ30に供給する。また、クロックゲーティング制御ブロック42Uは、不一致検出信号NEUがアクティブレベル(Hレベル)になったとき、4個または2個の内部クロックφを通過させ、同期化クロックφs(j)(j=8〜15)として、同期化ブロックSB(j)(j=8〜15)の同期化シフトレジスタ30に供給する。
【0034】
本実施形態では、2個のクロックゲーティング制御ブロック42Lおよび42Uを用いるので、上記第3実施形態に比べて、同期化回路が大規模なものとなる。しかし、本実施形態では、同期化ブロックSB(j)(j=0〜7)のいずれかによりデータD0〜D7が受信された場合にはクロックゲーティング制御ブロック42Lにより同期化ブロックSB(j)(j=0〜7)の同期化シフトレジスタ30のみに同期化クロックφs(j)(j=0〜7)が供給され、同期化ブロックSB(j)(j=8〜15)のいずれかによりデータD0〜D7が受信された場合にはクロックゲーティング制御ブロック42Uにより同期化ブロックSB(j)(j=8〜15)の同期化シフトレジスタ30のみに同期化クロックφs(j)(j=8〜15)が供給される。従って、上記第3実施形態よりも消費電力を低減することができる。
【0035】
<第5実施形態>
本実施形態では、上記第1実施形態におけるクロックゲーティング制御回路40の不一致検出回路41(j)(j=0〜15)がANDゲートにより構成された書き込み検出回路41b(j)(j=0〜15)に置き換えられている。図8は、本実施形態のクロックゲーティング制御回路40において用いられている1個の書き込み検出回路41b(j)およびクロックゲーティング制御ブロック42(j)の構成を示している。本実施形態において、書き込み検出回路41b(j)は、同期化ブロックSB(j)を選択する選択信号Sjがアクティブレベル(Hレベル)であり、かつ、書き込み信号WRがアクティブレベル(Hレベル)であるときに、同期化ブロックSB(j)の受信レジスタ21に受信データの書き込みが行われたことを示すアクティブレベル(Hレベル)の書き込み検出信号WDET(j)をクロックゲーティング制御ブロック42(j)に供給する。
【0036】
図9は本実施形態に係る同期化回路の各部の波形を示すタイムチャートである。この例でも、上記第1実施形態の動作例(図3参照)および上記第2実施形態の動作例(図5参照)と同様、送信側装置は、データD0〜D7と、このデータD0〜D7を受信すべき同期化ブロックSB(ja)のアドレスjaを指定するアドレスデータA0〜A3とを送信し、かつ、一定期間に亙って書き込み信号WRをHレベルとしている。
【0037】
同期化回路では、同期化ブロックSB(ja)のアドレスjaを指定するアドレスデータA0〜A3がアドレスデコーダ10に与えられると、アドレスデコーダ10により選択信号Sjaがアクティブレベル(Hレベル)とされる。このため、同期化ブロックSB(ja)に対応した書き込み検出回路41b(j)は、書き込み信号WRがアクティブレベル(Hレベル)となる間、アクティブレベル(Hレベル)の書き込み検出信号WDET(ja)をクロックゲーティング制御ブロック42(j)に供給する。
【0038】
クロックゲーティング制御ブロック42(j)では、この書き込み検出信号WDET(ja)が内部クロックφの立ち上がりによりフリップフロップ421および422からなるシフトレジスタに取り込まれ、順次シフトされる結果、図示のように、内部クロックφの2周期相当の期間、イネーブル信号EN(ja)がアクティブレベル(Hレベル)となり、2個の内部クロックφがANDゲート425を通過し、同期化クロックφs(ja)として同期化ブロックSB(ja)の同期化シフトレジスタ30に供給される。
【0039】
本実施形態においても上記第1実施形態または第2実施形態と同様な効果が得られる。また、本実施形態では、上記第1実施形態および第2実施形態と異なり、同期化ブロックSB(ja)において直前に受信されたデータ(すなわち、レジスタ32の出力データDB(ja、k)(k=0〜7)と同じデータD0〜D7が受信レジスタ21に書き込まれた場合であっても、同期化ブロックSB(ja)の同期化シフトレジスタ30に同期化クロックφs(ja)が供給される。このように本実施形態は、同期化シフトレジスタ30に不要なスイッチング動作を行わせることがあるため、この不要に行われるスイッチング動作の分だけ消費電力が上記第1実施形態または第2実施形態よりも多くなる。しかし、本実施形態は、不一致検出回路を必要としないため、回路を簡素化することができ、かつ、不一致検出回路を動作させるのに要していた消費電力を節約することができるという利点がある。
【0040】
<第6実施形態>
図10はこの発明の第6実施形態による同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。本実施形態におけるクロックゲーティング制御回路40において、クロックゲーティング制御ブロック42は、前掲図2のクロックゲーティング制御ブロック42(j)と同じ構成を有しており、書き込み信号WRがアクティブレベル(Hレベル)になったとき、その後、発生する2個の内部クロックφを通過させ、同期化クロックφs(j)(j=0〜15)として、同期化ブロックSB(j)(j=0〜15)の同期化シフトレジスタ30に供給する。
【0041】
本実施形態では、書き込み信号WRがアクティブレベル(Hレベル)になったとき、全ての同期化ブロックSB(j)(j=0〜15)の同期化シフトレジスタ30に同期化クロックが供給されるため、上記第1実施形態または第2実施形態よりも消費電力が増加する。しかし、本実施形態では、クロックゲーティング制御ブロック42が1個で済み、また、不一致検出回路41(j)も不要であるので、上記第1実施形態または第2実施形態に比べて、同期化回路を小規模化することができるという利点がある。
【0042】
<第7実施形態>
図11はこの発明の第7実施形態による同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。本実施形態では、同期化ブロックSB(j)(j=0〜15)を同期化ブロックSB(j)(j=0〜7)のグループと同期化ブロックSB(j)(j=8〜15)のグループにグループ分けし、グループ単位で同期化クロックφ(j)の供給を行う。
【0043】
図11において、ORゲート44Lは選択信号Sj(j=0〜7)の論理和である信号を出力する。ANDゲート45Lは、このORゲート44Lの出力信号と書き込み信号WRとの論理積である信号WDETLを出力する。これらのORゲート44LおよびANDゲート45Lは、同期化ブロックSB(j)(j=0〜7)のいずれかの受信レジスタ21にデータD0〜D7の書き込みが行われた場合にアクティブレベル(Hレベル)の書き込み検出信号WDETLを出力する書き込み検出手段を構成している。
【0044】
同様に、ORゲート44UおよびANDゲート45Uは、同期化ブロックSB(j)(j=8〜15)のいずれかの受信レジスタ21にデータD0〜D7の書き込みが行われた場合にアクティブレベル(Hレベル)の書き込み検出信号WDETUを出力する書き込み検出手段を構成している。
【0045】
クロックゲーティング制御ブロック42Lおよび42Uは、各々前掲図2のクロックゲーティング制御ブロック42(j)と同じ構成を有している。クロックゲーティング制御ブロック42Lは、同期化ブロックSB(j)(j=0〜7)のいずれかの受信レジスタ21にデータD0〜D7の書き込みが行われ、書き込み検出信号WDETLがアクティブレベル(Hレベル)となったとき、その後、発生する2個の内部クロックφを通過させ、同期化クロックφs(j)(j=0〜7)として、同期化ブロックSB(j)(j=0〜7)の同期化シフトレジスタ30に供給する。一方、クロックゲーティング制御ブロック42Uは、同期化ブロックSB(j)(j=8〜15)のいずれかの受信レジスタ21にデータD0〜D7の書き込みが行われ、書き込み検出信号WDETUがアクティブレベル(Hレベル)となったとき、その後、発生する2個の内部クロックφを通過させ、同期化クロックφs(j)(j=8〜15)として、同期化ブロックSB(j)(j=8〜15)の同期化シフトレジスタ30に供給する。
【0046】
本実施形態では、2個のクロックゲーティング制御ブロック42Lおよび42Uを用いるので、上記第6実施形態に比べて、同期化回路が大規模なものとなる。しかし、本実施形態では、同期化ブロックSB(j)(j=0〜7)のグループまたは同期化ブロックSB(j)(j=8〜15)のグループのうちデータD0〜D7を受信した同期化ブロックを含むグループの同期化シフトレジスタ30のみに同期化クロックφs(j)が供給される。従って、上記第6実施形態よりも消費電力を低減することができる。
【0047】
<他の実施形態>
以上、この発明の第1〜第7実施形態について説明したが、この発明には他にも実施形態があり得る。例えば次の通りである。
【0048】
(1)上記各実施形態における同期化回路は、8ビット幅のデータD0〜D7を受信して内部クロックφに同期化させたが、これはあくまでも例示であり、この発明は任意のビット幅のデータを受信し、内部クロックφに同期化させる同期化回路に適用可能である。受信するデータのビット幅は、例えば1ビットでもよい。この場合、同期化ブロックSB(j)(j=0〜15)におけるレジスタ21、31および32は、1ビット幅のレジスタ、すなわち、フリップフロップにより構成すればよい。
【0049】
(2)上記各実施形態では、同期化回路に複数の同期化ブロックSB(j)(j=0〜15)を設け、外部から与えられるアドレスデータA0〜A3により指定されるアドレスを持った同期化ブロックSB(j)に送信側装置からのデータD0〜D7を受信させるようにしたが、同期化回路には同期化ブロックを1個のみ設け、この1個の同期化ブロックに送信側装置からのデータD0〜D7を受信させるようにしてもよい。同期化ブロックが1個である同期化回路では、クロックゲーティング制御回路に、1個の不一致検出回路と1個のクロックゲーティング制御ブロックを設ければよい。そして、不一致検出回路は、同期化ブロックの受信レジスタの出力データと同期化シフトレジスタの出力データとの不一致を検出し、クロックゲーティング制御ブロックは、この不一致検出回路により受信レジスタの出力データと同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも2個の内部クロックを通過させ、同期化クロックとして同期化ブロックの同期化シフトレジスタに出力するのである。あるいは、クロックゲーティング制御回路は、書き込み信号WRがアクティブレベルとなったとき、その後発生する少なくとも2個の内部クロックを通過させ、同期化クロックとして同期化ブロックの同期化シフトレジスタに出力する構成であってもよい。
【0050】
(3)上記第4実施形態および第7実施形態では、16個の同期化ブロックSB(j)(j=0〜15)を2グループに分け、アドレスが下位である同期化ブロックSB(j)(j=0〜7)のグループのための同期化クロックφs(j)(j=0〜7)をクロックゲーティング制御ブロック42Lが、アドレスが上位である同期化ブロックSB(j)(j=8〜15)のグループのための同期化クロックφs(j)(j=8〜15)をクロックゲーティング制御ブロック42Uが発生した。しかし、これはあくまでも例示であり、同期化ブロックSB(j)(j=0〜15)を例えば3グループ以上に分け、グループ単位でそのグループのための同期化クロックを発生するように構成してもよい。また、同期化ブロックSB(j)をグループ分けする際に、各グループに属する同期化ブロックの個数はグループ間で異なっても良い。
【0051】
(4)上記各実施形態では、同期化シフトレジスタ30の段数を2段としたが、この同期化シフトレジスタ30の段数は、同期化回路が設けられる半導体集積回路の動作速度等を考慮して適切な段数とすればよい。また、同期化ブロックSB(j)へのデータ書き込みが行われた場合にクロックゲーティング制御回路40が出力する同期化クロックφs(j)の個数は、この同期化シフトレジスタ30の段数以上の個数であればよい。
【図面の簡単な説明】
【0052】
【図1】この発明の第1実施形態である同期化回路の構成を示すブロック図である。
【図2】同実施形態におけるクロックゲーティング制御回路40に用いられている不一致検出回路41(j)およびクロックゲーティング制御ブロック42(j)の構成を示す回路図である。
【図3】同実施形態における各部の波形を示すタイムチャートである。
【図4】この発明の第2実施形態である同期化回路において、クロックゲーティング制御回路40に用いられている不一致検出回路41(j)およびクロックゲーティング制御ブロック42a(j)の構成を示す回路図である。
【図5】同実施形態における各部の波形を示すタイムチャートである。
【図6】この発明の第3実施形態である同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。
【図7】この発明の第4実施形態である同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。
【図8】この発明の第5実施形態である同期化回路において、クロックゲーティング制御回路40に用いられている書き込み検出回路41b(j)およびクロックゲーティング制御ブロック42(j)の構成を示す回路図である。
【図9】同実施形態における各部の波形を示すタイムチャートである。
【図10】この発明の第6実施形態である同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。
【図11】この発明の第7実施形態である同期化回路のクロックゲーティング制御回路40の構成を示すブロック図である。
【図12】従来の同期化回路の構成例を示す回路図である。
【符号の説明】
【0053】
10……アドレスデコーダ、SB(j)(j=0〜15)……同期化ブロック、40……クロックゲーティング制御回路、20……セレクタ、21……受信レジスタ、30……同期化シフトレジスタ、31,32……レジスタ、41(j)……不一致検出回路、42(j),42a(j),42,42L,42U……クロックゲーティング制御ブロック、411……排他的論理和ゲート、412,423,43,43L,43U,44L,44U……ORゲート、425,427,45L,45U……ANDゲート、421,422,426……フリップフロップ、424……ラッチ、41b(j)……書き込み検出回路。
【特許請求の範囲】
【請求項1】
送信側装置から書き込み信号およびデータを受信し、前記データを前記書き込み信号により取り込んで出力する受信レジスタと、
前記受信レジスタにおけるデータの取り込みに応じて、内部クロックを少なくとも2個通過させ、同期化クロックとして出力するクロックゲーティング制御回路と、
前記受信レジスタから出力されるデータを前記同期化クロックにより取り込んでシフトし、前記内部クロックに同期化されたデータとして出力する少なくとも2段の同期化シフトレジスタと
を具備することを特徴とする同期化回路。
【請求項2】
前記クロックゲーティング制御回路は、前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致を検出する不一致検出回路と、前記不一致検出回路により前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも2個の内部クロックを通過させ、前記同期化クロックとして出力するクロックゲーティング制御ブロックとを具備することを特徴とする請求項1に記載の同期化回路。
【請求項3】
前記クロックゲーティング制御回路は、前記書き込み信号がアクティブレベルとなったとき、その後発生する少なくとも2個の内部クロックを通過させ、前記同期化クロックとして出力するクロックゲーティング制御ブロックを具備することを特徴とする請求項1に記載の同期化回路。
【請求項4】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記複数の同期化ブロックの各々に対応した不一致検出回路とクロックゲーティング制御ブロックの組を複数有し、各同期化ブロックに対応した不一致検出回路は、当該同期化ブロックにおける前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致を検出するように構成されており、各同期化ブロックに対応したクロックゲーティング制御ブロックは、当該同期化ブロックに対応した不一致検出回路により前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも2個の内部クロックを通過させ、当該同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして出力するように構成されていることを特徴とする請求項1に記載の同期化回路。
【請求項5】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記複数の同期化ブロックにおける前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致を検出する不一致検出手段と、前記不一致検出手段により前記複数の同期化ブロックのいずれかにおける前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも2個の内部クロックを通過させ、前記複数の同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして出力するクロックゲーティング制御手段とを具備することを特徴とする請求項1に記載の同期化回路。
【請求項6】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記複数の同期化ブロックをグループ分けした各グループに対応した不一致検出手段とクロックゲーティング制御手段の組を複数有し、
各グループに対応した不一致検出手段は、当該グループに属する同期化ブロックにおける前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致を検出するように構成されており、
各グループに対応したクロックゲーティング制御手段は、当該グループに対応した不一致検出手段により当該グループに属するいずれかの同期化ブロックにおける前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも2個の内部クロックを通過させ、当該グループに属する1または複数の同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして出力するように構成されていることを特徴とする請求項1に記載の同期化回路。
【請求項7】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記複数の同期化ブロックの各々に対応した書き込み検出回路とクロックゲーティング制御ブロックの組を複数有し、各同期化ブロックに対応した書き込み検出回路は、当該同期化ブロックを指定するアドレスデータが与えられ、かつ、前記書き込み信号がアクティブレベルとなったときに、当該同期化ブロックの受信レジスタにデータの書き込みが行われたことを示す書き込み検出信号を出力するように構成されており、各同期化ブロックに対応したクロックゲーティング制御ブロックは、当該同期化ブロックに対応した書き込み検出回路により書き込み検出信号が出力されたとき、その後発生する少なくとも2個の内部クロックを通過させ、当該同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして出力するように構成されていることを特徴とする請求項1に記載の同期化回路。
【請求項8】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記書き込み信号がアクティブレベルとなったとき、その後発生する少なくとも2個の内部クロックを通過させ、前記複数の同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして供給するクロックゲーティング制御手段を具備することを特徴とする請求項1に記載の同期化回路。
【請求項9】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記複数の同期化ブロックをグループ分けした各グループに対応した書き込み検出手段とクロックゲーティング制御手段の組を複数有し、
各グループに対応した書き込み検出手段は、当該グループに属する同期化ブロックのいずれかを指定するアドレスデータが与えられ、かつ、前記書き込み信号がアクティブレベルとなったとき、当該グループに属するいずれかの同期化ブロックの前記受信レジスタにデータの書き込みが行われたことを示す書き込み検出信号を出力するように構成されており、
各グループに対応したクロックゲーティング制御手段は、当該グループに対応した書き込み検出手段により書き込み検出信号が出力されたとき、その後発生する少なくとも2個の内部クロックを通過させ、当該グループに属する1または複数の同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして出力するように構成されていることを特徴とする請求項1に記載の同期化回路。
【請求項1】
送信側装置から書き込み信号およびデータを受信し、前記データを前記書き込み信号により取り込んで出力する受信レジスタと、
前記受信レジスタにおけるデータの取り込みに応じて、内部クロックを少なくとも2個通過させ、同期化クロックとして出力するクロックゲーティング制御回路と、
前記受信レジスタから出力されるデータを前記同期化クロックにより取り込んでシフトし、前記内部クロックに同期化されたデータとして出力する少なくとも2段の同期化シフトレジスタと
を具備することを特徴とする同期化回路。
【請求項2】
前記クロックゲーティング制御回路は、前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致を検出する不一致検出回路と、前記不一致検出回路により前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも2個の内部クロックを通過させ、前記同期化クロックとして出力するクロックゲーティング制御ブロックとを具備することを特徴とする請求項1に記載の同期化回路。
【請求項3】
前記クロックゲーティング制御回路は、前記書き込み信号がアクティブレベルとなったとき、その後発生する少なくとも2個の内部クロックを通過させ、前記同期化クロックとして出力するクロックゲーティング制御ブロックを具備することを特徴とする請求項1に記載の同期化回路。
【請求項4】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記複数の同期化ブロックの各々に対応した不一致検出回路とクロックゲーティング制御ブロックの組を複数有し、各同期化ブロックに対応した不一致検出回路は、当該同期化ブロックにおける前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致を検出するように構成されており、各同期化ブロックに対応したクロックゲーティング制御ブロックは、当該同期化ブロックに対応した不一致検出回路により前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも2個の内部クロックを通過させ、当該同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして出力するように構成されていることを特徴とする請求項1に記載の同期化回路。
【請求項5】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記複数の同期化ブロックにおける前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致を検出する不一致検出手段と、前記不一致検出手段により前記複数の同期化ブロックのいずれかにおける前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも2個の内部クロックを通過させ、前記複数の同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして出力するクロックゲーティング制御手段とを具備することを特徴とする請求項1に記載の同期化回路。
【請求項6】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記複数の同期化ブロックをグループ分けした各グループに対応した不一致検出手段とクロックゲーティング制御手段の組を複数有し、
各グループに対応した不一致検出手段は、当該グループに属する同期化ブロックにおける前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致を検出するように構成されており、
各グループに対応したクロックゲーティング制御手段は、当該グループに対応した不一致検出手段により当該グループに属するいずれかの同期化ブロックにおける前記受信レジスタの出力データと前記同期化シフトレジスタの出力データとの不一致が検出されたとき、その後発生する少なくとも2個の内部クロックを通過させ、当該グループに属する1または複数の同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして出力するように構成されていることを特徴とする請求項1に記載の同期化回路。
【請求項7】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記複数の同期化ブロックの各々に対応した書き込み検出回路とクロックゲーティング制御ブロックの組を複数有し、各同期化ブロックに対応した書き込み検出回路は、当該同期化ブロックを指定するアドレスデータが与えられ、かつ、前記書き込み信号がアクティブレベルとなったときに、当該同期化ブロックの受信レジスタにデータの書き込みが行われたことを示す書き込み検出信号を出力するように構成されており、各同期化ブロックに対応したクロックゲーティング制御ブロックは、当該同期化ブロックに対応した書き込み検出回路により書き込み検出信号が出力されたとき、その後発生する少なくとも2個の内部クロックを通過させ、当該同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして出力するように構成されていることを特徴とする請求項1に記載の同期化回路。
【請求項8】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記書き込み信号がアクティブレベルとなったとき、その後発生する少なくとも2個の内部クロックを通過させ、前記複数の同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして供給するクロックゲーティング制御手段を具備することを特徴とする請求項1に記載の同期化回路。
【請求項9】
前記同期化回路は、各々固有のアドレスを持った前記受信レジスタと前記同期化シフトレジスタの組である同期化ブロックを複数有し、前記送信側装置からのデータは、外部から与えられるアドレスデータにより指定されたアドレスの同期化ブロックの受信レジスタに前記書き込み信号により取り込まれるように構成されており、
前記クロックゲーティング制御回路は、前記複数の同期化ブロックをグループ分けした各グループに対応した書き込み検出手段とクロックゲーティング制御手段の組を複数有し、
各グループに対応した書き込み検出手段は、当該グループに属する同期化ブロックのいずれかを指定するアドレスデータが与えられ、かつ、前記書き込み信号がアクティブレベルとなったとき、当該グループに属するいずれかの同期化ブロックの前記受信レジスタにデータの書き込みが行われたことを示す書き込み検出信号を出力するように構成されており、
各グループに対応したクロックゲーティング制御手段は、当該グループに対応した書き込み検出手段により書き込み検出信号が出力されたとき、その後発生する少なくとも2個の内部クロックを通過させ、当該グループに属する1または複数の同期化ブロックの前記同期化シフトレジスタに前記同期化クロックとして出力するように構成されていることを特徴とする請求項1に記載の同期化回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2008−71221(P2008−71221A)
【公開日】平成20年3月27日(2008.3.27)
【国際特許分類】
【出願番号】特願2006−250421(P2006−250421)
【出願日】平成18年9月15日(2006.9.15)
【出願人】(000004075)ヤマハ株式会社 (5,930)
【Fターム(参考)】
【公開日】平成20年3月27日(2008.3.27)
【国際特許分類】
【出願日】平成18年9月15日(2006.9.15)
【出願人】(000004075)ヤマハ株式会社 (5,930)
【Fターム(参考)】
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