均等蓄放電回路
【課題】均等蓄放電回路におけるスイッチング制御におけるエネルギ効率を改善し、さらに、負荷変動に対する耐性を改善する。
【解決手段】均等蓄放電回路1bは、各々のFETスイッチTR1〜TR4が、MOSFETにより構成され、そのゲート容量と、そのゲート容量に並列に接続されたインダクタと、の並列共振により正弦波信号Aを生成する正弦波信号発振回路2Aによりスイッチング制御される。これにより、均等蓄放電回路1bは、スイッチング制御によりエネルギが消費されない分、エネルギ効率が改善される。さらに、各々のFETスイッチTR1〜TR4のゲート・ソース間にチョークインダクタLc1〜Lc4を接続する。これにより、負荷変動により各々のFETスイッチTR1〜TR4のソースの電位が変動したとしても、ゲートの電位が遅れることなく追従することができ、負荷変動に対する耐性が改善される。
【解決手段】均等蓄放電回路1bは、各々のFETスイッチTR1〜TR4が、MOSFETにより構成され、そのゲート容量と、そのゲート容量に並列に接続されたインダクタと、の並列共振により正弦波信号Aを生成する正弦波信号発振回路2Aによりスイッチング制御される。これにより、均等蓄放電回路1bは、スイッチング制御によりエネルギが消費されない分、エネルギ効率が改善される。さらに、各々のFETスイッチTR1〜TR4のゲート・ソース間にチョークインダクタLc1〜Lc4を接続する。これにより、負荷変動により各々のFETスイッチTR1〜TR4のソースの電位が変動したとしても、ゲートの電位が遅れることなく追従することができ、負荷変動に対する耐性が改善される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直列接続された複数の蓄電素子を均等な電圧で蓄電する均等蓄放電回路のエネルギ効率の改善、さらには、負荷変動に対する耐性の改善に関する。
【背景技術】
【0002】
電気自動車のバッテリとして、電気二重層キャパシタが有望視されている(特許文献1及び2)。一方、特許文献1及び2にも指摘されているように、大容量の電気二重層キャパシタは、高電圧に蓄電するのが困難である。このため、大容量の電気二重層キャパシタを、高電圧で用いるには、複数の電気二重層キャパシタを直列接続する必要がある。
【0003】
直列接続された電気二重層キャパシタに対して蓄電すると、各々の電気二重層キャパシタは、同じ電荷で蓄電される。一方、各々の電気二重層キャパシタの容量には偏差がある。このため、直列接続された電気二重層キャパシタ間の蓄電電圧に偏差が生じる。このような、電気二重層キャパシタ間の蓄電電圧の偏差は、バッテリ(又は電気二重層キャパシタ)の劣化や故障の原因になるため望ましくない(また、このような課題は、電気二重層キャパシタに限らず、容量性を有する蓄電素子(例えば、Liイオン電池、ポリマー二次電池、大容量Al電解コンデンサ等)を直列接続した場合にも存在する)。
【0004】
このため、前述した特許文献1及び2では各キャパシタ(すなわち、蓄電素子)の蓄電電圧が等しくなるよう蓄電エネルギたる電荷を移送する「エネルギ移送装置」や「セルエネルギ量調節装置」(以下、このようなエネルギ移送に係る装置を総称して「均等蓄放電回路」と呼ぶ)が提案されている。
【0005】
ここで、特許文献1及び2に記載された従来の均等蓄放電回路の構成を図11に示す。図11に示す均等蓄放電回路1eは、同じ数で巻かれた巻線L1〜L4とFETスイッチTR1〜TR4とを各々直列接続した直列回路を複数有している。各々の直列回路には蓄電素子C1〜C4が並列接続されている。巻線L1〜L4同士は鉄心を介したトランスT1を形成し互いに磁気結合されている。また、回生巻線Lrは、各々の巻線L1〜L4に磁気結合し、直列接続された回生ダイオードDrを介して、蓄電素子C1〜C4に並列接続されている。
【0006】
FETスイッチTR1〜TR4は、各々のゲート・ソース間に抵抗Rd1〜Rd4及びクランプダイオードDc1〜Dc4が並列接続され、各々のゲートにカップルコンデンサCc1〜Cc4が接続されている。FETスイッチTR1〜TR4のドレイン・ソース間に流れる電流は、ドレイン・ソース間の電位差に応じて方向が変わる。また、矩形波信号発生回路2Cは、カップルコンデンサCc1〜Cc4を介して、各々のFETスイッチTR1〜TR4のゲートに接続され、スイッチング制御を行うための矩形波信号を出力する。
【0007】
均等蓄放電回路1eの動作について、図11及び図12を用いて、以下に説明する。図12は、均等蓄放電回路1eの動作波形を示す図であり、横軸は時間軸であり、縦軸は電圧又は電流軸である。まず、直列接続された蓄電素子C1〜C4に直流電圧が印加されると、各々の蓄電素子C1〜C4は、その静電容量に応じた電圧で蓄電される。
【0008】
矩形波信号発生回路2Cから出力された矩形波信号は、カップルコンデンサCc1〜Cc4を介して、各々のFETスイッチTR1〜TR4のゲート・ソース間に印加される。前述したように、FETスイッチTR1〜TR4のゲート・ソース間にはクランプダイオードDc1〜Dc4が接続されている。このため、各々のFETスイッチTR1〜TR4のゲート・ソース間には、図12の矩形波信号波形111に示すように、そのソース電位(からクランプダイオードDc1〜Dc4の順方向バイアス電圧分だけ降圧した電位)以上の電位で、矩形波信号が印加される。
【0009】
また、図11に示すように、各々のFETスイッチTR1〜TR4は(nチャネルFETであるため)、ソース電位よりも高い電位にしきい値レベルがある。したがって、各々のFETスイッチTR1〜TR4は、図12の矩形波信号波形111に示すように、そのゲートに印加される矩形波信号の電位が、そのしきい値レベルを超えるとオンし、しきい値レベルを下回るとオフする。
【0010】
各々のFETスイッチTR1〜TR4がオンすることにより、各々の蓄電素子C1〜C4の両端電圧によって各々の巻線L1〜L4に電圧が印加され、トランスT1が励磁されると同時に各々の巻線L1〜L4にその巻き数の比に応じて電圧が誘起される。
【0011】
また、前述したように、巻線L1〜L4は同じ数で巻かれている。したがって、(磁気的漏洩が無いとすると)巻線L1〜L4の各々には、同じ電圧(蓄電素子C1〜C4の両端電圧が平均化された電圧)が発生する(また、発生した電圧により、各々のFETスイッチTR1〜TR4のドレイン電圧は、図12のFETスイッチTR1のドレイン電圧波形112,FETスイッチTR2のドレイン電圧波形113,FETスイッチTR3のドレイン電圧波形114,FETスイッチTR4のドレイン電圧波形115に示すように変動する)。このとき、巻線L1〜L4に発生した電圧と、蓄電素子C1〜C4の両端電圧と、の間に電位差があるとエネルギの移送が行われる。
【0012】
例えば、図12の放電波形116に示すように、蓄電電圧の高い方の蓄電素子(例えばC1)が放電し、これにより放電されたエネルギ(電荷)を(FETスイッチTR2を介して)、図12の蓄電波形118に示すように、電圧の低い方の蓄電素子(例えばC2)が蓄電する。
【0013】
このようなエネルギ(電荷)の移送により、蓄電素子C1〜C4間の電圧の平均化処理が行われる。また、図12の平均電流波形117に示すように、各々の蓄電素子C1〜C4の放電電流と蓄電電流とを平均した(微少)電流が流れ、トランスT1に磁気エネルギが蓄積されるが、各々のFETスイッチTR1〜TR4がオフすると、各々の巻線L1〜L4には各々のFETスイッチTR1〜TR4がオンしたときとは逆方向に電圧が発生する。このように、各々の巻線L1〜L4の逆方向に発生した電圧はトランスT1を介して回生巻線Lrに回生電圧を発生させ、図12の回生電流波形119に示すように、回生ダイオードDrを介して、各々の蓄電素子C1〜C4に、そのエネルギが回収される。このように、図11に示す均等蓄放電回路1eは、各々のFETスイッチTR1〜TR4のスイッチング制御によって、エネルギの移送を行い、各蓄電素子間の蓄電電圧の平均化を行う。
【0014】
特許文献1及び2に記載された均等蓄放電回路は、各蓄電素子間の電圧の平均化のための蓄電エネルギの移送が、互いのスイッチがオンしている期間に限られているため平均化処理に長時間を要する。このような課題に対して、巻線とスイッチとを直列接続したもう1つの直列回路を、さらに、蓄電素子に並列接続して、この2つの直列回路を交互にオンすることにより、より早く蓄電エネルギの平均化処理を行う構成が提案されている(特許文献3)。
【0015】
特許文献3に記載された「エネルギ移送装置」は、蓄電素子1つに対して、巻線が2つの構成であるため、巻線の数が多い分、その構成が大きくなる。また、特許文献3に記載された「エネルギ移送装置」は、各々の蓄電素子に接続された巻線のうちスイッチがオンした方しか蓄電エネルギの移送に使われていない。したがって、特許文献3に記載された「エネルギ移送装置」は、隣接する蓄電素子同士で巻線を共有することにより省スペース化を図ることができる(特許文献4)。
【0016】
【特許文献1】特開2000−308271号公報
【特許文献2】特開2002−159145号公報
【特許文献3】特開2001−177987号公報
【特許文献4】特開2004−119455号公報
【発明の開示】
【発明が解決しようとする課題】
【0017】
上述したような特許文献1〜4に記載された均等蓄放電回路は、矩形波信号発生回路により発生した矩形波信号により、そのスイッチング制御が行われる。前述したようなFETスイッチを、例えば、MOSFETで構成した場合、矩形波信号が「ハイレベル」のときにそのゲート容量に電荷が蓄電(チャージ)され、「ローレベル」のときにそのゲート容量にチャージされた電荷が強制的に放電(ディスチャージ)される。このため、特許文献1〜4に記載された構成は、そのスイッチング制御によってエネルギを消費してしまう。
【0018】
ここで、FETスイッチのゲート・ソース容量をCgs[F]、矩形波信号の振幅をVgs[V]、矩形波信号発生回路の電源電圧をVcc[V]、スイッチングする矩形波信号の周波数をf[Hz]、FETスイッチの個数をnとすると、スイッチングに伴う消費電力Wg[W]は、以下の式(1)により与えられる。
Wg = Cgs×Vgs×Vcc×f×n ・・・ (1)
【0019】
一例として、Vcc=15V、Cgs=2nF(nチャネルMOSFETの場合)、Vgs=14V(クランプダイオードを用いた場合は半分の7V)、f=100kHz、n=20とすると、消費電力Wgは、0.84W(クランプダイオードを用いた場合は半分の0.42W)となる。このようなスイッチング制御に伴う電力の消費は、蓄電素子を搭載する機器(例えば、電気自動車やハイブリッド自動車等)のエネルギ効率を低下させるため好ましくない。
【0020】
さらに、上述したような特許文献1〜4に記載された均等蓄放電回路は、急激な負荷変動に対する耐性に改善の余地がある。以下、これについて、図13を用いて説明する。前述したように、均等蓄放電回路は、図13の矩形波信号波形121(クランプダイオードを用いない場合は矩形波信号波形122)に示すように、定常状態においては、矩形波信号により各々のFETスイッチが交互にオン・オフする。
【0021】
ここで、直列接続された蓄電素子に対して急激な負荷変動があると、蓄電素子の内部抵抗を主要因として各々の蓄電素子の蓄電電圧が急激に低下する(すなわち、各蓄電素子の端子電圧が急激に降圧する)。これにより、各々のFETスイッチは(ソースが蓄電素子に接続されているため)、図13に示すように、そのソース電位が急激に低下する。一方、各々のFETスイッチのゲート電位は、ソース電位の低下に伴い、低下するが、ソース電位の降圧に対して(そのゲート・ソース間に接続された)抵抗とカップルコンデンサとの時定数の分だけ追従が遅れる。
【0022】
これにより、各々のFETスイッチは、ゲート電位が降圧するまでの間、ゲートにしきい値レベル以上の電圧が印加されつづけ、図13の異常オン期間123(クランプダイオードを用いない場合は異常オン期間124)に示すように、本来はオフになる区間がオンとなり、オンしつづけてしまう。このように、FETスイッチがオンし続けてしまうと、各々のFETスイッチには蓄電素子から電流が流れ続けてしまい、各々のFETスイッチの故障や劣化の原因となる。このため、このような負荷変動に対する何らかの対策が望まれる。
【0023】
本発明の目的は、均等蓄放電回路におけるスイッチング制御におけるエネルギ効率を改善し、さらには、負荷変動に対する耐性を改善することにある。
【課題を解決するための手段】
【0024】
本発明は、巻線と、巻線と直列接続されたFETスイッチと、を有する複数の直列回路と、複数の直列回路の各々に並列接続された複数の蓄電素子と、を備え、巻線同士が互いに磁気結合され、FETスイッチ同士が互いに同期してスイッチング制御される均等蓄放電回路であって、前記FETスイッチは、正弦波信号を生成する発振回路によりスイッチング制御されることを特徴とする。
【0025】
また、本発明は、前記FETスイッチは、MOSFETにより構成され、前記発振回路は、前記FETスイッチのゲート容量を含む容量と、その容量に並列に接続されたインダクタと、の並列共振により正弦波信号を生成することが望ましい。
【0026】
また、本発明は、前記FETスイッチの全てまたはその一部は、そのゲート・ソース間にチョークインダクタが接続され、ゲートにコンデンサが接続され、前記コンデンサを介して前記発振回路で生成された正弦波信号が入力されることが望ましい。
【発明の効果】
【0027】
本発明によれば、均等蓄放電回路におけるスイッチング制御におけるエネルギ効率を改善し、さらには、負荷変動に対する耐性を改善することができる。
【発明を実施するための最良の形態】
【0028】
以下、本発明を実施するための最良の形態について図面を用いて説明する。なお、本実施形態で説明する均等蓄放電回路は、蓄電素子C1〜C4を直列に接続している。また、後述するが、本実施形態に係る均等蓄放電回路のFETスイッチは、MOSFETにより構成されている。なお、従来の均等蓄放電回路と同様の構成には同一の符号を付し、説明を省略する。
【0029】
「第1の実施形態」
以下、第1の実施形態に係る均等蓄放電回路について説明する。図1に示す均等蓄放電回路1aは、新たに正弦波信号発振回路2Aを備えており、この正弦波信号発振回路2Aから出力される正弦波信号により、各々のFETスイッチTR1〜TR4のスイッチング制御を行う。また、図1に示す均等蓄放電回路1aは、FETスイッチTR1〜TR4を正弦波信号で駆動して(エネルギ効率を改善して)いるため、クランプダイオードを備えていない。
【0030】
次に、図1に示す均等蓄放電回路1aにおける正弦波信号発振回路2Aの構成及び動作について図2及び図3を用いて説明する。図2は、FETスイッチのスイッチング制御を行うための正弦波信号を生成する正弦波信号発振回路2Aの構成を示す図である。また、図3は、均等蓄放電回路1aの動作波形を示す図であり、横軸は時間軸であり、縦軸は電圧又は電流軸である。
【0031】
図2に示すように、正弦波信号発振回路2Aは、pnp型バイポーラトランジスタであるトランジスタ21,22、コンデンサ23a,23c,24a,24c、抵抗23b,24b,25,27、平滑コンデンサ29、インダクタLa,Lb及び(外付けの)容量Ca2を備えている。
【0032】
トランジスタ21のベースは、コンデンサ24a,24b及び抵抗24cに接続されている。また、トランジスタ21のエミッタは、(電流源となる)抵抗27に接続されている。トランジスタ21のコレクタは、コンデンサ23a及び抵抗23bを介してトランジスタ22のベースに接続されている。なお、トランジスタ23aのコレクタは、(カップルコンデンサCc1〜Cc4を介して)FETスイッチTR1〜TR4のゲートに接続されている。
【0033】
同様に、トランジスタ22は、そのベースがコンデンサ23a,23b及び抵抗23cに接続され、そのエミッタが抵抗27に接続され、そのコレクタがコンデンサ24a及び抵抗24bを介してトランジスタ21のベースに接続されている。
【0034】
また、インダクタLa(Lb)は、一方の端子がトランジスタ21(22)のコレクタに接続され、他方の端子が抵抗25を介して、前述したFETスイッチTR1〜TR4のうち最もソース電位の低いFETスイッチのソース(図1においてはe点)に接続されている。
【0035】
前述したように、各々のFETスイッチは、MOSFETにより構成されている。このため、インダクタLaには、等価的に、(カップルコンデンサCc1〜Cc4を介して)FETスイッチTR1〜TR4のゲート容量(の合成容量)Ca1が並列に接続されているとみなすことができる。また、インダクタLbには、容量Ca2が並列に接続されている(なお、容量Ca2の値は、ゲート容量Ca1等の値を考慮して適切な値に設定するのが望ましい)。
【0036】
抵抗25は、インダクタLa及びLbの接続点と、ゲート容量Ca1及びCa2の接続点と、の間に(電位差を発生させるために)接続されている。正弦波信号発振回路2Aには、後述する正弦波信号の発生による電源電圧Vcc(からVddまでの電位差)の変動を抑制するための平滑コンデンサ29が備えられている。
【0037】
次に、図2に示す正弦波信号発振回路2Aの動作について、図3の動作波形を用いて説明する。容量Ca2が電荷を放電すると、その電荷は、インダクタLbに蓄電される。また、キャパシタ24aから放電された電荷もインダクタLbに蓄電される。キャパシタ24aからインダクタLbへ電荷が移動することにより、トランジスタ21のベースに電流が流れる。ベース電流が流れたトランジスタ21は、そのベース電流に応じたコレクタ電流を出力する。
【0038】
トランジスタ21から出力されたコレクタ電流(及びインダクタLaからの放電電流)により、ゲート容量Ca1に電荷が蓄電される。FETスイッチTR1〜TR4は、そのゲート容量Ca1に電荷が蓄電されることにより、各々のゲートの電位が上昇しハイレベルになる。これにより、nチャネルMOSFETであるFETスイッチTR1〜TR4は、オンする。また、これと並行して、トランジスタ21から出力されたコレクタ電流によりキャパシタ23aが蓄電される。
【0039】
トランジスタ21により蓄電されたゲート容量Ca1は、容量Ca2からの放電量の減少に伴い、放電に転じる。容量Ca1から放電された電荷は、インダクタLaに蓄電される。また、これと並行して、キャパシタ23aに蓄電された電荷は、放電され、インダクタLaに蓄電される。
【0040】
キャパシタ23aから電荷が放電され(その電荷がインダクタLaに蓄電され)ることにより、トランジスタ22のベースに電流が流れる。ベース電流が流れたトランジスタ22は、そのベース電流に応じたコレクタ電流を出力する。トランジスタ22から出力されたコレクタ電流(及びインダクタLaからの放電電流)により、容量Ca2に電荷が蓄電される。
【0041】
また、前述したように、FETスイッチTR1〜TR4は、そのゲート容量Ca1から電荷が放電されているため、各々のゲートの電位が低下しローレベルになる。したがって、nチャネルMOSFETであるFETスイッチTR1〜TR4はオフする。また、これと並行して、トランジスタ22から出力されたコレクタ電流によりキャパシタ24aが蓄電される。
【0042】
正弦波信号発振回路2Aは、上述の動作を繰り返し行うことにより、正弦波信号を生成(発振)する(すなわち、トランジスタ21からは正弦波信号の正相成分が出力され、トランジスタ22からは正弦波信号の逆相成分が出力される)。また、FETスイッチTR1〜TR4のゲート・ソース間には、図3の正弦波波形31に示すように、(クランプダイオードが無いため)ソース電位を中心に振幅する電圧が印加され、FETスイッチTR1〜4は、スイッチング制御される。
【0043】
このように、正弦波信号発振回路2Aは、インダクタLa(Lb)と、ゲート容量Ca1(容量Ca2)との間で電荷を蓄放電するため、スイッチング制御に係る電力消費が殆ど発生しない。例えば、ゲート容量Ca1の値をCgs[F]、正弦波振幅をVgsP−P[V]、スイッチング周波数をf[Hz]、共振回路のQ値をQ、FETスイッチの数nとすると、図2に示すような正弦波信号発振回路2Aを用いた場合においてスイッチング制御に伴い消費される電力Wgは、以下の式(2)により与えられる。
Wg = (1/8)×Cgs×(VgsP−P)2×f×n/Q ・・・ (2)
【0044】
一例として、Cgs=2nF(nチャネルMOSFETの場合)、VgsP−P=28V、f=100kHz、Q=100、n=20とすると、Wgs=0.42mWとなる。従って、図1に示す均等蓄放電回路1aは、従来の矩形波信号によるスイッチング制御に比べ、スイッチング制御に伴う電力消費が殆ど発生しない。
【0045】
また、このようなスイッチング制御により、各々の巻線L1〜L4に電圧が発生し、巻線L1〜L4に発生した電圧と、蓄電素子C1〜C4の両端電圧と、の間に電位差があるとエネルギの移送が行われる(このとき、巻線L1〜L4に発生した電圧により、各々のFETスイッチTR1〜TR4のドレイン電圧が、図3のFETスイッチTR1のドレイン電圧波形32,FETスイッチTR2のドレイン電圧波形33,FETスイッチTR3のドレイン電圧波形34,FETスイッチTR4のドレイン電圧波形35に示すように変動する)。
【0046】
例えば、図3の放電波形36に示すように、蓄電電圧の高い方の蓄電素子(例えばC1)が放電し、これにより放電されたエネルギ(電荷)を(FETスイッチTR2を介して)、図3の蓄電波形38に示すように、電圧の低い方の蓄電素子(例えばC2)が蓄電する。また、このとき、各々の蓄電素子C1〜C4には、図12の平均電流波形37に示すように、各々の蓄電素子C1〜C4の放電電流と蓄電電流とを平均した(微少)電流が流れる。
【0047】
また、各々のFETスイッチTR1〜TR4がオフすると、各々の巻線L1〜L4には各々のFETスイッチTR1〜TR4がオンしたときとは逆方向に電圧が発生する。このように、各々の巻線L1〜L4の逆方向に発生した電圧はトランスT1を介して回生巻線Lrに回生電圧を発生させ、図3の回生電流波形39に示すように、回生ダイオードDrを介して、各々の蓄電素子C1〜C4に、そのエネルギが回収される。このようなエネルギ(電荷)の移送により、蓄電素子C1〜C4間の電圧の平均化処理が行われる。
【0048】
以上説明したように、本実施形態に係る均等蓄放電回路は、各々のFETスイッチが、正弦波信号を生成(発振)する発振回路によりスイッチング制御される。さらに、本実施形態に係る発振回路は、FETスイッチのゲート容量を含む容量と、その容量に並列に接続されたインダクタと、の並列共振により正弦波信号を生成する。これにより、本実施形態に係る均等蓄放電回路は、ゲート容量に蓄電される電荷がインダクタとの間で(その並列共振に伴い)蓄放電されるため、スイッチング制御に伴う電力消費が殆ど発生しない。したがって、本実施形態に係る均等蓄放電回路は、スイッチング制御に伴う電力消費が殆ど発生しない分、エネルギ効率が改善される。
【0049】
「第2の実施形態」
以下、第2の実施形態に係る均等蓄放電回路について説明する。図4に示す均等蓄放電回路1bは、各々のFETスイッチTR1〜TR4のゲート・ソース間に、抵抗Rd1〜Rd4に代わって、新たに、チョークインダクタLc1〜Lc4が接続されている。
【0050】
前述したように、正弦波信号発振回路2AのインダクタLaは、各々のFETスイッチTR1〜TR4のゲート容量Ca1と並列接続されている(とみなせる)。すなわち、チョークインダクタLc1〜Lc4は、インダクタLaと(カップルコンデンサCc1〜Cc4を介して)並列に接続されている。したがって、チョークインダクタLc1〜Lc4は、インダクタLaと共に、正弦波信号発振回路2Aによる発振に寄与し、このように発振した正弦波信号を、各々のFETスイッチTR1〜TR4のゲート・ソース間に印加する。
【0051】
図4に示す均等蓄放電回路1bは、前述した正弦波信号発振回路2Aによるスイッチング制御によって、各蓄電素子C1〜C4のエネルギの移送を行う。なお、スイッチング制御の詳細な説明については省略する。また、図4に示す均等蓄放電回路1bは、直列接続された蓄電素子C1〜C4に対して急激な負荷変動があったとしても、FETスイッチTR1〜TR4がオンし続けることなく正常にオン・オフのスイッチング制御がなされる。以下、これについて、図5を用いて説明する。
【0052】
前述したように、均等蓄放電回路1bは、定常状態においては、正弦波信号発振回路2Aによって、各々のFETスイッチTR1〜TR4がスイッチング制御され、各蓄電素子C1〜C4のエネルギの移送を行う。
【0053】
ここで、直列接続された蓄電素子に対して急激な負荷変動があると、各々の蓄電素子C1〜C4の蓄電電圧が急激に低下する(すなわち、各蓄電素子の端子電圧が急激に降圧する)。これにより、各々のFETスイッチは、図5に示すように、(ソースが蓄電素子C1〜C4に接続されているため)そのソース電位が急激に低下する。一方、各々のFETスイッチのゲート電位は、チョークコイルLc1〜Lc4に抵抗成分が殆ど無いため、ソース電位に遅れることなく追従することができる。したがって、図4に示す均等蓄放電回路1bは、ソース電位が急激に変動したとしてもゲート電位が遅れることなく追従することができ、負荷変動に対する耐性が改善される。
【0054】
なお、チョークコイルLc1〜L4は、図6に示すように、FETスイッチTR1〜TR4のうちその一部のゲート・ソース間に接続されても良い。これにより、前述したような異常オン期間を短縮することができる。このようなチョークコイルと抵抗との組み合わせは、コストや性能等に合わせて、適宜設計するのが望ましい。さらに、負荷変動に対する耐性のみの改善だけならば、FETスイッチのゲート容量を用いて発振する構成でなくとも、FETスイッチのゲート・ソース間にチョークインダクタを接続して、LC発振回路で(FETスイッチのゲート容量を用いずに)発振された正弦波信号を、FETスイッチに入力する構成であっても良い。
【0055】
以上説明したように、本実施形態に係る均等蓄放電回路は、各々のFETスイッチが、正弦波信号を生成(発振)する発振回路によりスイッチング制御される。さらに、本実施形態に係るFETスイッチの全てまたはその一部が、そのゲート・ソース間にチョークインダクタが接続され、ゲートにコンデンサが接続され、前記コンデンサを介して前記発振回路で生成された正弦波信号が入力される。これにより、本実施形態に係る均等蓄放電回路は、蓄電回路に急激な負荷変動によって、各々のFETスイッチのソース電位が急激に低下したとしても、ゲート電位が追従し、FETスイッチを故障や故障等を防ぐことができ、負荷変動に対する耐性を改善することができる。
【0056】
「第3の実施形態」
以下、第3の実施形態に係る均等蓄放電回路について説明する。図7に示す均等蓄放電回路1cは、後述する第1及び第2の直列回路間のプッシュプル駆動によって、エネルギ移送を行う構成である。これにより、図7に示す均等蓄放電回路1cは、より早く蓄電エネルギの平均化処理を行うことができる。
【0057】
次に、図7に示す均等蓄放電回路1cの構成について説明する。図7において、巻線L1と、巻線L1に直列接続されたFETスイッチTRA−b1と、により直列回路(第1の直列回路(1))が構成されている。また、直列回路(第1の直列回路(1))は、蓄電素子C1と並列に接続されている。
【0058】
同様に、巻線L2と、巻線L2に直列接続されたFETスイッチTRA−a2と、により直列回路(第1の直列回路(2))が構成されている。また、直列回路(第1の直列回路(2))は、蓄電素子C2と並列に接続されている。
【0059】
さらに、巻線L2と、巻線L2に直列接続されたFETスイッチTRB−a1と、により直列回路(第2の直列回路(1))が構成されている。この直列回路(第2の直列回路(1))は、蓄電素子C1と並列に接続されている。
【0060】
同様に、巻線L1と、巻線L1に直列接続されたFETスイッチTRB−b2と、により直列回路(第2の直列回路(2))が構成されている。この直列回路(第2の直列回路(2))は、蓄電素子C2と並列に接続されている。
【0061】
これら直列回路(第1の直列回路(1)及び(2)、第2の直列回路(1)及び(2))は、正弦波信号発振回路2Bにより生成(発振)される正弦波信号によりスイッチング制御される。図8に正弦波信号発振回路2Bの構成を示す。図8に示す正弦波信号発振回路2Bは、(トランジスタ21及び22のコレクタの接続先が異なる点を除いて)前述した正弦波信号発振回路2Aと同様の構成を有しており、同様な動作をする。
【0062】
すなわち、図8に示す正弦波信号発振回路2Bは、トランジスタ21のコレクタが、FETスイッチTRB−a1,TRA−a2,TRB−a3,TRA−a4のゲートに接続され、トランジスタ22のコレクタが、FETスイッチTRA−b1,TRB−b2,TRA−b3,TRB−b4のゲートに接続されている。
【0063】
したがって、インダクタLaには、等価的に、FETスイッチTRB−a1,TRA−a2,TRB−a3,TRA−a4のゲート容量(の合成容量)Caが並列に接続されているとみなすことができる。同様に、インダクタLbには、等価的に、FETスイッチTRA−b1,TRB−b2,TRA−b3,TRB−b4のゲート容量(の合成容量)Cbが並列に接続されているとみなすことができる。
【0064】
次に、均等蓄放電回路1cの動作について図9の動作波形を用いて説明する。図9において、正弦波波形71は正弦波信号発振回路で生成された正弦波信号の正相成分の波形を表し、正弦波波形72は正弦波信号の逆相成分の波形を表す。
【0065】
トランジスタ21から出力されたコレクタ電流(及びインダクタLaからの放電電流)により、ゲート容量Caに電荷が蓄電される。FETスイッチTRB−a1,TRA−a2,TRB−a3,TRA−a4は、そのゲート容量Caに電荷が蓄電されることにより、図9の正弦波波形71に示すように、各々のゲート電位が上昇しハイレベルになる。これにより、nチャネルMOSFETであるFETスイッチTRA−a2(及び−a4)がオンする。また、pチャネルMOSFETであるFETスイッチTRB−a1(及び−a3)がオフする。
【0066】
また、前述したように、ゲート容量Caが蓄電されているとき、ゲート容量Cbが放電している。このため、FETスイッチTRA−b1,TRB−b2,TRA−b3,TRB−b4は、図9の正弦波波形72に示すように、各々のゲート電位が低下しローレベルになる。したがって、pチャネルMOSFETであるFETスイッチTRA−b1(及び−b3)がオンする。また、nチャネルMOSFETであるFETスイッチTRB−b2(及び−b4)がオフする。
【0067】
次に、正弦波信号発振回路2Bは、ゲート容量Caが、ゲート容量Cbからの放電量の減少に伴い、放電に転じる。FETスイッチTRB−a1,TRA−a2,TRB−a3,TRA−a4は、そのゲート容量Caから電荷が放電されることにより、図9の正弦波波形71に示すように、各々のゲート電圧が低下しローレベルになる。これにより、nチャネルMOSFETであるFETスイッチTRA−a2(及び−a4)がオフする。また、pチャネルMOSFETであるFETスイッチTRB−a1(及び−a3)がオンする。
【0068】
また、ゲート容量Caが放電しているとき、ゲート容量Cbは蓄電している。このため、FETスイッチTRA−b1,TRB−b2,TRA−b3,TRB−b4は、図9の正弦波波形72に示すように、各々のゲート電圧が上昇しハイレベルになる。したがって、pチャネルMOSFETであるFETスイッチTRA−b1(及び−b3)がオフする。また、nチャネルMOSFETであるFETスイッチTRB−b2(及び−b4)がオンする。
【0069】
正弦波信号発振回路2Bが正弦波信号(の正相と逆相)を出力することにより、FETスイッチTRA及びTRBが交互にスイッチング制御され、蓄電素子C1〜C4間のエネルギの移送が行われる(また、巻線L1〜L4に発生した電圧により、各々のFETスイッチTR1〜TR4のドレイン電圧が、図9のFETスイッチTRA−b1(及び−b3)のドレイン電圧波形73,FETスイッチTRB−a1(及び−a3)のドレイン電圧波形74,FETスイッチTRA−b1(及び−b3)のドレイン電圧波形75,FETスイッチTRB−b2(及び−b4)のドレイン電圧波形76に示すように変動する)。
【0070】
例えば、図9の放電波形77に示すように、蓄電電圧の高い方の蓄電素子(例えばC1)が放電し、これにより放電されたエネルギ(電荷)を(FETスイッチTRA−a2又はTRB−a2を介して)、図9の蓄電波形79に示すように、電圧の低い方の蓄電素子(例えばC2)が蓄電する。また、このとき、各々の蓄電素子C1〜C4には、図9の平均電流波形78に示すように、各々の蓄電素子C1〜C4の放電電流と蓄電電流とを平均した(微少)電流が流れる。
【0071】
したがって、前述したFETスイッチTRA(−b1,−a2,−b3,−a4)と、FETスイッチTRB(−a1,−b2,−a3,−b4)と、を交互にオン・オフ(プッシュプル駆動)することにより、図1に示す均等蓄放電回路1は、前述した蓄電素子C1及びC2間のエネルギの移送による電圧の平均化処理を(短い時間で)行うことができる。
【0072】
また、上述した構成に代わって、図10に示すように、均等蓄放電回路1dが、トランスT2を介して、各々のFETスイッチに対してゲート電圧を供給する構成であっても良い。すなわち、図10に示す均等蓄放電回路1dは、新たに、トランスT2を備えている。トランスT2は、1次側巻線が正弦波信号発振回路2Bの出力側に接続され、2次側巻線が各々のFETスイッチのゲート・ソース間に接続されている。このような、トランスT2を介したスイッチング制御によっても、上述したようなプッシュプル駆動を行うことができる。なお、チョークコイルLA1〜LA4、LB1〜LB4は、前述した第2の実施形態と同様に、FETスイッチのうちその一部のゲート・ソース間に接続されても良い。これにより、前述したような異常オン期間を短縮することができる。
【0073】
以上説明したように、本実施形態に係る均等蓄放電回路は、直列回路が、巻線とFETスイッチとを各々有する第1及び第2の直列回路により構成され、巻線が、第1の直列回路の巻線同士で互いに磁気結合されると共に、第2の直列回路の巻線同士で互いに磁気結合され、第1及び第2の直列回路を交互にオンすることにより、蓄電素子C1〜C4間のエネルギの移送をより効率的に行うことができる。なお、FETスイッチをプッシュプル駆動させるためのしきい値電圧の設定については、適宜仕様に合わせて設計すれば良い。
【0074】
また、本実施形態に示した発振回路は、本発明を実施するための一形態であって、他の構成により同様の発振回路を実現することができることは言うまでもない。
【図面の簡単な説明】
【0075】
【図1】第1の実施形態に係る均等蓄放電回路の構成を示す回路図である。
【図2】第1の実施形態に係る正弦波信号発振回路の構成を示す回路図である。
【図3】第1の実施形態に係る均等蓄放電回路の動作波形を示す回路図である。
【図4】第2の実施形態に係る均等蓄放電回路の構成を示す回路図である。
【図5】第2の実施形態に係る均等蓄放電回路の動作波形を示す回路図である。
【図6】第2の実施形態に係る均等蓄放電回路の他の構成を示す回路図である。
【図7】第3の実施形態に係る均等蓄放電回路の構成を示す回路図である。
【図8】第3の実施形態に係る正弦波信号発振回路の構成を示す回路図である。
【図9】第3の実施形態に係る均等蓄放電回路の動作波形を示す回路図である。
【図10】第3の実施形態に係る均等蓄放電回路の他の構成を示す回路図である。
【図11】従来の均等蓄放電回路の構成を示す回路図である。
【図12】従来の均等蓄放電回路の動作波形を示す回路図である。
【図13】従来の均等蓄放電回路の動作波形を示す回路図である。
【符号の説明】
【0076】
1a,1b,1c,1e 均等蓄放電回路、2A,2B 正弦波信号発振回路、2C 矩形波信号発生回路、21,22 トランジスタ、23a,24a コンデンサ、C1-C4 蓄電素子、Ca1,Ca,Cb ゲート容量、Ca2 外付け容量、L1-L4 巻線、La,Lb インダクタ、T1 トランス、TR1-TR4 FETスイッチ。
【技術分野】
【0001】
本発明は、直列接続された複数の蓄電素子を均等な電圧で蓄電する均等蓄放電回路のエネルギ効率の改善、さらには、負荷変動に対する耐性の改善に関する。
【背景技術】
【0002】
電気自動車のバッテリとして、電気二重層キャパシタが有望視されている(特許文献1及び2)。一方、特許文献1及び2にも指摘されているように、大容量の電気二重層キャパシタは、高電圧に蓄電するのが困難である。このため、大容量の電気二重層キャパシタを、高電圧で用いるには、複数の電気二重層キャパシタを直列接続する必要がある。
【0003】
直列接続された電気二重層キャパシタに対して蓄電すると、各々の電気二重層キャパシタは、同じ電荷で蓄電される。一方、各々の電気二重層キャパシタの容量には偏差がある。このため、直列接続された電気二重層キャパシタ間の蓄電電圧に偏差が生じる。このような、電気二重層キャパシタ間の蓄電電圧の偏差は、バッテリ(又は電気二重層キャパシタ)の劣化や故障の原因になるため望ましくない(また、このような課題は、電気二重層キャパシタに限らず、容量性を有する蓄電素子(例えば、Liイオン電池、ポリマー二次電池、大容量Al電解コンデンサ等)を直列接続した場合にも存在する)。
【0004】
このため、前述した特許文献1及び2では各キャパシタ(すなわち、蓄電素子)の蓄電電圧が等しくなるよう蓄電エネルギたる電荷を移送する「エネルギ移送装置」や「セルエネルギ量調節装置」(以下、このようなエネルギ移送に係る装置を総称して「均等蓄放電回路」と呼ぶ)が提案されている。
【0005】
ここで、特許文献1及び2に記載された従来の均等蓄放電回路の構成を図11に示す。図11に示す均等蓄放電回路1eは、同じ数で巻かれた巻線L1〜L4とFETスイッチTR1〜TR4とを各々直列接続した直列回路を複数有している。各々の直列回路には蓄電素子C1〜C4が並列接続されている。巻線L1〜L4同士は鉄心を介したトランスT1を形成し互いに磁気結合されている。また、回生巻線Lrは、各々の巻線L1〜L4に磁気結合し、直列接続された回生ダイオードDrを介して、蓄電素子C1〜C4に並列接続されている。
【0006】
FETスイッチTR1〜TR4は、各々のゲート・ソース間に抵抗Rd1〜Rd4及びクランプダイオードDc1〜Dc4が並列接続され、各々のゲートにカップルコンデンサCc1〜Cc4が接続されている。FETスイッチTR1〜TR4のドレイン・ソース間に流れる電流は、ドレイン・ソース間の電位差に応じて方向が変わる。また、矩形波信号発生回路2Cは、カップルコンデンサCc1〜Cc4を介して、各々のFETスイッチTR1〜TR4のゲートに接続され、スイッチング制御を行うための矩形波信号を出力する。
【0007】
均等蓄放電回路1eの動作について、図11及び図12を用いて、以下に説明する。図12は、均等蓄放電回路1eの動作波形を示す図であり、横軸は時間軸であり、縦軸は電圧又は電流軸である。まず、直列接続された蓄電素子C1〜C4に直流電圧が印加されると、各々の蓄電素子C1〜C4は、その静電容量に応じた電圧で蓄電される。
【0008】
矩形波信号発生回路2Cから出力された矩形波信号は、カップルコンデンサCc1〜Cc4を介して、各々のFETスイッチTR1〜TR4のゲート・ソース間に印加される。前述したように、FETスイッチTR1〜TR4のゲート・ソース間にはクランプダイオードDc1〜Dc4が接続されている。このため、各々のFETスイッチTR1〜TR4のゲート・ソース間には、図12の矩形波信号波形111に示すように、そのソース電位(からクランプダイオードDc1〜Dc4の順方向バイアス電圧分だけ降圧した電位)以上の電位で、矩形波信号が印加される。
【0009】
また、図11に示すように、各々のFETスイッチTR1〜TR4は(nチャネルFETであるため)、ソース電位よりも高い電位にしきい値レベルがある。したがって、各々のFETスイッチTR1〜TR4は、図12の矩形波信号波形111に示すように、そのゲートに印加される矩形波信号の電位が、そのしきい値レベルを超えるとオンし、しきい値レベルを下回るとオフする。
【0010】
各々のFETスイッチTR1〜TR4がオンすることにより、各々の蓄電素子C1〜C4の両端電圧によって各々の巻線L1〜L4に電圧が印加され、トランスT1が励磁されると同時に各々の巻線L1〜L4にその巻き数の比に応じて電圧が誘起される。
【0011】
また、前述したように、巻線L1〜L4は同じ数で巻かれている。したがって、(磁気的漏洩が無いとすると)巻線L1〜L4の各々には、同じ電圧(蓄電素子C1〜C4の両端電圧が平均化された電圧)が発生する(また、発生した電圧により、各々のFETスイッチTR1〜TR4のドレイン電圧は、図12のFETスイッチTR1のドレイン電圧波形112,FETスイッチTR2のドレイン電圧波形113,FETスイッチTR3のドレイン電圧波形114,FETスイッチTR4のドレイン電圧波形115に示すように変動する)。このとき、巻線L1〜L4に発生した電圧と、蓄電素子C1〜C4の両端電圧と、の間に電位差があるとエネルギの移送が行われる。
【0012】
例えば、図12の放電波形116に示すように、蓄電電圧の高い方の蓄電素子(例えばC1)が放電し、これにより放電されたエネルギ(電荷)を(FETスイッチTR2を介して)、図12の蓄電波形118に示すように、電圧の低い方の蓄電素子(例えばC2)が蓄電する。
【0013】
このようなエネルギ(電荷)の移送により、蓄電素子C1〜C4間の電圧の平均化処理が行われる。また、図12の平均電流波形117に示すように、各々の蓄電素子C1〜C4の放電電流と蓄電電流とを平均した(微少)電流が流れ、トランスT1に磁気エネルギが蓄積されるが、各々のFETスイッチTR1〜TR4がオフすると、各々の巻線L1〜L4には各々のFETスイッチTR1〜TR4がオンしたときとは逆方向に電圧が発生する。このように、各々の巻線L1〜L4の逆方向に発生した電圧はトランスT1を介して回生巻線Lrに回生電圧を発生させ、図12の回生電流波形119に示すように、回生ダイオードDrを介して、各々の蓄電素子C1〜C4に、そのエネルギが回収される。このように、図11に示す均等蓄放電回路1eは、各々のFETスイッチTR1〜TR4のスイッチング制御によって、エネルギの移送を行い、各蓄電素子間の蓄電電圧の平均化を行う。
【0014】
特許文献1及び2に記載された均等蓄放電回路は、各蓄電素子間の電圧の平均化のための蓄電エネルギの移送が、互いのスイッチがオンしている期間に限られているため平均化処理に長時間を要する。このような課題に対して、巻線とスイッチとを直列接続したもう1つの直列回路を、さらに、蓄電素子に並列接続して、この2つの直列回路を交互にオンすることにより、より早く蓄電エネルギの平均化処理を行う構成が提案されている(特許文献3)。
【0015】
特許文献3に記載された「エネルギ移送装置」は、蓄電素子1つに対して、巻線が2つの構成であるため、巻線の数が多い分、その構成が大きくなる。また、特許文献3に記載された「エネルギ移送装置」は、各々の蓄電素子に接続された巻線のうちスイッチがオンした方しか蓄電エネルギの移送に使われていない。したがって、特許文献3に記載された「エネルギ移送装置」は、隣接する蓄電素子同士で巻線を共有することにより省スペース化を図ることができる(特許文献4)。
【0016】
【特許文献1】特開2000−308271号公報
【特許文献2】特開2002−159145号公報
【特許文献3】特開2001−177987号公報
【特許文献4】特開2004−119455号公報
【発明の開示】
【発明が解決しようとする課題】
【0017】
上述したような特許文献1〜4に記載された均等蓄放電回路は、矩形波信号発生回路により発生した矩形波信号により、そのスイッチング制御が行われる。前述したようなFETスイッチを、例えば、MOSFETで構成した場合、矩形波信号が「ハイレベル」のときにそのゲート容量に電荷が蓄電(チャージ)され、「ローレベル」のときにそのゲート容量にチャージされた電荷が強制的に放電(ディスチャージ)される。このため、特許文献1〜4に記載された構成は、そのスイッチング制御によってエネルギを消費してしまう。
【0018】
ここで、FETスイッチのゲート・ソース容量をCgs[F]、矩形波信号の振幅をVgs[V]、矩形波信号発生回路の電源電圧をVcc[V]、スイッチングする矩形波信号の周波数をf[Hz]、FETスイッチの個数をnとすると、スイッチングに伴う消費電力Wg[W]は、以下の式(1)により与えられる。
Wg = Cgs×Vgs×Vcc×f×n ・・・ (1)
【0019】
一例として、Vcc=15V、Cgs=2nF(nチャネルMOSFETの場合)、Vgs=14V(クランプダイオードを用いた場合は半分の7V)、f=100kHz、n=20とすると、消費電力Wgは、0.84W(クランプダイオードを用いた場合は半分の0.42W)となる。このようなスイッチング制御に伴う電力の消費は、蓄電素子を搭載する機器(例えば、電気自動車やハイブリッド自動車等)のエネルギ効率を低下させるため好ましくない。
【0020】
さらに、上述したような特許文献1〜4に記載された均等蓄放電回路は、急激な負荷変動に対する耐性に改善の余地がある。以下、これについて、図13を用いて説明する。前述したように、均等蓄放電回路は、図13の矩形波信号波形121(クランプダイオードを用いない場合は矩形波信号波形122)に示すように、定常状態においては、矩形波信号により各々のFETスイッチが交互にオン・オフする。
【0021】
ここで、直列接続された蓄電素子に対して急激な負荷変動があると、蓄電素子の内部抵抗を主要因として各々の蓄電素子の蓄電電圧が急激に低下する(すなわち、各蓄電素子の端子電圧が急激に降圧する)。これにより、各々のFETスイッチは(ソースが蓄電素子に接続されているため)、図13に示すように、そのソース電位が急激に低下する。一方、各々のFETスイッチのゲート電位は、ソース電位の低下に伴い、低下するが、ソース電位の降圧に対して(そのゲート・ソース間に接続された)抵抗とカップルコンデンサとの時定数の分だけ追従が遅れる。
【0022】
これにより、各々のFETスイッチは、ゲート電位が降圧するまでの間、ゲートにしきい値レベル以上の電圧が印加されつづけ、図13の異常オン期間123(クランプダイオードを用いない場合は異常オン期間124)に示すように、本来はオフになる区間がオンとなり、オンしつづけてしまう。このように、FETスイッチがオンし続けてしまうと、各々のFETスイッチには蓄電素子から電流が流れ続けてしまい、各々のFETスイッチの故障や劣化の原因となる。このため、このような負荷変動に対する何らかの対策が望まれる。
【0023】
本発明の目的は、均等蓄放電回路におけるスイッチング制御におけるエネルギ効率を改善し、さらには、負荷変動に対する耐性を改善することにある。
【課題を解決するための手段】
【0024】
本発明は、巻線と、巻線と直列接続されたFETスイッチと、を有する複数の直列回路と、複数の直列回路の各々に並列接続された複数の蓄電素子と、を備え、巻線同士が互いに磁気結合され、FETスイッチ同士が互いに同期してスイッチング制御される均等蓄放電回路であって、前記FETスイッチは、正弦波信号を生成する発振回路によりスイッチング制御されることを特徴とする。
【0025】
また、本発明は、前記FETスイッチは、MOSFETにより構成され、前記発振回路は、前記FETスイッチのゲート容量を含む容量と、その容量に並列に接続されたインダクタと、の並列共振により正弦波信号を生成することが望ましい。
【0026】
また、本発明は、前記FETスイッチの全てまたはその一部は、そのゲート・ソース間にチョークインダクタが接続され、ゲートにコンデンサが接続され、前記コンデンサを介して前記発振回路で生成された正弦波信号が入力されることが望ましい。
【発明の効果】
【0027】
本発明によれば、均等蓄放電回路におけるスイッチング制御におけるエネルギ効率を改善し、さらには、負荷変動に対する耐性を改善することができる。
【発明を実施するための最良の形態】
【0028】
以下、本発明を実施するための最良の形態について図面を用いて説明する。なお、本実施形態で説明する均等蓄放電回路は、蓄電素子C1〜C4を直列に接続している。また、後述するが、本実施形態に係る均等蓄放電回路のFETスイッチは、MOSFETにより構成されている。なお、従来の均等蓄放電回路と同様の構成には同一の符号を付し、説明を省略する。
【0029】
「第1の実施形態」
以下、第1の実施形態に係る均等蓄放電回路について説明する。図1に示す均等蓄放電回路1aは、新たに正弦波信号発振回路2Aを備えており、この正弦波信号発振回路2Aから出力される正弦波信号により、各々のFETスイッチTR1〜TR4のスイッチング制御を行う。また、図1に示す均等蓄放電回路1aは、FETスイッチTR1〜TR4を正弦波信号で駆動して(エネルギ効率を改善して)いるため、クランプダイオードを備えていない。
【0030】
次に、図1に示す均等蓄放電回路1aにおける正弦波信号発振回路2Aの構成及び動作について図2及び図3を用いて説明する。図2は、FETスイッチのスイッチング制御を行うための正弦波信号を生成する正弦波信号発振回路2Aの構成を示す図である。また、図3は、均等蓄放電回路1aの動作波形を示す図であり、横軸は時間軸であり、縦軸は電圧又は電流軸である。
【0031】
図2に示すように、正弦波信号発振回路2Aは、pnp型バイポーラトランジスタであるトランジスタ21,22、コンデンサ23a,23c,24a,24c、抵抗23b,24b,25,27、平滑コンデンサ29、インダクタLa,Lb及び(外付けの)容量Ca2を備えている。
【0032】
トランジスタ21のベースは、コンデンサ24a,24b及び抵抗24cに接続されている。また、トランジスタ21のエミッタは、(電流源となる)抵抗27に接続されている。トランジスタ21のコレクタは、コンデンサ23a及び抵抗23bを介してトランジスタ22のベースに接続されている。なお、トランジスタ23aのコレクタは、(カップルコンデンサCc1〜Cc4を介して)FETスイッチTR1〜TR4のゲートに接続されている。
【0033】
同様に、トランジスタ22は、そのベースがコンデンサ23a,23b及び抵抗23cに接続され、そのエミッタが抵抗27に接続され、そのコレクタがコンデンサ24a及び抵抗24bを介してトランジスタ21のベースに接続されている。
【0034】
また、インダクタLa(Lb)は、一方の端子がトランジスタ21(22)のコレクタに接続され、他方の端子が抵抗25を介して、前述したFETスイッチTR1〜TR4のうち最もソース電位の低いFETスイッチのソース(図1においてはe点)に接続されている。
【0035】
前述したように、各々のFETスイッチは、MOSFETにより構成されている。このため、インダクタLaには、等価的に、(カップルコンデンサCc1〜Cc4を介して)FETスイッチTR1〜TR4のゲート容量(の合成容量)Ca1が並列に接続されているとみなすことができる。また、インダクタLbには、容量Ca2が並列に接続されている(なお、容量Ca2の値は、ゲート容量Ca1等の値を考慮して適切な値に設定するのが望ましい)。
【0036】
抵抗25は、インダクタLa及びLbの接続点と、ゲート容量Ca1及びCa2の接続点と、の間に(電位差を発生させるために)接続されている。正弦波信号発振回路2Aには、後述する正弦波信号の発生による電源電圧Vcc(からVddまでの電位差)の変動を抑制するための平滑コンデンサ29が備えられている。
【0037】
次に、図2に示す正弦波信号発振回路2Aの動作について、図3の動作波形を用いて説明する。容量Ca2が電荷を放電すると、その電荷は、インダクタLbに蓄電される。また、キャパシタ24aから放電された電荷もインダクタLbに蓄電される。キャパシタ24aからインダクタLbへ電荷が移動することにより、トランジスタ21のベースに電流が流れる。ベース電流が流れたトランジスタ21は、そのベース電流に応じたコレクタ電流を出力する。
【0038】
トランジスタ21から出力されたコレクタ電流(及びインダクタLaからの放電電流)により、ゲート容量Ca1に電荷が蓄電される。FETスイッチTR1〜TR4は、そのゲート容量Ca1に電荷が蓄電されることにより、各々のゲートの電位が上昇しハイレベルになる。これにより、nチャネルMOSFETであるFETスイッチTR1〜TR4は、オンする。また、これと並行して、トランジスタ21から出力されたコレクタ電流によりキャパシタ23aが蓄電される。
【0039】
トランジスタ21により蓄電されたゲート容量Ca1は、容量Ca2からの放電量の減少に伴い、放電に転じる。容量Ca1から放電された電荷は、インダクタLaに蓄電される。また、これと並行して、キャパシタ23aに蓄電された電荷は、放電され、インダクタLaに蓄電される。
【0040】
キャパシタ23aから電荷が放電され(その電荷がインダクタLaに蓄電され)ることにより、トランジスタ22のベースに電流が流れる。ベース電流が流れたトランジスタ22は、そのベース電流に応じたコレクタ電流を出力する。トランジスタ22から出力されたコレクタ電流(及びインダクタLaからの放電電流)により、容量Ca2に電荷が蓄電される。
【0041】
また、前述したように、FETスイッチTR1〜TR4は、そのゲート容量Ca1から電荷が放電されているため、各々のゲートの電位が低下しローレベルになる。したがって、nチャネルMOSFETであるFETスイッチTR1〜TR4はオフする。また、これと並行して、トランジスタ22から出力されたコレクタ電流によりキャパシタ24aが蓄電される。
【0042】
正弦波信号発振回路2Aは、上述の動作を繰り返し行うことにより、正弦波信号を生成(発振)する(すなわち、トランジスタ21からは正弦波信号の正相成分が出力され、トランジスタ22からは正弦波信号の逆相成分が出力される)。また、FETスイッチTR1〜TR4のゲート・ソース間には、図3の正弦波波形31に示すように、(クランプダイオードが無いため)ソース電位を中心に振幅する電圧が印加され、FETスイッチTR1〜4は、スイッチング制御される。
【0043】
このように、正弦波信号発振回路2Aは、インダクタLa(Lb)と、ゲート容量Ca1(容量Ca2)との間で電荷を蓄放電するため、スイッチング制御に係る電力消費が殆ど発生しない。例えば、ゲート容量Ca1の値をCgs[F]、正弦波振幅をVgsP−P[V]、スイッチング周波数をf[Hz]、共振回路のQ値をQ、FETスイッチの数nとすると、図2に示すような正弦波信号発振回路2Aを用いた場合においてスイッチング制御に伴い消費される電力Wgは、以下の式(2)により与えられる。
Wg = (1/8)×Cgs×(VgsP−P)2×f×n/Q ・・・ (2)
【0044】
一例として、Cgs=2nF(nチャネルMOSFETの場合)、VgsP−P=28V、f=100kHz、Q=100、n=20とすると、Wgs=0.42mWとなる。従って、図1に示す均等蓄放電回路1aは、従来の矩形波信号によるスイッチング制御に比べ、スイッチング制御に伴う電力消費が殆ど発生しない。
【0045】
また、このようなスイッチング制御により、各々の巻線L1〜L4に電圧が発生し、巻線L1〜L4に発生した電圧と、蓄電素子C1〜C4の両端電圧と、の間に電位差があるとエネルギの移送が行われる(このとき、巻線L1〜L4に発生した電圧により、各々のFETスイッチTR1〜TR4のドレイン電圧が、図3のFETスイッチTR1のドレイン電圧波形32,FETスイッチTR2のドレイン電圧波形33,FETスイッチTR3のドレイン電圧波形34,FETスイッチTR4のドレイン電圧波形35に示すように変動する)。
【0046】
例えば、図3の放電波形36に示すように、蓄電電圧の高い方の蓄電素子(例えばC1)が放電し、これにより放電されたエネルギ(電荷)を(FETスイッチTR2を介して)、図3の蓄電波形38に示すように、電圧の低い方の蓄電素子(例えばC2)が蓄電する。また、このとき、各々の蓄電素子C1〜C4には、図12の平均電流波形37に示すように、各々の蓄電素子C1〜C4の放電電流と蓄電電流とを平均した(微少)電流が流れる。
【0047】
また、各々のFETスイッチTR1〜TR4がオフすると、各々の巻線L1〜L4には各々のFETスイッチTR1〜TR4がオンしたときとは逆方向に電圧が発生する。このように、各々の巻線L1〜L4の逆方向に発生した電圧はトランスT1を介して回生巻線Lrに回生電圧を発生させ、図3の回生電流波形39に示すように、回生ダイオードDrを介して、各々の蓄電素子C1〜C4に、そのエネルギが回収される。このようなエネルギ(電荷)の移送により、蓄電素子C1〜C4間の電圧の平均化処理が行われる。
【0048】
以上説明したように、本実施形態に係る均等蓄放電回路は、各々のFETスイッチが、正弦波信号を生成(発振)する発振回路によりスイッチング制御される。さらに、本実施形態に係る発振回路は、FETスイッチのゲート容量を含む容量と、その容量に並列に接続されたインダクタと、の並列共振により正弦波信号を生成する。これにより、本実施形態に係る均等蓄放電回路は、ゲート容量に蓄電される電荷がインダクタとの間で(その並列共振に伴い)蓄放電されるため、スイッチング制御に伴う電力消費が殆ど発生しない。したがって、本実施形態に係る均等蓄放電回路は、スイッチング制御に伴う電力消費が殆ど発生しない分、エネルギ効率が改善される。
【0049】
「第2の実施形態」
以下、第2の実施形態に係る均等蓄放電回路について説明する。図4に示す均等蓄放電回路1bは、各々のFETスイッチTR1〜TR4のゲート・ソース間に、抵抗Rd1〜Rd4に代わって、新たに、チョークインダクタLc1〜Lc4が接続されている。
【0050】
前述したように、正弦波信号発振回路2AのインダクタLaは、各々のFETスイッチTR1〜TR4のゲート容量Ca1と並列接続されている(とみなせる)。すなわち、チョークインダクタLc1〜Lc4は、インダクタLaと(カップルコンデンサCc1〜Cc4を介して)並列に接続されている。したがって、チョークインダクタLc1〜Lc4は、インダクタLaと共に、正弦波信号発振回路2Aによる発振に寄与し、このように発振した正弦波信号を、各々のFETスイッチTR1〜TR4のゲート・ソース間に印加する。
【0051】
図4に示す均等蓄放電回路1bは、前述した正弦波信号発振回路2Aによるスイッチング制御によって、各蓄電素子C1〜C4のエネルギの移送を行う。なお、スイッチング制御の詳細な説明については省略する。また、図4に示す均等蓄放電回路1bは、直列接続された蓄電素子C1〜C4に対して急激な負荷変動があったとしても、FETスイッチTR1〜TR4がオンし続けることなく正常にオン・オフのスイッチング制御がなされる。以下、これについて、図5を用いて説明する。
【0052】
前述したように、均等蓄放電回路1bは、定常状態においては、正弦波信号発振回路2Aによって、各々のFETスイッチTR1〜TR4がスイッチング制御され、各蓄電素子C1〜C4のエネルギの移送を行う。
【0053】
ここで、直列接続された蓄電素子に対して急激な負荷変動があると、各々の蓄電素子C1〜C4の蓄電電圧が急激に低下する(すなわち、各蓄電素子の端子電圧が急激に降圧する)。これにより、各々のFETスイッチは、図5に示すように、(ソースが蓄電素子C1〜C4に接続されているため)そのソース電位が急激に低下する。一方、各々のFETスイッチのゲート電位は、チョークコイルLc1〜Lc4に抵抗成分が殆ど無いため、ソース電位に遅れることなく追従することができる。したがって、図4に示す均等蓄放電回路1bは、ソース電位が急激に変動したとしてもゲート電位が遅れることなく追従することができ、負荷変動に対する耐性が改善される。
【0054】
なお、チョークコイルLc1〜L4は、図6に示すように、FETスイッチTR1〜TR4のうちその一部のゲート・ソース間に接続されても良い。これにより、前述したような異常オン期間を短縮することができる。このようなチョークコイルと抵抗との組み合わせは、コストや性能等に合わせて、適宜設計するのが望ましい。さらに、負荷変動に対する耐性のみの改善だけならば、FETスイッチのゲート容量を用いて発振する構成でなくとも、FETスイッチのゲート・ソース間にチョークインダクタを接続して、LC発振回路で(FETスイッチのゲート容量を用いずに)発振された正弦波信号を、FETスイッチに入力する構成であっても良い。
【0055】
以上説明したように、本実施形態に係る均等蓄放電回路は、各々のFETスイッチが、正弦波信号を生成(発振)する発振回路によりスイッチング制御される。さらに、本実施形態に係るFETスイッチの全てまたはその一部が、そのゲート・ソース間にチョークインダクタが接続され、ゲートにコンデンサが接続され、前記コンデンサを介して前記発振回路で生成された正弦波信号が入力される。これにより、本実施形態に係る均等蓄放電回路は、蓄電回路に急激な負荷変動によって、各々のFETスイッチのソース電位が急激に低下したとしても、ゲート電位が追従し、FETスイッチを故障や故障等を防ぐことができ、負荷変動に対する耐性を改善することができる。
【0056】
「第3の実施形態」
以下、第3の実施形態に係る均等蓄放電回路について説明する。図7に示す均等蓄放電回路1cは、後述する第1及び第2の直列回路間のプッシュプル駆動によって、エネルギ移送を行う構成である。これにより、図7に示す均等蓄放電回路1cは、より早く蓄電エネルギの平均化処理を行うことができる。
【0057】
次に、図7に示す均等蓄放電回路1cの構成について説明する。図7において、巻線L1と、巻線L1に直列接続されたFETスイッチTRA−b1と、により直列回路(第1の直列回路(1))が構成されている。また、直列回路(第1の直列回路(1))は、蓄電素子C1と並列に接続されている。
【0058】
同様に、巻線L2と、巻線L2に直列接続されたFETスイッチTRA−a2と、により直列回路(第1の直列回路(2))が構成されている。また、直列回路(第1の直列回路(2))は、蓄電素子C2と並列に接続されている。
【0059】
さらに、巻線L2と、巻線L2に直列接続されたFETスイッチTRB−a1と、により直列回路(第2の直列回路(1))が構成されている。この直列回路(第2の直列回路(1))は、蓄電素子C1と並列に接続されている。
【0060】
同様に、巻線L1と、巻線L1に直列接続されたFETスイッチTRB−b2と、により直列回路(第2の直列回路(2))が構成されている。この直列回路(第2の直列回路(2))は、蓄電素子C2と並列に接続されている。
【0061】
これら直列回路(第1の直列回路(1)及び(2)、第2の直列回路(1)及び(2))は、正弦波信号発振回路2Bにより生成(発振)される正弦波信号によりスイッチング制御される。図8に正弦波信号発振回路2Bの構成を示す。図8に示す正弦波信号発振回路2Bは、(トランジスタ21及び22のコレクタの接続先が異なる点を除いて)前述した正弦波信号発振回路2Aと同様の構成を有しており、同様な動作をする。
【0062】
すなわち、図8に示す正弦波信号発振回路2Bは、トランジスタ21のコレクタが、FETスイッチTRB−a1,TRA−a2,TRB−a3,TRA−a4のゲートに接続され、トランジスタ22のコレクタが、FETスイッチTRA−b1,TRB−b2,TRA−b3,TRB−b4のゲートに接続されている。
【0063】
したがって、インダクタLaには、等価的に、FETスイッチTRB−a1,TRA−a2,TRB−a3,TRA−a4のゲート容量(の合成容量)Caが並列に接続されているとみなすことができる。同様に、インダクタLbには、等価的に、FETスイッチTRA−b1,TRB−b2,TRA−b3,TRB−b4のゲート容量(の合成容量)Cbが並列に接続されているとみなすことができる。
【0064】
次に、均等蓄放電回路1cの動作について図9の動作波形を用いて説明する。図9において、正弦波波形71は正弦波信号発振回路で生成された正弦波信号の正相成分の波形を表し、正弦波波形72は正弦波信号の逆相成分の波形を表す。
【0065】
トランジスタ21から出力されたコレクタ電流(及びインダクタLaからの放電電流)により、ゲート容量Caに電荷が蓄電される。FETスイッチTRB−a1,TRA−a2,TRB−a3,TRA−a4は、そのゲート容量Caに電荷が蓄電されることにより、図9の正弦波波形71に示すように、各々のゲート電位が上昇しハイレベルになる。これにより、nチャネルMOSFETであるFETスイッチTRA−a2(及び−a4)がオンする。また、pチャネルMOSFETであるFETスイッチTRB−a1(及び−a3)がオフする。
【0066】
また、前述したように、ゲート容量Caが蓄電されているとき、ゲート容量Cbが放電している。このため、FETスイッチTRA−b1,TRB−b2,TRA−b3,TRB−b4は、図9の正弦波波形72に示すように、各々のゲート電位が低下しローレベルになる。したがって、pチャネルMOSFETであるFETスイッチTRA−b1(及び−b3)がオンする。また、nチャネルMOSFETであるFETスイッチTRB−b2(及び−b4)がオフする。
【0067】
次に、正弦波信号発振回路2Bは、ゲート容量Caが、ゲート容量Cbからの放電量の減少に伴い、放電に転じる。FETスイッチTRB−a1,TRA−a2,TRB−a3,TRA−a4は、そのゲート容量Caから電荷が放電されることにより、図9の正弦波波形71に示すように、各々のゲート電圧が低下しローレベルになる。これにより、nチャネルMOSFETであるFETスイッチTRA−a2(及び−a4)がオフする。また、pチャネルMOSFETであるFETスイッチTRB−a1(及び−a3)がオンする。
【0068】
また、ゲート容量Caが放電しているとき、ゲート容量Cbは蓄電している。このため、FETスイッチTRA−b1,TRB−b2,TRA−b3,TRB−b4は、図9の正弦波波形72に示すように、各々のゲート電圧が上昇しハイレベルになる。したがって、pチャネルMOSFETであるFETスイッチTRA−b1(及び−b3)がオフする。また、nチャネルMOSFETであるFETスイッチTRB−b2(及び−b4)がオンする。
【0069】
正弦波信号発振回路2Bが正弦波信号(の正相と逆相)を出力することにより、FETスイッチTRA及びTRBが交互にスイッチング制御され、蓄電素子C1〜C4間のエネルギの移送が行われる(また、巻線L1〜L4に発生した電圧により、各々のFETスイッチTR1〜TR4のドレイン電圧が、図9のFETスイッチTRA−b1(及び−b3)のドレイン電圧波形73,FETスイッチTRB−a1(及び−a3)のドレイン電圧波形74,FETスイッチTRA−b1(及び−b3)のドレイン電圧波形75,FETスイッチTRB−b2(及び−b4)のドレイン電圧波形76に示すように変動する)。
【0070】
例えば、図9の放電波形77に示すように、蓄電電圧の高い方の蓄電素子(例えばC1)が放電し、これにより放電されたエネルギ(電荷)を(FETスイッチTRA−a2又はTRB−a2を介して)、図9の蓄電波形79に示すように、電圧の低い方の蓄電素子(例えばC2)が蓄電する。また、このとき、各々の蓄電素子C1〜C4には、図9の平均電流波形78に示すように、各々の蓄電素子C1〜C4の放電電流と蓄電電流とを平均した(微少)電流が流れる。
【0071】
したがって、前述したFETスイッチTRA(−b1,−a2,−b3,−a4)と、FETスイッチTRB(−a1,−b2,−a3,−b4)と、を交互にオン・オフ(プッシュプル駆動)することにより、図1に示す均等蓄放電回路1は、前述した蓄電素子C1及びC2間のエネルギの移送による電圧の平均化処理を(短い時間で)行うことができる。
【0072】
また、上述した構成に代わって、図10に示すように、均等蓄放電回路1dが、トランスT2を介して、各々のFETスイッチに対してゲート電圧を供給する構成であっても良い。すなわち、図10に示す均等蓄放電回路1dは、新たに、トランスT2を備えている。トランスT2は、1次側巻線が正弦波信号発振回路2Bの出力側に接続され、2次側巻線が各々のFETスイッチのゲート・ソース間に接続されている。このような、トランスT2を介したスイッチング制御によっても、上述したようなプッシュプル駆動を行うことができる。なお、チョークコイルLA1〜LA4、LB1〜LB4は、前述した第2の実施形態と同様に、FETスイッチのうちその一部のゲート・ソース間に接続されても良い。これにより、前述したような異常オン期間を短縮することができる。
【0073】
以上説明したように、本実施形態に係る均等蓄放電回路は、直列回路が、巻線とFETスイッチとを各々有する第1及び第2の直列回路により構成され、巻線が、第1の直列回路の巻線同士で互いに磁気結合されると共に、第2の直列回路の巻線同士で互いに磁気結合され、第1及び第2の直列回路を交互にオンすることにより、蓄電素子C1〜C4間のエネルギの移送をより効率的に行うことができる。なお、FETスイッチをプッシュプル駆動させるためのしきい値電圧の設定については、適宜仕様に合わせて設計すれば良い。
【0074】
また、本実施形態に示した発振回路は、本発明を実施するための一形態であって、他の構成により同様の発振回路を実現することができることは言うまでもない。
【図面の簡単な説明】
【0075】
【図1】第1の実施形態に係る均等蓄放電回路の構成を示す回路図である。
【図2】第1の実施形態に係る正弦波信号発振回路の構成を示す回路図である。
【図3】第1の実施形態に係る均等蓄放電回路の動作波形を示す回路図である。
【図4】第2の実施形態に係る均等蓄放電回路の構成を示す回路図である。
【図5】第2の実施形態に係る均等蓄放電回路の動作波形を示す回路図である。
【図6】第2の実施形態に係る均等蓄放電回路の他の構成を示す回路図である。
【図7】第3の実施形態に係る均等蓄放電回路の構成を示す回路図である。
【図8】第3の実施形態に係る正弦波信号発振回路の構成を示す回路図である。
【図9】第3の実施形態に係る均等蓄放電回路の動作波形を示す回路図である。
【図10】第3の実施形態に係る均等蓄放電回路の他の構成を示す回路図である。
【図11】従来の均等蓄放電回路の構成を示す回路図である。
【図12】従来の均等蓄放電回路の動作波形を示す回路図である。
【図13】従来の均等蓄放電回路の動作波形を示す回路図である。
【符号の説明】
【0076】
1a,1b,1c,1e 均等蓄放電回路、2A,2B 正弦波信号発振回路、2C 矩形波信号発生回路、21,22 トランジスタ、23a,24a コンデンサ、C1-C4 蓄電素子、Ca1,Ca,Cb ゲート容量、Ca2 外付け容量、L1-L4 巻線、La,Lb インダクタ、T1 トランス、TR1-TR4 FETスイッチ。
【特許請求の範囲】
【請求項1】
巻線と、巻線と直列接続されたFETスイッチと、を有する複数の直列回路と、
複数の直列回路の各々に並列接続された複数の蓄電素子と、
を備え、
巻線同士が互いに磁気結合され、FETスイッチ同士が互いに同期してスイッチング制御される均等蓄放電回路であって、
前記FETスイッチは、正弦波信号を生成する発振回路によりスイッチング制御されることを特徴とする均等蓄放電回路。
【請求項2】
請求項1記載の均等蓄放電回路であって、
前記FETスイッチは、MOSFETにより構成され、
前記発振回路は、前記FETスイッチのゲート容量を含む容量と、その容量に並列に接続されたインダクタと、の並列共振により正弦波信号を生成することを特徴とする均等蓄放電回路。
【請求項3】
請求項1又は2に記載の均等蓄放電回路であって、
前記FETスイッチの全てまたはその一部は、そのゲート・ソース間にチョークインダクタが接続され、ゲートにコンデンサが接続され、前記コンデンサを介して前記発振回路で生成された正弦波信号が入力されることを特徴とする均等蓄放電回路。
【請求項1】
巻線と、巻線と直列接続されたFETスイッチと、を有する複数の直列回路と、
複数の直列回路の各々に並列接続された複数の蓄電素子と、
を備え、
巻線同士が互いに磁気結合され、FETスイッチ同士が互いに同期してスイッチング制御される均等蓄放電回路であって、
前記FETスイッチは、正弦波信号を生成する発振回路によりスイッチング制御されることを特徴とする均等蓄放電回路。
【請求項2】
請求項1記載の均等蓄放電回路であって、
前記FETスイッチは、MOSFETにより構成され、
前記発振回路は、前記FETスイッチのゲート容量を含む容量と、その容量に並列に接続されたインダクタと、の並列共振により正弦波信号を生成することを特徴とする均等蓄放電回路。
【請求項3】
請求項1又は2に記載の均等蓄放電回路であって、
前記FETスイッチの全てまたはその一部は、そのゲート・ソース間にチョークインダクタが接続され、ゲートにコンデンサが接続され、前記コンデンサを介して前記発振回路で生成された正弦波信号が入力されることを特徴とする均等蓄放電回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2007−174841(P2007−174841A)
【公開日】平成19年7月5日(2007.7.5)
【国際特許分類】
【出願番号】特願2005−370964(P2005−370964)
【出願日】平成17年12月22日(2005.12.22)
【出願人】(000004330)日本無線株式会社 (1,186)
【Fターム(参考)】
【公開日】平成19年7月5日(2007.7.5)
【国際特許分類】
【出願日】平成17年12月22日(2005.12.22)
【出願人】(000004330)日本無線株式会社 (1,186)
【Fターム(参考)】
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