広帯域分配器
【課題】出力端子に高電圧が入力された場合でもその影響をより少なくするとともに、広帯域なアイソレーション特性を持つ広帯域分配器を提供する。
【解決手段】入力端子１に一端が接続された第１の容量５と、前記第１の容量の他端にゲート端子が接続された第１のＦＥＴ６と、前記第１のＦＥＴのドレイン端子と第１の容量の一端の間に接続された第１のフィードバック回路４と、第１のＦＥＴのソース端子６Ｓとグランド間に接続された第１のソース回路７と、第１のＦＥＴのドレイン端子と第１の出力端子２間に接続された第２の容量８とからなる第１の増幅器と、前記入力端子と第２の出力端子３間に接続され、第３の容量１０、第２のＦＥＴ１１、第２のフィードバック回路９、第２のソース回路１２及び第４の容量１３からなる第２の増幅器と、第１のＦＥＴのソース６Ｓと第２のＦＥＴのソース１１Ｓ間に接続されたアイソレーション回路１４により構成される。
【解決手段】入力端子１に一端が接続された第１の容量５と、前記第１の容量の他端にゲート端子が接続された第１のＦＥＴ６と、前記第１のＦＥＴのドレイン端子と第１の容量の一端の間に接続された第１のフィードバック回路４と、第１のＦＥＴのソース端子６Ｓとグランド間に接続された第１のソース回路７と、第１のＦＥＴのドレイン端子と第１の出力端子２間に接続された第２の容量８とからなる第１の増幅器と、前記入力端子と第２の出力端子３間に接続され、第３の容量１０、第２のＦＥＴ１１、第２のフィードバック回路９、第２のソース回路１２及び第４の容量１３からなる第２の増幅器と、第１のＦＥＴのソース６Ｓと第２のＦＥＴのソース１１Ｓ間に接続されたアイソレーション回路１４により構成される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力分配器に関し、特に、広帯域の電力分配器に関する。
【背景技術】
【０００２】
１つのシステム信号で複数の受信機を動作させる場合、入力信号を複数の出力に分岐させることが必要になる。入力信号を複数に分岐させる回路（分配器）は、各受信機の受信感度を向上させるためにも、低ロス（損失）であり、かつ、小型であることが要求される。小型化のためには、分配器をチップ内に集積化することが重要である。また、分配器において分岐信号の周波数範囲は、例えばＣＡＴＶ（Ｃｏｍｍｕｎｉｔｙ Ａｎｔｅｎｎａ Ｔｅｌｅｖｉｓｉｏｎ）の場合、５５ＭＨｚから８６０ＭＨｚと十分に広くなければならない。さらに入出力のインピーダンス整合、出力同士のアイソレーションも重要である。
【０００３】
このような特性を満足させるための分配器の関連技術として、例えば特許文献１（ＵＳ ５，０４５，８２２）には、ゲート−ドレイン間にフィードバック経路を有し、ソースがＧＮＤに接続されたＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）を２つ以上用い、入力端子を２つのＦＥＴのゲート端子に接続し、ＦＥＴのドレインを出力端子に接続することで、１入力多分岐の回路を構成し、ＦＥＴのドレイン同士を抵抗で接続した回路構成が開示されている。１つの出力端子から他方の出力端子を見た場合、フィードバック抵抗を通り、他方のＦＥＴのゲート−ドレインを通る信号と、ＦＥＴのドレイン同士を接続した抵抗を通る信号の位相が１８０°ずれ、その信号の振幅は互いに等しいため、他方の出力端子に現れる信号は打ち消される。この結果、出力端子同士のアイソレーションは良好となり、またこの信号の打ち消しは広い周波数帯域で起こる。
【０００４】
図９は、広帯域分配器において出力端子同士のアイソレーションを向上させる回路構成を示す図（特許文献１参照）である。スプリッター回路３０は、パワー分配器のサブ回路３２と出力、出力間のインピーダンス回路（ｏｕｔｐｕｔ ｉｎｔｅｒｐｏｒｔ ｉｍｐｅｄａｎｃｅ：出力ポート間インピーダンス）２４を持つ。入力端子３６から入力された電力は、まずＧＮＤと入力端子との間に設けられた容量Ｃによりリファレンス電圧に固定される。入力端子は同時にＦＥＴ Ｑ１とＦＥＴ Ｑ２のゲートにインダクタＬ１を通して接続されている。ソースをＧＮＤに接地されたＦＥＴのドレイン端子は出力端子３８と出力端子２０にそれぞれ接続されている。ＦＥＴ Ｑ１とＦＥＴ Ｑ２のドレインとゲートはそれぞれフィードバック回路２１とフィードバック回路２３とで接続される。抵抗Ｒ１とインダクタＬ２の直列接続、及び抵抗Ｒ２とインダクタＬ３の直列接続で構成されたこれらのインピーダンスは、ＦＥＴの入出力インピーダンスマッチング及びゲイン補償を実現する。出力端子３８及び出力端子２０はこれらの間にあるインピーダンス回路２４により直接接続されている。このインピーダンス回路２４は、抵抗Ｒ３とインダクタＬ４の直接接続であることが望ましい。
【０００５】
出力端子３８と２０のアイソレーションは、パワー分配器、パワースプリッタには重要である。ＦＥＴ Ｑ１とＱ２のようなアクティブデバイスを用いることで、出力端子３８の反射波はドレイン−ゲート間の容量、及びゲート−ＧＮＤ間の容量によりＦＥＴ Ｑ１を通る。この位相の変わらない信号は直接ＦＥＴ Ｑ２に入り、おおよそ１８０°の位相シフトを作る。この信号は出力端子２０において見られる。図９の回路では、これにより出力端子同士のアイソレーションの劣化が見られる。
【０００６】
インピーダンス回路（出力ポート間インピーダンス）２４によりスプリッター回路３０では、前記信号劣化のほかの劣化が生じる。最も簡単な構成では、この回路（出力ポート間インピーダンス）２４は抵抗Ｒ３のみで実現される。出力端子３８の信号は、この抵抗Ｒ３で位相回りなしで出力端子２０に供給される。２つの経路を通った、位相が互いに１８０°異なる、同一の信号強度の信号が、出力端子２０で結合されるため、結果として、キャンセリングが起き、出力端子２０で見られる信号は減少される。
【０００７】
ＦＥＴを通る信号は実際にはおおよそ１８０°よりもその位相が進んだとする。位相１８０°からのオフセットは、インピーダンス回路（出力ポート間インピーダンス）２４を構成するインダクタＬ４により２つの経路の位相差が１８０°となるように補償される。
【０００８】
また特許文献２には、ＣＡＴＶ等のように多チャンネル広帯域に亘る信号を安定に、高い利得で増幅できる広帯域増幅器が開示されている。入力端子に接続された電力分配器及び出力端子に接続された電力結合器の間にプッシュプル形式に接続された第１及び第２の増幅回路を含み、各増幅回路は、入力側を構成する第１段の増幅部と第２段の増幅部とが縦続接続される一方、第２段の増幅部と出力側を構成する第３段の増幅部とがカスコード接続され、更に、第２段の増幅部の入力側と第１段の増幅部の入力側の間に、第１の負帰還回路を接続し、第３段の増幅部の出力側と第２段の増幅部の入力部との間に第２の負帰還回路が接続された構成を有する。特許文献２において、電力分配器は入力側トランスで構成されている。電力結合器は出力側トランスによって構成されている。
【０００９】
【特許文献１】米国特許第５０４５８２２号明細書
【特許文献２】特開平１０−２２７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以下に本発明による関連技術の分析を与える。
【００１１】
図９を参照して説明した関連技術は、以下のような問題点を有している。
【００１２】
出力端にＥＳＤ（Ｅｌｅｃｔｒｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）や大信号が入力された場合、あるいは大信号を扱う場合、出力端子同士を接続している抵抗（図９のインピーダンス回路２４の抵抗Ｒ３）が弱く見えてしまう。
【００１３】
また、この回路を用いても、十分に出力端子のアイソレーションを下げることは出来ない。
【００１４】
さらに、アイソレーションを向上させるように回路定数を調整すると、入出力端子間のゲインが減少し、その帯域が狭くなる等の問題がある。
【課題を解決するための手段】
【００１５】
本願で開示される発明は前記課題を解決するため、概略以下の構成とされる。
【００１６】
本発明の１つの側面によれば、ゲートが共通の入力端子にＡＣ結合され、ドレインが複数の出力端子にそれぞれＡＣ結合され、ドレイン・ゲート間にフィードバック回路が接続された複数のＦＥＴを有し、一のＦＥＴのソースが、抵抗、又は抵抗とインダクタの直列回路、を介して、他のＦＥＴのソースと接続されている分配回路が提供される。
【００１７】
本発明においては、前記一のＦＥＴのドレインと前記他のＦＥＴのソースとの間に直列に接続された、容量と抵抗を備えている。本発明においては、前記一のＦＥＴのソースと前記他のＦＥＴのドレインとの間に直列に接続された、容量と抵抗を備えている。
【００１８】
本発明の別の側面によれば、ゲートが共通の入力端子に容量を介して接続され、ドレインが複数の出力端子にそれぞれ容量を介して接続され、ドレイン・ゲート間にフィードバック回路が接続され、ソースとグランド間に、インダクタと抵抗の直列回路と、抵抗との並列回路が接続された、複数のＦＥＴを有し、一のＦＥＴのドレインは、抵抗、又は抵抗とインダクタの直列回路、を介して、他のＦＥＴのドレインと接続されている分配回路が提供される。
【００１９】
本発明のさらに他の側面によれば、ゲートが共通の入力端子に容量を介して接続され、ドレインが複数の出力端子にそれぞれ容量を介して接続され、ドレイン・ゲート間にフィードバック回路が接続された複数のＦＥＴを有し、一のＦＥＴのドレインと他のＦＥＴのソースとの間に、容量と抵抗の直列回路を備え、前記一のＦＥＴのソースと前記他のＦＥＴのドレインとの間に、容量と抵抗の直列回路を備え、前記一のＦＥＴのドレインは、抵抗、又は抵抗とインダクタの直列回路、を介して、他のＦＥＴのドレインと接続されている分配回路が提供される。
【発明の効果】
【００２０】
本発明によれば、少ない回路素子で出力端子に高電圧が入力された場合でもその影響をより少なくするとともに広帯域なアイソレーション特性を持つ広帯域分配器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の一の態様において、入力端子（１）に一端が接続された第１の容量（５）と、第１の容量（５）の他端にゲート端子が接続された第１のＦＥＴ（６）と、第１のＦＥＴ（６）のドレイン端子と第１の容量（５）の一端の間に接続された第１のフィードバック回路（４）と、第１のＦＥＴ（６）のソース端子とグランド間に接続された第１のソース回路（７）と、第１のＦＥＴ（６）のドレイン端子と第１の出力端子（２）間に接続された第２の容量（８）と、を有する第１の増幅器と、
入力端子（１）に一端が接続された第３の容量（１０）と、第３の容量（１０）の他端にゲート端子が接続された第２のＦＥＴ（１１）と、第２のＦＥＴ（１１）のドレイン端子と第３の容量（１０）の一端の間に接続された第２のフィードバック回路（９）と、第２のＦＥＴ（１１）のソース端子とグランド間に接続された第２のソース回路（１２）と、第２のＦＥＴ（１１）のドレイン端子と第２の出力端子（３）間に接続された第４の容量（１３）を、を有する第２の増幅器と、
第１のＦＥＴ（６）のソースと第２のＦＥＴ（１１）のソース間に接続されたアイソレーション回路（１４）と、を含む。
【００２２】
本発明の別の態様において、第１のＦＥＴ（６）のソースと第２のＦＥＴ（１１）のドレイン間に直列に接続された、容量（１８）と抵抗（１７）と、第１のＦＥＴ（６）のドレインと第２のＦＥＴ（１１）のソース間に直列に接続された、容量（１５）と抵抗（１６）と、を備えた構成としてもよい。
【００２３】
本発明の別の態様において、入力端子（１）に一端が接続された第１の容量（５）と、第１の容量の他端にゲート端子が接続された第１のＦＥＴ（６）と、第１のＦＥＴ（６）のドレイン端子と第１の容量（５）の一端の間に接続された第１のフィードバック回路（４）と、第１のＦＥＴ（６）のソース端子とグランド間に接続された第１の抵抗（７ｃ）と、第１の抵抗（７ｃ）に並列に接続された第２の抵抗（７ｂ）と第１のインダクタ（７ａ）の直列回路と、第１のＦＥＴ（６）のドレイン端子と第１の出力端子間に接続された第２の容量（８）と、を有する第１の増幅器と、
入力端子（１）に一端が接続された第３の容量（１０）と、第３の容量（１０）の他端にゲート端子が接続された第２のＦＥＴ（１１）と、第２のＦＥＴ（１１）のドレイン端子と第３の容量（１０）の一端の間に接続された第２のフィードバック回路（９）と、第２のＦＥＴ（１１）のソース端子とグランド間に接続された第３の抵抗（１２ｃ）と、第３の抵抗（１２ｃ）に並列に接続された第４の抵抗（１２ｂ）と第２のインダクタ（１２ａ）の直列回路と、第２のＦＥＴ（１１）のドレイン端子と第２の出力端子間に接続された第４の容量（１３）と、を有する第２の増幅器と、
第１のＦＥＴ（６）のドレインと第２のＦＥＴ（１１）のドレイン間に接続されたアイソレーション回路（１４）と、を備えている。
【００２４】
本発明の別の態様において、入力端子（１）に一端が接続された第１の容量（５）と、第１の容量（５）の他端にゲート端子が接続された第１のＦＥＴ（６）と、第１のＦＥＴのドレイン端子と第１の容量（５）の一端の間に接続された第１のフィードバック回路（４）と、第１のＦＥＴ（６）のソース端子とグランド間に接続された第１のソース回路（７）と、第１のＦＥＴ（６）のドレイン端子と第１の出力端子（２）間に接続された第２の容量（８）と、を有する第１の増幅器と、
入力端子（１）に一端が接続された第３の容量（１０）と、第３の容量（１０）の他端にゲート端子が接続された第２のＦＥＴ（１１）と、第２のＦＥＴ（１１）のドレイン端子と第３の容量（１０）の一端の間に接続された第２のフィードバック回路（９）と、第２のＦＥＴ（１１）のソース端子とグランド間に接続された第２のソース回路（１２）と、第２のＦＥＴ（１１）のドレイン端子と第２の出力端子（３）間に接続された第４の容量（１３）と、を有する第２の増幅器と、
第１のＦＥＴ（６）のドレインと第２のＦＥＴ（１１）のドレイン間に接続されたアイソレーション回路（１４）と、
第１のＦＥＴ（６）のソースと第２のＦＥＴ（１１）のドレイン間に直列に接続された、容量（１８）と抵抗（１７）と、
第１のＦＥＴ（６）のドレインと第２のＦＥＴ（１１）のソース間に直列に接続された、容量（１５）と抵抗（１６）と、を備えた構成としてもよい。以下実施例に即して説明する。
【実施例】
【００２５】
図１は、本発明の第１の実施例の構成を示す図であり、１入力２出力型の電力分配器の回路構成が示されている。図１を参照すると、本実施例の電力分配器は、入力端子１にそれぞれ一端が接続された容量５、１０と、容量５、１０の他端にそれぞれゲート端子が接続されたＦＥＴ６、１１と、ＦＥＴ６、１１のドレイン端子と容量５、１０の一端間にそれぞれ接続されたフィードバック回路４、９と、ＦＥＴ６、１１のソース端子とＧＮＤ間にそれぞれ接続されたソース回路７、１２と、ＦＥＴ６、１１のドレイン端子と出力端子２、３間にそれぞれ接続された容量８、１３と、ＦＥＴ６、１１のソース端子間に接続されたアイソレーション回路１４と、を備えている。フィードバック回路４、９は、抵抗、又は、抵抗とインダクタの直列回路を含む。ソース回路７、１２は抵抗を含む。アイソレーション回路１４は、抵抗、又は、抵抗とインダクタの直接回路を含む。
【００２６】
本実施例において、出力端子２から出力端子３への経路としては、
経路Ａ：［出力端子２］→［容量８］→［フィードバック回路４］→［容量１０］→［ＦＥＴ１１のゲート−ドレイン］→［容量１３］→［出力端子３］、
経路Ｂ：［出力端子２］→［容量８］→［ＦＥＴ６のドレイン−ソース］→［アイソレーション回路１４］→［ＦＥＴ１１のソース−ドレイン］→［容量１３］→［出力端子３］
の２つがあり、２つの経路Ａ、Ｂは位相が互いに１８０°ずれることで、２つの経路Ａ、Ｂが交わる出力端子３では信号が打ち消される。これにより、良好なアイソレーション特性が得られる。
【００２７】
また、本実施例において、出力端子２にＥＳＤパルスが入ってきた場合、アイソレーション回路１４はＦＥＴ６、１１のソース端子に接続されているため、図９の構成のように、ＦＥＴのドレイン間に接続されている場合に比べてより良く保護される。
【００２８】
大信号を扱う場合、例えば出力端子２及び出力端子３における電圧振幅の位相が回路のライン引き回し、対地容量などでずれた場合、図９の回路では、回路（出力ポート間インピーダンス）２４に大電流が流れてしまう。
【００２９】
これに対して、本実施例においては、出力端子２及び出力端子３における電圧振幅の位相がずれた場合でも、アイソレーション回路１４はＦＥＴ６、１１のソース端子に接続されているため、出力端子２、３に現れる電圧振幅より十分小さい電圧振幅がソース端子に現れることになり、出力端子２及び出力端子３における電圧振幅の位相がずれた場合でも、アイソレーション回路１４には大電流が流れにくい構成とされている。
【００３０】
図２は、本発明の第２の実施例の構成を示す図である。本実施例は、出力端子のアイソレーションを更に向上させ、かつゲイン特性の広帯域化を図るものである。図２を参照すると、本実施例の電力分配器は、図１の構成に対して、さらに、ＦＥＴ６のドレイン端子とＦＥＴ１１のソース端子１１Ｓ間に、容量１５と回路１６（抵抗）からなる直列回路を接続し、ＦＥＴ１１のドレイン端子とＦＥＴ６のソース端子６Ｓ間に、容量１８と回路１７（抵抗）からなる直接回路が接続されている。
【００３１】
出力端子２から見た出力端子３への経路において、
経路Ａ（［出力端子２］→［容量８］→［フィードバック回路４］→［容量１０］→［ＦＥＴ１１のゲート−ドレイン］→［容量１３］→［出力端子３］）の位相は、ＦＥＴ１１のゲート−ドレインの位相特性により周波数が上がるにつれ、１８０°よりも更に大きくなっていく。
【００３２】
これに対し、経路Ｂ（［出力端子２］→［容量８］→［ＦＥＴ６のドレイン−ソース］→［アイソレーション回路１４］→［ＦＥＴ１１のソース−ドレイン］→［容量１３］→［出力端子３］）では、周波数が上がってもその位相の変化は、経路Ａよりも少ない。このため、周波数が上がるにつれて、出力端子３での位相キャンセルがずれてしまう。
【００３３】
図２において、容量１５、回路１６からなる直列回路は、
経路Ｃ：［出力端子２］→［容量８］→［容量１５］→［回路１６］→［ＦＥＴ１１のソース−ドレイン］→［容量１３］→［出力端子３］
を追加することになり、この経路の周波数に対しての位相特性及びロス特性を、周波数が上がり、２つの経路Ａ、Ｂの位相差が１８０°よりも大きくなり、位相キャンセルが起こりにくくなった場合でも、出力端子３で信号が打ち消しあうように、調整する。この結果、本実施例によれば、前記第１の実施例と比べて、より広帯域なアイソレーション特性を得ることが出来る。
【００３４】
さらに、この容量１５、回路１６からなる直列回路は、ゲイン特性の広帯域化にもつながる。すなわち、十分低い周波数において、ＦＥＴ１１のソース抵抗は、ソース回路１２、及び、アイソレーション回路１４とＦＥＴ６のソース回路７からなる直列抵抗と、の並列回路で構成されるが、周波数が上がると、ソース回路１２と、アイソレーション回路１４及びＦＥＴ６のソース回路７の直列抵抗との並列回路に、更に、回路１６と容量１５、容量８、出力端子２の出力インピーダンス（７５Ω）の直列回路が並列に接続されることになり、ＦＥＴ１１のソースのインピーダンスは、低周波よりも高周波の方が低くなる。ゲイン特性は高周波において下がってくるので、本実施例の回路構成により、ゲイン特性を広帯域化することができる。
【００３５】
図３は、本発明の第３の実施例の構成を示す図である。本実施例は、出力端子のアイソレーションを更に向上させるための回路であり、１入力２出力型の回路である。図３を参照すると、本実施例においては、図１のソース回路７を、ＦＥＴ６のソース端子とＧＮＤ間にそれぞれ接続された抵抗７ｃと、抵抗７ｃと並列に接続された、インダクタ７ａと抵抗７ｂの直列回路とで構成し、図１のソース回路１２を、ＦＥＴ１１のソース端子とＧＮＤ間にそれぞれ接続された抵抗１２ｃと、抵抗１２ｃと並列に接続された、インダクタ１２ａと抵抗１２ｂの直列回路とで構成し、さらに、アイソレーション回路１４をＦＥＴ６、１１のドレイン端子間に接続している。アイソレーション回路１４は、抵抗、又は、抵抗とインダクタの直接回路を含む。
【００３６】
出力端子２から見た出力端子３へ抜ける信号は、
径路Ｄ：［出力端子２］→［容量８］→［フィードバック回路４］→［容量１０］→［ＦＥＴ１１のゲート−ドレイン］→［容量１３］→［出力端子３］
径路Ｅ：［出力端子２］→［容量８］→［アイソレーション回路１４］→［容量１３］→［出力端子３］
の２つ経路の位相が互いに１８０°ずれることで位相キャンセルが起こり打ち消される。
【００３７】
図１の前記第１の実施例において、［出力端子２］→［容量８］→［フィードバック回路４］→［容量１０］→［ＦＥＴ１１のゲート−ドレイン］を通る経路は、ＦＥＴ１１のゲート−ドレインの周波数特性のため、高周波になると、位相が−１８０°よりも大きくなる。
【００３８】
図３の本実施例においては、インダクタ１２ａ及び抵抗１２ｂからなる直列回路と抵抗１２ｃからなる並列回路がＦＥＴ１１のソースに接続されているため、ＦＥＴ１１のソースの位相は、高周波で徐々に進み、ＦＥＴ１１のゲート−ドレイン特性の高周波でのずれを抑えることが出来る。この結果、高周波でも、位相キャンセルを実現することが出来る。
【００３９】
図４は、本発明の第４の実施例の構成を示す図である。本実施例は、出力端子のアイソレーション特性を更に向上させるものである。図２の第２の実施例では、アイソレーション回路１４は、ＦＥＴ６のソース端子６ＳとＦＥＴ１１のソース端子１１Ｓとの間に接続されているが、本実施例では、アイソレーション回路１４を、ＦＥＴ６のドレイン端子とＦＥＴ１１のドレイン端子の間に接続している。
【００４０】
ＦＥＴ６のドレイン端子とＦＥＴ１１のソース端子との間に設けた容量１５と回路１６からなる直接回路を、出力端子２から出力端子３を見たときの２つの経路の位相差が１８０°から更に大きくなり、位相キャンセルが起こりづらい周波数において、位相キャンセルするようにその値を調整することで、広帯域にアイソレーション特性を得ることができる。
【００４１】
また、図２の前記第２の実施例と同様に、この容量１５と回路１６からなる直列回路、及び、容量１８と回路１７からなる直列回路は、入力端子１から出力端子２、又は出力端子３を見たときのゲイン特性の広帯域化も実現することが出来る。
【００４２】
以下に、具体例を説明する。この具体例では、図１の第１の実施例において、フィードバック回路４を、抵抗、又は抵抗とインダクタの直列回路で構成し、ソース回路７を抵抗で構成し、アイソレーション回路１４を抵抗、又は、抵抗とインダクタ、マイクロストリップラインの直列回路で構成している。図５に、回路とその定数示す。
【００４３】
抵抗４、９：４５０ ｏｈｍ
容量５、１０：４．４ ｐＦ
抵抗７、１２：１９ ｏｈｍ
抵抗１４ ７ ｏｈｍ
容量８、１３ ３３０ｐＦ
ＦＥＴ６、１１ Ｗｇ（ゲート幅）＝１．６ｍｍ
【００４４】
図５における回路定数はあくまで一例であり、その値は以下に示す位相キャンセルのメカニズムに基づいて適宜調整されるため、複数の組み合わせがあるのが一般的である。
【００４５】
前述したように、図１において、出力端子２から出力端子３への経路は、
経路Ａ：［出力端子２］→［容量８］→［フィードバック回路４］→［容量１０］→［ＦＥＴ１１のゲート−ドレイン］→［容量１３］→［出力端子３］を通る経路、
径路Ｂ：［出力端子２］→［容量８］→［ＦＥＴ６のドレイン−ソース］→［アイソレーション回路１４］→［ＦＥＴ１１のソース−ドレイン］→［容量１３］→［出力端子３］を通る経路がある。
【００４６】
経路ＢではＦＥＴ６のドレイン−ソース、ＦＥＴ１１のソース−ドレインを通る経路となるため、出力端子３に現れる信号の位相はほぼ０°とみなせる。
【００４７】
経路Ａでは、信号はＦＥＴ１１のゲート−ドレインを通るため、その位相は、ほぼ１８０°、元の信号から位相が遅れた信号となる。
【００４８】
ゲートから信号が入力された際（ｓｉｇｎａｌ ｉｎｐｕｔ ｆｒｏｍ ｇａｔｅ）のゲート−ドレイン間位相シフト、ゲート−ソース間位相シフトの様子を図６（Ａ）、（Ｂ）に示す。
【００４９】
ソースから信号が入力された場合（ｓｉｇｎａｌ ｉｎｐｕｔ ｆｒｏｍ ｓｏｕｒｃｅ）の、ソース−ゲート間位相シフト、ソース−ドレイン間の位相シフトの様子を図６（Ｃ）、（Ｄ）に示す。
【００５０】
ドレインから信号が入力された場合（ｓｉｇｎａｌ ｉｎｐｕｔ ｆｒｏｍ ｄｒａｉｎ）の、ドレイン−ゲート間位相シフト、ドレイン−ソース間位相シフトの様子を図６（Ｅ）、（Ｆ）に示す。
【００５１】
出力端子３においてこの２つの信号は合成されることとなるので、結果として信号が打ち消される。これにより良好なアイソレーション特性が得られる。得られる効果は従来回路と同じであるが、アイソレーションを確保する為の回路がＦＥＴのドレイン同士に接続されているか、ソース同士に接続されているかという点で異なっている。また図６の回路を適用した際の効果を図７に示す。
【００５２】
前述したように、図１の回路構成では、このソース端子同士に、アイソレーション特性を向上する回路（アイソレーション回路１４）が接続されているため、例えば、出力端子２にＥＳＤパルスが入ってきた場合に、アイソレーション回路１４は、ＦＥＴのソース端子に接続されており、あるいは、大信号を扱う場合、例えば出力端子２及び出力端子３における電圧振幅の位相が回路のライン引き回し、対地容量などでずれた場合、アイソレーション回路１４はＦＥＴのソース端子に接続されるため、出力端子２、３に現れる電圧振幅より十分小さい電圧振幅がＦＥＴのソース端子に現れることになり、出力端子２及び出力端子３における電圧振幅の位相がずれた場合でも、アイソレーション回路１４に大電流が流れにくい構成となっている。
【００５３】
図８は、図２、図３の実施例の作用効果を説明するための図であり、ゲイン特性（図８（ａ））とアイソレーション特性（図８（ｂ））が示されている。図８は、あくまで一例であり、上記で述べた容量１５と回路１６からなる回路、及び、容量１８と回路１７からなる回路の定数を任意に変えることでその形を自由に調整することができる。
【００５４】
図２において、容量１５、回路１６からなる直列回路はゲイン特性の広帯域化にもつながる。ＦＥＴ１１において、十分低い周波数でそのソース抵抗は、ソース回路１２、及び、アイソレーション回路１４とＦＥＴ６のソース回路７からなる直列抵抗の並列回路で構成されるが、周波数が上がると、この並列回路に、更に、回路１６と容量１５、容量８、出力端子２の出力インピーダンス（７５Ω）の直列回路が並列に接続されることになり、ＦＥＴ１１のソースのインピーダンスは低周波よりも高周波の方が低くなる。ゲイン特性は高周波において下がってくるので、この回路によりゲイン特性を広帯域化することができる。
【００５５】
なお、上記の特許文献１、２の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第３の実施例の構成を示す図である。
【図４】本発明の第４の実施例の構成を示す図である。
【図５】本発明の第１の実施例の具体例を示す図である。
【図６】ＦＥＴの各端子間の位相差を表す図である。
【図７】本発明の第１の実施例におけるアイソレーション特性を示す図である。
【図８】本発明の第２の実施例におけるアイソレーション特性を示す図である。
【図９】関連技術（特許文献１）の回路構成を示す図である。
【符号の説明】
【００５７】
１ 入力端子
２、３ 出力端子
４、９ フィードバック回路
５、１０ 容量（ＤＣカット容量）
６、１１ ＦＥＴ（増幅用ＦＥＴ）
６Ｓ、１１Ｓ ソース端子
７ ソース回路
７ａ インダクタ
７ｂ、７ｃ 抵抗
８、１３ 容量（ＤＣカット容量）
１２ ソース回路
１２ａ インダクタ
１２ｂ、１２ｃ 抵抗
１４ アイソレーション回路
１５、１８ 容量
１６、１７ 回路（抵抗）
２０、３８ 出力端子
２１、２３ フィードバック回路
２４ インピーダンス回路
３０ パワー分配器（スプリッタ回路）
３２ サブ回路
３６ 入力端子
Ｑ１、Ｑ２ ＦＥＴ
【技術分野】
【０００１】
本発明は電力分配器に関し、特に、広帯域の電力分配器に関する。
【背景技術】
【０００２】
１つのシステム信号で複数の受信機を動作させる場合、入力信号を複数の出力に分岐させることが必要になる。入力信号を複数に分岐させる回路（分配器）は、各受信機の受信感度を向上させるためにも、低ロス（損失）であり、かつ、小型であることが要求される。小型化のためには、分配器をチップ内に集積化することが重要である。また、分配器において分岐信号の周波数範囲は、例えばＣＡＴＶ（Ｃｏｍｍｕｎｉｔｙ Ａｎｔｅｎｎａ Ｔｅｌｅｖｉｓｉｏｎ）の場合、５５ＭＨｚから８６０ＭＨｚと十分に広くなければならない。さらに入出力のインピーダンス整合、出力同士のアイソレーションも重要である。
【０００３】
このような特性を満足させるための分配器の関連技術として、例えば特許文献１（ＵＳ ５，０４５，８２２）には、ゲート−ドレイン間にフィードバック経路を有し、ソースがＧＮＤに接続されたＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）を２つ以上用い、入力端子を２つのＦＥＴのゲート端子に接続し、ＦＥＴのドレインを出力端子に接続することで、１入力多分岐の回路を構成し、ＦＥＴのドレイン同士を抵抗で接続した回路構成が開示されている。１つの出力端子から他方の出力端子を見た場合、フィードバック抵抗を通り、他方のＦＥＴのゲート−ドレインを通る信号と、ＦＥＴのドレイン同士を接続した抵抗を通る信号の位相が１８０°ずれ、その信号の振幅は互いに等しいため、他方の出力端子に現れる信号は打ち消される。この結果、出力端子同士のアイソレーションは良好となり、またこの信号の打ち消しは広い周波数帯域で起こる。
【０００４】
図９は、広帯域分配器において出力端子同士のアイソレーションを向上させる回路構成を示す図（特許文献１参照）である。スプリッター回路３０は、パワー分配器のサブ回路３２と出力、出力間のインピーダンス回路（ｏｕｔｐｕｔ ｉｎｔｅｒｐｏｒｔ ｉｍｐｅｄａｎｃｅ：出力ポート間インピーダンス）２４を持つ。入力端子３６から入力された電力は、まずＧＮＤと入力端子との間に設けられた容量Ｃによりリファレンス電圧に固定される。入力端子は同時にＦＥＴ Ｑ１とＦＥＴ Ｑ２のゲートにインダクタＬ１を通して接続されている。ソースをＧＮＤに接地されたＦＥＴのドレイン端子は出力端子３８と出力端子２０にそれぞれ接続されている。ＦＥＴ Ｑ１とＦＥＴ Ｑ２のドレインとゲートはそれぞれフィードバック回路２１とフィードバック回路２３とで接続される。抵抗Ｒ１とインダクタＬ２の直列接続、及び抵抗Ｒ２とインダクタＬ３の直列接続で構成されたこれらのインピーダンスは、ＦＥＴの入出力インピーダンスマッチング及びゲイン補償を実現する。出力端子３８及び出力端子２０はこれらの間にあるインピーダンス回路２４により直接接続されている。このインピーダンス回路２４は、抵抗Ｒ３とインダクタＬ４の直接接続であることが望ましい。
【０００５】
出力端子３８と２０のアイソレーションは、パワー分配器、パワースプリッタには重要である。ＦＥＴ Ｑ１とＱ２のようなアクティブデバイスを用いることで、出力端子３８の反射波はドレイン−ゲート間の容量、及びゲート−ＧＮＤ間の容量によりＦＥＴ Ｑ１を通る。この位相の変わらない信号は直接ＦＥＴ Ｑ２に入り、おおよそ１８０°の位相シフトを作る。この信号は出力端子２０において見られる。図９の回路では、これにより出力端子同士のアイソレーションの劣化が見られる。
【０００６】
インピーダンス回路（出力ポート間インピーダンス）２４によりスプリッター回路３０では、前記信号劣化のほかの劣化が生じる。最も簡単な構成では、この回路（出力ポート間インピーダンス）２４は抵抗Ｒ３のみで実現される。出力端子３８の信号は、この抵抗Ｒ３で位相回りなしで出力端子２０に供給される。２つの経路を通った、位相が互いに１８０°異なる、同一の信号強度の信号が、出力端子２０で結合されるため、結果として、キャンセリングが起き、出力端子２０で見られる信号は減少される。
【０００７】
ＦＥＴを通る信号は実際にはおおよそ１８０°よりもその位相が進んだとする。位相１８０°からのオフセットは、インピーダンス回路（出力ポート間インピーダンス）２４を構成するインダクタＬ４により２つの経路の位相差が１８０°となるように補償される。
【０００８】
また特許文献２には、ＣＡＴＶ等のように多チャンネル広帯域に亘る信号を安定に、高い利得で増幅できる広帯域増幅器が開示されている。入力端子に接続された電力分配器及び出力端子に接続された電力結合器の間にプッシュプル形式に接続された第１及び第２の増幅回路を含み、各増幅回路は、入力側を構成する第１段の増幅部と第２段の増幅部とが縦続接続される一方、第２段の増幅部と出力側を構成する第３段の増幅部とがカスコード接続され、更に、第２段の増幅部の入力側と第１段の増幅部の入力側の間に、第１の負帰還回路を接続し、第３段の増幅部の出力側と第２段の増幅部の入力部との間に第２の負帰還回路が接続された構成を有する。特許文献２において、電力分配器は入力側トランスで構成されている。電力結合器は出力側トランスによって構成されている。
【０００９】
【特許文献１】米国特許第５０４５８２２号明細書
【特許文献２】特開平１０−２２７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以下に本発明による関連技術の分析を与える。
【００１１】
図９を参照して説明した関連技術は、以下のような問題点を有している。
【００１２】
出力端にＥＳＤ（Ｅｌｅｃｔｒｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）や大信号が入力された場合、あるいは大信号を扱う場合、出力端子同士を接続している抵抗（図９のインピーダンス回路２４の抵抗Ｒ３）が弱く見えてしまう。
【００１３】
また、この回路を用いても、十分に出力端子のアイソレーションを下げることは出来ない。
【００１４】
さらに、アイソレーションを向上させるように回路定数を調整すると、入出力端子間のゲインが減少し、その帯域が狭くなる等の問題がある。
【課題を解決するための手段】
【００１５】
本願で開示される発明は前記課題を解決するため、概略以下の構成とされる。
【００１６】
本発明の１つの側面によれば、ゲートが共通の入力端子にＡＣ結合され、ドレインが複数の出力端子にそれぞれＡＣ結合され、ドレイン・ゲート間にフィードバック回路が接続された複数のＦＥＴを有し、一のＦＥＴのソースが、抵抗、又は抵抗とインダクタの直列回路、を介して、他のＦＥＴのソースと接続されている分配回路が提供される。
【００１７】
本発明においては、前記一のＦＥＴのドレインと前記他のＦＥＴのソースとの間に直列に接続された、容量と抵抗を備えている。本発明においては、前記一のＦＥＴのソースと前記他のＦＥＴのドレインとの間に直列に接続された、容量と抵抗を備えている。
【００１８】
本発明の別の側面によれば、ゲートが共通の入力端子に容量を介して接続され、ドレインが複数の出力端子にそれぞれ容量を介して接続され、ドレイン・ゲート間にフィードバック回路が接続され、ソースとグランド間に、インダクタと抵抗の直列回路と、抵抗との並列回路が接続された、複数のＦＥＴを有し、一のＦＥＴのドレインは、抵抗、又は抵抗とインダクタの直列回路、を介して、他のＦＥＴのドレインと接続されている分配回路が提供される。
【００１９】
本発明のさらに他の側面によれば、ゲートが共通の入力端子に容量を介して接続され、ドレインが複数の出力端子にそれぞれ容量を介して接続され、ドレイン・ゲート間にフィードバック回路が接続された複数のＦＥＴを有し、一のＦＥＴのドレインと他のＦＥＴのソースとの間に、容量と抵抗の直列回路を備え、前記一のＦＥＴのソースと前記他のＦＥＴのドレインとの間に、容量と抵抗の直列回路を備え、前記一のＦＥＴのドレインは、抵抗、又は抵抗とインダクタの直列回路、を介して、他のＦＥＴのドレインと接続されている分配回路が提供される。
【発明の効果】
【００２０】
本発明によれば、少ない回路素子で出力端子に高電圧が入力された場合でもその影響をより少なくするとともに広帯域なアイソレーション特性を持つ広帯域分配器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の一の態様において、入力端子（１）に一端が接続された第１の容量（５）と、第１の容量（５）の他端にゲート端子が接続された第１のＦＥＴ（６）と、第１のＦＥＴ（６）のドレイン端子と第１の容量（５）の一端の間に接続された第１のフィードバック回路（４）と、第１のＦＥＴ（６）のソース端子とグランド間に接続された第１のソース回路（７）と、第１のＦＥＴ（６）のドレイン端子と第１の出力端子（２）間に接続された第２の容量（８）と、を有する第１の増幅器と、
入力端子（１）に一端が接続された第３の容量（１０）と、第３の容量（１０）の他端にゲート端子が接続された第２のＦＥＴ（１１）と、第２のＦＥＴ（１１）のドレイン端子と第３の容量（１０）の一端の間に接続された第２のフィードバック回路（９）と、第２のＦＥＴ（１１）のソース端子とグランド間に接続された第２のソース回路（１２）と、第２のＦＥＴ（１１）のドレイン端子と第２の出力端子（３）間に接続された第４の容量（１３）を、を有する第２の増幅器と、
第１のＦＥＴ（６）のソースと第２のＦＥＴ（１１）のソース間に接続されたアイソレーション回路（１４）と、を含む。
【００２２】
本発明の別の態様において、第１のＦＥＴ（６）のソースと第２のＦＥＴ（１１）のドレイン間に直列に接続された、容量（１８）と抵抗（１７）と、第１のＦＥＴ（６）のドレインと第２のＦＥＴ（１１）のソース間に直列に接続された、容量（１５）と抵抗（１６）と、を備えた構成としてもよい。
【００２３】
本発明の別の態様において、入力端子（１）に一端が接続された第１の容量（５）と、第１の容量の他端にゲート端子が接続された第１のＦＥＴ（６）と、第１のＦＥＴ（６）のドレイン端子と第１の容量（５）の一端の間に接続された第１のフィードバック回路（４）と、第１のＦＥＴ（６）のソース端子とグランド間に接続された第１の抵抗（７ｃ）と、第１の抵抗（７ｃ）に並列に接続された第２の抵抗（７ｂ）と第１のインダクタ（７ａ）の直列回路と、第１のＦＥＴ（６）のドレイン端子と第１の出力端子間に接続された第２の容量（８）と、を有する第１の増幅器と、
入力端子（１）に一端が接続された第３の容量（１０）と、第３の容量（１０）の他端にゲート端子が接続された第２のＦＥＴ（１１）と、第２のＦＥＴ（１１）のドレイン端子と第３の容量（１０）の一端の間に接続された第２のフィードバック回路（９）と、第２のＦＥＴ（１１）のソース端子とグランド間に接続された第３の抵抗（１２ｃ）と、第３の抵抗（１２ｃ）に並列に接続された第４の抵抗（１２ｂ）と第２のインダクタ（１２ａ）の直列回路と、第２のＦＥＴ（１１）のドレイン端子と第２の出力端子間に接続された第４の容量（１３）と、を有する第２の増幅器と、
第１のＦＥＴ（６）のドレインと第２のＦＥＴ（１１）のドレイン間に接続されたアイソレーション回路（１４）と、を備えている。
【００２４】
本発明の別の態様において、入力端子（１）に一端が接続された第１の容量（５）と、第１の容量（５）の他端にゲート端子が接続された第１のＦＥＴ（６）と、第１のＦＥＴのドレイン端子と第１の容量（５）の一端の間に接続された第１のフィードバック回路（４）と、第１のＦＥＴ（６）のソース端子とグランド間に接続された第１のソース回路（７）と、第１のＦＥＴ（６）のドレイン端子と第１の出力端子（２）間に接続された第２の容量（８）と、を有する第１の増幅器と、
入力端子（１）に一端が接続された第３の容量（１０）と、第３の容量（１０）の他端にゲート端子が接続された第２のＦＥＴ（１１）と、第２のＦＥＴ（１１）のドレイン端子と第３の容量（１０）の一端の間に接続された第２のフィードバック回路（９）と、第２のＦＥＴ（１１）のソース端子とグランド間に接続された第２のソース回路（１２）と、第２のＦＥＴ（１１）のドレイン端子と第２の出力端子（３）間に接続された第４の容量（１３）と、を有する第２の増幅器と、
第１のＦＥＴ（６）のドレインと第２のＦＥＴ（１１）のドレイン間に接続されたアイソレーション回路（１４）と、
第１のＦＥＴ（６）のソースと第２のＦＥＴ（１１）のドレイン間に直列に接続された、容量（１８）と抵抗（１７）と、
第１のＦＥＴ（６）のドレインと第２のＦＥＴ（１１）のソース間に直列に接続された、容量（１５）と抵抗（１６）と、を備えた構成としてもよい。以下実施例に即して説明する。
【実施例】
【００２５】
図１は、本発明の第１の実施例の構成を示す図であり、１入力２出力型の電力分配器の回路構成が示されている。図１を参照すると、本実施例の電力分配器は、入力端子１にそれぞれ一端が接続された容量５、１０と、容量５、１０の他端にそれぞれゲート端子が接続されたＦＥＴ６、１１と、ＦＥＴ６、１１のドレイン端子と容量５、１０の一端間にそれぞれ接続されたフィードバック回路４、９と、ＦＥＴ６、１１のソース端子とＧＮＤ間にそれぞれ接続されたソース回路７、１２と、ＦＥＴ６、１１のドレイン端子と出力端子２、３間にそれぞれ接続された容量８、１３と、ＦＥＴ６、１１のソース端子間に接続されたアイソレーション回路１４と、を備えている。フィードバック回路４、９は、抵抗、又は、抵抗とインダクタの直列回路を含む。ソース回路７、１２は抵抗を含む。アイソレーション回路１４は、抵抗、又は、抵抗とインダクタの直接回路を含む。
【００２６】
本実施例において、出力端子２から出力端子３への経路としては、
経路Ａ：［出力端子２］→［容量８］→［フィードバック回路４］→［容量１０］→［ＦＥＴ１１のゲート−ドレイン］→［容量１３］→［出力端子３］、
経路Ｂ：［出力端子２］→［容量８］→［ＦＥＴ６のドレイン−ソース］→［アイソレーション回路１４］→［ＦＥＴ１１のソース−ドレイン］→［容量１３］→［出力端子３］
の２つがあり、２つの経路Ａ、Ｂは位相が互いに１８０°ずれることで、２つの経路Ａ、Ｂが交わる出力端子３では信号が打ち消される。これにより、良好なアイソレーション特性が得られる。
【００２７】
また、本実施例において、出力端子２にＥＳＤパルスが入ってきた場合、アイソレーション回路１４はＦＥＴ６、１１のソース端子に接続されているため、図９の構成のように、ＦＥＴのドレイン間に接続されている場合に比べてより良く保護される。
【００２８】
大信号を扱う場合、例えば出力端子２及び出力端子３における電圧振幅の位相が回路のライン引き回し、対地容量などでずれた場合、図９の回路では、回路（出力ポート間インピーダンス）２４に大電流が流れてしまう。
【００２９】
これに対して、本実施例においては、出力端子２及び出力端子３における電圧振幅の位相がずれた場合でも、アイソレーション回路１４はＦＥＴ６、１１のソース端子に接続されているため、出力端子２、３に現れる電圧振幅より十分小さい電圧振幅がソース端子に現れることになり、出力端子２及び出力端子３における電圧振幅の位相がずれた場合でも、アイソレーション回路１４には大電流が流れにくい構成とされている。
【００３０】
図２は、本発明の第２の実施例の構成を示す図である。本実施例は、出力端子のアイソレーションを更に向上させ、かつゲイン特性の広帯域化を図るものである。図２を参照すると、本実施例の電力分配器は、図１の構成に対して、さらに、ＦＥＴ６のドレイン端子とＦＥＴ１１のソース端子１１Ｓ間に、容量１５と回路１６（抵抗）からなる直列回路を接続し、ＦＥＴ１１のドレイン端子とＦＥＴ６のソース端子６Ｓ間に、容量１８と回路１７（抵抗）からなる直接回路が接続されている。
【００３１】
出力端子２から見た出力端子３への経路において、
経路Ａ（［出力端子２］→［容量８］→［フィードバック回路４］→［容量１０］→［ＦＥＴ１１のゲート−ドレイン］→［容量１３］→［出力端子３］）の位相は、ＦＥＴ１１のゲート−ドレインの位相特性により周波数が上がるにつれ、１８０°よりも更に大きくなっていく。
【００３２】
これに対し、経路Ｂ（［出力端子２］→［容量８］→［ＦＥＴ６のドレイン−ソース］→［アイソレーション回路１４］→［ＦＥＴ１１のソース−ドレイン］→［容量１３］→［出力端子３］）では、周波数が上がってもその位相の変化は、経路Ａよりも少ない。このため、周波数が上がるにつれて、出力端子３での位相キャンセルがずれてしまう。
【００３３】
図２において、容量１５、回路１６からなる直列回路は、
経路Ｃ：［出力端子２］→［容量８］→［容量１５］→［回路１６］→［ＦＥＴ１１のソース−ドレイン］→［容量１３］→［出力端子３］
を追加することになり、この経路の周波数に対しての位相特性及びロス特性を、周波数が上がり、２つの経路Ａ、Ｂの位相差が１８０°よりも大きくなり、位相キャンセルが起こりにくくなった場合でも、出力端子３で信号が打ち消しあうように、調整する。この結果、本実施例によれば、前記第１の実施例と比べて、より広帯域なアイソレーション特性を得ることが出来る。
【００３４】
さらに、この容量１５、回路１６からなる直列回路は、ゲイン特性の広帯域化にもつながる。すなわち、十分低い周波数において、ＦＥＴ１１のソース抵抗は、ソース回路１２、及び、アイソレーション回路１４とＦＥＴ６のソース回路７からなる直列抵抗と、の並列回路で構成されるが、周波数が上がると、ソース回路１２と、アイソレーション回路１４及びＦＥＴ６のソース回路７の直列抵抗との並列回路に、更に、回路１６と容量１５、容量８、出力端子２の出力インピーダンス（７５Ω）の直列回路が並列に接続されることになり、ＦＥＴ１１のソースのインピーダンスは、低周波よりも高周波の方が低くなる。ゲイン特性は高周波において下がってくるので、本実施例の回路構成により、ゲイン特性を広帯域化することができる。
【００３５】
図３は、本発明の第３の実施例の構成を示す図である。本実施例は、出力端子のアイソレーションを更に向上させるための回路であり、１入力２出力型の回路である。図３を参照すると、本実施例においては、図１のソース回路７を、ＦＥＴ６のソース端子とＧＮＤ間にそれぞれ接続された抵抗７ｃと、抵抗７ｃと並列に接続された、インダクタ７ａと抵抗７ｂの直列回路とで構成し、図１のソース回路１２を、ＦＥＴ１１のソース端子とＧＮＤ間にそれぞれ接続された抵抗１２ｃと、抵抗１２ｃと並列に接続された、インダクタ１２ａと抵抗１２ｂの直列回路とで構成し、さらに、アイソレーション回路１４をＦＥＴ６、１１のドレイン端子間に接続している。アイソレーション回路１４は、抵抗、又は、抵抗とインダクタの直接回路を含む。
【００３６】
出力端子２から見た出力端子３へ抜ける信号は、
径路Ｄ：［出力端子２］→［容量８］→［フィードバック回路４］→［容量１０］→［ＦＥＴ１１のゲート−ドレイン］→［容量１３］→［出力端子３］
径路Ｅ：［出力端子２］→［容量８］→［アイソレーション回路１４］→［容量１３］→［出力端子３］
の２つ経路の位相が互いに１８０°ずれることで位相キャンセルが起こり打ち消される。
【００３７】
図１の前記第１の実施例において、［出力端子２］→［容量８］→［フィードバック回路４］→［容量１０］→［ＦＥＴ１１のゲート−ドレイン］を通る経路は、ＦＥＴ１１のゲート−ドレインの周波数特性のため、高周波になると、位相が−１８０°よりも大きくなる。
【００３８】
図３の本実施例においては、インダクタ１２ａ及び抵抗１２ｂからなる直列回路と抵抗１２ｃからなる並列回路がＦＥＴ１１のソースに接続されているため、ＦＥＴ１１のソースの位相は、高周波で徐々に進み、ＦＥＴ１１のゲート−ドレイン特性の高周波でのずれを抑えることが出来る。この結果、高周波でも、位相キャンセルを実現することが出来る。
【００３９】
図４は、本発明の第４の実施例の構成を示す図である。本実施例は、出力端子のアイソレーション特性を更に向上させるものである。図２の第２の実施例では、アイソレーション回路１４は、ＦＥＴ６のソース端子６ＳとＦＥＴ１１のソース端子１１Ｓとの間に接続されているが、本実施例では、アイソレーション回路１４を、ＦＥＴ６のドレイン端子とＦＥＴ１１のドレイン端子の間に接続している。
【００４０】
ＦＥＴ６のドレイン端子とＦＥＴ１１のソース端子との間に設けた容量１５と回路１６からなる直接回路を、出力端子２から出力端子３を見たときの２つの経路の位相差が１８０°から更に大きくなり、位相キャンセルが起こりづらい周波数において、位相キャンセルするようにその値を調整することで、広帯域にアイソレーション特性を得ることができる。
【００４１】
また、図２の前記第２の実施例と同様に、この容量１５と回路１６からなる直列回路、及び、容量１８と回路１７からなる直列回路は、入力端子１から出力端子２、又は出力端子３を見たときのゲイン特性の広帯域化も実現することが出来る。
【００４２】
以下に、具体例を説明する。この具体例では、図１の第１の実施例において、フィードバック回路４を、抵抗、又は抵抗とインダクタの直列回路で構成し、ソース回路７を抵抗で構成し、アイソレーション回路１４を抵抗、又は、抵抗とインダクタ、マイクロストリップラインの直列回路で構成している。図５に、回路とその定数示す。
【００４３】
抵抗４、９：４５０ ｏｈｍ
容量５、１０：４．４ ｐＦ
抵抗７、１２：１９ ｏｈｍ
抵抗１４ ７ ｏｈｍ
容量８、１３ ３３０ｐＦ
ＦＥＴ６、１１ Ｗｇ（ゲート幅）＝１．６ｍｍ
【００４４】
図５における回路定数はあくまで一例であり、その値は以下に示す位相キャンセルのメカニズムに基づいて適宜調整されるため、複数の組み合わせがあるのが一般的である。
【００４５】
前述したように、図１において、出力端子２から出力端子３への経路は、
経路Ａ：［出力端子２］→［容量８］→［フィードバック回路４］→［容量１０］→［ＦＥＴ１１のゲート−ドレイン］→［容量１３］→［出力端子３］を通る経路、
径路Ｂ：［出力端子２］→［容量８］→［ＦＥＴ６のドレイン−ソース］→［アイソレーション回路１４］→［ＦＥＴ１１のソース−ドレイン］→［容量１３］→［出力端子３］を通る経路がある。
【００４６】
経路ＢではＦＥＴ６のドレイン−ソース、ＦＥＴ１１のソース−ドレインを通る経路となるため、出力端子３に現れる信号の位相はほぼ０°とみなせる。
【００４７】
経路Ａでは、信号はＦＥＴ１１のゲート−ドレインを通るため、その位相は、ほぼ１８０°、元の信号から位相が遅れた信号となる。
【００４８】
ゲートから信号が入力された際（ｓｉｇｎａｌ ｉｎｐｕｔ ｆｒｏｍ ｇａｔｅ）のゲート−ドレイン間位相シフト、ゲート−ソース間位相シフトの様子を図６（Ａ）、（Ｂ）に示す。
【００４９】
ソースから信号が入力された場合（ｓｉｇｎａｌ ｉｎｐｕｔ ｆｒｏｍ ｓｏｕｒｃｅ）の、ソース−ゲート間位相シフト、ソース−ドレイン間の位相シフトの様子を図６（Ｃ）、（Ｄ）に示す。
【００５０】
ドレインから信号が入力された場合（ｓｉｇｎａｌ ｉｎｐｕｔ ｆｒｏｍ ｄｒａｉｎ）の、ドレイン−ゲート間位相シフト、ドレイン−ソース間位相シフトの様子を図６（Ｅ）、（Ｆ）に示す。
【００５１】
出力端子３においてこの２つの信号は合成されることとなるので、結果として信号が打ち消される。これにより良好なアイソレーション特性が得られる。得られる効果は従来回路と同じであるが、アイソレーションを確保する為の回路がＦＥＴのドレイン同士に接続されているか、ソース同士に接続されているかという点で異なっている。また図６の回路を適用した際の効果を図７に示す。
【００５２】
前述したように、図１の回路構成では、このソース端子同士に、アイソレーション特性を向上する回路（アイソレーション回路１４）が接続されているため、例えば、出力端子２にＥＳＤパルスが入ってきた場合に、アイソレーション回路１４は、ＦＥＴのソース端子に接続されており、あるいは、大信号を扱う場合、例えば出力端子２及び出力端子３における電圧振幅の位相が回路のライン引き回し、対地容量などでずれた場合、アイソレーション回路１４はＦＥＴのソース端子に接続されるため、出力端子２、３に現れる電圧振幅より十分小さい電圧振幅がＦＥＴのソース端子に現れることになり、出力端子２及び出力端子３における電圧振幅の位相がずれた場合でも、アイソレーション回路１４に大電流が流れにくい構成となっている。
【００５３】
図８は、図２、図３の実施例の作用効果を説明するための図であり、ゲイン特性（図８（ａ））とアイソレーション特性（図８（ｂ））が示されている。図８は、あくまで一例であり、上記で述べた容量１５と回路１６からなる回路、及び、容量１８と回路１７からなる回路の定数を任意に変えることでその形を自由に調整することができる。
【００５４】
図２において、容量１５、回路１６からなる直列回路はゲイン特性の広帯域化にもつながる。ＦＥＴ１１において、十分低い周波数でそのソース抵抗は、ソース回路１２、及び、アイソレーション回路１４とＦＥＴ６のソース回路７からなる直列抵抗の並列回路で構成されるが、周波数が上がると、この並列回路に、更に、回路１６と容量１５、容量８、出力端子２の出力インピーダンス（７５Ω）の直列回路が並列に接続されることになり、ＦＥＴ１１のソースのインピーダンスは低周波よりも高周波の方が低くなる。ゲイン特性は高周波において下がってくるので、この回路によりゲイン特性を広帯域化することができる。
【００５５】
なお、上記の特許文献１、２の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第２の実施例の構成を示す図である。
【図３】本発明の第３の実施例の構成を示す図である。
【図４】本発明の第４の実施例の構成を示す図である。
【図５】本発明の第１の実施例の具体例を示す図である。
【図６】ＦＥＴの各端子間の位相差を表す図である。
【図７】本発明の第１の実施例におけるアイソレーション特性を示す図である。
【図８】本発明の第２の実施例におけるアイソレーション特性を示す図である。
【図９】関連技術（特許文献１）の回路構成を示す図である。
【符号の説明】
【００５７】
１ 入力端子
２、３ 出力端子
４、９ フィードバック回路
５、１０ 容量（ＤＣカット容量）
６、１１ ＦＥＴ（増幅用ＦＥＴ）
６Ｓ、１１Ｓ ソース端子
７ ソース回路
７ａ インダクタ
７ｂ、７ｃ 抵抗
８、１３ 容量（ＤＣカット容量）
１２ ソース回路
１２ａ インダクタ
１２ｂ、１２ｃ 抵抗
１４ アイソレーション回路
１５、１８ 容量
１６、１７ 回路（抵抗）
２０、３８ 出力端子
２１、２３ フィードバック回路
２４ インピーダンス回路
３０ パワー分配器（スプリッタ回路）
３２ サブ回路
３６ 入力端子
Ｑ１、Ｑ２ ＦＥＴ
【特許請求の範囲】
【請求項１】
ゲートが共通の入力端子に容量を介して接続され、ドレインが複数の出力端子にそれぞれ容量を介して接続され、ドレイン・ゲート間にフィードバック回路が接続された複数のＦＥＴ（電界効果トランジスタ）を有し、一のＦＥＴのソースが、抵抗、又は抵抗とインダクタの直列回路、を介して、他のＦＥＴのソースと接続されている、ことを特徴とする分配回路。
【請求項２】
前記一のＦＥＴのドレインと前記他のＦＥＴのソースとの間に、容量と抵抗の直列回路を備えている、ことを特徴とする請求項１記載の分配回路。
【請求項３】
前記一のＦＥＴのソースと前記他のＦＥＴのドレインとの間に、容量と抵抗の直列回路を備えている、ことを特徴とする請求項１記載の分配回路。
【請求項４】
ゲートが共通の入力端子に容量を介して接続され、ドレインが複数の出力端子にそれぞれ容量を介して接続され、ドレイン・ゲート間にフィードバック回路が接続され、ソースとグランド間に、インダクタと抵抗の直列回路と、抵抗との並列回路が接続された、複数のＦＥＴ（電界効果トランジスタ）を有し、
一のＦＥＴのドレインは、抵抗、または抵抗とインダクタの直列回路、を介して、他のＦＥＴのドレインと接続されている、ことを特徴とする分配回路。
【請求項５】
ゲートが共通の入力端子に容量を介して接続され、ドレインが複数の出力端子にそれぞれ容量を介して接続され、ドレイン・ゲート間にフィードバック回路が接続された複数のＦＥＴ（電界効果トランジスタ）を有し、
一のＦＥＴのドレインと他のＦＥＴのソースとの間に、容量と抵抗の直列回路を備え、
前記一のＦＥＴのソースと前記他のＦＥＴのドレインとの間に、容量と抵抗の直列回路を備え、
前記一のＦＥＴのドレインは、抵抗、または抵抗とインダクタの直列回路、を介して、前記他のＦＥＴのドレインと接続されている、ことを特徴とする分配回路。
【請求項６】
入力端子に一端が接続された第１の容量と、
前記第１の容量の他端にゲート端子が接続された第１のＦＥＴと、
前記第１のＦＥＴのドレイン端子と前記第１の容量の一端の間に接続された第１のフィードバック回路と、
前記第１のＦＥＴのソース端子とグランド間に接続された第１のソース回路と、
前記第１のＦＥＴのドレイン端子と第１の出力端子間に接続された第２の容量と、
前記入力端子に一端が接続された第３の容量と、
前記第３の容量の他端にゲート端子が接続された第２のＦＥＴと、
前記第２のＦＥＴのドレイン端子と前記第３の容量の一端の間に接続された第２のフィードバック回路と、
前記第２のＦＥＴのソース端子とグランド間に接続された第２のソース回路と、
前記第２のＦＥＴのドレイン端子と第２の出力端子間に接続された第４の容量と、
前記第１のＦＥＴのソースと前記第２のＦＥＴのソース間に接続されたアイソレーション回路と、
を含むことを特徴とする分配回路。
【請求項７】
前記第１のＦＥＴのソースと前記第２のＦＥＴのドレイン間に直列に接続された、容量と抵抗と、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのソース間に直列に接続された、容量と抵抗と、
を備えている、ことを特徴とする請求項６記載の分配回路。
【請求項８】
入力端子に一端が接続された第１の容量と、
前記第１の容量の他端にゲート端子が接続された第１のＦＥＴと、
前記第１のＦＥＴのドレイン端子と前記第１の容量の一端の間に接続された第１のフィードバック回路と、
前記第１のＦＥＴのソース端子とグランド間に接続された第１の抵抗と、前記第１の抵抗に並列に接続された第２の抵抗と第１のインダクタの直列回路と、を含む第１のソース回路と、
前記第１のＦＥＴのドレイン端子と第１の出力端子間に接続された第２の容量と、
前記入力端子に一端が接続された第３の容量と、
前記第３の容量の他端にゲート端子が接続された第２のＦＥＴと、
前記第２のＦＥＴのドレイン端子と前記第３の容量の一端の間に接続された第２のフィードバック回路と、
前記第２のＦＥＴのソース端子とグランド間に接続された第３の抵抗と、前記第３の抵抗に並列に接続された第４の抵抗と第２のインダクタの直列回路と、を含む第２のソース回路と、
前記第２のＦＥＴのドレイン端子と第２の出力端子間に接続された第４の容量と、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのドレイン間に接続されたアイソレーション回路と、
を含むことを特徴とする分配回路。
【請求項９】
入力端子に一端が接続された第１の容量と、
前記第１の容量の他端にゲート端子が接続された第１のＦＥＴと、
前記第１のＦＥＴのドレイン端子と前記第１の容量の一端の間に接続された第１のフィードバック回路と、
前記第１のＦＥＴのソース端子とグランド間に接続された第１のソース回路と、
前記第１のＦＥＴのドレイン端子と第１の出力端子間に接続された第２の容量と、
前記入力端子に一端が接続された第３の容量と、
前記第３の容量の他端にゲート端子が接続された第２のＦＥＴと、
前記第２のＦＥＴのドレイン端子と前記第３の容量の一端の間に接続された第２のフィードバック回路と、
前記第２のＦＥＴのソース端子とグランド間に接続された第２のソース回路と、
前記第２のＦＥＴのドレイン端子と第２の出力端子間に接続された第４の容量と、
前記第１のＦＥＴのソースと前記第２のＦＥＴのドレイン間に直列に接続された、容量と抵抗と、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのソース間に直列に接続された、容量と抵抗と、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのドレイン間に接続されたアイソレーション回路と、
を含むことを特徴とする分配回路。
【請求項１】
ゲートが共通の入力端子に容量を介して接続され、ドレインが複数の出力端子にそれぞれ容量を介して接続され、ドレイン・ゲート間にフィードバック回路が接続された複数のＦＥＴ（電界効果トランジスタ）を有し、一のＦＥＴのソースが、抵抗、又は抵抗とインダクタの直列回路、を介して、他のＦＥＴのソースと接続されている、ことを特徴とする分配回路。
【請求項２】
前記一のＦＥＴのドレインと前記他のＦＥＴのソースとの間に、容量と抵抗の直列回路を備えている、ことを特徴とする請求項１記載の分配回路。
【請求項３】
前記一のＦＥＴのソースと前記他のＦＥＴのドレインとの間に、容量と抵抗の直列回路を備えている、ことを特徴とする請求項１記載の分配回路。
【請求項４】
ゲートが共通の入力端子に容量を介して接続され、ドレインが複数の出力端子にそれぞれ容量を介して接続され、ドレイン・ゲート間にフィードバック回路が接続され、ソースとグランド間に、インダクタと抵抗の直列回路と、抵抗との並列回路が接続された、複数のＦＥＴ（電界効果トランジスタ）を有し、
一のＦＥＴのドレインは、抵抗、または抵抗とインダクタの直列回路、を介して、他のＦＥＴのドレインと接続されている、ことを特徴とする分配回路。
【請求項５】
ゲートが共通の入力端子に容量を介して接続され、ドレインが複数の出力端子にそれぞれ容量を介して接続され、ドレイン・ゲート間にフィードバック回路が接続された複数のＦＥＴ（電界効果トランジスタ）を有し、
一のＦＥＴのドレインと他のＦＥＴのソースとの間に、容量と抵抗の直列回路を備え、
前記一のＦＥＴのソースと前記他のＦＥＴのドレインとの間に、容量と抵抗の直列回路を備え、
前記一のＦＥＴのドレインは、抵抗、または抵抗とインダクタの直列回路、を介して、前記他のＦＥＴのドレインと接続されている、ことを特徴とする分配回路。
【請求項６】
入力端子に一端が接続された第１の容量と、
前記第１の容量の他端にゲート端子が接続された第１のＦＥＴと、
前記第１のＦＥＴのドレイン端子と前記第１の容量の一端の間に接続された第１のフィードバック回路と、
前記第１のＦＥＴのソース端子とグランド間に接続された第１のソース回路と、
前記第１のＦＥＴのドレイン端子と第１の出力端子間に接続された第２の容量と、
前記入力端子に一端が接続された第３の容量と、
前記第３の容量の他端にゲート端子が接続された第２のＦＥＴと、
前記第２のＦＥＴのドレイン端子と前記第３の容量の一端の間に接続された第２のフィードバック回路と、
前記第２のＦＥＴのソース端子とグランド間に接続された第２のソース回路と、
前記第２のＦＥＴのドレイン端子と第２の出力端子間に接続された第４の容量と、
前記第１のＦＥＴのソースと前記第２のＦＥＴのソース間に接続されたアイソレーション回路と、
を含むことを特徴とする分配回路。
【請求項７】
前記第１のＦＥＴのソースと前記第２のＦＥＴのドレイン間に直列に接続された、容量と抵抗と、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのソース間に直列に接続された、容量と抵抗と、
を備えている、ことを特徴とする請求項６記載の分配回路。
【請求項８】
入力端子に一端が接続された第１の容量と、
前記第１の容量の他端にゲート端子が接続された第１のＦＥＴと、
前記第１のＦＥＴのドレイン端子と前記第１の容量の一端の間に接続された第１のフィードバック回路と、
前記第１のＦＥＴのソース端子とグランド間に接続された第１の抵抗と、前記第１の抵抗に並列に接続された第２の抵抗と第１のインダクタの直列回路と、を含む第１のソース回路と、
前記第１のＦＥＴのドレイン端子と第１の出力端子間に接続された第２の容量と、
前記入力端子に一端が接続された第３の容量と、
前記第３の容量の他端にゲート端子が接続された第２のＦＥＴと、
前記第２のＦＥＴのドレイン端子と前記第３の容量の一端の間に接続された第２のフィードバック回路と、
前記第２のＦＥＴのソース端子とグランド間に接続された第３の抵抗と、前記第３の抵抗に並列に接続された第４の抵抗と第２のインダクタの直列回路と、を含む第２のソース回路と、
前記第２のＦＥＴのドレイン端子と第２の出力端子間に接続された第４の容量と、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのドレイン間に接続されたアイソレーション回路と、
を含むことを特徴とする分配回路。
【請求項９】
入力端子に一端が接続された第１の容量と、
前記第１の容量の他端にゲート端子が接続された第１のＦＥＴと、
前記第１のＦＥＴのドレイン端子と前記第１の容量の一端の間に接続された第１のフィードバック回路と、
前記第１のＦＥＴのソース端子とグランド間に接続された第１のソース回路と、
前記第１のＦＥＴのドレイン端子と第１の出力端子間に接続された第２の容量と、
前記入力端子に一端が接続された第３の容量と、
前記第３の容量の他端にゲート端子が接続された第２のＦＥＴと、
前記第２のＦＥＴのドレイン端子と前記第３の容量の一端の間に接続された第２のフィードバック回路と、
前記第２のＦＥＴのソース端子とグランド間に接続された第２のソース回路と、
前記第２のＦＥＴのドレイン端子と第２の出力端子間に接続された第４の容量と、
前記第１のＦＥＴのソースと前記第２のＦＥＴのドレイン間に直列に接続された、容量と抵抗と、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのソース間に直列に接続された、容量と抵抗と、
前記第１のＦＥＴのドレインと前記第２のＦＥＴのドレイン間に接続されたアイソレーション回路と、
を含むことを特徴とする分配回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２００９−１７７４００（Ｐ２００９−１７７４００Ａ）
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願番号】特願２００８−１２６７６（Ｐ２００８−１２６７６）
【出願日】平成２０年１月２３日（２００８．１．２３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年８月６日（２００９．８．６）
【国際特許分類】
【出願日】平成２０年１月２３日（２００８．１．２３）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]