情報処理装置および画像形成装置
【課題】制御装置と処理装置との間の通信が高速伝送線のみで行われる情報処理装置において、制御装置から処理装置への低速なアクセスが連続した場合でも、制御装置と処理装置との間の高速なデータ転送が阻害されないようにする。
【解決手段】制御装置１は、処理装置２における複数のデバイスへのアクセスを発行するマイクロプロセッサ１１を有する。そして、処理装置２は、高速伝送線３を介して複数のデバイスへのアクセスを受信するブリッジ２１と、複数のデバイスのうちの低速な制御レジスタ２５に対するアクセスが受信されると、そのアクセスをバッファリングする制御キュー２４とを有する。
【解決手段】制御装置１は、処理装置２における複数のデバイスへのアクセスを発行するマイクロプロセッサ１１を有する。そして、処理装置２は、高速伝送線３を介して複数のデバイスへのアクセスを受信するブリッジ２１と、複数のデバイスのうちの低速な制御レジスタ２５に対するアクセスが受信されると、そのアクセスをバッファリングする制御キュー２４とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、情報処理装置および画像形成装置に関するものである。
【背景技術】
【０００２】
近年、高速伝送技術が発達し、専用の伝送線を設けずに、異なる用途のために高速伝送線を共用してデータ通信が行われている。高速伝送線を有効に利用していくと、多くの用途により高速伝送線が使用される傾向にある。
【０００３】
例えばチップ間伝送の分野では、ＲａｐｉｄＩＯ、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ、ＰＣＩ−Ｅｘｐｒｅｓｓなどの高速なシリアル伝送方式が実用化されており、そのような伝送方式を使用することにより、１つの伝送経路でチップ間の伝送をすべて行うことができる。高速データ通信、コンフィグレーション設定などの低速データ通信、割り込み信号などが１つの高速伝送線で行われる。
【０００４】
また、プロセッサなどの制御回路が接続されている高速なバスと、周辺デバイスが接続されている低速なバスとを接続するものとして、バスブリッジがある（例えば特許文献１〜３参照）。制御回路は、高速なバスを介してバスブリッジへ、周辺デバイスへのアクセス（周辺デバイスの制御レジスタへ書き込むためのデータとアドレスとコマンド）を送信する。
【０００５】
図４は、従来の情報処理装置の一例を示すブロック図である。図４に示す情報処理装置では、制御装置１０１と処理装置１０２とが高速伝送線１０３で接続されており、制御装置１０１が処理装置１０２にアクセスする。処理装置１０２は、高速アクセスが可能なメモリ１２３と、低速アクセスしか可能ではない制御レジスタ１２４とを有する。制御装置１０１では、マイクロプロセッサ１１１がバス１１２に接続されている。メモリ１１３、ブリッジ１１４およびデコーダ１１５がバス１１２に接続されており、マイクロプロセッサ１１１がメモリ１１３または処理装置１０２にアクセスする際には、デコーダ１１５が、マイクロプロセッサ１１１により発行されたアドレスをバス１１２から取得しアドレス変換して、メモリ１１３またはブリッジ１１４に対してアドレスを指定する。
【０００６】
マイクロプロセッサ１１１がメモリ１１３へアクセスする場合には、デコーダ１１５により指定されたメモリ１１３のアドレスに対するアクセス（リードまたはライト）が行われる。
【０００７】
マイクロプロセッサ１１１が処理装置１０２へアクセスする場合には、デコーダ１１５により指定されたアドレスを含むアクセスが、ブリッジ１１４により高速伝送線１０３を介して処理装置１０２のブリッジ１２１へ伝送される。
【０００８】
ブリッジ１２１は、バス１２２に対してそのアクセスを送出し、デコーダ１２５は、アドレスをバス１２２から読み取り、アドレス変換して、制御レジスタ１２４またはメモリ１２３に対してアドレスを指定する。
【０００９】
これにより、制御装置１０１のマイクロプロセッサ１１１は、処理装置１０２のメモリ１２３からデータを読み出したり、制御レジスタ１２４へ値を設定したりすることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平９−２３１１６４号公報
【特許文献２】特開２００６−１１３６８９号公報
【特許文献３】特許第３０６１１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述のように、処理装置１０２側におけるブリッジ１２１は、低速な制御レジスタ１２４へのアクセスと、高速なメモリ１２３へのアクセスとを受信して、バス１２２を介してデコーダ１２５に供給する。低速な制御レジスタ１２４へのアクセスが短時間で連続すると、ブリッジ１２１およびデコーダ１２５は、それらのアクセスを逐次的に処理していくが、制御レジスタ１２４へのアクセス速度以上の数のアクセスが発生すると、ブリッジ１２１およびデコーダ１２５がストールしてしまい、高速なメモリ１２３へのアクセスを含む後続のアクセスを受け付けることができなくなってしまう。このため、低速な制御レジスタ１２４へのアクセスが処理されるまで、マイクロプロセッサ１１１が、処理装置１０２のメモリ１２３へアクセスできなくなったり、処理装置１０２内のダイレクトメモリアクセスコントローラ１２６が制御装置１０１のメモリ１１３にアクセスできなくなったりする。
【００１２】
このように、本来、ブリッジ１１４，１２１間では高速なデータ転送が可能であるにも拘わらず、低速なアクセスの渋滞で高速なデータ転送が阻害されてしまうことがある。
【００１３】
なお、低速なアクセス用に信号線を別途設けることにより、低速なアクセスの渋滞で高速なデータ転送が阻害されないようにすることができるが、その信号線、およびその信号線のための通信回路を別途設ける必要があり、コストや回路規模の観点から好ましくない。
【００１４】
また、ブリッジ１１４，１２１が伝送線を介して複数の論理チャネルを確立し、それらの論理チャネルを完全に独立して制御するようにすることも考えられるが、そのようにした場合、ブリッジ１１４，１２１の処理や構成が複雑になるため、コストや回路規模の観点から好ましくない。
【００１５】
本発明は、上記の問題に鑑みてなされたものであり、制御装置から処理装置への低速なアクセスが連続した場合でも、制御装置と処理装置との間の高速なデータ転送が阻害されないようにすることができる情報処理装置および画像形成装置を得ることを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題を解決するために、本発明では以下のようにした。
【００１７】
本発明に係る情報処理装置は、複数のデバイスを有する処理装置と、処理装置と伝送線で接続された制御装置とを備える。制御装置は、処理装置における複数のデバイスへのアクセスを発行する処理回路を有する。そして、処理装置は、伝送線を介して複数のデバイスへのアクセスを受信する通信回路と、複数のデバイスのうちの所定の低速デバイスに対するアクセスが受信されると、そのアクセスをバッファリングするキューとを有する。
【００１８】
これにより、制御装置から処理装置への低速なアクセスが連続した場合でも、アクセスがキューに滞留していくので、通信回路などがストールせずに済み、制御装置と処理装置との間の高速なデータ転送が阻害されないようにすることができる。また、通信回路に従来と同様のものを使用することができるため、大幅な設計変更を行う必要がない。
【００１９】
また、本発明に係る情報処理装置は、上記の情報処理装置に加え、次のようにしてもよい。この場合、処理装置は、キューの利用率を監視し、キューの容量の所定の割合を超えて所定の低速デバイスに対するアクセスが蓄積されると、制御装置へ通知を送信する通知回路を有する。そして、制御装置は、通知を受信すると、所定の低速デバイスに対するアクセスの発行を禁止する。
【００２０】
これにより、キューからアクセスが溢れて通信回路がストールする前に、制御装置から処理装置の低速デバイスへのアクセスが抑制されるため、通信回路などがストールせずに済み、制御装置と処理装置との間の高速なデータ転送が阻害されないようにすることができる。
【００２１】
また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、制御装置の処理回路は、通知を受信すると、所定の低速デバイスに対するアクセスの発行を禁止する。
【００２２】
また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、制御装置は、通知を受信すると、複数のデバイスへのアクセスのうち、所定の低速デバイスに対するアクセスのみを遮断する遮断回路を有する。
【００２３】
また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、情報処理装置は、メインメモリを備える。そして、処理装置は、キューが所定の低速デバイスに対するアクセスで満たされているときに複数のデバイスのうちの所定の低速デバイスに対するアクセスが受信されると、そのアクセスをメインメモリにキューイングするキューイング回路を有する。
【００２４】
これにより、キューがアクセスで満たされた場合でも通信回路がストールせずに済み、制御装置と処理装置との間の高速なデータ転送が阻害されないようにすることができる。
【００２５】
本発明に係る画像形成装置は、上述の情報処理装置のいずれかを備える。
【発明の効果】
【００２６】
本発明によれば、制御装置から処理装置への低速なアクセスが連続した場合でも、アクセスがキューに滞留していくので、通信回路などがストールせずに済み、制御装置と処理装置との間の高速なデータ転送が阻害されないようにすることができる。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の実施の形態１に係る情報処理装置の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態２に係る情報処理装置の構成を示すブロック図である。
【図３】図３は、本発明の実施の形態３に係る情報処理装置の構成を示すブロック図である。
【図４】図４は、従来の情報処理装置の一例を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、図に基づいて本発明の実施の形態を説明する。
【００２９】
実施の形態１．
図１は、本発明の実施の形態１に係る情報処理装置の構成を示すブロック図である。
【００３０】
図１において、制御装置１は、処理装置２におけるデバイスを使用する装置であり、高速伝送線３で処理装置２に接続されている。処理装置２は、高速アクセス可能なデバイスと、低速アクセスのデバイスを有する。高速伝送線３は、高速なデータ転送が可能な伝送媒体である。なお、低速アクセスと高速アクセスとの速度比は、例えば１０〜１００倍程度である。
【００３１】
なお、制御装置１および処理装置２は、それぞれ別々の筐体の装置としてもよいし、それぞれ別々の半導体チップとしてもよい。また、制御装置１および処理装置２がそれぞれ半導体チップである場合、同一基板上にあってもよいし、別々の基板に設けられていてもよい。
【００３２】
制御装置１は、マイクロプロセッサ１１、バス１２、メモリ１３、ブリッジ１４、デコーダ１５および信号線１６を有する。マイクロプロセッサ１１、メモリ１３、ブリッジ１４およびデコーダ１５は、バス１２に接続されている。
【００３３】
マイクロプロセッサ１１は、プログラムに従って動作し、所定の制御や処理のための演算を行う回路である。マイクロプロセッサ１１は、制御装置１内においてバス１２に接続されたデバイス（メモリ１３、ブリッジ１４など）、および処理装置２内においてバス２２に接続されたデバイスに対してアクセスを発行する処理回路である。なお、バス１２は、データバス、アドレスバスおよびコントロールバスを含み、マイクロプロセッサ１１によるアクセスには、データ、アドレスおよびコマンド（制御信号）が含まれる。
【００３４】
メモリ１３は、例えば、高速にアクセス可能なＲＡＭ（Read Only Memory）といった記憶デバイスである。なお、メモリ１３は、制御装置１の外部に存在していてもよい。
【００３５】
ブリッジ１４は、バス１２と高速伝送線３との間でデータを中継するデバイスである。
【００３６】
デコーダ１５は、バス１２におけるアドレスバスに接続され、マイクロプロセッサ１１から発行されたアクセスにおけるアドレスを変換し、そのアドレス値に応じてメモリ１３またはブリッジ１４へ変換後のアドレスを供給する回路である。
【００３７】
信号線１６は、マイクロプロセッサ１１に対する割り込み信号線である。信号線１６はブリッジ１４に接続されており、処理装置２からの例外処理を受け付けるために使用される。
【００３８】
処理装置２は、ブリッジ２１、バス２２、メモリ２３、制御キュー２４、制御レジスタ２５、デコーダ２６、通知回路２７、信号線２８およびダイレクトメモリアクセスコントローラ２９を有する。ブリッジ２１、メモリ２３、制御キュー２４、デコーダ２６およびダイレクトメモリアクセスコントローラ（ＤＭＡＣ）２９は、バス２２に接続されている。
【００３９】
ブリッジ２１は、バス２２と高速伝送線３との間でデータを中継するデバイスである。
【００４０】
メモリ２３は、例えば、高速にアクセス可能なＲＡＭといった記憶デバイスである。メモリ２３は、処理装置２におけるメインメモリである。なお、メモリ２３は、処理装置２の外部に存在していてもよい。
【００４１】
制御キュー２４は、ＦＩＦＯ（First-In First-Out）を有し、制御装置１から受信された、制御レジスタ２５に対するアクセスを順番にバッファリングし、制御レジスタ２５へ順番にそのアクセスを供給するデバイスである。
【００４２】
制御レジスタ２５は、処理装置２内に設置された図示せぬデバイス、あるいは処理装置２に接続された図示せぬデバイスに対するコマンドに対応する値を記憶する記憶素子である。マイクロプロセッサ１１は、この制御レジスタ２５に値を書き込んで、そのようなデバイスの制御を行う。
【００４３】
デコーダ２６は、バス２２におけるアドレスバスに接続され、ブリッジ２１により受信されたアクセスにおけるアドレスを変換し、そのアドレス値に応じてメモリ２３または制御キュー２４へ変換後のアドレスを供給する回路である。
【００４４】
通知回路２７は、制御キュー２４の利用率を監視し、制御キュー２４の容量の所定の割合を超えて、制御レジスタ２５に対するアクセスが蓄積されると、制御装置１へ通知を送信する回路である。この通知は、信号線２８、ブリッジ２１、高速伝送線３、ブリッジ１４および信号線１６を介してマイクロプロセッサ１１へ伝送され、マイクロプロセッサ１１に対する割り込みで実現される。
【００４５】
ＤＭＡＣ２９は、バス２２、ブリッジ２１、高速伝送線３、ブリッジ１４およびバス１２を介して、制御装置１のメモリ１３に対してアクセスを行い高速なデータ転送を行う制御回路である。ダイレクトメモリアクセスコントローラ２９は、マイクロプロセッサ１１から独立して動作する。
【００４６】
次に、上記装置の動作について説明する。
【００４７】
マイクロプロセッサ１１は、書き込みアクセスまたは読み出しアクセスをバス１２へ送出する。メモリ１３へのアクセスの場合、マイクロプロセッサ１１は、バス１２を介してメモリ１３にアクセスする。一方、制御レジスタ２５へのアクセスの場合、アクセスがブリッジ１４から高速伝送線３を介してブリッジ２１へ伝送され、バス２２を介して、制御キュー２４へキューイングされる。制御キュー２４は、ＦＩＦＯの順序で、制御レジスタ２５へのアクセスを実行する。また、メモリ２３へのアクセスの場合、アクセスがブリッジ１４から高速伝送線３を介してブリッジ２１へ伝送され、バス２２を介して、メモリ２３へ供給される。
【００４８】
書き込みアクセスの場合、マイクロプロセッサ１１は、ストア・アンド・フォワードで動作する。つまり、マイクロプロセッサ１１は、書き込むべきデータをバス１２に送出したら直ちに次の命令に進む。一方、読み出しアクセスの場合、マイクロプロセッサ１１は、読み出した結果を次ぎの命令で利用するときには命令実行を停止し、読み出し結果が到着するまで待つ。マイクロプロセッサ１１は、アクセスを順次発行し、処理や制御を行う。
【００４９】
処理装置２では、通知回路２７は、制御キュー２４のＦＩＦＯに蓄積されているアクセスの数を監視しており、ＦＩＦＯに蓄積可能な数と現在の蓄積数との割合が所定の第１閾値（例えば８０パーセント）を超えると、第１通知を出力する。この第１通知は、割り込みとしてマイクロプロセッサ１１に到達し、マイクロプロセッサ１１は、この割り込みが発生すると、制御レジスタ２５へのアクセスを禁止する。これにより、マイクロプロセッサ１１は、現在のタスクを別のタスクまたはアイドルタスクに切り替える。その後、通知回路２７は、ＦＩＦＯに蓄積可能な数と現在の蓄積数との割合が所定の第２閾値（例えば２０パーセント）より低くなると、第２通知を出力する。この第２通知は、割り込みとしてマイクロプロセッサ１１に到達し、マイクロプロセッサ１１は、この割り込みが発生すると、制御レジスタ２５へのアクセスの禁止を解除し、現在のタスクを元のタスクへ切り替える。
【００５０】
制御キュー２４のＦＩＦＯ段数は制御レジスタ２５へのアクセス頻度を考慮して決定されるため、通常、制御キュー２４のＦＩＦＯが満杯になる可能性は低いが、通知回路２７からの通知により、ＦＩＦＯが満杯になる前に、制御レジスタ２５へのアクセスが抑制されるため、ＦＩＦＯが満杯になることがない。
【００５１】
以上のように、上記実施の形態１によれば、制御キュー２４は、低速な制御レジスタ２５へのアクセスをバッファリングする。これにより、制御装置１から処理装置２への低速なアクセスが連続した場合でも、アクセスが制御キュー２４に滞留していくので、ブリッジ２１などがストールせずに済み、制御装置１と処理装置２との間の高速なデータ転送（マイクロプロセッサ１１によるメモリ２３へのアクセス、ＤＭＡＣ２９によるメモリ１３へのアクセスなど）が阻害されないようにすることができる。また、ブリッジ２１に従来と同様のものを使用することができるため、大幅な設計変更を行う必要がない。
【００５２】
また、上記実施の形態１によれば、通知回路２７は、制御キュー２４の利用率を監視し、制御キュー２４の容量の所定の割合を超えて、制御レジスタ２５に対するアクセスが蓄積されると、制御装置１へ通知を送信する。そして、制御装置１は、その通知を受信すると、制御レジスタ２５に対するアクセスの発行を禁止する。これにより、制御キュー２４からアクセスが溢れてブリッジ２１がストールする前に制御装置１から処理装置２への、制御レジスタ２５に対するアクセスが抑制されるため、ブリッジ２１などがストールせずに済み、制御装置１と処理装置２との間の高速なデータ転送が阻害されないようにすることができる。
【００５３】
実施の形態２．
図２は、本発明の実施の形態２に係る情報処理装置の構成を示すブロック図である。実施の形態２では、制御装置１に制御レセプタ４１および信号線４２が追加されている。なお、図２におけるその他の構成要素について実施の形態１のもの（図１）と同様であるので、その説明を省略する。
【００５４】
制御レセプタ４１は、信号線４２を介して、上述の第１および第２の通知をブリッジ１４から受信し、第１の通知を受信すると、デコーダ１５とブリッジ１４との間で、制御レジスタ２５へのアクセスの遮断を開始し、その後、第２の通知を受信すると、制御レジスタ２５へのアクセスの遮断を解除する。このとき、メモリ２３へのアクセスは遮断されない。
【００５５】
実施の形態３．
図３は、本発明の実施の形態３に係る情報処理装置の構成を示すブロック図である。実施の形態３では、通知回路２７の代わりに通知回路６１が使用され、デコーダ６２およびキューイング回路６３が追加されている。なお、図３におけるその他の構成要素について実施の形態１のもの（図１）と同様であるので、その説明を省略する。
【００５６】
実施の形態３では、制御キュー２４のＦＩＦＯが満杯になると、制御レジスタ２５へのアクセスが、大容量であるメモリ２３に一時的に保存される。
【００５７】
通知回路６１は、制御キュー２４のＦＩＦＯが満杯になると、デコーダ６２およびキューイング回路６３に第１通知を送信する。デコーダ６２は、その第１通知を受信すると、制御レジスタ２５へのアクセスがキューイング回路６３により受信されるようにアドレスを変換する。キューイング回路６３は、第１通知を受信した後に、制御レジスタ２５へのアクセスを受信すると、メモリ２３の所定の記憶領域に順番に格納する。その後、制御キュー２４のＦＩＦＯに蓄積可能な数と現在の蓄積数との割合が所定の閾値（例えば２０パーセント）より低くなると、通知回路６１は、キューイング回路６３へ第２通知を送信する。キューイング回路６３は、第２通知を受信すると、メモリ２３に格納しているアクセスを順番に読み出して制御キュー２４へ書き込んでいく。
【００５８】
そして、メモリ２３に格納しているアクセスがなくなると、キューイング回路６３は、第３通知をデコーダ６２へ送信する。デコーダ６２は、第３通知を受信すると、制御レジスタ２５へのアクセスが制御キュー２４により受信されるようにアドレスを変換する。
【００５９】
以上のように、上記実施の形態３によれば、キューイング回路６３は、制御キュー２４が制御レジスタ２５に対するアクセスで満たされているときに、制御レジスタ２５に対するアクセスが受信されると、そのアクセスをメモリ２３にキューイングする。これにより、制御キュー２４がアクセスで満たされた場合でもブリッジ２１がストールせずに済み、制御装置１と処理装置２との間の高速なデータ転送が阻害されないようにすることができる。
【００６０】
なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００６１】
例えば、上記実施の形態１，２において、通知回路２７から制御装置１への通知は、別の経路を介してもよい。
【００６２】
また、上記各実施の形態において、制御キュー２４における利用段数の最大値を保持するデータを記憶する記憶部を設けてもよい。例えば、あるアプリケーションの実行前にそのデータの値をゼロにリセットしておき、アプリケーション実行後に、そのデータの値を参照することにより、制御キューのＦＩＦＯ段数が十分であるか、およびアプリケーションによる制御レジスタ２５へのアクセスが適切であるかなどを事後的にチェックするようにしてもよい。
【００６３】
また、上記各実施の形態において、処理装置２は低速なデバイスとして制御レジスタ２５を有するが、低速なデバイスとして低速なシリアル通信回路を有するようにしてもよい。その場合にも、そのシリアル通信回路とバス２２との間に制御キュー２４を設けることにより同様の効果が得られる。
【００６４】
また、上記各実施の形態において、処理装置２に、低速なバスに接続するためのブリッジを設けるようにしてもよい。その場合にも、そのブリッジとバス２２との間に制御キュー２４を設けることにより同様の効果が得られる。これにより、処理装置２はバスブリッジ装置として機能する。
【００６５】
また、上記実施の形態１，２において、通知回路２７は、定期的に、制御キュー２４の利用率を通知するようにしてもよい。
【００６６】
また、上記各実施の形態に係る情報処理装置は、プリンタ、複合機などの画像形成装置に適用可能である。例えば、処理装置２を新規設計して追加することで、画像形成装置の機能を追加する場合などに有効である。
【産業上の利用可能性】
【００６７】
本発明は、例えば、画像形成装置内部の情報処理装置に適用可能である。
【符号の説明】
【００６８】
１ 制御装置
２ 処理装置
３ 高速伝送線（伝送線の一例）
１１ マイクロプロセッサ（処理回路の一例）
２１ ブリッジ（通信回路の一例）
２３ メモリ（デバイスの一例，メインメモリの一例）
２４ 制御キュー（キューの一例）
２５ 制御レジスタ（デバイスの一例）
２７ 通知回路
４１ 制御レセプタ（遮断回路の一例）
６３ キューイング回路
【技術分野】
【０００１】
本発明は、情報処理装置および画像形成装置に関するものである。
【背景技術】
【０００２】
近年、高速伝送技術が発達し、専用の伝送線を設けずに、異なる用途のために高速伝送線を共用してデータ通信が行われている。高速伝送線を有効に利用していくと、多くの用途により高速伝送線が使用される傾向にある。
【０００３】
例えばチップ間伝送の分野では、ＲａｐｉｄＩＯ、ＨｙｐｅｒＴｒａｎｓｐｏｒｔ、ＰＣＩ−Ｅｘｐｒｅｓｓなどの高速なシリアル伝送方式が実用化されており、そのような伝送方式を使用することにより、１つの伝送経路でチップ間の伝送をすべて行うことができる。高速データ通信、コンフィグレーション設定などの低速データ通信、割り込み信号などが１つの高速伝送線で行われる。
【０００４】
また、プロセッサなどの制御回路が接続されている高速なバスと、周辺デバイスが接続されている低速なバスとを接続するものとして、バスブリッジがある（例えば特許文献１〜３参照）。制御回路は、高速なバスを介してバスブリッジへ、周辺デバイスへのアクセス（周辺デバイスの制御レジスタへ書き込むためのデータとアドレスとコマンド）を送信する。
【０００５】
図４は、従来の情報処理装置の一例を示すブロック図である。図４に示す情報処理装置では、制御装置１０１と処理装置１０２とが高速伝送線１０３で接続されており、制御装置１０１が処理装置１０２にアクセスする。処理装置１０２は、高速アクセスが可能なメモリ１２３と、低速アクセスしか可能ではない制御レジスタ１２４とを有する。制御装置１０１では、マイクロプロセッサ１１１がバス１１２に接続されている。メモリ１１３、ブリッジ１１４およびデコーダ１１５がバス１１２に接続されており、マイクロプロセッサ１１１がメモリ１１３または処理装置１０２にアクセスする際には、デコーダ１１５が、マイクロプロセッサ１１１により発行されたアドレスをバス１１２から取得しアドレス変換して、メモリ１１３またはブリッジ１１４に対してアドレスを指定する。
【０００６】
マイクロプロセッサ１１１がメモリ１１３へアクセスする場合には、デコーダ１１５により指定されたメモリ１１３のアドレスに対するアクセス（リードまたはライト）が行われる。
【０００７】
マイクロプロセッサ１１１が処理装置１０２へアクセスする場合には、デコーダ１１５により指定されたアドレスを含むアクセスが、ブリッジ１１４により高速伝送線１０３を介して処理装置１０２のブリッジ１２１へ伝送される。
【０００８】
ブリッジ１２１は、バス１２２に対してそのアクセスを送出し、デコーダ１２５は、アドレスをバス１２２から読み取り、アドレス変換して、制御レジスタ１２４またはメモリ１２３に対してアドレスを指定する。
【０００９】
これにより、制御装置１０１のマイクロプロセッサ１１１は、処理装置１０２のメモリ１２３からデータを読み出したり、制御レジスタ１２４へ値を設定したりすることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平９−２３１１６４号公報
【特許文献２】特開２００６−１１３６８９号公報
【特許文献３】特許第３０６１１０６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述のように、処理装置１０２側におけるブリッジ１２１は、低速な制御レジスタ１２４へのアクセスと、高速なメモリ１２３へのアクセスとを受信して、バス１２２を介してデコーダ１２５に供給する。低速な制御レジスタ１２４へのアクセスが短時間で連続すると、ブリッジ１２１およびデコーダ１２５は、それらのアクセスを逐次的に処理していくが、制御レジスタ１２４へのアクセス速度以上の数のアクセスが発生すると、ブリッジ１２１およびデコーダ１２５がストールしてしまい、高速なメモリ１２３へのアクセスを含む後続のアクセスを受け付けることができなくなってしまう。このため、低速な制御レジスタ１２４へのアクセスが処理されるまで、マイクロプロセッサ１１１が、処理装置１０２のメモリ１２３へアクセスできなくなったり、処理装置１０２内のダイレクトメモリアクセスコントローラ１２６が制御装置１０１のメモリ１１３にアクセスできなくなったりする。
【００１２】
このように、本来、ブリッジ１１４，１２１間では高速なデータ転送が可能であるにも拘わらず、低速なアクセスの渋滞で高速なデータ転送が阻害されてしまうことがある。
【００１３】
なお、低速なアクセス用に信号線を別途設けることにより、低速なアクセスの渋滞で高速なデータ転送が阻害されないようにすることができるが、その信号線、およびその信号線のための通信回路を別途設ける必要があり、コストや回路規模の観点から好ましくない。
【００１４】
また、ブリッジ１１４，１２１が伝送線を介して複数の論理チャネルを確立し、それらの論理チャネルを完全に独立して制御するようにすることも考えられるが、そのようにした場合、ブリッジ１１４，１２１の処理や構成が複雑になるため、コストや回路規模の観点から好ましくない。
【００１５】
本発明は、上記の問題に鑑みてなされたものであり、制御装置から処理装置への低速なアクセスが連続した場合でも、制御装置と処理装置との間の高速なデータ転送が阻害されないようにすることができる情報処理装置および画像形成装置を得ることを目的とする。
【課題を解決するための手段】
【００１６】
上記の課題を解決するために、本発明では以下のようにした。
【００１７】
本発明に係る情報処理装置は、複数のデバイスを有する処理装置と、処理装置と伝送線で接続された制御装置とを備える。制御装置は、処理装置における複数のデバイスへのアクセスを発行する処理回路を有する。そして、処理装置は、伝送線を介して複数のデバイスへのアクセスを受信する通信回路と、複数のデバイスのうちの所定の低速デバイスに対するアクセスが受信されると、そのアクセスをバッファリングするキューとを有する。
【００１８】
これにより、制御装置から処理装置への低速なアクセスが連続した場合でも、アクセスがキューに滞留していくので、通信回路などがストールせずに済み、制御装置と処理装置との間の高速なデータ転送が阻害されないようにすることができる。また、通信回路に従来と同様のものを使用することができるため、大幅な設計変更を行う必要がない。
【００１９】
また、本発明に係る情報処理装置は、上記の情報処理装置に加え、次のようにしてもよい。この場合、処理装置は、キューの利用率を監視し、キューの容量の所定の割合を超えて所定の低速デバイスに対するアクセスが蓄積されると、制御装置へ通知を送信する通知回路を有する。そして、制御装置は、通知を受信すると、所定の低速デバイスに対するアクセスの発行を禁止する。
【００２０】
これにより、キューからアクセスが溢れて通信回路がストールする前に、制御装置から処理装置の低速デバイスへのアクセスが抑制されるため、通信回路などがストールせずに済み、制御装置と処理装置との間の高速なデータ転送が阻害されないようにすることができる。
【００２１】
また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、制御装置の処理回路は、通知を受信すると、所定の低速デバイスに対するアクセスの発行を禁止する。
【００２２】
また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、制御装置は、通知を受信すると、複数のデバイスへのアクセスのうち、所定の低速デバイスに対するアクセスのみを遮断する遮断回路を有する。
【００２３】
また、本発明に係る情報処理装置は、上記の情報処理装置のいずれかに加え、次のようにしてもよい。この場合、情報処理装置は、メインメモリを備える。そして、処理装置は、キューが所定の低速デバイスに対するアクセスで満たされているときに複数のデバイスのうちの所定の低速デバイスに対するアクセスが受信されると、そのアクセスをメインメモリにキューイングするキューイング回路を有する。
【００２４】
これにより、キューがアクセスで満たされた場合でも通信回路がストールせずに済み、制御装置と処理装置との間の高速なデータ転送が阻害されないようにすることができる。
【００２５】
本発明に係る画像形成装置は、上述の情報処理装置のいずれかを備える。
【発明の効果】
【００２６】
本発明によれば、制御装置から処理装置への低速なアクセスが連続した場合でも、アクセスがキューに滞留していくので、通信回路などがストールせずに済み、制御装置と処理装置との間の高速なデータ転送が阻害されないようにすることができる。
【図面の簡単な説明】
【００２７】
【図１】図１は、本発明の実施の形態１に係る情報処理装置の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態２に係る情報処理装置の構成を示すブロック図である。
【図３】図３は、本発明の実施の形態３に係る情報処理装置の構成を示すブロック図である。
【図４】図４は、従来の情報処理装置の一例を示すブロック図である。
【発明を実施するための形態】
【００２８】
以下、図に基づいて本発明の実施の形態を説明する。
【００２９】
実施の形態１．
図１は、本発明の実施の形態１に係る情報処理装置の構成を示すブロック図である。
【００３０】
図１において、制御装置１は、処理装置２におけるデバイスを使用する装置であり、高速伝送線３で処理装置２に接続されている。処理装置２は、高速アクセス可能なデバイスと、低速アクセスのデバイスを有する。高速伝送線３は、高速なデータ転送が可能な伝送媒体である。なお、低速アクセスと高速アクセスとの速度比は、例えば１０〜１００倍程度である。
【００３１】
なお、制御装置１および処理装置２は、それぞれ別々の筐体の装置としてもよいし、それぞれ別々の半導体チップとしてもよい。また、制御装置１および処理装置２がそれぞれ半導体チップである場合、同一基板上にあってもよいし、別々の基板に設けられていてもよい。
【００３２】
制御装置１は、マイクロプロセッサ１１、バス１２、メモリ１３、ブリッジ１４、デコーダ１５および信号線１６を有する。マイクロプロセッサ１１、メモリ１３、ブリッジ１４およびデコーダ１５は、バス１２に接続されている。
【００３３】
マイクロプロセッサ１１は、プログラムに従って動作し、所定の制御や処理のための演算を行う回路である。マイクロプロセッサ１１は、制御装置１内においてバス１２に接続されたデバイス（メモリ１３、ブリッジ１４など）、および処理装置２内においてバス２２に接続されたデバイスに対してアクセスを発行する処理回路である。なお、バス１２は、データバス、アドレスバスおよびコントロールバスを含み、マイクロプロセッサ１１によるアクセスには、データ、アドレスおよびコマンド（制御信号）が含まれる。
【００３４】
メモリ１３は、例えば、高速にアクセス可能なＲＡＭ（Read Only Memory）といった記憶デバイスである。なお、メモリ１３は、制御装置１の外部に存在していてもよい。
【００３５】
ブリッジ１４は、バス１２と高速伝送線３との間でデータを中継するデバイスである。
【００３６】
デコーダ１５は、バス１２におけるアドレスバスに接続され、マイクロプロセッサ１１から発行されたアクセスにおけるアドレスを変換し、そのアドレス値に応じてメモリ１３またはブリッジ１４へ変換後のアドレスを供給する回路である。
【００３７】
信号線１６は、マイクロプロセッサ１１に対する割り込み信号線である。信号線１６はブリッジ１４に接続されており、処理装置２からの例外処理を受け付けるために使用される。
【００３８】
処理装置２は、ブリッジ２１、バス２２、メモリ２３、制御キュー２４、制御レジスタ２５、デコーダ２６、通知回路２７、信号線２８およびダイレクトメモリアクセスコントローラ２９を有する。ブリッジ２１、メモリ２３、制御キュー２４、デコーダ２６およびダイレクトメモリアクセスコントローラ（ＤＭＡＣ）２９は、バス２２に接続されている。
【００３９】
ブリッジ２１は、バス２２と高速伝送線３との間でデータを中継するデバイスである。
【００４０】
メモリ２３は、例えば、高速にアクセス可能なＲＡＭといった記憶デバイスである。メモリ２３は、処理装置２におけるメインメモリである。なお、メモリ２３は、処理装置２の外部に存在していてもよい。
【００４１】
制御キュー２４は、ＦＩＦＯ（First-In First-Out）を有し、制御装置１から受信された、制御レジスタ２５に対するアクセスを順番にバッファリングし、制御レジスタ２５へ順番にそのアクセスを供給するデバイスである。
【００４２】
制御レジスタ２５は、処理装置２内に設置された図示せぬデバイス、あるいは処理装置２に接続された図示せぬデバイスに対するコマンドに対応する値を記憶する記憶素子である。マイクロプロセッサ１１は、この制御レジスタ２５に値を書き込んで、そのようなデバイスの制御を行う。
【００４３】
デコーダ２６は、バス２２におけるアドレスバスに接続され、ブリッジ２１により受信されたアクセスにおけるアドレスを変換し、そのアドレス値に応じてメモリ２３または制御キュー２４へ変換後のアドレスを供給する回路である。
【００４４】
通知回路２７は、制御キュー２４の利用率を監視し、制御キュー２４の容量の所定の割合を超えて、制御レジスタ２５に対するアクセスが蓄積されると、制御装置１へ通知を送信する回路である。この通知は、信号線２８、ブリッジ２１、高速伝送線３、ブリッジ１４および信号線１６を介してマイクロプロセッサ１１へ伝送され、マイクロプロセッサ１１に対する割り込みで実現される。
【００４５】
ＤＭＡＣ２９は、バス２２、ブリッジ２１、高速伝送線３、ブリッジ１４およびバス１２を介して、制御装置１のメモリ１３に対してアクセスを行い高速なデータ転送を行う制御回路である。ダイレクトメモリアクセスコントローラ２９は、マイクロプロセッサ１１から独立して動作する。
【００４６】
次に、上記装置の動作について説明する。
【００４７】
マイクロプロセッサ１１は、書き込みアクセスまたは読み出しアクセスをバス１２へ送出する。メモリ１３へのアクセスの場合、マイクロプロセッサ１１は、バス１２を介してメモリ１３にアクセスする。一方、制御レジスタ２５へのアクセスの場合、アクセスがブリッジ１４から高速伝送線３を介してブリッジ２１へ伝送され、バス２２を介して、制御キュー２４へキューイングされる。制御キュー２４は、ＦＩＦＯの順序で、制御レジスタ２５へのアクセスを実行する。また、メモリ２３へのアクセスの場合、アクセスがブリッジ１４から高速伝送線３を介してブリッジ２１へ伝送され、バス２２を介して、メモリ２３へ供給される。
【００４８】
書き込みアクセスの場合、マイクロプロセッサ１１は、ストア・アンド・フォワードで動作する。つまり、マイクロプロセッサ１１は、書き込むべきデータをバス１２に送出したら直ちに次の命令に進む。一方、読み出しアクセスの場合、マイクロプロセッサ１１は、読み出した結果を次ぎの命令で利用するときには命令実行を停止し、読み出し結果が到着するまで待つ。マイクロプロセッサ１１は、アクセスを順次発行し、処理や制御を行う。
【００４９】
処理装置２では、通知回路２７は、制御キュー２４のＦＩＦＯに蓄積されているアクセスの数を監視しており、ＦＩＦＯに蓄積可能な数と現在の蓄積数との割合が所定の第１閾値（例えば８０パーセント）を超えると、第１通知を出力する。この第１通知は、割り込みとしてマイクロプロセッサ１１に到達し、マイクロプロセッサ１１は、この割り込みが発生すると、制御レジスタ２５へのアクセスを禁止する。これにより、マイクロプロセッサ１１は、現在のタスクを別のタスクまたはアイドルタスクに切り替える。その後、通知回路２７は、ＦＩＦＯに蓄積可能な数と現在の蓄積数との割合が所定の第２閾値（例えば２０パーセント）より低くなると、第２通知を出力する。この第２通知は、割り込みとしてマイクロプロセッサ１１に到達し、マイクロプロセッサ１１は、この割り込みが発生すると、制御レジスタ２５へのアクセスの禁止を解除し、現在のタスクを元のタスクへ切り替える。
【００５０】
制御キュー２４のＦＩＦＯ段数は制御レジスタ２５へのアクセス頻度を考慮して決定されるため、通常、制御キュー２４のＦＩＦＯが満杯になる可能性は低いが、通知回路２７からの通知により、ＦＩＦＯが満杯になる前に、制御レジスタ２５へのアクセスが抑制されるため、ＦＩＦＯが満杯になることがない。
【００５１】
以上のように、上記実施の形態１によれば、制御キュー２４は、低速な制御レジスタ２５へのアクセスをバッファリングする。これにより、制御装置１から処理装置２への低速なアクセスが連続した場合でも、アクセスが制御キュー２４に滞留していくので、ブリッジ２１などがストールせずに済み、制御装置１と処理装置２との間の高速なデータ転送（マイクロプロセッサ１１によるメモリ２３へのアクセス、ＤＭＡＣ２９によるメモリ１３へのアクセスなど）が阻害されないようにすることができる。また、ブリッジ２１に従来と同様のものを使用することができるため、大幅な設計変更を行う必要がない。
【００５２】
また、上記実施の形態１によれば、通知回路２７は、制御キュー２４の利用率を監視し、制御キュー２４の容量の所定の割合を超えて、制御レジスタ２５に対するアクセスが蓄積されると、制御装置１へ通知を送信する。そして、制御装置１は、その通知を受信すると、制御レジスタ２５に対するアクセスの発行を禁止する。これにより、制御キュー２４からアクセスが溢れてブリッジ２１がストールする前に制御装置１から処理装置２への、制御レジスタ２５に対するアクセスが抑制されるため、ブリッジ２１などがストールせずに済み、制御装置１と処理装置２との間の高速なデータ転送が阻害されないようにすることができる。
【００５３】
実施の形態２．
図２は、本発明の実施の形態２に係る情報処理装置の構成を示すブロック図である。実施の形態２では、制御装置１に制御レセプタ４１および信号線４２が追加されている。なお、図２におけるその他の構成要素について実施の形態１のもの（図１）と同様であるので、その説明を省略する。
【００５４】
制御レセプタ４１は、信号線４２を介して、上述の第１および第２の通知をブリッジ１４から受信し、第１の通知を受信すると、デコーダ１５とブリッジ１４との間で、制御レジスタ２５へのアクセスの遮断を開始し、その後、第２の通知を受信すると、制御レジスタ２５へのアクセスの遮断を解除する。このとき、メモリ２３へのアクセスは遮断されない。
【００５５】
実施の形態３．
図３は、本発明の実施の形態３に係る情報処理装置の構成を示すブロック図である。実施の形態３では、通知回路２７の代わりに通知回路６１が使用され、デコーダ６２およびキューイング回路６３が追加されている。なお、図３におけるその他の構成要素について実施の形態１のもの（図１）と同様であるので、その説明を省略する。
【００５６】
実施の形態３では、制御キュー２４のＦＩＦＯが満杯になると、制御レジスタ２５へのアクセスが、大容量であるメモリ２３に一時的に保存される。
【００５７】
通知回路６１は、制御キュー２４のＦＩＦＯが満杯になると、デコーダ６２およびキューイング回路６３に第１通知を送信する。デコーダ６２は、その第１通知を受信すると、制御レジスタ２５へのアクセスがキューイング回路６３により受信されるようにアドレスを変換する。キューイング回路６３は、第１通知を受信した後に、制御レジスタ２５へのアクセスを受信すると、メモリ２３の所定の記憶領域に順番に格納する。その後、制御キュー２４のＦＩＦＯに蓄積可能な数と現在の蓄積数との割合が所定の閾値（例えば２０パーセント）より低くなると、通知回路６１は、キューイング回路６３へ第２通知を送信する。キューイング回路６３は、第２通知を受信すると、メモリ２３に格納しているアクセスを順番に読み出して制御キュー２４へ書き込んでいく。
【００５８】
そして、メモリ２３に格納しているアクセスがなくなると、キューイング回路６３は、第３通知をデコーダ６２へ送信する。デコーダ６２は、第３通知を受信すると、制御レジスタ２５へのアクセスが制御キュー２４により受信されるようにアドレスを変換する。
【００５９】
以上のように、上記実施の形態３によれば、キューイング回路６３は、制御キュー２４が制御レジスタ２５に対するアクセスで満たされているときに、制御レジスタ２５に対するアクセスが受信されると、そのアクセスをメモリ２３にキューイングする。これにより、制御キュー２４がアクセスで満たされた場合でもブリッジ２１がストールせずに済み、制御装置１と処理装置２との間の高速なデータ転送が阻害されないようにすることができる。
【００６０】
なお、上述の各実施の形態は、本発明の好適な例であるが、本発明は、これらに限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々の変形、変更が可能である。
【００６１】
例えば、上記実施の形態１，２において、通知回路２７から制御装置１への通知は、別の経路を介してもよい。
【００６２】
また、上記各実施の形態において、制御キュー２４における利用段数の最大値を保持するデータを記憶する記憶部を設けてもよい。例えば、あるアプリケーションの実行前にそのデータの値をゼロにリセットしておき、アプリケーション実行後に、そのデータの値を参照することにより、制御キューのＦＩＦＯ段数が十分であるか、およびアプリケーションによる制御レジスタ２５へのアクセスが適切であるかなどを事後的にチェックするようにしてもよい。
【００６３】
また、上記各実施の形態において、処理装置２は低速なデバイスとして制御レジスタ２５を有するが、低速なデバイスとして低速なシリアル通信回路を有するようにしてもよい。その場合にも、そのシリアル通信回路とバス２２との間に制御キュー２４を設けることにより同様の効果が得られる。
【００６４】
また、上記各実施の形態において、処理装置２に、低速なバスに接続するためのブリッジを設けるようにしてもよい。その場合にも、そのブリッジとバス２２との間に制御キュー２４を設けることにより同様の効果が得られる。これにより、処理装置２はバスブリッジ装置として機能する。
【００６５】
また、上記実施の形態１，２において、通知回路２７は、定期的に、制御キュー２４の利用率を通知するようにしてもよい。
【００６６】
また、上記各実施の形態に係る情報処理装置は、プリンタ、複合機などの画像形成装置に適用可能である。例えば、処理装置２を新規設計して追加することで、画像形成装置の機能を追加する場合などに有効である。
【産業上の利用可能性】
【００６７】
本発明は、例えば、画像形成装置内部の情報処理装置に適用可能である。
【符号の説明】
【００６８】
１ 制御装置
２ 処理装置
３ 高速伝送線（伝送線の一例）
１１ マイクロプロセッサ（処理回路の一例）
２１ ブリッジ（通信回路の一例）
２３ メモリ（デバイスの一例，メインメモリの一例）
２４ 制御キュー（キューの一例）
２５ 制御レジスタ（デバイスの一例）
２７ 通知回路
４１ 制御レセプタ（遮断回路の一例）
６３ キューイング回路
【特許請求の範囲】
【請求項１】
複数のデバイスを有する処理装置と、
前記処理装置と伝送線で接続された制御装置とを備え、
前記制御装置は、前記処理装置における前記複数のデバイスへのアクセスを発行する処理回路を有し、
前記処理装置は、前記伝送線を介して前記複数のデバイスへのアクセスを受信する通信回路と、前記複数のデバイスのうちの所定の低速デバイスに対するアクセスが受信されると、そのアクセスをバッファリングするキューとを有すること、
を特徴とする情報処理装置。
【請求項２】
前記処理装置は、前記キューの利用率を監視し、前記キューの容量の所定の割合を超えて前記所定の低速デバイスに対するアクセスが蓄積されると、前記制御装置へ通知を送信する通知回路を有し、
前記制御装置は、前記通知を受信すると、前記所定の低速デバイスに対するアクセスの発行を禁止すること、
を特徴とする請求項１記載の情報処理装置。
【請求項３】
前記制御装置の前記処理回路は、前記通知を受信すると、前記所定の低速デバイスに対するアクセスの発行を禁止することを特徴とする請求項２記載の情報処理装置。
【請求項４】
前記制御装置は、前記通知を受信すると、前記複数のデバイスへのアクセスのうち、前記所定の低速デバイスに対するアクセスのみを遮断する遮断回路を有することを特徴とする請求項２記載の情報処理装置。
【請求項５】
メインメモリを備え、
前記処理装置は、前記キューが前記所定の低速デバイスに対するアクセスで満たされているときに前記複数のデバイスのうちの所定の低速デバイスに対するアクセスが受信されると、そのアクセスを前記メインメモリにキューイングするキューイング回路を有すること、
を特徴とする請求項１記載の情報処理装置。
【請求項６】
請求項１から請求項５のうちのいずれか１項記載の情報処理装置を備えることを特徴とする画像形成装置。
【請求項１】
複数のデバイスを有する処理装置と、
前記処理装置と伝送線で接続された制御装置とを備え、
前記制御装置は、前記処理装置における前記複数のデバイスへのアクセスを発行する処理回路を有し、
前記処理装置は、前記伝送線を介して前記複数のデバイスへのアクセスを受信する通信回路と、前記複数のデバイスのうちの所定の低速デバイスに対するアクセスが受信されると、そのアクセスをバッファリングするキューとを有すること、
を特徴とする情報処理装置。
【請求項２】
前記処理装置は、前記キューの利用率を監視し、前記キューの容量の所定の割合を超えて前記所定の低速デバイスに対するアクセスが蓄積されると、前記制御装置へ通知を送信する通知回路を有し、
前記制御装置は、前記通知を受信すると、前記所定の低速デバイスに対するアクセスの発行を禁止すること、
を特徴とする請求項１記載の情報処理装置。
【請求項３】
前記制御装置の前記処理回路は、前記通知を受信すると、前記所定の低速デバイスに対するアクセスの発行を禁止することを特徴とする請求項２記載の情報処理装置。
【請求項４】
前記制御装置は、前記通知を受信すると、前記複数のデバイスへのアクセスのうち、前記所定の低速デバイスに対するアクセスのみを遮断する遮断回路を有することを特徴とする請求項２記載の情報処理装置。
【請求項５】
メインメモリを備え、
前記処理装置は、前記キューが前記所定の低速デバイスに対するアクセスで満たされているときに前記複数のデバイスのうちの所定の低速デバイスに対するアクセスが受信されると、そのアクセスを前記メインメモリにキューイングするキューイング回路を有すること、
を特徴とする請求項１記載の情報処理装置。
【請求項６】
請求項１から請求項５のうちのいずれか１項記載の情報処理装置を備えることを特徴とする画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１０−２７１８７４（Ｐ２０１０−２７１８７４Ａ）
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願番号】特願２００９−１２２４２３（Ｐ２００９−１２２４２３）
【出願日】平成２１年５月２０日（２００９．５．２０）
【出願人】（０００００６１５０）京セラミタ株式会社 (13,173)
【Ｆターム（参考）】
【公開日】平成２２年１２月２日（２０１０．１２．２）
【国際特許分類】
【出願日】平成２１年５月２０日（２００９．５．２０）
【出願人】（０００００６１５０）京セラミタ株式会社 (13,173)
【Ｆターム（参考）】
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