改善されたマルチモジュールメモリバス構造を有するメモリシステム
【課題】メモリシステムを提供する。
【解決手段】本発明のメモリシステムは、メモリコントローラと、メモリコントローラに一端が連結され信号を伝送するための伝送バスと、伝送バスの他端に第1ノードが連結され第2及び第3ノードを有する電力分配器と、第2ノードに第1ブランチバスを介して連結された第1メモリモジュールと、第3ノードに第2ブランチバスを介して連結された第2メモリモジュールを含む。従って、第2メモリモジュールから第2ブランチバスを介して反射された信号がインピーダンスミスマッチングによって共振を発生させて第1メモリモジュールの信号伝送に干渉が生じることを防止することができる。
【解決手段】本発明のメモリシステムは、メモリコントローラと、メモリコントローラに一端が連結され信号を伝送するための伝送バスと、伝送バスの他端に第1ノードが連結され第2及び第3ノードを有する電力分配器と、第2ノードに第1ブランチバスを介して連結された第1メモリモジュールと、第3ノードに第2ブランチバスを介して連結された第2メモリモジュールを含む。従って、第2メモリモジュールから第2ブランチバスを介して反射された信号がインピーダンスミスマッチングによって共振を発生させて第1メモリモジュールの信号伝送に干渉が生じることを防止することができる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はメモリシステムに係り、特に、マルチモジュールメモリバス構造を有するメモリシステムで信号保全性(Signal Integrity)を向上させるためのメモリシステムに関する。
【背景技術】
【0002】
システムにおいて、プロセッサの動作周波数の性能が数GHzがに向上したことにより、全体システムの性能を向上させるために、メインメモリの動作性能の向上が要求されている。
【0003】
システムに適用されるメモリシステムは、動作性能を向上させるためにバンド幅を増加させたマルチモジュールメモリバス構造を採用している。マルチモジュールメモリバス構造は、印刷回路基板にパターニングされ形成される。現在、コンピュータシステムのメインメモリはDRAMで、DRAMはチップセット上のマルチビットインタフェースを介してプロセッサに連結される。
【0004】
図1は、特許文献1に記載された従来のODT適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインの概念図である。
【0005】
図1を参照すると、マルチモジュールメモリバス構造は、1つのメモリコントローラ10に伝送バス12を介して複数のメモリモジュール20、30を共通で連結する。このようなバス構造で、メインバス12から分岐される2つのブランチバス22、32を介してメモリモジュール20、30がメモリコントローラ10にそれぞれ連結される。
【0006】
このような1:2接続ラインに対するブランチ接続、即ち、スタッブ(stub)は、通常、インピーダンスミスマッチングを誘発させるソースとして作用する。インピーダンスミスマッチングは、インターシンボル干渉現象を招来し、高速デジタルシステムの速度を制限する。従って、改善された信号保全性を有するメモリシステムが要求される。
【特許文献1】特開2002−33775号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明の目的は、このような問題点を解決するために、ウィルキンスン電力分配器を利用して伝送ラインで再反射を減少又は除去することができるマルチモジュールメモリバス構造を有するメモリシステムを提供することにある。
【課題を解決するための手段】
【0008】
前記目的を達成するために、本発明のメモリシステムは、メモリコントローラ、前記メモリコントローラに一端が連結され信号を伝送するための伝送バス、前記伝送バスに第1ノードが連結され第2及び第3ノードを有する電力分配器、前記第2ノードに第1ブランチバスを介して連結された第1メモリチップ、及び前記第3ノードに第2ブランチバスを介して連結された第2メモリチップを具備する。
【0009】
前記電力分配器は、前記第1ノードと前記第2ノードとを連結する第1ライン、前記第1ノードと前記第3ノードとを連結する第2ライン、及び前記第2ノードと前記第3ノードとの間に連結された吸収抵抗を含むことができる。
【0010】
前記第1ラインの長さは前記第2ラインの長さと同じであり、伝送される信号波長の1/4であってもよい。前記第1及び第2ブランチバスの各ラインの長さは、前記第1ラインの長さと実質的に同じでもよい。
【0011】
前記第1ラインと前記第2ラインとは、マイクロストリップライン及びストリップラインで構成することができ、前記電力分配器は、ウィルキンスン電力分配器であってもよい。前記第1メモリチップ及び前記第2メモリチップはマスターチップでも良く、前記第1及び第2ブランチバスは、モジュール上のスタッブ抵抗を実装しない状態で配線のみで構成することができる。
【0012】
前記目的を達成するために、本発明のメモリシステムは、モジュール基板、前記モジュール基板のエッジに形成されたデータ入出力端子、前記モジュール基板上に形成され前記データ入出力端子に一端が連結され信号を伝送するための伝送バス、前記モジュール基板上に形成され前記伝送バスの他端に第1ノードが連結され第2及び第3ノードを有する電力分配器、前記第2ノードに第1ブランチバスを介して連結され前記モジュール基板上に実装される第1メモリチップ、及び前記第3ノードに第2ブランチバスを介して連結され前記モジュール基板上に実装される第2メモリチップを具備することができる。
【0013】
前記目的を達成するために、本発明のメモリシステムは、メモリコントローラ、第1ノード、第2ノード、及び第3ノードを含み、前記第1ノードは、第1ラインを介して前記第2ノードと連結され、前記第2ラインを介して前記第3ノードと連結され、前記第2ノードとは吸収抵抗を含むラインを介して前記第2ノードと連結された電力分配器、前記メモリコントローラと前記電力分配器との間で特定波長を有する信号を伝送するように構成され、前記メモリコントローラと前記第1ノードとの間に連結された伝送バス、第1ソケットを介して前記第2ノードに連結され、第1メモリチップ及び第1ブランチバスを含む第1メモリモジュール、及び第2ソケット及び第3ラインを介して前記第3ノードに連結され、第2メモリチップ及び第2ブランチバスを含む第2メモリモジュール含むことができる。
【0014】
前記第1ラインの長さは前記第1ブランチバスの長さと実質的に同じであり、前記第3ラインと前記第2ブランチバスの長さの和と実質的に同じでもよい。前記第1ラインの長さは、前記伝送バスを介して伝送される信号の前記特定波長の1/4であり得る。前記第1ブランチバス及び前記第2ブランチバスは、スタッブ抵抗を実装しない状態で配線のみで構成することができる。
【0015】
前記目的を達成するために、本発明のマルチモジュールメモリバスを介した信号伝送方法は、メモリコントローラから特定波長の信号を伝送する段階、電力分配器の第1ノードで前記伝送された信号を受信する段階、前記電力分配器の第2ノードと前記第1ノードとを連結する前記特定波長の1/4の長さの第1ラインを介して前記信号を伝送し、前記電力分配器の第3ノードと前記第1ノードとを連結する第2ラインを介して前記信号を伝送する段階、前記特定波長の1/4の長さの第1ブランチバスを介して、前記第2ノードから第1メモリモジュールに含まれた第1メモリチップまで前記信号を伝送する段階、及び長さの和が前記特定波長の1/4である第3ラインと第2ブランチバスとを介して、前記第3ノードから第2メモリモジュールに含まれた第2メモリチップまで前記信号を伝送する段階を含むことができる。
【0016】
ここで、第1及び第2メモリチップは、マスターチップであるメモリコントローラに対してスレーブとして動作する。又、マスターチップは、AMB(Advanced Memory Buffer)チップとすることができる。
【発明を実施するための最良の形態】
【0017】
以下、添付図面を参照して、本発明の好ましい実施例を具体的に説明する。
【0018】
図2及び図3は、本発明の一実施例によるウィルキンスン電力分配器を含むメモリシステムを示す図である。図2は、本発明によるODT適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインのライト動作を示し、図3は、本発明によるODT適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインのリード動作(又は、読み出し動作)を示す。
【0019】
図2を参照すると、メモリシステムは、第1メモリモジュール120、第2メモリモジュール130、第1ソケット124、第2ソケット134、電力分配器140、メインバス112、及びメモリコントローラ110を含む。メモリコントローラ110は、メインバス112を介して電力分配器140に連結されメモリモジュール120、130と連結される。メインバス112は、印刷回路基板、即ち、マザーボード(図示せず)に形成された配線とすることができる。
【0020】
図2に図示されたメモリコントローラ110と図3に図示されたコントローラ110とは同じものであってもよい。ライト動作では、メモリコントローラ110でデータをメモリモジュール120、130の内部のメモリチップ125、126、135、136に伝送するので、メモリコントローラ110は信号電流源115と出力抵抗116とで表現された等価回路として表示することができる。一方、リード動作では、選択されたメモリチップ125、126、135、136からデータをメモリコントローラ110に伝送するので、それぞれのメモリチップ125、126、135、136は、信号電流源138と出力抵抗137とで表現された等価回路として表示することができる。それぞれのメモリチップ125、126、135、136はマスターチップとすることができる。
【0021】
第1メモリモジュール120は、マザーボードに設けられたコネクタ又はソケット124のスロットに挿入され、電気的に電力分配器140に連結される。例えば、メモリモジュール120は、DIMM(Dual In−line Memory Module)で、ソケット124はDIMMソケットで構成することができる。ブランチ配線122、即ち、スタッブは、DIMMの印刷回路基板に形成された配線であり、ソケット124とメモリチップ125、126(例えば、DDR2−SDRAM)とを連結する。ブランチ配線122の長さはLs1、配線インピーダンスはZs1で表示する。メモリチップ125、126の各端子にはODT終端抵抗を連結することができ、ODT終端抵抗はネットワークトポロジによってその値を変化させることができる。
【0022】
第2メモリモジュール130は、マザーボードに設けられたコネクタ又はソケット134のスロットに挿入され、電気的に電力分配器140に連結される。例えば、メモリモジュール130はDIMMで、ソケット134はDIMMソケットで構成することができる。ブランチ配線132は、即ち、スタッブはDIMMの印刷回路基板に形成された配線とすることができ、ソケット134とメモリチップ135、136(例えば、DDR2−SDRAM)とを連結する。ブランチ配線132の長さは、ソケット134からメモリチップ135、136の端子までの長さと配線114の長さの和に該当し、全体配線長さはLs2、全体配線のインピーダンスはZs2で表示する。メモリチップ135、136の各端子には、ODT終端抵抗を連結させることができ、ODT終端抵抗はネットワークトポロジによってその値を変化させることができる。
【0023】
ソケット134は、マザーボードに形成された配線114を介して電力分配器140に連結される。従って、ブランチ配線132は、ブランチ配線122に対して配線114の長さだけより長い長さを有する。実質的に、ブランチ配線122の長さLs1とブランチ配線132の長さLs2は若干の差異があり、同様にZs1とZs2も同じではないので、非対称によるインピーダンスミスマッチングが発生することがある。このような非対称は信号反射を発生させて特定周波数で不必要な定在波(standing wave)を発生させる。このようにして発生した定在波は特定周波数の信号成分を減殺させるので、結論的に伝達される信号特性を弱化させる。
【0024】
電力分配器140は、第1ノードN1と第2ノードN2との間に形成された第1ライン142と、第1ノードN1と第3ノードN3との間に形成された第2ライン144と、第2ノードN2と第3ノードN3との間に形成された吸収抵抗146で構成される。第1ライン142と第2ライン144は、配線長さLw1、Lw2と配線インピーダンスZw1、Zw2とを有する。吸収抵抗146の抵抗値Rwは2×Zs1を有する。メモリコントローラ110は、AMB(Advanced Memory Buffer)のようなマスターチップであってもよい。ここで、メモリチップはマスターチップであるメモリコントローラに対してスレーブとして動作することができる。
【0025】
電力分配器140は、ウィルキンスン電力分配器であってもよい。モジュール上でもウィルキンスン電力分配器を利用して前後に連結されている回路で示される反射現象を解決することができる。
【0026】
本発明における電力分配器は、第1ノードと第2ノードとの間に長さLw1を有する第1ラインと、第1ノードと第3ノードとの間に長さLw2を有する第2ラインと、第2ノードと第3ノードとの間に連結された吸収抵抗を有するウィルキンスン電力分配器であってもよい。第1ライン及び第2ラインのラインインピーダンス(Zw)と前記吸収抵抗の抵抗値(Rw)は、次の数式1及び数式2を満足する。
【0027】
Zw=√(2×Zm×Zs) ……数式1
(ここで、Zmは伝送バスのインピーダンス、Zsはスタッブのインピーダンス)
【0028】
Rw=2×Zs ……数式2
【0029】
又、第1ラインの長さLw1、第2ラインの長さLw2は同じであり、伝送される信号波長の1/4の長さを有する。ブランチバスの各ライン長さLbは、第1ラインの長さLw1と実質的に同じである。本来のウィルキンスン電力分配器は、それぞれのポートが伝送線の特性インピーダンスに完全にマッチングしなければならないが、実際メモリシステムの構造は、終端抵抗以外にもキャパシタンス、インダクタンス等の多様な寄生成分によって完全にはマッチングされ難い。ブランチラインの長さLbが1/4波長になる周波数で激しく反射現象が現れるが、ウィルキンスン電力分配器の長さLwがブランチラインの長さLbと同じであれば、信号特性が最高に向上される。即ち、反射が最も大きく生じるブランチラインの長さLbが1/4波長になるその周波数でウィルキンスン電力分配器の長さLwが1/4波長になると、信号特性が最高に向上される。この際のブランチラインの長さは、一番目のものに合わせることになる。ところが、特別に二番目ブランチラインに連結される図2の114に該当する伝送線が一番目ブランチライン側のN2と一番目コネクタ124との間に存在して、一番目と二番目ブランチラインの構造が同じであれば(図2と図3の122が132と同じ構造を有すると、)、ウィルキンスン電力分配器以後端が互いに同じ構造を有して、ウィルキンスン電力分配器の長さLwをウィルキンスン電力分配器以後端の長さ(Ls+L114)と同様にすると、より向上された結果を得ることができる。そして、ウィルキンスン電力分配器を利用すると、一番目と二番目のブランチの間の反射が減少されるので、モジュール上のスタッブ抵抗(図2と図3の120と130にある抵抗)を無くしても、反射波による信号干渉現象を防止することができる。
【0030】
本発明で第1ラインと第2ラインは、ガラスエポキシ(FR4)基板上にマイクロストリップライン又はストリップラインで構成することができる。
【0031】
ここで、メモリモジュールは、例えば、DDR2−SDRAM Memory Module、DDR3−SDRAM Memory Moduleのようにマルチスタッブ方式で連結される方式に適用される全てのモジュールを含むことができる。
【0032】
本発明のメモリモジュールは、モジュール基板と、データ入出力端子と、データ入出力端子に一端が連結され信号を伝送するための伝送バスと、伝送バスの他端に第1ノードが連結され第2及び第3ノードを有する電力分配器と、第2ノードに第1ブランチバスを介して連結され第1メモリチップと、第3ノードに第2ブランチバスを介して連結された第2メモリチップを含む。
【0033】
本発明で第2又は第3ノードのうち、いずれか1つのノードとメモリ素子との間に配置されるブランチバスは、モジュール上のスタッブ抵抗を実装しない状態で配線のみで構成することができる。即ち、ウィルキンスン電力分配器で既に反射条件が除去された状態なので、モジュール上の配線に設けられたスタッブ抵抗を除去することができる。
【0034】
図4は、図2のメモリシステムでライト動作時、AC応答特性を示す図である。
【0035】
図4は、メモリコントローラ110でメモリモジュール130のDRAMチップにデータをライトする時、各周波数に対する電圧特性を示す。ここで、動作周波数を2GHzでLwは21.4mmとし、Ls1は23mm、Ls2は39mmとし、出力抵抗は35ohm、Rwは120ohm、Zwは60ohmと設計した時、点線は電力分配器がない従来方式である場合を、実線は本発明による電力分配器がある方式である場合を示す。
図4に示すように、動作周波数である2GHz近傍で本発明が従来方式に対して相対的に低い値を有することがわかる。2GHzで反射波による影響で非正常的な点線グラフは高い値として示されるが、ウィルキンスン電力分配器を使用すると、この非正常的な反射による高い値がなくなることがわかる。
【0036】
図5は、図3のメモリシステムでリード動作時、AC応答特性を示す図である。
【0037】
図4は、メモリコントローラ110でメモリモジュール130のDRAMチップからデータをリードする時、各周波数に対する電圧特性を示す。ライト動作と同様に動作周波数2GHzでLwは21.4mmとし、Ls1は23mm、Ls2は39mmとし、出力抵抗は35ohm、Rwは120ohm、Zwは60ohmと設計した時、点線は電力分配器がない従来方式である場合を、実線は本発明による電力分配器がある方式である場合を示す。
【0038】
図5に示すように、動作周波数である2GHz近傍で本発明は従来方式に対して相対的に低い値を有することがわかる。従来の方法で、シミュレーションした点線グラフでは、2GHzでスタッブによる反射波による影響で非正常的な点線グラフは高い値で示されるが、ウィルキンスン電力分配器を使用すると、この非正常的な反射による高い値がなくなることがわかる。
【0039】
この結果は、時間領域グラフでも従来の方法では、スタッブによる反射波の影響でDC部分でも(値が維持される部分)示される凸部分がなくなることがわかる。値が変化する区間でも、以前と対比して異常値がなくなって、きれいな波形であることがわかる。6Gbpsライトと8Gbpsリードではグラフアイの垂直方向の大きさも確実に改善された。
【0040】
図6乃至図9は、4Gbps及び6Gbpsのライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【0041】
図6は、4Gbpsのライト動作で電力分配器がない場合のメモリモジュール130のDRAMチップでのアイパターンを示し、図7は、電力分配器がある場合のアイパターンを示す。図8は、6Gbpsのライト動作で電力分配器がない場合のメモリモジュール130のDRAMチップでのアイパターンを示し、図9は、電力分配器がある場合のアイパターンを示す。
【0042】
図6乃至図8を参照すると、ライト動作で電力分配器を使用した伝送バスを採用した場合が、そうではない場合に対して信号波形特性が改善されることがわかる。
【0043】
図10乃至図13は、4Gbps及び6Gbpsのリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【0044】
図10は、4Gbpsのリード動作で電力分配器がない場合のメモリコントローラ(図3の110)チップでのアイパターンを示し、図11は、電力分配器がある場合のメモリコントローラ(図3の110)チップでのアイパターンを示す。図12は、6Gbpsのリード動作で電力分配器がない場合のメモリコントローラ(図3の110)チップでのアイパターンを示し、図13は、電力分配器がある場合のメモリコントローラ(図3の110)チップでのアイパターンを示す。
【0045】
リード動作で電力分配器を使用した伝送バスを採用した場合が、そうではない場合に対して信号波形特性が改善されることがわかる。従来の方法では、スタッブによる反射波の影響でDC部分でも(値が維持される部分)示される凸部分がなくなることがわかる。値が変化する区間でも、以前と対比して異常値がなくなって、きれいな波形であることがわかる。6Gbpsライトと8Gbpsリードではグラフアイの垂直方向の大きさも確実に改善された。
【0046】
図14は、本発明による電力分配器を有するマルチモジュールメモリバス構造をテストするためのテストボードの写真を示し、図15は、図14の点線部分を拡大した写真を示す。
【0047】
図14を参照すると、テストボードは、横126mm、縦32mmのガラスエポキシ基板で準備する。メインバスは、ポート1から分岐点までガラスエポキシ(FR4)基板に線幅0.3mmの銅箔配線で構成して、配線インピーダンスを35ohmとする。分岐点から第1連結点までは、線幅0.1mmの銅箔配線で配線インピーダンスが65ohmになるように配線長さを形成して、電力分配器の第1ラインをマイクロストリップラインで形成して、分岐点から第2連結点までは線幅0.1mmの銅箔配線で配線インピーダンスが65ohmになるように配線長さを形成して、電力分配器の第2ラインをマイクロストリップラインで形成する。第1連結点と第2連結点との間には、130ohmの吸収抵抗を実装させる。第1連結点とポート2との間は、線幅0.1mmの銅箔配線で構成して配線インピーダンスを65ohmとする。ポート2には200ohmの終端抵抗を連結する。第2連結点とポート3との間は、線幅0.1mmの銅箔配線で構成して、配線インピーダンスを65ohmとする。ポート1で信号を印加して、ポート2で信号を受信して、この状態でポート3での信号反射影響をテストする。この実験セットアップは、モジュールを挿入するソケット等の寄生成分はないが、チップセット側の終端が信号を入力するために、50Ωに高くなり、SMAコネクタによって連結される。そして、2,3番ポートに該当する側は、測定される側である3番ポートはSMAコネクタで連結後、SMAケーブルでオシロスコープに連結され、反射波の影響を与える2番ポートは、SMAコネクタに連結後、200Ωが実装された反対極性のSMAコネクタに連結された。
【0048】
図16は、テストボードに印加される信号周波数に対するSパラメータ特性を示すグラフである。
【0049】
図16に示すように、電力分配器がない場合(実線表示)に対して、電力分配器がある場合(点線表示)に1GHz付近で共振現象が減少されることがわかる。シミュレーションした前部分の資料とは異なり、コネクタによる電気的遅延の影響で共振周波数は変わったが、反射波による共振現象は大幅減少した。
【0050】
図17は、ウィルキンスン電力分配器がない場合の比較波形図で、図18は、図15のウィルキンスン電力分配器がある場合のポート3での出力波形図である。
【0051】
時間ドメインでアイパターンを測定するために、ポート1に2GHzのPRBS(Pseudo Random Bit Sequence)信号を印加して、ポート3でオシロスコープで信号波形を観察すると、図17の波形に対して図18の波形で反射波が顕著に減少されることがわかる。これを介してシミュレーション上でのみならず、実験上でもウィルキンスン電力分配器による反射波の減少現象が周波数領域と時間領域とですべて確認された。又、実際メモリシステムでもスタッブ長さを考慮する時、寄生成分やパッケージ内部の伝送線長さまで考慮すると、より正確なマッチングが可能であることが確認できる。
【産業上の利用可能性】
【0052】
前述したように、本発明では、マルチモジュールメモリバス構造を有するメモリシステムでバスの分岐点にウィルキンスン電力分配器を形成することにより、インピーダンスミスマッチングによる反射波の発生を抑制又は除去して、共振現象を減少させることができるので、伝送線路で信号保全性を向上させることができる。
【0053】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【0054】
【図1】従来のODT適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインの概念図である。
【図2】本発明の一実施例によるウィルキンスン電力分配器を含むメモリシステムを示す図である。
【図3】本発明の一実施例によるウィルキンスン電力分配器を含むメモリシステムを示す図である。
【図4】図2のメモリシステムでライト動作時、AC応答特性を示す図である。
【図5】図3のメモリシステムでリード動作時、AC応答特性を示す図である。
【図6】4Gbpsライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図7】4Gbpsライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図8】6Gbpsライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図9】6Gbpsライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図10】4Gbpsリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図11】4Gbpsリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図12】6Gbpsリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図13】6Gbpsリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図14】本発明による電力分配器を有するマルチモジュールメモリバス構造をテストするためのテストボードの写真である。
【図15】図14のA部分の拡大写真である。
【図16】テストボードに印加される信号周波数に対するSパラメーター特性を示すグラフである。
【図17】ウィルキンスン電力分配器がない場合の比較波形図である。
【図18】図15のウィルキンスン電力分配器がある場合のポート3での出力波形図である。
【符号の説明】
【0055】
110 メモリコントローラ
112 メインバス
120 第1メモリモジュール
124 第1ソケット
130 第2メモリモジュール
134 第2ソケット
140 電力分配器
【技術分野】
【0001】
本発明はメモリシステムに係り、特に、マルチモジュールメモリバス構造を有するメモリシステムで信号保全性(Signal Integrity)を向上させるためのメモリシステムに関する。
【背景技術】
【0002】
システムにおいて、プロセッサの動作周波数の性能が数GHzがに向上したことにより、全体システムの性能を向上させるために、メインメモリの動作性能の向上が要求されている。
【0003】
システムに適用されるメモリシステムは、動作性能を向上させるためにバンド幅を増加させたマルチモジュールメモリバス構造を採用している。マルチモジュールメモリバス構造は、印刷回路基板にパターニングされ形成される。現在、コンピュータシステムのメインメモリはDRAMで、DRAMはチップセット上のマルチビットインタフェースを介してプロセッサに連結される。
【0004】
図1は、特許文献1に記載された従来のODT適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインの概念図である。
【0005】
図1を参照すると、マルチモジュールメモリバス構造は、1つのメモリコントローラ10に伝送バス12を介して複数のメモリモジュール20、30を共通で連結する。このようなバス構造で、メインバス12から分岐される2つのブランチバス22、32を介してメモリモジュール20、30がメモリコントローラ10にそれぞれ連結される。
【0006】
このような1:2接続ラインに対するブランチ接続、即ち、スタッブ(stub)は、通常、インピーダンスミスマッチングを誘発させるソースとして作用する。インピーダンスミスマッチングは、インターシンボル干渉現象を招来し、高速デジタルシステムの速度を制限する。従って、改善された信号保全性を有するメモリシステムが要求される。
【特許文献1】特開2002−33775号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
本発明の目的は、このような問題点を解決するために、ウィルキンスン電力分配器を利用して伝送ラインで再反射を減少又は除去することができるマルチモジュールメモリバス構造を有するメモリシステムを提供することにある。
【課題を解決するための手段】
【0008】
前記目的を達成するために、本発明のメモリシステムは、メモリコントローラ、前記メモリコントローラに一端が連結され信号を伝送するための伝送バス、前記伝送バスに第1ノードが連結され第2及び第3ノードを有する電力分配器、前記第2ノードに第1ブランチバスを介して連結された第1メモリチップ、及び前記第3ノードに第2ブランチバスを介して連結された第2メモリチップを具備する。
【0009】
前記電力分配器は、前記第1ノードと前記第2ノードとを連結する第1ライン、前記第1ノードと前記第3ノードとを連結する第2ライン、及び前記第2ノードと前記第3ノードとの間に連結された吸収抵抗を含むことができる。
【0010】
前記第1ラインの長さは前記第2ラインの長さと同じであり、伝送される信号波長の1/4であってもよい。前記第1及び第2ブランチバスの各ラインの長さは、前記第1ラインの長さと実質的に同じでもよい。
【0011】
前記第1ラインと前記第2ラインとは、マイクロストリップライン及びストリップラインで構成することができ、前記電力分配器は、ウィルキンスン電力分配器であってもよい。前記第1メモリチップ及び前記第2メモリチップはマスターチップでも良く、前記第1及び第2ブランチバスは、モジュール上のスタッブ抵抗を実装しない状態で配線のみで構成することができる。
【0012】
前記目的を達成するために、本発明のメモリシステムは、モジュール基板、前記モジュール基板のエッジに形成されたデータ入出力端子、前記モジュール基板上に形成され前記データ入出力端子に一端が連結され信号を伝送するための伝送バス、前記モジュール基板上に形成され前記伝送バスの他端に第1ノードが連結され第2及び第3ノードを有する電力分配器、前記第2ノードに第1ブランチバスを介して連結され前記モジュール基板上に実装される第1メモリチップ、及び前記第3ノードに第2ブランチバスを介して連結され前記モジュール基板上に実装される第2メモリチップを具備することができる。
【0013】
前記目的を達成するために、本発明のメモリシステムは、メモリコントローラ、第1ノード、第2ノード、及び第3ノードを含み、前記第1ノードは、第1ラインを介して前記第2ノードと連結され、前記第2ラインを介して前記第3ノードと連結され、前記第2ノードとは吸収抵抗を含むラインを介して前記第2ノードと連結された電力分配器、前記メモリコントローラと前記電力分配器との間で特定波長を有する信号を伝送するように構成され、前記メモリコントローラと前記第1ノードとの間に連結された伝送バス、第1ソケットを介して前記第2ノードに連結され、第1メモリチップ及び第1ブランチバスを含む第1メモリモジュール、及び第2ソケット及び第3ラインを介して前記第3ノードに連結され、第2メモリチップ及び第2ブランチバスを含む第2メモリモジュール含むことができる。
【0014】
前記第1ラインの長さは前記第1ブランチバスの長さと実質的に同じであり、前記第3ラインと前記第2ブランチバスの長さの和と実質的に同じでもよい。前記第1ラインの長さは、前記伝送バスを介して伝送される信号の前記特定波長の1/4であり得る。前記第1ブランチバス及び前記第2ブランチバスは、スタッブ抵抗を実装しない状態で配線のみで構成することができる。
【0015】
前記目的を達成するために、本発明のマルチモジュールメモリバスを介した信号伝送方法は、メモリコントローラから特定波長の信号を伝送する段階、電力分配器の第1ノードで前記伝送された信号を受信する段階、前記電力分配器の第2ノードと前記第1ノードとを連結する前記特定波長の1/4の長さの第1ラインを介して前記信号を伝送し、前記電力分配器の第3ノードと前記第1ノードとを連結する第2ラインを介して前記信号を伝送する段階、前記特定波長の1/4の長さの第1ブランチバスを介して、前記第2ノードから第1メモリモジュールに含まれた第1メモリチップまで前記信号を伝送する段階、及び長さの和が前記特定波長の1/4である第3ラインと第2ブランチバスとを介して、前記第3ノードから第2メモリモジュールに含まれた第2メモリチップまで前記信号を伝送する段階を含むことができる。
【0016】
ここで、第1及び第2メモリチップは、マスターチップであるメモリコントローラに対してスレーブとして動作する。又、マスターチップは、AMB(Advanced Memory Buffer)チップとすることができる。
【発明を実施するための最良の形態】
【0017】
以下、添付図面を参照して、本発明の好ましい実施例を具体的に説明する。
【0018】
図2及び図3は、本発明の一実施例によるウィルキンスン電力分配器を含むメモリシステムを示す図である。図2は、本発明によるODT適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインのライト動作を示し、図3は、本発明によるODT適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインのリード動作(又は、読み出し動作)を示す。
【0019】
図2を参照すると、メモリシステムは、第1メモリモジュール120、第2メモリモジュール130、第1ソケット124、第2ソケット134、電力分配器140、メインバス112、及びメモリコントローラ110を含む。メモリコントローラ110は、メインバス112を介して電力分配器140に連結されメモリモジュール120、130と連結される。メインバス112は、印刷回路基板、即ち、マザーボード(図示せず)に形成された配線とすることができる。
【0020】
図2に図示されたメモリコントローラ110と図3に図示されたコントローラ110とは同じものであってもよい。ライト動作では、メモリコントローラ110でデータをメモリモジュール120、130の内部のメモリチップ125、126、135、136に伝送するので、メモリコントローラ110は信号電流源115と出力抵抗116とで表現された等価回路として表示することができる。一方、リード動作では、選択されたメモリチップ125、126、135、136からデータをメモリコントローラ110に伝送するので、それぞれのメモリチップ125、126、135、136は、信号電流源138と出力抵抗137とで表現された等価回路として表示することができる。それぞれのメモリチップ125、126、135、136はマスターチップとすることができる。
【0021】
第1メモリモジュール120は、マザーボードに設けられたコネクタ又はソケット124のスロットに挿入され、電気的に電力分配器140に連結される。例えば、メモリモジュール120は、DIMM(Dual In−line Memory Module)で、ソケット124はDIMMソケットで構成することができる。ブランチ配線122、即ち、スタッブは、DIMMの印刷回路基板に形成された配線であり、ソケット124とメモリチップ125、126(例えば、DDR2−SDRAM)とを連結する。ブランチ配線122の長さはLs1、配線インピーダンスはZs1で表示する。メモリチップ125、126の各端子にはODT終端抵抗を連結することができ、ODT終端抵抗はネットワークトポロジによってその値を変化させることができる。
【0022】
第2メモリモジュール130は、マザーボードに設けられたコネクタ又はソケット134のスロットに挿入され、電気的に電力分配器140に連結される。例えば、メモリモジュール130はDIMMで、ソケット134はDIMMソケットで構成することができる。ブランチ配線132は、即ち、スタッブはDIMMの印刷回路基板に形成された配線とすることができ、ソケット134とメモリチップ135、136(例えば、DDR2−SDRAM)とを連結する。ブランチ配線132の長さは、ソケット134からメモリチップ135、136の端子までの長さと配線114の長さの和に該当し、全体配線長さはLs2、全体配線のインピーダンスはZs2で表示する。メモリチップ135、136の各端子には、ODT終端抵抗を連結させることができ、ODT終端抵抗はネットワークトポロジによってその値を変化させることができる。
【0023】
ソケット134は、マザーボードに形成された配線114を介して電力分配器140に連結される。従って、ブランチ配線132は、ブランチ配線122に対して配線114の長さだけより長い長さを有する。実質的に、ブランチ配線122の長さLs1とブランチ配線132の長さLs2は若干の差異があり、同様にZs1とZs2も同じではないので、非対称によるインピーダンスミスマッチングが発生することがある。このような非対称は信号反射を発生させて特定周波数で不必要な定在波(standing wave)を発生させる。このようにして発生した定在波は特定周波数の信号成分を減殺させるので、結論的に伝達される信号特性を弱化させる。
【0024】
電力分配器140は、第1ノードN1と第2ノードN2との間に形成された第1ライン142と、第1ノードN1と第3ノードN3との間に形成された第2ライン144と、第2ノードN2と第3ノードN3との間に形成された吸収抵抗146で構成される。第1ライン142と第2ライン144は、配線長さLw1、Lw2と配線インピーダンスZw1、Zw2とを有する。吸収抵抗146の抵抗値Rwは2×Zs1を有する。メモリコントローラ110は、AMB(Advanced Memory Buffer)のようなマスターチップであってもよい。ここで、メモリチップはマスターチップであるメモリコントローラに対してスレーブとして動作することができる。
【0025】
電力分配器140は、ウィルキンスン電力分配器であってもよい。モジュール上でもウィルキンスン電力分配器を利用して前後に連結されている回路で示される反射現象を解決することができる。
【0026】
本発明における電力分配器は、第1ノードと第2ノードとの間に長さLw1を有する第1ラインと、第1ノードと第3ノードとの間に長さLw2を有する第2ラインと、第2ノードと第3ノードとの間に連結された吸収抵抗を有するウィルキンスン電力分配器であってもよい。第1ライン及び第2ラインのラインインピーダンス(Zw)と前記吸収抵抗の抵抗値(Rw)は、次の数式1及び数式2を満足する。
【0027】
Zw=√(2×Zm×Zs) ……数式1
(ここで、Zmは伝送バスのインピーダンス、Zsはスタッブのインピーダンス)
【0028】
Rw=2×Zs ……数式2
【0029】
又、第1ラインの長さLw1、第2ラインの長さLw2は同じであり、伝送される信号波長の1/4の長さを有する。ブランチバスの各ライン長さLbは、第1ラインの長さLw1と実質的に同じである。本来のウィルキンスン電力分配器は、それぞれのポートが伝送線の特性インピーダンスに完全にマッチングしなければならないが、実際メモリシステムの構造は、終端抵抗以外にもキャパシタンス、インダクタンス等の多様な寄生成分によって完全にはマッチングされ難い。ブランチラインの長さLbが1/4波長になる周波数で激しく反射現象が現れるが、ウィルキンスン電力分配器の長さLwがブランチラインの長さLbと同じであれば、信号特性が最高に向上される。即ち、反射が最も大きく生じるブランチラインの長さLbが1/4波長になるその周波数でウィルキンスン電力分配器の長さLwが1/4波長になると、信号特性が最高に向上される。この際のブランチラインの長さは、一番目のものに合わせることになる。ところが、特別に二番目ブランチラインに連結される図2の114に該当する伝送線が一番目ブランチライン側のN2と一番目コネクタ124との間に存在して、一番目と二番目ブランチラインの構造が同じであれば(図2と図3の122が132と同じ構造を有すると、)、ウィルキンスン電力分配器以後端が互いに同じ構造を有して、ウィルキンスン電力分配器の長さLwをウィルキンスン電力分配器以後端の長さ(Ls+L114)と同様にすると、より向上された結果を得ることができる。そして、ウィルキンスン電力分配器を利用すると、一番目と二番目のブランチの間の反射が減少されるので、モジュール上のスタッブ抵抗(図2と図3の120と130にある抵抗)を無くしても、反射波による信号干渉現象を防止することができる。
【0030】
本発明で第1ラインと第2ラインは、ガラスエポキシ(FR4)基板上にマイクロストリップライン又はストリップラインで構成することができる。
【0031】
ここで、メモリモジュールは、例えば、DDR2−SDRAM Memory Module、DDR3−SDRAM Memory Moduleのようにマルチスタッブ方式で連結される方式に適用される全てのモジュールを含むことができる。
【0032】
本発明のメモリモジュールは、モジュール基板と、データ入出力端子と、データ入出力端子に一端が連結され信号を伝送するための伝送バスと、伝送バスの他端に第1ノードが連結され第2及び第3ノードを有する電力分配器と、第2ノードに第1ブランチバスを介して連結され第1メモリチップと、第3ノードに第2ブランチバスを介して連結された第2メモリチップを含む。
【0033】
本発明で第2又は第3ノードのうち、いずれか1つのノードとメモリ素子との間に配置されるブランチバスは、モジュール上のスタッブ抵抗を実装しない状態で配線のみで構成することができる。即ち、ウィルキンスン電力分配器で既に反射条件が除去された状態なので、モジュール上の配線に設けられたスタッブ抵抗を除去することができる。
【0034】
図4は、図2のメモリシステムでライト動作時、AC応答特性を示す図である。
【0035】
図4は、メモリコントローラ110でメモリモジュール130のDRAMチップにデータをライトする時、各周波数に対する電圧特性を示す。ここで、動作周波数を2GHzでLwは21.4mmとし、Ls1は23mm、Ls2は39mmとし、出力抵抗は35ohm、Rwは120ohm、Zwは60ohmと設計した時、点線は電力分配器がない従来方式である場合を、実線は本発明による電力分配器がある方式である場合を示す。
図4に示すように、動作周波数である2GHz近傍で本発明が従来方式に対して相対的に低い値を有することがわかる。2GHzで反射波による影響で非正常的な点線グラフは高い値として示されるが、ウィルキンスン電力分配器を使用すると、この非正常的な反射による高い値がなくなることがわかる。
【0036】
図5は、図3のメモリシステムでリード動作時、AC応答特性を示す図である。
【0037】
図4は、メモリコントローラ110でメモリモジュール130のDRAMチップからデータをリードする時、各周波数に対する電圧特性を示す。ライト動作と同様に動作周波数2GHzでLwは21.4mmとし、Ls1は23mm、Ls2は39mmとし、出力抵抗は35ohm、Rwは120ohm、Zwは60ohmと設計した時、点線は電力分配器がない従来方式である場合を、実線は本発明による電力分配器がある方式である場合を示す。
【0038】
図5に示すように、動作周波数である2GHz近傍で本発明は従来方式に対して相対的に低い値を有することがわかる。従来の方法で、シミュレーションした点線グラフでは、2GHzでスタッブによる反射波による影響で非正常的な点線グラフは高い値で示されるが、ウィルキンスン電力分配器を使用すると、この非正常的な反射による高い値がなくなることがわかる。
【0039】
この結果は、時間領域グラフでも従来の方法では、スタッブによる反射波の影響でDC部分でも(値が維持される部分)示される凸部分がなくなることがわかる。値が変化する区間でも、以前と対比して異常値がなくなって、きれいな波形であることがわかる。6Gbpsライトと8Gbpsリードではグラフアイの垂直方向の大きさも確実に改善された。
【0040】
図6乃至図9は、4Gbps及び6Gbpsのライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【0041】
図6は、4Gbpsのライト動作で電力分配器がない場合のメモリモジュール130のDRAMチップでのアイパターンを示し、図7は、電力分配器がある場合のアイパターンを示す。図8は、6Gbpsのライト動作で電力分配器がない場合のメモリモジュール130のDRAMチップでのアイパターンを示し、図9は、電力分配器がある場合のアイパターンを示す。
【0042】
図6乃至図8を参照すると、ライト動作で電力分配器を使用した伝送バスを採用した場合が、そうではない場合に対して信号波形特性が改善されることがわかる。
【0043】
図10乃至図13は、4Gbps及び6Gbpsのリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【0044】
図10は、4Gbpsのリード動作で電力分配器がない場合のメモリコントローラ(図3の110)チップでのアイパターンを示し、図11は、電力分配器がある場合のメモリコントローラ(図3の110)チップでのアイパターンを示す。図12は、6Gbpsのリード動作で電力分配器がない場合のメモリコントローラ(図3の110)チップでのアイパターンを示し、図13は、電力分配器がある場合のメモリコントローラ(図3の110)チップでのアイパターンを示す。
【0045】
リード動作で電力分配器を使用した伝送バスを採用した場合が、そうではない場合に対して信号波形特性が改善されることがわかる。従来の方法では、スタッブによる反射波の影響でDC部分でも(値が維持される部分)示される凸部分がなくなることがわかる。値が変化する区間でも、以前と対比して異常値がなくなって、きれいな波形であることがわかる。6Gbpsライトと8Gbpsリードではグラフアイの垂直方向の大きさも確実に改善された。
【0046】
図14は、本発明による電力分配器を有するマルチモジュールメモリバス構造をテストするためのテストボードの写真を示し、図15は、図14の点線部分を拡大した写真を示す。
【0047】
図14を参照すると、テストボードは、横126mm、縦32mmのガラスエポキシ基板で準備する。メインバスは、ポート1から分岐点までガラスエポキシ(FR4)基板に線幅0.3mmの銅箔配線で構成して、配線インピーダンスを35ohmとする。分岐点から第1連結点までは、線幅0.1mmの銅箔配線で配線インピーダンスが65ohmになるように配線長さを形成して、電力分配器の第1ラインをマイクロストリップラインで形成して、分岐点から第2連結点までは線幅0.1mmの銅箔配線で配線インピーダンスが65ohmになるように配線長さを形成して、電力分配器の第2ラインをマイクロストリップラインで形成する。第1連結点と第2連結点との間には、130ohmの吸収抵抗を実装させる。第1連結点とポート2との間は、線幅0.1mmの銅箔配線で構成して配線インピーダンスを65ohmとする。ポート2には200ohmの終端抵抗を連結する。第2連結点とポート3との間は、線幅0.1mmの銅箔配線で構成して、配線インピーダンスを65ohmとする。ポート1で信号を印加して、ポート2で信号を受信して、この状態でポート3での信号反射影響をテストする。この実験セットアップは、モジュールを挿入するソケット等の寄生成分はないが、チップセット側の終端が信号を入力するために、50Ωに高くなり、SMAコネクタによって連結される。そして、2,3番ポートに該当する側は、測定される側である3番ポートはSMAコネクタで連結後、SMAケーブルでオシロスコープに連結され、反射波の影響を与える2番ポートは、SMAコネクタに連結後、200Ωが実装された反対極性のSMAコネクタに連結された。
【0048】
図16は、テストボードに印加される信号周波数に対するSパラメータ特性を示すグラフである。
【0049】
図16に示すように、電力分配器がない場合(実線表示)に対して、電力分配器がある場合(点線表示)に1GHz付近で共振現象が減少されることがわかる。シミュレーションした前部分の資料とは異なり、コネクタによる電気的遅延の影響で共振周波数は変わったが、反射波による共振現象は大幅減少した。
【0050】
図17は、ウィルキンスン電力分配器がない場合の比較波形図で、図18は、図15のウィルキンスン電力分配器がある場合のポート3での出力波形図である。
【0051】
時間ドメインでアイパターンを測定するために、ポート1に2GHzのPRBS(Pseudo Random Bit Sequence)信号を印加して、ポート3でオシロスコープで信号波形を観察すると、図17の波形に対して図18の波形で反射波が顕著に減少されることがわかる。これを介してシミュレーション上でのみならず、実験上でもウィルキンスン電力分配器による反射波の減少現象が周波数領域と時間領域とですべて確認された。又、実際メモリシステムでもスタッブ長さを考慮する時、寄生成分やパッケージ内部の伝送線長さまで考慮すると、より正確なマッチングが可能であることが確認できる。
【産業上の利用可能性】
【0052】
前述したように、本発明では、マルチモジュールメモリバス構造を有するメモリシステムでバスの分岐点にウィルキンスン電力分配器を形成することにより、インピーダンスミスマッチングによる反射波の発生を抑制又は除去して、共振現象を減少させることができるので、伝送線路で信号保全性を向上させることができる。
【0053】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【0054】
【図1】従来のODT適用マルチモジュールメモリバス構造を有するメモリシステムの伝送ラインの概念図である。
【図2】本発明の一実施例によるウィルキンスン電力分配器を含むメモリシステムを示す図である。
【図3】本発明の一実施例によるウィルキンスン電力分配器を含むメモリシステムを示す図である。
【図4】図2のメモリシステムでライト動作時、AC応答特性を示す図である。
【図5】図3のメモリシステムでリード動作時、AC応答特性を示す図である。
【図6】4Gbpsライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図7】4Gbpsライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図8】6Gbpsライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図9】6Gbpsライト動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図10】4Gbpsリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図11】4Gbpsリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図12】6Gbpsリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図13】6Gbpsリード動作でウィルキンスン電力分配器の有無によるアイパターンを比較するための波形図である。
【図14】本発明による電力分配器を有するマルチモジュールメモリバス構造をテストするためのテストボードの写真である。
【図15】図14のA部分の拡大写真である。
【図16】テストボードに印加される信号周波数に対するSパラメーター特性を示すグラフである。
【図17】ウィルキンスン電力分配器がない場合の比較波形図である。
【図18】図15のウィルキンスン電力分配器がある場合のポート3での出力波形図である。
【符号の説明】
【0055】
110 メモリコントローラ
112 メインバス
120 第1メモリモジュール
124 第1ソケット
130 第2メモリモジュール
134 第2ソケット
140 電力分配器
【特許請求の範囲】
【請求項1】
メモリコントローラと、
前記メモリコントローラに一端が連結され信号を伝送するための伝送バスと、
前記伝送バスの他端に第1ノードが連結され第2及び第3ノードを有する電力分配器と、
前記第2ノードに第1ブランチバスを介して連結された第1メモリチップと、
前記第3ノードに第2ブランチバスを介して連結された第2メモリチップと、を具備することを特徴とするメモリシステム。
【請求項2】
前記電力分配器は、
前記第1ノードと前記第2ノードとを連結する第1ラインと、
前記第1ノードと前記第3ノードとを連結する第2ラインと、
前記第2ノードと前記第3ノードとの間に連結された吸収抵抗と、を有することを特徴とする請求項1記載のメモリシステム。
【請求項3】
前記第1ラインの長さは前記第2ラインの長さと同じであり、伝送される信号波長の1/4であることを特徴とする請求項2記載のメモリシステム。
【請求項4】
前記第1及び第2ブランチバスの各ラインの長さは、前記第1ラインの長さと実質的に同じであることを特徴とする請求項3記載のメモリシステム。
【請求項5】
前記第1ラインと前記第2ラインは、マイクロストリップライン又はストリップラインで構成されることを特徴とする請求項3記載のメモリシステム。
【請求項6】
前記電力分配器は、ウィルキンスン電力分配器であることを特徴とする請求項2記載のメモリシステム。
【請求項7】
前記第1メモリチップ及び前記第2メモリチップは、マスターチップであることを特徴とする請求項1記載のメモリシステム。
【請求項8】
前記第1及び第2ブランチバスは、モジュール上のスタッブ抵抗を実装しない状態で配線のみで構成されることを特徴とする請求項1記載のメモリシステム。
【請求項9】
モジュール基板と、
前記モジュール基板のエッジに形成されたデータ入出力端子と、
前記モジュール基板上に形成され前記データ入出力端子に一端が連結され信号を伝送するための伝送バスと、
前記モジュール基板上に形成され前記伝送バスの他端に第1ノードが連結され第2及び第3ノードを有する電力分配器と、
前記第2ノードに第1ブランチバスを介して連結され前記モジュール基板上に実装される第1メモリチップと、
前記第3ノードに第2ブランチバスを介して連結され前記モジュール基板上に実装される第2メモリチップと、を具備することを特徴とするメモリシステム。
【請求項10】
メモリコントローラと、
第1ノード、第2ノード、及び第3ノードを含み、前記第1ノードは、第1ラインを介して前記第2ノードと連結され、前記第2ラインを介して前記第3ノードと連結され、前記第2ノードとは吸収抵抗を含むラインを介して前記第2ノードと連結された電力分配器と、
前記メモリコントローラと前記電力分配器との間で特定波長を有する信号を伝送するように構成され、前記メモリコントローラと前記第1ノードとの間に連結された伝送バスと、
第1ソケットを介して前記第2ノードに連結され、第1メモリチップ及び第1ブランチバスを含む第1メモリモジュールと、
第2ソケット及び第3ラインを介して前記第3ノードに連結され、第2メモリチップ及び第2ブランチバスを含む第2メモリモジュールと、含み、
前記第1ラインの長さは前記第1ブランチバスの長さと実質的に同じであり、前記第3ラインと前記第2ブランチバスの長さの和と実質的に同じであることを特徴とするメモリシステム。
【請求項11】
前記第1ラインの長さは、前記伝送バスを介して伝送される信号の前記特定波長の1/4であることを特徴とする請求項10記載のメモリシステム。
【請求項12】
前記第1ブランチバス及び前記第2ブランチバスは、スタッブ抵抗を実装しない状態で配線のみで構成されることを特徴とする請求項11記載のメモリシステム。
【請求項13】
メモリコントローラから特定波長の信号を伝送する段階と、
電力分配器の第1ノードで前記伝送された信号を受信する段階と、
前記電力分配器の第2ノードと前記第1ノードとを連結する前記特定波長の1/4の長さの第1ラインを介して前記信号を伝送し、前記電力分配器の第3ノードと前記第1ノードとを連結する第2ラインを介して前記信号を伝送する段階と、
前記特定波長の1/4の長さの第1ブランチバスを介して、前記第2ノードから第1メモリモジュールに含まれた第1メモリチップまで前記信号を伝送する段階と、
長さの和が前記特定波長の1/4である第3ラインと第2ブランチバスとを介して、前記第3ノードから第2メモリモジュールに含まれた第2メモリチップまで前記信号を伝送する段階と、を含むマルチモジュールメモリバスを介した信号伝送方法。
【請求項1】
メモリコントローラと、
前記メモリコントローラに一端が連結され信号を伝送するための伝送バスと、
前記伝送バスの他端に第1ノードが連結され第2及び第3ノードを有する電力分配器と、
前記第2ノードに第1ブランチバスを介して連結された第1メモリチップと、
前記第3ノードに第2ブランチバスを介して連結された第2メモリチップと、を具備することを特徴とするメモリシステム。
【請求項2】
前記電力分配器は、
前記第1ノードと前記第2ノードとを連結する第1ラインと、
前記第1ノードと前記第3ノードとを連結する第2ラインと、
前記第2ノードと前記第3ノードとの間に連結された吸収抵抗と、を有することを特徴とする請求項1記載のメモリシステム。
【請求項3】
前記第1ラインの長さは前記第2ラインの長さと同じであり、伝送される信号波長の1/4であることを特徴とする請求項2記載のメモリシステム。
【請求項4】
前記第1及び第2ブランチバスの各ラインの長さは、前記第1ラインの長さと実質的に同じであることを特徴とする請求項3記載のメモリシステム。
【請求項5】
前記第1ラインと前記第2ラインは、マイクロストリップライン又はストリップラインで構成されることを特徴とする請求項3記載のメモリシステム。
【請求項6】
前記電力分配器は、ウィルキンスン電力分配器であることを特徴とする請求項2記載のメモリシステム。
【請求項7】
前記第1メモリチップ及び前記第2メモリチップは、マスターチップであることを特徴とする請求項1記載のメモリシステム。
【請求項8】
前記第1及び第2ブランチバスは、モジュール上のスタッブ抵抗を実装しない状態で配線のみで構成されることを特徴とする請求項1記載のメモリシステム。
【請求項9】
モジュール基板と、
前記モジュール基板のエッジに形成されたデータ入出力端子と、
前記モジュール基板上に形成され前記データ入出力端子に一端が連結され信号を伝送するための伝送バスと、
前記モジュール基板上に形成され前記伝送バスの他端に第1ノードが連結され第2及び第3ノードを有する電力分配器と、
前記第2ノードに第1ブランチバスを介して連結され前記モジュール基板上に実装される第1メモリチップと、
前記第3ノードに第2ブランチバスを介して連結され前記モジュール基板上に実装される第2メモリチップと、を具備することを特徴とするメモリシステム。
【請求項10】
メモリコントローラと、
第1ノード、第2ノード、及び第3ノードを含み、前記第1ノードは、第1ラインを介して前記第2ノードと連結され、前記第2ラインを介して前記第3ノードと連結され、前記第2ノードとは吸収抵抗を含むラインを介して前記第2ノードと連結された電力分配器と、
前記メモリコントローラと前記電力分配器との間で特定波長を有する信号を伝送するように構成され、前記メモリコントローラと前記第1ノードとの間に連結された伝送バスと、
第1ソケットを介して前記第2ノードに連結され、第1メモリチップ及び第1ブランチバスを含む第1メモリモジュールと、
第2ソケット及び第3ラインを介して前記第3ノードに連結され、第2メモリチップ及び第2ブランチバスを含む第2メモリモジュールと、含み、
前記第1ラインの長さは前記第1ブランチバスの長さと実質的に同じであり、前記第3ラインと前記第2ブランチバスの長さの和と実質的に同じであることを特徴とするメモリシステム。
【請求項11】
前記第1ラインの長さは、前記伝送バスを介して伝送される信号の前記特定波長の1/4であることを特徴とする請求項10記載のメモリシステム。
【請求項12】
前記第1ブランチバス及び前記第2ブランチバスは、スタッブ抵抗を実装しない状態で配線のみで構成されることを特徴とする請求項11記載のメモリシステム。
【請求項13】
メモリコントローラから特定波長の信号を伝送する段階と、
電力分配器の第1ノードで前記伝送された信号を受信する段階と、
前記電力分配器の第2ノードと前記第1ノードとを連結する前記特定波長の1/4の長さの第1ラインを介して前記信号を伝送し、前記電力分配器の第3ノードと前記第1ノードとを連結する第2ラインを介して前記信号を伝送する段階と、
前記特定波長の1/4の長さの第1ブランチバスを介して、前記第2ノードから第1メモリモジュールに含まれた第1メモリチップまで前記信号を伝送する段階と、
長さの和が前記特定波長の1/4である第3ラインと第2ブランチバスとを介して、前記第3ノードから第2メモリモジュールに含まれた第2メモリチップまで前記信号を伝送する段階と、を含むマルチモジュールメモリバスを介した信号伝送方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
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【図15】
【図16】
【図17】
【図18】
【公開番号】特開2007−207227(P2007−207227A)
【公開日】平成19年8月16日(2007.8.16)
【国際特許分類】
【出願番号】特願2007−123(P2007−123)
【出願日】平成19年1月4日(2007.1.4)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【出願人】(592127149)韓国科学技術院 (129)
【Fターム(参考)】
【公開日】平成19年8月16日(2007.8.16)
【国際特許分類】
【出願日】平成19年1月4日(2007.1.4)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【出願人】(592127149)韓国科学技術院 (129)
【Fターム(参考)】
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