映像処理装置及び映像処理方法
【課題】２倍速の映像信号から１倍速の映像信号を生成し、２倍速の映像信号から遅延させずに１倍速の映像信号を出力することが可能な映像処理装置を提供する。
【解決手段】入力される２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、画像加算部は、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、生成に際して他の系統のインターレースビデオ信号を１水平ライン遅延させて、他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから２系統のビデオ信号を加算する、映像処理装置が提供される。
【解決手段】入力される２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、画像加算部は、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、生成に際して他の系統のインターレースビデオ信号を１水平ライン遅延させて、他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから２系統のビデオ信号を加算する、映像処理装置が提供される。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、映像処理装置及び映像処理方法に関する。
【背景技術】
【０００２】
撮像装置において高解像度で高速度撮像を行い、その映像信号を撮像装置から信号処理装置に伝送する映像信号伝送システムがある。このような映像信号伝送システムでは、信号処理装置が何倍速の映像信号を出力するかに応じて、その倍速の映像信号を撮像装置から信号処理装置に送信するように制御している。また、撮像装置において、映像信号に対してゲインコントロール処理およびオートアイリス用レベル検出処理などのフィードバック処理、ＫＮＥＥ処理、並びにガンマ補正処理などを行っている。また、信号処理装置において、上記高速撮像の映像信号のカラーコレクション処理などをシリアルに行っている。
【０００３】
信号処理装置が出力する映像信号の倍速に応じて、撮像装置から信号処理装置に送信する映像信号の倍速を制御するため、撮像装置の処理量が多く、小型化が困難であると共に、消費電力が大きくなるが、撮像装置で生成した映像信号を信号処理装置に伝送する場合に、撮像装置の処理量を削減するとともに、信号処理装置が出力する映像信号の画質低下を抑制できる技術が、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１０４６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
撮像装置で撮影された映像から、２倍速（１０８０／１１９．９ｉ、１０８０／５９．９４ｉの２倍）の映像信号を出力する場合に、同時に１倍速（１０８０／５９．９４ｉ）の映像信号を出力できるものは無かった。
【０００６】
しかし、２倍速の映像信号と１倍速の映像信号とを同時に出力する場合には、２倍速の映像信号から１倍速の映像信号を生成する必要があるが、１倍速の映像信号の生成に際して工夫を施さないと、２倍速の映像信号から遅延させずに１倍速の映像信号を出力することができず、片方が遅延してしまう。
【０００７】
そこで、本開示は、上記問題に鑑みてなされたものであり、本開示の目的とするところは、２倍速の映像信号から１倍速の映像信号を生成し、２倍速の映像信号から遅延させずに１倍速の映像信号を出力することが可能な、新規かつ改良された映像処理装置及び映像処理方法を提供することにある。
【課題を解決するための手段】
【０００８】
本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置が提供される。
【０００９】
本開示によれば、画像加算部は、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する。ここで、画像加算部は、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する。これにより、２倍速の映像信号から１倍速の映像信号を生成することができる。また、フィルタ処理を用いずに画像の加算によって２倍速の映像信号から１倍速の映像信号を生成するので、２倍速の映像信号から遅延させずに１倍速の映像信号を出力することを可能にする。
【００１０】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置が提供される。
【００１１】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置が提供される。
【００１２】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置が提供される。
【００１３】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理装置が提供される。
【００１４】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法が提供される。
【００１５】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法が提供される。
【００１６】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法が提供される。
【００１７】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法が提供される。
【００１８】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、を備え、前記入力ステップで入力される前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理方法が提供される。
【発明の効果】
【００１９】
以上説明したように本開示によれば、２倍速の映像信号から１倍速の映像信号を生成し、２倍速の映像信号から遅延させずに１倍速の映像信号を出力することが可能な、新規かつ改良された映像処理装置及び映像処理方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本開示の第１の実施形態にかかる映像システム１の構成を示す説明図である。
【図２】本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００の機能構成を示す説明図である。
【図３】本開示の第１の実施形態にかかる撮像装置１００に含まれる信号処理部１０２の構成例を示す説明図である。
【図４】信号処理部１０２から伝送回路１０５へ映像信号を出力する際に、Ｌｉｎｋ−Ａ及びＬｉｎｋ−Ｂの２系統の映像信号を作り出す様子を示す説明図である。
【図５】２倍速の映像信号の出力フォーマットを示す説明図である。
【図６】本開示の第１の実施形態における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。
【図７】１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【図８】２倍速の映像信号の出力フォーマットを示す説明図である。
【図９】本開示の第２の実施形態における、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【図１０】２倍速の映像信号の別の出力フォーマットを示す説明図である。
【図１１】本開示の第３の実施形態における、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【図１２】本開示の第４の実施形態における、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【図１３】２倍速の映像信号の別の出力フォーマットを示す説明図である。
【図１４】本開示の第３の実施形態における、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【図１５】１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２２】
なお、説明は以下の順序で行うものとする。
＜１．本開示の第１の実施形態＞
［１−１．映像システムの構成］
［１−２．撮像装置及びＣＣＵの機能構成］
［１−３．映像システムの動作］
＜２．本開示の第２の実施形態＞
＜３．本開示の第３の実施形態＞
＜４．本開示の第４の実施形態＞
＜５．本開示の第５の実施形態＞
＜６．まとめ＞
【００２３】
＜１．本開示の第１の実施形態＞
［１−１．映像システムの構成］
まず、本開示の第１の実施形態にかかる映像システムの構成について図面を参照して説明する。図１は、本開示の第１の実施形態にかかる映像システム１の構成を示す説明図である。以下、図１を用いて本開示の第１の実施形態にかかる映像システム１の構成について説明する。
【００２４】
図１に示したように、本開示の第１の実施形態にかかる映像システム１は、撮像装置１００と、ＣＣＵ（Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）２００とを、含んで構成される。撮像装置１００とＣＣＵ２００とは、ビデオケーブル１０で相互に接続されている。ビデオケーブル１０は、例えば光ファイバーケーブルで構成される。ビデオケーブル１０は、例えば、映像伝送規格であるＨＤ−ＳＤＩや３Ｇ−ＳＤＩに対応するものである。このビデオケーブル１０で撮像装置１００とＣＣＵ２００とが相互に接続されていることで、撮像装置１００と、ＣＣＵ２００との間で、映像のデュアルリンク入出力や、２系統の映像信号の伝送を可能にする。
【００２５】
撮像装置１００は、被写体を撮像し、撮像結果に応じた映像信号を生成するものである。撮像装置１００は、映像信号として、１０８０Ｐ信号あるいは１０８０Ｉ／４：４：４信号を生成する。撮像装置１００は、この１０８０Ｐ信号あるいは１０８０Ｉ／４：４：４信号として、放送用のｍビット量子化信号（ｍは、１０又は１２）を生成する。撮像装置１００が生成した映像信号は、ビデオケーブル１０を通じてＣＣＵ２００に送られる。撮像装置１００は、映像信号を伝送する映像伝送装置として機能する。
【００２６】
図１に示したように、撮像装置１００には、周辺機器３００が接続されていてもよい。撮像装置１００と周辺機器３００との間は、イーサネットケーブル２０で相互に接続されており、撮像装置１００から周辺機器３００の動作を制御することが可能となる。
【００２７】
なお、図１では、１台の撮像装置１００のみを図示しているが、本開示はかかる例に限定されないことは言うまでもなく、複数の撮像装置１００が、それぞれ別々のビデオケーブル１０を介してＣＣＵ２００に接続されていてもよい。また、図１では、撮像装置１００にのみ周辺機器３００が接続されている状態を図示しているが、本開示はかかる例に限定されないことは言うまでもなく、ＣＣＵ２００にも、またはＣＣＵ２００にのみ周辺機器が接続されていてもよい。
【００２８】
ＣＣＵ２００は、撮像装置１００を制御したり、撮像装置１００から映像信号を受信したり、撮像装置１００が複数存在する場合には撮像装置１００のモニタに他の撮像装置１００で撮影中の映像を表示させるための映像信号（リターンビデオ）を送信するユニットである。ＣＣＵ２００、撮像装置１００から映像信号を受信する映像受信装置として機能する。
【００２９】
以上、図１を用いて本開示の第１の実施形態にかかる映像システム１の構成について説明した。次に、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００の機能構成について説明する。
【００３０】
［１−２．撮像装置及びＣＣＵの機能構成］
図２は、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００の機能構成を示す説明図である。以下、図２を用いて本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００の機能構成について説明する。
【００３１】
図２に示したように、本開示の第１の実施形態にかかる撮像装置１００は、撮像素子１０１と、信号処理部１０２と、バッファメモリ１０３と、ビューファインダ１０４と、伝送回路１０５と、を含んで構成される。そして、本開示の第１の実施形態にかかるＣＣＵ２００は、伝送回路２０１と、画像加算回路２０２と、第１信号処理回路２０３と、第２信号処理回路２０４と、を含んで構成される。
【００３２】
まず、本開示の第１の実施形態にかかる撮像装置１００の機能構成について説明する。撮像部１０１は、被写体の撮影を行って、当該撮影に伴う映像信号を生成するものである。撮像部１０１は、例えばＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの撮像素子（図示せず）を備え、当該撮像素子が映像信号を生成する。撮像部１０１は、標準の２倍速で高速撮像を行って、インターレース形式の映像信号を生成し、生成した映像信号を信号処理部１０２に出力する。なお、撮像部１０１への光の結像は絞り機構（図示せず）によって調整される。また、撮像部１０１の撮像結果は、所定のゲインコントロールが施された後にアナログの映像信号として出力される。
【００３３】
信号処理部１０２は、映像信号に対する信号処理を実行するものである。信号処理部１０２は、信号処理を施した映像信号のバッファメモリ１０３への読み書きや、バッファメモリ１０３に記憶された映像信号のビューファインダ１０４へ出力、及び信号処理を施した映像信号の伝送回路１０５への出力を実行する。
【００３４】
バッファメモリ１０３は、信号処理部１０２において信号処理された映像信号を記憶しておくものである。また、ビューファインダ１０４は、信号処理部１０２の制御に従って、バッファメモリ１０３に記憶された映像信号に基づく映像を表示するものである。
【００３５】
図３は、本開示の第１の実施形態にかかる撮像装置１００に含まれる信号処理部１０２の構成例を示す説明図である。
【００３６】
図３に示したように、信号処理部１０２は、Ａ／Ｄ変換回路１１１と、信号処理回路１１２と、メモリアクセス回路１１３と、並べ替え回路１１４と、を含んで構成される。
【００３７】
Ａ／Ｄ変換回路１１１は、撮像部１０１が出力するアナログの映像信号をデジタルの映像信号に変換するものである。Ａ／Ｄ変換回路１１１は、デジタルの映像信号を信号処理回路１１２に出力する。
【００３８】
信号処理回路１１２は、Ａ／Ｄ変換回路１１１が出力するデジタルの映像信号に対して、所定の信号処理、例えば、ゲインコントロールやオートアイリス用のレベル検出処理等を実行するものである。信号処理回路１１２は、所定の信号処理を実行した映像信号をメモリアクセス回路１１３に出力する。
【００３９】
メモリアクセス回路１１３は、信号処理回路１１２が出力する映像信号をバッファメモリ１０３に書き込む。またメモリアクセス回路１１３は、バッファメモリ１０３から映像信号を読みだして、１倍速の映像信号をビューファインダ１０４へ出力する。撮像部１０１は、標準の２倍速で高速撮像を行って、インターレース形式の映像信号を生成するので、メモリアクセス回路１１３は、後述のカメラコントロールユニット２００における画像加算回路２０２と同様に、２倍速の映像信号を加算して、１倍速の映像信号を生成し、生成した１倍速の映像信号をビューファインダ１０４へ出力する。メモリアクセス回路１１３における、２倍速の映像信号の加算による１倍速の映像信号の生成処理の詳細については、後に詳述する。
【００４０】
並べ替え回路１１４は、メモリアクセス回路１１３がバッファメモリ１０３から読み出して出力された映像信号を所定の順番に並べ替えて伝送回路１０５へ出力するものである。
【００４１】
伝送回路１０５は、並べ替え回路１１４が出力した映像信号を、ビデオケーブル２０を介してＣＣＵ２００へ伝送するものである。伝送回路１０５は、ビデオケーブル２０を介して、ＣＣＵ２００へ２倍速の映像信号を伝送することができる。
【００４２】
図４は、信号処理部１０２から伝送回路１０５へ映像信号を出力する際に、Ｌｉｎｋ−Ａ及びＬｉｎｋ−Ｂの２系統の映像信号を作り出す様子を示す説明図である。このように、１つのフレームが２つのフィールドに分かれて、Ｌｉｎｋ−Ａ及びＬｉｎｋ−Ｂの２系統の映像信号として、信号処理部１０２から伝送回路１０５へ伝送される。
【００４３】
以上、本開示の第１の実施形態にかかる撮像装置１００の機能構成について説明した。次に、本開示の第１の実施形態にかかるＣＣＵ２００の機能構成について説明する。
【００４４】
伝送回路２０１は、ビデオケーブル２０を介して撮像装置１００から伝送されてきた映像信号を受信するものである。伝送回路２０１が受信した映像信号は、画像加算回路２０２を介して第１信号処理回路２０３に送られる。また伝送回路２０１が受信した映像信号は、第２信号処理回路２０４にも送られる。
【００４５】
画像加算回路２０２は、伝送回路２０１から送られる２倍速の映像信号を加算して、１倍速の映像信号を生成して、第１信号処理回路２０３へ出力するものである。画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理の詳細については、後に詳述する。
【００４６】
第１信号処理回路２０３は、画像加算回路２０２が生成した１倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力するものである。同様に、第２信号処理回路２０４は、伝送回路２０１が出力する２倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力するものである。
【００４７】
第１信号処理回路２０３及び第２信号処理回路２０４が実行する信号処理には、例えばＫＮＥＥ処理（画素データを圧縮して色処理時の処理負担を軽減する処理）、ガンマ補正処理（色彩を鮮やかに出すために入力値を理想の出力値に近づける処理）、ディテール処理などが含まれる。
【００４８】
以上、本開示の第１の実施形態にかかるＣＣＵ２００の機能構成について説明した。次に、本開示の第１の実施形態に係る映像システム１の動作について説明する。
【００４９】
［１−３．映像システムの動作］
まず、撮像装置１００の撮像部１０１が、撮像対象の撮像結果に応じた動画像の映像信号を生成する。撮像部１０１が生成する映像信号はアナログの映像信号である。撮像部１０１が生成したアナログの映像信号は、信号処理部１０２に、特にＡ／Ｄ変換回路１１１へ送られる。
【００５０】
Ａ／Ｄ変換回路１１１は、撮像部１０１が生成したアナログの映像信号をデジタルの映像信号に変換して、信号処理回路１１２に出力する。信号処理回路１１２は、Ａ／Ｄ変換回路１１１が出力したデジタルの映像信号に対して所定の信号処理、例えば、ゲインコントロールやオートアイリス用のレベル検出処理等を実行する。信号処理回路１１２が、映像信号に対して所定の信号処理を施すと、メモリアクセス回路１１３は、その映像信号をバッファメモリ１０３に書き込む。
【００５１】
並べ替え回路１１４は、メモリアクセス回路１１３を介して、バッファメモリ１０３に書き込まれた映像信号を取得する。そして並べ替え回路１１４は、取得した映像信号が時系列に並ぶように並び替えて、並び替えた後の映像信号を伝送回路１０５へ出力する。
【００５２】
伝送回路１０５は、並べ替え回路１１４が出力した映像信号を、ビデオケーブル２０を介してＣＣＵ２００へ伝送する。ここで伝送回路１０５は、ビデオケーブル２０を介して、ＣＣＵ２００へ２倍速の映像信号を伝送することができる。
【００５３】
ＣＣＵ２００の伝送回路２０１は、ビデオケーブル２０を介して撮像装置１００から伝送されてきた２倍速の映像信号を受信する。伝送回路２０１は、受信した２倍速の映像信号を画像加算回路２０２、及び第２信号処理回路２０４へ出力する。
【００５４】
画像加算回路２０２は、伝送回路２０１から送られてくる２倍速の映像信号を、所定の加算処理によって１倍速の映像信号に変換して、１倍速の映像信号を第１信号処理回路２０３に出力する。
【００５５】
第１信号処理回路２０３は、画像加算回路２０２が生成した１倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力する。同様に、第２信号処理回路２０４は、伝送回路２０１が出力する２倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力する。
【００５６】
ここで、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理について、詳細に説明する。
【００５７】
２倍速の映像信号は、２つの系統（Ｌｉｎｋ−Ａ及びＬｉｎｋ−Ｂ）に分離されて２系統で伝送される。図５は、２倍速の映像信号の出力フォーマットを示す説明図である。まず、１つ目の系統であるＬｉｎｋ−Ａにおいて、第１フィールドと第２フィールドの映像が伝送され、続いて２つ目の系統であるＬｉｎｋ−Ｂにおいて、第１フィールドと第２フィールドの映像が伝送される。以後、２フィールドずつＬｉｎｋ−ＡとＬｉｎｋ−Ｂとに分かれて映像が順次伝送される。
【００５８】
図５に示すように、第１フィールドには、１１２５本の走査線の内、偶数番の走査線が配置されており、第２フィールドには、同じく１１２５本の走査線の内、奇数番の走査線が配置されている。
【００５９】
ここで、Ｌｉｎｋ−Ａ及びＬｉｎｋ−Ｂにおける、第１フィールドの２ラインから４０ライン及び１１２２ライン、１１２４ライン、１ライン、並びに、第２フィールドの３ラインから４１ライン及び１１２３ライン、１１２５ラインはブランキングのラインであり、第１フィールドの４２ラインから１１２０ライン及び第２フィールドの４３ラインから１１２１ラインはアクティブ（有効）のラインである。
【００６０】
２倍速の映像信号から１倍速の映像信号を生成するには、Ｌｉｎｋ−Ａの第２フィールド（Ｆ２、Ｆ４、Ｆ６、・・・）と、Ｌｉｎｋ−Ｂの第２フィールド（Ｆ３、Ｆ５、Ｆ７、・・・）とを足し合わせる。従って、２倍速の映像信号から１倍速の映像信号を生成する方法として考えられるのは、２倍速の映像信号に対して第１フィールドを第２フィールドとを入れ替えるＯｄｄ−Ｅｖｅｎ変換を施すことである。具体的には、２倍速の映像信号に対してＯｄｄ−Ｅｖｅｎ変換のためのデジタルフィルタを通して、Ｌｉｎｋ−Ａの映像とＬｉｎｋ−Ｂとの映像を足し合わせる方法である。
【００６１】
しかし、Ｏｄｄ−Ｅｖｅｎ変換のためのデジタルフィルタを通す方法では、そのデジタルフィルタのタップ数に応じて信号の遅延が生じてしまう。従って、このＯｄｄ−Ｅｖｅｎ変換のためのデジタルフィルタを通す方法では、２倍速の映像から遅延させずに１倍速の映像を出力することができなくなってしまう。デジタルフィルタの性能によっては、１倍速の映像は２倍速の映像と比べて、１フレーム以上の遅延が生じてしまうおそれがある。
【００６２】
そこで本開示の第１の実施形態では、２倍速の映像信号から１倍速の映像信号を生成する際に、片方の系統に対して１フィールドと１ライン分遅延させて加算することで、倍速の映像と１倍速の映像との同時出力を実現した。以下において、２倍速の映像信号の加算処理によって、２倍速の映像信号から１倍速の映像信号を生成する方法について、詳細に説明する。
【００６３】
図６は、本開示の第１の実施形態の、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。
【００６４】
２倍速の映像信号に対する加算処理によって、２倍速の映像信号から１倍速の映像信号を生成するために、メモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂを１水平ライン分遅延させて、ブランキングライン（垂直ブランキング期間における水平ライン）となっていたＬｉｎｋ−Ｂの４１ラインを有効にする。Ｌｉｎｋ−Ａの４１ラインはブランキングラインのままにする。そしてメモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂの４１ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。
【００６５】
メモリアクセス回路１１３及び画像加算回路２０２が、Ｌｉｎｋ−Ｂの４１ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第１フィールドでは、図６に示したようにＬｉｎｋ−Ｂの４１ラインとＬｉｎｋ−Ａの４２ラインを加算したものから始まり、Ｌｉｎｋ−Ｂの１１１９ラインとＬｉｎｋ−Ａの１１２０ラインを加算もので終わる。また第２フィールドでは、図６に示したようにＬｉｎｋ−Ｂの４３ラインとＬｉｎｋ−Ａの４２ラインを加算したものから始まり、Ｌｉｎｋ−Ｂの１１２１ラインとＬｉｎｋ−Ａの１１２０ラインを加算したもので終わる。
【００６６】
このように、第１フィールドと第２フィールドとで、加算されるラインが１ラインずつずれることにより、１倍速の映像信号は擬似的にインターレースの映像信号になる。図７は、第１フィールドと第２フィールドとで、加算されるラインが１ラインずつずれることにより、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。インターレースは、奇数番目の走査線を先に送り、残りの偶数番目の走査線をその後に送ることで１枚の画像を完成させるものである。従って、第１フィールドと第２フィールドとで同じラインを加算してしまうと、視点が第１フィールドと第２フィールドとで変化しないので、インターレースの映像になり得ないからである。
【００６７】
Ｌｉｎｋ−Ｂの４１ラインを有効にするのは、２倍速の映像信号の加算による１倍速の映像信号の生成処理をメモリアクセス回路１１３及び画像加算回路２０２が実行するときだけであり、２倍速の映像信号の出力に際しては、Ｌｉｎｋ−Ｂの４１ラインはブランキングラインとしたままである。図８は、２倍速の映像信号の出力フォーマットを示す説明図である。図８に示したように、２倍速の映像を出力する際には、Ｌｉｎｋ−Ｂは１水平ライン分の遅延は行われず、Ｌｉｎｋ−Ｂの４１ラインはブランキングラインとしたまま出力される。
【００６８】
このように、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、Ｌｉｎｋ−Ｂの映像信号を１水平ライン分遅延させて、ブランキングラインとなっていたＬｉｎｋ−Ｂの４１ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、ＣＣＵ２００において、第１信号処理回路２０３及び第２信号処理回路２０４から、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像を擬似的なインターレース信号とすることができる。
【００６９】
＜２．本開示の第２の実施形態＞
上述した本開示の第１の実施形態では、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、２系統のインターレース映像信号のうち、Ｌｉｎｋ−Ｂの映像信号を１水平ライン分遅延させて、ブランキングラインとなっていたＬｉｎｋ−Ｂの４１ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算していた。
【００７０】
以下で説明する本開示の第２の実施形態では、本開示の第１の実施形態とは異なる方法で、２倍速の映像信号の加算による１倍速の映像信号の生成処理を実現する。具体的には、２系統のインターレース映像信号のうち、Ｌｉｎｋ−Ｂの映像信号は遅延させず、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算することで、１倍速の映像信号を生成する場合について説明する。なお、本開示の第２の実施形態にかかる撮像装置及びＣＣＵの構成は、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００と同一の構成を有するので、詳細な説明は省略する。
【００７１】
図９は、本開示の第２の実施形態の、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。２倍速の映像信号から１倍速の映像信号を生成するには、メモリアクセス回路１１３及び画像加算回路２０２は、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にする。Ｌｉｎｋ−Ａの１１２２ラインはブランキングラインのままにする。そしてメモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂの１１２２ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。
【００７２】
メモリアクセス回路１１３及び画像加算回路２０２が、Ｌｉｎｋ−Ｂの１１２２ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第１フィールドでは、図９に示したようにＬｉｎｋ−Ａの４２ラインとＬｉｎｋ−Ｂの４３ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２０ラインとＬｉｎｋ−Ｂの１１２１ラインとを加算もので終わる。また第２フィールドでは、図９に示したようにＬｉｎｋ−Ａの４３ラインとＬｉｎｋ−Ｂの４４ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２１ラインとＬｉｎｋ−Ｂの１１２２ラインとを加算したもので終わる。
【００７３】
このように、第１フィールドと第２フィールドとで、メモリアクセス回路１１３及び画像加算回路２０２において加算されるラインが１ラインずつずれることにより、第１の実施形態と同様に、１倍速の映像信号は擬似的にインターレースの映像信号になる。
【００７４】
Ｌｉｎｋ−Ｂの１１２２ラインを有効にするのは、２倍速の映像信号の加算による１倍速の映像信号の生成処理をメモリアクセス回路１１３及び画像加算回路２０２が実行するときだけであり、２倍速の映像信号の出力に際しては、Ｌｉｎｋ−Ｂの１１２２ラインはブランキングラインとしたままである。
【００７５】
このように、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、ＣＣＵ２００において、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像を擬似的なインターレース信号とすることができる。
【００７６】
＜３．本開示の第３の実施形態＞
ここまで説明してきた本開示の第１の実施形態及び第２の実施形態では、ブランキングラインとなっていたＬｉｎｋ−Ｂの４１ラインまたはＬｉｎｋ−Ｂの１１２２ラインを有効にして、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、２倍速の映像信号から１倍速の映像信号を生成していた。これらの実施形態においては、Ｌｉｎｋ−Ａにおいて、第１フィールドと第２フィールドの映像が伝送され、Ｌｉｎｋ−Ｂにおいて、第１フィールドと第２フィールドの映像が伝送されており。以後、２フィールドずつＬｉｎｋ−ＡとＬｉｎｋ−Ｂとに分かれて映像が順次伝送されていた。
【００７７】
以下で説明する、本開示の第３の実施形態では、Ｌｉｎｋ−Ａでは第１フィールドの映像を、Ｌｉｎｋ−Ｂでは第２フィールドの映像を伝送し、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、２倍速の映像信号から１倍速の映像信号を生成する方法について説明する。なお、本開示の第３の実施形態にかかる撮像装置及びＣＣＵの構成は、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００と同一の構成を有するので、詳細な説明は省略する。
【００７８】
まず、以下で説明する本開示の第３の実施形態の前提として、Ｌｉｎｋ−Ａでは第１フィールドの映像を、Ｌｉｎｋ−Ｂでは第２フィールドの映像を伝送する場合の２倍速映像信号の出力フォーマットについて説明する。図１０は、２倍速の映像信号の出力フォーマットを示す説明図であり、図５とは異なり、Ｌｉｎｋ−Ａでは第１フィールドの映像を、Ｌｉｎｋ−Ｂでは第２フィールドの映像を伝送する場合の２倍速映像信号の出力フォーマットを示したものである。
【００７９】
Ｌｉｎｋ−Ａでは、第１フィールドの映像（Ｖ１ｏ、Ｖ３ｏ、Ｖ５ｏ、・・・）が伝送され、Ｌｉｎｋ−Ｂでは第２フィールドの映像（Ｖ２ｅ、Ｖ４ｅ、Ｖ６ｅ、・・・）が伝送される。図１０では、図示の便宜上、Ｌｉｎｋ−ＡとＬｉｎｋ−Ｂとがそれぞれ２列ずつ表記されている。また、実際には、伝送される映像信号は１２０ｉの信号であるので、Ｌｉｎｋ−ＡとＬｉｎｋ−Ｂとの間には１Ｖの時間的なずれがある。
【００８０】
なお、図１０に示した映像信号のライン番号はプログレッシブ表記である。また、Ｌｉｎｋ−Ａの第１フィールドの５６３ライン目は、Ｌｉｎｋ−Ｂで伝送される第２フィールドの映像の内、１番目のラインが格納されている。
【００８１】
ここで、Ｌｉｎｋ−Ａの２ラインから４０ライン及び１１２２ライン、１１２４ライン、１ライン、並びに、Ｌｉｎｋ−Ｂの３ラインから４１ライン及び１１２３ライン、１１２５ライン、１ラインはブランキングのラインであり、Ｌｉｎｋ−Ａの４２ラインから１１２０ライン及びＬｉｎｋ−Ｂの４３ラインから１１２１ラインはアクティブ（有効）のラインである。
【００８２】
このように伝送される２倍速の映像信号から１倍速の映像信号を生成するには、映像信号の伝送の際に、Ｌｉｎｋ−Ｂの第１フィールドの４１ラインのデータを保存したままにしておき、Ｌｉｎｋ−Ｂの第１フィールドのみを１水平ライン分遅延させた上で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算する。これにより、２倍速の映像信号から１倍速の映像信号を生成することができる。以下、本開示の第３の実施形態における、２倍速の映像信号の加算による１倍速の映像信号の生成処理の詳細について説明する。
【００８３】
図１１は、本開示の第３の実施形態の、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。
【００８４】
２倍速の映像信号に対する加算処理によって、２倍速の映像信号から１倍速の映像信号を生成するために、メモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂの第１フィールドのみを１水平ライン分遅延させて、ブランキングライン（垂直ブランキング期間における水平ライン）となっていたＬｉｎｋ−Ｂの４１ラインを有効にする。そしてメモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂの４１ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。
【００８５】
メモリアクセス回路１１３及び画像加算回路２０２が、Ｌｉｎｋ−Ｂの第１フィールドの４１ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第１フィールドでは、図１１に示したようにＬｉｎｋ−Ｂの４１ラインとＬｉｎｋ−Ａの４２ラインを加算したものから始まり、Ｌｉｎｋ−Ｂの１１１９ラインとＬｉｎｋ−Ａの１１２０ラインを加算もので終わる。また第２フィールドでは、図１１に示したようにＬｉｎｋ−Ｂの４３ラインとＬｉｎｋ−Ａの４２ラインを加算したものから始まり、Ｌｉｎｋ−Ｂの１１２１ラインとＬｉｎｋ−Ａの１１２０ラインを加算したもので終わる。このように、第１フィールドと第２フィールドとで、加算されるラインが１ラインずつずれることにより、加算により得られる１倍速の映像信号は、擬似的にインターレースの映像信号になる。
【００８６】
このように、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、Ｌｉｎｋ−Ｂの映像信号の内、第１フィールドのみを１水平ライン分遅延させて、ブランキングラインとなっていたＬｉｎｋ−Ｂの第１フィールドの４１ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、ＣＣＵ２００において、第１信号処理回路２０３及び第２信号処理回路２０４から、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像を擬似的なインターレース信号とすることができる。
【００８７】
＜４．本開示の第４の実施形態＞
上述した本開示の第３の実施形態では、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、２系統のインターレース映像信号のうち、Ｌｉｎｋ−Ｂの映像信号の内、第１フィールドのみを１水平ライン分遅延させて、ブランキングラインとなっていたＬｉｎｋ−Ｂの第１フィールドの４１ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算していた。
【００８８】
以下で説明する本開示の第４の実施形態では、図１０に示したように、Ｌｉｎｋ−Ａでは第１フィールドの映像を、Ｌｉｎｋ−Ｂでは第２フィールドの映像が伝送されることで２倍速映像信号が伝送される場合に、本開示の第３の実施形態とは異なる方法で、２倍速の映像信号の加算による１倍速の映像信号の生成処理を実現する。
【００８９】
具体的には、２系統のインターレース映像信号のうち、Ｌｉｎｋ−Ｂの映像信号は遅延させず、伝送の際に、Ｌｉｎｋ−Ａの第２フィールドの１１２２ラインのデータを保存したままにしておく。そして、ブランキングラインとなっていたＬｉｎｋ−Ａの第２フィールドの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算することで、１倍速の映像信号を生成する場合について説明する。なお、本開示の第４の実施形態にかかる撮像装置及びＣＣＵの構成は、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００と同一の構成を有するので、詳細な説明は省略する。
【００９０】
図１２は、本開示の第４の実施形態の、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。２倍速の映像信号から１倍速の映像信号を生成するには、メモリアクセス回路１１３及び画像加算回路２０２は、ブランキングラインとなっていたＬｉｎｋ−Ａの第２フィールドの１１２２ラインを有効にする。そしてメモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ａの第２フィールドの１１２２ラインを有効にして、Ｌｉｎｋ−Ａの第２フィールドを１水平ライン分上げた状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。
【００９１】
メモリアクセス回路１１３及び画像加算回路２０２が、Ｌｉｎｋ−Ａの第２フィールドの１１２２ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第１フィールドでは、図１２に示したようにＬｉｎｋ−Ａの４２ラインとＬｉｎｋ−Ｂの４３ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２０ラインとＬｉｎｋ−Ｂの１１２１ラインとを加算もので終わる。また第２フィールドでは、図１１に示したようにＬｉｎｋ−Ａの４４ラインとＬｉｎｋ−Ｂの４３ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２２ラインとＬｉｎｋ−Ｂの１１２１ラインとを加算したもので終わる。
【００９２】
このように、第１フィールドと第２フィールドとで、メモリアクセス回路１１３及び画像加算回路２０２において加算されるラインが１ラインずつずれることにより、第１の実施形態と同様に、１倍速の映像信号は擬似的にインターレースの映像信号になる。
【００９３】
メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、ＣＣＵ２００において、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像を擬似的なインターレース信号とすることができる。
【００９４】
＜４．本開示の第５の実施形態＞
上述した本開示の第４の実施形態では、２系統のインターレース映像信号のうち、Ｌｉｎｋ−Ｂの映像信号は遅延させず、伝送の際に、Ｌｉｎｋ−Ａの第２フィールドの１１２２ラインのデータを保存したままにしておき、ブランキングラインとなっていたＬｉｎｋ−Ａの第２フィールドの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算していた。
【００９５】
以下で説明する本開示の第５の実施形態では、図１３に示したように映像が伝送されることで２倍速映像信号が伝送される場合に、上述の本開示の各実施形態とは異なる方法で、２倍速の映像信号の加算による１倍速の映像信号の生成処理を実現する。
【００９６】
具体的には、Ｌｉｎｋ−Ａに１番目および４番目のフィールドの映像信号を伝送し、Ｌｉｎｋ−Ｂに２番目および３番目のフィールドの映像信号を伝送する。以後、４フィールド単位でこのような映像の伝送を繰り返す。そして、単にＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算することで、１倍速の映像信号を生成する場合について説明する。なお、本開示の第５の実施形態にかかる撮像装置及びＣＣＵの構成は、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００と同一の構成を有するので、詳細な説明は省略する。
【００９７】
図１４は、本開示の第５の実施形態の、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。２倍速の映像信号から１倍速の映像信号を生成するには、メモリアクセス回路１１３及び画像加算回路２０２は、ブランキングラインとなっていたＬｉｎｋ−Ｂの第２フィールドの１１２２ラインを有効にする。そしてメモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂの第２フィールドの１１２２ラインを有効にして、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を単に加算する。
【００９８】
メモリアクセス回路１１３及び画像加算回路２０２が、Ｌｉｎｋ−Ｂの第２フィールドの１１２２ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を単に加算する。ここで、画面に表示する際に有効なラインは、第１フィールドでは、図１４に示したようにＬｉｎｋ−Ａの４２ラインとＬｉｎｋ−Ｂの４３ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２０ラインとＬｉｎｋ−Ｂの１１２１ラインとを加算もので終わる。また第２フィールドでは、図１４に示したようにＬｉｎｋ−Ａの４３ラインとＬｉｎｋ−Ｂの４４ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２１ラインとＬｉｎｋ−Ｂの１１２２ラインとを加算したもので終わる。
【００９９】
このように、第１フィールドと第２フィールドとで、メモリアクセス回路１１３及び画像加算回路２０２において加算されるラインが１ラインずつずれることにより、第１の実施形態と同様に、１倍速の映像信号は擬似的にインターレースの映像信号になる。
【０１００】
メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、ＣＣＵ２００において、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像を擬似的なインターレース信号とすることができる。
【０１０１】
図１５は、本開示の第５の実施形態による１倍速の映像信号の生成方法において、第１フィールドと第２フィールドとで、加算されるラインが１ラインずつずれることにより、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。インターレースは、奇数番目の走査線を先に送り、残りの偶数番目の走査線をその後に送ることで１枚の画像を完成させるものである。従って、第１フィールドと第２フィールドとで同じラインを加算してしまうと、視点が第１フィールドと第２フィールドとで変化しないので、インターレースの映像になり得ないからである。
【０１０２】
＜６．まとめ＞
以上説明したように本開示の第１の実施形態によれば、２倍速の映像信号と１倍速の映像信号とをＣＣＵ２００から同時に出力させる際に、メモリアクセス回路１１３及び画像加算回路２０２が、２倍速の映像信号に対して映像データの加算処理を実行して１倍速の映像信号を生成する。画像加算回路２０２が１倍速の映像信号を生成する際には、Ｌｉｎｋ−Ｂの映像信号を１水平ライン分遅延させて、ブランキングラインとなっていたＬｉｎｋ−Ｂの４１ラインを有効にして、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算する。
【０１０３】
また、以上説明したように本開示の第２の実施形態によれば、２倍速の映像信号と１倍速の映像信号とをＣＣＵ２００から同時に出力させる際に、メモリアクセス回路１１３及び画像加算回路２０２が、２倍速の映像信号に対して映像データの加算処理を実行して１倍速の映像信号を生成する。画像加算回路２０２が１倍速の映像信号を生成する際には、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にして、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算する。
【０１０４】
このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像も擬似的なインターレース信号とすることができる。
【０１０５】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１０６】
なお、本技術は以下のような構成も取ることができる。
（１）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力されるビデオ入力部と、
前記２系統のビデオ信号を加算して、前記ビデオ入力部に入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部と、
を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
（２）
前記画像加算部が生成した入力ビデオ信号の１／２の速度のビデオ信号を出力する第１ビデオ信号出力部と、
前記ビデオ入力部に入力された前記２系統のインターレースビデオ信号を出力する第２ビデオ信号出力部と、
を備える、前記（１）に記載の映像処理装置。
（３）
前記第１ビデオ信号出力部が出力するビデオ信号と前記第２ビデオ信号出力部が出力するインターレースビデオ信号とは同タイミングで出力される、前記（２）に記載の映像処理装置。
（４）
前記画像加算部が生成した入力ビデオ信号の１／２の速度のビデオ信号を表示する映像表示部をさらに備える、前記（１）から（３）のいずれかに記載の映像処理装置。
（５）
前記２系統のインターレースビデオ信号はＨＤ−ＳＤＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ−Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）規格に準拠したものである、前記（１）から（４）に記載の映像処理装置。
（６）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力されるビデオ入力部と、
前記２系統のビデオ信号を加算して、前記ビデオ入力部に入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部と、
を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
（７）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
（８）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
（９）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理装置。
（１０）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
（１１）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
（１２）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
（１３）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
（１４）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
前記入力ステップで入力される前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理方法。
【符号の説明】
【０１０７】
１ 映像システム
１０ ビデオケーブル
１００ 撮像装置
１０１ 撮像素子
１０２ 信号処理部
１０３ バッファメモリ
１０４ ビューファインダ
１０５ 伝送回路
１１１ Ａ／Ｄ変換回路
１１２ 信号処理回路
１１３ メモリアクセス回路
１１４ 並べ替え回路
２００ ＣＣＵ（Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）
２０１ 伝送回路
２０２ 画像加算回路
２０３ 第１信号処理回路
２０４ 第２信号処理回路
【技術分野】
【０００１】
本開示は、映像処理装置及び映像処理方法に関する。
【背景技術】
【０００２】
撮像装置において高解像度で高速度撮像を行い、その映像信号を撮像装置から信号処理装置に伝送する映像信号伝送システムがある。このような映像信号伝送システムでは、信号処理装置が何倍速の映像信号を出力するかに応じて、その倍速の映像信号を撮像装置から信号処理装置に送信するように制御している。また、撮像装置において、映像信号に対してゲインコントロール処理およびオートアイリス用レベル検出処理などのフィードバック処理、ＫＮＥＥ処理、並びにガンマ補正処理などを行っている。また、信号処理装置において、上記高速撮像の映像信号のカラーコレクション処理などをシリアルに行っている。
【０００３】
信号処理装置が出力する映像信号の倍速に応じて、撮像装置から信号処理装置に送信する映像信号の倍速を制御するため、撮像装置の処理量が多く、小型化が困難であると共に、消費電力が大きくなるが、撮像装置で生成した映像信号を信号処理装置に伝送する場合に、撮像装置の処理量を削減するとともに、信号処理装置が出力する映像信号の画質低下を抑制できる技術が、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１０４６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
撮像装置で撮影された映像から、２倍速（１０８０／１１９．９ｉ、１０８０／５９．９４ｉの２倍）の映像信号を出力する場合に、同時に１倍速（１０８０／５９．９４ｉ）の映像信号を出力できるものは無かった。
【０００６】
しかし、２倍速の映像信号と１倍速の映像信号とを同時に出力する場合には、２倍速の映像信号から１倍速の映像信号を生成する必要があるが、１倍速の映像信号の生成に際して工夫を施さないと、２倍速の映像信号から遅延させずに１倍速の映像信号を出力することができず、片方が遅延してしまう。
【０００７】
そこで、本開示は、上記問題に鑑みてなされたものであり、本開示の目的とするところは、２倍速の映像信号から１倍速の映像信号を生成し、２倍速の映像信号から遅延させずに１倍速の映像信号を出力することが可能な、新規かつ改良された映像処理装置及び映像処理方法を提供することにある。
【課題を解決するための手段】
【０００８】
本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置が提供される。
【０００９】
本開示によれば、画像加算部は、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する。ここで、画像加算部は、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する。これにより、２倍速の映像信号から１倍速の映像信号を生成することができる。また、フィルタ処理を用いずに画像の加算によって２倍速の映像信号から１倍速の映像信号を生成するので、２倍速の映像信号から遅延させずに１倍速の映像信号を出力することを可能にする。
【００１０】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置が提供される。
【００１１】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置が提供される。
【００１２】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置が提供される。
【００１３】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理装置が提供される。
【００１４】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法が提供される。
【００１５】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法が提供される。
【００１６】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法が提供される。
【００１７】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、を備え、前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法が提供される。
【００１８】
また、本開示によれば、それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、を備え、前記入力ステップで入力される前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理方法が提供される。
【発明の効果】
【００１９】
以上説明したように本開示によれば、２倍速の映像信号から１倍速の映像信号を生成し、２倍速の映像信号から遅延させずに１倍速の映像信号を出力することが可能な、新規かつ改良された映像処理装置及び映像処理方法を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本開示の第１の実施形態にかかる映像システム１の構成を示す説明図である。
【図２】本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００の機能構成を示す説明図である。
【図３】本開示の第１の実施形態にかかる撮像装置１００に含まれる信号処理部１０２の構成例を示す説明図である。
【図４】信号処理部１０２から伝送回路１０５へ映像信号を出力する際に、Ｌｉｎｋ−Ａ及びＬｉｎｋ−Ｂの２系統の映像信号を作り出す様子を示す説明図である。
【図５】２倍速の映像信号の出力フォーマットを示す説明図である。
【図６】本開示の第１の実施形態における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。
【図７】１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【図８】２倍速の映像信号の出力フォーマットを示す説明図である。
【図９】本開示の第２の実施形態における、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【図１０】２倍速の映像信号の別の出力フォーマットを示す説明図である。
【図１１】本開示の第３の実施形態における、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【図１２】本開示の第４の実施形態における、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【図１３】２倍速の映像信号の別の出力フォーマットを示す説明図である。
【図１４】本開示の第３の実施形態における、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【図１５】１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。
【発明を実施するための形態】
【００２１】
以下に添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２２】
なお、説明は以下の順序で行うものとする。
＜１．本開示の第１の実施形態＞
［１−１．映像システムの構成］
［１−２．撮像装置及びＣＣＵの機能構成］
［１−３．映像システムの動作］
＜２．本開示の第２の実施形態＞
＜３．本開示の第３の実施形態＞
＜４．本開示の第４の実施形態＞
＜５．本開示の第５の実施形態＞
＜６．まとめ＞
【００２３】
＜１．本開示の第１の実施形態＞
［１−１．映像システムの構成］
まず、本開示の第１の実施形態にかかる映像システムの構成について図面を参照して説明する。図１は、本開示の第１の実施形態にかかる映像システム１の構成を示す説明図である。以下、図１を用いて本開示の第１の実施形態にかかる映像システム１の構成について説明する。
【００２４】
図１に示したように、本開示の第１の実施形態にかかる映像システム１は、撮像装置１００と、ＣＣＵ（Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）２００とを、含んで構成される。撮像装置１００とＣＣＵ２００とは、ビデオケーブル１０で相互に接続されている。ビデオケーブル１０は、例えば光ファイバーケーブルで構成される。ビデオケーブル１０は、例えば、映像伝送規格であるＨＤ−ＳＤＩや３Ｇ−ＳＤＩに対応するものである。このビデオケーブル１０で撮像装置１００とＣＣＵ２００とが相互に接続されていることで、撮像装置１００と、ＣＣＵ２００との間で、映像のデュアルリンク入出力や、２系統の映像信号の伝送を可能にする。
【００２５】
撮像装置１００は、被写体を撮像し、撮像結果に応じた映像信号を生成するものである。撮像装置１００は、映像信号として、１０８０Ｐ信号あるいは１０８０Ｉ／４：４：４信号を生成する。撮像装置１００は、この１０８０Ｐ信号あるいは１０８０Ｉ／４：４：４信号として、放送用のｍビット量子化信号（ｍは、１０又は１２）を生成する。撮像装置１００が生成した映像信号は、ビデオケーブル１０を通じてＣＣＵ２００に送られる。撮像装置１００は、映像信号を伝送する映像伝送装置として機能する。
【００２６】
図１に示したように、撮像装置１００には、周辺機器３００が接続されていてもよい。撮像装置１００と周辺機器３００との間は、イーサネットケーブル２０で相互に接続されており、撮像装置１００から周辺機器３００の動作を制御することが可能となる。
【００２７】
なお、図１では、１台の撮像装置１００のみを図示しているが、本開示はかかる例に限定されないことは言うまでもなく、複数の撮像装置１００が、それぞれ別々のビデオケーブル１０を介してＣＣＵ２００に接続されていてもよい。また、図１では、撮像装置１００にのみ周辺機器３００が接続されている状態を図示しているが、本開示はかかる例に限定されないことは言うまでもなく、ＣＣＵ２００にも、またはＣＣＵ２００にのみ周辺機器が接続されていてもよい。
【００２８】
ＣＣＵ２００は、撮像装置１００を制御したり、撮像装置１００から映像信号を受信したり、撮像装置１００が複数存在する場合には撮像装置１００のモニタに他の撮像装置１００で撮影中の映像を表示させるための映像信号（リターンビデオ）を送信するユニットである。ＣＣＵ２００、撮像装置１００から映像信号を受信する映像受信装置として機能する。
【００２９】
以上、図１を用いて本開示の第１の実施形態にかかる映像システム１の構成について説明した。次に、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００の機能構成について説明する。
【００３０】
［１−２．撮像装置及びＣＣＵの機能構成］
図２は、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００の機能構成を示す説明図である。以下、図２を用いて本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００の機能構成について説明する。
【００３１】
図２に示したように、本開示の第１の実施形態にかかる撮像装置１００は、撮像素子１０１と、信号処理部１０２と、バッファメモリ１０３と、ビューファインダ１０４と、伝送回路１０５と、を含んで構成される。そして、本開示の第１の実施形態にかかるＣＣＵ２００は、伝送回路２０１と、画像加算回路２０２と、第１信号処理回路２０３と、第２信号処理回路２０４と、を含んで構成される。
【００３２】
まず、本開示の第１の実施形態にかかる撮像装置１００の機能構成について説明する。撮像部１０１は、被写体の撮影を行って、当該撮影に伴う映像信号を生成するものである。撮像部１０１は、例えばＣＣＤイメージセンサやＣＭＯＳイメージセンサなどの撮像素子（図示せず）を備え、当該撮像素子が映像信号を生成する。撮像部１０１は、標準の２倍速で高速撮像を行って、インターレース形式の映像信号を生成し、生成した映像信号を信号処理部１０２に出力する。なお、撮像部１０１への光の結像は絞り機構（図示せず）によって調整される。また、撮像部１０１の撮像結果は、所定のゲインコントロールが施された後にアナログの映像信号として出力される。
【００３３】
信号処理部１０２は、映像信号に対する信号処理を実行するものである。信号処理部１０２は、信号処理を施した映像信号のバッファメモリ１０３への読み書きや、バッファメモリ１０３に記憶された映像信号のビューファインダ１０４へ出力、及び信号処理を施した映像信号の伝送回路１０５への出力を実行する。
【００３４】
バッファメモリ１０３は、信号処理部１０２において信号処理された映像信号を記憶しておくものである。また、ビューファインダ１０４は、信号処理部１０２の制御に従って、バッファメモリ１０３に記憶された映像信号に基づく映像を表示するものである。
【００３５】
図３は、本開示の第１の実施形態にかかる撮像装置１００に含まれる信号処理部１０２の構成例を示す説明図である。
【００３６】
図３に示したように、信号処理部１０２は、Ａ／Ｄ変換回路１１１と、信号処理回路１１２と、メモリアクセス回路１１３と、並べ替え回路１１４と、を含んで構成される。
【００３７】
Ａ／Ｄ変換回路１１１は、撮像部１０１が出力するアナログの映像信号をデジタルの映像信号に変換するものである。Ａ／Ｄ変換回路１１１は、デジタルの映像信号を信号処理回路１１２に出力する。
【００３８】
信号処理回路１１２は、Ａ／Ｄ変換回路１１１が出力するデジタルの映像信号に対して、所定の信号処理、例えば、ゲインコントロールやオートアイリス用のレベル検出処理等を実行するものである。信号処理回路１１２は、所定の信号処理を実行した映像信号をメモリアクセス回路１１３に出力する。
【００３９】
メモリアクセス回路１１３は、信号処理回路１１２が出力する映像信号をバッファメモリ１０３に書き込む。またメモリアクセス回路１１３は、バッファメモリ１０３から映像信号を読みだして、１倍速の映像信号をビューファインダ１０４へ出力する。撮像部１０１は、標準の２倍速で高速撮像を行って、インターレース形式の映像信号を生成するので、メモリアクセス回路１１３は、後述のカメラコントロールユニット２００における画像加算回路２０２と同様に、２倍速の映像信号を加算して、１倍速の映像信号を生成し、生成した１倍速の映像信号をビューファインダ１０４へ出力する。メモリアクセス回路１１３における、２倍速の映像信号の加算による１倍速の映像信号の生成処理の詳細については、後に詳述する。
【００４０】
並べ替え回路１１４は、メモリアクセス回路１１３がバッファメモリ１０３から読み出して出力された映像信号を所定の順番に並べ替えて伝送回路１０５へ出力するものである。
【００４１】
伝送回路１０５は、並べ替え回路１１４が出力した映像信号を、ビデオケーブル２０を介してＣＣＵ２００へ伝送するものである。伝送回路１０５は、ビデオケーブル２０を介して、ＣＣＵ２００へ２倍速の映像信号を伝送することができる。
【００４２】
図４は、信号処理部１０２から伝送回路１０５へ映像信号を出力する際に、Ｌｉｎｋ−Ａ及びＬｉｎｋ−Ｂの２系統の映像信号を作り出す様子を示す説明図である。このように、１つのフレームが２つのフィールドに分かれて、Ｌｉｎｋ−Ａ及びＬｉｎｋ−Ｂの２系統の映像信号として、信号処理部１０２から伝送回路１０５へ伝送される。
【００４３】
以上、本開示の第１の実施形態にかかる撮像装置１００の機能構成について説明した。次に、本開示の第１の実施形態にかかるＣＣＵ２００の機能構成について説明する。
【００４４】
伝送回路２０１は、ビデオケーブル２０を介して撮像装置１００から伝送されてきた映像信号を受信するものである。伝送回路２０１が受信した映像信号は、画像加算回路２０２を介して第１信号処理回路２０３に送られる。また伝送回路２０１が受信した映像信号は、第２信号処理回路２０４にも送られる。
【００４５】
画像加算回路２０２は、伝送回路２０１から送られる２倍速の映像信号を加算して、１倍速の映像信号を生成して、第１信号処理回路２０３へ出力するものである。画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理の詳細については、後に詳述する。
【００４６】
第１信号処理回路２０３は、画像加算回路２０２が生成した１倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力するものである。同様に、第２信号処理回路２０４は、伝送回路２０１が出力する２倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力するものである。
【００４７】
第１信号処理回路２０３及び第２信号処理回路２０４が実行する信号処理には、例えばＫＮＥＥ処理（画素データを圧縮して色処理時の処理負担を軽減する処理）、ガンマ補正処理（色彩を鮮やかに出すために入力値を理想の出力値に近づける処理）、ディテール処理などが含まれる。
【００４８】
以上、本開示の第１の実施形態にかかるＣＣＵ２００の機能構成について説明した。次に、本開示の第１の実施形態に係る映像システム１の動作について説明する。
【００４９】
［１−３．映像システムの動作］
まず、撮像装置１００の撮像部１０１が、撮像対象の撮像結果に応じた動画像の映像信号を生成する。撮像部１０１が生成する映像信号はアナログの映像信号である。撮像部１０１が生成したアナログの映像信号は、信号処理部１０２に、特にＡ／Ｄ変換回路１１１へ送られる。
【００５０】
Ａ／Ｄ変換回路１１１は、撮像部１０１が生成したアナログの映像信号をデジタルの映像信号に変換して、信号処理回路１１２に出力する。信号処理回路１１２は、Ａ／Ｄ変換回路１１１が出力したデジタルの映像信号に対して所定の信号処理、例えば、ゲインコントロールやオートアイリス用のレベル検出処理等を実行する。信号処理回路１１２が、映像信号に対して所定の信号処理を施すと、メモリアクセス回路１１３は、その映像信号をバッファメモリ１０３に書き込む。
【００５１】
並べ替え回路１１４は、メモリアクセス回路１１３を介して、バッファメモリ１０３に書き込まれた映像信号を取得する。そして並べ替え回路１１４は、取得した映像信号が時系列に並ぶように並び替えて、並び替えた後の映像信号を伝送回路１０５へ出力する。
【００５２】
伝送回路１０５は、並べ替え回路１１４が出力した映像信号を、ビデオケーブル２０を介してＣＣＵ２００へ伝送する。ここで伝送回路１０５は、ビデオケーブル２０を介して、ＣＣＵ２００へ２倍速の映像信号を伝送することができる。
【００５３】
ＣＣＵ２００の伝送回路２０１は、ビデオケーブル２０を介して撮像装置１００から伝送されてきた２倍速の映像信号を受信する。伝送回路２０１は、受信した２倍速の映像信号を画像加算回路２０２、及び第２信号処理回路２０４へ出力する。
【００５４】
画像加算回路２０２は、伝送回路２０１から送られてくる２倍速の映像信号を、所定の加算処理によって１倍速の映像信号に変換して、１倍速の映像信号を第１信号処理回路２０３に出力する。
【００５５】
第１信号処理回路２０３は、画像加算回路２０２が生成した１倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力する。同様に、第２信号処理回路２０４は、伝送回路２０１が出力する２倍速の映像信号に対する信号処理、例えば画質向上処理や圧縮処理等を施して出力する。
【００５６】
ここで、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理について、詳細に説明する。
【００５７】
２倍速の映像信号は、２つの系統（Ｌｉｎｋ−Ａ及びＬｉｎｋ−Ｂ）に分離されて２系統で伝送される。図５は、２倍速の映像信号の出力フォーマットを示す説明図である。まず、１つ目の系統であるＬｉｎｋ−Ａにおいて、第１フィールドと第２フィールドの映像が伝送され、続いて２つ目の系統であるＬｉｎｋ−Ｂにおいて、第１フィールドと第２フィールドの映像が伝送される。以後、２フィールドずつＬｉｎｋ−ＡとＬｉｎｋ−Ｂとに分かれて映像が順次伝送される。
【００５８】
図５に示すように、第１フィールドには、１１２５本の走査線の内、偶数番の走査線が配置されており、第２フィールドには、同じく１１２５本の走査線の内、奇数番の走査線が配置されている。
【００５９】
ここで、Ｌｉｎｋ−Ａ及びＬｉｎｋ−Ｂにおける、第１フィールドの２ラインから４０ライン及び１１２２ライン、１１２４ライン、１ライン、並びに、第２フィールドの３ラインから４１ライン及び１１２３ライン、１１２５ラインはブランキングのラインであり、第１フィールドの４２ラインから１１２０ライン及び第２フィールドの４３ラインから１１２１ラインはアクティブ（有効）のラインである。
【００６０】
２倍速の映像信号から１倍速の映像信号を生成するには、Ｌｉｎｋ−Ａの第２フィールド（Ｆ２、Ｆ４、Ｆ６、・・・）と、Ｌｉｎｋ−Ｂの第２フィールド（Ｆ３、Ｆ５、Ｆ７、・・・）とを足し合わせる。従って、２倍速の映像信号から１倍速の映像信号を生成する方法として考えられるのは、２倍速の映像信号に対して第１フィールドを第２フィールドとを入れ替えるＯｄｄ−Ｅｖｅｎ変換を施すことである。具体的には、２倍速の映像信号に対してＯｄｄ−Ｅｖｅｎ変換のためのデジタルフィルタを通して、Ｌｉｎｋ−Ａの映像とＬｉｎｋ−Ｂとの映像を足し合わせる方法である。
【００６１】
しかし、Ｏｄｄ−Ｅｖｅｎ変換のためのデジタルフィルタを通す方法では、そのデジタルフィルタのタップ数に応じて信号の遅延が生じてしまう。従って、このＯｄｄ−Ｅｖｅｎ変換のためのデジタルフィルタを通す方法では、２倍速の映像から遅延させずに１倍速の映像を出力することができなくなってしまう。デジタルフィルタの性能によっては、１倍速の映像は２倍速の映像と比べて、１フレーム以上の遅延が生じてしまうおそれがある。
【００６２】
そこで本開示の第１の実施形態では、２倍速の映像信号から１倍速の映像信号を生成する際に、片方の系統に対して１フィールドと１ライン分遅延させて加算することで、倍速の映像と１倍速の映像との同時出力を実現した。以下において、２倍速の映像信号の加算処理によって、２倍速の映像信号から１倍速の映像信号を生成する方法について、詳細に説明する。
【００６３】
図６は、本開示の第１の実施形態の、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。
【００６４】
２倍速の映像信号に対する加算処理によって、２倍速の映像信号から１倍速の映像信号を生成するために、メモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂを１水平ライン分遅延させて、ブランキングライン（垂直ブランキング期間における水平ライン）となっていたＬｉｎｋ−Ｂの４１ラインを有効にする。Ｌｉｎｋ−Ａの４１ラインはブランキングラインのままにする。そしてメモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂの４１ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。
【００６５】
メモリアクセス回路１１３及び画像加算回路２０２が、Ｌｉｎｋ−Ｂの４１ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第１フィールドでは、図６に示したようにＬｉｎｋ−Ｂの４１ラインとＬｉｎｋ−Ａの４２ラインを加算したものから始まり、Ｌｉｎｋ−Ｂの１１１９ラインとＬｉｎｋ−Ａの１１２０ラインを加算もので終わる。また第２フィールドでは、図６に示したようにＬｉｎｋ−Ｂの４３ラインとＬｉｎｋ−Ａの４２ラインを加算したものから始まり、Ｌｉｎｋ−Ｂの１１２１ラインとＬｉｎｋ−Ａの１１２０ラインを加算したもので終わる。
【００６６】
このように、第１フィールドと第２フィールドとで、加算されるラインが１ラインずつずれることにより、１倍速の映像信号は擬似的にインターレースの映像信号になる。図７は、第１フィールドと第２フィールドとで、加算されるラインが１ラインずつずれることにより、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。インターレースは、奇数番目の走査線を先に送り、残りの偶数番目の走査線をその後に送ることで１枚の画像を完成させるものである。従って、第１フィールドと第２フィールドとで同じラインを加算してしまうと、視点が第１フィールドと第２フィールドとで変化しないので、インターレースの映像になり得ないからである。
【００６７】
Ｌｉｎｋ−Ｂの４１ラインを有効にするのは、２倍速の映像信号の加算による１倍速の映像信号の生成処理をメモリアクセス回路１１３及び画像加算回路２０２が実行するときだけであり、２倍速の映像信号の出力に際しては、Ｌｉｎｋ−Ｂの４１ラインはブランキングラインとしたままである。図８は、２倍速の映像信号の出力フォーマットを示す説明図である。図８に示したように、２倍速の映像を出力する際には、Ｌｉｎｋ−Ｂは１水平ライン分の遅延は行われず、Ｌｉｎｋ−Ｂの４１ラインはブランキングラインとしたまま出力される。
【００６８】
このように、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、Ｌｉｎｋ−Ｂの映像信号を１水平ライン分遅延させて、ブランキングラインとなっていたＬｉｎｋ−Ｂの４１ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、ＣＣＵ２００において、第１信号処理回路２０３及び第２信号処理回路２０４から、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像を擬似的なインターレース信号とすることができる。
【００６９】
＜２．本開示の第２の実施形態＞
上述した本開示の第１の実施形態では、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、２系統のインターレース映像信号のうち、Ｌｉｎｋ−Ｂの映像信号を１水平ライン分遅延させて、ブランキングラインとなっていたＬｉｎｋ−Ｂの４１ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算していた。
【００７０】
以下で説明する本開示の第２の実施形態では、本開示の第１の実施形態とは異なる方法で、２倍速の映像信号の加算による１倍速の映像信号の生成処理を実現する。具体的には、２系統のインターレース映像信号のうち、Ｌｉｎｋ−Ｂの映像信号は遅延させず、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算することで、１倍速の映像信号を生成する場合について説明する。なお、本開示の第２の実施形態にかかる撮像装置及びＣＣＵの構成は、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００と同一の構成を有するので、詳細な説明は省略する。
【００７１】
図９は、本開示の第２の実施形態の、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。２倍速の映像信号から１倍速の映像信号を生成するには、メモリアクセス回路１１３及び画像加算回路２０２は、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にする。Ｌｉｎｋ−Ａの１１２２ラインはブランキングラインのままにする。そしてメモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂの１１２２ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。
【００７２】
メモリアクセス回路１１３及び画像加算回路２０２が、Ｌｉｎｋ−Ｂの１１２２ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第１フィールドでは、図９に示したようにＬｉｎｋ−Ａの４２ラインとＬｉｎｋ−Ｂの４３ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２０ラインとＬｉｎｋ−Ｂの１１２１ラインとを加算もので終わる。また第２フィールドでは、図９に示したようにＬｉｎｋ−Ａの４３ラインとＬｉｎｋ−Ｂの４４ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２１ラインとＬｉｎｋ−Ｂの１１２２ラインとを加算したもので終わる。
【００７３】
このように、第１フィールドと第２フィールドとで、メモリアクセス回路１１３及び画像加算回路２０２において加算されるラインが１ラインずつずれることにより、第１の実施形態と同様に、１倍速の映像信号は擬似的にインターレースの映像信号になる。
【００７４】
Ｌｉｎｋ−Ｂの１１２２ラインを有効にするのは、２倍速の映像信号の加算による１倍速の映像信号の生成処理をメモリアクセス回路１１３及び画像加算回路２０２が実行するときだけであり、２倍速の映像信号の出力に際しては、Ｌｉｎｋ−Ｂの１１２２ラインはブランキングラインとしたままである。
【００７５】
このように、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、ＣＣＵ２００において、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像を擬似的なインターレース信号とすることができる。
【００７６】
＜３．本開示の第３の実施形態＞
ここまで説明してきた本開示の第１の実施形態及び第２の実施形態では、ブランキングラインとなっていたＬｉｎｋ−Ｂの４１ラインまたはＬｉｎｋ−Ｂの１１２２ラインを有効にして、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、２倍速の映像信号から１倍速の映像信号を生成していた。これらの実施形態においては、Ｌｉｎｋ−Ａにおいて、第１フィールドと第２フィールドの映像が伝送され、Ｌｉｎｋ−Ｂにおいて、第１フィールドと第２フィールドの映像が伝送されており。以後、２フィールドずつＬｉｎｋ−ＡとＬｉｎｋ−Ｂとに分かれて映像が順次伝送されていた。
【００７７】
以下で説明する、本開示の第３の実施形態では、Ｌｉｎｋ−Ａでは第１フィールドの映像を、Ｌｉｎｋ−Ｂでは第２フィールドの映像を伝送し、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、２倍速の映像信号から１倍速の映像信号を生成する方法について説明する。なお、本開示の第３の実施形態にかかる撮像装置及びＣＣＵの構成は、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００と同一の構成を有するので、詳細な説明は省略する。
【００７８】
まず、以下で説明する本開示の第３の実施形態の前提として、Ｌｉｎｋ−Ａでは第１フィールドの映像を、Ｌｉｎｋ−Ｂでは第２フィールドの映像を伝送する場合の２倍速映像信号の出力フォーマットについて説明する。図１０は、２倍速の映像信号の出力フォーマットを示す説明図であり、図５とは異なり、Ｌｉｎｋ−Ａでは第１フィールドの映像を、Ｌｉｎｋ−Ｂでは第２フィールドの映像を伝送する場合の２倍速映像信号の出力フォーマットを示したものである。
【００７９】
Ｌｉｎｋ−Ａでは、第１フィールドの映像（Ｖ１ｏ、Ｖ３ｏ、Ｖ５ｏ、・・・）が伝送され、Ｌｉｎｋ−Ｂでは第２フィールドの映像（Ｖ２ｅ、Ｖ４ｅ、Ｖ６ｅ、・・・）が伝送される。図１０では、図示の便宜上、Ｌｉｎｋ−ＡとＬｉｎｋ−Ｂとがそれぞれ２列ずつ表記されている。また、実際には、伝送される映像信号は１２０ｉの信号であるので、Ｌｉｎｋ−ＡとＬｉｎｋ−Ｂとの間には１Ｖの時間的なずれがある。
【００８０】
なお、図１０に示した映像信号のライン番号はプログレッシブ表記である。また、Ｌｉｎｋ−Ａの第１フィールドの５６３ライン目は、Ｌｉｎｋ−Ｂで伝送される第２フィールドの映像の内、１番目のラインが格納されている。
【００８１】
ここで、Ｌｉｎｋ−Ａの２ラインから４０ライン及び１１２２ライン、１１２４ライン、１ライン、並びに、Ｌｉｎｋ−Ｂの３ラインから４１ライン及び１１２３ライン、１１２５ライン、１ラインはブランキングのラインであり、Ｌｉｎｋ−Ａの４２ラインから１１２０ライン及びＬｉｎｋ−Ｂの４３ラインから１１２１ラインはアクティブ（有効）のラインである。
【００８２】
このように伝送される２倍速の映像信号から１倍速の映像信号を生成するには、映像信号の伝送の際に、Ｌｉｎｋ−Ｂの第１フィールドの４１ラインのデータを保存したままにしておき、Ｌｉｎｋ−Ｂの第１フィールドのみを１水平ライン分遅延させた上で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算する。これにより、２倍速の映像信号から１倍速の映像信号を生成することができる。以下、本開示の第３の実施形態における、２倍速の映像信号の加算による１倍速の映像信号の生成処理の詳細について説明する。
【００８３】
図１１は、本開示の第３の実施形態の、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。
【００８４】
２倍速の映像信号に対する加算処理によって、２倍速の映像信号から１倍速の映像信号を生成するために、メモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂの第１フィールドのみを１水平ライン分遅延させて、ブランキングライン（垂直ブランキング期間における水平ライン）となっていたＬｉｎｋ−Ｂの４１ラインを有効にする。そしてメモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂの４１ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。
【００８５】
メモリアクセス回路１１３及び画像加算回路２０２が、Ｌｉｎｋ−Ｂの第１フィールドの４１ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第１フィールドでは、図１１に示したようにＬｉｎｋ−Ｂの４１ラインとＬｉｎｋ−Ａの４２ラインを加算したものから始まり、Ｌｉｎｋ−Ｂの１１１９ラインとＬｉｎｋ−Ａの１１２０ラインを加算もので終わる。また第２フィールドでは、図１１に示したようにＬｉｎｋ−Ｂの４３ラインとＬｉｎｋ−Ａの４２ラインを加算したものから始まり、Ｌｉｎｋ−Ｂの１１２１ラインとＬｉｎｋ−Ａの１１２０ラインを加算したもので終わる。このように、第１フィールドと第２フィールドとで、加算されるラインが１ラインずつずれることにより、加算により得られる１倍速の映像信号は、擬似的にインターレースの映像信号になる。
【００８６】
このように、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、Ｌｉｎｋ−Ｂの映像信号の内、第１フィールドのみを１水平ライン分遅延させて、ブランキングラインとなっていたＬｉｎｋ−Ｂの第１フィールドの４１ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、ＣＣＵ２００において、第１信号処理回路２０３及び第２信号処理回路２０４から、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像を擬似的なインターレース信号とすることができる。
【００８７】
＜４．本開示の第４の実施形態＞
上述した本開示の第３の実施形態では、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、２系統のインターレース映像信号のうち、Ｌｉｎｋ−Ｂの映像信号の内、第１フィールドのみを１水平ライン分遅延させて、ブランキングラインとなっていたＬｉｎｋ−Ｂの第１フィールドの４１ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算していた。
【００８８】
以下で説明する本開示の第４の実施形態では、図１０に示したように、Ｌｉｎｋ−Ａでは第１フィールドの映像を、Ｌｉｎｋ−Ｂでは第２フィールドの映像が伝送されることで２倍速映像信号が伝送される場合に、本開示の第３の実施形態とは異なる方法で、２倍速の映像信号の加算による１倍速の映像信号の生成処理を実現する。
【００８９】
具体的には、２系統のインターレース映像信号のうち、Ｌｉｎｋ−Ｂの映像信号は遅延させず、伝送の際に、Ｌｉｎｋ−Ａの第２フィールドの１１２２ラインのデータを保存したままにしておく。そして、ブランキングラインとなっていたＬｉｎｋ−Ａの第２フィールドの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算することで、１倍速の映像信号を生成する場合について説明する。なお、本開示の第４の実施形態にかかる撮像装置及びＣＣＵの構成は、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００と同一の構成を有するので、詳細な説明は省略する。
【００９０】
図１２は、本開示の第４の実施形態の、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。２倍速の映像信号から１倍速の映像信号を生成するには、メモリアクセス回路１１３及び画像加算回路２０２は、ブランキングラインとなっていたＬｉｎｋ−Ａの第２フィールドの１１２２ラインを有効にする。そしてメモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ａの第２フィールドの１１２２ラインを有効にして、Ｌｉｎｋ−Ａの第２フィールドを１水平ライン分上げた状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。
【００９１】
メモリアクセス回路１１３及び画像加算回路２０２が、Ｌｉｎｋ−Ａの第２フィールドの１１２２ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。ここで、画面に表示する際に有効なラインは、第１フィールドでは、図１２に示したようにＬｉｎｋ−Ａの４２ラインとＬｉｎｋ−Ｂの４３ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２０ラインとＬｉｎｋ−Ｂの１１２１ラインとを加算もので終わる。また第２フィールドでは、図１１に示したようにＬｉｎｋ−Ａの４４ラインとＬｉｎｋ−Ｂの４３ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２２ラインとＬｉｎｋ−Ｂの１１２１ラインとを加算したもので終わる。
【００９２】
このように、第１フィールドと第２フィールドとで、メモリアクセス回路１１３及び画像加算回路２０２において加算されるラインが１ラインずつずれることにより、第１の実施形態と同様に、１倍速の映像信号は擬似的にインターレースの映像信号になる。
【００９３】
メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、ＣＣＵ２００において、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像を擬似的なインターレース信号とすることができる。
【００９４】
＜４．本開示の第５の実施形態＞
上述した本開示の第４の実施形態では、２系統のインターレース映像信号のうち、Ｌｉｎｋ−Ｂの映像信号は遅延させず、伝送の際に、Ｌｉｎｋ−Ａの第２フィールドの１１２２ラインのデータを保存したままにしておき、ブランキングラインとなっていたＬｉｎｋ−Ａの第２フィールドの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算していた。
【００９５】
以下で説明する本開示の第５の実施形態では、図１３に示したように映像が伝送されることで２倍速映像信号が伝送される場合に、上述の本開示の各実施形態とは異なる方法で、２倍速の映像信号の加算による１倍速の映像信号の生成処理を実現する。
【００９６】
具体的には、Ｌｉｎｋ−Ａに１番目および４番目のフィールドの映像信号を伝送し、Ｌｉｎｋ−Ｂに２番目および３番目のフィールドの映像信号を伝送する。以後、４フィールド単位でこのような映像の伝送を繰り返す。そして、単にＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算することで、１倍速の映像信号を生成する場合について説明する。なお、本開示の第５の実施形態にかかる撮像装置及びＣＣＵの構成は、本開示の第１の実施形態にかかる撮像装置１００及びＣＣＵ２００と同一の構成を有するので、詳細な説明は省略する。
【００９７】
図１４は、本開示の第５の実施形態の、メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理を示す説明図である。２倍速の映像信号から１倍速の映像信号を生成するには、メモリアクセス回路１１３及び画像加算回路２０２は、ブランキングラインとなっていたＬｉｎｋ−Ｂの第２フィールドの１１２２ラインを有効にする。そしてメモリアクセス回路１１３及び画像加算回路２０２は、Ｌｉｎｋ−Ｂの第２フィールドの１１２２ラインを有効にして、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を単に加算する。
【００９８】
メモリアクセス回路１１３及び画像加算回路２０２が、Ｌｉｎｋ−Ｂの第２フィールドの１１２２ラインを有効にした状態で、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を単に加算する。ここで、画面に表示する際に有効なラインは、第１フィールドでは、図１４に示したようにＬｉｎｋ−Ａの４２ラインとＬｉｎｋ−Ｂの４３ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２０ラインとＬｉｎｋ−Ｂの１１２１ラインとを加算もので終わる。また第２フィールドでは、図１４に示したようにＬｉｎｋ−Ａの４３ラインとＬｉｎｋ−Ｂの４４ラインとを加算したものから始まり、Ｌｉｎｋ−Ａの１１２１ラインとＬｉｎｋ−Ｂの１１２２ラインとを加算したもので終わる。
【００９９】
このように、第１フィールドと第２フィールドとで、メモリアクセス回路１１３及び画像加算回路２０２において加算されるラインが１ラインずつずれることにより、第１の実施形態と同様に、１倍速の映像信号は擬似的にインターレースの映像信号になる。
【０１００】
メモリアクセス回路１１３及び画像加算回路２０２における、２倍速の映像信号の加算による１倍速の映像信号の生成処理は、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にし、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号を加算する。このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、ＣＣＵ２００において、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像を擬似的なインターレース信号とすることができる。
【０１０１】
図１５は、本開示の第５の実施形態による１倍速の映像信号の生成方法において、第１フィールドと第２フィールドとで、加算されるラインが１ラインずつずれることにより、１倍速の映像信号を擬似的にインターレースの映像信号として生成する様子を示す説明図である。インターレースは、奇数番目の走査線を先に送り、残りの偶数番目の走査線をその後に送ることで１枚の画像を完成させるものである。従って、第１フィールドと第２フィールドとで同じラインを加算してしまうと、視点が第１フィールドと第２フィールドとで変化しないので、インターレースの映像になり得ないからである。
【０１０２】
＜６．まとめ＞
以上説明したように本開示の第１の実施形態によれば、２倍速の映像信号と１倍速の映像信号とをＣＣＵ２００から同時に出力させる際に、メモリアクセス回路１１３及び画像加算回路２０２が、２倍速の映像信号に対して映像データの加算処理を実行して１倍速の映像信号を生成する。画像加算回路２０２が１倍速の映像信号を生成する際には、Ｌｉｎｋ−Ｂの映像信号を１水平ライン分遅延させて、ブランキングラインとなっていたＬｉｎｋ−Ｂの４１ラインを有効にして、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算する。
【０１０３】
また、以上説明したように本開示の第２の実施形態によれば、２倍速の映像信号と１倍速の映像信号とをＣＣＵ２００から同時に出力させる際に、メモリアクセス回路１１３及び画像加算回路２０２が、２倍速の映像信号に対して映像データの加算処理を実行して１倍速の映像信号を生成する。画像加算回路２０２が１倍速の映像信号を生成する際には、ブランキングラインとなっていたＬｉｎｋ−Ｂの１１２２ラインを有効にして、Ｌｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算する。
【０１０４】
このようにＬｉｎｋ−Ａの映像信号とＬｉｎｋ−Ｂの映像信号とを加算することで、１倍速の映像を遅延させること無く、２倍速の映像と同時に出力させることができる。また、加算対象のラインが第１フィールドと第２フィールドとで異なることにより、１倍速の映像も擬似的なインターレース信号とすることができる。
【０１０５】
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
【０１０６】
なお、本技術は以下のような構成も取ることができる。
（１）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力されるビデオ入力部と、
前記２系統のビデオ信号を加算して、前記ビデオ入力部に入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部と、
を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
（２）
前記画像加算部が生成した入力ビデオ信号の１／２の速度のビデオ信号を出力する第１ビデオ信号出力部と、
前記ビデオ入力部に入力された前記２系統のインターレースビデオ信号を出力する第２ビデオ信号出力部と、
を備える、前記（１）に記載の映像処理装置。
（３）
前記第１ビデオ信号出力部が出力するビデオ信号と前記第２ビデオ信号出力部が出力するインターレースビデオ信号とは同タイミングで出力される、前記（２）に記載の映像処理装置。
（４）
前記画像加算部が生成した入力ビデオ信号の１／２の速度のビデオ信号を表示する映像表示部をさらに備える、前記（１）から（３）のいずれかに記載の映像処理装置。
（５）
前記２系統のインターレースビデオ信号はＨＤ−ＳＤＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ−Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）規格に準拠したものである、前記（１）から（４）に記載の映像処理装置。
（６）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力されるビデオ入力部と、
前記２系統のビデオ信号を加算して、前記ビデオ入力部に入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部と、
を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
（７）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
（８）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
（９）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理装置。
（１０）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
（１１）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
（１２）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
（１３）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
（１４）
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
前記入力ステップで入力される前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理方法。
【符号の説明】
【０１０７】
１ 映像システム
１０ ビデオケーブル
１００ 撮像装置
１０１ 撮像素子
１０２ 信号処理部
１０３ バッファメモリ
１０４ ビューファインダ
１０５ 伝送回路
１１１ Ａ／Ｄ変換回路
１１２ 信号処理回路
１１３ メモリアクセス回路
１１４ 並べ替え回路
２００ ＣＣＵ（Ｃａｍｅｒａ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）
２０１ 伝送回路
２０２ 画像加算回路
２０３ 第１信号処理回路
２０４ 第２信号処理回路
【特許請求の範囲】
【請求項１】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
【請求項２】
前記画像加算部が生成した入力ビデオ信号の１／２の速度のビデオ信号を出力する第１ビデオ信号出力部と、
入力された前記２系統のインターレースビデオ信号を出力する第２ビデオ信号出力部と、
を備える、請求項１に記載の映像処理装置。
【請求項３】
前記第１ビデオ信号出力部が出力するビデオ信号と前記第２ビデオ信号出力部が出力するインターレースビデオ信号とは同タイミングで出力される、請求項２に記載の映像処理装置。
【請求項４】
前記画像加算部が生成した入力ビデオ信号の１／２の速度のビデオ信号を表示する映像表示部をさらに備える、請求項１に記載の映像処理装置。
【請求項５】
前記２系統のインターレースビデオ信号はＨＤ−ＳＤＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ−Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）規格に準拠したものである、請求項１に記載の映像処理装置。
【請求項６】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
【請求項７】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
【請求項８】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
【請求項９】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理装置。
【請求項１０】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
【請求項１１】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
【請求項１２】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
【請求項１３】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
【請求項１４】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記入力ステップで入力される前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理方法。
【請求項１】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
【請求項２】
前記画像加算部が生成した入力ビデオ信号の１／２の速度のビデオ信号を出力する第１ビデオ信号出力部と、
入力された前記２系統のインターレースビデオ信号を出力する第２ビデオ信号出力部と、
を備える、請求項１に記載の映像処理装置。
【請求項３】
前記第１ビデオ信号出力部が出力するビデオ信号と前記第２ビデオ信号出力部が出力するインターレースビデオ信号とは同タイミングで出力される、請求項２に記載の映像処理装置。
【請求項４】
前記画像加算部が生成した入力ビデオ信号の１／２の速度のビデオ信号を表示する映像表示部をさらに備える、請求項１に記載の映像処理装置。
【請求項５】
前記２系統のインターレースビデオ信号はＨＤ−ＳＤＩ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ−Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）規格に準拠したものである、請求項１に記載の映像処理装置。
【請求項６】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
【請求項７】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
【請求項８】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理装置。
【請求項９】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力され、前記２系統のビデオ信号を加算して、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算部を備え、
前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、
前記画像加算部は、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理装置。
【請求項１０】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
【請求項１１】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号の第２フィールドと他の系統のインターレースビデオ信号の第１フィールドとを加算することで、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して、前記第１フィールドにおける有効ラインの最下ラインの１行下の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
【請求項１２】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
【請求項１３】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成し、該生成に際して前記他の系統のインターレースビデオ信号を１水平ライン遅延させて、前記他の系統のインターレースビデオ信号の第１フィールドにおける有効ラインの最上ラインの１行上の、垂直ブランキング期間における水平ラインを有効にしてから前記２系統のビデオ信号を加算する、映像処理方法。
【請求項１４】
それぞれ２つのフィールドからなる２系統のインターレースビデオ信号が入力される入力ステップと、
前記２系統のビデオ信号を加算して、前記入力ステップで入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する画像加算ステップと、
を備え、
前記入力ステップで入力される前記２系統のインターレースビデオ信号の内の一の系統に（ｎ＋１）番目のフィールドおよび（ｎ＋４）番目のフィールドの映像信号が、他の系統に（ｎ＋２）番目のフィールドおよび（ｎ＋３）番目のフィールドの映像信号が伝送され（ｎは０以上の整数）、
前記画像加算ステップは、前記２系統の内、１の系統のインターレースビデオ信号と他の系統のインターレースビデオ信号の第１フィールド同士及び第２フィールド同士を加算することで、入力されるインターレースビデオ信号の１／２の速度のビデオ信号を生成する、映像処理方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−３１１４３（Ｐ２０１３−３１１４３Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−２２４５３８（Ｐ２０１１−２２４５３８）
【出願日】平成２３年１０月１２日（２０１１．１０．１２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．イーサネット
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年１０月１２日（２０１１．１０．１２）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．イーサネット
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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