有機発光ダイオード表示装置
【課題】本発明は、有機発光ダイオードを駆動する素子の特性変化を防止し、その素子の信頼性を確保した有機発光ダイオード表示装置を提供する。
【解決手段】本発明は、複数のスキャンライン及び複数のデータライン、複数の電源電圧供給ライン、複数のリセットライン、複数の有機発光ダイオード、及びスキャン信号に応答して、データによって有機発光ダイオードを駆動し、リセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、スキャン信号を供給するスキャン駆動回路と、有機発光ダイオード駆動回路を初期化するリセット信号を供給するリセット駆動回路と、データを供給するデータ駆動回路とを備え、スキャン駆動回路とリセット駆動回路は、画素アレイが形成される基板上に形成される。
【解決手段】本発明は、複数のスキャンライン及び複数のデータライン、複数の電源電圧供給ライン、複数のリセットライン、複数の有機発光ダイオード、及びスキャン信号に応答して、データによって有機発光ダイオードを駆動し、リセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、スキャン信号を供給するスキャン駆動回路と、有機発光ダイオード駆動回路を初期化するリセット信号を供給するリセット駆動回路と、データを供給するデータ駆動回路とを備え、スキャン駆動回路とリセット駆動回路は、画素アレイが形成される基板上に形成される。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、有機発光ダイオード表示装置に係り、特に有機発光ダイオードを駆動するための素子の特性変化を防止し、その素子の信頼性を確保した有機発光ダイオード表示装置に関する。
【背景技術】
【0002】
最近、陰極線管(Cathode Ray Tube:CRT)の短所である重量及び体積を減少できる各種の平板表示装置が開発されている。このような平板表示装置としては、液晶表示装置(Liquid Crystal Display:LCD)、電界放出表示装置(Field Emission Display:FED)、プラズマディスプレイパネル(Plasma Display Panel:PDP)及び発光ダイオード(Light Emitting Diode:LED)表示装置などがある。
【0003】
それらのうち、LED表示装置は、電子と正孔との再結合により蛍光体を発光させるLEDを利用し、このようなLEDは、蛍光体として無機化合物を使用する無機LED(Inorganic LED)表示装置、及び有機化合物を使用する有機LED(Organic LED:OLED)表示装置に区分される。このようなOLED表示装置は、低電圧駆動、自己発光、薄膜型、広い視野角、速い応答速度及び高いコントラストなどの多くの長所を有して次世代の表示装置として期待されている。
【0004】
OLEDは、通常、負極と正極との間に積層された電子注入層、電子輸送層、発光層、正孔輸送層及び正孔注入層から構成される。このようなOLEDでは、正極と負極との間に所定の電圧を印加する場合、負極から発生した電子が電子注入層及び電子輸送層を通じて発光層側に移動し、正極から発生した正孔が正孔注入層及び正孔輸送層を通じて発光層側に移動する。これにより、発光層では、電子輸送層及び正孔輸送層から供給された電子と正孔との再結合により光を放出する。
【0005】
このようなOLEDを利用するアクティブマトリックスタイプのOLED表示装置は、図1に示したように、n個のスキャンラインG1ないしGn(nは、正の整数)とm個のデータラインD1ないしDm(mは、正の整数)との交差で定義された画素領域に、n×mマトリックス形態に配列されたn×m個の画素P[i、j]を含むOLEDパネル13、OLEDパネル13のスキャンラインG1ないしGnを駆動するスキャン駆動回路12、OLEDパネル13のデータラインD1ないしDmを駆動するデータ駆動回路11、及びデータラインD1ないしDmと並べて配列されて高電位の電源電圧VDDを各画素P[i、j]に供給するm個の電源電圧供給ラインS1ないしSmを備える。ここで、iは、nより小さいか、または同じ正の整数、jは、mより小さいか、または同じ正の整数であり、P[i、j]は、i行、j列に位置した画素を意味する。
【0006】
スキャン駆動回路12は、1水平周期ごとにスキャン信号を順次にシフトさせて出力するシフトレジスタ、シフトレジスタの出力信号を画素駆動素子、すなわち薄膜トランジスタ(Thin Film Transistor:TFT)の駆動に適したスイング幅に変換するためのレベルシフタ、及びレベルシフタとスキャンラインG1ないしGnとの間に接続される出力バッファをそれぞれ備える複数のゲートドライブ集積回路から構成される。このスキャン駆動回路12は、スキャン信号をスキャンラインG1ないしGnに順次に供給してデータが供給されるOLEDパネル13の水平ラインを選択する。
【0007】
データ駆動回路11は、外部から入力されたデジタルデータ電圧をアナログデータ電圧に変換する。そして、データ駆動回路11は、アナログデータ電圧をスキャン信号が供給される度にデータラインD1ないしDmに供給する。
【0008】
画素P[i、j]それぞれは、スキャンラインG1ないしGnにスキャン信号が供給されるとき、データラインD1ないしDmからのデータ電圧が供給されて、そのデータ電圧に相応する光を発生させる。
【0009】
このために、各画素P[i、j]は、電源電圧供給ラインS1ないしSmに正極が接続されたOLED、及びOLEDを駆動するためにOLEDの負極に接続されると共に、スキャンラインG1ないしGn及びデータラインD1ないしDmと接続され、低電位の電源電圧VSSが供給されるOLED駆動回路15を備える。
【0010】
OLED駆動回路15は、スキャンラインG1ないしGnからのスキャン信号に応答して、データラインD1ないしDmからのデータ電圧を第1ノードN1に供給する第1トランジスタT1、第1ノードN1の電圧に応答して、OLEDに流れる電流量を制御する第2トランジスタT2、及び第1ノードN1上の電圧が充電されるストレージキャパシタCsを備える。
【0011】
OLED駆動回路15の駆動波形は、図2の通りである。図2において、“1F”は1フレーム期間、“1H”は1水平期間、“Vg_i”は第iスキャンラインGiから供給されるゲート電圧、“Psc”はスキャン信号、“Vd_j”は第jデータラインDjから供給されるデータ電圧、“VN1”は第1ノードN1の電圧、“IOLED”はOLEDを通じて流れる電流を表す。
【0012】
図1及び図2に示すように、第1トランジスタT1は、スキャンラインG1ないしGnを通じてスキャン信号が供給されれば、ターンオンされてデータラインD1ないしDmから供給されたデータ電圧Vdを第1ノードN1に供給する。第1ノードN1に供給されたデータ電圧Vdは、ストレージキャパシタCsに充電されると共に、第2トランジスタT2のゲート端子に供給される。このように供給されるデータ電圧Vdにより第2トランジスタT2がターンオンされれば、OLEDを通じて電流が流れる。このとき、OLEDを通じて流れる電流は、高電位の電源電圧VDDにより発生し、電流量は、第2トランジスタT2に印加されるデータ電圧Vdの大きさに比例する。そして、第1トランジスタT1がターンオフされても、第2トランジスタT2は、ストレージキャパシタCsの電圧によりターンオン状態を維持して、次のフレーム期間でデータ電圧Vdが供給されるまでOLEDで流れる電流量を制御する。
【発明の開示】
【発明が解決しようとする課題】
【0013】
図1及び図2のような従来のOLED表示装置は、次のような問題点がある。
【0014】
第1に、OLEDを駆動する第2トランジスタT2のゲート電極には、ポジティブのデータ電圧Vdが長時間印加される。このように、ポジティブ(正)のデータ電圧Vdにより、第2トランジスタT2には、経時的に図3に示すようにゲートバイアスストレスが累積され、このような累積ゲートバイアスストレスにより、第2トランジスタT2のしきい電圧Vthがシフトされる。このような第2トランジスタT2の特性劣化により、従来のOLED表示装置は、経時的に駆動が不安定になり、信頼性が低下する。図4Bは、トランジスタのゲート電極にネガティブ電圧(負電圧)が反復的に長時間印加されるときに現れるネガティブ(負)のゲートバイアスストレスによるトランジスタの特性変化を表し、図4A及び図4Bで矢印は、トランジスタのしきい電圧Vthの移動を表す。
【0015】
第2に、従来のOLED表示装置は、スキャン駆動回路12内で出力を制御する制御ノードに残留する電荷により、ゲートラインに所望しない電圧が印加されてスキャン動作の信頼性が低下する。特に、スキャン駆動回路12のシフトレジスタの出力を向上させるためのQノードが非スキャン期間に残留電荷により充電されれば、ゲートラインに所望しない電圧が表れ、これにより、トランジスタT1、T2で漏れ電流が発生するだけでなく、スキャン動作の信頼性が低下する。
【0016】
第3に、従来のOLED表示装置は、スキャン駆動回路12などの駆動回路に対するコストが高く、スキャン駆動回路12を画素アレイが形成された基板上に付着する工程などが必要であるので、製造コストが高い。
【課題を解決するための手段】
【0017】
本発明の目的は、OLEDを駆動するための素子の特性変化を防止し、その素子の信頼性を確保したOLED表示装置を提供するところにある。
【0018】
本発明の他の目的は、スキャン駆動回路内の制御ノード及びスキャンラインの残留電荷を周期的に放電して、OLEDの駆動において信頼性を確保したOLED表示装置を提供するところにある。
【0019】
本発明のさらに他の目的は、回路コスト及び製造工程を減らすOLED表示装置を提供するところにある。
【0020】
前記目的を達成するために、本発明の実施形態によるOLED表示装置は、互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給され、前記データラインに平行に配置される複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数のOLED、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記OLEDを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数のOLED駆動回路を備えた画素アレイと、前記スキャンラインに前記スキャン信号を供給するスキャン駆動回路と、前記OLED駆動回路を初期化するためのリセット信号を前記リセットラインに供給するリセット駆動回路と、前記データラインに前記データをそれぞれ供給するデータ駆動回路と、を備え、前記スキャン駆動回路及び前記リセット駆動回路は、前記画素アレイが形成される基板上に形成されることを特徴とする。
【0021】
前記スキャン駆動回路と前記リセット駆動回路との間に、前記画素アレイが配置される。
【0022】
前記OLED駆動回路は、前記スキャン信号に応答して、前記データを第1ノードに供給するスイッチングトランジスタと、前記第1ノードの電圧により前記OLEDに流れる電流を制御する駆動トランジスタと、前記リセット信号に応答して、前記第1ノードを放電させるリセットトランジスタと、を備える。
【0023】
前記リセット信号は、前記スキャン信号より遅延される。
【0024】
前記リセット信号は、前記スキャン信号からほぼ1/2フレーム期間後に発生する。
【0025】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタである。
【0026】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタである。
【0027】
本発明の他の実施形態によるOLED表示装置は、前記画素アレイと、第1Qノードの電圧に応答して、前記スキャン信号を前記スキャンラインに供給する第1プルアップトランジスタ、及び第1QBノードの電圧に応答して、前記スキャンラインを放電させる第1プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記スキャン信号を前記スキャンラインに供給するスキャン駆動回路と、第2Qノードの電圧に応答して、前記リセット信号を前記リセットラインに供給する第1プルアップトランジスタ、及び第2QBノードの電圧に応答して、前記リセットラインを放電させる第2プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記リセット信号を前記リセットラインに供給するリセット駆動回路と、前記リセット信号に応答して、前記スキャン駆動回路の第1Qノードを放電させる第1トランジスタと、前記スキャン信号に応答して、前記リセット駆動回路の第2Qノードを放電させる第2トランジスタと、を備える。
【0028】
前記スキャン駆動回路のステージは、スタート信号及び第n−2(nは自然数)スキャン信号のうちいずれか一つに応答して、第n−1スキャン信号を出力する第n−1ステージと、前記第n−1スキャン信号に応答して、第nスキャン信号を出力する第nステージと、を備える。
【0029】
前記第n−1ステージは、前記第nスキャン信号に応答して、前記第1Qノードを放電させ、前記第1QBノードを充電させる。
【0030】
前記リセット駆動回路のステージは、スタート信号及び第n−2(nは自然数)リセット信号のうちいずれか一つに応答して、第n−1リセット信号を出力する第n−1ステージと、前記第n−1リセット信号に応答して、第nリセット信号を出力する第nステージと、を備える。
【0031】
前記第n−1ステージは、前記第nリセット信号に応答して、前記第2Qノードを放電させ、前記第2QBノードを充電させる。
【0032】
前記第1トランジスタは、前記第1Qノードに接続されたソース電極、前記リセットラインに接続されたゲート電極及び低電位の電源電圧源に接続されたドレイン電極を有する。
【0033】
前記第2トランジスタは、前記第2Qノードに接続されたソース電極、前記スキャンラインに接続されたゲート電極及び前記低電位の電源電圧源に接続されたドレイン電極を有する。
【0034】
複数のリセットラインは、互いに接続されて前記リセット信号が同時に供給され、前記接続されたリセットラインは、複数の前記第1トランジスタそれぞれに形成されたゲート端子に共通に接続され、前記スキャンラインは、前記第2トランジスタのゲート端子に1:1に接続される。
【0035】
前記リセット駆動回路のステージの個数は、前記スキャン駆動回路のステージより少ない。
【0036】
本発明のさらに他の実施形態によるOLED表示装置は、前記画素アレイと、前記スキャン駆動回路と、前記リセット駆動回路と、前記リセット信号に応答して、前記スキャンラインを放電させる第1トランジスタと、前記スキャン信号に応答して、前記リセットラインを放電させる第2トランジスタと、を備える。
【発明の効果】
【0037】
本発明によるOLED表示装置は、OLED駆動素子、特にトランジスタの劣化による特性変化を防止して、OLED駆動回路の動作信頼性を確保できると共に、スキャン駆動回路及びリセット駆動回路をOLEDパネルに内蔵することによって、薄膜化及びコスト低減に有利である。また、本発明によるOLED表示装置は、相異なる駆動回路の出力を利用して、スキャン駆動回路及びリセット駆動回路のQノード、スキャンライン及びリセットラインをもう一度放電させることによって、駆動中に発生する部分的充電による回路の信頼性の低下問題を解決できる。
【発明を実施するための最良の形態】
【0038】
前記目的以外に本発明の他の目的及び特徴は、添付した図面を参照した実施形態についての説明を通じて明白に表れる。
【0039】
以下、図5ないし図17を参照して、本発明の望ましい実施形態について説明する。
【0040】
図5に示すように、本発明の実施形態によるOLED表示装置は、n個のスキャンラインG1ないしGnとm個のデータラインD1ないしDmとの交差で定義された画素領域に、n×mマトリックス形態に配列されたn×m個の画素P[i、j]、データラインD1ないしDmと並べて配列されて、高電位の電源電圧VDDを各画素P[i、j]に供給するm個の電源電圧供給ラインS1ないしSm、スキャンラインG1ないしGnと並べて配列されて、リセット信号を各画素P[i、j]に供給するリセットラインR1ないしRn、スキャンラインG1ないしGnを駆動するスキャン駆動回路102、リセットラインR1ないしRnを駆動するリセット駆動回路106、及びデータラインD1ないしDmを駆動するデータ駆動回路101を備える。
【0041】
データラインD1ないしDm、スキャンラインG1ないしGn、電源電圧供給ラインS1ないしSm及び画素P[i、j]を含んだ画素アレイが形成される基板上に、前記画素アレイと共に、前記スキャン駆動回路102及び前記リセット駆動回路106が形成される。
【0042】
スキャン駆動回路102は、1水平周期ごとにスキャン信号を順次にシフトさせて出力するシフトレジスタを備えて、スキャンラインG1ないしGnにスキャン信号を順次に供給する。
【0043】
リセット駆動回路106は、リセット信号をシフトさせて出力するシフトレジスタを備えて、前記リセット信号をリセットラインR1ないしRnに順次に供給する。このリセット駆動回路106は、画素アレイ領域108を挟んでスキャン駆動回路102の反対側に形成される。
【0044】
このスキャン駆動回路102及びリセット駆動回路106は、画素アレイと共に同じ基板上に形成できるように、画素アレイのTFTと同様に、非晶質のシリコン(a−Si)を利用した複数のトランジスタを備える。一方、画素アレイのTFTがポリシリコンで形成される場合には、スキャン駆動回路102及びリセット駆動回路106のTFTも、ポリシリコンで形成される。
【0045】
このように、OLEDパネル103に内蔵型に形成されるスキャン駆動回路102及びリセット駆動回路106は、画素アレイと共に形成されるので、回路コストが最小化され、回路を形成する工程や、または画素アレイ基板上に付着する工程などが不要である。
【0046】
データ駆動回路101は、外部から入力されたデジタルデータをアナログデータに変換する。そして、データ駆動回路101は、アナログデータをスキャン信号が供給される度にデータラインD1ないしDmに供給する。
【0047】
画素P[i、j]それぞれは、スキャンラインG1ないしGnにスキャン信号が供給されるとき、データラインD1ないしDmからのデータ電圧を供給されて、そのデータ電圧に相応する光を発生させ、このような画素P[i、j]を含んだ画素領域108により画像が表示される。
【0048】
このために、各画素P[i、j]は、電源電圧供給ラインS1ないしSmに正極が接続されたOLED、及びOLEDを駆動するためにOLEDの負極に接続されると共に、スキャンラインG1ないしGn、データラインD1ないしDm及びリセットラインR1ないしRnと接続され、低電位の電源電圧VSSが供給されるOLED駆動回路105を備える。
【0049】
OLED駆動回路105は、スキャンラインG1ないしGnからのスキャン信号に応答して、データラインD1ないしDmからのデータ電圧を第1ノードN1に供給する第1トランジスタT1、第1ノードN1上の電圧に応答して、OLEDに流れる電流量を制御する第2トランジスタT2、及びリセットラインR1ないしRnからのリセット信号に応答して、第1ノードN1を放電させる第3トランジスタT3を備える。このような第1ないし第3トランジスタT1ないしT3は、非晶質のシリコンで形成される。
【0050】
このOLED駆動回路105の駆動波形は、図6に示した通りである。図6において、“1F”は1フレーム期間、“1H”は1水平期間、“Vg_i”は第iスキャンラインGiから供給されるゲート電圧、“Psc”はスキャン信号、“Vd_j”は第jデータラインDjから供給されるデータ電圧、“Vr_i”は第iリセットラインRiから供給されるリセット電圧、“Prs”はリセット信号、“VN1”は第1ノードN1上の電圧、“IOLED”はOLEDを通じて流れる電流を表す。
【0051】
OLED駆動回路105において、第1トランジスタT1は、第iスキャンラインGiを通じてスキャン信号が供給されれば、ターンオンされて第jデータラインDjから供給されたデータ電圧Vd_jを第1ノードN1に供給する。第1ノードN1に供給されたデータ電圧Vd_jは、第2トランジスタT2のゲート端子に供給される。このように供給されるデータ電圧Vd_jにより第2トランジスタT2がターンオンされれば、OLEDを通じて電流が流れる。このとき、OLEDを通じて流れる電流は、高電位の電源電圧VDDにより発生し、その電流量は、第2トランジスタT2のゲート電極に印加されるデータ電圧Vd_jの大きさに比例する。そして、第1トランジスタT1がターンオフされても、第1ノードN1上にフローティングされたデータ電圧により、第2トランジスタT2はターンオン状態を維持し、第iリセットラインRiから供給されるリセット信号Prsにより、第3トランジスタT3がターンオンされて第1ノードN1が放電されるまで、第2トランジスタT2はターンオン状態を維持する。このとき、第iリセットラインRiからのリセット信号Prsは、フレーム期間ごとにスキャン信号Pscに1/2フレーム期間ほど遅延されて供給される。
【0052】
このように、スキャン信号Pscと1/2フレーム期間の間隔を有して発生するリセット信号Prsにより、第3トランジスタT3を通じた第1ノードN1の電圧が放電されることによって、第2トランジスタT2は、1/2フレーム期間の駆動期間及び1/2フレーム期間の回復期間を有する。すなわち、図7に示すように、1/2フレーム期間の駆動期間に第2トランジスタT2に累積されて増加するゲートバイアスストレスは、回復期間の1/2フレーム期間に減少する。
【0053】
すなわち、前半期の1/2フレーム期間に第2トランジスタT2のストレスが後半期の1/2フレーム期間に回復されるので、第2トランジスタT2、すなわちOLED駆動素子の劣化による特性変化を防止して、OLED駆動回路の動作についての信頼性を向上させる。
【0054】
一方、実施形態では、スキャン信号Pscとリセット信号Prsとの時間差を1/2フレーム期間と説明したが、このような時間差は、パネル特性及びTFT特性などによって調節可能である。
【0055】
図8は、前記のようなスキャン信号Psc及びリセット信号Prsを供給するためのスキャン駆動回路102及びリセット駆動回路106の構成を簡略に示した図面である。
【0056】
図8に示すように、スキャン駆動回路102は、従属的に接続されたn個のステージで構成されるシフトレジスタを備える。前記シフトレジスタにおいて、第1ステージには、第1スタート信号Vst1が入力され、第2ないし第nステージには、スタート信号として以前の端出力信号が順次に入力される。また、各ステージは、同じ回路構成を有し、クロック信号CLKsに応答して、スタート信号Vst1または以前の端出力信号をシフトさせることによって、ほぼ1水平期間のパルス幅を有するスキャン信号を発生させる。このように発生するスキャン信号は、スキャンラインG1ないしGnに順次に供給される。
【0057】
リセット駆動回路106は、スキャン駆動回路102と実質的に同じ回路構成を有するシフトレジスタを備え、第1スタート信号Vst1よりほぼ1/2フレーム期間ほど遅延されたタイミングに発生する第2スタート信号Vst2により、スキャン信号より遅延されたリセット信号をリセットラインR1ないしRnに順次に供給する。このように、第1スタート信号Vst1と第2スタート信号Vst2との時間差により、前述したスキャン信号とリセット信号との間に時間差が存在する。すなわち、OLED駆動素子の動作期間及び回復期間は、スタート信号Vst1、Vst2の調節により調節可能である。
【0058】
図8では、スキャン駆動回路102及びリセット駆動回路106に印加されるクロック信号CLKsを二つの2相クロックと例示しているが、このようなクロック信号は、公知の3相クロック、4相クロックまたはそれ以上のクロックCLKsでも可能である。また、スキャン駆動回路102及びリセット駆動回路106は、同じクロック信号で駆動され、また、相異なるクロック信号に応答して動作することもできる。
【0059】
図5では、各画素P[i、j]のOLED駆動回路105がOLEDの負極に接続された実施形態を示すが、図9のように、OLED駆動回路107がOLEDの正極に接続される構造も可能である。
【0060】
図10は、図5または図9に示したスキャン駆動回路及びリセット駆動回路の第2実施形態を詳細に示すブロック図である。
【0061】
図10に示すように、スキャン駆動回路102及びリセット駆動回路106は、それぞれ従属的に接続されたn個のステージ(第1ないし第nステージ)を備える。
【0062】
スキャン駆動回路102において、第1ステージには、第1スタート信号Vst1が入力され、第2ないし第nステージには、スタート信号として以前の端スキャン信号Vg_i−1が入力される。そして、第1ないし第n−1ステージには、次の端スキャン信号Vg_i+1がステージリセット信号として入力され、第nステージには、ダミーステージ(図示せず)からステージリセット信号が入力される。また、各ステージは、実質的に同じ回路構成を有し、4個のクロック信号C1ないしC4のうちいずれか一つのクロック信号に応答して、第1スタート信号Vst1または以前の端スキャン信号Vg_iをシフトさせることによって、1水平期間のパルス幅を有するスキャン信号を発生させる。
【0063】
第2スタート信号Vst2は、第1スタート信号Vst1より遅く発生する。したがって、リセット信号は、スキャンラインG1ないしGnに供給されるスキャン信号より所定期間ほど遅延されて供給される。
【0064】
図11は、図10に示したスキャン駆動回路及びリセット駆動回路の第1実施形態を詳細に示す回路図である。
【0065】
図11に示すように、スキャン駆動回路102は、リセットラインR1ないしRnからのリセット信号Vr_1ないしVr_nに応答して、ステージ201ないし20nのQノードを放電させる第1トランジスタT1を備え、リセット駆動回路106は、スキャンラインG1ないしGnからのスキャン信号Vgに応答して、ステージ601ないし60nのQノードを放電させる第2トランジスタT2を備える。
【0066】
スキャン駆動回路102において、第1ステージ201のセット端子Sにスタート信号Vst1が入力されれば、そのステージ201でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態で、ハイ論理電圧を有する第1クロック信号C1が第1ステージ201に入力されるとき、プルアップトランジスタT−upを通じて第1スキャン信号Vg_1が第1スキャンラインG1に供給される。これと共に、第1スキャン信号Vg_1は、第2ステージ202のセット端子Sに供給されて第2ステージ202のQノードを充電し、第2ステージ202のQBノードを放電させる。また、第1スキャン信号Vg_1は、リセット駆動回路106の第2トランジスタT2のゲート端子に印加される。したがって、第2トランジスタT2は、第1スキャン信号Vg_1によりターンオンされて、リセット駆動回路106で第1ステージ601のQノードを強制的に放電させる。
【0067】
次いで、第2クロック信号C2により第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、ステージリセット信号として第1ステージ201のリセット端子Rに供給される。この第2スキャン信号Vg_2は、第1ステージ201のQノードを放電させ、QBノードを充電させる。したがって、第2スキャン信号Vg_2が発生するとき、第1スキャンラインG1は、プルダウントランジスタT_dnを通じて放電される。また、第2スキャン信号Vg_2は、リセット駆動回路106に含まれた第2ステージ602の第2トランジスタT2のゲート端子に印加される。したがって、第2トランジスタT2は、第2スキャン信号Vg_2によりターンオンされて、リセット駆動回路106で第2ステージ602のQノードを放電させる。
【0068】
同様に、第3ステージ203から出力される第3スキャン信号Vg_3は、第3スキャンラインG3に供給されると共に、ステージリセット信号として第2ステージ202を初期化する。このような動作により、スキャン駆動回路102は、スキャンラインG1ないしGnにスキャン信号を順次に供給し、リセット駆動回路106のQノードを放電させる。
【0069】
リセット駆動回路106のリセット動作も、前述したスキャン駆動回路102と実質的に同一になされる。
【0070】
リセット駆動回路106の第1ステージ601のスタート信号Vst2がセット端子Sに入力されれば、そのステージ601でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態でハイ論理電圧を有する第1クロック信号C1は、プルアップトランジスタT−upを通じて第1リセット信号Vr_1として第1リセットラインR1に供給される。これと共に、第1リセット信号Vr_1は、第2ステージ602のセット端子Sに供給されて第2ステージ602のQノードを充電し、第2ステージ602のQBノードを放電させる。また、第1リセット信号Vr_1は、第1トランジスタT1のゲート端子に印加される。したがって、第1トランジスタT1は、第1リセット信号Vr_1によりターンオンされて、スキャン駆動回路102で第1ステージ201のQノードを放電させる。
【0071】
次いで、第2クロック信号C2により第2ステージ602で発生する第2リセット信号Vr_2は、第2リセットラインR2に供給されると共に、ステージリセット信号として第1ステージ601のリセット端子Rに供給される。この第2リセット信号Vr_2は、第1ステージ601のQノードを放電させ、QBノードを充電させる。したがって、第2リセット信号Vr_2が発生するとき、第1リセットラインR1は、プルダウントランジスタT_dnを通じて放電される。また、第2リセット信号Vr_2は、スキャン駆動回路102に含まれた第2ステージ202の第1トランジスタT1のゲート端子に印加される。したがって、第1トランジスタT1は、第2リセット信号Vr_2によりターンオンされて、スキャン駆動回路102で第2ステージ202のQノードを強制的に放電させる。
【0072】
同様に、第3ステージ203から出力される第3リセット信号Vr_3は、第3リセットラインR3に供給されると共に、ステージリセット信号として第2ステージ602を初期化する。このような動作により、リセット駆動回路106は、リセットラインR1ないしRnにリセット信号を順次に供給し、スキャン駆動回路102のQノードを放電させる。
【0073】
このように、スキャン駆動回路102及びリセット駆動回路106は、他のステージの出力によりQノードを強制的に放電させることによって、Qノードの異常充電によりOLEDの誤動作を防止し、動作の信頼性を向上させる。
【0074】
図12は、図10に示したスキャン駆動回路及びリセット駆動回路の第2実施形態を詳細に示す回路図である。
【0075】
図12に示すように、スキャン駆動回路102は、リセットラインR1ないしRnからのリセット信号Vr_1ないしVr_nに応答して、スキャンラインG1ないしGnを放電させる第3トランジスタT3を備え、リセット駆動回路106は、スキャンラインG1ないしGnからのスキャン信号Vg_1ないしVg_nに応答して、リセットラインR1ないしRnを放電させる第4トランジスタT4を備える。
【0076】
第3トランジスタT3のソース端子は、スキャンラインG1ないしGnに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第3トランジスタT3のゲート端子は、リセットラインR1ないしRnに接続される。
【0077】
第4トランジスタT4のソース端子は、リセットラインR1ないしRnに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第4トランジスタT4のゲート端子は、スキャンラインG1ないしGnに接続される。
【0078】
スキャン駆動回路102の第1ステージ201にスタート信号Vst1が入力されれば、第1ステージ201でQノードが充電され、QBノードが放電される。第1ステージ201のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1スキャン信号Vg_1は、第1スキャンラインG1に供給されると共に、スタート信号として第2ステージ202のセット端子Sに供給されて、第2ステージ202のQノードを充電させ、QBノードを放電させる。また、第1スキャン信号Vg_1は、第1リセットラインR1に接続された第4トランジスタT4のゲート端子に印加されて、第1リセットラインR1を放電させる。
【0079】
第2クロック信号C2によりスキャン駆動回路102の第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、第1ステージ201のリセット端子Rに供給されて、第1ステージ201のQノードを放電させ、第1ステージ201のQBノードを充電させる。したがって、第2スキャン信号Vg_2が発生すれば、第1ステージ201のプルダウントランジスタT_dnがターンオンされて、第1スキャンラインG1が低電位の電源電圧VSSまで放電されると共に、第2ステージ202のプルアップトランジスタT_upがターンオンされて、第2スキャンラインG2が第2クロック信号C2の電圧まで充電される。また、第2スキャン信号Vg_2は、第2リセットラインR2に接続された第4トランジスタT4のゲート端子に印加されて、第2リセットラインR2を放電させる。
【0080】
このような動作により、スキャン駆動回路102は、スキャンラインG1ないしGnにスキャン信号Vg_1ないしVg_nを順次に供給すると共に、以前の端ステージを初期化させ、また、リセットラインR1ないしRnを順次に放電させる。
【0081】
リセット駆動回路106の第1ステージにスタート信号Vst2が入力されれば、第1ステージ601でQノードが充電され、QBノードが放電される。第1ステージ601のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1リセット信号Vr_1は、第1リセットラインR1に供給されると共に、スタート信号として第2ステージ602のセット端子Sに供給されて、第2ステージ602のQノードを充電させ、QBノードを放電させる。また、第1リセット信号Vr_1は、第1スキャンラインG1に接続された第2トランジスタT2のゲート端子に印加されて、第1スキャンラインG1を放電させる。
【0082】
第2クロック信号C2によりリセット駆動回路106の第2ステージ602で発生する第2リセット信号Vr_2は、第2リセットラインR2に供給されると共に、第1ステージ601のリセット端子Rに供給されて、第1ステージ601のQノードを放電させ、第1ステージ601のQBノードを充電させる。したがって、第2リセット信号Vr_2が発生すれば、第1ステージ601のプルダウントランジスタT_dnがターンオンされて、第1リセットラインR1が低電位の電源電圧VSSまで放電されると共に、第2ステージ602のプルアップトランジスタT_upがターンオンされて、第2リセットラインR2が第2クロック信号C2の電圧まで充電される。また、第2リセット信号Vr_2は、第2スキャンラインG2に接続された第3トランジスタT3のゲート端子に印加されて、第2スキャンラインG2を放電させる。
【0083】
このような動作により、リセット駆動回路106は、リセットラインR1ないしRnにスキャン信号Vr_1ないしVr_nを順次に供給すると共に、以前の端ステージを初期化させ、また、スキャンラインG1ないしGnを順次に放電させる。
【0084】
図13は、図10に示したスキャン駆動回路及びリセット駆動回路の第3実施形態を詳細に示す回路図である。
【0085】
図13に示すように、スキャン駆動回路102は、リセットラインR1ないしRnからのリセット信号Vr_1ないしVr_nに応答して、ステージ201ないし20nのQノードを放電させる第1トランジスタT1、及びリセット信号Vr_1ないしVr_nに応答して、スキャンラインG1ないしGnを放電させる第3トランジスタT3を備える。
【0086】
そして、リセット駆動回路106は、スキャンラインG1ないしGnからのスキャン信号Vgに応答して、ステージ601ないし60nのQノードを放電させる第2トランジスタT2、及びスキャンラインG1ないしGnからのスキャン信号Vg_1ないしVg_nに応答して、リセットラインR1ないしRnを放電させる第4トランジスタT4を備える。
【0087】
第1トランジスタT1のソース端子は、スキャン駆動回路102に含まれたステージ201ないし20nのQノードに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第1トランジスタT3のゲート端子は、リセットラインR1ないしRnに接続される。
【0088】
第2トランジスタT2のソース端子は、リセット駆動回路106に含まれたステージ601ないし60nのQノードに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第2トランジスタT2のゲート端子は、リセットラインR1ないしRnに接続される。
【0089】
第3トランジスタT3のソース端子は、スキャンラインG1ないしGnに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第3トランジスタT3のゲート端子は、リセットラインR1ないしRnに接続される。
【0090】
第4トランジスタT4のソース端子は、リセットラインR1ないしRnに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第4トランジスタT4のゲート端子は、スキャンラインG1ないしGnに接続される。
【0091】
図13に示したスキャン駆動回路102及びリセット駆動回路106は、図11及び図12に示したスキャン駆動回路102及びリセット駆動回路106の回路構成を組み合わせた実施形態である。
【0092】
スキャン駆動回路102の第1ステージ201にスタート信号Vst1が入力されれば、第1ステージ201でQノードが充電され、QBノードが放電される。第1ステージ201のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1スキャン信号Vg_1は、第1スキャンラインG1に供給されると共に、スタート信号として第2ステージ202のセット端子Sに供給されて、第2ステージ202のQノードを充電させ、QBノードを放電させる。また、第1スキャン信号Vg_1は、リセット駆動回路106の第1ステージ601に接続された第2及び第4トランジスタT2、T4をターンオンさせて、第1ステージ601のQノードを放電させ、第1リセットラインR1を放電させる。
【0093】
第2クロック信号C2によりスキャン駆動回路102の第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、第1ステージ201のリセット端子Rに供給されて、第1ステージ201のQノードを放電させ、第1ステージ201のQBノードを充電させる。したがって、第2スキャン信号Vg_2が発生すれば、第1ステージ201のプルダウントランジスタT_dnがターンオンされて、第1スキャンラインG1が低電位の電源電圧VSSまで放電されると共に、第2ステージ202のプルアップトランジスタT_upがターンオンされて、第2スキャンラインG2が第2クロック信号C2の電圧まで充電される。また、第2スキャン信号Vg_2は、リセット駆動回路106の第2ステージ602に接続された第2及び第4トランジスタT2、T4をターンオンさせて、第2ステージ602のQノードを放電させ、第2リセットラインR2を放電させる。
【0094】
このような動作により、スキャン駆動回路102は、スキャンラインG1ないしGnにスキャン信号Vg_1ないしVg_nを順次に供給すると共に、以前の端ステージを初期化させ、また、リセット駆動回路106のステージ601ないし60nでQノードを順次に放電させると共に、リセットラインR1ないしRnを順次に放電させる。
【0095】
リセット駆動回路106の第1ステージ601にスタート信号Vst1が入力されれば、第1ステージ601でQノードが充電され、QBノードが放電される。第1ステージ601のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1リセット信号Vr_1は、第1リセットラインR1に供給されると共に、スタート信号として第2ステージ602のセット端子Sに供給されて、第2ステージ602のQノードを充電させ、QBノードを放電させる。また、第1リセット信号Vr_1は、スキャン駆動回路102の第1ステージ201に接続された第1及び第3トランジスタT1、T3をターンオンさせて、第1ステージ201のQノードを放電させ、第1スキャンラインG1を放電させる。
【0096】
第2クロック信号C2によりリセット駆動回路106の第2ステージ602で発生する第2リセット信号Vr_2は、第2リセットラインR2に供給されると共に、第1ステージ601のリセット端子Rに供給されて、第1ステージ601のQノードを放電させ、第1ステージ601のQBノードを充電させる。したがって、第2リセット信号Vr_2が発生すれば、第1ステージ601のプルダウントランジスタT_dnがターンオンされて、第1リセットラインR1が低電位の電源電圧VSSまで放電されると共に、第2ステージ602のプルアップトランジスタT_upがターンオンされて、第2リセットラインR2が第2クロック信号C2の電圧まで充電される。また、第2リセット信号Vr_2は、スキャン駆動回路102の第2ステージ202に接続された第1及び第3トランジスタT1、T3をターンオンさせて、第1ステージ201のQノードを放電させ、第2スキャンラインG2を放電させる。
【0097】
このような動作により、リセット駆動回路106は、リセットラインR1ないしRnにリセット信号Vr_1ないしVr_nを順次に供給すると共に、以前の端ステージを初期化させ、また、スキャン駆動回路102のステージ201ないし20nでQノードを順次に放電させると共に、スキャンラインG1ないしGnを順次に放電させる。
【0098】
図14は、図5または図9に示したスキャン駆動回路及びリセット駆動回路の第3実施形態を詳細に示すブロック図である。
【0099】
図14に示すように、リセット駆動回路306は、それぞれ隣り合う二つのリセットラインR1ないしRnにリセット信号を同時に供給し、そのリセット信号を順次にシフトさせるn/2個のステージを備える。
【0100】
この実施形態のスキャン駆動回路302は、スキャンラインG1ないしGnのスキャン信号を順次に供給するn個のステージを備える。
【0101】
前記スキャン駆動回路302及びリセット駆動回路306それぞれは、図15ないし図17のように具現される。
【0102】
図15に示すように、スキャン駆動回路302は、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+1(kは、0以上の自然数)ステージ201、205、・・・、20n−3のQノードを放電させる第11トランジスタT11、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+2ステージ202、206、・・・、20n−2のQノードを放電させる第13トランジスタT13、偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+3ステージ203、207、・・・、20n−1のQノードを放電させる第14トランジスタT14、及び偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+4ステージ204、208、・・・、20nのQノードを放電させる第15トランジスタT15を備える。
【0103】
リセット駆動回路306は、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、奇数ステージ601、603、・・・、60n/2−1のQノードを放電させる第12トランジスタT12、及び奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、偶数ステージ602、604、・・・、60n/2のQノードを放電させる第15トランジスタT15を備える。
【0104】
スキャン駆動回路302で第1ステージ201のセット端子Sにスタート信号Vst1が入力されれば、そのステージ201でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態で、ハイ論理電圧を有する第1クロック信号C1が第1ステージ201に入力されるとき、プルアップトランジスタT−upを通じて第1スキャン信号Vg_1が第1スキャンラインG1に供給される。これと共に、第1スキャン信号Vg_1は、第2ステージ202のセット端子Sに供給されて、第2ステージ202のQノードを充電し、第2ステージ202のQBノードを放電させる。また、第1スキャン信号Vg_1は、リセット駆動回路306の第12トランジスタT12のゲート端子に印加される。したがって、第12トランジスタT12は、第1スキャン信号Vg_1によりターンオンされて、リセット駆動回路306で第1ステージ601のQノードを強制的に放電させる。
【0105】
次いで、第2クロック信号C2により第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、ステージリセット信号として第1ステージ201のリセット端子Rに供給される。この第2スキャン信号Vg_2は、第1ステージ201のQノードを放電させ、QBノードを充電させる。したがって、第2スキャン信号Vg_2が発生するとき、第1スキャンラインG1は、プルダウントランジスタT_dnを通じて放電される。
【0106】
第3ステージ203から出力される第3スキャン信号Vg_3は、第3スキャンラインG3に供給されると共に、ステージリセット信号として第2ステージ202を初期化し、第15トランジスタT15をターンオンさせて、リセット駆動回路306の第2ステージ602に形成されたQノードを放電させる。このような動作により、スキャン駆動回路302は、スキャンラインG1ないしGnにスキャン信号を順次に供給し、リセット駆動回路306のQノードを放電させる。
【0107】
リセット駆動回路306の第1ステージ601のスタート信号Vst2がセット端子Sに入力されれば、そのステージ601でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態でハイ論理電圧を有する第1クロック信号C1は、プルアップトランジスタT−upを通じて第1リセット信号Vr_1として第1及び第2リセットラインR1、R2に同時に供給される。これと共に、第1リセット信号Vr_1は、第2ステージ602のセット端子Sに供給されて、第2ステージ602のQノードを充電し、第2ステージ602のQBノードを放電させる。また、第1リセット信号Vr_1は、スキャン駆動回路302の第11及び第13トランジスタT11、T13のゲート端子に印加される。したがって、第11及び第13トランジスタT11、T13は、第1リセット信号Vr_1によりターンオンされて、スキャン駆動回路302で第1及び第2ステージ201、202のQノードを放電させる。
【0108】
次いで、第3クロック信号C3により第2ステージ602で発生する第2リセット信号Vr_2は、第3及び第4リセットラインR3、R4に同時に供給されると共に、ステージリセット信号として第1ステージ601のリセット端子Rに供給される。この第2リセット信号Vr_2は、第1ステージ601のQノードを放電させ、QBノードを充電させる。したがって、第2リセット信号Vr_2が発生するとき、第1リセットラインR1は、プルダウントランジスタT_dnを通じて放電される。また、第2リセット信号Vr_2は、第14及び第15トランジスタT14、T15のゲート端子に印加される。したがって、第14及び第15トランジスタT14、T15は、第2リセット信号Vg_2によりターンオンされて、スキャン駆動回路302で第3及び第4ステージ203、204のQノードを強制的に放電させる。
【0109】
このような動作により、リセット駆動回路306は、リセットラインR1ないしRn/2にリセット信号を順次に供給し、スキャン駆動回路302のQノードを順次に放電させる。
【0110】
図16に示すように、スキャン駆動回路302は、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+1スキャンラインG1、G5、・・・、Gn−3を放電させる第17トランジスタT17、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+2スキャンラインG2、G6、・・・、Gn−2を放電させる第18トランジスタT18、偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+3スキャンラインG3、G7、・・・、Gn−1を放電させる第19トランジスタT19、及び偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+4スキャンラインG4、G8、・・・、Gnを放電させる第20トランジスタT20を備える。
【0111】
リセット駆動回路306は、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、奇数ステージ601、603、・・・、60n/2−1のQノードを放電させる第12トランジスタT12、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、第4k+1及び第4k+2リセットラインR1、R2、・・・、Rn−3、Rn−2を放電させる第21トランジスタT21、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、偶数ステージ602、604、・・・、60n/2のQノードを放電させる第15トランジスタT15、及び奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、第4k+3及び第4kリセットラインR3、R4、・・・、Rn−1、Rnを放電させる第22トランジスタT22を備える。
【0112】
スキャン駆動回路302の第1ステージ201にスタート信号Vst1が入力されれば、第1ステージ201でQノードが充電され、QBノードが放電される。第1ステージ201のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1スキャン信号Vg_1は、第1スキャンラインG1に供給されると共に、スタート信号として第2ステージ202のセット端子Sに供給されて、第2ステージ202のQノードを充電させ、QBノードを放電させる。また、第1スキャン信号Vg_1は、第12及び第21トランジスタT12、T21のゲート端子に印加されて、リセット駆動回路306で第1ステージ601のQノードを放電させると共に、第1及び第2リセットラインR1、R2を放電させる。
【0113】
第2クロック信号C2によりスキャン駆動回路302の第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、第1ステージ201のリセット端子Rに供給されて、第1ステージ201のQノードを放電させ、第1ステージ201のQBノードを充電させる。したがって、第2スキャン信号Vg_2が発生すれば、第1ステージ201のプルダウントランジスタT_dnがターンオンされて、第1スキャンラインG1が低電位の電源電圧VSSまで放電されると共に、第2ステージ202のプルアップトランジスタT_upがターンオンされて、第2スキャンラインG2が第2クロック信号C2の電圧まで充電される。
【0114】
第3ステージ203から出力される第3スキャン信号Vg_3は、第3スキャンラインG3に供給されると共に、ステージリセット信号として第2ステージ202を初期化し、第15及び第22トランジスタT15、T22をターンオンさせて、リセット駆動回路306の第2ステージ602に形成されたQノードを放電させ、第3及び第4リセットラインR3、R4を放電させる。このような動作により、スキャン駆動回路302は、スキャンラインG1ないしGnにスキャン信号を順次に供給し、リセット駆動回路306のQノード及びリセットラインR1ないしRnを順次に放電させる。
【0115】
リセット駆動回路306の第1ステージ601のスタート信号Vst2がセット端子Sに入力されれば、そのステージ601でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態でハイ論理電圧を有する第1クロック信号C1は、プルアップトランジスタT−upを通じて第1リセット信号Vr_1として第1及び第2リセットラインR1、R2に同時に供給される。これと共に、第1リセット信号Vr_1は、第2ステージ602のセット端子Sに供給されて、第2ステージ602のQノードを充電し、第2ステージ602のQBノードを放電させる。また、第1リセット信号Vr_1は、スキャン駆動回路302の第17及び第18トランジスタT17、T18のゲート端子に印加される。したがって、第17及び第18トランジスタT17、T18は、第1リセット信号Vr_1によりターンオンされて、第1及び第2スキャンラインG1、G2を放電させる。
【0116】
次いで、第3クロック信号C3により第2ステージ602で発生する第2リセット信号Vr_2は、第3及び第4リセットラインR3、R4に同時に供給されると共に、ステージリセット信号として第1ステージ601のリセット端子Rに供給される。この第2リセット信号Vr_2は、第1ステージ601のQノードを放電させ、QBノードを充電させる。したがって、第2リセット信号Vr_2が発生するとき、第1リセットラインR1は、プルダウントランジスタT_dnを通じて放電される。また、第2リセット信号Vr_2は、第19及び第20トランジスタT19、T20のゲート端子に印加される。したがって、第19及び第20トランジスタT19、T20は、第2リセット信号Vr_2によりターンオンされて、第3及び第4スキャンラインG3、G4を強制的に放電させる。
【0117】
このような動作により、リセット駆動回路306は、リセットラインR1ないしRn/2にリセット信号を順次に供給し、スキャンラインG1ないしGnを順次に放電させる。
【0118】
図17に示すように、スキャン駆動回路302は、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+1ステージ201、205、・・・、20n−3のQノードを放電させる第11トランジスタT11、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+2ステージ202、206、・・・、20n−2のQノードを放電させる第13トランジスタT13、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+1スキャンラインG1、G5、・・・、Gn−3を放電させる第17トランジスタT17、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+2スキャンラインG2、G6、・・・、Gn−2を放電させる第18トランジスタT18、偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+3ステージ203、207、・・・、20n−1のQノードを放電させる第14トランジスタT14、偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+4ステージ204、208、・・・、20nのQノードを放電させる第15トランジスタT15、偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+3スキャンラインG3、G7、・・・、Gn−1を放電させる第19トランジスタT19、及び偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+4スキャンラインG4、G8、・・・、Gnを放電させる第20トランジスタT20を備える。
【0119】
リセット駆動回路306は、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、奇数ステージ601、603、・・・、60n/2−1のQノードを放電させる第12トランジスタT12、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、第4k+1及び第4k+2リセットラインR1、R2、・・・、Rn−3、Rn−2を放電させる第21トランジスタT21、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、偶数ステージ602、604、・・・、60n/2のQノードを放電させる第15トランジスタT15、及び奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、第4k+3及び第4kリセットラインR3、R4、・・・、Rn−1、Rnを放電させる第22トランジスタT22を備える。
【0120】
スキャン駆動回路302の第1ステージ201にスタート信号Vst1が入力されれば、第1ステージ201でQノードが充電され、QBノードが放電される。第1ステージ201のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1スキャン信号Vg_1は、第1スキャンラインG1に供給されると共に、スタート信号として第2ステージ202のセット端子Sに供給されて、第2ステージ202のQノードを充電させ、QBノードを放電させる。また、第1スキャン信号Vg_1は、第12及び第21トランジスタT12、T21のゲート端子に印加されて、リセット駆動回路306で第1ステージ601のQノードを放電させると共に、第1及び第2リセットラインR1、R2を放電させる。
【0121】
第2クロック信号C2によりスキャン駆動回路302の第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、第1ステージ201のリセット端子Rに供給されて、第1ステージ201のQノードを放電させ、第1ステージ201のQBノードを充電させる。したがって、第2スキャン信号Vg_2が発生すれば、第1ステージ201のプルダウントランジスタT_dnがターンオンされて、第1スキャンラインG1が低電位の電源電圧VSSまで放電されると共に、第2ステージ202のプルアップトランジスタT_upがターンオンされて、第2スキャンラインG2が第2クロック信号C2の電圧まで充電される。
【0122】
第3ステージ203から出力される第3スキャン信号Vg_3は、第3スキャンラインG3に供給されると共に、ステージリセット信号として第2ステージ202を初期化し、第15及び第22トランジスタT15、T22をターンオンさせて、リセット駆動回路306の第2ステージ602に形成されたQノードを放電させ、第3及び第4リセットラインR3、R4を放電させる。このような動作により、スキャン駆動回路302は、スキャンラインG1ないしGnにスキャン信号を順次に供給し、リセット駆動回路306のQノード及びリセットラインR1ないしRnを順次に放電させる。
【0123】
リセット駆動回路306の第1ステージ601のスタート信号Vst2がセット端子Sに入力されれば、そのステージ601でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態でハイ論理電圧を有する第1クロック信号C1は、プルアップトランジスタT−upを通じて第1リセット信号Vr_1として第1及び第2リセットラインR1、R2に同時に供給される。これと共に、第1リセット信号Vr_1は、第2ステージ602のセット端子Sに供給されて、第2ステージ602のQノードを充電し、第2ステージ602のQBノードを放電させる。また、第1リセット信号Vr_1は、スキャン駆動回路302の第11、第13、第17及び第18トランジスタT11、T13、T17、T18のゲート端子に印加される。したがって、第11、第13、第17及び第18トランジスタT11、T13、T17、T18は、第1リセット信号Vr_1によりターンオンされて、スキャン駆動回路302で第1及び第2ステージ201、202のQノードを放電させると共に、第1及び第2スキャンラインG1、G2を放電させる。
【0124】
次いで、第3クロック信号C3により第2ステージ602で発生する第2リセット信号Vr_2は、第3及び第4リセットラインR3、R4に同時に供給されると共に、ステージリセット信号として第1ステージ601のリセット端子Rに供給される。この第2リセット信号Vr_2は、第1ステージ601のQノードを放電させ、QBノードを充電させる。したがって、第2リセット信号Vr_2が発生するとき、第1リセットラインR1は、プルダウントランジスタT_dnを通じて放電される。また、第2リセット信号Vr_2は、第14、第15、第19及び第20トランジスタT14、T15、T19、T20のゲート端子に印加される。したがって、第14、第15、第19及び第20トランジスタT14、T15、T19、T20は、第2リセット信号Vr_2によりターンオンされて、スキャン駆動回路302で第3及び第4ステージ203、204のQノードを放電させると共に、第3及び第4スキャンラインG3、G4を強制的に放電させる。
【0125】
このような動作により、リセット駆動回路306は、リセットラインR1ないしRn/2にリセット信号を順次に供給し、スキャン駆動回路302のQノード及びスキャンラインG1ないしGnを順次に放電させる。
【0126】
前述したように、本発明によるOLED表示装置は、OLED駆動素子、特にトランジスタの劣化による特性変化を防止して、OLED駆動回路の動作信頼性を確保できると共に、スキャン駆動回路及びリセット駆動回路をOLEDパネルに内蔵することによって、薄膜化及びコストの低減に有利である。
【0127】
また、本発明によるOLED表示装置は、相異なる駆動回路の出力を利用して、スキャン駆動回路及びリセット駆動回路のQノード、スキャンライン及びリセットラインをもう一度放電させることによって、駆動中に発生する部分的充電による回路の信頼性の低下問題を解決できる。
【0128】
以上説明した内容を通じて、当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であるということが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により決まらねばならない。
【産業上の利用可能性】
【0129】
本発明は、OLED表示装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【0130】
【図1】従来のOLED表示装置を示す図面である。
【図2】図1のOLED駆動回路の駆動波形を示す図面である。
【図3】電圧印加時間による累積ゲートバイアスストレスを示す図面である。
【図4A】ポジティブのゲートバイアスストレスによる素子の特性変化を示す図面である。
【図4B】ネガティブのゲートバイアスストレスによる素子の特性変化を示す図面である。
【図5】本発明の第1実施形態によるOLED表示装置を示すブロック図である。
【図6】図5に示したOLED表示装置の入/出力波形を示す波形図である。
【図7】本発明の実施形態によるOLED表示装置において、ゲートバイアスストレスの減少を示すグラフである。
【図8】図5に示したスキャン駆動回路及びリセット駆動回路の第1実施形態を詳細に示すブロック図である。
【図9】本発明の第2実施形態によるOLED表示装置を示すブロック図である。
【図10】図5または図9に示したスキャン駆動回路及びリセット駆動回路の第2実施形態を詳細に示すブロック図である。
【図11】図10に示したスキャン駆動回路及びリセット駆動回路の第1実施形態を詳細に示す回路図である。
【図12】図10に示したスキャン駆動回路及びリセット駆動回路の第2実施形態を詳細に示す回路図である。
【図13】図10に示したスキャン駆動回路及びリセット駆動回路の第3実施形態を詳細に示す回路図である。
【図14】図5または図9に示したスキャン駆動回路及びリセット駆動回路の第3実施形態を詳細に示すブロック図である。
【図15】図14に示したスキャン駆動回路及びリセット駆動回路の第1実施形態を詳細に示す回路図である。
【図16】図14に示したスキャン駆動回路及びリセット駆動回路の第2実施形態を詳細に示す回路図である。
【図17】図14に示したスキャン駆動回路及びリセット駆動回路の第3実施形態を詳細に示す回路図である。
【符号の説明】
【0131】
101:データ駆動回路
102、302:スキャン駆動回路
106、306:リセット駆動回路
108:画素アレイ領域
【技術分野】
【0001】
本発明は、有機発光ダイオード表示装置に係り、特に有機発光ダイオードを駆動するための素子の特性変化を防止し、その素子の信頼性を確保した有機発光ダイオード表示装置に関する。
【背景技術】
【0002】
最近、陰極線管(Cathode Ray Tube:CRT)の短所である重量及び体積を減少できる各種の平板表示装置が開発されている。このような平板表示装置としては、液晶表示装置(Liquid Crystal Display:LCD)、電界放出表示装置(Field Emission Display:FED)、プラズマディスプレイパネル(Plasma Display Panel:PDP)及び発光ダイオード(Light Emitting Diode:LED)表示装置などがある。
【0003】
それらのうち、LED表示装置は、電子と正孔との再結合により蛍光体を発光させるLEDを利用し、このようなLEDは、蛍光体として無機化合物を使用する無機LED(Inorganic LED)表示装置、及び有機化合物を使用する有機LED(Organic LED:OLED)表示装置に区分される。このようなOLED表示装置は、低電圧駆動、自己発光、薄膜型、広い視野角、速い応答速度及び高いコントラストなどの多くの長所を有して次世代の表示装置として期待されている。
【0004】
OLEDは、通常、負極と正極との間に積層された電子注入層、電子輸送層、発光層、正孔輸送層及び正孔注入層から構成される。このようなOLEDでは、正極と負極との間に所定の電圧を印加する場合、負極から発生した電子が電子注入層及び電子輸送層を通じて発光層側に移動し、正極から発生した正孔が正孔注入層及び正孔輸送層を通じて発光層側に移動する。これにより、発光層では、電子輸送層及び正孔輸送層から供給された電子と正孔との再結合により光を放出する。
【0005】
このようなOLEDを利用するアクティブマトリックスタイプのOLED表示装置は、図1に示したように、n個のスキャンラインG1ないしGn(nは、正の整数)とm個のデータラインD1ないしDm(mは、正の整数)との交差で定義された画素領域に、n×mマトリックス形態に配列されたn×m個の画素P[i、j]を含むOLEDパネル13、OLEDパネル13のスキャンラインG1ないしGnを駆動するスキャン駆動回路12、OLEDパネル13のデータラインD1ないしDmを駆動するデータ駆動回路11、及びデータラインD1ないしDmと並べて配列されて高電位の電源電圧VDDを各画素P[i、j]に供給するm個の電源電圧供給ラインS1ないしSmを備える。ここで、iは、nより小さいか、または同じ正の整数、jは、mより小さいか、または同じ正の整数であり、P[i、j]は、i行、j列に位置した画素を意味する。
【0006】
スキャン駆動回路12は、1水平周期ごとにスキャン信号を順次にシフトさせて出力するシフトレジスタ、シフトレジスタの出力信号を画素駆動素子、すなわち薄膜トランジスタ(Thin Film Transistor:TFT)の駆動に適したスイング幅に変換するためのレベルシフタ、及びレベルシフタとスキャンラインG1ないしGnとの間に接続される出力バッファをそれぞれ備える複数のゲートドライブ集積回路から構成される。このスキャン駆動回路12は、スキャン信号をスキャンラインG1ないしGnに順次に供給してデータが供給されるOLEDパネル13の水平ラインを選択する。
【0007】
データ駆動回路11は、外部から入力されたデジタルデータ電圧をアナログデータ電圧に変換する。そして、データ駆動回路11は、アナログデータ電圧をスキャン信号が供給される度にデータラインD1ないしDmに供給する。
【0008】
画素P[i、j]それぞれは、スキャンラインG1ないしGnにスキャン信号が供給されるとき、データラインD1ないしDmからのデータ電圧が供給されて、そのデータ電圧に相応する光を発生させる。
【0009】
このために、各画素P[i、j]は、電源電圧供給ラインS1ないしSmに正極が接続されたOLED、及びOLEDを駆動するためにOLEDの負極に接続されると共に、スキャンラインG1ないしGn及びデータラインD1ないしDmと接続され、低電位の電源電圧VSSが供給されるOLED駆動回路15を備える。
【0010】
OLED駆動回路15は、スキャンラインG1ないしGnからのスキャン信号に応答して、データラインD1ないしDmからのデータ電圧を第1ノードN1に供給する第1トランジスタT1、第1ノードN1の電圧に応答して、OLEDに流れる電流量を制御する第2トランジスタT2、及び第1ノードN1上の電圧が充電されるストレージキャパシタCsを備える。
【0011】
OLED駆動回路15の駆動波形は、図2の通りである。図2において、“1F”は1フレーム期間、“1H”は1水平期間、“Vg_i”は第iスキャンラインGiから供給されるゲート電圧、“Psc”はスキャン信号、“Vd_j”は第jデータラインDjから供給されるデータ電圧、“VN1”は第1ノードN1の電圧、“IOLED”はOLEDを通じて流れる電流を表す。
【0012】
図1及び図2に示すように、第1トランジスタT1は、スキャンラインG1ないしGnを通じてスキャン信号が供給されれば、ターンオンされてデータラインD1ないしDmから供給されたデータ電圧Vdを第1ノードN1に供給する。第1ノードN1に供給されたデータ電圧Vdは、ストレージキャパシタCsに充電されると共に、第2トランジスタT2のゲート端子に供給される。このように供給されるデータ電圧Vdにより第2トランジスタT2がターンオンされれば、OLEDを通じて電流が流れる。このとき、OLEDを通じて流れる電流は、高電位の電源電圧VDDにより発生し、電流量は、第2トランジスタT2に印加されるデータ電圧Vdの大きさに比例する。そして、第1トランジスタT1がターンオフされても、第2トランジスタT2は、ストレージキャパシタCsの電圧によりターンオン状態を維持して、次のフレーム期間でデータ電圧Vdが供給されるまでOLEDで流れる電流量を制御する。
【発明の開示】
【発明が解決しようとする課題】
【0013】
図1及び図2のような従来のOLED表示装置は、次のような問題点がある。
【0014】
第1に、OLEDを駆動する第2トランジスタT2のゲート電極には、ポジティブのデータ電圧Vdが長時間印加される。このように、ポジティブ(正)のデータ電圧Vdにより、第2トランジスタT2には、経時的に図3に示すようにゲートバイアスストレスが累積され、このような累積ゲートバイアスストレスにより、第2トランジスタT2のしきい電圧Vthがシフトされる。このような第2トランジスタT2の特性劣化により、従来のOLED表示装置は、経時的に駆動が不安定になり、信頼性が低下する。図4Bは、トランジスタのゲート電極にネガティブ電圧(負電圧)が反復的に長時間印加されるときに現れるネガティブ(負)のゲートバイアスストレスによるトランジスタの特性変化を表し、図4A及び図4Bで矢印は、トランジスタのしきい電圧Vthの移動を表す。
【0015】
第2に、従来のOLED表示装置は、スキャン駆動回路12内で出力を制御する制御ノードに残留する電荷により、ゲートラインに所望しない電圧が印加されてスキャン動作の信頼性が低下する。特に、スキャン駆動回路12のシフトレジスタの出力を向上させるためのQノードが非スキャン期間に残留電荷により充電されれば、ゲートラインに所望しない電圧が表れ、これにより、トランジスタT1、T2で漏れ電流が発生するだけでなく、スキャン動作の信頼性が低下する。
【0016】
第3に、従来のOLED表示装置は、スキャン駆動回路12などの駆動回路に対するコストが高く、スキャン駆動回路12を画素アレイが形成された基板上に付着する工程などが必要であるので、製造コストが高い。
【課題を解決するための手段】
【0017】
本発明の目的は、OLEDを駆動するための素子の特性変化を防止し、その素子の信頼性を確保したOLED表示装置を提供するところにある。
【0018】
本発明の他の目的は、スキャン駆動回路内の制御ノード及びスキャンラインの残留電荷を周期的に放電して、OLEDの駆動において信頼性を確保したOLED表示装置を提供するところにある。
【0019】
本発明のさらに他の目的は、回路コスト及び製造工程を減らすOLED表示装置を提供するところにある。
【0020】
前記目的を達成するために、本発明の実施形態によるOLED表示装置は、互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給され、前記データラインに平行に配置される複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数のOLED、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記OLEDを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数のOLED駆動回路を備えた画素アレイと、前記スキャンラインに前記スキャン信号を供給するスキャン駆動回路と、前記OLED駆動回路を初期化するためのリセット信号を前記リセットラインに供給するリセット駆動回路と、前記データラインに前記データをそれぞれ供給するデータ駆動回路と、を備え、前記スキャン駆動回路及び前記リセット駆動回路は、前記画素アレイが形成される基板上に形成されることを特徴とする。
【0021】
前記スキャン駆動回路と前記リセット駆動回路との間に、前記画素アレイが配置される。
【0022】
前記OLED駆動回路は、前記スキャン信号に応答して、前記データを第1ノードに供給するスイッチングトランジスタと、前記第1ノードの電圧により前記OLEDに流れる電流を制御する駆動トランジスタと、前記リセット信号に応答して、前記第1ノードを放電させるリセットトランジスタと、を備える。
【0023】
前記リセット信号は、前記スキャン信号より遅延される。
【0024】
前記リセット信号は、前記スキャン信号からほぼ1/2フレーム期間後に発生する。
【0025】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタである。
【0026】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタである。
【0027】
本発明の他の実施形態によるOLED表示装置は、前記画素アレイと、第1Qノードの電圧に応答して、前記スキャン信号を前記スキャンラインに供給する第1プルアップトランジスタ、及び第1QBノードの電圧に応答して、前記スキャンラインを放電させる第1プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記スキャン信号を前記スキャンラインに供給するスキャン駆動回路と、第2Qノードの電圧に応答して、前記リセット信号を前記リセットラインに供給する第1プルアップトランジスタ、及び第2QBノードの電圧に応答して、前記リセットラインを放電させる第2プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記リセット信号を前記リセットラインに供給するリセット駆動回路と、前記リセット信号に応答して、前記スキャン駆動回路の第1Qノードを放電させる第1トランジスタと、前記スキャン信号に応答して、前記リセット駆動回路の第2Qノードを放電させる第2トランジスタと、を備える。
【0028】
前記スキャン駆動回路のステージは、スタート信号及び第n−2(nは自然数)スキャン信号のうちいずれか一つに応答して、第n−1スキャン信号を出力する第n−1ステージと、前記第n−1スキャン信号に応答して、第nスキャン信号を出力する第nステージと、を備える。
【0029】
前記第n−1ステージは、前記第nスキャン信号に応答して、前記第1Qノードを放電させ、前記第1QBノードを充電させる。
【0030】
前記リセット駆動回路のステージは、スタート信号及び第n−2(nは自然数)リセット信号のうちいずれか一つに応答して、第n−1リセット信号を出力する第n−1ステージと、前記第n−1リセット信号に応答して、第nリセット信号を出力する第nステージと、を備える。
【0031】
前記第n−1ステージは、前記第nリセット信号に応答して、前記第2Qノードを放電させ、前記第2QBノードを充電させる。
【0032】
前記第1トランジスタは、前記第1Qノードに接続されたソース電極、前記リセットラインに接続されたゲート電極及び低電位の電源電圧源に接続されたドレイン電極を有する。
【0033】
前記第2トランジスタは、前記第2Qノードに接続されたソース電極、前記スキャンラインに接続されたゲート電極及び前記低電位の電源電圧源に接続されたドレイン電極を有する。
【0034】
複数のリセットラインは、互いに接続されて前記リセット信号が同時に供給され、前記接続されたリセットラインは、複数の前記第1トランジスタそれぞれに形成されたゲート端子に共通に接続され、前記スキャンラインは、前記第2トランジスタのゲート端子に1:1に接続される。
【0035】
前記リセット駆動回路のステージの個数は、前記スキャン駆動回路のステージより少ない。
【0036】
本発明のさらに他の実施形態によるOLED表示装置は、前記画素アレイと、前記スキャン駆動回路と、前記リセット駆動回路と、前記リセット信号に応答して、前記スキャンラインを放電させる第1トランジスタと、前記スキャン信号に応答して、前記リセットラインを放電させる第2トランジスタと、を備える。
【発明の効果】
【0037】
本発明によるOLED表示装置は、OLED駆動素子、特にトランジスタの劣化による特性変化を防止して、OLED駆動回路の動作信頼性を確保できると共に、スキャン駆動回路及びリセット駆動回路をOLEDパネルに内蔵することによって、薄膜化及びコスト低減に有利である。また、本発明によるOLED表示装置は、相異なる駆動回路の出力を利用して、スキャン駆動回路及びリセット駆動回路のQノード、スキャンライン及びリセットラインをもう一度放電させることによって、駆動中に発生する部分的充電による回路の信頼性の低下問題を解決できる。
【発明を実施するための最良の形態】
【0038】
前記目的以外に本発明の他の目的及び特徴は、添付した図面を参照した実施形態についての説明を通じて明白に表れる。
【0039】
以下、図5ないし図17を参照して、本発明の望ましい実施形態について説明する。
【0040】
図5に示すように、本発明の実施形態によるOLED表示装置は、n個のスキャンラインG1ないしGnとm個のデータラインD1ないしDmとの交差で定義された画素領域に、n×mマトリックス形態に配列されたn×m個の画素P[i、j]、データラインD1ないしDmと並べて配列されて、高電位の電源電圧VDDを各画素P[i、j]に供給するm個の電源電圧供給ラインS1ないしSm、スキャンラインG1ないしGnと並べて配列されて、リセット信号を各画素P[i、j]に供給するリセットラインR1ないしRn、スキャンラインG1ないしGnを駆動するスキャン駆動回路102、リセットラインR1ないしRnを駆動するリセット駆動回路106、及びデータラインD1ないしDmを駆動するデータ駆動回路101を備える。
【0041】
データラインD1ないしDm、スキャンラインG1ないしGn、電源電圧供給ラインS1ないしSm及び画素P[i、j]を含んだ画素アレイが形成される基板上に、前記画素アレイと共に、前記スキャン駆動回路102及び前記リセット駆動回路106が形成される。
【0042】
スキャン駆動回路102は、1水平周期ごとにスキャン信号を順次にシフトさせて出力するシフトレジスタを備えて、スキャンラインG1ないしGnにスキャン信号を順次に供給する。
【0043】
リセット駆動回路106は、リセット信号をシフトさせて出力するシフトレジスタを備えて、前記リセット信号をリセットラインR1ないしRnに順次に供給する。このリセット駆動回路106は、画素アレイ領域108を挟んでスキャン駆動回路102の反対側に形成される。
【0044】
このスキャン駆動回路102及びリセット駆動回路106は、画素アレイと共に同じ基板上に形成できるように、画素アレイのTFTと同様に、非晶質のシリコン(a−Si)を利用した複数のトランジスタを備える。一方、画素アレイのTFTがポリシリコンで形成される場合には、スキャン駆動回路102及びリセット駆動回路106のTFTも、ポリシリコンで形成される。
【0045】
このように、OLEDパネル103に内蔵型に形成されるスキャン駆動回路102及びリセット駆動回路106は、画素アレイと共に形成されるので、回路コストが最小化され、回路を形成する工程や、または画素アレイ基板上に付着する工程などが不要である。
【0046】
データ駆動回路101は、外部から入力されたデジタルデータをアナログデータに変換する。そして、データ駆動回路101は、アナログデータをスキャン信号が供給される度にデータラインD1ないしDmに供給する。
【0047】
画素P[i、j]それぞれは、スキャンラインG1ないしGnにスキャン信号が供給されるとき、データラインD1ないしDmからのデータ電圧を供給されて、そのデータ電圧に相応する光を発生させ、このような画素P[i、j]を含んだ画素領域108により画像が表示される。
【0048】
このために、各画素P[i、j]は、電源電圧供給ラインS1ないしSmに正極が接続されたOLED、及びOLEDを駆動するためにOLEDの負極に接続されると共に、スキャンラインG1ないしGn、データラインD1ないしDm及びリセットラインR1ないしRnと接続され、低電位の電源電圧VSSが供給されるOLED駆動回路105を備える。
【0049】
OLED駆動回路105は、スキャンラインG1ないしGnからのスキャン信号に応答して、データラインD1ないしDmからのデータ電圧を第1ノードN1に供給する第1トランジスタT1、第1ノードN1上の電圧に応答して、OLEDに流れる電流量を制御する第2トランジスタT2、及びリセットラインR1ないしRnからのリセット信号に応答して、第1ノードN1を放電させる第3トランジスタT3を備える。このような第1ないし第3トランジスタT1ないしT3は、非晶質のシリコンで形成される。
【0050】
このOLED駆動回路105の駆動波形は、図6に示した通りである。図6において、“1F”は1フレーム期間、“1H”は1水平期間、“Vg_i”は第iスキャンラインGiから供給されるゲート電圧、“Psc”はスキャン信号、“Vd_j”は第jデータラインDjから供給されるデータ電圧、“Vr_i”は第iリセットラインRiから供給されるリセット電圧、“Prs”はリセット信号、“VN1”は第1ノードN1上の電圧、“IOLED”はOLEDを通じて流れる電流を表す。
【0051】
OLED駆動回路105において、第1トランジスタT1は、第iスキャンラインGiを通じてスキャン信号が供給されれば、ターンオンされて第jデータラインDjから供給されたデータ電圧Vd_jを第1ノードN1に供給する。第1ノードN1に供給されたデータ電圧Vd_jは、第2トランジスタT2のゲート端子に供給される。このように供給されるデータ電圧Vd_jにより第2トランジスタT2がターンオンされれば、OLEDを通じて電流が流れる。このとき、OLEDを通じて流れる電流は、高電位の電源電圧VDDにより発生し、その電流量は、第2トランジスタT2のゲート電極に印加されるデータ電圧Vd_jの大きさに比例する。そして、第1トランジスタT1がターンオフされても、第1ノードN1上にフローティングされたデータ電圧により、第2トランジスタT2はターンオン状態を維持し、第iリセットラインRiから供給されるリセット信号Prsにより、第3トランジスタT3がターンオンされて第1ノードN1が放電されるまで、第2トランジスタT2はターンオン状態を維持する。このとき、第iリセットラインRiからのリセット信号Prsは、フレーム期間ごとにスキャン信号Pscに1/2フレーム期間ほど遅延されて供給される。
【0052】
このように、スキャン信号Pscと1/2フレーム期間の間隔を有して発生するリセット信号Prsにより、第3トランジスタT3を通じた第1ノードN1の電圧が放電されることによって、第2トランジスタT2は、1/2フレーム期間の駆動期間及び1/2フレーム期間の回復期間を有する。すなわち、図7に示すように、1/2フレーム期間の駆動期間に第2トランジスタT2に累積されて増加するゲートバイアスストレスは、回復期間の1/2フレーム期間に減少する。
【0053】
すなわち、前半期の1/2フレーム期間に第2トランジスタT2のストレスが後半期の1/2フレーム期間に回復されるので、第2トランジスタT2、すなわちOLED駆動素子の劣化による特性変化を防止して、OLED駆動回路の動作についての信頼性を向上させる。
【0054】
一方、実施形態では、スキャン信号Pscとリセット信号Prsとの時間差を1/2フレーム期間と説明したが、このような時間差は、パネル特性及びTFT特性などによって調節可能である。
【0055】
図8は、前記のようなスキャン信号Psc及びリセット信号Prsを供給するためのスキャン駆動回路102及びリセット駆動回路106の構成を簡略に示した図面である。
【0056】
図8に示すように、スキャン駆動回路102は、従属的に接続されたn個のステージで構成されるシフトレジスタを備える。前記シフトレジスタにおいて、第1ステージには、第1スタート信号Vst1が入力され、第2ないし第nステージには、スタート信号として以前の端出力信号が順次に入力される。また、各ステージは、同じ回路構成を有し、クロック信号CLKsに応答して、スタート信号Vst1または以前の端出力信号をシフトさせることによって、ほぼ1水平期間のパルス幅を有するスキャン信号を発生させる。このように発生するスキャン信号は、スキャンラインG1ないしGnに順次に供給される。
【0057】
リセット駆動回路106は、スキャン駆動回路102と実質的に同じ回路構成を有するシフトレジスタを備え、第1スタート信号Vst1よりほぼ1/2フレーム期間ほど遅延されたタイミングに発生する第2スタート信号Vst2により、スキャン信号より遅延されたリセット信号をリセットラインR1ないしRnに順次に供給する。このように、第1スタート信号Vst1と第2スタート信号Vst2との時間差により、前述したスキャン信号とリセット信号との間に時間差が存在する。すなわち、OLED駆動素子の動作期間及び回復期間は、スタート信号Vst1、Vst2の調節により調節可能である。
【0058】
図8では、スキャン駆動回路102及びリセット駆動回路106に印加されるクロック信号CLKsを二つの2相クロックと例示しているが、このようなクロック信号は、公知の3相クロック、4相クロックまたはそれ以上のクロックCLKsでも可能である。また、スキャン駆動回路102及びリセット駆動回路106は、同じクロック信号で駆動され、また、相異なるクロック信号に応答して動作することもできる。
【0059】
図5では、各画素P[i、j]のOLED駆動回路105がOLEDの負極に接続された実施形態を示すが、図9のように、OLED駆動回路107がOLEDの正極に接続される構造も可能である。
【0060】
図10は、図5または図9に示したスキャン駆動回路及びリセット駆動回路の第2実施形態を詳細に示すブロック図である。
【0061】
図10に示すように、スキャン駆動回路102及びリセット駆動回路106は、それぞれ従属的に接続されたn個のステージ(第1ないし第nステージ)を備える。
【0062】
スキャン駆動回路102において、第1ステージには、第1スタート信号Vst1が入力され、第2ないし第nステージには、スタート信号として以前の端スキャン信号Vg_i−1が入力される。そして、第1ないし第n−1ステージには、次の端スキャン信号Vg_i+1がステージリセット信号として入力され、第nステージには、ダミーステージ(図示せず)からステージリセット信号が入力される。また、各ステージは、実質的に同じ回路構成を有し、4個のクロック信号C1ないしC4のうちいずれか一つのクロック信号に応答して、第1スタート信号Vst1または以前の端スキャン信号Vg_iをシフトさせることによって、1水平期間のパルス幅を有するスキャン信号を発生させる。
【0063】
第2スタート信号Vst2は、第1スタート信号Vst1より遅く発生する。したがって、リセット信号は、スキャンラインG1ないしGnに供給されるスキャン信号より所定期間ほど遅延されて供給される。
【0064】
図11は、図10に示したスキャン駆動回路及びリセット駆動回路の第1実施形態を詳細に示す回路図である。
【0065】
図11に示すように、スキャン駆動回路102は、リセットラインR1ないしRnからのリセット信号Vr_1ないしVr_nに応答して、ステージ201ないし20nのQノードを放電させる第1トランジスタT1を備え、リセット駆動回路106は、スキャンラインG1ないしGnからのスキャン信号Vgに応答して、ステージ601ないし60nのQノードを放電させる第2トランジスタT2を備える。
【0066】
スキャン駆動回路102において、第1ステージ201のセット端子Sにスタート信号Vst1が入力されれば、そのステージ201でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態で、ハイ論理電圧を有する第1クロック信号C1が第1ステージ201に入力されるとき、プルアップトランジスタT−upを通じて第1スキャン信号Vg_1が第1スキャンラインG1に供給される。これと共に、第1スキャン信号Vg_1は、第2ステージ202のセット端子Sに供給されて第2ステージ202のQノードを充電し、第2ステージ202のQBノードを放電させる。また、第1スキャン信号Vg_1は、リセット駆動回路106の第2トランジスタT2のゲート端子に印加される。したがって、第2トランジスタT2は、第1スキャン信号Vg_1によりターンオンされて、リセット駆動回路106で第1ステージ601のQノードを強制的に放電させる。
【0067】
次いで、第2クロック信号C2により第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、ステージリセット信号として第1ステージ201のリセット端子Rに供給される。この第2スキャン信号Vg_2は、第1ステージ201のQノードを放電させ、QBノードを充電させる。したがって、第2スキャン信号Vg_2が発生するとき、第1スキャンラインG1は、プルダウントランジスタT_dnを通じて放電される。また、第2スキャン信号Vg_2は、リセット駆動回路106に含まれた第2ステージ602の第2トランジスタT2のゲート端子に印加される。したがって、第2トランジスタT2は、第2スキャン信号Vg_2によりターンオンされて、リセット駆動回路106で第2ステージ602のQノードを放電させる。
【0068】
同様に、第3ステージ203から出力される第3スキャン信号Vg_3は、第3スキャンラインG3に供給されると共に、ステージリセット信号として第2ステージ202を初期化する。このような動作により、スキャン駆動回路102は、スキャンラインG1ないしGnにスキャン信号を順次に供給し、リセット駆動回路106のQノードを放電させる。
【0069】
リセット駆動回路106のリセット動作も、前述したスキャン駆動回路102と実質的に同一になされる。
【0070】
リセット駆動回路106の第1ステージ601のスタート信号Vst2がセット端子Sに入力されれば、そのステージ601でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態でハイ論理電圧を有する第1クロック信号C1は、プルアップトランジスタT−upを通じて第1リセット信号Vr_1として第1リセットラインR1に供給される。これと共に、第1リセット信号Vr_1は、第2ステージ602のセット端子Sに供給されて第2ステージ602のQノードを充電し、第2ステージ602のQBノードを放電させる。また、第1リセット信号Vr_1は、第1トランジスタT1のゲート端子に印加される。したがって、第1トランジスタT1は、第1リセット信号Vr_1によりターンオンされて、スキャン駆動回路102で第1ステージ201のQノードを放電させる。
【0071】
次いで、第2クロック信号C2により第2ステージ602で発生する第2リセット信号Vr_2は、第2リセットラインR2に供給されると共に、ステージリセット信号として第1ステージ601のリセット端子Rに供給される。この第2リセット信号Vr_2は、第1ステージ601のQノードを放電させ、QBノードを充電させる。したがって、第2リセット信号Vr_2が発生するとき、第1リセットラインR1は、プルダウントランジスタT_dnを通じて放電される。また、第2リセット信号Vr_2は、スキャン駆動回路102に含まれた第2ステージ202の第1トランジスタT1のゲート端子に印加される。したがって、第1トランジスタT1は、第2リセット信号Vr_2によりターンオンされて、スキャン駆動回路102で第2ステージ202のQノードを強制的に放電させる。
【0072】
同様に、第3ステージ203から出力される第3リセット信号Vr_3は、第3リセットラインR3に供給されると共に、ステージリセット信号として第2ステージ602を初期化する。このような動作により、リセット駆動回路106は、リセットラインR1ないしRnにリセット信号を順次に供給し、スキャン駆動回路102のQノードを放電させる。
【0073】
このように、スキャン駆動回路102及びリセット駆動回路106は、他のステージの出力によりQノードを強制的に放電させることによって、Qノードの異常充電によりOLEDの誤動作を防止し、動作の信頼性を向上させる。
【0074】
図12は、図10に示したスキャン駆動回路及びリセット駆動回路の第2実施形態を詳細に示す回路図である。
【0075】
図12に示すように、スキャン駆動回路102は、リセットラインR1ないしRnからのリセット信号Vr_1ないしVr_nに応答して、スキャンラインG1ないしGnを放電させる第3トランジスタT3を備え、リセット駆動回路106は、スキャンラインG1ないしGnからのスキャン信号Vg_1ないしVg_nに応答して、リセットラインR1ないしRnを放電させる第4トランジスタT4を備える。
【0076】
第3トランジスタT3のソース端子は、スキャンラインG1ないしGnに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第3トランジスタT3のゲート端子は、リセットラインR1ないしRnに接続される。
【0077】
第4トランジスタT4のソース端子は、リセットラインR1ないしRnに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第4トランジスタT4のゲート端子は、スキャンラインG1ないしGnに接続される。
【0078】
スキャン駆動回路102の第1ステージ201にスタート信号Vst1が入力されれば、第1ステージ201でQノードが充電され、QBノードが放電される。第1ステージ201のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1スキャン信号Vg_1は、第1スキャンラインG1に供給されると共に、スタート信号として第2ステージ202のセット端子Sに供給されて、第2ステージ202のQノードを充電させ、QBノードを放電させる。また、第1スキャン信号Vg_1は、第1リセットラインR1に接続された第4トランジスタT4のゲート端子に印加されて、第1リセットラインR1を放電させる。
【0079】
第2クロック信号C2によりスキャン駆動回路102の第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、第1ステージ201のリセット端子Rに供給されて、第1ステージ201のQノードを放電させ、第1ステージ201のQBノードを充電させる。したがって、第2スキャン信号Vg_2が発生すれば、第1ステージ201のプルダウントランジスタT_dnがターンオンされて、第1スキャンラインG1が低電位の電源電圧VSSまで放電されると共に、第2ステージ202のプルアップトランジスタT_upがターンオンされて、第2スキャンラインG2が第2クロック信号C2の電圧まで充電される。また、第2スキャン信号Vg_2は、第2リセットラインR2に接続された第4トランジスタT4のゲート端子に印加されて、第2リセットラインR2を放電させる。
【0080】
このような動作により、スキャン駆動回路102は、スキャンラインG1ないしGnにスキャン信号Vg_1ないしVg_nを順次に供給すると共に、以前の端ステージを初期化させ、また、リセットラインR1ないしRnを順次に放電させる。
【0081】
リセット駆動回路106の第1ステージにスタート信号Vst2が入力されれば、第1ステージ601でQノードが充電され、QBノードが放電される。第1ステージ601のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1リセット信号Vr_1は、第1リセットラインR1に供給されると共に、スタート信号として第2ステージ602のセット端子Sに供給されて、第2ステージ602のQノードを充電させ、QBノードを放電させる。また、第1リセット信号Vr_1は、第1スキャンラインG1に接続された第2トランジスタT2のゲート端子に印加されて、第1スキャンラインG1を放電させる。
【0082】
第2クロック信号C2によりリセット駆動回路106の第2ステージ602で発生する第2リセット信号Vr_2は、第2リセットラインR2に供給されると共に、第1ステージ601のリセット端子Rに供給されて、第1ステージ601のQノードを放電させ、第1ステージ601のQBノードを充電させる。したがって、第2リセット信号Vr_2が発生すれば、第1ステージ601のプルダウントランジスタT_dnがターンオンされて、第1リセットラインR1が低電位の電源電圧VSSまで放電されると共に、第2ステージ602のプルアップトランジスタT_upがターンオンされて、第2リセットラインR2が第2クロック信号C2の電圧まで充電される。また、第2リセット信号Vr_2は、第2スキャンラインG2に接続された第3トランジスタT3のゲート端子に印加されて、第2スキャンラインG2を放電させる。
【0083】
このような動作により、リセット駆動回路106は、リセットラインR1ないしRnにスキャン信号Vr_1ないしVr_nを順次に供給すると共に、以前の端ステージを初期化させ、また、スキャンラインG1ないしGnを順次に放電させる。
【0084】
図13は、図10に示したスキャン駆動回路及びリセット駆動回路の第3実施形態を詳細に示す回路図である。
【0085】
図13に示すように、スキャン駆動回路102は、リセットラインR1ないしRnからのリセット信号Vr_1ないしVr_nに応答して、ステージ201ないし20nのQノードを放電させる第1トランジスタT1、及びリセット信号Vr_1ないしVr_nに応答して、スキャンラインG1ないしGnを放電させる第3トランジスタT3を備える。
【0086】
そして、リセット駆動回路106は、スキャンラインG1ないしGnからのスキャン信号Vgに応答して、ステージ601ないし60nのQノードを放電させる第2トランジスタT2、及びスキャンラインG1ないしGnからのスキャン信号Vg_1ないしVg_nに応答して、リセットラインR1ないしRnを放電させる第4トランジスタT4を備える。
【0087】
第1トランジスタT1のソース端子は、スキャン駆動回路102に含まれたステージ201ないし20nのQノードに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第1トランジスタT3のゲート端子は、リセットラインR1ないしRnに接続される。
【0088】
第2トランジスタT2のソース端子は、リセット駆動回路106に含まれたステージ601ないし60nのQノードに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第2トランジスタT2のゲート端子は、リセットラインR1ないしRnに接続される。
【0089】
第3トランジスタT3のソース端子は、スキャンラインG1ないしGnに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第3トランジスタT3のゲート端子は、リセットラインR1ないしRnに接続される。
【0090】
第4トランジスタT4のソース端子は、リセットラインR1ないしRnに接続され、ドレイン端子は、低電位の電源電圧源VSSに接続される。そして、第4トランジスタT4のゲート端子は、スキャンラインG1ないしGnに接続される。
【0091】
図13に示したスキャン駆動回路102及びリセット駆動回路106は、図11及び図12に示したスキャン駆動回路102及びリセット駆動回路106の回路構成を組み合わせた実施形態である。
【0092】
スキャン駆動回路102の第1ステージ201にスタート信号Vst1が入力されれば、第1ステージ201でQノードが充電され、QBノードが放電される。第1ステージ201のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1スキャン信号Vg_1は、第1スキャンラインG1に供給されると共に、スタート信号として第2ステージ202のセット端子Sに供給されて、第2ステージ202のQノードを充電させ、QBノードを放電させる。また、第1スキャン信号Vg_1は、リセット駆動回路106の第1ステージ601に接続された第2及び第4トランジスタT2、T4をターンオンさせて、第1ステージ601のQノードを放電させ、第1リセットラインR1を放電させる。
【0093】
第2クロック信号C2によりスキャン駆動回路102の第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、第1ステージ201のリセット端子Rに供給されて、第1ステージ201のQノードを放電させ、第1ステージ201のQBノードを充電させる。したがって、第2スキャン信号Vg_2が発生すれば、第1ステージ201のプルダウントランジスタT_dnがターンオンされて、第1スキャンラインG1が低電位の電源電圧VSSまで放電されると共に、第2ステージ202のプルアップトランジスタT_upがターンオンされて、第2スキャンラインG2が第2クロック信号C2の電圧まで充電される。また、第2スキャン信号Vg_2は、リセット駆動回路106の第2ステージ602に接続された第2及び第4トランジスタT2、T4をターンオンさせて、第2ステージ602のQノードを放電させ、第2リセットラインR2を放電させる。
【0094】
このような動作により、スキャン駆動回路102は、スキャンラインG1ないしGnにスキャン信号Vg_1ないしVg_nを順次に供給すると共に、以前の端ステージを初期化させ、また、リセット駆動回路106のステージ601ないし60nでQノードを順次に放電させると共に、リセットラインR1ないしRnを順次に放電させる。
【0095】
リセット駆動回路106の第1ステージ601にスタート信号Vst1が入力されれば、第1ステージ601でQノードが充電され、QBノードが放電される。第1ステージ601のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1リセット信号Vr_1は、第1リセットラインR1に供給されると共に、スタート信号として第2ステージ602のセット端子Sに供給されて、第2ステージ602のQノードを充電させ、QBノードを放電させる。また、第1リセット信号Vr_1は、スキャン駆動回路102の第1ステージ201に接続された第1及び第3トランジスタT1、T3をターンオンさせて、第1ステージ201のQノードを放電させ、第1スキャンラインG1を放電させる。
【0096】
第2クロック信号C2によりリセット駆動回路106の第2ステージ602で発生する第2リセット信号Vr_2は、第2リセットラインR2に供給されると共に、第1ステージ601のリセット端子Rに供給されて、第1ステージ601のQノードを放電させ、第1ステージ601のQBノードを充電させる。したがって、第2リセット信号Vr_2が発生すれば、第1ステージ601のプルダウントランジスタT_dnがターンオンされて、第1リセットラインR1が低電位の電源電圧VSSまで放電されると共に、第2ステージ602のプルアップトランジスタT_upがターンオンされて、第2リセットラインR2が第2クロック信号C2の電圧まで充電される。また、第2リセット信号Vr_2は、スキャン駆動回路102の第2ステージ202に接続された第1及び第3トランジスタT1、T3をターンオンさせて、第1ステージ201のQノードを放電させ、第2スキャンラインG2を放電させる。
【0097】
このような動作により、リセット駆動回路106は、リセットラインR1ないしRnにリセット信号Vr_1ないしVr_nを順次に供給すると共に、以前の端ステージを初期化させ、また、スキャン駆動回路102のステージ201ないし20nでQノードを順次に放電させると共に、スキャンラインG1ないしGnを順次に放電させる。
【0098】
図14は、図5または図9に示したスキャン駆動回路及びリセット駆動回路の第3実施形態を詳細に示すブロック図である。
【0099】
図14に示すように、リセット駆動回路306は、それぞれ隣り合う二つのリセットラインR1ないしRnにリセット信号を同時に供給し、そのリセット信号を順次にシフトさせるn/2個のステージを備える。
【0100】
この実施形態のスキャン駆動回路302は、スキャンラインG1ないしGnのスキャン信号を順次に供給するn個のステージを備える。
【0101】
前記スキャン駆動回路302及びリセット駆動回路306それぞれは、図15ないし図17のように具現される。
【0102】
図15に示すように、スキャン駆動回路302は、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+1(kは、0以上の自然数)ステージ201、205、・・・、20n−3のQノードを放電させる第11トランジスタT11、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+2ステージ202、206、・・・、20n−2のQノードを放電させる第13トランジスタT13、偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+3ステージ203、207、・・・、20n−1のQノードを放電させる第14トランジスタT14、及び偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+4ステージ204、208、・・・、20nのQノードを放電させる第15トランジスタT15を備える。
【0103】
リセット駆動回路306は、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、奇数ステージ601、603、・・・、60n/2−1のQノードを放電させる第12トランジスタT12、及び奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、偶数ステージ602、604、・・・、60n/2のQノードを放電させる第15トランジスタT15を備える。
【0104】
スキャン駆動回路302で第1ステージ201のセット端子Sにスタート信号Vst1が入力されれば、そのステージ201でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態で、ハイ論理電圧を有する第1クロック信号C1が第1ステージ201に入力されるとき、プルアップトランジスタT−upを通じて第1スキャン信号Vg_1が第1スキャンラインG1に供給される。これと共に、第1スキャン信号Vg_1は、第2ステージ202のセット端子Sに供給されて、第2ステージ202のQノードを充電し、第2ステージ202のQBノードを放電させる。また、第1スキャン信号Vg_1は、リセット駆動回路306の第12トランジスタT12のゲート端子に印加される。したがって、第12トランジスタT12は、第1スキャン信号Vg_1によりターンオンされて、リセット駆動回路306で第1ステージ601のQノードを強制的に放電させる。
【0105】
次いで、第2クロック信号C2により第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、ステージリセット信号として第1ステージ201のリセット端子Rに供給される。この第2スキャン信号Vg_2は、第1ステージ201のQノードを放電させ、QBノードを充電させる。したがって、第2スキャン信号Vg_2が発生するとき、第1スキャンラインG1は、プルダウントランジスタT_dnを通じて放電される。
【0106】
第3ステージ203から出力される第3スキャン信号Vg_3は、第3スキャンラインG3に供給されると共に、ステージリセット信号として第2ステージ202を初期化し、第15トランジスタT15をターンオンさせて、リセット駆動回路306の第2ステージ602に形成されたQノードを放電させる。このような動作により、スキャン駆動回路302は、スキャンラインG1ないしGnにスキャン信号を順次に供給し、リセット駆動回路306のQノードを放電させる。
【0107】
リセット駆動回路306の第1ステージ601のスタート信号Vst2がセット端子Sに入力されれば、そのステージ601でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態でハイ論理電圧を有する第1クロック信号C1は、プルアップトランジスタT−upを通じて第1リセット信号Vr_1として第1及び第2リセットラインR1、R2に同時に供給される。これと共に、第1リセット信号Vr_1は、第2ステージ602のセット端子Sに供給されて、第2ステージ602のQノードを充電し、第2ステージ602のQBノードを放電させる。また、第1リセット信号Vr_1は、スキャン駆動回路302の第11及び第13トランジスタT11、T13のゲート端子に印加される。したがって、第11及び第13トランジスタT11、T13は、第1リセット信号Vr_1によりターンオンされて、スキャン駆動回路302で第1及び第2ステージ201、202のQノードを放電させる。
【0108】
次いで、第3クロック信号C3により第2ステージ602で発生する第2リセット信号Vr_2は、第3及び第4リセットラインR3、R4に同時に供給されると共に、ステージリセット信号として第1ステージ601のリセット端子Rに供給される。この第2リセット信号Vr_2は、第1ステージ601のQノードを放電させ、QBノードを充電させる。したがって、第2リセット信号Vr_2が発生するとき、第1リセットラインR1は、プルダウントランジスタT_dnを通じて放電される。また、第2リセット信号Vr_2は、第14及び第15トランジスタT14、T15のゲート端子に印加される。したがって、第14及び第15トランジスタT14、T15は、第2リセット信号Vg_2によりターンオンされて、スキャン駆動回路302で第3及び第4ステージ203、204のQノードを強制的に放電させる。
【0109】
このような動作により、リセット駆動回路306は、リセットラインR1ないしRn/2にリセット信号を順次に供給し、スキャン駆動回路302のQノードを順次に放電させる。
【0110】
図16に示すように、スキャン駆動回路302は、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+1スキャンラインG1、G5、・・・、Gn−3を放電させる第17トランジスタT17、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+2スキャンラインG2、G6、・・・、Gn−2を放電させる第18トランジスタT18、偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+3スキャンラインG3、G7、・・・、Gn−1を放電させる第19トランジスタT19、及び偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+4スキャンラインG4、G8、・・・、Gnを放電させる第20トランジスタT20を備える。
【0111】
リセット駆動回路306は、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、奇数ステージ601、603、・・・、60n/2−1のQノードを放電させる第12トランジスタT12、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、第4k+1及び第4k+2リセットラインR1、R2、・・・、Rn−3、Rn−2を放電させる第21トランジスタT21、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、偶数ステージ602、604、・・・、60n/2のQノードを放電させる第15トランジスタT15、及び奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、第4k+3及び第4kリセットラインR3、R4、・・・、Rn−1、Rnを放電させる第22トランジスタT22を備える。
【0112】
スキャン駆動回路302の第1ステージ201にスタート信号Vst1が入力されれば、第1ステージ201でQノードが充電され、QBノードが放電される。第1ステージ201のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1スキャン信号Vg_1は、第1スキャンラインG1に供給されると共に、スタート信号として第2ステージ202のセット端子Sに供給されて、第2ステージ202のQノードを充電させ、QBノードを放電させる。また、第1スキャン信号Vg_1は、第12及び第21トランジスタT12、T21のゲート端子に印加されて、リセット駆動回路306で第1ステージ601のQノードを放電させると共に、第1及び第2リセットラインR1、R2を放電させる。
【0113】
第2クロック信号C2によりスキャン駆動回路302の第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、第1ステージ201のリセット端子Rに供給されて、第1ステージ201のQノードを放電させ、第1ステージ201のQBノードを充電させる。したがって、第2スキャン信号Vg_2が発生すれば、第1ステージ201のプルダウントランジスタT_dnがターンオンされて、第1スキャンラインG1が低電位の電源電圧VSSまで放電されると共に、第2ステージ202のプルアップトランジスタT_upがターンオンされて、第2スキャンラインG2が第2クロック信号C2の電圧まで充電される。
【0114】
第3ステージ203から出力される第3スキャン信号Vg_3は、第3スキャンラインG3に供給されると共に、ステージリセット信号として第2ステージ202を初期化し、第15及び第22トランジスタT15、T22をターンオンさせて、リセット駆動回路306の第2ステージ602に形成されたQノードを放電させ、第3及び第4リセットラインR3、R4を放電させる。このような動作により、スキャン駆動回路302は、スキャンラインG1ないしGnにスキャン信号を順次に供給し、リセット駆動回路306のQノード及びリセットラインR1ないしRnを順次に放電させる。
【0115】
リセット駆動回路306の第1ステージ601のスタート信号Vst2がセット端子Sに入力されれば、そのステージ601でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態でハイ論理電圧を有する第1クロック信号C1は、プルアップトランジスタT−upを通じて第1リセット信号Vr_1として第1及び第2リセットラインR1、R2に同時に供給される。これと共に、第1リセット信号Vr_1は、第2ステージ602のセット端子Sに供給されて、第2ステージ602のQノードを充電し、第2ステージ602のQBノードを放電させる。また、第1リセット信号Vr_1は、スキャン駆動回路302の第17及び第18トランジスタT17、T18のゲート端子に印加される。したがって、第17及び第18トランジスタT17、T18は、第1リセット信号Vr_1によりターンオンされて、第1及び第2スキャンラインG1、G2を放電させる。
【0116】
次いで、第3クロック信号C3により第2ステージ602で発生する第2リセット信号Vr_2は、第3及び第4リセットラインR3、R4に同時に供給されると共に、ステージリセット信号として第1ステージ601のリセット端子Rに供給される。この第2リセット信号Vr_2は、第1ステージ601のQノードを放電させ、QBノードを充電させる。したがって、第2リセット信号Vr_2が発生するとき、第1リセットラインR1は、プルダウントランジスタT_dnを通じて放電される。また、第2リセット信号Vr_2は、第19及び第20トランジスタT19、T20のゲート端子に印加される。したがって、第19及び第20トランジスタT19、T20は、第2リセット信号Vr_2によりターンオンされて、第3及び第4スキャンラインG3、G4を強制的に放電させる。
【0117】
このような動作により、リセット駆動回路306は、リセットラインR1ないしRn/2にリセット信号を順次に供給し、スキャンラインG1ないしGnを順次に放電させる。
【0118】
図17に示すように、スキャン駆動回路302は、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+1ステージ201、205、・・・、20n−3のQノードを放電させる第11トランジスタT11、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+2ステージ202、206、・・・、20n−2のQノードを放電させる第13トランジスタT13、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+1スキャンラインG1、G5、・・・、Gn−3を放電させる第17トランジスタT17、奇数リセット信号Vr_1、Vr_3、・・・、Vr_(n/2)−1に応答して、第4k+2スキャンラインG2、G6、・・・、Gn−2を放電させる第18トランジスタT18、偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+3ステージ203、207、・・・、20n−1のQノードを放電させる第14トランジスタT14、偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+4ステージ204、208、・・・、20nのQノードを放電させる第15トランジスタT15、偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+3スキャンラインG3、G7、・・・、Gn−1を放電させる第19トランジスタT19、及び偶数リセット信号Vr_2、Vr_4、・・・、Vr_n/2に応答して、第4k+4スキャンラインG4、G8、・・・、Gnを放電させる第20トランジスタT20を備える。
【0119】
リセット駆動回路306は、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、奇数ステージ601、603、・・・、60n/2−1のQノードを放電させる第12トランジスタT12、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、第4k+1及び第4k+2リセットラインR1、R2、・・・、Rn−3、Rn−2を放電させる第21トランジスタT21、奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、偶数ステージ602、604、・・・、60n/2のQノードを放電させる第15トランジスタT15、及び奇数スキャン信号Vg_1、Vg_3、・・・、Vg_n−1に応答して、第4k+3及び第4kリセットラインR3、R4、・・・、Rn−1、Rnを放電させる第22トランジスタT22を備える。
【0120】
スキャン駆動回路302の第1ステージ201にスタート信号Vst1が入力されれば、第1ステージ201でQノードが充電され、QBノードが放電される。第1ステージ201のQノードが充電された状態で、ハイ電圧の第1クロック信号がプルアップトランジスタT−upのソース端子に供給されれば、第1スキャン信号Vg_1は、第1スキャンラインG1に供給されると共に、スタート信号として第2ステージ202のセット端子Sに供給されて、第2ステージ202のQノードを充電させ、QBノードを放電させる。また、第1スキャン信号Vg_1は、第12及び第21トランジスタT12、T21のゲート端子に印加されて、リセット駆動回路306で第1ステージ601のQノードを放電させると共に、第1及び第2リセットラインR1、R2を放電させる。
【0121】
第2クロック信号C2によりスキャン駆動回路302の第2ステージ202で発生する第2スキャン信号Vg_2は、第2スキャンラインG2に供給されると共に、第1ステージ201のリセット端子Rに供給されて、第1ステージ201のQノードを放電させ、第1ステージ201のQBノードを充電させる。したがって、第2スキャン信号Vg_2が発生すれば、第1ステージ201のプルダウントランジスタT_dnがターンオンされて、第1スキャンラインG1が低電位の電源電圧VSSまで放電されると共に、第2ステージ202のプルアップトランジスタT_upがターンオンされて、第2スキャンラインG2が第2クロック信号C2の電圧まで充電される。
【0122】
第3ステージ203から出力される第3スキャン信号Vg_3は、第3スキャンラインG3に供給されると共に、ステージリセット信号として第2ステージ202を初期化し、第15及び第22トランジスタT15、T22をターンオンさせて、リセット駆動回路306の第2ステージ602に形成されたQノードを放電させ、第3及び第4リセットラインR3、R4を放電させる。このような動作により、スキャン駆動回路302は、スキャンラインG1ないしGnにスキャン信号を順次に供給し、リセット駆動回路306のQノード及びリセットラインR1ないしRnを順次に放電させる。
【0123】
リセット駆動回路306の第1ステージ601のスタート信号Vst2がセット端子Sに入力されれば、そのステージ601でQノードの充電及びQBノードの放電がなされる。次いで、Qノードが充電された状態でハイ論理電圧を有する第1クロック信号C1は、プルアップトランジスタT−upを通じて第1リセット信号Vr_1として第1及び第2リセットラインR1、R2に同時に供給される。これと共に、第1リセット信号Vr_1は、第2ステージ602のセット端子Sに供給されて、第2ステージ602のQノードを充電し、第2ステージ602のQBノードを放電させる。また、第1リセット信号Vr_1は、スキャン駆動回路302の第11、第13、第17及び第18トランジスタT11、T13、T17、T18のゲート端子に印加される。したがって、第11、第13、第17及び第18トランジスタT11、T13、T17、T18は、第1リセット信号Vr_1によりターンオンされて、スキャン駆動回路302で第1及び第2ステージ201、202のQノードを放電させると共に、第1及び第2スキャンラインG1、G2を放電させる。
【0124】
次いで、第3クロック信号C3により第2ステージ602で発生する第2リセット信号Vr_2は、第3及び第4リセットラインR3、R4に同時に供給されると共に、ステージリセット信号として第1ステージ601のリセット端子Rに供給される。この第2リセット信号Vr_2は、第1ステージ601のQノードを放電させ、QBノードを充電させる。したがって、第2リセット信号Vr_2が発生するとき、第1リセットラインR1は、プルダウントランジスタT_dnを通じて放電される。また、第2リセット信号Vr_2は、第14、第15、第19及び第20トランジスタT14、T15、T19、T20のゲート端子に印加される。したがって、第14、第15、第19及び第20トランジスタT14、T15、T19、T20は、第2リセット信号Vr_2によりターンオンされて、スキャン駆動回路302で第3及び第4ステージ203、204のQノードを放電させると共に、第3及び第4スキャンラインG3、G4を強制的に放電させる。
【0125】
このような動作により、リセット駆動回路306は、リセットラインR1ないしRn/2にリセット信号を順次に供給し、スキャン駆動回路302のQノード及びスキャンラインG1ないしGnを順次に放電させる。
【0126】
前述したように、本発明によるOLED表示装置は、OLED駆動素子、特にトランジスタの劣化による特性変化を防止して、OLED駆動回路の動作信頼性を確保できると共に、スキャン駆動回路及びリセット駆動回路をOLEDパネルに内蔵することによって、薄膜化及びコストの低減に有利である。
【0127】
また、本発明によるOLED表示装置は、相異なる駆動回路の出力を利用して、スキャン駆動回路及びリセット駆動回路のQノード、スキャンライン及びリセットラインをもう一度放電させることによって、駆動中に発生する部分的充電による回路の信頼性の低下問題を解決できる。
【0128】
以上説明した内容を通じて、当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であるということが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲により決まらねばならない。
【産業上の利用可能性】
【0129】
本発明は、OLED表示装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【0130】
【図1】従来のOLED表示装置を示す図面である。
【図2】図1のOLED駆動回路の駆動波形を示す図面である。
【図3】電圧印加時間による累積ゲートバイアスストレスを示す図面である。
【図4A】ポジティブのゲートバイアスストレスによる素子の特性変化を示す図面である。
【図4B】ネガティブのゲートバイアスストレスによる素子の特性変化を示す図面である。
【図5】本発明の第1実施形態によるOLED表示装置を示すブロック図である。
【図6】図5に示したOLED表示装置の入/出力波形を示す波形図である。
【図7】本発明の実施形態によるOLED表示装置において、ゲートバイアスストレスの減少を示すグラフである。
【図8】図5に示したスキャン駆動回路及びリセット駆動回路の第1実施形態を詳細に示すブロック図である。
【図9】本発明の第2実施形態によるOLED表示装置を示すブロック図である。
【図10】図5または図9に示したスキャン駆動回路及びリセット駆動回路の第2実施形態を詳細に示すブロック図である。
【図11】図10に示したスキャン駆動回路及びリセット駆動回路の第1実施形態を詳細に示す回路図である。
【図12】図10に示したスキャン駆動回路及びリセット駆動回路の第2実施形態を詳細に示す回路図である。
【図13】図10に示したスキャン駆動回路及びリセット駆動回路の第3実施形態を詳細に示す回路図である。
【図14】図5または図9に示したスキャン駆動回路及びリセット駆動回路の第3実施形態を詳細に示すブロック図である。
【図15】図14に示したスキャン駆動回路及びリセット駆動回路の第1実施形態を詳細に示す回路図である。
【図16】図14に示したスキャン駆動回路及びリセット駆動回路の第2実施形態を詳細に示す回路図である。
【図17】図14に示したスキャン駆動回路及びリセット駆動回路の第3実施形態を詳細に示す回路図である。
【符号の説明】
【0131】
101:データ駆動回路
102、302:スキャン駆動回路
106、306:リセット駆動回路
108:画素アレイ領域
【特許請求の範囲】
【請求項1】
互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給される、前記データラインに平行に配置された複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数の有機発光ダイオード、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、
前記スキャンラインに前記スキャン信号を供給するスキャン駆動回路と、
前記有機発光ダイオード駆動回路を初期化するためのリセット信号を前記リセットラインに供給するリセット駆動回路と、
前記データラインに前記データをそれぞれ供給するデータ駆動回路と、を備え、
前記スキャン駆動回路及び前記リセット駆動回路は、前記画素アレイが形成される基板上に形成されることを特徴とする有機発光ダイオード表示装置。
【請求項2】
前記スキャン駆動回路と前記リセット駆動回路との間に前記画素アレイが配置されることを特徴とする請求項1に記載の有機発光ダイオード表示装置。
【請求項3】
前記有機発光ダイオード駆動回路は、
前記スキャン信号に応答して前記データを第1ノードに供給するスイッチングトランジスタと、
前記第1ノードの電圧により前記有機発光ダイオードに流れる電流を制御する駆動トランジスタと、
前記リセット信号に応答して前記第1ノードを放電させるリセットトランジスタと、を備えることを特徴とする請求項2に記載の有機発光ダイオード表示装置。
【請求項4】
前記リセット信号は前記スキャン信号より遅延されることを特徴とする請求項3に記載の有機発光ダイオード表示装置。
【請求項5】
前記リセット信号は前記スキャン信号からほぼ1/2フレーム期間後に発生することを特徴とする請求項4に記載の有機発光ダイオード表示装置。
【請求項6】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタであることを特徴とする請求項3に記載の有機発光ダイオード表示装置。
【請求項7】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタであることを特徴とする請求項3に記載の有機発光ダイオード表示装置。
【請求項8】
互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給される、前記データラインに平行に配置された複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数の有機発光ダイオード、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、
第1Qノードの電圧に応答して前記スキャン信号を前記スキャンラインに供給する第1プルアップトランジスタ、及び第1QBノードの電圧に応答して前記スキャンラインを放電させる第1プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記スキャン信号を前記スキャンラインに供給するスキャン駆動回路と、
第2Qノードの電圧に応答して前記リセット信号を前記リセットラインに供給する第1プルアップトランジスタ、及び第2QBノードの電圧に応答して前記リセットラインを放電させる第2プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記リセット信号を前記リセットラインに供給するリセット駆動回路と、
前記リセット信号に応答して前記スキャン駆動回路の第1Qノードを放電させる第1トランジスタと、
前記スキャン信号に応答して前記リセット駆動回路の第2Qノードを放電させる第2トランジスタと、を備えることを特徴とする有機発光ダイオード表示装置。
【請求項9】
前記スキャン駆動回路と前記リセット駆動回路との間に前記画素アレイが配置されることを特徴とする請求項8に記載の有機発光ダイオード表示装置。
【請求項10】
前記有機発光ダイオード駆動回路は、
前記スキャン信号に応答して前記データを第1ノードに供給するスイッチングトランジスタと、
前記第1ノードの電圧により前記有機発光ダイオードに流れる電流を制御する駆動トランジスタと、
前記リセット信号に応答して前記第1ノードを放電させるリセットトランジスタと、を備えることを特徴とする請求項9に記載の有機発光ダイオード表示装置。
【請求項11】
前記リセット信号は前記スキャン信号より遅延されることを特徴とする請求項10に記載の有機発光ダイオード表示装置。
【請求項12】
前記リセット信号は前記スキャン信号からほぼ1/2フレーム期間後に発生することを特徴とする請求項11に記載の有機発光ダイオード表示装置。
【請求項13】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタであることを特徴とする請求項10に記載の有機発光ダイオード表示装置。
【請求項14】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタであることを特徴とする請求項10に記載の有機発光ダイオード表示装置。
【請求項15】
前記スキャン駆動回路のステージは、
スタート信号及び第n−2スキャン信号(nは自然数)のうちいずれか一つに応答して第n−1スキャン信号を出力する第n−1ステージと、
前記第n−1スキャン信号に応答して第nスキャン信号を出力する第nステージと、を備え、
前記第n−1ステージは、前記第nスキャン信号に応答して、前記第1Qノードを放電させ、前記第1QBノードを充電させることを特徴とする請求項10に記載の有機発光ダイオード表示装置。
【請求項16】
前記リセット駆動回路のステージは、
スタート信号及び第n−2リセット信号(nは自然数)のうちいずれか一つに応答して第n−1リセット信号を出力する第n−1ステージと、
前記第n−1リセット信号に応答して第nリセット信号を出力する第nステージと、を備え、
前記第n−1ステージは、前記第nリセット信号に応答して、前記第2Qノードを放電させ、前記第2QBノードを充電させることを特徴とする請求項15に記載の有機発光ダイオード表示装置。
【請求項17】
前記第1トランジスタは、前記第1Qノードに接続されたソース電極と、前記リセットラインに接続されたゲート電極と低電位の電源電圧源に接続されたドレイン電極とを有し、
前記第2トランジスタは、前記第2Qノードに接続されたソース電極と、前記スキャンラインに接続されたゲート電極と前記低電位の電源電圧源に接続されたドレイン電極とを有することを特徴とする請求項8に記載の有機発光ダイオード表示装置。
【請求項18】
前記リセット信号に応答して前記スキャンラインを放電させる第3トランジスタと、
前記スキャン信号に応答して前記リセットラインを放電させる第4トランジスタと、を備えることを特徴とする請求項8に記載の有機発光ダイオード表示装置。
【請求項19】
前記第3トランジスタは、前記スキャンラインに接続されたソース電極と、前記リセットラインに接続されたゲート電極と低電位の電源電圧源に接続されたドレイン電極とを有し、
前記第4トランジスタは、前記リセットラインに接続されたソース電極と、前記スキャンラインに接続されたゲート電極と前記低電位の電源電圧源に接続されたドレイン電極とを有することを特徴とする請求項18に記載の有機発光ダイオード表示装置。
【請求項20】
複数のリセットラインは、互いに接続されて、前記リセット信号が同時に供給され、
前記接続されたリセットラインは、複数の前記第1トランジスタそれぞれに形成されたゲート端子に共通に接続され、
前記スキャンラインは前記第2トランジスタのゲート端子に1:1に接続されることを特徴とする請求項17に記載の有機発光ダイオード表示装置。
【請求項21】
前記リセット駆動回路のステージの個数は前記スキャン駆動回路のステージより少ないことを特徴とする請求項20に記載の有機発光ダイオード表示装置。
【請求項22】
複数のリセットラインは、互いに接続されて、前記リセット信号が同時に供給され、
前記接続されたリセットラインは、複数の前記第3トランジスタそれぞれに形成されたゲート端子に共通に接続され、
前記スキャンラインは前記第4トランジスタのゲート端子に1:1に接続されることを特徴とする請求項19に記載の有機発光ダイオード表示装置。
【請求項23】
前記リセット駆動回路のステージの個数は前記スキャン駆動回路のステージより小さいことを特徴とする請求項22に記載の有機発光ダイオード表示装置。
【請求項24】
互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給される、前記データラインに平行に配置された複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数の有機発光ダイオード、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、
第1Qノードの電圧に応答して前記スキャン信号を前記スキャンラインに供給する第1プルアップトランジスタ、及び第1QBノードの電圧に応答して前記スキャンラインを放電させる第1プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記スキャン信号を前記スキャンラインに供給するスキャン駆動回路と、
第2Qノードの電圧に応答して前記リセット信号を前記リセットラインに供給する第1プルアップトランジスタ、及び第2QBノードの電圧に応答して前記リセットラインを放電させる第2プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記リセット信号を前記リセットラインに供給するリセット駆動回路と、
前記リセット信号に応答して前記スキャンラインを放電させる第1トランジスタと、
前記スキャン信号に応答して前記リセットラインを放電させる第2トランジスタと、を備えることを特徴とする有機発光ダイオード表示装置。
【請求項25】
前記スキャン駆動回路と前記リセット駆動回路との間に前記画素アレイが配置されることを特徴とする請求項24に記載の有機発光ダイオード表示装置。
【請求項26】
前記有機発光ダイオード駆動回路は、
前記スキャン信号に応答して前記データを第1ノードに供給するスイッチングトランジスタと、
前記第1ノードの電圧により前記有機発光ダイオードに流れる電流を制御する駆動トランジスタと、
前記リセット信号に応答して前記第1ノードを放電させるリセットトランジスタと、を備えることを特徴とする請求項25に記載の有機発光ダイオード表示装置。
【請求項27】
前記リセット信号は前記スキャン信号より遅延されることを特徴とする請求項24に記載の有機発光ダイオード表示装置。
【請求項28】
前記リセット信号は前記スキャン信号からほぼ1/2フレーム期間後に発生することを特徴とする請求項27に記載の有機発光ダイオード表示装置。
【請求項29】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタであることを特徴とする請求項26に記載の有機発光ダイオード表示装置。
【請求項30】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタであることを特徴とする請求項26に記載の有機発光ダイオード表示装置。
【請求項31】
前記スキャン駆動回路のステージは、
スタート信号及び第n−2スキャン信号(nは自然数)のうちいずれか一つに応答して第n−1スキャン信号を出力する第n−1ステージと、
前記第n−1スキャン信号に応答して第nスキャン信号を出力する第nステージと、を備え、
前記第n−1ステージは、前記第nスキャン信号に応答して、前記第1Qノードを放電させ、前記第1QBノードを充電させることを特徴とする請求項24に記載の有機発光ダイオード表示装置。
【請求項32】
前記リセット駆動回路のステージは、
スタート信号及び第n−2リセット信号(nは自然数)のうちいずれか一つに応答して第n−1リセット信号を出力する第n−1ステージと、
前記第n−1リセット信号に応答して第nリセット信号を出力する第nステージと、を備え、
前記第n−1ステージは、前記第nリセット信号に応答して、前記第2Qノードを放電させ、前記第2QBノードを充電させることを特徴とする請求項31に記載の有機発光ダイオード表示装置。
【請求項33】
前記第1トランジスタは、前記スキャンラインに接続されたソース電極と、前記リセットラインに接続されたゲート電極と低電位の電源電圧源に接続されたドレイン電極とを有し、
前記第2トランジスタは、前記リセットラインに接続されたソース電極と、前記スキャンラインに接続されたゲート電極と前記低電位の電源電圧源に接続されたドレイン電極とを有することを特徴とする請求項24に記載の有機発光ダイオード表示装置。
【請求項34】
複数のリセットラインは、互いに接続されて、前記リセット信号が同時に供給され、
前記互いに接続されたリセットラインは、複数の前記第1トランジスタそれぞれに形成されたゲート端子に共通に接続され、
前記スキャンラインは前記第2トランジスタのゲート端子に1:1に接続されることを特徴とする請求項33に記載の有機発光ダイオード表示装置。
【請求項35】
前記リセット駆動回路のステージの個数は前記スキャン駆動回路のステージより小さいことを特徴とする請求項34に記載の有機発光ダイオード表示装置。
【請求項1】
互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給される、前記データラインに平行に配置された複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数の有機発光ダイオード、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、
前記スキャンラインに前記スキャン信号を供給するスキャン駆動回路と、
前記有機発光ダイオード駆動回路を初期化するためのリセット信号を前記リセットラインに供給するリセット駆動回路と、
前記データラインに前記データをそれぞれ供給するデータ駆動回路と、を備え、
前記スキャン駆動回路及び前記リセット駆動回路は、前記画素アレイが形成される基板上に形成されることを特徴とする有機発光ダイオード表示装置。
【請求項2】
前記スキャン駆動回路と前記リセット駆動回路との間に前記画素アレイが配置されることを特徴とする請求項1に記載の有機発光ダイオード表示装置。
【請求項3】
前記有機発光ダイオード駆動回路は、
前記スキャン信号に応答して前記データを第1ノードに供給するスイッチングトランジスタと、
前記第1ノードの電圧により前記有機発光ダイオードに流れる電流を制御する駆動トランジスタと、
前記リセット信号に応答して前記第1ノードを放電させるリセットトランジスタと、を備えることを特徴とする請求項2に記載の有機発光ダイオード表示装置。
【請求項4】
前記リセット信号は前記スキャン信号より遅延されることを特徴とする請求項3に記載の有機発光ダイオード表示装置。
【請求項5】
前記リセット信号は前記スキャン信号からほぼ1/2フレーム期間後に発生することを特徴とする請求項4に記載の有機発光ダイオード表示装置。
【請求項6】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタであることを特徴とする請求項3に記載の有機発光ダイオード表示装置。
【請求項7】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタであることを特徴とする請求項3に記載の有機発光ダイオード表示装置。
【請求項8】
互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給される、前記データラインに平行に配置された複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数の有機発光ダイオード、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、
第1Qノードの電圧に応答して前記スキャン信号を前記スキャンラインに供給する第1プルアップトランジスタ、及び第1QBノードの電圧に応答して前記スキャンラインを放電させる第1プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記スキャン信号を前記スキャンラインに供給するスキャン駆動回路と、
第2Qノードの電圧に応答して前記リセット信号を前記リセットラインに供給する第1プルアップトランジスタ、及び第2QBノードの電圧に応答して前記リセットラインを放電させる第2プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記リセット信号を前記リセットラインに供給するリセット駆動回路と、
前記リセット信号に応答して前記スキャン駆動回路の第1Qノードを放電させる第1トランジスタと、
前記スキャン信号に応答して前記リセット駆動回路の第2Qノードを放電させる第2トランジスタと、を備えることを特徴とする有機発光ダイオード表示装置。
【請求項9】
前記スキャン駆動回路と前記リセット駆動回路との間に前記画素アレイが配置されることを特徴とする請求項8に記載の有機発光ダイオード表示装置。
【請求項10】
前記有機発光ダイオード駆動回路は、
前記スキャン信号に応答して前記データを第1ノードに供給するスイッチングトランジスタと、
前記第1ノードの電圧により前記有機発光ダイオードに流れる電流を制御する駆動トランジスタと、
前記リセット信号に応答して前記第1ノードを放電させるリセットトランジスタと、を備えることを特徴とする請求項9に記載の有機発光ダイオード表示装置。
【請求項11】
前記リセット信号は前記スキャン信号より遅延されることを特徴とする請求項10に記載の有機発光ダイオード表示装置。
【請求項12】
前記リセット信号は前記スキャン信号からほぼ1/2フレーム期間後に発生することを特徴とする請求項11に記載の有機発光ダイオード表示装置。
【請求項13】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタであることを特徴とする請求項10に記載の有機発光ダイオード表示装置。
【請求項14】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタであることを特徴とする請求項10に記載の有機発光ダイオード表示装置。
【請求項15】
前記スキャン駆動回路のステージは、
スタート信号及び第n−2スキャン信号(nは自然数)のうちいずれか一つに応答して第n−1スキャン信号を出力する第n−1ステージと、
前記第n−1スキャン信号に応答して第nスキャン信号を出力する第nステージと、を備え、
前記第n−1ステージは、前記第nスキャン信号に応答して、前記第1Qノードを放電させ、前記第1QBノードを充電させることを特徴とする請求項10に記載の有機発光ダイオード表示装置。
【請求項16】
前記リセット駆動回路のステージは、
スタート信号及び第n−2リセット信号(nは自然数)のうちいずれか一つに応答して第n−1リセット信号を出力する第n−1ステージと、
前記第n−1リセット信号に応答して第nリセット信号を出力する第nステージと、を備え、
前記第n−1ステージは、前記第nリセット信号に応答して、前記第2Qノードを放電させ、前記第2QBノードを充電させることを特徴とする請求項15に記載の有機発光ダイオード表示装置。
【請求項17】
前記第1トランジスタは、前記第1Qノードに接続されたソース電極と、前記リセットラインに接続されたゲート電極と低電位の電源電圧源に接続されたドレイン電極とを有し、
前記第2トランジスタは、前記第2Qノードに接続されたソース電極と、前記スキャンラインに接続されたゲート電極と前記低電位の電源電圧源に接続されたドレイン電極とを有することを特徴とする請求項8に記載の有機発光ダイオード表示装置。
【請求項18】
前記リセット信号に応答して前記スキャンラインを放電させる第3トランジスタと、
前記スキャン信号に応答して前記リセットラインを放電させる第4トランジスタと、を備えることを特徴とする請求項8に記載の有機発光ダイオード表示装置。
【請求項19】
前記第3トランジスタは、前記スキャンラインに接続されたソース電極と、前記リセットラインに接続されたゲート電極と低電位の電源電圧源に接続されたドレイン電極とを有し、
前記第4トランジスタは、前記リセットラインに接続されたソース電極と、前記スキャンラインに接続されたゲート電極と前記低電位の電源電圧源に接続されたドレイン電極とを有することを特徴とする請求項18に記載の有機発光ダイオード表示装置。
【請求項20】
複数のリセットラインは、互いに接続されて、前記リセット信号が同時に供給され、
前記接続されたリセットラインは、複数の前記第1トランジスタそれぞれに形成されたゲート端子に共通に接続され、
前記スキャンラインは前記第2トランジスタのゲート端子に1:1に接続されることを特徴とする請求項17に記載の有機発光ダイオード表示装置。
【請求項21】
前記リセット駆動回路のステージの個数は前記スキャン駆動回路のステージより少ないことを特徴とする請求項20に記載の有機発光ダイオード表示装置。
【請求項22】
複数のリセットラインは、互いに接続されて、前記リセット信号が同時に供給され、
前記接続されたリセットラインは、複数の前記第3トランジスタそれぞれに形成されたゲート端子に共通に接続され、
前記スキャンラインは前記第4トランジスタのゲート端子に1:1に接続されることを特徴とする請求項19に記載の有機発光ダイオード表示装置。
【請求項23】
前記リセット駆動回路のステージの個数は前記スキャン駆動回路のステージより小さいことを特徴とする請求項22に記載の有機発光ダイオード表示装置。
【請求項24】
互いに交差する複数のスキャンライン及び複数のデータライン、高電位の電源電圧が供給される、前記データラインに平行に配置された複数の電源電圧供給ライン、前記スキャンラインに平行に配置される複数のリセットライン、前記電源電圧供給ラインからの高電位の電源電圧により発光する複数の有機発光ダイオード、及び前記スキャンラインからのスキャン信号に応答して、前記データラインからのデータによって前記有機発光ダイオードを駆動し、前記リセットラインからのリセット信号に応答して初期化される複数の有機発光ダイオード駆動回路を備えた画素アレイと、
第1Qノードの電圧に応答して前記スキャン信号を前記スキャンラインに供給する第1プルアップトランジスタ、及び第1QBノードの電圧に応答して前記スキャンラインを放電させる第1プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記スキャン信号を前記スキャンラインに供給するスキャン駆動回路と、
第2Qノードの電圧に応答して前記リセット信号を前記リセットラインに供給する第1プルアップトランジスタ、及び第2QBノードの電圧に応答して前記リセットラインを放電させる第2プルダウントランジスタをそれぞれ備える複数のステージを利用して、前記リセット信号を前記リセットラインに供給するリセット駆動回路と、
前記リセット信号に応答して前記スキャンラインを放電させる第1トランジスタと、
前記スキャン信号に応答して前記リセットラインを放電させる第2トランジスタと、を備えることを特徴とする有機発光ダイオード表示装置。
【請求項25】
前記スキャン駆動回路と前記リセット駆動回路との間に前記画素アレイが配置されることを特徴とする請求項24に記載の有機発光ダイオード表示装置。
【請求項26】
前記有機発光ダイオード駆動回路は、
前記スキャン信号に応答して前記データを第1ノードに供給するスイッチングトランジスタと、
前記第1ノードの電圧により前記有機発光ダイオードに流れる電流を制御する駆動トランジスタと、
前記リセット信号に応答して前記第1ノードを放電させるリセットトランジスタと、を備えることを特徴とする請求項25に記載の有機発光ダイオード表示装置。
【請求項27】
前記リセット信号は前記スキャン信号より遅延されることを特徴とする請求項24に記載の有機発光ダイオード表示装置。
【請求項28】
前記リセット信号は前記スキャン信号からほぼ1/2フレーム期間後に発生することを特徴とする請求項27に記載の有機発光ダイオード表示装置。
【請求項29】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、非晶質のトランジスタであることを特徴とする請求項26に記載の有機発光ダイオード表示装置。
【請求項30】
前記画素アレイ内のトランジスタ、前記スキャン駆動回路及び前記リセット駆動回路内のトランジスタは、ポリシリコンのトランジスタであることを特徴とする請求項26に記載の有機発光ダイオード表示装置。
【請求項31】
前記スキャン駆動回路のステージは、
スタート信号及び第n−2スキャン信号(nは自然数)のうちいずれか一つに応答して第n−1スキャン信号を出力する第n−1ステージと、
前記第n−1スキャン信号に応答して第nスキャン信号を出力する第nステージと、を備え、
前記第n−1ステージは、前記第nスキャン信号に応答して、前記第1Qノードを放電させ、前記第1QBノードを充電させることを特徴とする請求項24に記載の有機発光ダイオード表示装置。
【請求項32】
前記リセット駆動回路のステージは、
スタート信号及び第n−2リセット信号(nは自然数)のうちいずれか一つに応答して第n−1リセット信号を出力する第n−1ステージと、
前記第n−1リセット信号に応答して第nリセット信号を出力する第nステージと、を備え、
前記第n−1ステージは、前記第nリセット信号に応答して、前記第2Qノードを放電させ、前記第2QBノードを充電させることを特徴とする請求項31に記載の有機発光ダイオード表示装置。
【請求項33】
前記第1トランジスタは、前記スキャンラインに接続されたソース電極と、前記リセットラインに接続されたゲート電極と低電位の電源電圧源に接続されたドレイン電極とを有し、
前記第2トランジスタは、前記リセットラインに接続されたソース電極と、前記スキャンラインに接続されたゲート電極と前記低電位の電源電圧源に接続されたドレイン電極とを有することを特徴とする請求項24に記載の有機発光ダイオード表示装置。
【請求項34】
複数のリセットラインは、互いに接続されて、前記リセット信号が同時に供給され、
前記互いに接続されたリセットラインは、複数の前記第1トランジスタそれぞれに形成されたゲート端子に共通に接続され、
前記スキャンラインは前記第2トランジスタのゲート端子に1:1に接続されることを特徴とする請求項33に記載の有機発光ダイオード表示装置。
【請求項35】
前記リセット駆動回路のステージの個数は前記スキャン駆動回路のステージより小さいことを特徴とする請求項34に記載の有機発光ダイオード表示装置。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【公開番号】特開2007−4185(P2007−4185A)
【公開日】平成19年1月11日(2007.1.11)
【国際特許分類】
【出願番号】特願2006−175038(P2006−175038)
【出願日】平成18年6月26日(2006.6.26)
【出願人】(501426046)エルジー.フィリップス エルシーデー カンパニー,リミテッド (732)
【Fターム(参考)】
【公開日】平成19年1月11日(2007.1.11)
【国際特許分類】
【出願日】平成18年6月26日(2006.6.26)
【出願人】(501426046)エルジー.フィリップス エルシーデー カンパニー,リミテッド (732)
【Fターム(参考)】
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