液晶表示装置とその駆動方法
【課題】問題パターンが入力される時、画質が良いドットインバージョンに自動変更し、共通電圧のチューニングを可能にする。
【解決手段】入力映像データを正／負極性アナログデータ電圧に変換して出力するデータ駆動回路、データ電圧と同期するゲートパルスをゲートラインに順次供給するゲート駆動回路、予め貯蔵された基準データパターンと入力映像データとの一致可否を判定し、両者が同一であれば第１問題パターンと認識してホワイト階調データのカウント動作をディセーブルさせると共にデータ電圧の水平極性を水平１ドットインバージョンで制御し、両者が同一でなければ第２問題パターンと認識してカウント動作をイネーブルさせてカウント値に基づいて共通電圧のシフトを判断しシフト程度を最小化できるようにデータ電圧の水平極性を水平２ドットインバージョンで制御するタイミングコントローラを備える。
【解決手段】入力映像データを正／負極性アナログデータ電圧に変換して出力するデータ駆動回路、データ電圧と同期するゲートパルスをゲートラインに順次供給するゲート駆動回路、予め貯蔵された基準データパターンと入力映像データとの一致可否を判定し、両者が同一であれば第１問題パターンと認識してホワイト階調データのカウント動作をディセーブルさせると共にデータ電圧の水平極性を水平１ドットインバージョンで制御し、両者が同一でなければ第２問題パターンと認識してカウント動作をイネーブルさせてカウント値に基づいて共通電圧のシフトを判断しシフト程度を最小化できるようにデータ電圧の水平極性を水平２ドットインバージョンで制御するタイミングコントローラを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置とその駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリックス駆動方式の液晶表示装置は、スイッチング素子として薄膜トランジスター（以下、ＴＦＴと称す)を用いて動画を表示している。この液晶表示装置は、陰極線管に比べて小型化が可能であり、ポータブル情報機器、事務機器、コンピューターなどで表示器に応用されるのは勿論、テレビにも応用されている。
【０００３】
液晶表示装置の液晶セルは、画素電極に供給されるデータ電圧と共通電極に供給される共通電圧の電位差によって透過率を変化させることで画像を表示する。一般的に、液晶表示装置は、液晶の劣化を防止するために液晶に印加されるデータ電圧の極性を周期的に反転させるインバージョン方式で駆動されている。液晶表示装置がインバージョン方式で駆動されれば、液晶セルに充電されるデータ電圧の極性と入力映像のデータパターンの相関関係によって液晶表示装置の画質が落ちることがある。これは、液晶セルに充電されるデータ電圧によって液晶セルに充電されるデータ電圧の極性が正極性と負極性の均衡を保たせることなく一方の極性が優勢極性となり、それによって、共通電極に印加される共通電圧がシフトされるからである。共通電圧がシフトされれば、液晶セルの基準電位が搖れるので観察者は液晶表示装置に表示された画像でクロストーク(crosstalk)やフリッカー(flicker)、スミア(smear)現象などを感じることになる。
【０００４】
図１は、液晶表示装置をドットインバージョンで駆動する時、画質が落ちる問題パターン(problem pattern)のデータ例を示す。
【０００５】
問題パターンの中で、図１のように、ホワイト階調のピクセルデータ(白色)とブラック階調のピクセルデータ(黒色)が１ピクセル単位で交互するパターンをシャットダウンパターン(Shutdown pattern)という。ピクセルデータそれぞれは、赤色サブピクセルデータ（Ｒ）、緑色サブピクセルデータ（Ｇ）及び青色サブピクセルデータ（Ｂ）を含む。シャットダウンパターンの検出方法は、入力映像に含まれたシャットダウンパターンをカウントしてそのカウント値によってシャットダウンパターン可否を判断することができる。例えば、シャットダウンパターンの検出方法は、Ｎ（Ｎは正の整数）番目ピクセルデータがホワイト階調のピクセルデータであり、Ｎ＋１番目ピクセルデータがブラック階調のピクセルデータである時、問題ピクセルカウンターのカウント値を１ずつ増加させて、そのカウント値が所定のしきい値以上の時、入力映像のデータをシャットダウンパターンと判断する。
【０００６】
シャットダウンパターンを認識するためには、図２のように、６つのサブピクセルで示される最大（２３−１）×２＝１４個のパターンを前もって定義しなければならなく、そのパターンそれぞれを検出するための検出ロジッグが必要である。
【０００７】
問題パターンには、シャットダウンパターン以外にもドットインバージョンで画質を落とす多様な類型のパターンが存在し、その例としては、図１２のようなスミアパターン(Smear pattern)、フリッカーパターン(Flicker pattern)などがある。
【０００８】
一方、入力映像からフリッカーパターンを認識すれば、ドットインバージョンの極性反転周期を異なるようにしてフリッカーを防止できる方法を考慮することができる。このような方法の一例としては、本願出願人によって既に出願された大韓民国特許出願第１０−２００９−００７５３８２号(2009．08．14)に開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、この方法でフリッカーパターンの認識を通じてドットインバージョンを変更すれば、フリッカーが現われないので共通電圧シフトを判断することができない。したがって、フリッカーパターンが入力される時、ドットインバージョンを変更すれば、共通電圧チューニング工程で共通電圧のシフト程度が分かりにくいので共通電圧を最適化しにくいという問題があった。
【００１０】
そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的とするところは、問題パターンが入力される時、画質が良いドットインバージョンに自動変更し、共通電圧のチューニングが可能になるようにした液晶表示装置とその駆動方法を提供するのにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明に係る液晶表示装置は、入力映像データを正極性／負極性アナログデータ電圧に変換して前記データラインに出力するデータ駆動回路と、前記データ電圧と同期するゲートパルスを前記ゲートラインに順次供給するゲート駆動回路と、前記入力映像データを前記データ駆動回路に供給し前記データ駆動回路と前記ゲート駆動回路の動作タイミングを制御し、あらかじめ貯蔵された基準データパターンと前記入力映像データを比べて一致可否を判定し、前記判定結果両者が同一であれば、第１問題パターンという認識下でホワイト階調データをカウントする動作をディセーブルさせると共に、前記データ駆動回路から出力される前記データ電圧の水平極性を水平１ドットインバージョンで制御し、前記判定結果両者が同一でなければ、第２問題パターンという認識下で前記カウントする動作をイネーブルさせ、カウント値に基づいて共通電圧のシフトを判断してこのシフト程度を最小化することができるように前記データ駆動回路から出力される前記データ電圧の水平極性を水平２ドットインバージョンで制御するタイミングコントローラとを備える。
【００１２】
また、本発明に係る液晶表示装置の駆動方法は、データラインとゲートラインが交差する液晶表示パネルと、デジタルビデオデータを正極性／負極性アナログデータ電圧に変換して前記データラインに出力するデータ駆動回路と、前記データ電圧と同期するゲートパルスを前記ゲートラインに順次供給するゲート駆動回路とを備える液晶表示装置の駆動方法において、（Ａ）あらかじめ貯蔵された基準データパターンと前記入力映像データを比べて一致可否を判定し、前記判定結果両者が同一であれば、第１問題パターンという認識下でホワイト階調データをカウントする動作をディセーブルさせると共に、前記データ駆動回路から出力される前記データ電圧の水平極性を水平１ドットインバージョンで制御する段階と、（Ｂ）前記判定結果両者が同一でなければ、第２問題パターンという認識下で前記カウントする動作をイネーブルさせ、カウント値に基づいて共通電圧のシフトを判断し、このシフト程度を最小化することができるように前記データ駆動回路から出力される前記データ電圧の水平極性を水平２ドットインバージョンで制御する段階とを含む。
【発明の効果】
【００１３】
本発明に係る液晶表示装置及びその駆動方法は、シャットダウンパターン、スミアパターン、フリッカーパターンなどの多様な類型の問題パターンを前もって定義し、この中でフリッカーパターンを除いた他の問題パターンが入力される時、水平２ドットインバージョンで液晶表示装置を駆動し共通電圧のシフトを最小化することで画質を向上させる。
【００１４】
そして、本発明は、問題パターンの中で例外的にフリッカーパターンが入力される時、液晶表示装置を水平１ドットインバージョンで駆動して共通電圧がシフトされた状態を維持させることで、共通電圧のチューニング工程ができるようにする。
【図面の簡単な説明】
【００１５】
【図１】共通電圧シフトを誘発することができる問題パターンの例を示す図である。
【図２】共通電圧シフトを誘発することができる問題パターンの例を示す図である。
【図３】本発明の実施の形態に係る液晶表示装置を示すブロック図である。
【図４】図３に示された画素アレイの多様な例を示す図である。
【図５】図３に示された画素アレイの多様な例を示す図である。
【図６】図３に示された画素アレイの多様な例を示す図である。
【図７】図３に示されたタイミングコントローラで問題パターン認識と極性制御部分を示すブロック図である。
【図８】図７に示された第１及び第２問題パターン認識部を詳しく示す図である。
【図９】８ピクセル×８ラインの入力データのサンプルを示す図である。
【図１０】フリッカーパターン検出に利用される４ピクセル×４ラインの基準データパターンを示す図である。
【図１１】フリッカーパターンでドットインバージョンによってデータの極性偏重と共通電圧シフトを示す図である。
【図１２】多様な問題パターンに対してドットインバージョンを変更した例を示す図である。
【図１３】本発明の実施の形態に係る液晶表示装置の駆動方法を示す流れ図である。
【図１４】本発明の実施の形態に係る液晶表示装置の駆動方法を示す流れ図である。
【発明を実施するための形態】
【００１６】
以下、図３乃至図１４を参照して本発明の望ましい実施の形態に対して説明する。
【００１７】
図３を参照すれば、本発明の実施の形態に係る液晶表示装置は、液晶表示パネル１００、タイミングコントローラ１０１、データ駆動回路１０２、及びゲート駆動回路１０３を備える。データ駆動回路１０２は、複数のソースドライブＩＣ(Integrated Circuit)を含む。ゲート駆動回路１０３は複数のゲートドライブＩＣを含む。
【００１８】
液晶表示パネル１００は、二枚のガラス基板の間に液晶層が形成される。液晶表示パネル１００は、データライン１０５とゲートライン１０６の交差構造によってマトリックス状に配置された液晶セル(Clc)を含む。
【００１９】
液晶表示パネル１００の下部ガラス基板には画素アレイが形成される。画素アレイは、データライン１０５とゲートライン１０６の交差部に形成された液晶セル(Clc)、液晶セルの画素電極１に接続されたＴＦＴ、及びストレージキャパシター(Cst)を含む。画素アレイは、図４乃至図６のように、多様な形態で具現することができる。液晶セル(Clc)は、ＴＦＴに接続され画素電極１と共通電極２の間の電界によって駆動される。液晶表示パネル１００の上部ガラス基板上には、ブラックマトリクス、カラーフィルターなどが形成される。液晶表示パネル１００の上部ガラス基板と下部ガラス基板それぞれには、偏光板が附着し液晶のプレチルト角(pre-tilt angle)を設定するための配向膜が形成される。
【００２０】
共通電極２は、ＴＮ(Twisted Nematic)モードとＶＡ(Vertical Alignment)モードのような垂直電界駆動方式で上部ガラス基板上に形成され、ＩＰＳ（In Plane Switching)モードとFFS(Fringe Field Switching)モードのような水平電界駆動方式で画素電極１と共に下部ガラス基板上に形成される。
【００２１】
本発明で適用可能な液晶表示パネル１００は、ＴＮモード、ＶＡモード、ＩＰＳモード、ＦＦＳモードだけではなく、どのようなの液晶モードでも具現することができる。本発明の液晶表示装置は、透過型液晶表示装置、半透過型液晶表示装置、反射型液晶表示装置などいずれの形態でも具現することができる。透過型液晶表装置と半透過型液晶表示装置ではバックライトユニットが必要である。バックライトユニットは直下型(direct type)バックライトユニットまたはエッジ型(edge type)バックライトユニットで具現することができる。
【００２２】
タイミングコントローラ１０１は、システムボード１０４から入力された入力映像のデジタルビデオデータ（ＲＧＢ）をデータ駆動回路１０２に供給する。タイミングコントローラ１０１は、システムボード１０４から垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、データイネーブル信号(Data Enable、ＤＥ)、ドットクロック（ＣＬＫ）などのタイミング信号の入力を受けデータ駆動回路１０２とゲート駆動回路１０３の動作タイミングを制御するための制御信号を発生する。制御信号は、ゲート駆動回路１０３の動作タイムを制御するためのゲートタイミング制御信号、データ駆動回路１０２の動作タイミングとデータ電圧の垂直極性を制御するためのデータタイミング制御信号を含む。タイミングコントローラ１０１は、６０Ｈｚのフレーム周波数に入力されるデジタルビデオデータが６０×ｉ（ｉは正の整数）Ｈｚのフレーム周波数で液晶表示パネルの画素アレイ（ＰＡ）で再生されるようにゲートタイミング制御信号とデータタイミング制御信号の周波数を６０×ｉＨｚのフレーム周波数基準に遞倍することができる。
【００２３】
ゲートタイミング制御信号は、ゲートスタートパルス(Gate Start Pulse、ＧＳＰ)、ゲートシフトクロック(Gate Shift Clock、ＧＳＣ)、ゲート出力イネーブル信号(Gate Output Enable、ＧＯＥ)などを含む。ゲートスタートパルス（ＧＳＰ）は、一番目ゲートパルスを発生するゲートドライブＩＣに印加されて一番目ゲートパルスが発生されるようにそのゲートドライブＩＣを制御する。ゲートシフトクロック（ＧＳＣ）は、ゲートドライブＩＣに共通に入力されるクロック信号としてゲートスタートパルス（ＧＳＰ）をシフトさせるためのクロック信号である。ゲート出力イネーブル信号（ＧＯＥ）は、ゲートドライブＩＣの出力を制御する。
【００２４】
データタイミング制御信号は、ソーススタートパルス(Source Start Pulse、ＳＳＰ)、ソースサンプリングクロック(Source Sampling Clock、ＳＳＣ)、垂直極性制御信号(Polarity: ＰＯＬ)、水平極性制御信号（ＨＩＮＶ）、及びソース出力イネーブル信号(Source Output Enable、ＳＯＥ)などを含む。
【００２５】
ソーススタートパルス（ＳＳＰ）は、データ駆動回路１０２のデータサンプリング開始タイミングを制御する。ソースサンプリングクロック（ＳＳＣ）は、ライジングまたはポーリングエッジに基準しソースドライブＩＣそれぞれでデータのサンプリングタイミングを制御するクロック信号である。垂直極性制御信号（ＰＯＬ）は、ソースドライブＩＣそれぞれから順次出力されるデータ電圧の垂直極性を制御する。水平極性制御信号（ＨＩＮＶ）は、ソースドライブＩＣそれぞれのＨ＿２ＤＯＴオプション端子に供給されソースドライブＩＣそれぞれから共に出力されるデータ電圧の水平極性を制御する。垂直極性制御信号（ＰＯＬ）は、垂直２ドットインバージョンでデータ駆動回路１０２を制御する時、２水平期間周期で論理が反転され、垂直１ドットインバージョンでデータ駆動回路１０２を制御する時、１水平期間周期で論理が反転される。水平極性制御信号（ＨＩＮＶ）は、水平２ドットインバージョンでデータ駆動回路１０２を制御する時、ハイ論理で発生し、水平１ドットインバージョンでデータ駆動回路１０２を制御する時、ロー論理が発生する。ソース出力イネーブル信号（ＳＯＥ）は、データ駆動回路１０２の出力タイミングを制御する。データ駆動回路１０２に入力されるデジタルビデオデータがｍｉｎｉ ＬＶＤＳ(Low Voltage Differential Signaling) インターフェイス規格に伝送されれば、ソーススタートパルス（ＳＳＰ）とソースサンプリングクロック（ＳＳＣ）は省略される。
【００２６】
タイミングコントローラ１０１は、入力映像データにおいて多様な類型の問題パターンを認識し、その問題パターンが検出される時、ドットインバージョンを変更する。例えば、タイミングコントローラ１０１は、問題パターンの中でシャットダウンパターンやスミアパターンが認識されれば、水平極性制御信号（ＨＩＮＶ）をハイ論理に反転させ、液晶表示パネル１００のドットインバージョンを水平２ドットインバージョンに変更する。例外的に、タイミングコントローラ１０１は、図１１及び図１２のようなフリッカーパターンを認識すればドットインバージョンを変更しない。これは、共通電圧チューニング工程で共通電圧（Ｖｃｏｍ）のシフト程度を認識するようにするためである。
【００２７】
データ駆動回路１０２のソースドライブＩＣそれぞれは、シフトレジスター、ラッチ、デジタル-アナログ変換器、出力バッファーなどを含む。データ駆動回路１０２は、タイミングコントローラ１０１の制御下でデジタルビデオデータ（ＲＧＢ）をラッチする。そして、データ駆動回路１０２は、垂直極性制御信号（ＰＯＬ）に応答し、デジタルビデオデータ（ＲＧＢ）をアナログ正極性／負極性ガンマ補償電圧に変換し、データ電圧の極性を反転させ、水平極性制御信号（ＨＩＮＶ）によって決定された水平ドットインバージョンの極性パターンを有するデータ電圧を共に出力する。
【００２８】
ゲート駆動回路１０３は、シフトレジスターとレベルシフトを利用し、ゲートタイミング制御信号によってゲートパルスをゲートライン１０６に順次供給する。
【００２９】
図４乃至図６は、画素アレイの多様な例を示す等価回路である。
【００３０】
図４の画素アレイは、大部分の液晶表示装置で適用される画素アレイとしてデータライン（Ｄ１〜Ｄ６）とゲートライン（Ｇ１〜Ｇ４）が交差する。この画素アレイにおいて、赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）それぞれはコラム方向に沿って配置される。ＴＦＴそれぞれは、ゲートライン（Ｇ１〜Ｇ４）からのゲートパルスに応答し、データライン（Ｄ１〜Ｄ６）からのデータ電圧をデータライン（Ｄ１〜Ｄ６）の左側(または右側)に配置された液晶セルの画素電極に供給する。図４に示された画素アレイにおいて、１ピクセルはコラム方向と直交するロー方向(またはライン方向)に沿って隣合う赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）を含む。図４に示された画素アレイの解像度がｍ×ｎ（ｍ、ｎは正の整数）である時、ｍ×３(ここで、３はＲＧＢ)個のデータラインとｎ個のゲートラインが必要である。この画素アレイのゲートラインそれぞれには、データ電圧と同期する１水平期間のゲートパルスが順次供給される。
【００３１】
図５に示された画素アレイは、図４に示された画素アレイに比べて同一解像度で必要なデータラインの個数を１／２に減らすことができ、必要なソースドライブＩＣの個数も１／２に減らすことができる。この画素アレイにおいて、赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）それぞれはコラム方向に沿って配置される。図５に示された画素アレイにおいて、１ピクセルはコラム方向と直交するライン方向に沿って隣合う赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）を含む。
【００３２】
図５に示された画素アレイにおいて、左右で隣合う液晶セルは同一であるデータラインを共有し、そのデータラインを通じて時分割方式に供給されるデータ電圧を連続に充電する。データライン（Ｄ１〜Ｄ４）の左側に配置された液晶セルとＴＦＴをそれぞれ第１液晶セルと第１ＴＦＴ（Ｔ１）で定義し、データライン（Ｄ１〜Ｄ４）の右側に配置された液晶セルとＴＦＴをそれぞれ第２液晶セルと第２ＴＦＴ（Ｔ２）で定義し、ＴＦＴの接続関係を説明すれば次のとおりである。
【００３３】
第１ＴＦＴ（Ｔ１）は、奇数ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７）からのゲートパルスに応答し、データライン（Ｄ１〜Ｄ４）からのデータ電圧を第１液晶セルの画素電極に供給する。第１ＴＦＴ（Ｔ１）のゲート電極は、奇数ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７）に接続され、ドレーン電極は、データライン（Ｄ１〜Ｄ４）に接続される。第１ＴＦＴ（Ｔ１）のソース電極は、第１液晶セルの画素電極に接続される。第２ＴＦＴ（Ｔ２）は、偶数ゲートライン（Ｇ２、Ｇ４、Ｇ６、Ｇ８）からのゲートパルスに応答し、データライン（Ｄ１〜Ｄ４）からのデータ電圧を第２液晶セルの画素電極に供給する。第２ＴＦＴ（Ｔ２）のゲート電極は、偶数ゲートライン（Ｇ２、Ｇ４、Ｇ６、Ｇ８）に接続され、ドレーン電極は、データライン（Ｄ１〜Ｄ４）に接続される。第２ＴＦＴ（Ｔ２）のソース電極は、第２液晶セルの画素電極に接続される。図６に示された画素アレイの解像度がｍ×ｎであるの時（ｍかける３（ここで、３はＲＧＢ））／２個のデータラインと２ｎ個のゲートラインが必要である。この画素アレイ（ＰＡ）のゲートラインそれぞれにはデータ電圧と同期する１／２水平期間のゲートパルスが順次供給される。
【００３４】
図６に示された画素アレイは図４に示された画素アレイに比べて同一解像度で必要なデータラインの個数を１／３で減らすことができるし、必要なソースドライブＩＣの個数も１／３で減らすことができる。この画素アレイで赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）それぞれはライン方向に沿って配置される。図６に示された画素アレイで１ピクセルはコラム方向に沿って隣合う赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）を含む。ＴＦＴそれぞれはゲートライン（Ｇ１〜Ｇ６）からのゲートパルスに応答しデータライン（Ｄ１〜Ｄ６）からのデータ電圧をデータライン（Ｄ１〜Ｄ６）の左側(または右側)に配置された液晶セルの画素電極に供給する。図６に示された画素アレイ（ＰＡ）の解像度がｍ×ｎである時、ｍ個のデータラインと３ｎ個のゲートラインが必要である。この画素アレイ（ＰＡ）のゲートラインそれぞれにはデータ電圧と同期する１／３水平期間のゲートパルスが順次供給される。
【００３５】
図７及び図８は、タイミングコントローラ１０１で問題パターン認識と極性制御部分を示すブロック図である。図９は、入力映像の１フレームデータの中でサンプリングされた一部データを示し、図１０は、フリッカーパターンの検出に利用される基準データパターンを示す。
【００３６】
図７を参照すれば、タイミングコントローラ１０１は、入力映像データから多様な問題パターンの中でフリッカーパターンを検出する第１問題パターン認識部７１、フリッカーパターン以外の問題パターンを検出する第２問題パターン認識部７２、及び極性制御部７３を備える。
【００３７】
第１問題パターン認識部７１は、入力映像データがフリッカーパターンであるかを検出するために、図９のように、比較器１１、メモリー７１２及びフリッカーパターン判定部７１３を含む。メモリー７１２は、フリッカーパターンの検出に利用され、所定の大きさ、例えば、図１０のような４ピクセル（Ｐ＃１〜Ｐ＃４）×４ライン（Ｌ＃１〜Ｌ＃４）の基準データパターンをあらかじめ貯蔵する。メモリー７１２は、タイミングコントローラ１０１の内部レジスターで代替することができる。
【００３８】
比較器７１１は、入力映像の１フレームデータの中で所定の大きさのデータ、例えば、図９のように、８ピクセル（Ｐ＃１〜Ｐ＃８)×８ライン（Ｌ＃１〜Ｌ＃４）のサンプルデータを抽出する。そして、このサンプルデータとメモリー７１２に貯蔵された基準データパターンをサブピクセル単位で比べる。フリッカーパターン判定部７１３は、比較器７１１から入力される比較結果に基づいてサンプルデータが基準データパターンに一致するか否かを判定する。サンプルデータと基準データパターンが同一であれば、フリッカーパターン判定部７１３は、入力映像データを共通電圧シフトを誘発するフリッカーパターンとして認識し、第１問題パターンフラッグ（ＦＬ１）を第１論理(以下、ハイ論理)で発生し、第２問題パターン認識部７２の動作をディセーブル(disable)させる。反面、サンプルデータと基準データパターンが同一でなければ、フリッカーパターン判定部７１３は、入力映像データがフリッカーパターンがないと判定し、第１問題パターンフラッグ（ＦＬ１）を第２論理(以下、ロー論理)で発生して、第２問題パターン認識部７２の動作をイネーブル(enable)させる。
【００３９】
第２問題パターン認識部７２は、フリッカーパターン以外の問題パターン(例えば、シャットダウンパターン、スミアパターン等)を検出するために第１乃至第４カウンター（７２１〜７２４）と共通電圧シフト判定部７２５を含む。
【００４０】
第１カウンター７２１乃至第４カウンター７２４のカウンティング動作は、フリッカーパターン判定部７１３から入力される第１問題パターンフラッグ（ＦＬ１）がロー論理である時にだけイネーブルされる。第１カウンター７２１は、入力映像データに水平１ドットインバージョンの極性パターンを１：１にマッピングし、正極性にマッピングされたホワイト階調データの個数をカウントする。第２カウンター７２２は、入力映像データに水平１ドットインバージョンの極性パターンを１：１にマッピングし、負極性にマッピングされたホワイト階調データの個数をカウントする。第３カウンター７２３は、入力映像データに水平２ドットインバージョンの極性パターンを１：１にマッピングし、正極性にマッピングされたホワイト階調データの個数をカウントする。第４カウンター７２４は、入力映像データに水平２ドットインバージョンの極性パターンを１：１にマッピングし、負極性にマッピングされたホワイト階調データの個数をカウントする。
【００４１】
共通電圧シフト判定部７２５は、第１カウンター７２１及び第２カウンター７２２から１ラインのデータに対するカウント累積値の入力を受け、正極性にマッピングされたホワイト階調データの個数と、負極性にマッピングされたホワイト階調データの個数の差を算出し、その算出結果を所定の基準値と比べる。そして、この比較結果を通じて、共通電圧シフト判定部７２５は、入力映像のデータ電圧の極性を水平１ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第１共通電圧シフト量を導出する。共通電圧シフト判定部７２５は、第３カウンター７２３及び第４カウンター７２４から１ラインのデータに対するカウント累積値の入力を受け、正極性にマッピングされたホワイト階調データの個数と、負極性にマッピングされたホワイト階調データの個数の差を算出し、その算出結果を所定の基準値と比べる。そして、この比較結果を通じて、共通電圧シフト判定部７２５は、入力映像のデータ電圧の極性を水平２ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第２共通電圧シフト量を導出する。共通電圧シフト判定部７２５は、第１共通電圧シフト量と第２共通電圧シフト量を比べ、第１共通電圧シフト量が第２共通電圧シフト量より大きければ、入力映像データがフリッカーパターン以外の問題パターンと認識し、第２問題パターンフラッグ（ＦＬ２）をハイ論理で発生し、反対に、第１共通電圧シフト量が第２共通電圧シフト量より小さければ、入力映像データが正常データであると認識し、第２問題パターンフラッグ（ＦＬ２）をロー論理で発生する。
【００４２】
極性制御部７３は、第１問題パターン認識部７１から入力される第１問題パターンフラッグ（ＦＬ１）と、第２問題パターン認識部７２から入力される第２問題パターンフラッグ（ＦＬ２）の論理状態によって水平極性制御信号（ＨＩＮＶ）の論理を決定する。極性制御部７３は、第１問題パターンフラッグ（ＦＬ１）がハイ論理で入力されれば(すなわち、入力映像データがフリッカーパターンであると)、水平極性制御信号（ＨＩＮＶ）をロー論理で発生し、ドットインバージョンの変更なしにソースドライブＩＣでデフォルト(default)値で指定された水平１ドット（Ｈ１Ｄｏｔ）インバージョンでデータ電圧の極性を制御する。極性制御部７３は、第１問題パターンフラッグ（ＦＬ１）がロー論理で入力され、第２問題パターンフラッグ（ＦＬ２）がハイ論理に入力されれば(すなわち、入力映像データがフリッカーパターン以外の問題パターンであると)、水平極性制御信号（ＨＩＮＶ）をハイ論理で発生し、ドットインバージョンを変更することで水平２ドット（Ｈ２Ｄｏｔ)インバージョンでデータ電圧の極性を制御する。極性制御部７３は、第１問題パターンフラッグＦＬ１及び第２問題パターンフラッグＦＬ２がすべてロー論理で入力されれば(すなわち、入力映像データが正常データであると)、水平極性制御信号（ＨＩＮＶ）をロー論理で発生し、ドットインバージョンの変更なしに水平１ドット（Ｈ１Ｄｏｔ）インバージョンでデータ電圧の極性を制御する。一方、極性制御部７３は、問題パターンフラッグＦＬ１、問題パターンフラッグＦＬ２の論理によって水平極性制御信号（ＨＩＮＶ）とともに垂直極性制御信号（ＰＯＬ）の論理反転周期を異なるよう変更することもできる。
【００４３】
図１１は、フリッカーパターンでドットインバージョンによってデータの極性偏重と共通電圧シフトを示す図である。図１２は、多様な問題パターンに対しドットインバージョンを変更した例を示す図である。
【００４４】
図１１及び図１２を参照すれば、シャットダウンパターンは、ホワイト階調のピクセルデータとブラック階調のピクセルデータが１ピクセル単位に交互するデータである。スミアパターンは、ホワイト階調のピクセルデータとブラック階調のピクセルデータが２ピクセル単位に交互するデータである。フリッカーパターンは、第４ｉ（ｉは正の整数）＋１ライン（ＬＩＮＥ＃１、ＬＩＮＥ＃５、ＬＩＮＥ＃９）でＮ番目ピクセルデータのＲデータとＮ＋１番目ピクセルデータのＧデータがホワイト階調データであり、第４ｉ＋３ライン（ＬＩＮＥ＃３、 ＬＩＮＥ＃７、ＬＩＮＥ＃１１）でＮ番目ピクセルデータのＧデータとＮ＋１番目ピクセルデータのＲデータがホワイト階調データであり、残りデータはブラック階調であるデータである。
【００４５】
本発明は、前述のように、シャットダウンパターン、スミアパターン及びフリッカーパターンなどの多様な類型の問題パターンを前もって定義して、この中でフリッカーパターンを除いた他の問題パターンが入力される時、図１２のように、水平２ドットインバージョンで液晶表示装置を駆動し、共通電圧のシフトを最小化する。そして、本発明は、問題パターンの中で例外的にフリッカーパターンが入力される時、液晶表示装置を水平１ドットインバージョンで駆動し、図１1のように、共通電圧がシープされた状態を維持させることで、共通電圧チューニング工程で共通電圧を最適化することができるようにする。
【００４６】
図１３及び図１４は、本発明の実施の形態に係る液晶表示装置の駆動方法を示す流れ図てある。
【００４７】
図１３及び図１４を参照すれば、タイミングコントローラは、入力映像の１フレームデータの中で所定の大きさのサンプルデータをメモリーに既に貯蔵されたフリッカーパターン検出のための基準データパターンとサブピクセル単位で比べ、サンプルデータが基準データパターンに一致するか否かを判定する（Ｓ１０〜Ｓ３０）。
【００４８】
サンプルデータが基準データパターンと同一であれば（Ｓ３０のＹｅｓ）、タイミングコントローラは、入力映像データを共通電圧シフトを誘発するフリッカーパターンとして認識し、第１問題パターンフラッグをハイ論理で発生し、ホワイト階調データが表示されるホワイトピクセルの優勢極性をカウントするためのカウンターの動作をディセーブルさせ、水平極性制御信号をロー論理で発生し、ドットインバージョンの変更なしにソースドライブＩＣでデフォルト(default)値で指定された水平１ドット（Ｈ１Ｄｏｔ）インバージョンでデータ電圧の極性を制御する（Ｓ４０、Ｓ５０）。
【００４９】
サンプルデータが基準データパターンと同一でなければ（Ｓ３０のＮｏ）、タイミングコントローラは、入力映像データがフリッカーパターンではないと判定し、第１問題パターンフラッグをロー論理で発生し、ホワイト階調データが表示されるホワイトピクセルの優勢極性をカウントするためのカウンターの動作をイネーブルさせる。
【００５０】
タイミングコントローラは、入力映像データに水平１ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントし、入力映像のデータ電圧の極性を水平１ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第１共通電圧シフト量を導出する。また、タイミングコントローラは、入力映像データに水平２ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントし、入力映像のデータ電圧の極性を水平２ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第２共通電圧シフト量を導出する（Ｓ６０、Ｓ７０）。
【００５１】
タイミングコントローラは、第１共通電圧シフト量と第２共通電圧シフト量を比べる。（Ｓ８０）
【００５２】
第１共通電圧シフト量が第２共通電圧シフト量より大きければ（Ｓ８０のＹｅｓ）、タイミングコントローラは、入力映像データがフリッカーパターン以外の問題パターンであると認識し、第２問題パターンフラッグをハイ論理で発生する。そして、水平極性制御信号をハイ論理で発生し、ドットインバージョンを変更することで水平２ドット（Ｈ２Ｄｏｔ) インバージョンでデータ電圧の極性を制御する（Ｓ９０）。
【００５３】
一方、第１共通電圧シフト量が第２共通電圧シフト量より小さければ（Ｓ８０の Ｎｏ）、タイミングコントローラは、入力映像データが正常データであると認識し、第２問題パターンフラッグをロー論理で発生する。そして、水平極性制御信号をロー論理で発生し、ドットインバージョンの変更なしに水平１ドット（Ｈ１Ｄｏｔ）インバージョンでデータ電圧の極性を制御する（Ｓ１００）。
【００５４】
以上説明した内容を通じて、当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載した内容に限定されるのではなく、特許請求の範囲によって決められなければならない。
【技術分野】
【０００１】
本発明は、液晶表示装置とその駆動方法に関する。
【背景技術】
【０００２】
アクティブマトリックス駆動方式の液晶表示装置は、スイッチング素子として薄膜トランジスター（以下、ＴＦＴと称す)を用いて動画を表示している。この液晶表示装置は、陰極線管に比べて小型化が可能であり、ポータブル情報機器、事務機器、コンピューターなどで表示器に応用されるのは勿論、テレビにも応用されている。
【０００３】
液晶表示装置の液晶セルは、画素電極に供給されるデータ電圧と共通電極に供給される共通電圧の電位差によって透過率を変化させることで画像を表示する。一般的に、液晶表示装置は、液晶の劣化を防止するために液晶に印加されるデータ電圧の極性を周期的に反転させるインバージョン方式で駆動されている。液晶表示装置がインバージョン方式で駆動されれば、液晶セルに充電されるデータ電圧の極性と入力映像のデータパターンの相関関係によって液晶表示装置の画質が落ちることがある。これは、液晶セルに充電されるデータ電圧によって液晶セルに充電されるデータ電圧の極性が正極性と負極性の均衡を保たせることなく一方の極性が優勢極性となり、それによって、共通電極に印加される共通電圧がシフトされるからである。共通電圧がシフトされれば、液晶セルの基準電位が搖れるので観察者は液晶表示装置に表示された画像でクロストーク(crosstalk)やフリッカー(flicker)、スミア(smear)現象などを感じることになる。
【０００４】
図１は、液晶表示装置をドットインバージョンで駆動する時、画質が落ちる問題パターン(problem pattern)のデータ例を示す。
【０００５】
問題パターンの中で、図１のように、ホワイト階調のピクセルデータ(白色)とブラック階調のピクセルデータ(黒色)が１ピクセル単位で交互するパターンをシャットダウンパターン(Shutdown pattern)という。ピクセルデータそれぞれは、赤色サブピクセルデータ（Ｒ）、緑色サブピクセルデータ（Ｇ）及び青色サブピクセルデータ（Ｂ）を含む。シャットダウンパターンの検出方法は、入力映像に含まれたシャットダウンパターンをカウントしてそのカウント値によってシャットダウンパターン可否を判断することができる。例えば、シャットダウンパターンの検出方法は、Ｎ（Ｎは正の整数）番目ピクセルデータがホワイト階調のピクセルデータであり、Ｎ＋１番目ピクセルデータがブラック階調のピクセルデータである時、問題ピクセルカウンターのカウント値を１ずつ増加させて、そのカウント値が所定のしきい値以上の時、入力映像のデータをシャットダウンパターンと判断する。
【０００６】
シャットダウンパターンを認識するためには、図２のように、６つのサブピクセルで示される最大（２３−１）×２＝１４個のパターンを前もって定義しなければならなく、そのパターンそれぞれを検出するための検出ロジッグが必要である。
【０００７】
問題パターンには、シャットダウンパターン以外にもドットインバージョンで画質を落とす多様な類型のパターンが存在し、その例としては、図１２のようなスミアパターン(Smear pattern)、フリッカーパターン(Flicker pattern)などがある。
【０００８】
一方、入力映像からフリッカーパターンを認識すれば、ドットインバージョンの極性反転周期を異なるようにしてフリッカーを防止できる方法を考慮することができる。このような方法の一例としては、本願出願人によって既に出願された大韓民国特許出願第１０−２００９−００７５３８２号(2009．08．14)に開示されている。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ところが、この方法でフリッカーパターンの認識を通じてドットインバージョンを変更すれば、フリッカーが現われないので共通電圧シフトを判断することができない。したがって、フリッカーパターンが入力される時、ドットインバージョンを変更すれば、共通電圧チューニング工程で共通電圧のシフト程度が分かりにくいので共通電圧を最適化しにくいという問題があった。
【００１０】
そこで、本発明は、前記問題に鑑みてなされたものであり、本発明の目的とするところは、問題パターンが入力される時、画質が良いドットインバージョンに自動変更し、共通電圧のチューニングが可能になるようにした液晶表示装置とその駆動方法を提供するのにある。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明に係る液晶表示装置は、入力映像データを正極性／負極性アナログデータ電圧に変換して前記データラインに出力するデータ駆動回路と、前記データ電圧と同期するゲートパルスを前記ゲートラインに順次供給するゲート駆動回路と、前記入力映像データを前記データ駆動回路に供給し前記データ駆動回路と前記ゲート駆動回路の動作タイミングを制御し、あらかじめ貯蔵された基準データパターンと前記入力映像データを比べて一致可否を判定し、前記判定結果両者が同一であれば、第１問題パターンという認識下でホワイト階調データをカウントする動作をディセーブルさせると共に、前記データ駆動回路から出力される前記データ電圧の水平極性を水平１ドットインバージョンで制御し、前記判定結果両者が同一でなければ、第２問題パターンという認識下で前記カウントする動作をイネーブルさせ、カウント値に基づいて共通電圧のシフトを判断してこのシフト程度を最小化することができるように前記データ駆動回路から出力される前記データ電圧の水平極性を水平２ドットインバージョンで制御するタイミングコントローラとを備える。
【００１２】
また、本発明に係る液晶表示装置の駆動方法は、データラインとゲートラインが交差する液晶表示パネルと、デジタルビデオデータを正極性／負極性アナログデータ電圧に変換して前記データラインに出力するデータ駆動回路と、前記データ電圧と同期するゲートパルスを前記ゲートラインに順次供給するゲート駆動回路とを備える液晶表示装置の駆動方法において、（Ａ）あらかじめ貯蔵された基準データパターンと前記入力映像データを比べて一致可否を判定し、前記判定結果両者が同一であれば、第１問題パターンという認識下でホワイト階調データをカウントする動作をディセーブルさせると共に、前記データ駆動回路から出力される前記データ電圧の水平極性を水平１ドットインバージョンで制御する段階と、（Ｂ）前記判定結果両者が同一でなければ、第２問題パターンという認識下で前記カウントする動作をイネーブルさせ、カウント値に基づいて共通電圧のシフトを判断し、このシフト程度を最小化することができるように前記データ駆動回路から出力される前記データ電圧の水平極性を水平２ドットインバージョンで制御する段階とを含む。
【発明の効果】
【００１３】
本発明に係る液晶表示装置及びその駆動方法は、シャットダウンパターン、スミアパターン、フリッカーパターンなどの多様な類型の問題パターンを前もって定義し、この中でフリッカーパターンを除いた他の問題パターンが入力される時、水平２ドットインバージョンで液晶表示装置を駆動し共通電圧のシフトを最小化することで画質を向上させる。
【００１４】
そして、本発明は、問題パターンの中で例外的にフリッカーパターンが入力される時、液晶表示装置を水平１ドットインバージョンで駆動して共通電圧がシフトされた状態を維持させることで、共通電圧のチューニング工程ができるようにする。
【図面の簡単な説明】
【００１５】
【図１】共通電圧シフトを誘発することができる問題パターンの例を示す図である。
【図２】共通電圧シフトを誘発することができる問題パターンの例を示す図である。
【図３】本発明の実施の形態に係る液晶表示装置を示すブロック図である。
【図４】図３に示された画素アレイの多様な例を示す図である。
【図５】図３に示された画素アレイの多様な例を示す図である。
【図６】図３に示された画素アレイの多様な例を示す図である。
【図７】図３に示されたタイミングコントローラで問題パターン認識と極性制御部分を示すブロック図である。
【図８】図７に示された第１及び第２問題パターン認識部を詳しく示す図である。
【図９】８ピクセル×８ラインの入力データのサンプルを示す図である。
【図１０】フリッカーパターン検出に利用される４ピクセル×４ラインの基準データパターンを示す図である。
【図１１】フリッカーパターンでドットインバージョンによってデータの極性偏重と共通電圧シフトを示す図である。
【図１２】多様な問題パターンに対してドットインバージョンを変更した例を示す図である。
【図１３】本発明の実施の形態に係る液晶表示装置の駆動方法を示す流れ図である。
【図１４】本発明の実施の形態に係る液晶表示装置の駆動方法を示す流れ図である。
【発明を実施するための形態】
【００１６】
以下、図３乃至図１４を参照して本発明の望ましい実施の形態に対して説明する。
【００１７】
図３を参照すれば、本発明の実施の形態に係る液晶表示装置は、液晶表示パネル１００、タイミングコントローラ１０１、データ駆動回路１０２、及びゲート駆動回路１０３を備える。データ駆動回路１０２は、複数のソースドライブＩＣ(Integrated Circuit)を含む。ゲート駆動回路１０３は複数のゲートドライブＩＣを含む。
【００１８】
液晶表示パネル１００は、二枚のガラス基板の間に液晶層が形成される。液晶表示パネル１００は、データライン１０５とゲートライン１０６の交差構造によってマトリックス状に配置された液晶セル(Clc)を含む。
【００１９】
液晶表示パネル１００の下部ガラス基板には画素アレイが形成される。画素アレイは、データライン１０５とゲートライン１０６の交差部に形成された液晶セル(Clc)、液晶セルの画素電極１に接続されたＴＦＴ、及びストレージキャパシター(Cst)を含む。画素アレイは、図４乃至図６のように、多様な形態で具現することができる。液晶セル(Clc)は、ＴＦＴに接続され画素電極１と共通電極２の間の電界によって駆動される。液晶表示パネル１００の上部ガラス基板上には、ブラックマトリクス、カラーフィルターなどが形成される。液晶表示パネル１００の上部ガラス基板と下部ガラス基板それぞれには、偏光板が附着し液晶のプレチルト角(pre-tilt angle)を設定するための配向膜が形成される。
【００２０】
共通電極２は、ＴＮ(Twisted Nematic)モードとＶＡ(Vertical Alignment)モードのような垂直電界駆動方式で上部ガラス基板上に形成され、ＩＰＳ（In Plane Switching)モードとFFS(Fringe Field Switching)モードのような水平電界駆動方式で画素電極１と共に下部ガラス基板上に形成される。
【００２１】
本発明で適用可能な液晶表示パネル１００は、ＴＮモード、ＶＡモード、ＩＰＳモード、ＦＦＳモードだけではなく、どのようなの液晶モードでも具現することができる。本発明の液晶表示装置は、透過型液晶表示装置、半透過型液晶表示装置、反射型液晶表示装置などいずれの形態でも具現することができる。透過型液晶表装置と半透過型液晶表示装置ではバックライトユニットが必要である。バックライトユニットは直下型(direct type)バックライトユニットまたはエッジ型(edge type)バックライトユニットで具現することができる。
【００２２】
タイミングコントローラ１０１は、システムボード１０４から入力された入力映像のデジタルビデオデータ（ＲＧＢ）をデータ駆動回路１０２に供給する。タイミングコントローラ１０１は、システムボード１０４から垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、データイネーブル信号(Data Enable、ＤＥ)、ドットクロック（ＣＬＫ）などのタイミング信号の入力を受けデータ駆動回路１０２とゲート駆動回路１０３の動作タイミングを制御するための制御信号を発生する。制御信号は、ゲート駆動回路１０３の動作タイムを制御するためのゲートタイミング制御信号、データ駆動回路１０２の動作タイミングとデータ電圧の垂直極性を制御するためのデータタイミング制御信号を含む。タイミングコントローラ１０１は、６０Ｈｚのフレーム周波数に入力されるデジタルビデオデータが６０×ｉ（ｉは正の整数）Ｈｚのフレーム周波数で液晶表示パネルの画素アレイ（ＰＡ）で再生されるようにゲートタイミング制御信号とデータタイミング制御信号の周波数を６０×ｉＨｚのフレーム周波数基準に遞倍することができる。
【００２３】
ゲートタイミング制御信号は、ゲートスタートパルス(Gate Start Pulse、ＧＳＰ)、ゲートシフトクロック(Gate Shift Clock、ＧＳＣ)、ゲート出力イネーブル信号(Gate Output Enable、ＧＯＥ)などを含む。ゲートスタートパルス（ＧＳＰ）は、一番目ゲートパルスを発生するゲートドライブＩＣに印加されて一番目ゲートパルスが発生されるようにそのゲートドライブＩＣを制御する。ゲートシフトクロック（ＧＳＣ）は、ゲートドライブＩＣに共通に入力されるクロック信号としてゲートスタートパルス（ＧＳＰ）をシフトさせるためのクロック信号である。ゲート出力イネーブル信号（ＧＯＥ）は、ゲートドライブＩＣの出力を制御する。
【００２４】
データタイミング制御信号は、ソーススタートパルス(Source Start Pulse、ＳＳＰ)、ソースサンプリングクロック(Source Sampling Clock、ＳＳＣ)、垂直極性制御信号(Polarity: ＰＯＬ)、水平極性制御信号（ＨＩＮＶ）、及びソース出力イネーブル信号(Source Output Enable、ＳＯＥ)などを含む。
【００２５】
ソーススタートパルス（ＳＳＰ）は、データ駆動回路１０２のデータサンプリング開始タイミングを制御する。ソースサンプリングクロック（ＳＳＣ）は、ライジングまたはポーリングエッジに基準しソースドライブＩＣそれぞれでデータのサンプリングタイミングを制御するクロック信号である。垂直極性制御信号（ＰＯＬ）は、ソースドライブＩＣそれぞれから順次出力されるデータ電圧の垂直極性を制御する。水平極性制御信号（ＨＩＮＶ）は、ソースドライブＩＣそれぞれのＨ＿２ＤＯＴオプション端子に供給されソースドライブＩＣそれぞれから共に出力されるデータ電圧の水平極性を制御する。垂直極性制御信号（ＰＯＬ）は、垂直２ドットインバージョンでデータ駆動回路１０２を制御する時、２水平期間周期で論理が反転され、垂直１ドットインバージョンでデータ駆動回路１０２を制御する時、１水平期間周期で論理が反転される。水平極性制御信号（ＨＩＮＶ）は、水平２ドットインバージョンでデータ駆動回路１０２を制御する時、ハイ論理で発生し、水平１ドットインバージョンでデータ駆動回路１０２を制御する時、ロー論理が発生する。ソース出力イネーブル信号（ＳＯＥ）は、データ駆動回路１０２の出力タイミングを制御する。データ駆動回路１０２に入力されるデジタルビデオデータがｍｉｎｉ ＬＶＤＳ(Low Voltage Differential Signaling) インターフェイス規格に伝送されれば、ソーススタートパルス（ＳＳＰ）とソースサンプリングクロック（ＳＳＣ）は省略される。
【００２６】
タイミングコントローラ１０１は、入力映像データにおいて多様な類型の問題パターンを認識し、その問題パターンが検出される時、ドットインバージョンを変更する。例えば、タイミングコントローラ１０１は、問題パターンの中でシャットダウンパターンやスミアパターンが認識されれば、水平極性制御信号（ＨＩＮＶ）をハイ論理に反転させ、液晶表示パネル１００のドットインバージョンを水平２ドットインバージョンに変更する。例外的に、タイミングコントローラ１０１は、図１１及び図１２のようなフリッカーパターンを認識すればドットインバージョンを変更しない。これは、共通電圧チューニング工程で共通電圧（Ｖｃｏｍ）のシフト程度を認識するようにするためである。
【００２７】
データ駆動回路１０２のソースドライブＩＣそれぞれは、シフトレジスター、ラッチ、デジタル-アナログ変換器、出力バッファーなどを含む。データ駆動回路１０２は、タイミングコントローラ１０１の制御下でデジタルビデオデータ（ＲＧＢ）をラッチする。そして、データ駆動回路１０２は、垂直極性制御信号（ＰＯＬ）に応答し、デジタルビデオデータ（ＲＧＢ）をアナログ正極性／負極性ガンマ補償電圧に変換し、データ電圧の極性を反転させ、水平極性制御信号（ＨＩＮＶ）によって決定された水平ドットインバージョンの極性パターンを有するデータ電圧を共に出力する。
【００２８】
ゲート駆動回路１０３は、シフトレジスターとレベルシフトを利用し、ゲートタイミング制御信号によってゲートパルスをゲートライン１０６に順次供給する。
【００２９】
図４乃至図６は、画素アレイの多様な例を示す等価回路である。
【００３０】
図４の画素アレイは、大部分の液晶表示装置で適用される画素アレイとしてデータライン（Ｄ１〜Ｄ６）とゲートライン（Ｇ１〜Ｇ４）が交差する。この画素アレイにおいて、赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）それぞれはコラム方向に沿って配置される。ＴＦＴそれぞれは、ゲートライン（Ｇ１〜Ｇ４）からのゲートパルスに応答し、データライン（Ｄ１〜Ｄ６）からのデータ電圧をデータライン（Ｄ１〜Ｄ６）の左側(または右側)に配置された液晶セルの画素電極に供給する。図４に示された画素アレイにおいて、１ピクセルはコラム方向と直交するロー方向(またはライン方向)に沿って隣合う赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）を含む。図４に示された画素アレイの解像度がｍ×ｎ（ｍ、ｎは正の整数）である時、ｍ×３(ここで、３はＲＧＢ)個のデータラインとｎ個のゲートラインが必要である。この画素アレイのゲートラインそれぞれには、データ電圧と同期する１水平期間のゲートパルスが順次供給される。
【００３１】
図５に示された画素アレイは、図４に示された画素アレイに比べて同一解像度で必要なデータラインの個数を１／２に減らすことができ、必要なソースドライブＩＣの個数も１／２に減らすことができる。この画素アレイにおいて、赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）それぞれはコラム方向に沿って配置される。図５に示された画素アレイにおいて、１ピクセルはコラム方向と直交するライン方向に沿って隣合う赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）を含む。
【００３２】
図５に示された画素アレイにおいて、左右で隣合う液晶セルは同一であるデータラインを共有し、そのデータラインを通じて時分割方式に供給されるデータ電圧を連続に充電する。データライン（Ｄ１〜Ｄ４）の左側に配置された液晶セルとＴＦＴをそれぞれ第１液晶セルと第１ＴＦＴ（Ｔ１）で定義し、データライン（Ｄ１〜Ｄ４）の右側に配置された液晶セルとＴＦＴをそれぞれ第２液晶セルと第２ＴＦＴ（Ｔ２）で定義し、ＴＦＴの接続関係を説明すれば次のとおりである。
【００３３】
第１ＴＦＴ（Ｔ１）は、奇数ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７）からのゲートパルスに応答し、データライン（Ｄ１〜Ｄ４）からのデータ電圧を第１液晶セルの画素電極に供給する。第１ＴＦＴ（Ｔ１）のゲート電極は、奇数ゲートライン（Ｇ１、Ｇ３、Ｇ５、Ｇ７）に接続され、ドレーン電極は、データライン（Ｄ１〜Ｄ４）に接続される。第１ＴＦＴ（Ｔ１）のソース電極は、第１液晶セルの画素電極に接続される。第２ＴＦＴ（Ｔ２）は、偶数ゲートライン（Ｇ２、Ｇ４、Ｇ６、Ｇ８）からのゲートパルスに応答し、データライン（Ｄ１〜Ｄ４）からのデータ電圧を第２液晶セルの画素電極に供給する。第２ＴＦＴ（Ｔ２）のゲート電極は、偶数ゲートライン（Ｇ２、Ｇ４、Ｇ６、Ｇ８）に接続され、ドレーン電極は、データライン（Ｄ１〜Ｄ４）に接続される。第２ＴＦＴ（Ｔ２）のソース電極は、第２液晶セルの画素電極に接続される。図６に示された画素アレイの解像度がｍ×ｎであるの時（ｍかける３（ここで、３はＲＧＢ））／２個のデータラインと２ｎ個のゲートラインが必要である。この画素アレイ（ＰＡ）のゲートラインそれぞれにはデータ電圧と同期する１／２水平期間のゲートパルスが順次供給される。
【００３４】
図６に示された画素アレイは図４に示された画素アレイに比べて同一解像度で必要なデータラインの個数を１／３で減らすことができるし、必要なソースドライブＩＣの個数も１／３で減らすことができる。この画素アレイで赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）それぞれはライン方向に沿って配置される。図６に示された画素アレイで１ピクセルはコラム方向に沿って隣合う赤色サブピクセル（Ｒ）、緑色サブピクセル（Ｇ）及び青色サブピクセル（Ｂ）を含む。ＴＦＴそれぞれはゲートライン（Ｇ１〜Ｇ６）からのゲートパルスに応答しデータライン（Ｄ１〜Ｄ６）からのデータ電圧をデータライン（Ｄ１〜Ｄ６）の左側(または右側)に配置された液晶セルの画素電極に供給する。図６に示された画素アレイ（ＰＡ）の解像度がｍ×ｎである時、ｍ個のデータラインと３ｎ個のゲートラインが必要である。この画素アレイ（ＰＡ）のゲートラインそれぞれにはデータ電圧と同期する１／３水平期間のゲートパルスが順次供給される。
【００３５】
図７及び図８は、タイミングコントローラ１０１で問題パターン認識と極性制御部分を示すブロック図である。図９は、入力映像の１フレームデータの中でサンプリングされた一部データを示し、図１０は、フリッカーパターンの検出に利用される基準データパターンを示す。
【００３６】
図７を参照すれば、タイミングコントローラ１０１は、入力映像データから多様な問題パターンの中でフリッカーパターンを検出する第１問題パターン認識部７１、フリッカーパターン以外の問題パターンを検出する第２問題パターン認識部７２、及び極性制御部７３を備える。
【００３７】
第１問題パターン認識部７１は、入力映像データがフリッカーパターンであるかを検出するために、図９のように、比較器１１、メモリー７１２及びフリッカーパターン判定部７１３を含む。メモリー７１２は、フリッカーパターンの検出に利用され、所定の大きさ、例えば、図１０のような４ピクセル（Ｐ＃１〜Ｐ＃４）×４ライン（Ｌ＃１〜Ｌ＃４）の基準データパターンをあらかじめ貯蔵する。メモリー７１２は、タイミングコントローラ１０１の内部レジスターで代替することができる。
【００３８】
比較器７１１は、入力映像の１フレームデータの中で所定の大きさのデータ、例えば、図９のように、８ピクセル（Ｐ＃１〜Ｐ＃８)×８ライン（Ｌ＃１〜Ｌ＃４）のサンプルデータを抽出する。そして、このサンプルデータとメモリー７１２に貯蔵された基準データパターンをサブピクセル単位で比べる。フリッカーパターン判定部７１３は、比較器７１１から入力される比較結果に基づいてサンプルデータが基準データパターンに一致するか否かを判定する。サンプルデータと基準データパターンが同一であれば、フリッカーパターン判定部７１３は、入力映像データを共通電圧シフトを誘発するフリッカーパターンとして認識し、第１問題パターンフラッグ（ＦＬ１）を第１論理(以下、ハイ論理)で発生し、第２問題パターン認識部７２の動作をディセーブル(disable)させる。反面、サンプルデータと基準データパターンが同一でなければ、フリッカーパターン判定部７１３は、入力映像データがフリッカーパターンがないと判定し、第１問題パターンフラッグ（ＦＬ１）を第２論理(以下、ロー論理)で発生して、第２問題パターン認識部７２の動作をイネーブル(enable)させる。
【００３９】
第２問題パターン認識部７２は、フリッカーパターン以外の問題パターン(例えば、シャットダウンパターン、スミアパターン等)を検出するために第１乃至第４カウンター（７２１〜７２４）と共通電圧シフト判定部７２５を含む。
【００４０】
第１カウンター７２１乃至第４カウンター７２４のカウンティング動作は、フリッカーパターン判定部７１３から入力される第１問題パターンフラッグ（ＦＬ１）がロー論理である時にだけイネーブルされる。第１カウンター７２１は、入力映像データに水平１ドットインバージョンの極性パターンを１：１にマッピングし、正極性にマッピングされたホワイト階調データの個数をカウントする。第２カウンター７２２は、入力映像データに水平１ドットインバージョンの極性パターンを１：１にマッピングし、負極性にマッピングされたホワイト階調データの個数をカウントする。第３カウンター７２３は、入力映像データに水平２ドットインバージョンの極性パターンを１：１にマッピングし、正極性にマッピングされたホワイト階調データの個数をカウントする。第４カウンター７２４は、入力映像データに水平２ドットインバージョンの極性パターンを１：１にマッピングし、負極性にマッピングされたホワイト階調データの個数をカウントする。
【００４１】
共通電圧シフト判定部７２５は、第１カウンター７２１及び第２カウンター７２２から１ラインのデータに対するカウント累積値の入力を受け、正極性にマッピングされたホワイト階調データの個数と、負極性にマッピングされたホワイト階調データの個数の差を算出し、その算出結果を所定の基準値と比べる。そして、この比較結果を通じて、共通電圧シフト判定部７２５は、入力映像のデータ電圧の極性を水平１ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第１共通電圧シフト量を導出する。共通電圧シフト判定部７２５は、第３カウンター７２３及び第４カウンター７２４から１ラインのデータに対するカウント累積値の入力を受け、正極性にマッピングされたホワイト階調データの個数と、負極性にマッピングされたホワイト階調データの個数の差を算出し、その算出結果を所定の基準値と比べる。そして、この比較結果を通じて、共通電圧シフト判定部７２５は、入力映像のデータ電圧の極性を水平２ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第２共通電圧シフト量を導出する。共通電圧シフト判定部７２５は、第１共通電圧シフト量と第２共通電圧シフト量を比べ、第１共通電圧シフト量が第２共通電圧シフト量より大きければ、入力映像データがフリッカーパターン以外の問題パターンと認識し、第２問題パターンフラッグ（ＦＬ２）をハイ論理で発生し、反対に、第１共通電圧シフト量が第２共通電圧シフト量より小さければ、入力映像データが正常データであると認識し、第２問題パターンフラッグ（ＦＬ２）をロー論理で発生する。
【００４２】
極性制御部７３は、第１問題パターン認識部７１から入力される第１問題パターンフラッグ（ＦＬ１）と、第２問題パターン認識部７２から入力される第２問題パターンフラッグ（ＦＬ２）の論理状態によって水平極性制御信号（ＨＩＮＶ）の論理を決定する。極性制御部７３は、第１問題パターンフラッグ（ＦＬ１）がハイ論理で入力されれば(すなわち、入力映像データがフリッカーパターンであると)、水平極性制御信号（ＨＩＮＶ）をロー論理で発生し、ドットインバージョンの変更なしにソースドライブＩＣでデフォルト(default)値で指定された水平１ドット（Ｈ１Ｄｏｔ）インバージョンでデータ電圧の極性を制御する。極性制御部７３は、第１問題パターンフラッグ（ＦＬ１）がロー論理で入力され、第２問題パターンフラッグ（ＦＬ２）がハイ論理に入力されれば(すなわち、入力映像データがフリッカーパターン以外の問題パターンであると)、水平極性制御信号（ＨＩＮＶ）をハイ論理で発生し、ドットインバージョンを変更することで水平２ドット（Ｈ２Ｄｏｔ)インバージョンでデータ電圧の極性を制御する。極性制御部７３は、第１問題パターンフラッグＦＬ１及び第２問題パターンフラッグＦＬ２がすべてロー論理で入力されれば(すなわち、入力映像データが正常データであると)、水平極性制御信号（ＨＩＮＶ）をロー論理で発生し、ドットインバージョンの変更なしに水平１ドット（Ｈ１Ｄｏｔ）インバージョンでデータ電圧の極性を制御する。一方、極性制御部７３は、問題パターンフラッグＦＬ１、問題パターンフラッグＦＬ２の論理によって水平極性制御信号（ＨＩＮＶ）とともに垂直極性制御信号（ＰＯＬ）の論理反転周期を異なるよう変更することもできる。
【００４３】
図１１は、フリッカーパターンでドットインバージョンによってデータの極性偏重と共通電圧シフトを示す図である。図１２は、多様な問題パターンに対しドットインバージョンを変更した例を示す図である。
【００４４】
図１１及び図１２を参照すれば、シャットダウンパターンは、ホワイト階調のピクセルデータとブラック階調のピクセルデータが１ピクセル単位に交互するデータである。スミアパターンは、ホワイト階調のピクセルデータとブラック階調のピクセルデータが２ピクセル単位に交互するデータである。フリッカーパターンは、第４ｉ（ｉは正の整数）＋１ライン（ＬＩＮＥ＃１、ＬＩＮＥ＃５、ＬＩＮＥ＃９）でＮ番目ピクセルデータのＲデータとＮ＋１番目ピクセルデータのＧデータがホワイト階調データであり、第４ｉ＋３ライン（ＬＩＮＥ＃３、 ＬＩＮＥ＃７、ＬＩＮＥ＃１１）でＮ番目ピクセルデータのＧデータとＮ＋１番目ピクセルデータのＲデータがホワイト階調データであり、残りデータはブラック階調であるデータである。
【００４５】
本発明は、前述のように、シャットダウンパターン、スミアパターン及びフリッカーパターンなどの多様な類型の問題パターンを前もって定義して、この中でフリッカーパターンを除いた他の問題パターンが入力される時、図１２のように、水平２ドットインバージョンで液晶表示装置を駆動し、共通電圧のシフトを最小化する。そして、本発明は、問題パターンの中で例外的にフリッカーパターンが入力される時、液晶表示装置を水平１ドットインバージョンで駆動し、図１1のように、共通電圧がシープされた状態を維持させることで、共通電圧チューニング工程で共通電圧を最適化することができるようにする。
【００４６】
図１３及び図１４は、本発明の実施の形態に係る液晶表示装置の駆動方法を示す流れ図てある。
【００４７】
図１３及び図１４を参照すれば、タイミングコントローラは、入力映像の１フレームデータの中で所定の大きさのサンプルデータをメモリーに既に貯蔵されたフリッカーパターン検出のための基準データパターンとサブピクセル単位で比べ、サンプルデータが基準データパターンに一致するか否かを判定する（Ｓ１０〜Ｓ３０）。
【００４８】
サンプルデータが基準データパターンと同一であれば（Ｓ３０のＹｅｓ）、タイミングコントローラは、入力映像データを共通電圧シフトを誘発するフリッカーパターンとして認識し、第１問題パターンフラッグをハイ論理で発生し、ホワイト階調データが表示されるホワイトピクセルの優勢極性をカウントするためのカウンターの動作をディセーブルさせ、水平極性制御信号をロー論理で発生し、ドットインバージョンの変更なしにソースドライブＩＣでデフォルト(default)値で指定された水平１ドット（Ｈ１Ｄｏｔ）インバージョンでデータ電圧の極性を制御する（Ｓ４０、Ｓ５０）。
【００４９】
サンプルデータが基準データパターンと同一でなければ（Ｓ３０のＮｏ）、タイミングコントローラは、入力映像データがフリッカーパターンではないと判定し、第１問題パターンフラッグをロー論理で発生し、ホワイト階調データが表示されるホワイトピクセルの優勢極性をカウントするためのカウンターの動作をイネーブルさせる。
【００５０】
タイミングコントローラは、入力映像データに水平１ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントし、入力映像のデータ電圧の極性を水平１ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第１共通電圧シフト量を導出する。また、タイミングコントローラは、入力映像データに水平２ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントし、入力映像のデータ電圧の極性を水平２ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第２共通電圧シフト量を導出する（Ｓ６０、Ｓ７０）。
【００５１】
タイミングコントローラは、第１共通電圧シフト量と第２共通電圧シフト量を比べる。（Ｓ８０）
【００５２】
第１共通電圧シフト量が第２共通電圧シフト量より大きければ（Ｓ８０のＹｅｓ）、タイミングコントローラは、入力映像データがフリッカーパターン以外の問題パターンであると認識し、第２問題パターンフラッグをハイ論理で発生する。そして、水平極性制御信号をハイ論理で発生し、ドットインバージョンを変更することで水平２ドット（Ｈ２Ｄｏｔ) インバージョンでデータ電圧の極性を制御する（Ｓ９０）。
【００５３】
一方、第１共通電圧シフト量が第２共通電圧シフト量より小さければ（Ｓ８０の Ｎｏ）、タイミングコントローラは、入力映像データが正常データであると認識し、第２問題パターンフラッグをロー論理で発生する。そして、水平極性制御信号をロー論理で発生し、ドットインバージョンの変更なしに水平１ドット（Ｈ１Ｄｏｔ）インバージョンでデータ電圧の極性を制御する（Ｓ１００）。
【００５４】
以上説明した内容を通じて、当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載した内容に限定されるのではなく、特許請求の範囲によって決められなければならない。
【特許請求の範囲】
【請求項１】
入力映像データを正極性／負極性アナログデータ電圧に変換して前記データラインに出力するデータ駆動回路と、
前記データ電圧と同期するゲートパルスを前記ゲートラインに順次供給するゲート駆動回路と、
前記入力映像データを前記データ駆動回路に供給し前記データ駆動回路と前記ゲート駆動回路の動作タイミングを制御し、あらかじめ貯蔵された基準データパターンと前記入力映像データを比べて一致可否を判定し、前記判定結果両者が同一であれば、第１問題パターンという認識下でホワイト階調データをカウントする動作をディセーブルさせると共に、前記データ駆動回路から出力される前記データ電圧の水平極性を水平１ドットインバージョンで制御し、前記判定結果両者が同一でなければ、第２問題パターンという認識下で前記カウントする動作をイネーブルさせ、カウント値に基づいて共通電圧のシフトを判断してこのシフト程度を最小化することができるように前記データ駆動回路から出力される前記データ電圧の水平極性を水平２ドットインバージョンで制御するタイミングコントローラと
を備える液晶表示装置。
【請求項２】
前記タイミングコントローラは、
前記第１問題パターンを検出するための第１問題パターン認識部と、
前記第２問題パターンを検出するための第２問題パターン認識部と、
前記第１問題パターン認識部からの第１問題パターンフラッグと前記第２問題パターン認識部からの第２問題パターンフラッグの論理状態によって水平極性制御信号の論理を決定する極性制御部と
を備えることを特徴とする、請求項１記載の液晶表示装置。
【請求項３】
前記第１問題パターン認識部は、前記入力映像の１フレームデータの中で所定の大きさのサンプルデータを抽出した後、この抽出されたサンプルデータを前記基準データパターンとサブピクセル単位で比べて一致可否を判定し、前記判定結果両者が同一であれば、前記第１問題パターンフラッグをハイ論理で発生し、前記判定結果両者が同一でなければ、前記第１問題パターンフラッグをロー論理で発生する
ことを特徴とする、請求項２記載の液晶表示装置。
【請求項４】
前記第２問題パターン認識部は、
前記第１問題パターンフラッグがロー論理である時にだけイネーブルされる第１及び第２カウンターを利用し、前記入力映像データに水平１ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントし、前記データ電圧の極性を水平１ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第１共通電圧シフト量を導出し、
前記第１問題パターンフラッグがロー論理である時にだけイネーブルされる第３及び第４カウンターを利用し、前記入力映像データに水平２ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントし、前記データ電圧の極性を水平２ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第２共通電圧シフト量を導出し、
前記第１及び第２共通電圧シフト量を比べて第１共通電圧シフト量が第２共通電圧シフト量より大ければ、前記第２問題パターンフラッグをハイ論理で発生し、前記第１共通電圧シフト量が第２共通電圧シフト量より小さければ、前記第２問題パターンフラッグをロー論理で発生する
ことを特徴とする、請求項２記載の液晶表示装置。
【請求項５】
前記極性制御部は、
前記第１問題パターンフラッグがハイ論理で入力されるか、または前記第２問題パターンフラッグがロー論理で入力されれば、前記水平極性制御信号をロー論理で発生してドットインバージョンの変更なしにデフォルト値に指定された前記水平１ドットインバージョンで前記データ電圧の極性を制御し、
前記第１問題パターンフラッグがロー論理で入力されて前記第２問題パターンフラッグがハイ論理で入力されれば、前記水平極性制御信号をハイ論理で発生してドットインバージョンを変更することで前記水平２ドットインバージョンで前記データ電圧の極性を制御する
ことを特徴とする、請求項２記載の液晶表示装置。
【請求項６】
データラインとゲートラインが交差する液晶表示パネルと、デジタルビデオデータを正極性／負極性アナログデータ電圧に変換して前記データラインに出力するデータ駆動回路と、前記データ電圧と同期するゲートパルスを前記ゲートラインに順次供給するゲート駆動回路とを備える液晶表示装置の駆動方法において、
（Ａ）あらかじめ貯蔵された基準データパターンと前記入力映像データを比べて一致可否を判定し、前記判定結果両者が同一であれば、第１問題パターンという認識下でホワイト階調データをカウントする動作をディセーブルさせると共に、前記データ駆動回路から出力される前記データ電圧の水平極性を水平１ドットインバージョンで制御する段階と、
（Ｂ）前記判定結果両者が同一でなければ、第２問題パターンという認識下で前記カウントする動作をイネーブルさせ、カウント値に基づいて共通電圧のシフトを判断し、このシフト程度を最小化することができるように前記データ駆動回路から出力される前記データ電圧の水平極性を水平２ドットインバージョンで制御する段階と
を含むことを特徴とする液晶表示装置の駆動方法。
【請求項７】
前記データ駆動回路から出力される前記データ電圧の水平極性を制御するための水平極性制御信号を発生する段階をさらに含み、
前記水平極性制御信号は、第１問題パターンフラッグと第２問題パターンフラッグの論理状態によってその論理が決定される
ことを特徴とする、請求項６記載の液晶表示装置の駆動方法。
【請求項８】
前記段階（Ａ）において、前記第１問題パターン認識のために、前記入力映像の１フレームデータの中で所定の大きさのサンプルデータを抽出した後、この抽出されたサンプルデータを前記基準データパターンとサブピクセル単位で比べて一致可否を判定し、前記判定結果両者が同一であれば、前記第１問題パターンフラッグをハイ論理で発生し、前記判定結果両者が同一でなければ、前記第１問題パターンフラッグをロー論理で発生する
ことを特徴とする、請求項７記載の液晶表示装置の駆動方法。
【請求項９】
前記段階（Ｂ）は、
前記第１問題パターンフラッグがロー論理である時にだけイネーブルされる第１及び第２カウンターを利用し、前記入力映像データに水平１ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントして、前記データ電圧の極性を水平１ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第１共通電圧シフト量を導出する段階と、
前記第１問題パターンフラッグがロー論理である時にだけイネーブルされる第３及び第４カウンターを利用して、前記入力映像データに水平２ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントし、前記データ電圧の極性を水平２ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第２共通電圧シフト量を導出する段階と、
前記第１及び第２共通電圧シフト量を比べて第１共通電圧シフト量が第２共通電圧シフト量より大きければ、前記第２問題パターンフラッグをハイ論理で発生し、前記第１共通電圧シフト量が第２共通電圧シフト量より小さければ、前記第２問題パターンフラッグをロー論理で発生する
ことを特徴とする、請求項８記載の液晶表示装置の駆動方法。
【請求項１０】
前記水平極性制御信号は、
前記第１問題パターンフラッグがハイ論理に入力されるか、または前記第２問題パターンフラッグがロー論理に入力されることに応答してロー論理で発生されることで、ドットインバージョンの変更なしにデフォルト値に指定された前記水平１ドットインバージョンで前記データ電圧の極性を制御し、
前記第１問題パターンフラッグがロー論理に入力され、前記第２問題パターンフラッグがハイ論理に入力されることに応答してハイ論理で発生されることで、ドットインバージョンを変更し前記水平２ドットインバージョンで前記データ電圧の極性を制御する
ことを特徴とする、請求項９記載の液晶表示装置の駆動方法。
【請求項１】
入力映像データを正極性／負極性アナログデータ電圧に変換して前記データラインに出力するデータ駆動回路と、
前記データ電圧と同期するゲートパルスを前記ゲートラインに順次供給するゲート駆動回路と、
前記入力映像データを前記データ駆動回路に供給し前記データ駆動回路と前記ゲート駆動回路の動作タイミングを制御し、あらかじめ貯蔵された基準データパターンと前記入力映像データを比べて一致可否を判定し、前記判定結果両者が同一であれば、第１問題パターンという認識下でホワイト階調データをカウントする動作をディセーブルさせると共に、前記データ駆動回路から出力される前記データ電圧の水平極性を水平１ドットインバージョンで制御し、前記判定結果両者が同一でなければ、第２問題パターンという認識下で前記カウントする動作をイネーブルさせ、カウント値に基づいて共通電圧のシフトを判断してこのシフト程度を最小化することができるように前記データ駆動回路から出力される前記データ電圧の水平極性を水平２ドットインバージョンで制御するタイミングコントローラと
を備える液晶表示装置。
【請求項２】
前記タイミングコントローラは、
前記第１問題パターンを検出するための第１問題パターン認識部と、
前記第２問題パターンを検出するための第２問題パターン認識部と、
前記第１問題パターン認識部からの第１問題パターンフラッグと前記第２問題パターン認識部からの第２問題パターンフラッグの論理状態によって水平極性制御信号の論理を決定する極性制御部と
を備えることを特徴とする、請求項１記載の液晶表示装置。
【請求項３】
前記第１問題パターン認識部は、前記入力映像の１フレームデータの中で所定の大きさのサンプルデータを抽出した後、この抽出されたサンプルデータを前記基準データパターンとサブピクセル単位で比べて一致可否を判定し、前記判定結果両者が同一であれば、前記第１問題パターンフラッグをハイ論理で発生し、前記判定結果両者が同一でなければ、前記第１問題パターンフラッグをロー論理で発生する
ことを特徴とする、請求項２記載の液晶表示装置。
【請求項４】
前記第２問題パターン認識部は、
前記第１問題パターンフラッグがロー論理である時にだけイネーブルされる第１及び第２カウンターを利用し、前記入力映像データに水平１ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントし、前記データ電圧の極性を水平１ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第１共通電圧シフト量を導出し、
前記第１問題パターンフラッグがロー論理である時にだけイネーブルされる第３及び第４カウンターを利用し、前記入力映像データに水平２ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントし、前記データ電圧の極性を水平２ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第２共通電圧シフト量を導出し、
前記第１及び第２共通電圧シフト量を比べて第１共通電圧シフト量が第２共通電圧シフト量より大ければ、前記第２問題パターンフラッグをハイ論理で発生し、前記第１共通電圧シフト量が第２共通電圧シフト量より小さければ、前記第２問題パターンフラッグをロー論理で発生する
ことを特徴とする、請求項２記載の液晶表示装置。
【請求項５】
前記極性制御部は、
前記第１問題パターンフラッグがハイ論理で入力されるか、または前記第２問題パターンフラッグがロー論理で入力されれば、前記水平極性制御信号をロー論理で発生してドットインバージョンの変更なしにデフォルト値に指定された前記水平１ドットインバージョンで前記データ電圧の極性を制御し、
前記第１問題パターンフラッグがロー論理で入力されて前記第２問題パターンフラッグがハイ論理で入力されれば、前記水平極性制御信号をハイ論理で発生してドットインバージョンを変更することで前記水平２ドットインバージョンで前記データ電圧の極性を制御する
ことを特徴とする、請求項２記載の液晶表示装置。
【請求項６】
データラインとゲートラインが交差する液晶表示パネルと、デジタルビデオデータを正極性／負極性アナログデータ電圧に変換して前記データラインに出力するデータ駆動回路と、前記データ電圧と同期するゲートパルスを前記ゲートラインに順次供給するゲート駆動回路とを備える液晶表示装置の駆動方法において、
（Ａ）あらかじめ貯蔵された基準データパターンと前記入力映像データを比べて一致可否を判定し、前記判定結果両者が同一であれば、第１問題パターンという認識下でホワイト階調データをカウントする動作をディセーブルさせると共に、前記データ駆動回路から出力される前記データ電圧の水平極性を水平１ドットインバージョンで制御する段階と、
（Ｂ）前記判定結果両者が同一でなければ、第２問題パターンという認識下で前記カウントする動作をイネーブルさせ、カウント値に基づいて共通電圧のシフトを判断し、このシフト程度を最小化することができるように前記データ駆動回路から出力される前記データ電圧の水平極性を水平２ドットインバージョンで制御する段階と
を含むことを特徴とする液晶表示装置の駆動方法。
【請求項７】
前記データ駆動回路から出力される前記データ電圧の水平極性を制御するための水平極性制御信号を発生する段階をさらに含み、
前記水平極性制御信号は、第１問題パターンフラッグと第２問題パターンフラッグの論理状態によってその論理が決定される
ことを特徴とする、請求項６記載の液晶表示装置の駆動方法。
【請求項８】
前記段階（Ａ）において、前記第１問題パターン認識のために、前記入力映像の１フレームデータの中で所定の大きさのサンプルデータを抽出した後、この抽出されたサンプルデータを前記基準データパターンとサブピクセル単位で比べて一致可否を判定し、前記判定結果両者が同一であれば、前記第１問題パターンフラッグをハイ論理で発生し、前記判定結果両者が同一でなければ、前記第１問題パターンフラッグをロー論理で発生する
ことを特徴とする、請求項７記載の液晶表示装置の駆動方法。
【請求項９】
前記段階（Ｂ）は、
前記第１問題パターンフラッグがロー論理である時にだけイネーブルされる第１及び第２カウンターを利用し、前記入力映像データに水平１ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントして、前記データ電圧の極性を水平１ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第１共通電圧シフト量を導出する段階と、
前記第１問題パターンフラッグがロー論理である時にだけイネーブルされる第３及び第４カウンターを利用して、前記入力映像データに水平２ドットインバージョンの極性パターンを１：１にマッピングし、正極性及び負極性にそれぞれマッピングされたホワイト階調データの個数をカウントし、前記データ電圧の極性を水平２ドットインバージョンに反転させる時、共通電圧がシフトされる量を指示する第２共通電圧シフト量を導出する段階と、
前記第１及び第２共通電圧シフト量を比べて第１共通電圧シフト量が第２共通電圧シフト量より大きければ、前記第２問題パターンフラッグをハイ論理で発生し、前記第１共通電圧シフト量が第２共通電圧シフト量より小さければ、前記第２問題パターンフラッグをロー論理で発生する
ことを特徴とする、請求項８記載の液晶表示装置の駆動方法。
【請求項１０】
前記水平極性制御信号は、
前記第１問題パターンフラッグがハイ論理に入力されるか、または前記第２問題パターンフラッグがロー論理に入力されることに応答してロー論理で発生されることで、ドットインバージョンの変更なしにデフォルト値に指定された前記水平１ドットインバージョンで前記データ電圧の極性を制御し、
前記第１問題パターンフラッグがロー論理に入力され、前記第２問題パターンフラッグがハイ論理に入力されることに応答してハイ論理で発生されることで、ドットインバージョンを変更し前記水平２ドットインバージョンで前記データ電圧の極性を制御する
ことを特徴とする、請求項９記載の液晶表示装置の駆動方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１１−２４８３２９（Ｐ２０１１−２４８３２９Ａ）
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願番号】特願２０１１−５６６９４（Ｐ２０１１−５６６９４）
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（５０１４２６０４６）エルジー ディスプレイ カンパニー リミテッド (732)
【Ｆターム（参考）】
【公開日】平成２３年１２月８日（２０１１．１２．８）
【国際特許分類】
【出願日】平成２３年３月１５日（２０１１．３．１５）
【出願人】（５０１４２６０４６）エルジー ディスプレイ カンパニー リミテッド (732)
【Ｆターム（参考）】
[ Back to top ]