【課題】マルチ画素技術にブロック反転駆動法を適用した場合の列方向（ソースバスラインに沿った方向）に隣接する画素行ごとに生じる輝度むらの発生を抑制する。
【解決手段】画素は、第１副画素および第２副画素を有する。垂直走査期間は、連続する複数の奇数行または偶数行の画素を順次走査する第１サブ垂直走査期間と、第１サブ垂直走査期間に連続し、第１サブ垂直走査期間において飛び越された複数の偶数行または奇数行の画素を順次走査する第２サブ垂直走査期間とを含む。ソースバスラインのそれぞれに供給されるソース信号電圧の極性は、一定のシークエンスに従って変化しており、シークエンスは、ソース信号電圧の極性が互いに異なる連続する２つのサブ垂直走査期間を含み、ソースバスラインに沿って隣接する２つの画素は、第１副画素および第２副画素の内の一方の副画素がソースバスラインに沿って隣接するように配置されている。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に関し、特に画素分割構造を有する広視野角特性を有する液晶表示装置に関する。
【背景技術】
【０００２】
近年、視野角特性を改善した液晶表示装置として、マルチドメイン・バーティカル・アライメント・モード（ＭＶＡモード：Ｍｕｌｔｉｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ方式）の液晶表示装置が開発され、液晶ＴＶ等に用いられている。ＶＡモードの液晶表示装置は、電圧無印加に液晶分子が基板面に対して垂直に配向する垂直配向型の液晶層と、液晶層を介してクロスニコルに配置された一対の偏光板と組み合わせて用いることによってノーマリブラックモードで表示を行う。
【０００３】
ＭＶＡ方式の液晶表示装置は、特許文献１に記載されているように、液晶層の両側に線状のドメイン規制手段を設け、電圧印加時の液晶分子の倒れる方位を規定することによって、１つの画素内に、液晶分子（ディレクタ）の配向方位が互いに異なる複数のドメインを形成する（Ｍｕｌｔｉｄｏｍａｉｎ）。このように画素内に配向方位が異なるドメイン（領域）を形成した構造は「配向分割構造」と呼ばれることもある。４ドメイン構造が広く採用されており、４つの配向方位はクロスニコルに配置された偏光板の偏光軸がなす角を２等分するように配置される。このように、配向分割構造を採用することによって、広視野角を実現している。
【０００４】
さらに、ＭＶＡモードの液晶表示装置のγ特性の視野角依存性を改善する技術が特許文献２に開示されている。γ特性とは表示輝度の階調依存性であり、γ特性に視野角依存性があるということは、ある階調の画像を正面方向と斜め方向とから観察したときに表示輝度が異なることを意味する。階調に対応する表示輝度が観測方向によって異なると、写真等の画像を表示する場合や、またＴＶ放送等を表示する場合に特に問題となる。
【０００５】
特許文献２に記載されている技術は、各画素が少なくともある階調において互いに異なる輝度を呈し得る第１副画素および第２副画素を有し、画素分割技術（あるいは、マルチ画素技術）といわれ、そのような液晶表示装置は画素分割構造（あるいはマルチ画素構造）を有するといわれる。
【０００６】
図４１を参照して、従来のマルチ画素構造を有するＭＶＡモードの液晶表示装置の構造を説明する。図４１は、行および列を有するマトリクス状に配列された複数の画素のうちの列方向に隣接する２つの構造を模式的に示している。本発明による液晶表示装置の基本的な構成も同じであり、以下の説明は本発明の液晶表示装置にも妥当する。
【０００７】
液晶表示装置９００の各画素Ｐは２つの副画素（第１副画素ＳＰ−１および第２副画素ＳＰ−２）を有している。また、それぞれがある列の画素に関連付けられた複数のソースバスライン（Ｓバスライン）と、それぞれがある行の画素に関連付けられた複数のゲートバスライン（Ｇバスライン）と、それぞれが複数の画素のそれぞれが有する第１副画素ＳＰ−１および第２副画素ＳＰ−２の一方に関連付けられた複数のＴＦＴと、それぞれがある行の画素が有する第１副画素ＳＰ−１および第２副画素ＳＰ−２の一方に関連付けられた複数のＣＳバスラインとを有している。
【０００８】
ｉ列の画素にはＳバスライン（ｉ）が関連付けられており、ｊ行の画素にはＧバスラインが関連付けられている。第１副画素ＳＰ−１にはＴＦＴ−１が関連付けられており、第２副画素ＳＰ−２にはＴＦＴ−２が関連付けられている。ＴＦＴ−１およびＴＦＴ−２のゲート電極はいずれも共通のＧバスラインに接続されており、同じゲート信号電圧によってＯＮ／ＯＦＦ制御される。また、ＴＦＴ−１およびＴＦＴ−２のソース電極はいずれも共通のＳバスラインに接続されており、ＴＦＴ−１およびＴＦＴ−２がＯＮ状態のとなったときには、共通のＳバスラインからソース信号電圧が第１副画素ＳＰ−１および第２副画素ＳＰ−２に書き込まれる。液晶表示装置の表示領域を構成する複数の画素は、Ｇバスラインのそれぞれに供給されるゲート信号電圧によって走査される。
【０００９】
各画素Ｐが有する第１副画素ＳＰ−１および第２副画素ＳＰ−２のそれぞれは、液晶容量と補助容量とを有している。液晶容量は副画素電極と、液晶層と、液晶層を介して副画素電極に対向する対向電極によって形成されている。補助容量は、副画素電極に電気的に接続された補助容量電極と、絶縁層（例えばゲート絶縁膜）と、絶縁膜を介して補助容量電極に対向する補助容量対向電極とによって形成されている。補助容量電極は副画素電極そのものであってもよい。補助容量対向電極はＣＳバスライン（補助容量配線ともいう）の一部であってもよいし、ＣＳバスラインと一体に形成される。図４１においては、副画素電極は、それぞれが対応するＴＦＴのドレイン電極に接続されていると共に、それぞれが対応するＣＳバスラインと一部が重なるように配置されることによりそれぞれの補助容量を形成している。
【００１０】
ｊ行の画素の第１副画素ＳＰ−１にはＣＳバスラインＣＳ−Ａが関連付けられており、ｊ行の画素の第２副画素ＳＰ−２にはＣＳバスラインＣＳ−Ｂが関連付けられている。ＣＳバスラインＣＳ−ＡとＣＳ−Ｂとは互いに電気的に独立である。従って、ＣＳバスラインＣＳ−ＡおよびＣＳ−Ｂから供給するＣＳ電圧（補助容量対向電圧ということもある。）を制御することによって以下のように、第１副画素ＳＰ−１と第２副画素ＳＰ−２とに違う輝度を呈せさせることができる。
【００１１】
例えば、Ｇバスライン（ｊ）に書き込みパルス（ゲートオンパルスＰｗ）が供給され、ｊ行ｉ列の画素にソース信号電圧が正極性で書き込まれる場合を説明する。ここで説明する各種の電圧の極性は、特に説明しない限り、対向電圧を基準とした電圧である。なお、極性の基準となる電圧は厳密に対向電圧と一致する必要はない。また、ＣＳ電圧の極性については、ＣＳ電圧のセンター値を基準とする。さらに、ＣＳ電圧の「極性が反転する」とは、単純にＣＳ電圧の極性がプラス、マイナス変化することだけでなく、ＣＳ電圧のレベルがプラス極性側あるいはマイナス極性側に変化することをも意味する。ＣＳ電圧のセンター値は典型的には対向電圧に一致するが、必ずしも対向電圧と一致する必要はない。
【００１２】
ＴＦＴ−１およびＴＦＴ−２がオンにされ、ｊ行ｉ列の画素にソース信号電圧が正極性で書き込まれる。この後、第１副画素ＳＰ−１が有する補助容量にＣＳバスラインＣＳ−Ａから供給されるＣＳ電圧が、ＴＦＴ−１がオフにされた後の最初の変化が増大となるようにする一方、第２副画素ＳＰ−２が有する補助容量にＣＳバスラインＣＳ−Ｂから供給されるＣＳ電圧が、ＴＦＴ−２がオフにされた後の最初の変化が降下となるように制御する。すなわち、そのような波形を有するＣＳ電圧をＣＳバスラインＣＳ−ＡおよびＣＳバスラインＣＳ−Ｂから供給する。第１副画素ＳＰ−１の液晶容量に正極性のソース信号電圧が書き込まれていているので、ＴＦＴ−１がオフにされた後にＣＳバスラインＣＳ−Ａから供給されるＣＳ電圧が増大すると、第１副画素ＳＰ−１の液晶容量の電圧は突き上げ作用を受けて増大する。従って、第１副画素ＳＰ−１は供給されたソース信号電圧に対応する輝度よりも高い輝度を呈する明副画素となる。一方、ＴＦＴ−２がオフにされた後にＣＳバスラインＣＳ−Ｂから供給されるＣＳ電圧が降下すると、第２副画素ＳＰ−２の液晶容量の電圧は突き下げ作用を受けて降下する。従って、第２副画素ＳＰ−２は供給されたソース信号電圧に対応する輝度よりも低い輝度を呈する暗副画素となる。このように、供給された電圧に対応する輝度を、互いに異なる２つの輝度の平均（面積平均）として表示することによって、すなわち、２つの副画素の互いに異なる電圧−輝度特性（「Ｖ−Ｔ特性」ということもある。）を重ねあわせることによって、γ特性の視野角依存性を改善することができる。
【００１３】
上記のマルチ画素構造を有する液晶表示装置では、ＣＳ電圧として一定の周期で振動する波形部分を有する電圧（以下、単に「振動電圧」ということがある）を用いる。この場合、液晶表示装置が大型化すると、ＣＳバスラインの負荷容量および抵抗が大きくなり、ＣＳ電圧の周期が比較的短い場合（例えば、水平走査期間と同等かそれ以下の場合）、ＣＳ電圧の波形鈍りが表示領域内の位置によって異なり、その結果、表示輝度が表示領域内の位置に依存するという事態が発生し、輝度むらが発生するおそれがある。特許文献３にはＣＳ電圧の振動周期を長くすることにより、この表示むらの発生を抑制・防止する技術が開示されている。特許文献１から３の開示内容の全てを参考のために本明細書に援用する。
【００１４】
なお、各ＣＳバスラインに供給する電圧を独立に制御する場合には、回路構成は複雑になるものの、ＣＳ電圧の波形の設定の自由度は高く、振動電圧である必要はなく、所定の実効値が得られるように設定すればよい。
【００１５】
一方、液晶表示装置の駆動回路の消費電力を抑制する技術として、ソースライン反転駆動方法が知られている（例えば特許文献４）。ソースライン反転駆動方法は、図４２に示すように、マトリクス状に配列された画素の内、同じ列に属する画素、すなわち、同じソースバスラインに接続された画素に、同じ極性のソース信号電圧を書き込む方法である。行方向に隣接する画素に対する書き込み極性は表示の均一性の観点から逆極性とされる。ソースライン反転駆動法を採用すると、列方向および行方向のいずれの方向においても隣接する画素に逆極性のソース信号電圧を書き込む駆動方法、いわゆるドット反転駆動方法に比べて、ソース信号電圧の極性が反転する回数が著しく少なくなるので、消費電力が低減される。
【００１６】
また、特許文献５には、走査線（ゲートバスライン、画素の行に対応）を複数のブロックに分割し、ブロック内では飛び越し走査（インターレース走査）を行い、ブロック間では順次走査を行わせ、走査信号の走査順に対応するように組み替えたデータ信号を信号線駆動回路に供給する駆動方法が開示されている（以下、「ブロック反転駆動方法」という。）。ブロック反転駆動方法を用いると、ソース信号電圧の極性反転駆動の周波数を低減することよって消費電力を低減することができるとともに、チラツキ、クロストーク、垂直方向（列方向）の輝度傾斜や、飛び越し走査に起因する動画表示時の妨害（横方向の櫛状の輪郭）等が生じないという利点が得られる。しかしながら、ブロック反転駆動を行うと、後に詳述するように、列方向（ソースバスラインに沿った方向）に隣接する画素行ごとに輝度むらが生じることがあった。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開平１１−２４２２２５号公報
【特許文献２】特開２００４−６２１４６号公報
【特許文献３】特開２００５−１８９８０４号公報
【特許文献４】特開平８−２０２３１７号公報
【特許文献５】特開平１１−３５２９３８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明者が検討したところ、上述のマルチ画素技術にソースライン反転駆動法（例えば特許文献２）を適用すると、表示がざらついて見えるという問題が発生することを見出した。さらに、上述のマルチ画素技術にブロック反転技術（特許文献５）を単純に適用すると、ブロックの境界で列方向（上下方向）に隣接する画素の明副画素と暗副画素の順序が逆転し、ブロック状のむらとなって見えるという問題があることを見出した。
【００１９】
本発明は、上記課題に鑑みてなされたものであり、その目的は、マルチ画素技術にソースライン反転駆動法およびまたはブロック反転駆動法を適用する場合の表示品位の低下を抑制し得る液晶表示装置を提供することにある。また、本発明の他の目的は、ブロック反転駆動を適用した場合の列方向（ソースバスラインに沿った方向）に隣接する画素行ごとに生じる輝度むらの発生を抑制し得る液晶表示装置を提供することにある。
【課題を解決するための手段】
【００２０】
本発明の第１の液晶表示装置は、行および列を有するマトリクス状に配列された複数の画素であって、それぞれが少なくともある階調において互いに異なる輝度を呈し得る第１副画素および第２副画素を有する、複数の画素と、それぞれがある列の画素に関連付けられた複数のソースバスラインと、それぞれがある行の画素に関連付けられた複数のゲートバスラインと、それぞれが前記複数の画素のそれぞれが有する第１副画素および第２副画素の一方に関連付けられた複数のＴＦＴと、それぞれがある行の画素が有する前記第１副画素および第２副画素の一方に関連付けられた複数のＣＳバスラインとを有し、前記第１副画素および前記第２副画素のそれぞれは、液晶容量と補助容量とを有し、前記第１副画素が有する前記補助容量に接続されたＣＳバスラインと、前記第２副画素が有する補助容量に接続されたＣＳバスラインとが互いに電気的に独立であって、前記複数のゲートバスラインのそれぞれに供給されるゲート信号電圧によって、前記複数の画素が走査される液晶表示装置であって、前記複数のＣＳバスラインのそれぞれに供給されるＣＳ電圧は、１垂直走査期間内に、少なくとも１回極性が変化する波形を有し、垂直走査期間は複数のサブ垂直走査期間を有し、前記複数のサブ垂直走査期間は、連続する複数の奇数行または偶数行の画素を順次走査する第１サブ垂直走査期間と、前記第１サブ垂直走査期間に連続し、前記第１サブ垂直走査期間において飛び越された複数の偶数行または奇数行の画素を順次走査する第２サブ垂直走査期間とを含み、前記複数のソースバスラインのそれぞれに供給されるソース信号電圧の極性は、一定のシークエンスに従って変化しており、前記シークエンスは、前記ソース信号電圧の極性が互いに異なる連続する２つの垂直走査期間、または、前記ソース信号電圧の極性が互いに異なる連続する２つのサブ垂直走査期間を含み、前記ＣＳ電圧は、前記第１サブ垂直走査期間に選択される第ｊゲートバスラインに接続された画素が有する２つの副画素の内で当該ＣＳ電圧が供給されるＣＳバスラインと関連付けられている副画素の実効電圧を上昇させるまたは降下させる作用と、前記第２サブ垂直走査期間に選択される第ｊ＋１ゲートバスラインに接続された画素が有する２つの副画素の内で当該ＣＳ電圧が供給されるＣＳバスラインと関連付けられている副画素の実効電圧を上昇させるまたは降下させる作用とが互いに逆になる波形を有している。
【００２１】
ある実施形態において、前記ソース信号電圧の前記シークエンスは、前記ソース信号電圧の極性が互いに異なる連続する２つの垂直走査期間を含み、同じ垂直走査期間に属する前記第１サブ垂直走査期間および前記第２サブ垂直走査期間における前記ソース信号電圧の極性は同じであり、前記ＣＳ電圧は、前記第１サブ垂直走査期間において前記第ｊゲートバスラインに供給されるゲート信号電圧がハイからローに変化した時点から、前記第２サブ垂直走査期間において前記第ｊ＋１ゲートバスラインに供給されるゲート信号電圧がハイからローに変化する時点までの間に、極性が奇数回変化する。
【００２２】
ある実施形態において、前記ソース信号電圧の前記シークエンスは、前記ソース信号電圧の極性が互いに異なる連続する２つのサブ垂直走査期間を含み、同じ垂直走査期間に属する前記第１サブ垂直走査期間と前記第２サブ垂直走査期間における前記ソース信号電圧の極性が互いに異なり、前記ＣＳ電圧は、前記第１サブ垂直走査期間において前記第ｊゲートバスラインに供給されるゲート信号電圧がハイからローに変化した時点から、前記第２サブ垂直走査期間において前記第ｊ＋１ゲートバスラインに供給されるゲート信号電圧がハイからローに変化する時間までの間に、極性が偶数回変化する。ここで、極性の変化はゼロ回（偶数は０を含む）であってもよい。
【００２３】
ある実施形態において、前記ＣＳ電圧が、前記第１サブ垂直走査期間において前記第ｊゲートバスラインに供給されるゲート信号電圧がハイからローに変化した時点から、前記第２サブ垂直走査期間において前記第ｊ＋１ゲートバスラインに供給されるゲート信号電圧がハイからローに変化する時間までの間に、極性が２回以上の偶数回変化し、前記ｊ＋１行の画素に所定の電圧が印加された後、前記ＣＳ電圧のレベルは当該ＣＳ電圧のセンターレベルと等しい。
【００２４】
ある実施形態において、前記第１サブ垂直走査期間において全ての奇数行または偶数行の画素を走査し、前記第２サブ垂直走査期間において走査されなかった全ての偶数行または奇数行の画素を走査する。
【００２５】
ある実施形態において、前記複数のＣＳバスラインは、互いに異なる画素に属し且つ列方向に隣接する２つの副画素に共通に関連付けられたＣＳバスラインを含む。
【００２６】
ある実施形態において、前記ＣＳ電圧は、一水平走査期間の正の整数倍の周期で振動する波形部分を含み、前記サブ垂直走査期間はＮｓｖ（＝α／２）本の連続した奇数行または偶数行の画素を走査する期間であって、前記ＣＳ電圧の前記周期が一水平走査期間をＨとしたときにＭ×Ｈ（ここでＭは正の整数）であらわされるとき、Ｎｓｖは（Ｍ／２）の正の整数倍である。
【００２７】
ある実施形態において、前記垂直走査期間は、前記第１サブ垂直走査期間および前記第２サブ垂直走査期間と、前記第２サブ垂直走査期間に連続する第３サブ垂直走査期間および前記第３サブ垂直走査期間に連続する第４サブ垂直走査期間を含み、前記第３サブ垂直走査期間は前記第２サブ垂直走査期間において走査された最後の偶数行または奇数行に連続する偶数行または奇数行から始まる連続するＮｓｖ本の偶数行または奇数行の画素を順次走査するサブ垂直走査期間であって、前記第４サブ垂直走査期間は前記第３サブ垂直走査期間において飛び越された複数の奇数行または偶数行の画素を順次走査するサブ垂直走査期間であって、前記シークエンスは、前記ソース信号電圧の極性が、前記第１サブ垂直走査期間と前記第２サブ垂直走査期間との間は異なり、前記第２サブ垂直走査期間と前記第３サブ垂直走査期間との間は同じであり、前記第３サブ垂直走査期間と前記第４サブ垂直走査期間との間は異なるシークエンスを含む。
【００２８】
ある実施形態において、前記複数のＣＳバスラインは、互いに異なる画素に属し列方向に隣接する２つの副画素に共通に関連付けられたＣＳバスラインを含み、前記ＣＳ電圧の前記周期が一水平走査期間をＨとしたときにＭ×Ｈ（ここでＭは正の整数）であらわされるとき、ＮｓｖはＭの正の整数倍である。
【００２９】
ある実施形態において、一水平走査期間をＨとしたとき、Ｎｓｖ×Ｈが１．２ｍ秒以下である。
【００３０】
ある実施形態において、１垂直走査期間に含まれる水平走査期間の数をＮｖ−ｔｏｔａｌとすると、（Ｎｓｖ／Ｎｖ−ｔｏｔａｌ）×１垂直走査期間が１．２ｍ秒以下である。
【００３１】
ある実施形態において、有効表示期間に含まれる水平走査期間の数をＮｖ−Ｄｉｓｐとすると、Ｎｖ−ＤｉｓｐがＮｓｖ×２の整数倍であらわされる。
【００３２】
ある実施形態において、任意の垂直走査期間において、互いに隣接する列の画素に関連付けられたソースバスラインに供給されるソース信号電圧の極性は互いに逆である。
【００３３】
ある実施形態において、前記１垂直走査期間は１／１２０秒以下である。
【００３４】
本発明のテレビジョン受像機は、上記のいずれかの液晶表示装置と、テレビジョン放送を受信し、前記液晶表示装置に映像信号を出力するチューナとを有する。
【００３５】
本発明の第２の液晶表示装置は、行および列を有するマトリクス状に配列された複数の画素であって、それぞれが少なくともある階調において互いに異なる輝度を呈し得る第１副画素および第２副画素を有する、複数の画素と、それぞれがある列の画素に関連付けられた複数のソースバスラインと、それぞれがある行の画素に関連付けられた複数のゲートバスラインと、前記複数の画素のそれぞれが有する前記第１副画素および第２副画素の一方に関連付けられた複数のＴＦＴと、を有し、前記複数のゲートバスラインのそれぞれに供給されるゲート信号電圧によって、前記複数の画素が走査される液晶表示装置であって、垂直走査期間は複数のサブ垂直走査期間を有し、前記複数のサブ垂直走査期間は、連続する複数の奇数行または偶数行の画素を順次走査する第１サブ垂直走査期間と、前記第１サブ垂直走査期間に連続し、前記第１サブ垂直走査期間において飛び越された複数の偶数行または奇数行の画素を順次走査する第２サブ垂直走査期間とを含み、前記複数のソースバスラインのそれぞれに供給されるソース信号電圧の極性は、一定のシークエンスに従って変化しており、前記シークエンスは、前記ソース信号電圧の極性が互いに異なる連続する２つのサブ垂直走査期間を含み、前記ソースバスラインに沿って隣接する２つ画素は、前記第１副画素および第２副画素の内の一方の副画素が前記ソースバスラインに沿って隣接するように配置されている。
【００３６】
ある実施形態において、前記第１副画素および第２副画素は前記ソースバスラインに沿って配列されており、前記ソースバスラインに沿った方向において、前記第１副画素が隣接する画素に、前記第２副画素は隣接しない。
【００３７】
ある実施形態において、前記第１副画素および第２副画素は、前記第１副画素および第２副画素が含まれる画素に関連付けられた前記ゲートバスラインを間に介して配列されている。
【００３８】
ある実施形態において、前記ソースバスラインに沿った方向において、前記第２副画素は第１副画素に挟まれて配置されており、前記ソースバスラインに沿って隣接する２つの画素は、前記第１副画素が前記ソースバスラインに沿って隣接するように配置されている。
【００３９】
ある実施形態において、複数の補助配線を有し、前記複数の補助配線のそれぞれは、前記ソースバスラインに沿って隣接する２つの画素の間に配置され、所定の電位に制御される。
【００４０】
ある実施形態において、前記複数の補助配線は、それぞれがある行の画素が有する前記第１副画素および第２副画素の一方に関連付けられた複数のＣＳバスラインである。
【００４１】
ある実施形態において、前記複数のＣＳバスラインは、互いに異なる画素に属し且つ列方向に隣接する２つの副画素に共通に関連付けられたＣＳバスラインを含む。
【００４２】
ある実施形態において、前記複数の画素が構成するある行をｎ行とし、任意の列のｎ行に属する画素が有する第１副画素の補助容量対向電極が接続された補助容量配線をＣＳＢＬ＿（ｎ）Ａ、第２副画素の補助容量対向電極が接続された補助容量配線をＣＳＢＬ＿（ｎ）Ｂで表すとき、前記Ｌ本の電気的に独立な補助容量幹線に接続されるＣＳバスラインが、
ＣＳＢＬ＿（ ｐ＋２×（１−１） ）Ｂ，（ ｐ＋２×（１−１）＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１） ）Ｂ，（ ｐ＋２×（２−１）＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１） ）Ｂ，（ ｐ＋２×（３−１）＋１ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１） ）Ｂ，（ ｐ＋２×（Ｋ−１）＋１ ）Ａ
と、
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（２−１）＋Ｋ×Ｌ＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（３−１）＋Ｋ×Ｌ＋２ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋２ ）Ａ
或いは
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋１ ）Ｂ，（ ｐ＋２×（１−１）＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１）＋１ ）Ｂ，（ ｐ＋２×（２−１）＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１）＋１ ）Ｂ，（ ｐ＋２×（３−１）＋２ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋１ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋２ ）Ａと
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（２−１）＋Ｋ×Ｌ＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（３−１）＋Ｋ×Ｌ＋１ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋１ ）Ａ
但し、ｐ＝１，３，５，・・・もしくはｐ＝０，２，４，・・・の関係を満足する。
【００４３】
本発明の第２の液晶表示装置は、本発明の第１の液晶表示装置における副画素間の輝度を異ならせるという構成を必要としないこと以外は同じ構成を有し得る。
【００４４】
本発明のゲートドライバは、奇数段用の第１シフトレジスタと偶数段用の第２シフトレジスタであって、それぞれに独立にクロック信号およびスタートパルスが入力されるとともに、共通の制御信号が入力される、第１および第２シフトレジスタと、前記第１および第２シフトレジスタの一方のシフトレジスタの出力と、制御信号の論理反転信号とが入力される第１ＡＮＤゲートと、他方のシフトレジスタの出力と、予め論理反転された前記制御信号の論理反転信号とが入力される第２ＡＮＤゲートとを有し、前記第１および第２ＡＮＤゲートの出力が、それぞれ対応するゲートバスラインに出力すべき信号に対応することを特徴とする。
【００４５】
ある実施形態において、前記第１および第２シフトレジスタから偶数段の出力を行うか奇数段の出力を行うかを前記制御信号で制御する。
【発明の効果】
【００４６】
本発明によると、マルチ画素技術にソースライン反転駆動法およびまたはブロック反転駆動法を適用する場合の表示品位の低下を抑制し得る液晶表示装置が提供される。
【図面の簡単な説明】
【００４７】
【図１】本発明による実施形態の液晶表示装置１００の構成を示す模式図である。
【図２】液晶表示装置１００の１つの画素の等価回路を示す図である。
【図３】液晶表示装置１００の画素とＣＳバスラインとの接続関係、ソース信号電圧の書き込み極性（図中の＋−）ならび明暗２つの副画素（図中のハッチングが暗副画素）の配置（ソースライン反転駆動した場合）を模式的に示す図である。
【図４】液晶表示装置１００をソースライン反転駆動した場合のＮフレームおよびＮ＋１フレームにおけるソース信号電圧の書き込み極性の配置を示す図である。
【図５Ａ】液晶表示装置１００をソースライン反転駆動した場合のＮフレームおよびＮ＋１フレームにおけるソース信号電圧の書き込み極性の配置を示す図である。
【図５Ｂ】液晶表示装置１００をソースライン反転駆動する場合の各信号波形を示す図である。
【図６】液晶表示装置１００の画素とＣＳバスラインとの接続関係、ソース信号電圧の書き込み極性（図中の＋−）ならび明暗２つの副画素（図中のハッチングが暗副画素）の配置（ソースライン反転駆動した場合）の他の例を模式的に示す図である。
【図７】液晶表示装置１００をソースライン反転駆動した場合のＮフレームおよびＮ＋１フレームにおけるソース信号電圧の書き込み極性の配置の他の例を示す図である。
【図８Ａ】液晶表示装置１００をソースライン反転駆動した場合のＮフレームおよびＮ＋１フレームにおけるソース信号電圧の書き込み極性の配置の他の例を示す図である。
【図８Ｂ】液晶表示装置１００をソースライン反転駆動する場合の各信号波形の他の例を示す図である。
【図９】ソースライン反転駆動の問題点を説明するための模式図である。
【図１０】（ａ）および（ｂ）は、ソースライン反転駆動におけるコーミングの問題を説明するための模式図である。
【図１１】コーミングが発生する原因を説明するための図である。
【図１２】本発明による実施形態の駆動方法を説明するための模式図である。
【図１３Ａ】本発明による実施形態の駆動方法に用いられる各種信号の波形とタイミングを示す図である。
【図１３Ｂ】本発明による実施形態の他の駆動方法に用いられる各種信号の波形とタイミングを示す図である。
【図１３Ｃ】本発明による実施形態のさらに他の駆動方法に用いられる各種信号の波形とタイミングを示す図である。
【図１４Ａ】本発明による実施形態のさらに他の駆動方法に用いられる各種信号の波形とタイミングを示す図である。
【図１４Ｂ】図１４Ａに示す信号を用いて駆動した液晶表示装置におけるソース信号電圧の書き込み極性（図中の＋−）ならび明暗２つの副画素（図中のハッチングが暗副画素）の配置（ソースライン反転駆動した場合）を模式的に示す図である。
【図１５】（Ａ）および（Ｂ）は、本発明の液晶表示装置１００が有するゲートドライバ１３０の構成例を示す模式図である。
【図１６】（ａ）〜（ｇ）は図１５に示したゲートドライバ１３０の動作を説明するための各種信号の波形を示す図である。
【図１７】（ａ）〜（ｈ）は図１５に示したゲートドライバ１３０の動作を説明するための各種信号の波形の他の例を示す図である。
【図１８】（ａ）〜（ｈ）は図１５に示したゲートドライバ１３０の動作を説明するための各種信号の波形の更に他の例を示す図である。
【図１９】（ａ）〜（ｈ）は図１５に示したゲートドライバ１３０の動作を説明するための各種信号の波形の更に他の例を示す図である。
【図２０】本発明の液晶表示装置１００が有するゲートドライバ１３０の他の構成例を示す模式図である。
【図２１】図２０に示したゲートドライバが有する各ゲートドライバ用ＩＣチップの構成を示す模式図である。
【図２２】図２０に示したゲートドライバの各種信号の波形およびタイミングを示す図である。
【図２３】本発明による実施形態の液晶表示装置１００が有する並べ替え回路の構成例を示す概略ブロック図である。
【図２４Ａ】データの並べ変えの方法を説明するための模式図である。
【図２４Ｂ】図２４Ａの点線で囲った部分ｙの拡大図である。
【図２５】（ａ）はテレビジョン受像機の表示装置８００の構成を示すブロック図であり、（ｂ）はチューナと表示装置との接続関係を示す図である。
【図２６】本発明による実施形態のさらに他の駆動方法に用いられる各種信号の波形とタイミングを示す図である。
【図２７】本発明による実施形態のさらに他の駆動方法に用いられる各種信号の波形とタイミングを示す図である。
【図２８】画素分割構造を有しない従来の液晶表示装置をブロック反転駆動した場合の画素へのソース信号電圧の書き込み極性と、列方向に隣接する画素間のカップリングによる電圧変化を示す図である。
【図２９】従来の画素分割構造を有しない液晶表示装置をブロック反転駆動によって全面に中間調を表示したときのあるフレームの表示状態を模式的に示す図である。
【図３０】画素分割構造を有する液晶表示装置にブロック反転駆動を行った場合の画素へのソース信号電圧の書き込み極性と、列方向に隣接する画素間のカップリングによる電圧変化とを示す図である。
【図３１】本発明による実施形態の液晶表示装置が有する画素分割構造の１例を示す平面図である。
【図３２】本発明による実施形態の液晶表示装置が有する画素分割構造の他の例を示す平面図である。
【図３３】本発明による実施形態の液晶表示装置が有するＣＳ幹線の接続形態の１例を示す模式図である。
【図３４】図３３に示すＣＳ幹線の接続形態を有する液晶表示装置をドット反転駆動する場合のＣＳ電圧の位相とＴＦＴがオフされるタイミングとの関係を模式的に示す図である。
【図３５】図３３に示すＣＳ幹線の接続形態を有する液晶表示装置をブロック反転駆動する場合のＣＳ電圧の位相とＴＦＴがオフされるタイミングとの関係を模式的に示す図である。
【図３６】本発明による実施形態の液晶表示装置が有するＣＳ幹線の接続形態の他の例を示す模式図である。
【図３７】図３６に示すＣＳ幹線の接続形態を有する液晶表示装置をドット反転駆動する場合のＣＳ電圧の位相とＴＦＴがオフされるタイミングとの関係を模式的に示す図である。
【図３８】図３６に示すＣＳ幹線の接続形態を有する液晶表示装置をドット反転駆動する場合のＣＳ電圧の位相とＴＦＴがオフされるタイミングとの関係を模式的に示す図である。
【図３９】図３６に示すＣＳ幹線の接続形態を有する液晶表示装置をドット反転駆動することによって全面に中間調を表示したときのあるフレームの表示状態を模式的に示す図である。
【図４０】（ａ）〜（ｄ）は、図３９の表示が得られる理由を説明するための図であり、ＴＦＴがオフされてからＣＳ電圧の電圧レベルが最初に変化するまでの時間が異なる場合のゲートオンパルスとＣＳ電圧の振動波形との関係を模式的に示す図である。
【図４１】従来のマルチ画素構造を有するＭＶＡモードの液晶表示装置の構造を模式的に示す図であり、列方向に隣接する２つの構造を模式的に示す図である。
【図４２】ソースライン反転駆動を説明するための模式図であり、ソース信号電圧の書き込み極性（図中の＋−）の配置を示す図である。
【図４３】特許文献２に記載の液晶表示装置の画素とＣＳバスラインとの接続関係、ソース信号電圧の書き込み極性（図中の＋−）ならび明暗２つの副画素（図中のハッチングが暗副画素）の配置（ドット反転駆動した場合）を模式的に示す図である。
【図４４】図４３に示した液晶表示装置における各信号電圧の波形を示す図である。
【図４５Ａ】図４３に示した液晶表示装置をドット反転駆動した場合のＮフレームおよびＮ＋１フレームにおけるソース信号電圧の書き込み極性の配置を示す図である。
【図４５Ｂ】図４３に示した液晶表示装置をドット反転駆動する場合の各信号波形を示す図である。
【図４６】特許文献２に記載の液晶表示装置の画素とＣＳバスラインとの接続関係、ソース信号電圧の書き込み極性（図中の＋−）ならび明暗２つの副画素（図中のハッチングが暗副画素）の配置（ソースライン反転駆動した場合）を模式的に示す図である。
【図４７】図４６に示した液晶表示装置をソースライン反転駆動した場合のＮフレームおよびＮ＋１フレームにおけるソース信号電圧の書き込み極性の配置を示す図である。
【図４８Ａ】図４６に示した液晶表示装置をソースライン反転駆動した場合のＮフレームおよびＮ＋１フレームにおけるソース信号電圧の書き込み極性の配置を示す図である。
【図４８Ｂ】図４６に示した液晶表示装置をソースライン反転駆動する場合の各信号波形を示す図である。
【発明を実施するための形態】
【００４８】
以下、図面を参照して、本発明による実施形態の液晶表示装置の構成およびその駆動方法を説明する。なお、本発明は以下の実施形態に限定されるものではない。
【００４９】
［ソースライン反転］
まず、本発明者が見出した、マルチ画素技術にソースライン反転駆動方法を適用する場合に発生する問題点を、図４３〜図４５Ｂおよび図４６〜図４８Ｂを参照して詳細に説明する。
【００５０】
最初に、図４３〜図４５Ｂを参照して特許文献２に記載されているマルチ画素構造を有する液晶表示装置をドット反転駆動する場合を説明する。
【００５１】
図４３は特許文献２に開示されている液晶表示装置の画素とＣＳバスラインとの接続関係を模式的に示すとともに、ソース信号電圧の書き込み極性（図中の＋−）ならび明暗２つの副画素（図中のハッチングが暗副画素）の配置を模式的に示す図である。図４４は当該液晶表示装置における各信号電圧の波形を示しており、上から順に、ＣＳバスラインＣＳ−Ｂから供給されるＣＳ電圧、ｉ番目のソースバスラインＳｉに供給されるソース信号電圧、ｊ番目のゲートバスラインＧｊに供給されるゲート信号電圧、ｉ番目のソースバスラインＳｉとｊ番目のゲートバスラインＧｊとに接続された画素が有する２つの副画素の内のＣＳバスラインＣＳ−Ｂに接続された補助容量を有する副画素Ｐ−Ｂ（ｉ，ｊ）に印加される電圧、ｊ＋１番目のゲートバスラインＧｊ＋１に供給されるゲート信号電圧、ｉ番目のソースバスラインＳｉとｊ＋１番目のゲートバスラインＧｊ＋１とに接続された画素が有する２つの副画素の内のＣＳバスラインＣＳ−Ｂに接続された補助容量を有する副画素Ｐ−Ｂ（ｉ，ｊ＋１）に印加される電圧を示している。また、図中のＶｃｏｍは対向電圧を示している。図４５Ａは、連続する２つのフレーム（ＮフレームおよびＮ＋１フレーム）における各画素のソース信号電圧の書き込み極性を示している。図４５Ｂは、連続する２つのフレームにおいて画素がどのように走査されるかを示すための図であり、ｉ列目のソースバスラインＳｉに供給されるソース信号電圧と、１行目からｎ行目までのゲートバスラインＧ１〜Ｇｎに供給されるゲート信号電圧の波形を模式的に示している。
【００５２】
ここで、液晶表示装置の駆動に関する各期間について定義する。本明細書においては、ノンインターレース駆動用の入力映像信号の場合の１フレーム期間およびインターレース駆動用の入力映像信号の１フィールド期間を「入力映像信号の垂直走査期間（Ｖ−Ｔｏｔａｌ）」と呼ぶ。一方、液晶表示装置において、表示信号電圧（ソース信号電圧）を書き込むためにある走査線（すなわちゲートバスライン）が選択され、次の表示信号電圧を書き込むためにその走査線が選択されるまでの期間を「垂直走査期間（Ｖ−Ｔｏｔａｌ）」と定義することにする。通常、液晶表示装置における１垂直走査期間は、入力映像信号の１垂直走査期間に対応する。以下では、簡単のために、１垂直走査期間＝１フレーム期間とし、液晶表示パネルの１垂直走査期間が入力映像信号の１垂直走査期間に対応する場合について説明する。但し、本発明はこれに限られず、例えば、入力映像信号の１垂直走査期間（例えば１／６０ｓｅｃ）に対して、液晶表示パネルの２垂直走査期間（２×１／１２０ｓｅｃ）を割り当てる、いわゆる２倍速駆動（垂直走査周波数が１２０Ｈｚ）などにも適用できる。本明細書において、「×」は乗算を表す。
【００５３】
なお、時間間隔の長さとしては上記のような関係が成立し、時間間隔としての１垂直走査期間はどの走査線についても等価であるが、１本目の走査線についての垂直走査期間は１枚の画像を表示させるための期間としての意味も持つ。すなわち、垂直走査期間の起点が意味を持つ。そこで、入力映像信号の１枚の画像に対応する期間を「フレーム」と呼び、フレーム期間および垂直走査期間と区別することにする。また、ある走査線を選択する時刻と、その次の走査線を選択する時刻との差（期間）を１水平走査期間（１Ｈ）という。
【００５４】
なお、表示装置に入力される映像信号の垂直走査期間（Ｖ−Ｔｏｔａｌ）は、映像を表示する有効表示期間（Ｖ−Ｄｉｓｐ）と、映像を表示しない垂直帰線期間（Ｖ−Ｂｌａｎｋ）とからなっている。例えば、表示エリアの画素の行数が１０８０行である場合（フルハイビジョン対応）、有効表示期間は１０８０×Ｈ（水平走査期間）、垂直帰線期間は４５×Ｈで、垂直走査期間（Ｖ−Ｔｏｔａｌ）が１１２５×Ｈとされる。ただし、映像を表示する有効表示期間Ｖ−Ｄｉｓｐは液晶パネルの表示エリア（有効な画素の行数）により決定されるが、垂直帰線期間は信号処理のための期間であるため、必ずしも一定ではない。
【００５５】
ここで、垂直走査期間Ｖ−Ｔｏｔａｌに含まれる水平走査期間の数をＮｖ−ｔｏｔａｌで表し、有効表示期間Ｖ−Ｄｉｓｐに含まれる水平走査期間の数をＮｖ−Ｄｉｓｐで表し、垂直帰線期間Ｖ−Ｂｌａｎｋに含まれる水平走査期間の数をＮｖ−Ｂｌａｎｋで表すことにする。上記の例については、Ｎｖ−ｔｏｔａｌ＝１１２５、Ｎｖ−Ｄｉｓｐ＝１０８０、Ｎｖ−Ｂｌａｎｋ＝４５ということになる。なお、Ｎｖ−ｔｏｔａｌは走査線数と呼ばれることがあり、Ｎｖ−Ｄｉｓｐは有効走査線数と呼ばれることがある。
【００５６】
図４３に示すように、１つの画素、例えば、ソースバスラインＳｉに関連付けられ、且つ、ゲートバスラインＧｊに関連付けられている画素は、ＣＳバスラインＣＳ−Ａに関連付けられている副画素（これを「Ｐ−Ａ（ｉ，ｊ）」と表記することがある）とＣＳバスラインＣＳ−Ｂに関連付けられている副画素（これを「Ｐ−Ｂ（ｉ，ｊ）」と表記することがある）とを有している。次に、ゲートバスラインＧｊ＋１に関連付けられている画素は、ＣＳバスラインＣＳ−Ｂに関連付けられている副画素（これを「Ｐ−Ｂ（ｉ，ｊ＋１）」と表記することがある）とＣＳバスラインＣＳ−Ｃに関連付けられている副画素（これを「Ｐ−Ｃ（ｉ，ｊ＋１）」と表記することがある）とを有している。すなわち、図４３に示した構成においては、ＣＳバスラインＣＳ−Ｂは、互いに異なる画素に属し且つ列方向に隣接する２つの副画素に共通に関連付けられている。このように、各ＣＳバスラインは、列方向に隣接する画素の間に配置されており、互いに異なる画素に属し且つ列方向に隣接する２つの副画素に共通に関連付けられている。
【００５７】
図４４に示す波形を有する信号電圧を印加すると、図４３に示したような書き込み極性（＋または−）および明暗副画素の分布（ハッチングが暗副画素）が得られる。ここでは、ドット反転駆動で、且つ、明副画素が市松模様に配置される例を示している。
【００５８】
ゲートバスラインＧｊのゲート信号電圧がハイの時のソースバスラインＳｉに供給されるソース信号電圧は正極性なので、Ｐ−Ｂ（ｉ，ｊ）の電圧は正極性で書き込まれる。ゲートバスラインＧｊのゲート信号電圧がローになってからのＣＳバスラインＣＳ−Ｂの振動電圧の最初の変化は降下なので、Ｐ−Ｂ（ｉ，ｊ）の電圧は突き下げ作用を受けて降下する。一方、ゲートバスラインＧｊ＋１のゲート信号電圧がハイの時のソースバスラインＳｉの信号電圧は負極性なので、Ｐ−Ｂ（ｉ，ｊ＋１）の電圧は負極性で書き込まれる。ゲートバスラインＧｊ＋１のゲート信号電圧がローになってからのＣＳバスラインＣＳ−Ｂの振動電圧の最初の変化は降下なので、Ｐ−Ｂ（ｉ，ｊ＋１）の電圧は突き下げ作用を受けて降下する。このときＰ−Ｂ（ｉ，ｊ＋１）の電圧は負なので、電圧の絶対値は増大することになる。従って、Ｐ−Ｂ（ｉ，ｊ）副画素は暗副画素となり、Ｐ−Ｂ（ｉ，ｊ＋１）は明副画素となる。
【００５９】
ドット反転駆動法によると、図４５Ａに示すように、ＮフレームでもＮ＋１フレームにおいても、列方向および行方向のいずれの方向においても隣接する画素に逆極性のソース信号電圧が書き込まれる。ＮフレームとＮ＋１フレームとでは全ての画素の書き込み極性が逆転しており、いわゆるフレーム反転も行われている。
【００６０】
このようなドット反転駆動では、図４５Ｂに示すように、ＮフレームにおいてもＮ＋１フレームにおいても、ゲートバスラインＧ１〜Ｇｎが表示領域の一端（ここでは上端）から順次選択され、行ごとに画素が順次選択される。ソース信号電圧Ｓｉは１水平走査期間（１Ｈと表記する。）ごとに極性が切り替わる波形を有しており（ここでは振幅は一定）、ＮフレームとＮ＋１フレームとで位相が１Ｈずれている。また、ここでは図示していないが、ソースバスラインＳｉに行方向に隣接するソースバスラインＳｉ＋１に供給されるソース信号電圧はソースバスラインＳｉに供給されるソース信号電圧と位相が１Ｈ異なっている。
【００６１】
次に、図４６〜図４８Ｂを参照して、特許文献２に記載されているマルチ画素構造を有する液晶表示装置をソースライン反転駆動する場合を説明する。
【００６２】
図４６に示す画素とＣＳバスラインとの接続関係は、図４３と同じである。図４６は１つの列に属する画素は全て同じ極性で書き込まれている点において図４３と異なる。すなわち、図４７に示すソースバスラインＳｉに供給されるソース信号電圧の極性は１つのフレームでは一定（図では正極性）である。図４８Ａと図４５Ａとを比較すればよくわかるように、ソースライン反転では、同じソースバスラインに関連付けられている各列の画素は同極性で書き込まれ、隣接する列とは極性が逆になる。さらに、ＮフレームとＮ＋１フレームとでは全ての画素の書き込み極性が逆転しており、いわゆるフレーム反転も行われている。なお、画素の走査方法は、図４８Ｂに示すように、ＮフレームにおいてもＮ＋１フレームにおいても、ゲートバスラインＧ１〜Ｇｎが表示領域の一端（ここでは上端）から順次選択され、行ごとに画素が順次選択される。
【００６３】
図４６を参照して、明暗副画素の配置について見ると、共通のＣＳバスラインＣＳ−Ｂに関連付けられている、互いに異なる画素に属し且つ列方向に隣接する２つの副画素Ｐ−Ｂ（ｉ，ｊ）およびＰ−Ｂ（ｉ，ｊ＋１）がいずれも暗副画素となっている。これは、図４７に示すように、Ｐ−Ｂ（ｉ，ｊ）およびＰ−Ｂ（ｉ，ｊ＋１）はいずれも正極性で書き込まれ、その後、共通のＣＳバスラインＣＳ−Ｂに供給されるＣＳ電圧による突き下げ効果を受けるので、いずれの副画素も暗副画素となるのである。
【００６４】
このように、互いに異なる画素に属し且つ列方向に隣接する２つの副画素が共通のＣＳバスラインに関連付けられている液晶表示装置にソースライン反転駆動法を適用すると、図４６に示すように、列方向に隣接する画素に含まれる明副画素が隣接して配置される結果となり、明副画素の分布に偏りが生じる。人間は明るい部分を中心に画素や境界を識別する傾向がある。このため、図４６に示したような明副画素の分布に偏りが生じ、画像を見ると、表示がざらついて見えるのである。
【００６５】
［ソースライン反転駆動の実施形態］
図１に本発明による実施形態の液晶表示装置１００の構成を模式的に示す。また、図２に液晶表示装置１００の１つの画素の等価回路を示す。
【００６６】
液晶表示装置１００は、液晶パネル１１０と、ソースバスラインＳ１・・・（Ｓｉと表記することもある）にソース信号電圧を供給するソースドライバ１２０（データ信号線駆動回路）と、ゲートバスラインＧ１・・・にゲート信号電圧を供給するゲートドライバ１３０（走査信号線駆動回路）と、ＣＳバスラインＣＳ１・・・にＣＳ電圧を供給するＣＳコントロール回路１４０と、ソースドライバ１２０およびゲートドライバ１３０並びにＣＳコントロール回路１４０を制御する表示制御回路１５０とを備えている。
【００６７】
液晶パネル１１０は上述した図４１に示した液晶表示装置９００の液晶表示パネルと同じであってよく、その１画素の等価回路を図２に示す。
【００６８】
液晶パネル１１０の各画素は２つの副画素を有している。図４１中の第１副画素ＳＰ−１が図２に示す液晶容量Ｃｌｃ１および補助容量ＣＳ１を有しており、図４１中の第２副画素ＳＰ−２が図２に示す液晶容量Ｃｌｃ２および補助容量ＣＳ２を有している。液晶容量Ｃｌｃ１は、第１副画素電極１７ａ、対向電極（Ｖｃｏｍ）、および両者間の液晶層によって形成されており、液晶容量Ｃｌｃ２は、第２副画素電極１７ｂ、対向電極（Ｖｃｏｍ）、および両者間の液晶層によって形成されている。対向電極は２つの副画素に共通に設けられており、一般に、表示領域内の全ての画素に共通に設けられる。ただし、大型の液晶表示パネルにおいては複数の領域に分割されることもある。
【００６９】
図２に示す画素は、ソースバスライン１４およびゲートバスライン１２に関連付けられており、副画素のそれぞれにＴＦＴ１６ａまたはＴＦＴ１６ｂが関連付けられている。すなわち、ＴＦＴ１６ａのドレイン電極はそれが関連付けられている副画素の副画素電極１１ａに接続されており、ＴＦＴ１６ｂはそれが関連付けられている副画素の副画素電極１１ｂに接続されている一方、ＴＦＴ１６ａおよび１６ｂのゲート電極は共通のゲートバスライン１２に接続されており、ソース電極は共通のソースバスライン１４に接続されている。また、それぞれの副画素は互いに電気的に独立なＣＳバスライン１３ａと１３ｂとに関連付けられている。
【００７０】
表示制御回路１５０は、外部の信号源（例えばチューナ）から、表示すべき画像を表すデジタルビデオ信号Ｄｖと、当該デジタルビデオ信号Ｄｖに対応する水平同期信号ＨＳＹおよび垂直同期信号ＶＳＹと、表示動作を制御するための制御信号Ｄｃとを受け取り、それらの信号Ｄｖ、ＨＳＹ、ＶＳＹおよびＤｃに基づき、そのデジタルビデオ信号Ｄｖの表す画像を液晶パネル１１０に表示させるための信号として、データスタートパルス信号ＳＳＰと、データクロック信号ＳＣＫと、ラッチストローブ信号ＬＳとデータ信号の極性を制御する信号ＰＯＬ、表示すべき画像を表すデジタル画像信号ＤＡと、ゲートスタートパルス信号ＧＳＰと、ゲートクロック信号ＧＣＫと、ゲートドライバ出力制御信号ＧＯＥとを生成し出力する。
【００７１】
より詳しくは、ビデオ信号Ｄｖを内部メモリで必要に応じてタイミング調整等を行った後に、デジタル画像信号ＤＡとして表示制御回路１５０から出力し、そのデジタル画像信号ＤＡの表す画像の各画素に対応するパルスからなる信号としてデータクロック信号ＳＣＫを生成し、水平同期信号ＨＳＹに基づき１水平走査期間毎に所定期間だけハイレベル（Ｈレベル）となる信号としてデータスタートパルス信号ＳＳＰを生成し、垂直同期信号ＶＳＹに基づき１フレーム期間（１垂直走査期間）毎に所定期間だけハイレベルとなる信号としてゲートスタートパルス信号ＧＳＰを生成し、水平同期信号ＨＳＹに基づきゲートクロック信号ＧＣＫを生成し、水平同期信号ＨＳＹおよび制御信号Ｄｃに基づきラッチストローブ信号ＬＳおよびゲートドライバ出力制御信号ＧＯＥを生成する。
【００７２】
上記のようにして表示制御回路１５０において生成された信号のうち、デジタル画像信号ＤＡ、ラッチストローブ信号ＬＳ、データ信号の極性を制御する信号ＰＯＬ、データスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫは、ソースドライバ１２０に入力され、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫおよびゲートドライバ出力制御信号ＧＯＥは、ゲートドライバ１３０に入力される。
【００７３】
ソースドライバ１２０は、デジタル画像信号ＤＡ、データスタートパルス信号ＳＳＰ、データクロック信号ＳＣＫ、ラッチストローブ信号ＬＳおよびデータ信号の極性を制御する信号ＰＯＬに基づき、デジタル画像信号ＤＡの表す画像の各水平走査線における画素値に相当するアナログ電圧としてデータ信号を１水平走査期間毎に順次生成し、これらのデータ信号（表示信号電圧）をソースバスラインＳｉにそれぞれ印加する。
【００７４】
また、ＣＳコントロール回路１４０には、ゲートクロック信号ＧＣＫおよびゲートスタートパルス信号ＧＳＰが入力される。ＣＳ用コントロール回路１４０は、ＣＳ電圧の波形を制御する。ＣＳ電圧として、１：１のデューティ比で振動する波形を有する振動電圧を用いる場合、振動の位相や幅（または周期）を制御する。
【００７５】
液晶表示装置１００は、上述したようにマルチ画素駆動される。すなわち、第１副画素電極１１ａと、第２副画素電極１１ｂとに、共通のソースバスラインからソース信号電圧（表示信号電圧）を供給しておき、その後、各ＴＦＴ１６ａ、１６ｂをオフ状態にした後に第１ＣＳバスライン１３ａおよび第２ＣＳバスライン１３ｂの電圧を相互に異なるように変化させる。これにより、第１液晶容量Ｃｌｃ１と第２液晶容量Ｃｌｃ２に印加される電圧が異なり、１つの画素内に明副画素と暗副画素とを形成する。この構成では、２つの副画素電極に１本のソースバスラインからソース信号電圧を供給するため、ソースバスラインの数やこれらを駆動するソースドライバの数を増加させる必要がないという利点がある。
【００７６】
以下に、図３〜図５Ｂを参照して、液晶表示装置１００にソースライン反転駆動方法を適用する実施形態を説明する。図３は図４６に、図４は図４７に、図５Ａは図４８Ａに、図５Ｂは図４８Ｂにそれぞれ対応する。
【００７７】
本実施形態の液晶表示装置１００においては、マルチ画素駆動にソースライン反転駆動法を適用するとともに、ゲートバスライン飛び越し走査駆動（インターレース駆動）を行うことによって、上記の問題を解決する。本発明の実施形態によると、ソースドライバの消費電力、すなわち発熱を抑え、また、動画性能向上のため画像書き込み周波数を上げる際にも充電率の低下を抑制することができる。
【００７８】
なお、飛び越し走査駆動の説明において、最初に奇数行を走査し（偶数行を飛び越し）、次に偶数行を走査する例を説明するが、本発明の実施形態における飛び越し走査の順序はこれに限られず、最初に偶数行を走査し（奇数行を飛び越し）、次に、奇数行を走査してもよいことは言うまでもない。また、このことは後述するブロック反転走査の実施形態についても同様である。
【００７９】
図３は、液晶表示装置１００の画素とＣＳバスラインとの接続関係を模式的に示すとともに、ソース信号電圧の書き込み極性（図中の＋−）ならび明暗２つの副画素（図中のハッチングが暗副画素）の配置を模式的に示す図であり、本実施形態によりソース反転駆動を行った状態を示している。Ｇｊ〜Ｇｊ＋３はゲートバスライン、ＣＳ−Ａ〜ＣＳ−ＥはＣＳバスライン、Ｓｉ〜Ｓｉ＋３はソースバスラインを示している。図３に示すように、本実施形態の液晶表示装置においては、列ごとの書き込み極性が一定でありながら、明副画素と暗副画素とが市松模様に配置されている。すなわち、図４５を参照して説明した、明副画素の偏りが発生していない。従って、上記の表示がざらついて見えるという問題が発生しない。
【００８０】
図４は、液晶表示装置１００における各信号電圧の波形を示しており、上から順に、ＣＳバスラインＣＳ−Ｂから供給されるＣＳ電圧Ｖｃｓ−Ｂ、ｉ番目のソースバスラインＳｉに供給されるソース信号電圧Ｖｓｉ、ｊ番目のゲートバスラインＧｊに供給されるゲート信号電圧Ｖｇｊ、ｉ番目のソースバスラインＳｉとｊ番目のゲートバスラインＧｊとに接続された画素が有する２つの副画素の内のＣＳバスラインＣＳ−Ｂに接続された補助容量を有する副画素Ｐ−Ｂ（ｉ，ｊ）に印加される電圧Ｖｐ−Ｂ（ｉ，ｊ）、ｊ＋１番目のゲートバスラインＧｊ＋１に供給されるゲート信号電圧Ｖｇｊ＋１、ｉ番目のソースバスラインとｊ＋１番目のゲートバスラインＧｊ＋１とに接続された画素が有する２つの副画素の内のＣＳバスラインＣＳ−Ｂに接続された補助容量を有する副画素Ｐ−Ｂ（ｉ，ｊ＋１）に印加される電圧Ｖｐ−Ｂ（ｉ，ｊ＋１）を示している。また、図中のＶｃｏｍは対向電圧を示しており、Ｖｐｉｘ１およびＶｐｉｘ２は各副画素の実効電圧を示している。
【００８１】
図５Ａは、連続する２つのフレーム（ＮフレームおよびＮ＋１フレーム）における各画素のソース信号電圧の書き込み極性を示している。本実施形態の液晶表示装置１００においては、ソースライン反転駆動とともに、ゲートバスライン飛び越し走査駆動（インターレース駆動）を行うので、図５Ａにおいては、各フレームを２つの期間（前半２分の１フレームと後半２分の１フレーム）に分割している。２分の１フレームを「１／２フレーム」あるいは「Ｆ／２」と表記することがある。
【００８２】
図５Ｂは、連続する２つのフレームにおいて画素がどのように走査されるかを示すための図であり、ｉ列目のソースバスラインＳｉに供給されるソース信号電圧と、１行目からｎ行目までのゲートバスラインＧ１〜Ｇｎに供給されるゲート信号電圧の波形を模式的に示している。この図においても、各フレームが２つの期間（前半１／２フレームと後半１／２フレーム）に分割されている。本明細書においては、フレーム内に含まれる２つの期間をサブフレームと呼ぶことにする。一般には、１フレーム期間が１垂直走査期間に対応するので、サブフレームの期間に対応する期間をサブ垂直走査期間と呼ぶことにする。なお、第１サブフレームと第２サブフレームとの長さは完全に一致するとは限らない。
【００８３】
図５Ａおよび図５Ｂを参照して、画素の走査方法を説明する。
【００８４】
Ｎフレーム目の前半１／２フレーム（第１サブ垂直走査期間）において、例えば、奇数行のゲートバスラインＧｊにゲート信号電圧ＶｇｊがＶｇＬ（ローレベル）から一定期間ＶｇＨ（ハイレベル）となる画素データ書込パルスＰｗが、順次印加される。すなわち、１行目からｎ−１行目までの全ての奇数行の画素にソース信号電圧が書き込まれる。
【００８５】
後半の１／２フレーム（第２サブ垂直走査期間）においては、前半１／２フレームにおいて飛び越された複数の偶数行の画素を順次走査する。例えば、偶数行のゲートバスラインＧｊ＋１に、Ｖｇｊ＋１がＶｇＬから一定期間ＶｇＨとなる画素データ書込パルスＰｗが順次印加される。すなわち、２行目からｎ行目までの全ての偶数行の画素にソース信号電圧が書き込まれる。
【００８６】
ソースバスラインＳｉに供給されるソース信号電圧の極性は前半１／２フレームでソース信号電圧の中央値Ｖｓｃ（一般に、Ｖｃｏｍとほぼ等しい。）に対して正極性のソース信号電圧（Ｖｓｐ）を与え、次の後半の１／２フレームでも正極性のソース信号電圧を与える。そして、（Ｎ＋１）フレーム目の前半１／２フレームではＶｓｃに対して負極性のソース信号電圧（Ｖｓｎ）を与え、次の後半の１／２フレームでも負極性のソース信号電圧を与える。ソースバスラインＳｉに隣接するＳｉ＋１に供給されるソース信号電圧はソースバスラインＳｉに供給されるソース信号電圧と逆の極性となる。同様にソースバスラインＳｉ＋２に供給されるソース信号電圧はＳｉ＋１に供給されるソース信号電圧と逆の極性となる。
【００８７】
ＣＳバスラインＣＳ−Ｂに供給されるＣＳ電圧Ｖｃｓ−Ｂは、一定の周期で対向電極の電圧Ｖｃｏｍに対して極性が反転する振動波形（例えば図示したような、デューティ比が１：１の矩形波）を有している。
【００８８】
ゲートバスラインＧｊのゲート信号電圧がハイの時のソースバスラインＳｉに供給されるソース信号電圧は正極性なので、Ｐ−Ｂ（ｉ，ｊ）の電圧は正極性で書き込まれる。ＣＳバスラインＣＳ−Ｂに供給されるＣＳ電圧Ｖｃｓ−Ｂは、一定の周期で対向電極の電圧Ｖｃｏｍに対して極性が反転する振動波形（例えば図示したような、デューティ比が１：１の矩形波）を有しており、ゲートバスラインＧｊのゲート信号電圧がローになってからのＣＳバスラインＣＳ−Ｂの振動電圧Ｖｃｓ−Ｂの最初の変化は降下（例えばこの場合、正極性から負極性への変化）なので、Ｐ−Ｂ（ｉ，ｊ）の電圧は突き下げ作用を受けて降下し、副画素Ｐ−Ｂ（ｉ，ｊ）に印加される実効電圧Ｖｐｉｘ１は、Ｐｗにより書き込まれたソース信号電圧以下となり（絶対値が小さくなり）、副画素Ｐ−Ｂ（ｉ，ｊ）は暗副画素となる。
【００８９】
一方、ゲートバスラインＧｊ＋１のゲート信号電圧がハイの時のソースバスラインＳｉの信号電圧も正極性なので、Ｐ−Ｂ（ｉ，ｊ＋１）の電圧も正極性で書き込まれる。ゲートバスラインＧｊ＋１のゲート信号電圧がローになってからのＣＳバスラインＣＳ−Ｂの振動電圧の最初の変化は上昇（例えばこの場合、負極性から正極性への変化）なので、Ｐ−Ｂ（ｉ，ｊ＋１）の電圧は突き上げ作用を受けて上昇し、副画素Ｐ−Ｂ（ｉ，ｊ＋１）に印加される実効電圧Ｖｐｉｘ２は、Ｐｗにより書き込まれたソース信号電圧以上となり（絶対値が大きくなり）、副画素Ｐ−Ｂ（ｉ，ｊ＋１）は明副画素となる。
【００９０】
すなわち、ＣＳ電圧は、第１サブ垂直走査期間に選択されるゲートバスラインＧｊに接続された画素が有する２つの副画素の内で当該ＣＳ電圧が供給されるＣＳバスラインと関連付けられている副画素の実効電圧を上昇させるまたは降下させる作用と、第２サブ垂直走査期間に選択されるゲートバスラインＧｊ＋１に接続された画素が有する２つの副画素の内で当該ＣＳ電圧が供給されるＣＳバスラインと関連付けられている副画素の実効電圧を上昇させるまたは降下させる作用とが互いに逆になる波形を有している。
【００９１】
ここで例示したように、ソース信号電圧の極性が互いに異なる連続する２つの垂直走査期間を含み、同じ垂直走査期間に属する第１サブ垂直走査期間および第２サブ垂直走査期間におけるソース信号電圧の極性は同じである場合には、ＣＳ電圧は、第１サブ垂直走査期間においてゲートバスラインＧｊに供給されるゲート信号電圧がハイからローに変化した時点から、第２サブ垂直走査期間においてゲートバスラインＧｊ＋１に供給されるゲート信号電圧がハイからローに変化する時点までの間に、極性が奇数回変化すればよい。なお、ＣＳ電圧の振動波形の鈍りを考慮して、極性反転する間隔（振動の周期の２分の１）が５Ｈ以上であることがより好ましい。またＣＳ電圧が極性反転してから、なるべく遅いタイミングでゲートオンパルスＰｗを発生することが好ましく、ゲート信号電圧がオフになった後、なるべく早くＣＳ電圧を極性反転する方が望ましい。実際には、ＣＳバスラインの抵抗値および容量値に基づいて信号遅延をシミュレーションすることによって、対応するゲート信号電圧がオフになった時点でのＣＳ電圧の到達度が９７％以上となるように、より好ましくは９９％以上となるように、極性反転する間隔を決めるのが良い。
【００９２】
ここではＣＳ電圧として、１：１のデューティ比で振動する波形を有する振動電圧を用いるがこれに限られず、極性が奇数回変化すれば良く、従って、少なくとも１回極性が変化すればよい。ただし、上述のようにＣＳバスラインを配置すると、ＷＯ２００６／０７０８２９Ａ１に記載されているように、電気的に互いに独立な複数のＣＳ幹線を設け、各ＣＳ幹線に複数のＣＳバスラインを接続することによって、ＣＳバスラインを介して補助容量対向電極に印加する振動電圧の振動の周期を長くすることできるという利点が得られる。ＷＯ２００６／０７０８２９Ａ１の開示内容の全て参考のために本明細書に援用する。
【００９３】
上述したように、本実施形態の液晶表示装置および駆動方法によると、ソース反転駆動方法の上述の利点を得つつ、明画素と暗画素の市松模様の分布を崩すことなく、ざらつき感といった表示品位の低下を防止することができる。
【００９４】
次に、図６〜図８Ｂを参照して、液晶表示装置１００にソースライン反転駆動方法を適用する他の実施形態を説明する。図６は図３に、図７は図４に、図８Ａは図５Ａに、図８Ｂは図５Ｂにそれぞれ対応する。
【００９５】
以下に説明する方法は、ソース信号電圧の極性が互いに異なる連続する２つのサブ垂直走査期間を含み、同じ垂直走査期間に属する第１サブ垂直走査期間と第２サブ垂直走査期間におけるソース信号電圧の極性が互いに異なる点において先の方法と異なる。また、ＣＳ電圧は、第１サブ垂直走査期間において第ｊゲートバスラインに供給されるゲート信号電圧がハイからローに変化した時点から、第２サブ垂直走査期間において第ｊ＋１ゲートバスラインに供給されるゲート信号電圧がハイからローに変化する時間までの間に、極性が偶数回変化する点において先の実施形態と異なる。
【００９６】
図６は、液晶表示装置１００の画素とＣＳバスラインとの接続関係を模式的に示すとともに、ソース信号電圧の書き込み極性（図中の＋−）ならび明暗２つの副画素（図中のハッチングが暗副画素）の配置を模式的に示す図であり、本実施形態によりソース反転駆動を行った状態を示している。図６に示すように、本実施形態の液晶表示装置においては、ソース反転駆動方法を適用しているにも拘わらず、画素の書き込み極性の分布は図４３に示した従来のドット反転駆動と同じであり、且つ、明副画素と暗副画素とが市松模様に配置されている。すなわち、図４６を参照して説明した明副画素の偏りが発生していない。従って、上記の表示がざらついて見えるという問題が発生しない。
【００９７】
図７は、液晶表示装置１００における各信号電圧の波形を示しており、上から順に、ＣＳバスラインＣＳ−Ｂから供給されるＣＳ電圧Ｖｃｓ−Ｂ、ｉ番目のソースバスラインＳｉに供給されるソース信号電圧Ｖｓｉ、ｊ番目のゲートバスラインＧｊに供給されるゲート信号電圧Ｖｇｊ、ｉ番目のソースバスラインＳｉとｊ番目のゲートバスラインＧｊとに接続された画素が有する２つの副画素の内のＣＳバスラインＣＳ−Ｂに接続された補助容量を有する副画素Ｐ−Ｂ（ｉ，ｊ）に印加される電圧Ｖｐ−Ｂ（ｉ，ｊ）、ｊ＋１番目のゲートバスラインＧｊ＋１に供給されるゲート信号電圧Ｖｇｊ＋１、ｉ番目のソースバスラインとｊ＋１番目のゲートバスラインＧｊ＋１とに接続された画素が有する２つの副画素の内のＣＳバスラインＣＳ−Ｂに接続された補助容量を有する副画素Ｐ−Ｂ（ｉ，ｊ＋１）に印加される電圧Ｖｐ−Ｂ（ｉ，ｊ＋１）を示している。また、図中のＶｃｏｍは対向電圧を示しており、Ｖｐｉｘ１およびＶｐｉｘ２は各副画素の実効電圧を示している。
【００９８】
図８Ａは、連続する２つのフレーム（ＮフレームおよびＮ＋１フレーム）における各画素のソース信号電圧の書き込み極性を示している。本実施形態の液晶表示装置１００においては、ソースライン反転駆動とともに、ゲートバスライン飛び越し走査駆動（インターレース駆動）を行うので、図８Ａにおいては、各フレームを２つの期間（前半１／２フレームと後半１／２フレーム）に分割している。また、同じフレームに含まれる２つの期間におけるソース信号電圧の極性を逆にしている。
【００９９】
図８Ｂは、連続する２つのフレームにおいて画素がどのように走査されるかを示すための図であり、ｉ列目のソースバスラインＳｉに供給されるソース信号電圧と、１行目からｎ行目までのゲートバスラインＧ１〜Ｇｎに供給されるゲート信号電圧の波形を模式的に示している。この図においても、各フレームが２つの期間（前半１／２フレームと後半１／２フレーム）に分割されている。本明細書においては、フレーム内に含まれる２つの期間をサブフレームと呼ぶことにする。一般には、１フレーム期間が１垂直走査期間に対応するので、サブフレームの期間に対応する期間をサブ垂直走査期間と呼ぶことにする。なお、第１サブフレームと第２サブフレームとの長さは完全に一致するとは限らない。
【０１００】
図８Ａおよび図８Ｂを参照して、画素の走査方法を説明する。
【０１０１】
Ｎフレーム目の前半１／２フレーム（第１サブ垂直走査期間）において、例えば、奇数行のゲートバスラインＧｊにゲート信号電圧ＶｇｊがＶｇＬ（ローレベル）から一定期間ＶｇＨ（ハイレベル）となる画素データ書込パルスＰｗが、順次印加される。すなわち、１行目からｎ−１行目までの全ての奇数行の画素にソース信号電圧が書き込まれる。
【０１０２】
後半の１／２フレーム（第２サブ垂直走査期間）においては、前半１／２フレームにおいて飛び越された複数の偶数行の画素を順次走査する。例えば、偶数行のゲートバスラインＧｊ＋１に、ＶｇｊがＶｇＬから一定期間ＶｇＨとなる画素データ書込パルスＰｗが順次印加される。すなわち、２行目からｎ行目までの全ての偶数行の画素にソース信号電圧が書き込まれる。この走査は先の実施形態と同じである。
【０１０３】
ソースバスラインＳｉに供給されるソース信号電圧の極性は前半１／２フレームでソース信号電圧の中央値Ｖｓｃ（一般に、Ｖｃｏｍとほぼ等しい）に対して正極性のソース信号電圧（Ｖｓｐ）を与え、次の後半の１／２フレームでは負極性のソース信号電圧（Ｖｓｎ）を与える。そして、（Ｎ＋１）フレーム目の前半１／２フレームではＶｓｃに対して正極性のソース信号電圧（Ｖｓｐ）を与え、次の後半の１／２フレームでは負極性のソース信号電圧（Ｖｓｎ）を与える。ソースバスラインＳｉに隣接するソースバスラインＳｉ＋１に供給されるソース信号電圧はソースバスラインＳｉに供給されるソース信号電圧と逆の極性となる。同様にソースバスラインＳｉ＋２に供給されるソース信号電圧はソースバスラインＳｉ＋１に供給されるソース信号電圧と逆の極性となる。
【０１０４】
ＣＳバスラインＣＳ−Ｂに供給されるＣＳ電圧Ｖｃｓ−Ｂは、一定の周期で対向電極の電圧Ｖｃｏｍに対して極性が反転する振動波形（例えば図示したような、デューティ比が１：１の矩形波）を有している。
【０１０５】
ゲートバスラインＧｊのゲート信号電圧がハイの時のソースバスラインＳｉに供給されるソース信号電圧は正極性なので、Ｐ−Ｂ（ｉ，ｊ）の電圧は正極性で書き込まれる。ＣＳバスラインＣＳ−Ｂに供給されるＣＳ電圧Ｖｃｓ−Ｂは、一定の周期で対向電極の電圧Ｖｃｏｍに対して極性が反転する振動波形（例えば図示したような、デューティ比が１：１の矩形波）を有しており、ゲートバスラインＧｊのゲート信号電圧がローになってからのＣＳバスラインＣＳ−Ｂの振動電圧Ｖｃｓ−Ｂの最初の変化は降下（例えばこの場合、正極性から負極性への変化）なので、Ｐ−Ｂ（ｉ，ｊ）の電圧は突き下げ作用を受けて降下し、副画素Ｐ−Ｂ（ｉ，ｊ）に印加される実効電圧Ｖｐｉｘ１は、Ｐｗにより書き込まれたソース信号電圧以下となり（絶対値が小さくなり）、副画素Ｐ−Ｂ（ｉ，ｊ）は暗副画素となる。
【０１０６】
一方、ゲートバスラインＧｊ＋１のゲート信号電圧がハイの時のソースバスラインＳｉの信号電圧は負極性なので、Ｐ−Ｂ（ｉ，ｊ＋１）の電圧は負極性で書き込まれる。ゲートバスラインＧｊ＋１のゲート信号電圧がローになってからのＣＳバスラインＣＳ−Ｂの振動電圧の最初の変化は降下（例えばこの場合、正極性から負極性への変化）なので、Ｐ−Ｂ（ｉ，ｊ＋１）の電圧は突き下げ作用を受けて降下し、副画素Ｐ−Ｂ（ｉ，ｊ＋１）に印加される実効電圧Ｖｐｉｘ２は、Ｐｗにより書き込まれたソース信号電圧以上となり（絶対値が大きくなり）、副画素Ｐ−Ｂ（ｉ，ｊ＋１）は明副画素となる。
【０１０７】
すなわち、ＣＳ電圧は、第１サブ垂直走査期間に選択されるゲートバスラインＧｊに接続された画素が有する２つの副画素の内で当該ＣＳ電圧が供給されるＣＳバスラインと関連付けられている副画素の実効電圧を上昇させるまたは降下させる作用と、第２サブ垂直走査期間に選択されるゲートバスラインＧｊ＋１に接続された画素が有する２つの副画素の内で当該ＣＳ電圧が供給されるＣＳバスラインと関連付けられている副画素の実効電圧を上昇させるまたは降下させる作用とが互いに逆になる波形を有している。
【０１０８】
ここで例示したように、ソース信号電圧の極性が互いに異なる連続する２つのサブ垂直走査期間を含み、同じ垂直走査期間に属する第１サブ垂直走査期間と第２サブ垂直走査期間におけるソース信号電圧の極性が互いに異なる場合には、ＣＳ電圧は、第１サブ垂直走査期間において第ｊゲートバスラインに供給されるゲート信号電圧がハイからローに変化した時点から、第２サブ垂直走査期間において第ｊ＋１ゲートバスラインに供給されるゲート信号電圧がハイからローに変化する時間までの間に、極性が偶数回変化すればよい。なお、ＣＳ電圧の振動波形の鈍りを考慮して、極性反転する間隔（振動の周期の２分の１）が５Ｈ以上であることがより好ましい。実際には、ＣＳバスラインの抵抗値および容量値に基づいて信号遅延をシミュレーションすることによって、対応するゲート信号電圧がオフになった時点でのＣＳ電圧の到達度が９７％以上となるように、より好ましくは９９％以上となるように、極性反転する間隔を決めるのが良い。
【０１０９】
ここではＣＳ電圧として、１：１のデューティ比で振動する波形を有する振動電圧を用いるがこれに限られず、極性が偶数回変化すれば良く、従って、少なくとも２回極性が変化すればよい。ただし、上述のようにＣＳバスラインを配置すると、ＷＯ２００６／０７０８２９Ａ１に記載されているように、電気的に互いに独立な複数のＣＳ幹線を設け、各ＣＳ幹線に複数のＣＳバスラインを接続することによって、ＣＳバスラインを介して補助容量対向電極に印加する振動電圧の振動の周期を長くすることできるという利点が得られる。
【０１１０】
上述したように、本実施形態の液晶表示装置および駆動方法によっても、ソース反転駆動方法の上述の利点を得つつ、明画素と暗画素の市松模様の分布を崩すことなく、ざらつき感といった表示品位の低下を防止することができる。
【０１１１】
［ブロック反転駆動］
上述の実施形態によると、マルチ画素駆動とソースライン反転駆動とを組み合わせても、表示がざらついて見えるという問題が発生しない。しかしながら、動画表示を考慮すると、コーミング（ｃｏｍｂｉｎｇ）という現象が起こることがある。以下では、動画表示におけるコーミングの問題の発生を抑制する実施形態を説明する。
【０１１２】
上記の実施形態による画像の書き込み状態をフレーム単位で模式的に表すと、図９に示すように、常に各フレーム内の１／２フレームの間に１フレーム前の画像が表示されることになる。例えば、前半の第１サブフレームで奇数行を書き込み、後半の第２サブフレームで偶数行を書き込むと、第１サブフレームにおいては奇数行の画素では現フレームの画像が表示され、偶数行の画素では１フレーム前の画像が表示されるという異常な状態が存在することになる。
【０１１３】
このため、例えば、図１０（ａ）に示すような縦バーを横方向に移動するといった動画表示を行った場合、図１０（ｂ）に示すように、縦バーのエッジが櫛状に見えるといった不具合（コーミング）が発生することがある。なお図９、図１０（ａ）、（ｂ）では２行毎に同じタイミングで走査しているが、実際に駆動する場合は２行毎に１水平走査期間（１Ｈ）ずつずれて走査することになる。これらの図ではコーミングの説明をわかりやすくするためこのずれを省略している。
【０１１４】
上記不具合が視認される程度は、全体の表示時間に対する上記の異常な状態が存在する時間（「Ｔｃ」とする。）の割合で決まる。Ｔｃは隣接する行（例えば、ｊ行とｊ＋１行）の画素が走査される（ソース信号電圧が書き込まれる）時間である。従って、移動速度に対してフレーム周波数が十分に高いと問題にならないが、１フレーム期間に図１０（ｂ）に示したように移動する場合は問題となる。例えば、図１１に模式的に示すように、フレーム周波数が１２０Ｈｚ（フレーム期間が８．３３ｍｓ）の表示信号を２つのサブフレームに分けてインターレース走査を行うと、奇数行に書き込むサブフレームと偶数行に書き込むサブフレームとの間隔Ｔｃは約４１６７μｓであり、フレーム期間の半分（すなわち、サブフレーム期間の長さ）と等しい。すなわち、Ｔｃ／１フレーム期間×１００＝５０ということになる。ここで、１フレーム期間は一般に１垂直走査期間（Ｖ−ｔｏｔａｌ）を意味するので、Ｔｃ／Ｖ−ｔｏｔａ１×１００＝５０となる。
【０１１５】
図１０に例示した表示を行う場合にコーミングが視認されないための条件を種々検討した。評価結果の一例を表１および表２に示す。表１はフレーム周波数が６０Ｈｚの場合、表２はフレーム周波数が１２０Ｈｚの場合をそれぞれ示している。これらの表において、コーミングの主観評価の結果は、非常に悪いレベル×、少し気になるレベル△、気にならないレベル○で示している。
【０１１６】
【表１】

【０１１７】
【表２】

【０１１８】
表１から分かるように、フレーム周波数が６０Ｈｚの場合、（Ｎｓｖ／Ｎｖ−ｔｏｔａｌ）×１００の値が７以下であることが好ましく、5以下であることが更に好ましい。一方、１２０Ｈｚ駆動の場合は、表２から分かるように、（Ｎｓｖ／Ｎｖ−ｔｏｔａｌ）×１００の値が１４以下であることが好ましく、１０以下であることが更に好ましい。ここで、表１および表２中のＴｃの値に注目すると、フレーム周波数によらず、１．２ｍ秒以下であることが好ましく、０．８ｍ秒以下であることが更に好ましいと言える。
【０１１９】
このように、コーミングの観点からはＴｃの値が小さい、すなわち、Ｎｓｖ（＝α／２）は小さい方が好ましいのに対し、消費電力の観点からはＮｓｖは大きい方が好ましい。Ｎｓｖが小さくなると、ソース信号電圧の極性反転の回数が多くなり、消費電力が増大するからである。
【０１２０】
本実施形態では、図１２に模式的に示すように、１フレームを細分化して現フレームと前フレームの混在する時間（Ｔｃ）を短くすることで、コーミングが視認されないようにする。
【０１２１】
図１２を参照して、本実施形態の液晶表示装置の駆動方法を説明する。
【０１２２】
図１２に示すように、例えば、奇数行→偶数行→偶数行→奇数行→奇数行→偶数行→・・・の順で、連続するα本のゲートバスラインの飛び越し走査毎（２α行移動毎）にα行戻って書き込みを行う。始めの走査はα／２本分走査（α行移動）でα行戻っている。また、戻る行数は飛び越し走査であるため正確には、奇数行→偶数行の場合α−３本分、偶数行→奇数行の場合にはα−１本分戻ることになる。
【０１２３】
上記の走査は、最初の奇数行（本数をＮｓｖ＝α／２とする）の画素を順次走査する第１サブフレーム、第１サブフレームで飛び越された偶数行（Ｎｓｖ本）の画素を順次走査する第２サブフレーム、第２サブフレームにおいて走査された最後の偶数行に連続する偶数行から始まる連続する偶数行（Ｎｓｖ本）の画素を順次走査する第３サブフレーム、第３サブフレームにおいて飛び越された奇数行（Ｎｓｖ本）の画素を順次走査する第４サブフレームを含んでいる。第４サブフレーム以降も同様の走査が繰り返され１フレームの画像が表示される。
【０１２４】
このとき、サブフレームはＮｓｖ（＝α／２）本の連続した奇数行または偶数行の画素を走査する期間であり、逆に、Ｎｓｖは１サブレーム期間（１サブ垂直走査期間）に含まれる水平走査期間の数である。ここで、連続したα本の領域を１つのブロックと考えると、上述の実施形態においては１フレームを２分割していたのに対し、本実施形態では、（１サブフレーム期間／１フレーム期間）の数、すなわちブロック数×２の数に分割していることになる。以下、この駆動方法をブロック反転駆動ということにする。
【０１２５】
ここで、Ｔｃの値は下式で与えられる。
Ｔｃ＝（Ｎｓｖ／Ｎｖ−ｔｏｔａｌ）×（１フレーム期間）
【０１２６】
また、１フレーム期間（＝Ｖ−ｔｏｔａｌ）／Ｎｖ−ｔｏｔａｌ＝１Ｈなので、
Ｔｃ＝Ｎｓｖ×Ｈ
と表すこともできる。
【０１２７】
ただし、データ信号を液晶パネルの両側（例えば上下のデータ信号入力端子）から入力し、表示領域の上下の領域を同時に走査する場合などには、Ｎｖ−ｔｏｔａｌを（Ｎｖ−ｔｏｔａｌ／２）と置き換えて計算すればよい。
【０１２８】
例えば、５２型フルＨＤ（表示パネルの走査線数１０８０本、Ｎｖ−ｔｏｔａｌが１１２５本）で、垂直走査周波数が１２０Ｈｚで駆動する場合、Ｎｓｖ＝２４（α＝４８）に設定すれば、Ｔｃは
Ｔｃ＝（４８／２）／１１２５×１／１２０
＝ １７７．８μｓ
となり、異常な表示状態となる時間の割合は、約２．１％＝（１７７．８／８３３３）×１００となるため、コーミングは視認されない程度に抑制され、高品位で動画表示を表示することができる。
【０１２９】
また、３７型フルＨＤ（表示パネルの走査線の数（＝画素行の数）が１０８０本、Ｎｖ−ｔｏｔａｌが１１２５本）で１２０Ｈｚ駆動の場合、Ｎｓｖ＝１０（α＝２０）に設定すれば、同様に計算すると、Ｔｃ＝１４８．１μｓとなり、異常な表示状態となる時間の割合は約０．９％となり、コーミングは視認されない程度に抑制され、高品位で動画表示を表示することができる。
【０１３０】
なお、有効表示期間Ｖ−Ｄｉｓｐ中の水平期間の長さと垂直帰線期間Ｖ-Ｂｌａｎｋ中の水平期間の長さ異なる場合などは、上述した計算はＮｖ−ｔｏｔａｌをＮｖ−Ｄｉｓｐに置き換え、1フレーム期間（V−Ｔｏｔａｌ）を有効表示期間で表現した方が、より厳密となる。このとき、Ｔｃは
Ｔｃ＝（Ｎｓｖ／Ｎｖ−Ｄｉｓｐ）×（有効表示期間）
また、有効表示期間（＝Ｖ−Ｄｉｓｐ）／Ｎｖ−Ｄｉｓｐ＝１Ｈなので、
Ｔｃ＝Ｎｓｖ×Ｈ
と表すこともできる。ここでＨは有効表示期間中の水平期間である。また、Ｎｖ−Ｄｉｓｐ、Ｎｖ−ｔｏｔａｌ、いずれの表現であっても、Ｔｃの値はＮｓｖ×Ｈとなる点に注目すべきである。有効表示期間Ｖ−Ｄｉｓｐ中の水平期間の長さと垂直帰線期間Ｖ-Ｂｌａｎｋ中の水平期間の長さが等しい場合は、Ｖ−Ｄｉｓｐで表した式もＶ−Ｔｏｔａｌで表した式も同じＴｃの値となる。評価結果の一例を表３および表４に示す。本例では、表１および表２と同じサンプルを用い、有効表示期間Ｖ−Ｄｉｓｐ中の水平期間の長さと垂直帰線期間Ｖ-Ｂｌａｎｋ中の水平期間の長さが等しい場合であるので、Ｔｃの値は等しくなる。
【０１３１】
【表３】

【０１３２】
【表４】

【０１３３】
なお、図１２において、ソース信号電圧の書き込み極性のシークエンスは、ソース信号電圧の極性が、第１サブフレーム（例えば正）と第２サブフレーム（例えば負）との間は異なり、第２サブフレーム（例えば負）と第３サブフレーム（例えば負）との間は同じであり、第３サブフレーム（例えば負）と第４サブフレーム（例えば正）との間は異なるシークエンスを含んでいる。表示品位の観点からは、このように、奇数行と偶数行の書き込み極性を逆にすることが好ましい。このようにすることによって、例えば、縦シャドー、上下に隣接する画素のカップリング容量による横筋の発生、フリッカーパターンの発生を抑制することができる。
【０１３４】
上記のブロック反転駆動を図２に示したマルチ画素構造に適用する場合、ＣＳ電圧が一水平走査期間の正の整数倍の周期で振動する波形部分を含み、その周期が一水平走査期間をＨとしたときにＭ×Ｈ（ここでＭは正の整数）で表されるとき、αがＭの正の整数倍（Ｎｓｖは（Ｍ／２）の正の整数倍）であることが好ましい。また、ＣＳバスラインが互いに異なる画素に属し列方向に隣接する２つの副画素に共通に関連付けられたＣＳバスラインを含む構成のときには、αがＭの偶数倍（ＮｓｖはＭの正の整数倍）であることが好ましい。なお、ＣＳ電圧の周期Ｍ×Ｈは、ＣＳ電圧がハイレベルの期間とローレベルの期間が同じ期間であること、すなわちデューティ比が１：１であることが望ましい。なお、ＣＳ電圧の振動波形の鈍りを考慮して、極性反転する間隔（ＣＳ振動の周期Ｍの２分の１）が５Ｈ以上であることがより好ましい。実際には、ＣＳバスラインの抵抗値および容量値に基づいて信号遅延をシミュレーションすることによって、対応するゲート信号電圧がオフになった時点でのＣＳ電圧の到達度が９７％以上となるように、より好ましくは９９％以上となるように、極性反転する間隔を決めるのが良い。
【０１３５】
具体例を説明する。例えば、３７型フルＨＤ（６０Ｈｚ駆動）の場合において、ＣＳ電圧の振動波形の周期が１０Ｈであり、振動の１周期に含まれる水平走査期間の数Ｍは１０のとき、αは１０の正の整数倍が望ましい。ただし１画素の上下で画素分割駆動する場合、上下に隣接する画素で副画素の明暗の順序が逆転し、画像のエッジがのこぎり歯状（ジャギー：ｊａｇｇｙ）に見える場合があるので、αは２０の正の整数倍であることがさらに好ましい。
【０１３６】
図１３Ａは、Ｎｓｖ＝１０（α＝２０）の場合の書き込み順（走査する画素行の順序）と、ソース信号電圧、ゲート信号電圧およびＣＳ電圧のタイミングチャートを示している。ソース信号電圧の極性は奇数行を書き込むときは正で、偶数行を書き込むときは負であり、振幅は一定の場合を示している。ゲート信号電圧は、ゲートオンパルスＰｗに対応する部分だけを図示している。
【０１３７】
ＣＳ電圧の振動の周期がＭ×Ｈ（Ｍは正の整数）のとき、サブ垂直走査期間に含まれる水平走査期間の数であるＮｓｖは、Ｎｓｖ（＝α／２）＝Ｍ×ｋで表される。図１３Ａに示した場合、ＣＳ電圧の振動の１周期に含まれる水平走査期間の数Ｍ＝１０、ｋ＝１であるから、Ｎｓｖ（＝α／２）＝１０×１＝１０となる。逆に、サブ垂直走査期間に含まれる水平走査期間の数Ｎｓｖ（＝α／２）からＣＳ電圧の振動の１周期に含まれる水平走査期間の数の周期Ｍは、Ｍ＝Ｎｓｖ／ｋで表される。図１３Ａの例の場合、Ｎｓｖ＝１０（α＝２０）、ｋ＝１であり、Ｍ＝１０／１＝１０となる。
【０１３８】
次に、ソース電圧の極性変化のシークエンスとＣＳ電圧の極性反転の回数との関係を説明する。図１３Ａに示したソース電圧の極性変化のシークエンスは、奇数行を書き込むときは正で、偶数行を書き込むときは負であり、連続する２つのサブ垂直走査期間における極性が互いに異なっている。具体的には、例えば、書き込み順の１〜１０（画素行１、３、５・・・１９を走査する期間）までを第１サブ垂直走査期間とし、書き込み順の１１〜２０（画素行２、４、６・・・２０を走査する期間）を第２サブ垂直走査期間とすると、第１サブ垂直走査期間におけるソース信号電圧の極性は正で、それに続く第２サブ垂直走査期間におけるソース信号電圧の極性は負であり、互いに異なっている。第１サブ垂直走査期間において第ｊゲートバスライン（例えば第１行、書き込み順は１）に供給されるゲート信号電圧がハイからローに変化した時点から、第２サブ垂直走査期間において第ｊ＋１ゲートバスライン（例えば第２行、書き込み順は１１）に供給されるゲート信号電圧がハイからローに変化する時間までの間に、ＣＳ電圧の極性が偶数回変化している。ここでは、ＣＳ電圧の極性反転回数は、２×ｋ＝２×１＝２回である。
【０１３９】
なお、図１３Ａに示した例では、第２サブ垂直走査期間に連続する第３サブ垂直走査期間（書き込み順の２１〜３０（画素行２２、２４、２６・・・４０を走査する期間）におけるソース信号電圧の極性は負であり、第３サブ垂直走査期間に連続する第４サブ垂直走査期間（書き込み順の３１〜４０（画素行２１、２３、２５・・・３９を走査する期間）におけるソース信号電圧の極性は正である。すなわち、ソース信号電圧の極性は、第１サブ垂直走査期間と第２サブ垂直走査期間との間は異なり、第２サブ垂直走査期間と第３サブ垂直走査期間との間は同じであり、第３サブ垂直走査期間と第４サブ垂直走査期間との間は異なっている。
【０１４０】
ここで例示したＣＳバスラインは１０本の電気的に独立なＣＳ幹線（不図示）に接続されており、ＣＳ電圧の種類は１０種類（Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、Ｈ、ＪおよびＫで示している。）である。このとき、上下に隣接する画素の明暗副画素の配置は、明・暗が交互になる。さらに、隣接するソースラインのデータ信号を逆極性とすると、図６に示したように、明暗副画素が市松模様に配置されるのでジャギーが低減する。従って、任意の垂直走査期間において、互いに隣接する列の画素に関連付けられたソースバスラインに供給されるソース信号電圧の極性を互いに逆とすることが好ましい。なお、ここではＣＳバスラインがＣＳ幹線に接続されている構成を例に挙げたが、ＣＳバスラインにそれぞれ独立にＣＳ電圧を供給するように構成してもよく、この場合、ゲートドライバから各ＣＳ電圧を出力するようにしてもよい。
【０１４１】
図１３Ｂに他の例を示す。図１３Ｂに、ＣＳ電圧の振動の周期が１０Ｈ（Ｍ＝１０）であり、Ｎｓｖ＝２０（α＝４０）の場合の書き込み順（走査する画素行の順序）と、ソース信号電圧、ゲート信号電圧およびＣＳ電圧のタイミングチャートを示している。ソース信号電圧の極性は奇数行を書き込むときは正で、偶数行を書き込むときは負であり、振幅は一定の場合を示している。ゲート信号電圧は、サブ垂直走査期間の最初と最後を含む一部のゲートオンパルスＰｗに対応する部分だけを図示している。ソース信号電圧の極性変化のシークエンスは図１３Ａと同じである。なお、図において、特に注目すべきデータ信号電圧の極性反転タイミングとデータ信号の極性反転後に対応するゲートバスラインに印加するゲートオンパルスを円で囲っている。
【０１４２】
これは上記式においてｋ＝２の場合に相当し、第１サブ垂直走査期間において第ｊゲートバスライン（例えば第１行、書き込み順は１）に供給されるゲート信号電圧がハイからローに変化した時点から、第２サブ垂直走査期間において第ｊ＋１ゲートバスライン（例えば第２行、書き込み順は２１）に供給されるゲート信号電圧がハイからローに変化する時間までの間に、ＣＳ電圧の極性が偶数回変化している。ここでは、ＣＳ電圧の極性反転回数は、２×ｋ＝２×２＝４回である。このように、図１３Ｂのように構成すると、ＣＳ電圧の種類は１０のまま増やすことなく、ソース信号電圧（データ信号）の極性反転回数を少なくすることができる。
【０１４３】
図１３Ｃにさらに他の例を示す。ＣＳ電圧の振動の周期は１４Ｈ（Ｍ＝１４）であり、Ｎｓｖ＝１４（α＝２８）である場合の書き込み順（走査する画素行の順序）と、ソース信号電圧、ゲート信号電圧およびＣＳ電圧のタイミングチャートを示している。
【０１４４】
Ｎｖ−ｔｏｔａｌは１１２５本であるのに対し、ＣＳ電圧の振動の周期１４Ｈでは割り切れない。このような場合には、図１３Ａおよび図１３Ｂに例示した場合と異なり、ＣＳ電圧を一水平走査期間の正の整数倍の周期で振動する波形部分のみで構成することができない。そこで、図１３Ｃに示すように、一垂直走査期間のＣＳ電圧を、１４Ｈの周期で振動する波形部分（「第１波形部分」ということがある。）と１４Ｈとは異なる周期で振動する波形部分（「第２波形部分」ということがある。）とで構成する。ここでは、第２波形部分を１０Ｈで振動する波形と１２Ｈで振動する波形とで構成している。このとき、一垂直走査期間においてＣＳ電圧がハイレベルにある期間とローレベルにある期間をできるだけ同じにすることが好ましい。ハイレベルにある期間とローレベルにある期間との差が大きすぎると画素行によって明暗の輝度バランスが崩れ、表示むらとなることがある。なお、第２波形部分は必ずしも振動波形である必要はない。
【０１４５】
このように、Ｎｖ−ｔｏｔａｌがＮｓｖ×２の整数倍でない場合には上記の複雑な処理が必要となる。有効表示期間Ｖ−Ｄｉｓｐに含まれる水平走査期間の数Ｎｖ−Ｄｉｓｐ（ここでは１０８０）がＮｓｖ×２の整数倍でない場合には、垂直帰線期間Ｖ−ＢｌａｎｋにおけるＣＳ電圧の波形を調整するだけでは対処できず、更に複雑な処理が必要になる。従って、Ｎｖ−ｔｏｔａｌがＮｓｖ×２の整数倍となるようにＮｓｖを設定することが好ましく、さらに、Ｎｖ−ＤｉｓｐがＮｓｖ×２の整数倍となるようにＮｓｖを設定することが好ましい。
【０１４６】
図１４Ａは、Ｎｓｖ＝５（α＝１０）とした場合のタイミングチャートである。ここでは、ソース信号電圧の極性を１０Ｈ毎に反転させている。具体的には１〜１０行までの偶奇行両方の画素を正極性とし、１１〜２０行までの画素を負極性とし、２１〜３０行を正極性、３１〜４０行を負極性としている。このとき明副画素と暗副画素とが、図１４Ｂに示すように、市松模様に配置されるので、ジャギー感を改善しつつ、Ｎｓｖ（＝α／２）を小さくできるのでコーミングも改善することができる。
【０１４７】
なお、１０行目と１１行目などにおいて、上下の異なる画素に属し且つ上下に隣接する副画素電極間にカップリング容量があると、上下の画素に印加されている電圧の極性が異なるため、ＴＦＴがオフになったとき電圧が変化し、スジが見える場合がある。この対策として、上下の画素の電圧差、カップリング容量、画素容量（画素を構成する副画素の液晶容量および補助容量の和）をパラメータとして、ソース信号電圧（データ信号電圧）を補正するのが望ましい。
【０１４８】
また、垂直走査期間の途中でソース信号電圧の極性を反転させているのは、同一極性のデータ信号が続くと、列毎のフリッカーやソースバスラインと画素の寄生容量に起因する縦シャドーという現象が発生するので、これを低減するためである。なお、図１３Ａおよび図１３Ｂに示したように、奇数行の書き込みと偶数行の書き込み極性とを反転すれば、さらにフリッカーレベルを低減できる。
【０１４９】
〔ゲートドライバ〕
図１に示した液晶表示装置１００が有するゲートドライバ１３０は、例えば以下のように構成され、上述の走査を実行することができる。図１５〜図２２を参照して、ゲートドライバ１３０の構成と動作の例を説明する。
【０１５０】
まず、図１５〜図１９を参照して、上述のソース反転駆動（図５Ｂまたは図８Ｂ参照）を行う場合について説明する。
【０１５１】
ゲートドライバ１３０は、ゲートスタートパルス信号ＧＳＰ、ゲートクロック信号ＧＣＫおよびゲートドライバ出力制御信号ＧＯＥｒ（ｒ＝１，２，…，ｑ）に基づき、各ソース信号電圧（データ信号電圧）Ｖｓｉ（ｉ＝１，２，…，ｍ）を各画素（各画素に含まる副画素の液晶容量および補助容量）に書き込むために、デジタル画像信号ＤＡの各フレーム期間（「入力映像信号の垂直走査期間」）においてゲートバスラインＧｊ（ｊ＝１，２，…，ｎ）をほぼ１水平走査期間ずつ１ラインごとに飛び越し選択する。ゲートドライバ１３０は、図５Ｂおよび図８Ｂに示したような画素データ書込パルス（ゲートオンパルス）Ｐｗを含む走査信号Ｖｇｊ（ｊ＝１，２，…，ｎ）をゲートバスラインＧに供給する。パルスＰｗが印加されているゲートバスラインＧｊは選択状態となり、選択状態のゲートバスラインＧｊに接続されたＴＦＴがオン状態となる。もちろん、非選択状態のゲートバスラインＧｊに接続されたＴＦＴはオフ状態となる。図５Ｂおよび図８Ｂに示したようなパルスＰｗを印加することによって、前半１／２フレーム期間において、ゲートバスラインＧｊ（ｊ＝１，２，…，ｎ）の内の例えば奇数ラインＧｊ（ｊ＝１，３，５，…，ｎ−１）を選択し（すなわち、偶数ラインを飛び越して）、後半１／２フレーム期間において、偶数ラインＧｊ（ｊ＝２，４，６，…，ｎ）を選択する（すなわち、奇数ラインを飛び越す）。ここで、画素データ書込パルスＰｗは水平走査期間（Ｈ）のうちデータ書込み期間に相当する有効走査期間（例えば水平走査期間の約２分の１、すなわち約Ｈ／２）でＨレベルとなる。
【０１５２】
図１５（Ａ）および図１５（Ｂ）は、図５Ｂおよび図８Ｂに示したゲート信号電圧を出力することができるゲートドライバの一構成例を示すブロック図である。
【０１５３】
図１５（Ａ）に示すゲートドライバは、シフトレジスタを含む複数個（ｑ個）の部分回路としてのゲートドライバ用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ４１１，４１２，…，４１ｑを備えている。
【０１５４】
各ゲートドライバ用ＩＣチップ４１１〜１４ｑは、図１５（Ｂ）に示すように、シフトレジスタ４０と、シフトレジスタ４０の各段に対応して設けられた第１および第２のＡＮＤゲート４１，４３と、第２のＡＮＤゲート４３の出力信号ｇ１〜ｇｐに基づき走査信号電圧Ｇ１〜Ｇｐを出力する出力部４５とを備える。シフトレジスタ４０は、外部からスタートパルス信号ＳＰｉ、クロック信号ＣＫおよび出力制御信号ＯＥを受け取る。スタートパルス信号ＳＰｉはシフトレジスタ４０の入力端に与えられ、シフトレジスタ４０の出力端からは、後続のゲートドライバ用ＩＣチップに入力されるべきスタートパルス信号ＳＰｏを出力する。また、第１のＡＮＤゲート４１のそれぞれにはクロック信号ＣＫの論理反転信号が入力され、第２のＡＮＤゲート４３のそれぞれには出力制御信号ＯＥの論理反転信号が入力される。そして、シフトレジスタ４０の各段の出力信号Ｑｋ（ｋ＝１〜ｐ）は、当該段に対応する第１のＡＮＤゲート４１に入力され、当該第１のＡＮＤゲート４１の出力信号は当該段に対応する第２のＡＮＤゲート４３に入力される。
【０１５５】
本構成例によるゲートドライバは、図１５（Ａ）に示すように、複数（ｑ個）のゲートドライバ用ＩＣチップ４１１〜４１ｑが縦続接続されることによって実現される。すなわち、ゲートドライバ用ＩＣチップ４１１〜４１ｑ内のシフトレジスタ４０が１つのシフトレジスタを形成するように（以下、このように縦続接続によって形成されるシフトレジスタを「結合シフトレジスタ」という）、各ゲートドライバ用ＩＣチップ内のシフトレジスタの出力端（スタートパルス信号ＳＰｏの出力端子）が次のゲートドライバ用ＩＣチップ内のシフトレジスタの入力端（スタートパルス信号ＳＰｉの入力端子）に接続される。ただし、先頭のゲートドライバ用ＩＣチップ４１１内のシフトレジスタ４０の入力端には、表示制御回路１５０からゲートスタートパルス信号ＧＳＰが入力され（図１参照）、最後尾のゲートドライバ用ＩＣチップ４１ｑ内のシフトレジスタの出力端は外部と未接続となっている。また、表示制御回路１５０からのゲートクロック信号ＧＣＫは、各ゲートドライバ用ＩＣチップ４１１〜４１ｑにクロック信号ＣＫとして共通に入力される。一方、表示制御回路１５０において生成されるゲートドライバ出力制御信号ＧＯＥは、第１〜第ｑのゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑを含んでおり、これらのゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑは、ゲートドライバ用ＩＣチップ４１１〜４１ｑに出力制御信号ＯＥとしてそれぞれ個別に入力される。
【０１５６】
次に、図１６を参照して上記の構成を備えるゲートドライバ１３０の動作を説明する。図１６（ａ）〜（ｇ）はゲートドライバ１３０の動作を説明するための各種信号の波形を示す図である。
【０１５７】
表示制御回路１５０は、図１６（ａ）に示すように、画素データ書込パルスＰｗに対応する期間ＴｓｐｗだけＨレベル（アクティブ）となる信号をゲートスタートパルス信号ＧＳＰとして生成するとともに、図１６（ｂ）に示すように、２分の１水平走査期間（「１／２垂直走査期間」あるいは「Ｈ／２」と表記することがある。）毎に所定期間だけＨレベルとなるゲートクロック信号ＧＣＫを生成する。このようなゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫが図１５に示したゲートドライバ１３０に入力されると、先頭のゲートドライバ用ＩＣチップ４１１のシフトレジスタ４０の初段の出力信号Ｑ１として、図１６（ｃ）に示すような信号Ｑ１が出力される。この出力信号Ｑ１は、各１／２フレーム期間（Ｆ／２）において、画素データ書き込みパルスＰｗに対応する１個のパルスＰｑｗを含んでいる。このようなパルスＰｑｗがゲートクロック信号ＧＣＫに従ってゲートドライバ１３０内の結合シフトレジスタを順次転送されていく。それに応じて結合シフトレジスタの各段から、図１６（ｃ）に示すような波形の信号が１／２水平走査期間（Ｈ／２）ずつ順次ずれて出力される。
【０１５８】
また、表示制御回路１５０は、既述のように、ゲートドライバ１３０を構成するゲートドライバ用ＩＣチップ４１１〜４１ｑに与えるべきゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑを生成する。ここで、ｒ番目のゲートドライバ用ＩＣチップ４１ｒに与えるべきゲートドライバ出力制御信号ＧＯＥｒは、当該ゲートドライバ用ＩＣチップ４１ｒ内のシフトレジスタ４０のいずれかの段から画素データ書き込みパルスＰｗに対応するパルスＰｑｗが出力されている期間において、画素データ書き込みパルスを出力させたい場合（ここではＧ（１）、Ｇ（３）に対応）にＬレベルとなる。
【０１５９】
例えば、先頭のゲートドライバ用ＩＣチップ４１１には、図１６（ｄ）に示すようなゲートドライバ出力制御信号ＧＯＥ１が与えられる。Ｇ（１）（または、Ｖｇ１と表記）に画素データ書き込みパルスＰｗを印加するためにＧＯＥ１がＬレベルとなり、Ｇ（２）（または、Ｖｇ２と表記）にＰｗを印加しないためにＧＯＥ１がＨレベルとなり、Ｇ（３）（または、Ｖｇ３と表記）にＰｗを印加するためにＧＯＥ１がＬレベルとなる。なお、画素データ書き込みパルスＰｗの調整のためにゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑに含まれるパルス（これは上記所定期間でＨレベルとなることに相当し、以下「書込期間調整パルス」という）は、必要な画素データ書込パルスＰｗに応じて、ゲートクロック信号ＧＣＫの立ち上がりよりも早く立ち上がったり、ゲートクロック信号ＧＣＫの立ち下がりよりも遅く立ち下がったりする。また、このような書込期間調整パルスを使用せずに、ゲートクロック信号ＧＣＫのパルスだけで画素データ書込パルスＰｗを調整するようにしてもよい。
【０１６０】
各ゲートドライバ用ＩＣチップ４１ｒ（ｒ＝１〜ｑ）では、上記のようなシフトレジスタ４０各段の出力信号Ｑｋ（ｋ＝１〜ｐ）、ゲートクロック信号ＧＣＫおよびゲートドライバ出力制御信号ＧＯＥｒに基づき（図１５（Ｂ）参照）、第１および第２のＡＮＤゲート４１，４３により、内部走査信号ｇ１〜ｇｐが生成され、それらの内部走査信号ｇ１〜ｇｐが出力部４５でレベル変換されて、ゲートバスラインに印加すべき走査信号Ｇ１〜Ｇｐが出力される。これにより、図１６（ｅ）、（ｆ）および（ｇ）に示すように、１フレーム期間の前半Ｆ／２において、ゲートバスラインＧｊ（ｊ＝１，２，…，ｎ）には、１ラインごと、すなわち、奇数ラインＧｊ（ｊ＝１，３，５，…，ｎ−１）に画素書き込みパルスＰｗが印加される。
【０１６１】
後半Ｆ／２においては、ゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑに含まれるパルスを偶数ラインＧｊ（ｊ＝２，４，６，…，ｎ）にＰｗが印加されるように上記と同様の方法で制御する。なお、図１６からわかるとおり、後半Ｆ／２の最初のＨ／２においても前半Ｆ／２の最初のＨ／２と同様に出力信号Ｑ１に含まれるＰｑｗを形成するが、Ｇ１には画像書き込みパルスを出力しない。このような方法をとることで、例えばソースバスラインに印加されるソース信号電圧の極性がＦ／２ごとに反転する場合には、極性反転直後のソース信号電圧が鈍っても、この最初のＨ／２はソースバスラインを所望の電圧まで到達させるためのプリチャージ期間として利用することができる。
【０１６２】
以上のようにして、ゲートバスラインを１ラインずつ飛び越す走査を実現することができる。上述の駆動方法を採用すると、ゲートドライバの構成を比較的単純にできるという利点も得られる。例えば、単純に、図１５（Ａ）および（Ｂ）に示した構成を有するゲートドライバを２セット用意し、一方を奇数行のゲートバスラインに接続し、他方を偶数行のゲートバスラインに接続し、各サブ垂直走査期間に対応するゲートドライバにスタートパルスを入力することによって、ゲートバスラインを１ラインごとに飛び越し走査する構成に比べて、ゲートドライバの構成を単純にできる。
【０１６３】
しかしながら、上記の例では、画素データ書込パルスＰｗの幅はＨ／２期間以下に制限される。そのため、水平走査期間が短いと、画像データ書き込みを十分に行えないことがある。そこで、画素データ書込パルスＰｗの幅をＨ／２期間超１Ｈ期間以下と長くできる例を以下に説明する。
【０１６４】
図１７（ｂ）に示すように、ＧＣＫのはじめの２つのパルスＰｃｋ１およびＰｃｋ２のパルス幅は図１６に示したものと同じであるが、それ以降（Ｐｃｋ３以降）は、個々のＧＣＫのパルス幅を狭くし、例えば、図１６の１パルスの幅内に２つのパルスを印加する。また、図１６においてＧＣＫパルスのＰｃｋ１の立ち上がりとＰｃｋ２の立ち上がりとの間隔はＨ／２となっていたのに対し、図１７では、Ｐｃｋ１の立ち上がりとＰｃｋ２の立ち上がりとの間隔を１Ｈ（第１の間隔とする）とし、続いてＰｃｋ２の立ち上がりとＰｃｋ３の立ち上がりの間隔も第１の間隔（１Ｈ）とし、Ｐｃｋ３の立ち上がりとＰｃｋ４の立ち上がりの間隔（第２の間隔とする）をＰＣＫ１のパルス幅以内とし、Ｐｃｋ３とＰｃｋ４を近接させる。例えば、Ｐｃｋ１およびＰｃｋ２のパルス幅は２μｓであるのに対し、Ｐｃｋ３の幅は０．５μｓとし、Ｐｃｋ４のパルス幅は１．０μｓとし、第２の間隔は１．０μｓとする。その後、Ｐｃｋ３との立ち上がりとＰｃｋ５の立ち上がりの間隔は第１の間隔（１Ｈ）とする。
【０１６５】
１Ｆ内において、Ｐｃｋ３以降のＧＣＫパルスには、Ｐｃｋ３やＰｃｋ４のようなパルス幅の短いパルスを用いる。Ｐｃｋ３を基準に考えると、Ｐｃｋ３の立ち上がりに対して第２の間隔で立ち上がるＰｃｋ４を印加した後、Ｐｃｋ３の立ち上がりに対して第１の間隔で立ち上がるＰｃｋ５を印加する。その後、Ｐｃｋ５の立ち上がりに対して第２の間隔で立ち上がるＧＣＫパルスを印加した後、Ｐｃｋ５の立ち上がりに対して第１の間隔で立ち上がるＧＣＫパルスを印加する。このようにすることで、画像書き込みパルスを出力しないゲートラインに相当するシフトレジスタの出力段Ｑｋのパルス幅を短くできるので、画像書き込みパルスを１Ｈの幅で出力したいゲートラインに相当するシフトレジスタの出力段Ｑｋのパルス幅を１Ｈとすることができる。
【０１６６】
また、液晶表示パネルに、ゲートバスラインＧ１の前に、表示に寄与する画素に接続されていないダミーゲートバスラインＧ０を設ける。なお、以下で用いられるゲートドライバは、図１５（Ａ）および（Ｂ）に示したゲートドライバの先頭のゲートドライバ用ＩＣチップ４１１のシフトレジスタ４０の初段にダミーゲートバスラインＧ０ラインに対応するＱ０およびＧ０が付加される点以外は上記と同じ構成で良い。
【０１６７】
表示制御回路１５０は、図１７（ａ）に示すように、画素データ書込パルスＰｗに対応する期間ＴｓｐｗだけＨレベル（アクティブ）となる信号をゲートスタートパルス信号ＧＳＰとして生成するとともに、上述した通り、図１７（ｂ）に示すように、ゲートクロック信号ＧＣＫが生成される。このようなゲートスタートパルス信号ＧＳＰおよびゲートクロック信号ＧＣＫがゲートドライバに入力されると、先頭のゲートドライバ用ＩＣチップ４１１のシフトレジスタ４０の初段の出力信号（ダミーゲートバスラインＧ０に対応）として図１７（ｃ）に示す信号Ｑ０が出力される。この出力信号Ｑ０は、各１／２フレーム期間（Ｆ／２）において、画素データ書き込みパルスＰｗに対応する１個のパルスＰｑｗを含んでいる。このようなパルスＰｑｗがゲートクロック信号ＧＣＫに従ってゲートドライバ内の結合シフトレジスタを順次転送される。それに応じて、結合シフトレジスタの各段から、図１７（ｃ）に示すような波形の信号がゲートクロックＧＣＫの立ち上がりに連動して順次ずれて出力される。
【０１６８】
また、表示制御回路１５０は、既述のように、ゲートドライバ１３０を構成するゲートドライバ用ＩＣチップ４１１〜４１ｑに与えるべきゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑを生成する。ここで、前述の通り、ｒ番目のゲートドライバ用ＩＣチップ４１ｒに与えるべきゲートドライバ出力制御信号ＧＯＥｒは、当該ゲートドライバ用ＩＣチップ４１ｒ内のシフトレジスタ４０のいずれかの段から画素データ書き込みパルスＰｗに対応するパルスＰｑｗが出力されている期間において、画素データ書き込みパルスを出力させたい場合（ここでは前半Ｆ／２におけるＧ（０）、Ｇ（１）、Ｇ（３）、…、および後半Ｆ／２におけるＧ（０）、Ｇ（２）、…、に対応）にＬレベルとなる。また、画素データ書き込みパルスを出力させない場合（ここでは前半Ｆ／２におけるＧ（２）、…、および後半Ｆ／２における、Ｇ（１）、Ｇ（３）、…、に対応）にＨレベルとなる。例えば、ＧＯＥ１はＧＣＫのパルスＰｃｋ１の立下りに同期してＨレベルからＬレベルとなり、Ｐｃｋ２の立ち上がりに同期してＨレベルとなりＰｃｋ２の立下りに同期してＬレベルとなり、Ｐｃｋ３の立ち上がりと立ち下りの中間でＬレベルからＨレベルとなりＰｃｋ４の立ち上がりと立ち下りの中間でＬレベルとなる（図１７（ｄ）参照）。Ｐｃｋ３とＰｃｋ４との中間でＧＯＥ１のＨレベルとＬレベルとの切り替えを行うのは、Ｐｃｋ３とＰｃｋ４との間で生成されるパルスを確実にマスクするためである。なお、ダミーゲートバスラインＧ０は信号Ｑ０によりパルスＰｑｗを形成するために設けられているが、ダミーゲートバスラインＧ０は非表示領域（額縁領域）に設けられており、Ｇ０に画素データ書き込みパルスが出力されても、表示には寄与しない。
【０１６９】
例えば、先頭のゲートドライバ用ＩＣチップには、図１７（ｄ）に示すようなゲートドライバ出力制御信号ＧＯＥ１が与えられる。Ｇ（０）（またはＶｇ０と表記）には、ＧＯＥ１をＨレベルとするため、画像データ書き込みパルスＰｗが印加される。Ｇ（１）（または、Ｖｇ１と表記）に画素データ書き込みパルスＰｗを印加するためにＧＯＥ１がＬレベルとなり、Ｇ（２）（または、Ｖｇ２と表記）にＰｗを印加しないためにＧＯＥ１がＨレベルとなり、Ｇ（３）（または、Ｖｇ３と表記）にＰｗを印加するためにＧＯＥ１がＬレベルとなる。
【０１７０】
ゲートドライバ用ＩＣチップ４１ｒ（ｒ＝１〜ｑ）では、上記のようなシフトレジスタ各段の出力信号Ｑｋ（初段のみｋ＝０〜ｐ、それ以降ｋ＝１〜ｐ）、ゲートクロック信号ＧＣＫおよびゲートドライバ出力制御信号ＧＯＥｒに基づき、第１および第２のＡＮＤゲートにより、内部走査信号ｇｋ（初段のみｋ＝０〜ｐ、それ以降ｋ＝１〜ｐ）が生成され、それらの内部走査信号ｇｋが出力部でレベル変換されて、ゲートバスラインに印加すべき走査信号Ｇ０〜Ｇｐ、またはＧ１〜Ｇｐが出力される。これにより、図１７（ｅ）、（ｆ）、（ｇ）および（ｈ）に示すように、１フレーム期間の前半Ｆ／２において、ゲートバスラインＧｊ（ｊ＝１，２，…，ｎ）の内の奇数ラインＧｊ（ｊ＝１，３，５，…，ｎ−１）およびＧ０にのみ画素書き込みパルスＰｗが印加される。すなわち、偶数ラインＧｊ（ｊ＝２，４，６，…，ｎ）は飛び越される。
【０１７１】
後半Ｆ／２においては、ゲートドライバ出力制御信号ＧＯＥ１〜ＧＯＥｑに含まれるパルスを偶数ラインＧｊ（ｊ＝２，４，６，…，ｎ）およびＧ０にＰｗが印加されるように制御する。上記の前半Ｆ／２と異なるのは、ゲートスタートパルス信号ＧＳＰとゲートクロック信号ＧＣＫのタイミングと、生成されるゲートクロックＧＣＫ信号である。すなわち、後半Ｆ／２で生成されるＧＣＫは全てＰｃｋ３とＰｃｋ４などのＰｃｋ１やＰｃｋ２よりパルス幅が狭いＧＣＫであり、後半Ｆ／２の最初のＰｃｋ３とＰｃｋ４との間でＧＣＫがＬレベルとなっているときに、ゲートスタートパルスＧＳＰが立ち上がるように印加する。
【０１７２】
以上のようにして、各サブ垂直走査期間（ここでは前半１／２フレームと後半１／２フレーム）において、１ラインごとの飛び越し走査駆動が実現できる。
【０１７３】
図１７に示したゲートドライバの動作の変形例を図１８および図１９に示す。図１８および図１９はそれぞれ（ｂ）に示すＧＣＫの波形以外は図１７と同じである。
【０１７４】
図１８（ｂ）に示すＧＣＫのように、各サブフレームの最初のＧＣＫパルスをシングルパルス（すなわちＰｃｋ１）にしてもよい。あるいは、図１９（ｂ）に示すＧＣＫのように、各サブフレームの最初のＧＣＫパルスをダブルパルス（すなわちＰｃｋ３およびＰｃｋ４）にしてもよい。
【０１７５】
図１７〜図１９を参照して説明したゲートドライバおよび動作方法を用いると、画素データ書込パルスＰｗの幅をＨ／２期間超１Ｈ期間以下と長くできるので、例えば、２倍速駆動（１２０Ｈｚ駆動）を行った場合にも、各画素に画像データ（ソース信号電圧）を十分に書き込むことができるという利点が得られる。もちろん、ゲートドライバの構成を比較的単純にできるという利点も得られる。
【０１７６】
次に、図２０〜図２２を参照して、ブロック反転駆動（図１２参照）を行うことができるゲートドライバの構成と動作を説明する。以下に説明するゲートドライバも図１に示した液晶表示装置１００が有するゲートドライバ１３０として用いられる。図２０および図２１は、ゲートドライバの構成例を示すブロック図であり、図２２は、各種信号の波形およびタイミングを示す図である。説明の簡単のために図１５（Ａ）および（Ｂ）と共通の符号を用いる。
【０１７７】
図２０に示すゲートドライバは、シフトレジスタを含む複数個（ｑ個）の部分回路としてのゲートドライバ用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップ４１１，４１２，…，４１ｑを備えている。
【０１７８】
各ゲートドライバ用ＩＣチップ４１１〜４１ｑは、図２１に示すように、２つのシフトレジスタａおよびシフトレジスタｂを有している。シフトレジスタａは、各段の出力信号Ｑｋのｋが奇数である奇数段用シフトレジスタであり、シフトレジスタｂは各段の出力信号Ｑｋのｋが偶数である偶数段用シフトレジスタである。各ゲートドライバ用ＩＣチップ４１１〜４１ｑは、さらに、シフトレジスタａおよびｂの各段に対応して設けられた第１のＡＮＤゲート４１および第２のＡＮＤゲート４２と、第１のＡＮＤゲート４１および第２のＡＮＤゲート４２の出力信号ｇ１〜ｇｐに基づき走査信号Ｇ１〜Ｇｐを出力する出力部とを備えている。シフトレジスタａおよびｂは、スタートパルス信号ＳＰｉａおよびＳＰｉｂ、クロック信号ＣＫａおよびＣＫｂ、ならびに出力制御信号ＯＥを受け取る。スタートパルス信号ＳＰｉａおよびＳＰｉｂ、クロック信号ＣＫａおよびＣＫｂはそれぞれ対応するシフトレジスタａおよびｂの入力端に独立に与えられる。シフトレジスタａおよびｂのそれぞれの出力端からは、後続のゲートドライバ用ＩＣチップに入力されるべきスタートパルス信号ＳＰｏａおよびＳＰｏｂがそれぞれ出力される。
【０１７９】
奇数段用シフトレジスタａでは、第１のＡＮＤゲート４１に、シフトレジスタａの奇数段出力信号Ｑｋ（ｋは奇数）と、出力制御信号ＯＥの論理反転信号とが入力される。一方、偶数用シフトレジスタｂでは、第２のＡＮＤゲート４２に、シフトレジスタｂの偶数段出力信号Ｑｋ（ｋは偶数）と、インバータ４３の出力信号すなわち出力制御信号ＯＥの論理反転された信号の論理反転信号とが入力される。
【０１８０】
本構成例によるゲートドライバは、図２０に示すように、上記構成の複数（ｑ個）のゲートドライバ用ＩＣチップ４１１〜４１ｑが、縦続接続されることによって実現される結合シフトレジスタである。すなわち、ゲートドライバ用ＩＣチップ４１１〜４１ｑ内のシフトレジスタが１つのシフトレジスタを形成するように、各ゲートドライバ用ＩＣチップ内のシフトレジスタの出力端（スタートパルス信号ＳＰｏａ、ＳＰｏｂの出力端子）が次のゲートドライバ用ＩＣチップ内のシフトレジスタの入力端（スタートパルス信号ＳＰｉａ、ＳＰｉｂの入力端子）に接続されている。ただし、先頭のゲートドライバ用ＩＣチップ４１１内のシフトレジスタａおよびｂのそれぞれの入力端には、表示制御回路１５０（図１参照）から対応するゲートスタートパルス信号ＧＳＰａおよびＧＳＰｂが入力され、最後尾のゲートドライバ用ＩＣチップ４１ｑ内のシフトレジスタの出力端は外部と未接続となっている。また、表示制御回路１５０からのゲートクロック信号ＧＣＫａおよびＧＣＫｂと出力制御信号ＧＯＥは、各ゲートドライバ用ＩＣチップ４１１〜４１ｑにクロック信号ＣＫａ、ＣＫｂ、および出力制御信号ＯＥとして共通に入力される。
【０１８１】
次に、図２２を参照して、上記ゲートドライバの動作を説明する。
【０１８２】
表示制御回路１５０（図１参照）は、図２２に示すように、画素データ書込パルスＰｗに対応する期間ＴｓｐｗだけＨレベル（アクティブ）となる信号をゲートスタートパルス信号ＧＳＰａとＧＳＰｂとして生成するとともに、１水平走査期間（１Ｈ）毎に所定期間だけＨレベルとなるゲートクロック信号ＧＣＫａとＧＣＫｂを生成する。ここで、ゲートスタートパルスＧＳＰａは奇数段用ゲートスタートパルスであり、ＧＳＰｂは偶数段用ゲートスタートパルスであり、何れも図２２中（ｄ）として示している。ゲートクロック信号ＧＣＫａは奇数段用ゲートクロックであり、ゲートクロック信号ＧＣＫｂは偶数段用ゲートクロックであり、何れも図２２中（ｅ）として示している。
【０１８３】
このようなゲートスタートパルス信号ＧＳＰａ、ＧＳＰｂおよびゲートクロック信号ＧＣＫａ、ＧＣＫｂがゲートドライバに入力されると、先頭のゲートドライバ用ＩＣチップ４１１のシフトレジスタａおよびシフトレジスタｂのそれぞれの初段の出力信号Ｑ１およびＱ２が出力される。図２２中に（ｆ）として示すこの出力信号Ｑ１、Ｑ２は、各フレーム期間において、画素データ書込パルスＰｗに対応するパルスＰｑｗを含む。このようなパルスＰｑｗがゲートクロック信号ＧＣＫａ、ＧＣＫｂに従ってゲートドライバ内の結合シフトレジスタを順次転送されていく。それに応じて結合シフトレジスタの各段から、信号波形がゲートクロック信号ＧＣＫａ、ＧＣＫｂの立ち上がりに合わせてＨレベルとなり次のゲートクロック信号ＧＣＫａ、ＧＣＫｂの立ち上がりに合わせてＬレベルとなり、順次ずれて出力される。
【０１８４】
また、表示制御回路１５０は、上述のように、ゲートドライバを構成するゲートドライバ用ＩＣチップ４１１〜４１ｑに与えるべきゲートドライバ出力制御信号ＧＯＥ（図２２中（ｇ））を生成する。ここで、ｒ番目のゲートドライバ用ＩＣチップ４１ｒに与えるべきゲートドライバ出力制御信号ＧＯＥは、ゲートドライバ用ＩＣチップ４１ｒ内のシフトレジスタのいずれかの段から画素データ書込パルスＰｗに対応するパルスＰｑｗが出力されている期間で、画素データ書込パルスＰｗの調整のためにＬレベルまたはＨレベルとなる。これは上記所定期間でＨレベルとなることに相当し、以下「書込期間調整パルス」という。なお、画素データ書込パルスＰｗの調整のためにゲートドライバ出力制御信号ＧＯＥに含まれるパルス（「書込期間調整パルス」）は、必要な画素データ書込パルスＰｗに応じて、適宜調整することができる。
【０１８５】
さらに、ゲートクロック信号ＧＣＫａおよびＧＣＫｂはいずれも、データ信号の極性ＰＯＬが反転するのと同期してＨレベルを維持し（Ｈレベルで休止し）、次にデータ信号の極性が再度反転するのと同期して、クロック信号がＬレベルとなり、１Ｈ毎に所定期間だけＨレベルとなる動作を再開する。
【０１８６】
このゲートクロック信号ＧＣＫａおよびＧＣＫｂの動作に伴い、出力信号Ｑｋの波形Ｐｑｗの長さが変動することを利用して、各Ｐｑｗのうち画素データ書き込みパルスＰｗの出力させたい期間をそれぞれ出力制御信号ＧＯＥ（「書込期間調整パルス」）で制御する。
【０１８７】
各ゲートドライバ用ＩＣチップ４１ｒ（ｒ＝１〜ｑ）では、上記のようなシフトレジスタ各段の出力信号Ｑｋ（ｋ＝１〜ｐ）（図２２中（ｆ）で示す。）、ゲートクロック信号ＧＣＫａ、ＧＣＫｂおよびゲートドライバ出力制御信号ＧＯＥに基づき、第１のＡＮＤゲート４１および第２のＡＮＤゲート４２により、内部走査信号ｇ１〜ｇｐが生成され、それらの内部走査信号ｇ１〜ｇｐが出力部でレベル変換されて、ゲートバスラインに供給すべき走査信号電圧Ｇ（１）（または、Ｖｇ１と表記）〜Ｇ（ｐ）（または、Ｖｇｑと表記）が出力される。これにより、図２２（ｉ）として示すように、ゲートバスラインＧＬ１〜ＧＬｍに順次、画素データ書込パルスＰｗが印加される。
【０１８８】
［データの並べ替え］
次に、図２３、図２４Ａおよび図２４Ｂを参照して、データの並べ替え方法について説明する。ここでは、垂直走査期間Ｖ−ｔｏｔａｌが１１２５Ｈ、有効表示期間Ｖ−Ｄｉｓｐが１０８０Ｈ、垂直帰線期間が４５Ｈの例を示す。
【０１８９】
図２３は並べ替え回路を示す概略ブロック図である。図２４Ａはデータの並べ変えの方法を説明するための模式図であり、図２４Ｂは図２４Ａの点線で囲った部分ｙの拡大図である。
【０１９０】
図２３に示すように、並べ替え回路５５０は、並べ替え制御回路５５２、奇数ライン用並べ替え用メモリ５５４Ａおよび偶数ライン用並べ替え用メモリ５５４Ｂを備えている。並べ替え回路５５０は、例えば図１に示した表示制御回路１５０内に設けられる。
【０１９１】
並べ替え制御回路５５２には、表示すべき画像データと、画像データと同期する垂直同期信号および水平同期信号と、表示動作を制御するための制御信号とが入力される。入力された画像データをライン毎に奇数ラインと偶数ラインに分離し、それぞれの画像データを奇数ライン用の並べ替え用メモリ５５４Ａと偶数ライン用の並べ替え用メモリ５５４Ｂとに書き込む。
【０１９２】
一定期間、画像データを並べ替え用メモリ５５４Ａおよび５５４Ｂへ書き込んだ後、並べ替え制御回路５５２は奇数ライン用の並べ替え用メモリ５５４Ａからデータを連続して読み出し、その後続けて、偶数ライン用の並べ替え用メモリ５５４Ｂからデータを読み出す。
【０１９３】
このときの、例えば、1フレームを第1サブフレームと第2サブフレームに分けるソースライン反転駆動では、少なくとも有効表示期間Ｖ−Ｄｉｓｐ（例えば１０８０Ｈ）の半分以上（例えば５４０Ｈ以上）の画像データを奇数・偶数ライン用の各並べ替え用メモリ５５４Ａおよび５５４Ｂに書き込んだのちにデータの読み出しを開始するように、並べ替え制御回路５５２内でデータ数をカウントして制御する。ブロック反転駆動においても、第1、第2、第3、第4の各サブフレームのライン数に応じて並べ替え制御回路５５２内でデータ数をカウントして、奇数・偶数の各並べ替え用メモリ５５４Ａおよび５５４Ｂからデータを読み出すように設定しておく。
【０１９４】
例として、図２４Ｂの（ａ）入力信号に示すように、並べ替え制御回路５５２に画像データが入力されると、（ｂ）に示すように、奇数ライン用の並べ替え用メモリと偶数ライン用の並べ替え用メモリとに順次データを振り分けて書き込む。ここで示す例の場合、Ｎｓｖ＝１０であるため、少なくとも１０ライン以上のデータを並べ替え用メモリに取り込んだ後に、順次入力されるデータを並べ替え用メモリに取り込む作業を継続したまま、奇数ライン用の並べ替え用メモリからのデータの読み出しを開始する。
【０１９５】
このとき、まず奇数ライン用の並べ替え用メモリから１０ライン分（１、３、５、・・・、１９）のデータを連続して読み出し、次に偶数ライン用の並べ替え用メモリから１０ライン分（２、４、６、・・・、２０）のデータを連続して読み出す。その後もう一度、偶数ライン用の並べ替え用メモリから１０ライン分（２２、２４、２６、・・・、４０）のデータを連続して読み出し、再び、奇数ライン用の並べ替え用メモリから１０ライン分（２１、２３、２５、・・・、３９）のデータを連続して読み出す。この一連の動作を繰り返し行うように並べ替え制御回路５５２によって制御することで、最終行まで順次、並べ替え用メモリからの読み出しを行う。
【０１９６】
なお、図２４Ａの例では、有効表示期間Ｖ−Ｄｉｓｐ（１０８０Ｈ）がα（２０Ｈ）で割り切れるため、最終行付近の行のデータについても同じ手順で並べ替え可能である。Ｖ−Ｄｉｓｐがαで割り切れない場合は、Ｖ−Ｄｉｓｐをαで割った余りの行数分を偶数および奇数の行に分けて、各並べ替え用メモリにデータを書込み、最終行付近の偶数・奇数ラインだけ読み出す周期を変更しておけばよい。
【０１９７】
〔テレビジョン受像機について〕
本発明に係る液晶表示装置をテレビジョン受像機に使用した例について説明する。
【０１９８】
図２５（ａ）は、テレビジョン受像機の表示装置８００の構成を示すブロック図である。この表示装置８００は、Ｙ／Ｃ分離回路８０と、ビデオクロマ回路８１と、Ａ／Ｄコンバータ８２と、液晶コントローラ８３と、液晶パネル８４と、バックライト駆動回路８５と、バックライト８６と、マイコン（マイクロコンピュータ）８７と、階調回路８８とを備えている。なお、上記液晶パネル８４は、アクティブマトリクス型の画素アレイからなる表示部と、その表示部を駆動するためのソースドライバおよびゲートドライバを含んでいる。
【０１９９】
上記構成の表示装置８００では、まず、テレビジョン信号としての複合カラー映像信号Ｓｃｖが外部からＹ／Ｃ分離回路８０に入力され、そこで輝度信号と色信号に分離される。これらの輝度信号と色信号は、ビデオクロマ回路８１にて光の３原色に対応するアナログＲＧＢ信号に変換され、さらに、このアナログＲＧＢ信号はＡ／Ｄコンバータ８２により、デジタルＲＧＢ信号に変換される。このデジタルＲＧＢ信号は液晶コントローラ８３に入力される。また、Ｙ／Ｃ分離回路８０では、外部から入力された複合カラー映像信号Ｓｃｖから水平および垂直同期信号も取り出され、これらの同期信号もマイコン８７を介して液晶コントローラ８３に入力される。
【０２００】
液晶コントローラ８３は、Ａ／Ｄコンバータ８２からのデジタルＲＧＢ信号（上記実施形態におけるデジタルビデオ信号Ｄｖに相当）に基づきドライバ用データ信号を出力する。また、液晶コントローラ８３は、液晶パネル８４内のソースドライバおよびゲートドライバを上記実施形態と同様に動作させるためのタイミング制御信号を、上記同期信号に基づいて生成し、それらのタイミング制御信号をソースドライバおよびゲートドライバに与える。また、階調回路８８では、カラー表示の３原色Ｒ，Ｇ，Ｂそれぞれの階調電圧が生成され、それらの階調電圧も液晶パネル８４に供給される。
【０２０１】
液晶パネル８４では、これらのドライバ用データ信号、タイミング制御信号および階調電圧に基づき内部のソースドライバやゲートドライバ等により駆動用信号（データ信号、走査信号等）が生成され、それらの駆動用信号に基づき内部の表示部にカラー画像が表示される。なお、この液晶パネル８４によって画像を表示するには、液晶パネル８４の後方から光を照射する必要がある。この表示装置８００では、マイコン８７の制御の下にバックライト駆動回路８５がバックライト８６を駆動することにより、液晶パネル８４の裏面に光が照射される。
【０２０２】
上記の処理を含め、システム全体の制御はマイコン８７が行う。なお、外部から入力される映像信号（複合カラー映像信号）としては、テレビジョン放送に基づく映像信号のみならず、カメラにより撮像された映像信号や、インターネット回線を介して供給される映像信号等も使用可能であり、この表示装置８００では、様々な映像信号に基づいた画像表示が可能である。
【０２０３】
上記構成の表示装置８００でテレビジョン放送に基づく画像を表示する場合には、図２５（ｂ）に示すように、当該表示装置８００にチューナ部９０が接続される。このチューナ部９０は、アンテナ（不図示）で受信した受信波（高周波信号）の中から受信すべきチャンネルの信号を抜き出して中間周波信号に変換し、この中間周波数信号を検波することによってテレビジョン信号としての複合カラー映像信号Ｓｃｖを取り出す。この複合カラー映像信号Ｓｃｖは、既述のように表示装置８００に入力され、この複合カラー映像信号Ｓｃｖに基づく画像が当該表示装置８００によって表示される。
【０２０４】
なお、上記の実施形態においては、互いに異なる画素に属し、且つ列方向に隣接副画素がＣＳバスラインを共有するタイプのマルチ画素構造を例示したが、本発明が適用できるマルチ画素構造はこれに限られず、副画素ごとに電気的に独立なＣＳバスラインを有する構成にも適用でき、ＣＳバスラインと副画素との対応関係に制限を受けない。ただし、ここで例示したＣＳバスラインを隣接する副画素間で共有するタイプ以外のマルチ画素構造を採用した場合には、ＣＳ電圧の選択の自由度が高いので、個々のＣＳ電圧の波形を個別に設定することができる。
【０２０５】
次に、図２６および図２７を参照して、副画素ごとに電気的に独立なＣＳバスラインを有する液晶表示装置に本発明を適用した場合の実施形態の１例を説明する。
【０２０６】
図２６は、ダミーゲートバスラインを有さず、Ｎｓｖ＝１０（α＝２０）の場合について、画素行の番号（１〜４０）、書き込み順（走査する画素行の順序を示す番号（１〜１０、１１〜３０、３１〜４０））と、各画素行における明暗副画素の配置、ソース信号電圧、ゲート信号電圧およびＣＳ電圧のタイミングチャートを示している。ゲート信号電圧は、ゲートオンパルスＰｗに対応する部分だけを図示している。
【０２０７】
この方法では、奇数行を＋極性で走査したあと、偶数行を−極性で書き込む。簡単のためにソース信号電圧の振幅は一定としている。ＣＳ電圧の振幅は、隣接する行の２つの画素の一方の副画素において、共有しているＣＳバスライン、たとえば1行目の画素と２行目の画素で共有しているＣＳ＿２ラインにおいて、前記２つの画素の書き込みが両方とも終わった後に、CS電圧をHレベル（ＶｃｓＨ）からLレベル（ＶｃｓＬ）に１回だけ変化させる。この例では、奇数行と偶数行の書き込みの間で、ＣＳ電圧のレベルを変化させない。例えば、２行目の画素を書き込むタイミングを示すＰｗ（図中の丸で囲んでいる）の位置におけるＣＳ電圧のレベルは、１行目の画素を書き込むタイミングを示すＰｗの位置におけるＣＳ電圧のレベルと同じである。すなわち、ＣＳ電圧は、偶数行に書き込む期間（第１サブ垂直走査期間）において第ｊゲートバスラインに供給されるゲート信号電圧がハイからローに変化した時点から、奇数行に書き込む期間（第２サブ垂直走査期間）において第ｊ＋１ゲートバスラインに供給されるゲート信号電圧がハイからローに変化する時間までの間に、極性が変化しない。
【０２０８】
図１３Ａや図１３Ｂに示した例では、第１サブ垂直走査期間において第ｊゲートバスライン（例えば第１行、書き込み順は１）に供給されるゲート信号電圧がハイからローに変化した時点から、第２サブ垂直走査期間において第ｊ＋１ゲートバスライン（例えば第２行、書き込み順は１１）に供給されるゲート信号電圧がハイからローに変化する時間までの間に、ＣＳ電圧の極性が２回変化しているのに対し、図２６に示した例では０回である。この場合においても、図２６に示すように、明暗副画素の並びを明暗→明暗→明暗→明暗・・・の順にすることができ、ジャギーを防止できる。
【０２０９】
図１３Ａおよび１３Ｂを参照するなどして、ソース信号電圧の極性が互いに異なる連続する２つのサブ垂直走査期間を含み、同じ垂直走査期間に属する第１サブ垂直走査期間と第２サブ垂直走査期間におけるソース信号電圧の極性が互いに異なる場合、ＣＳ電圧は、第１サブ垂直走査期間において第ｊゲートバスラインに供給されるゲート信号電圧がハイからローに変化した時点から、第２サブ垂直走査期間において第ｊ＋１ゲートバスラインに供給されるゲート信号電圧がハイからローに変化する時間までの間に、極性が偶数回（２回以上）変化すればよいことを説明したが、ここに示したように、副画素ごとに電気的に独立なＣＳバスラインを有する場合には、極性の変化は０回であってもよい。すなわち、偶数が０を含むと考えればよい。
【０２１０】
このような構成および駆動方法を採用すると、データ信号を同一極性で書き込む行数が少ないときに有利となる。図１３Ａおよび図１３Ｂの方式では、データ信号を同一極性で書き込む行数が少ないと、ＣＳ電圧の極性が反転する回数が多くなるので、ＣＳ電圧を生成するＣＳコントロール回路での消費電力が増大してしまう。これに対して、図２６の方式では、ＣＳ電圧の極性が反転する回数が1回であり、ＣＳコントロール回路での消費電力を抑えることができる。
【０２１１】
図２７を参照して、図２６に示した駆動方法の変形例を説明する。図２７は、図２６と同様に、ダミーゲートバスラインを有さず、Ｎｓｖ＝１０（α＝２０）の場合について、画素行の番号（１〜４０）、書き込み順（走査する画素行の順序を示す番号（１〜１０、１１〜３０、３１〜４０））と、各画素行における明暗副画素の配置、ソース信号電圧、ゲート信号電圧およびＣＳ電圧のタイミングチャートを示している。ゲート信号電圧は、ゲートオンパルスＰｗに対応する部分だけを図示している。
【０２１２】
図２６に示した駆動方法では、先に書き込む行（例えば１行目）と後に書き込む行（例えば２行目）とで、ゲート信号電圧がハイからローに変化した後、ＣＳ電圧のレベルが最初に変化するまでの時間（突上げ／突き下げを受けるタイミング）が異なる。このため、画素に印加される実効電圧が１行ごとに異なり、その結果、１行毎に輝度むらが現れるおそれがあった。
【０２１３】
上記問題を解決するためには、データ信号の極性反転周期を短くすることが考えられるが、そうするとデータ信号の極性反転回数が増えるので、データドライバでの消費電力が増加する、あるいは画素の充電がし難い行が増えるというデメリットがある。例えば、１水平期間（１Ｈ）の時間が短いと、データ信号の極性反転時に実際の電圧波形が鈍ってしまい、極性反転後に画素を充電し難くなる。
【０２１４】
図２７に示す駆動方法においては、隣接する偶奇行の２つの画素の書き込みの間（すなわち、第１サブ垂直走査期間において第ｊゲートバスラインに供給されるゲート信号電圧がハイからローに変化した時点から、第２サブ垂直走査期間において第ｊ＋１ゲートバスラインに供給されるゲート信号電圧がハイからローに変化する時間までの間）に、２つの画素行が共有しているＣＳバスラインに供給するＣＳ電圧のレベルを２回変化させている（ここでは２回のレベル変化は２回の極性変化である。）。なお、ＣＳ電圧の上記レベル変化（極性変化）の回数は２回以上であっても良い。後の画素の書き込み終了後（ｊ＋１行）は、ＣＳ電圧のレベルをセンター電位Vｃｓｃにする。ここで、ＣＳ電圧のセンター電位Ｖｃｓｃは、Ｖｃｓの時間平均である。ＣＳ電圧の極性が変化する部分の波形が２つのレベル間を振動するデューティ比が１：１の振動波形である場合、センター電位Ｖｃｓｃは、ＣＳ電圧の高電圧側のレベルと低電圧側のレベルのちょうど中間のレベルである。典型的には、Ｖｃｓｃは、対向電極の電位であるＶｃｏｍとほぼ等しい。
【０２１５】
図２７と図２６とを比較すれば分かるように、図２７の駆動方法においては、先に書き込む行（例えば１行目）と後に書き込む行（例えば２行目）とで、ゲート信号電圧がハイからローに変化した後、ＣＳ電圧のレベルが最初に変化するまでの時間（突上げ／突き下げを受けるタイミング）がほぼ等しくなっている。その結果、図２６に示した駆動方法で発生するおそれのあった１行毎のむらは、図２７の駆動方法によると抑制することができる。
【０２１６】
上述した本発明の実施形態によると、マルチ画素技術にソースライン反転駆動法およびまたはブロック反転駆動法を適用しても、表示品位の低下が抑制され得る液晶表示装置が提供される。
【０２１７】
一方、視点を変えると、上記の実施形態の液晶表示装置は、従来のブロック反転駆動において、列方向（ソースバスラインに沿った方向）に隣接する画素行ごとに生じる輝度むらが発生するという問題を解決している。以下に、従来のブロック反転駆動における問題点と、上記の実施形態の液晶表示装置がこの問題を解決する理由を説明する。
【０２１８】
まず、図２８および図２９を参照して、画素分割構造を有しない従来の液晶表示装置においてブロック反転駆動を行った場合に列方向（ソースバスラインに沿った方向）に隣接する画素行ごとに生じる輝度むらが発生する原因を説明する。
【０２１９】
図２８は、画素分割構造を有しない従来の液晶表示装置をブロック反転駆動した場合の画素へのソース信号電圧の書き込み極性（括弧内の極性は前フレームの画素の極性）と、列方向に隣接する画素間のカップリングによる電圧変化（図中の矢印）とを示している。また、書き込みのタイミングを示すゲートオンパルスＰｗを模式的に示している。
【０２２０】
図２８の３行目の画素に着目する。現フレームで３行目の画素にソース信号電圧が＋極性で書き込まれ、画素が保持する電圧が−極性から＋極性に変化する。その後、上側に隣接する２行目の画素にソース信号電圧が−極性で書き込まれると、2行目の画素が保持する電圧は＋極性から−極性に変化する。このとき、列方向に隣接する画素間のカップリング（容量結合）のために、３行目の画素の電圧は突き下げられる（図２８中の矢印ＡＷ１参照）。続いて、下側に隣接する4行目の画素にソース信号電圧が−極性で書き込まれると、４行目の画素が保持する電圧は＋極性から−極性に変化する。このときにも３行目の画素の電圧は突き下げられる（図２８中の矢印ＡＷ２参照）。このように、３行目の画素は、現フレームでソース信号電圧が書き込まれた後、上下に隣接する偶数行にソース信号電圧が逆極性で書き込まれる際に２回突き下げを受ける。すなわち、３行目の画素は１フレーム内で２回電圧の突き下げを受ける。その結果、１行ごとの輝度むらが観察されるおそれがある。
【０２２１】
次に図２８の１０行目の画素に着目する。現フレームで１０行目の画素にソース信号電圧が−極性で書き込まれ、画素が保持する電圧が＋極性から−極性に変化する。その後、上側に隣接する９行目の画素にソース信号電圧が＋極性で書き込まれると、９行目の画素が保持する電圧は−極性から＋極性に変化する。このとき、列方向に隣接する画素間のカップリング（容量結合）のために、１０行目の画素の電圧は突き上げられる（図２８中の矢印ＡＷ３参照）。続いて、下側に隣接する１１行目の画素にソース信号電圧が＋極性で書き込まれると、１１行目の画素が保持する電圧は−極性から＋極性に変化する。このときにも１０行目の画素の電圧は突き上げられる（図２８中の矢印ＡＷ４参照）。このように、１０行目の画素は、現フレームでソース信号電圧が書き込まれた後、上下に隣接する行の画素にソース信号電圧が逆極性で書き込まれる際に２回突き上げを受ける。すなわち、１０行目の画素は１フレーム内で２回電圧の突き上げを受ける。
【０２２２】
このように１０行目の画素は、３行目の画素とは逆に、１フレーム内で２回電圧の突き上げを受けるので、３行目の画素が属するブロックと１０行目の画素が属するブロックとの間で輝度むらが生じるおそれがある。
【０２２３】
次に、図２８の８行目の画素に着目する。現フレームで８行目の画素にソース信号電圧が書き込まれたるとき、上側に隣接する７行目の画素へ書き込みは既に終わっているので、８行目の画素に保持される電圧が７行目の画素の影響を受けることはない。一方、下側に隣接する９行目の画素に＋極性でソース信号電圧が書き込まれると、９行目の画素が保持する電圧は−極性から＋極性に変化するので、８行目の画素の電圧は突き上げられる。このようにブロックの境界にある８行目の画素は、１回だけ電圧の突き上げを受ける。このように、８行目の画素のようにブロックの境界にある画素は、当該ブロック内のそれ以外の画素（例えば１０行目）とは、電圧の突き上げを受ける回数が異なるので、輝度むらとして観察されるおそれがある。
【０２２４】
上述のような輝度むらが発生すると、例えば、図２９に示すような、横筋むらとして観察されるおそれがある。図２９は、従来の画素分割構造を有しない液晶表示装置をブロック反転駆動によって全面に中間調を表示したときのあるフレームの表示状態を模式的に示す図である。図２９に示すように、従来の液晶表示装置にブロック反転駆動を行うと、１行ごとの横筋が見られ、また、３行目の画素が属するブロックと１０行目の画素が属するブロックとの間の輝度むらも見られる。さらに、１行目や８行目の画素のようにブロックの境界にある画素と当該ブロック内のそれ以外の画素との間の輝度むらも観察される。
【０２２５】
液晶表示装置をマルチ画素構造とすることによって上記の問題が軽減され、ブロック反転駆動を実用化できる。画素を電気的に互いに独立な複数の副画素に分割すると、列方向に隣接した画素に供給されるソース信号電圧の変化による、電圧の突き上げまたは突き下げは１つの副画素にしか影響しないからである。
【０２２６】
以下、図３１に示す画素分割構造を有する液晶表示装置をブロック反転駆動する場合について図３０を参照して説明する。
【０２２７】
図３１に示す画素分割構造において、第１副画素ＳＰ−１および第２副画素ＳＰ−２は、第１副画素ＳＰ−１および第２副画素ＳＰ−２が含まれる画素Ｐに関連付けられたゲートバスライン１２を間に介して配列されており、図２に示した等価回路で表される。すなわち、図３１に示す画素分割構造は、上記の実施形態の液晶表示装置と同じであり得る。共通の構成要素は同じ参照符号で示しここでは説明を省略する。
【０２２８】
図３０は図２８に対応する図であり、画素分割構造を有する液晶表示装置にブロック反転駆動を行った場合の画素へのソース信号電圧の書き込み極性（括弧内の極性は前フレームの画素の極性）と、列方向に隣接する画素間のカップリングによる電圧変化（図中の矢印）とを示している。それぞれの画素Ｐは第１副画素ＳＰ−１と第２副画素ＳＰ−２とを有しており、書き込み極性および電圧変化を副画素ごとに示している。
【０２２９】
図３０の３行目の画素に着目する。現フレームで３行目の画素にソース信号電圧が＋極性で書き込まれ、画素（すなわち２つの副画素ＳＰ−１とＳＰ−２）が保持する電圧が−極性から＋極性に変化する。その後、上側に隣接する２行目の画素にソース信号電圧が−極性で書き込まれると、2行目の画素（すなわち２つの副画素ＳＰ−１とＳＰ−２）が保持する電圧は＋極性から−極性に変化する。このとき、列方向に隣接する画素間のカップリング（容量結合）のために、３行目の画素の電圧は突き下げられる（図３０中の矢印ＡＷ５参照）。ここで、３行目の画素と２行目の画素との間でカップリングしているのは、３行目の画素の第１副画素ＳＰ−１と２行目の画素の第２副画素ＳＰ−２とだけである。従って、２行目の画素の電圧の影響を受けて、電圧が突き下げられるのは第３行目の画素の第１副画素ＳＰ−１だけである。続いて、下側に隣接する4行目の画素にソース信号電圧が−極性で書き込まれると、４行目の画素が保持する電圧は＋極性から−極性に変化する。このときにも３行目の画素の電圧は突き下げられる（図３０中の矢印ＡＷ６参照）。ここで電圧の突き下げを受けるのは、３行目の画素の第２副画素ＳＰ−２だけである。
【０２３０】
このように、３行目の画素は、画素全体としては、１フレーム内で２回電圧の突き下げを受けるが、１回目の突き下げは第１副画素ＳＰ−１だけであり、２回目の突き下げは第２副画素ＳＰ−２のみである。従って、電圧の変化（輝度の変化となって現れる）を面積平均で考えると、1つの画素が１回の突き下げを受けるのと同等である。したがって、画素分割構造を採用することによって、列方向（ソースバスラインに沿った方向）に隣接する２つの画素間のカップリングの影響による電圧の変動を低減させることができるので、結果として、画素全体の輝度変化を抑制し、上記の輝度むらの発生を抑制することができる。
【０２３１】
なお、図３１に示した画素分割構造において、ＣＳバスライン１３ａおよび１３ｂを電気的に互いに独立とすれば、上記の実施形態の液晶表示装置について説明したように、γ特性の視野角依存性を改善することができる。しかしながら、ブロック反転駆動における輝度むらを抑制するという観点からは、ＣＳバスライン１３ａおよび１３ｂを電気的に互いに独立とする必要はなく、副画素電極１１ａと１１ｂとをそれぞれ独立なＴＦＴ１６ａと１６ｂとを介してソースバスライン１４に接続しておきさえすればよい。従って、副画素ＳＰ−１と副画素ＳＰ−２とが同じ輝度を表示するように構成してもよい。また、ＣＳバスライン１３ａ、１３ｂをソースバスラインに沿って隣接する２つの画素の間に設けることによって、画素のカップリングを低減することができる。
【０２３２】
ソースバスラインに沿って隣接する２つの画素の間のカップリングを低減するためには、ＣＳバスライン１３ａ、１３ｂに代えて、所定の電位に制御される補助配線を設けても良い。補助配線に供給する電圧は、対向電極に供給される電圧（Ｖｃｏｍ）と同じであることが好ましい。なお、ＣＳバスライン（または補助配線）１３ａおよび１３ｂを省略することもできる。
【０２３３】
また、図３２に示す画素分割構造を採用しても良い。図３２に示す画素は、第１副画素ＳＰ−１と第２副画素ＳＰ−２とを有しており、第２副画素電極１１ｂは列方向において第１副画素電極１１ａに挟まれている。第１副画素電極１１ａは、第２副画素電極１１ｂの上下に位置する部分を連結する部分を有しており、全体としてはコの字形状を有している。なお、第１副画素電極１１ａに接続されているＴＦＴ１６ａと第２副画素電極１１ｂに接続されているＴＦＴ１６ｂは、それぞれ独立のゲートバスライン１２ａ、１２ｂによってＯＮ／ＯＦＦ制御される。
【０２３４】
図３２に示す画素分割構造を採用すると、第１副画素ＳＰ−１だけが列方向に隣接する画素とカップリングするので、隣接画素による電圧の突き上げ、突き下げの影響は、第１副画素ＳＰ−１だけが受け、第２副画素ＳＰ−２は影響を受けない。従って、画素全体の輝度変化をさらに抑制できるので、輝度むらをさらに効果的に抑制することができる。もちろん、このような画素分割構造を採用した場合においても、第１副画素ＳＰ−１と第２副画素ＳＰ−２とに異なる輝度を表示させることによって、先の実施形態で説明した効果を得ることができる。
【０２３５】
次に、先の実施形態で説明した、副画素が互いに異なる輝度を呈することが出来るように構成した画素分割構造を液晶表示装置にブロック反転駆動を適用する場合の好ましい実施形態を説明する。以下では、ＴＦＴをオフするタイミングとＣＳ電圧の位相との関係、具体的には、ＣＳ幹線と各ＣＳバスラインとの接続関係について説明する。ここでは、ＣＳ電圧の振動周期を長くすることができるという利点を有している、特許文献３に記載されているＣＳ幹線の接続形態を採用する。以下の説明において、特許文献３にならって、ＣＳ電圧が有する振動波形（典型的にはデューティ比が１：１）を発生するためＣＳ幹線と各ＣＳバスラインとの接続周期を２×Ｋ×Ｌ×Ｈ（Ｋは正の整数、Ｌは電気的に独立なＣＳ幹線の数、Ｈは一水平走査期間）で表すことにする。ＣＳ電圧が有する振動波形の周期は最大で２×Ｋ×Ｌ×Ｈとすることができる。
【０２３６】
図３３に示すＣＳ幹線の接続形態は、Ｌ＝１２、Ｋ＝１でＣＳ幹線と各ＣＳバスラインとの接続周期が２４本の場合である。
【０２３７】
図３３を見ると、各ＣＳバスラインはＣＳ１〜ＣＳ１２の１２本のＣＳ幹線のいずれかに接続されている。また、各ＣＳバスラインは、互いに異なる画素に属し且つ列方向に隣接する２つの副画素に共通に関連付けられている。すなわち、各ＣＳバスラインは、互いに異なる画素に属し且つ列方向に隣接する２つの副画素のそれぞれの補助容量対向電極に接続されている。
【０２３８】
具体的にみると、第１行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ１に接続されており、第１行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ２に接続されている。第２行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインは、第１行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインと同じ（共通）である。第２行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ３に接続されており、これは、第３行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインと共通である。ＣＳ幹線ＣＳ４以降もこの関係を維持したまま、ＣＳ幹線ＣＳ１２が第１２行の画素の上側の副画素ＳＰ−１に関連付けられている。第１２行の画素の下側の副画素ＳＰ−２に関連付けられたＣＳバスラインは、ＣＳ幹線ＣＳ２に接続されており、第１３行の画素の上側の副画素ＳＰ−１にも関連付けられている。第１３行の画素の下側の副画素ＳＰ−２に関連付けられるＣＳバスラインはＣＳ幹線ＣＳ１に接続されている。第２５行−第４８行以降の画素は、第１行−第２４行の画素と同じ接続形態を周期的に繰り返す。すなわち、ＣＳバスラインの接続形態は２４本のＣＳバスラインを１周期とする周期性を有している。
【０２３９】
この接続形態を表５にまとめる。表５において、ＣＳ幹線ＣＳ１に接続されるＣＳバスラインとして、ＣＳＢＬ（ｎ−１）Ｂ，（ｎ）ＡとＣＳＢＬ（ｎ＋１２）Ｂ，（ｎ＋１３）Ａと記載している。ここで、ＣＳＢＬ（ｎ−１）Ｂ，（ｎ）Ａは、ｎ−１行の画素のＢ副画素（下側副画素）およびｎ行の画素のＡ副画素（上側副画素）に関連付けられたＣＳバスラインを表しており、ＣＳＢＬ（ｎ＋１２）Ｂ，（ｎ＋１３）Ａは、ｎ＋１２行の画素のＢ副画素（下側副画素）およびｎ＋１３行の画素のＡ副画素（上側副画素）に関連付けられたＣＳバスラインを表している。ｎは、１、２５、４９・・・であり、ｎ＝１の場合が図３３に示されている。
【０２４０】
【表５】

【０２４１】
表５から、図３３に示すＣＳバスラインの接続は、
ＣＳＢＬ＿（ ｐ ）Ｂ，（ ｐ＋ １ ）Ａ
と
ＣＳＢＬ＿（ ｐ＋ １３ ）Ｂ，（ ｐ＋ １４ ）Ａ
或いは
ＣＳＢＬ＿（ ｐ＋ １ ）Ｂ，（ ｐ＋ ２ ）Ａ
と
ＣＳＢＬ＿（ ｐ＋ １２ ）Ｂ，（ ｐ＋ １３ ）Ａ
但し、ｐ＝１，３，５，・・・もしくはｐ＝０，２，４，・・・の組が電気的に等しいＣＳバスラインとなっている事がわかる。
【０２４２】
これを、前述のパラメータＬ，Ｋを用いて示せば、任意のｐについて、
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１） ）Ｂ，（ ｐ＋２×（Ｋ−１）＋１ ）Ａ
と
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋２ ）Ａ
或いは、
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋１ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋２ ）Ａと
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋１ ）Ａ
の何れかで表されるＣＳバスラインの組を電気的に等価にすれば良いことがわかる。但し、ｐはｐ＝１，３，５，・・・もしくはｐ＝０，２，４，・・・である。
【０２４３】
まず、図３３に示すＣＳ幹線の接続形態を有する液晶表示装置をドット反転駆動する場合、ＣＳ電圧（電気的に独立なＣＳ幹線の数は１２）の位相とＴＦＴがオフされる（ゲートがオフされるともいう。）タイミングとの関係は図３４に示すようになる。ＴＦＴがオフされるタイミングは、ゲートオンパルスＰｗの立ち下りで示している。ここで例示するＣＳ電圧は、ハイレベルとローレベルの２つのレベルからなる矩形波（デューティ比１：１）を含んでいる。ドット反転駆動の場合、ＣＳ電圧が有する振動波形（デューティ比が１：１）の周期は２×Ｋ×Ｌ×Ｈで表され、図３４に示す場合Ｌ＝１２、Ｋ＝１で２４Ｈとなる。なお、対向電極の電位Ｖｃｏｍを基準にすると、典型的にはＣＳ電圧のハイレベルは正極性、ローレベルは負極性であるので、ここで例示するＣＳ電圧のレベルの変化は、ＣＳ電圧の極性変化を伴う。
【０２４４】
図３４に示すように、ドット反転駆動する場合、ゲートが順次ＯＮしていく。すなわち、ゲートオンパルスＰｗが１Ｈずつ遅れて順次に印加されていく。例えば、ゲートバスラインＧ１から供給されるＰｗ１によって書き込みのタイミングが制御される１行目の画素の第１副画素ＳＰ−１の補助容量にはＣＳ電圧ＣＳ１（図３３のＣＳ幹線ＣＳ１から供給されるＣＳ電圧を意味する。以下同様）が供給され、副画素ＳＰ−２の補助容量にはＣＳ電圧ＣＳ２が供給される。また、ゲートバスラインＧ２から供給されるＰｗ２によって書き込みのタイミングが制御される２行目の画素の第１副画素ＳＰ−１の補助容量にはＣＳ電圧ＣＳ２が供給され、副画素ＳＰ−２の補助容量にはＣＳ電圧ＣＳ３が供給される。このとき、Ｐｗ１が立ち下がってからＣＳ１の振動波形が立ち上がるまでの時間をｔ１、Ｐｗ２が立ち下がってからＣＳ２の振動波形が立ち下がるまでの時間をｔ２、Ｐｗ２が立ち下がってからＣＳ３の振動波形が立ち上がるまでの時間をｔ３とする。
【０２４５】
一方、図３３に示したＣＳ幹線の接続形態を有する液晶表示装置をブロック反転駆動する場合、ＣＳ電圧（電気的に独立なＣＳ幹線の数は１２）の位相とＴＦＴがオフされるタイミングとの関係は図３５に示すようになる。ブロック反転駆動ではＣＳ電圧が有する振動波形（デューティ比が１：１）の周期はＫ×Ｌ×Ｈ（Ｋは正の整数、Ｌは電気的に独立なＣＳ幹線の数、Ｈは一水平走査期間）で表され、図３５に示す場合Ｌ＝１２、Ｋ＝１で１２Ｈとなる。すなわち、ブロック反転駆動を行うと、奇数ラインと偶数ラインで飛び越し走査を行うので、ＴＦＴがオフされるタイミング（Ｐｗが立ち下がるタイミング）とＣＳ電圧のレベルが切り替わるタイミングとの差が小さくなる。
【０２４６】
例えば、図３５において、Ｐｗ２が立ち下がってからＣＳ２の振動波形が立ち下がるまでの時間をｔ４、Ｐｗ２が立ち下がってからＣＳ３の振動波形が立ち上がるまでの時間をｔ５とする。図３４と図３５とを比較すると、ＴＦＴがオフされた後にＣＳ電圧の電圧レベルが最初に変化するまでの時間は、ドット反転駆動（図３４）では、最大２Ｈ（ｔ３−ｔ２）異なるのに対し、ブロック反転駆動（図３５）では、最大１Ｈ（ｔ５−ｔ４）であり、ブロック反転駆動の方が上記の時間の差が１Ｈ少ない。このように、ブロック反転駆動を行うと、ゲート信号電圧がハイからローに変化した時点からＣＳ電圧のレベルが最初に変化するまでの時間の画素行による差がドット反転駆動の場合よりも小さくなる。ブロック反転駆動することで上記の差が小さくなるので、ＣＳ電圧のレベル変化による突き上げ突き下げ電圧を受けた画素電圧の１フレーム期間（１Ｆ）にわたっての実効値の各行の差を小さくでき、輝度むらを防止できる。
【０２４７】
また、ブロック反転駆動を行う場合、ＣＳ電圧の振動波形の周期はドット反転駆動の場合の半分となる。従って、ＣＳ幹線の数（すなわちＣＳ電圧の種類）を増やさずに、ＣＳ電圧の振動の周期を長くするために、図３６に示すようなＣＳ幹線の接続形態を採用することができる。
【０２４８】
図３６に示すＣＳ幹線の接続形態は、Ｌ＝１２、Ｋ＝２でＣＳ幹線と各ＣＳバスラインとの接続周期が４８本の場合である。
【０２４９】
図３６を見ると、各ＣＳバスラインはＣＳ１〜ＣＳ１２の１２本のＣＳ幹線のいずれかに接続されている。また、各ＣＳバスラインは、互いに異なる画素に属し且つ列方向に隣接する２つの副画素に共通に関連付けられている。すなわち、各ＣＳバスラインは、互いに異なる画素に属し且つ列方向に隣接する２つの副画素のそれぞれの補助容量対向電極に接続されている。
【０２５０】
具体的にみると、第１行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ１に接続されており、第１行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ２に接続されている。第２行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインは、第１行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインと同じ（共通）である。第２行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ１に接続されており、これは、第３行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインと共通である。第４行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインは、第３行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインと同じ（共通）である。第４行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ３に接続されており、これは、第５行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインと共通である。ＣＳバスラインが接続されるＣＳ幹線は、ＣＳバスラインの１行目から順に、ＣＳ１、ＣＳ２、ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４、ＣＳ３、ＣＳ４、ＣＳ５・・・となっている。
【０２５１】
この後、第２５行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ２に接続されており、第２５行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ１に接続されている（ここから不図示）。第２６行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインは、第２５行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインと同じ（共通）である。第２６行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ２に接続されており、これは、第２７行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインと共通である。第２８行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインは、第２７行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインと同じ（共通）である。第２８行の画素の下側の副画素ＳＰ−２の補助容量対向電極が接続されているＣＳバスラインはＣＳ幹線ＣＳ４に接続されており、これは、第２９行の画素の上側の副画素ＳＰ−１の補助容量対向電極が接続されているＣＳバスラインと共通である。ＣＳバスラインが接続されるＣＳ幹線は、ＣＳバスラインの２５行目から順に、ＣＳ２、ＣＳ１、ＣＳ２、ＣＳ１、ＣＳ４、ＣＳ３、ＣＳ４、ＣＳ３、ＣＳ６・・・となっている。
【０２５２】
上述したＣＳバスラインの接続形態は４８本のＣＳバスラインを１周期とする周期性を有している。この接続形態を表６にまとめる。表６において、ＣＳ幹線ＣＳ１に接続されるＣＳバスラインとして、ＣＳＢＬ（ｎ−１）Ｂ，（ｎ）ＡとＣＳＢＬ（ｎ＋１２）Ｂ，（ｎ＋１３）Ａと記載している。ここで、ＣＳＢＬ（ｎ−１）Ｂ，（ｎ）Ａは、ｎ−１行の画素のＢ副画素（下側副画素）およびｎ行の画素のＡ副画素（上側副画素）に関連付けられたＣＳバスラインを表しており、ＣＳＢＬ（ｎ＋１２）Ｂ，（ｎ＋１３）Ａは、ｎ＋１２行の画素のＢ副画素（下側副画素）およびｎ＋１３行の画素のＡ副画素（上側副画素）に関連付けられたＣＳバスラインを表している。ｎは、１、４９、９７・・・であり、ｎ＝１の場合の最初の２５本のＣＳバスラインが図３６に示されている。
【０２５３】
【表６】

【０２５４】
表６から、図３６に示すＣＳバスラインの接続は、
ＣＳＢＬ＿（ ｐ ）Ｂ，（ ｐ＋ １ ）Ａ
ＣＳＢＬ＿（ ｐ＋ ２ ）Ｂ，（ ｐ＋ ３ ）Ａ、
と
ＣＳＢＬ＿（ ｐ＋ ２５ ）Ｂ，（ ｐ＋ ２６ ）Ａ、
ＣＳＢＬ＿（ ｐ＋ ２７ ）Ｂ，（ ｐ＋ ２８ ）Ａ
或いは、
ＣＳＢＬ＿（ ｐ＋ １ ）Ｂ，（ ｐ＋ ２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋ ３ ）Ｂ，（ ｐ＋ ４ ）Ａ
と
ＣＳＢＬ＿（ ｐ＋ ２４ ）Ｂ，（ ｐ＋ ２５ ）Ａ、
ＣＳＢＬ＿（ ｐ＋ ２６ ）Ｂ，（ ｐ＋ ２７ ）Ａ
但し、ｐ＝１，３，５，・・・もしくはｐ＝０，２，４，・・・
の組が電気的に等しいＣＳバスラインとなっている事がわかる。
【０２５５】
これを、前述のパラメータＬ， Ｋを用いて示せば、任意のｐについて
ＣＳＢＬ＿（ ｐ＋２×（１−１） ）Ｂ，（ ｐ＋２×（１−１）＋１ ）Ａ
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１） ）Ｂ，（ ｐ＋２×（Ｋ−１）＋１ ）Ａ、
と
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋２ ）Ａ
或いは、
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋１ ）Ｂ，（ ｐ＋２×（１−１）＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋１ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋２ ）Ａと
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋１ ）Ａ
の何れかで表されるＣＳバスラインの組を電気的に等価にすれば良いことがわかる。但しｐはｐ＝１，３，５，・・・もしくはｐ＝０，２，４，・・・である。
【０２５６】
上記では、パラメータＫ及びＬに関して、Ｋ＝１、Ｌ＝１２およびＫ＝２、Ｌ＝１２の場合について述べたが、本発明を好適に適用できるＣＳバスラインの接続形態はこれに限定されない。Ｋの値は正の整数、即ちＫ＝１，２，３，４，５，６，７，８，９，・・・であればよく、Ｌの値は偶数、即ちＬ＝２，４，６，８，１０，１２，１４，１６，１８，・・・であればよく、且つＫ及びＬは前記それぞれの範囲から独立に設定することが出来る。
【０２５７】
この場合のＣＳ幹線とＣＳバスラインの接続については前述の規則に従えばよい。
【０２５８】
即ち、前記パラメータＫ、Ｌの値がそれぞれＫ、Ｌのとき（Ｋ＝Ｋ，Ｌ＝Ｌ）、同一の幹線に接続されるＣＳバスライン、即ち、電気的に等価のＣＳバスラインを
ＣＳＢＬ＿（ ｐ＋２×（１−１） ）Ｂ，（ ｐ＋２×（１−１）＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１） ）Ｂ，（ ｐ＋２×（２−１）＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１） ）Ｂ，（ ｐ＋２×（３−１）＋１ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１） ）Ｂ，（ ｐ＋２×（Ｋ−１）＋１ ）Ａ
と、
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（２−１）＋Ｋ×Ｌ＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（３−１）＋Ｋ×Ｌ＋２ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋２ ）Ａ
或いは
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋１ ）Ｂ，（ ｐ＋２×（１−１）＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１）＋１ ）Ｂ，（ ｐ＋２×（２−１）＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１）＋１ ）Ｂ，（ ｐ＋２×（３−１）＋２ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋１ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋２ ）Ａと
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（２−１）＋Ｋ×Ｌ＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（３−１）＋Ｋ×Ｌ＋１ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋１ ）Ａ
とすれば良い。但しｐはｐ＝１，３，５，・・・もしくはｐ＝０，２，４，・・・である。
【０２５９】
更に、前記パラメータＫ、Ｌの値がそれぞれＫ、Ｌのとき（Ｋ＝Ｋ，Ｌ＝Ｌ）、ＣＳバスラインに印加する振動電圧の振動の周期は水平走査時間の２×Ｋ×Ｌ倍とすれば良い。
【０２６０】
図３６に示すように各ＣＳバスラインとＣＳ幹線とを接続すると、ドット反転駆動を行う場合の、ＴＦＴがオフされるタイミングとＣＳ電圧の位相との関係は例えば図３７に示すようになる。図３７を図３４と比較すれば明らかなように、ドット反転駆動の場合においても、図３６の接続形態を採用することによって、ＣＳ電圧の振動波形の周期を長くすることができる。しかしながら、この場合、ＴＦＴがオフされた後にＣＳ電圧の電圧レベルが最初に変化するまでの時間は、最大４Ｈ（ｔ'５−ｔ'４）となる。
【０２６１】
このような時間のずれ（２Ｈ超のずれ）は、副画素に印加される電圧の実効値の違いとなり、結果的には、輝度の違いとして現れる。図３９は、図３６に示すＣＳ幹線の接続形態を有する液晶表示装置をドット反転駆動することによって全面に中間調を表示したときのあるフレームの表示状態を模式的に示す図であり、図３９に示すような４ライン幅でグラデーションのかかった横スジとなる。すなわち、各副画素行においてＴＦＴがオフされてからＣＳ電圧の電圧レベルが最初に変化するまでの時間が異なると、ＣＳ電圧の振動波形が、１フレーム期間において、Ｈレベルをとる期間とＬレベルをとる期間との割合が１：１からずれるので、副画素に印加される電圧に対する突き上げまたは突き下げの影響が実効値として異なるためである。図４０（ａ）〜（ｄ）を参照して簡単に理由を説明する。
【０２６２】
図４０は、ＴＦＴがオフされてからＣＳ電圧の電圧レベルが最初に変化するまでの時間が異なる場合のゲートオンパルスとＣＳ電圧の振動波形との関係を模式的に示している。（ａ）は、ＴＦＴがオフされた直後にＣＳ電圧の電圧レベルが変化する場合、（ｂ）はＴＦＴがオフされてからＣＳ電圧の電圧レベルが最初に変化するまでの時間が１Ｈの場合、（ｃ）はＴＦＴがオフされてからＣＳ電圧の電圧レベルが最初に変化するまでの時間が２Ｈの場合、（ｄ）はＴＦＴがオフされてからＣＳ電圧の電圧レベルが最初に変化するまでの時間が３Ｈの場合をそれぞれ示している。
【０２６３】
ここで、（ａ）と（ｂ）を比較すると、（ｂ）のａ２部の左斜線ハッチングに示すようにＣＳ信号のＬレベル期間が１Ｈ増加し、ｂ２部の右斜線ハッチングに示すようにＣＳ信号のＨレベルが１Ｈ減少している。同様に、（ａ）と（ｃ）とを比較すると、（ｃ）のａ３部においてＣＳ信号のＬレベルが２Ｈ増加し、ｂ３部においてＨレベルが２Ｈ減少している。（ａ）と（ｄ）とを比較すると、ａ４部ではＣＳ信号のＬレベルが３Ｈ増加し、ｂ４部ではＨレベルが３Ｈ減少している。
【０２６４】
したがって、１フレーム期間（１Ｆ）におけるＣＳ電圧の実効値の増加比率は、（Ｌレベル増加時間＋Ｈレベル減少時間）／（１Ｆ期間）で表され、具体的には１フレームが１１２５Ｈ（＝Ｎｖ−ｔｏｔａｌ）の場合、図４０中の（ｂ）のとき（１Ｈ＋１Ｈ）／１１２５Ｈ＝０．００１８、（ｃ）のとき、（２Ｈ＋２Ｈ）／１１２５Ｈ＝０．００３６、（ｄ）のとき、（３Ｈ＋３Ｈ）／１１２５Ｈ＝０．００５３となる。
【０２６５】
このようにＣＳ電圧の１フレーム期間の実効値が異なるため、画素に印加される電圧の１フレーム期間の実効値にも差が生じる結果、図３９に示すようなグラデーションのかかった横筋が現れる。
【０２６６】
一方、ブロック反転駆動を行うと、図３８に示すように、ＣＳ電圧の振動波形の周期が図３７に比べ短くなるが、図３５に比べると長くなる。ブロック反転駆動ではＣＳ電圧が有する振動波形（デューティ比が１：１）の周期はＫ×Ｌ×Ｈ（Ｋは正の整数、Ｌは電気的に独立なＣＳ幹線の数、Ｈは一水平走査期間）で表され、図３８に示す場合Ｌ＝１２、Ｋ＝２で２４Ｈとなる。また、ＴＦＴがオフされてからＣＳ電圧の電圧レベルが最初に変化するまでの時間は最大で２Ｈ（ｔ'８−ｔ'７）であり、これまでの評価結果から、輝度むらとして視認されない。
【０２６７】
このように、図３６に示したＣＳ幹線の接続形態とブロック反転駆動とを組み合わせると、ＣＳ幹線の数を増やすことなくＣＳ電圧の振動波形の周期を長くできるとともに、ゲートがオフされてからＣＳ信号の電圧レベルが最初に変化するまでの時間のばらつきが小さくなるので、ＣＳ電圧の到達度の差やＣＳ信号の実効値の差に起因する輝度むらの発生が抑制されるという利点が得られる。上記理由から高周波駆動や高解像度の液晶表示装置に適している。なお、１フレーム期間に含まれる水平走査期間の数（Ｎｖ−ｔｏｔａｌ）が少ないと、上記時間の差が２Ｈであっても、輝度むらとして視認される可能性があるが、この場合は、図３３に示したＣＳ幹線の接続形態を採用し図３５を参照して説明したようなブロック反転駆動を行えばよい。
【０２６８】
上記の実施形態においては、ドメイン規制手段として画素電極のスリットと対向電極のスリットとの組み合わせを用いた例を示したが、本発明はこれに限られず、画素電極のスリットと対向電極のスリットとの組み合わせを用いた液晶表示装置（特に、ＰＶＡ：Ｐａｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ方式と呼ばれることがある。）にも適用できるし、さらには、ＣＰＡ（Ｃｏｎｔｉｎｕｏｕｓ Ｐｉｎｗｈｅｅｌ Ａｌｉｇｎｍｅｎｔ）モードなど他のＶＡモードの液晶表示装置にも適用できる。
【０２６９】
また、ここでは、ソースバスラインの延設方向が列方向（表示画面の垂直方向）であり、ゲートバスラインの延設方向が行方向（表示画面の水平方向）である例を説明したが、本発明による実施形態はこれに限られず、例えば、表示画面を９０°回転した液晶表示装置も本発明による実施形態に含まれることは言うまでもない。
【産業上の利用可能性】
【０２７０】
本発明の液晶表示装置およびその駆動方法は、液晶テレビ等の高品位の表示が求められる用途に好適に用いられる。
【符号の説明】
【０２７１】
１００ 液晶表示装置
１１０ 液晶パネル
１２０ ソースドライバ
１３０ ゲートドライバ
１４０ ＣＳコントロール回路
１５０ 表示制御回路

【特許請求の範囲】
【請求項１】
行および列を有するマトリクス状に配列された複数の画素であって、それぞれが少なくともある階調において互いに異なる輝度を呈し得る第１副画素および第２副画素を有する、複数の画素と、
それぞれがある列の画素に関連付けられた複数のソースバスラインと、
それぞれがある行の画素に関連付けられた複数のゲートバスラインと、
前記複数の画素のそれぞれが有する前記第１副画素および第２副画素の一方に関連付けられた複数のＴＦＴと、
を有し、
前記複数のゲートバスラインのそれぞれに供給されるゲート信号電圧によって、前記複数の画素が走査される液晶表示装置であって、
垂直走査期間は複数のサブ垂直走査期間を有し、前記複数のサブ垂直走査期間は、連続する複数の奇数行または偶数行の画素を順次走査する第１サブ垂直走査期間と、前記第１サブ垂直走査期間に連続し、前記第１サブ垂直走査期間において飛び越された複数の偶数行または奇数行の画素を順次走査する第２サブ垂直走査期間とを含み、
前記複数のソースバスラインのそれぞれに供給されるソース信号電圧の極性は、一定のシークエンスに従って変化しており、前記シークエンスは、前記ソース信号電圧の極性が互いに異なる連続する２つのサブ垂直走査期間を含み、
前記ソースバスラインに沿って隣接する２つ画素は、前記第１副画素および第２副画素の内の一方の副画素が前記ソースバスラインに沿って隣接するように配置されている、液晶表示装置。
【請求項２】
前記第１副画素および第２副画素は前記ソースバスラインに沿って配列されており、前記ソースバスラインに沿った方向において、前記第１副画素が隣接する画素に、前記第２副画素は隣接しない、請求項１に記載の液晶表示装置。
【請求項３】
前記第１副画素および第２副画素は、前記第１副画素および第２副画素が含まれる画素に関連付けられた前記ゲートバスラインを間に介して配列されている、請求項１または２に記載の液晶表示装置。
【請求項４】
前記ソースバスラインに沿った方向において、前記第２副画素は第１副画素に挟まれて配置されており、
前記ソースバスラインに沿って隣接する２つ画素は、前記第１副画素が前記ソースバスラインに沿って隣接するように配置されている、請求項１または２に記載の液晶表示装置。
【請求項５】
複数の補助配線を有し、前記複数の補助配線のそれぞれは、前記ソースバスラインに沿って隣接する２つ画素の間に配置され、所定の電位に制御される、請求項１から４のいずれかに記載の液晶表示装置。
【請求項６】
前記複数の補助配線は、それぞれがある行の画素が有する前記第１副画素および第２副画素の一方に関連付けられた複数のＣＳバスラインである、請求項５に記載の液晶表示装置。
【請求項７】
前記複数のＣＳバスラインは、互いに異なる画素に属し且つ列方向に隣接する２つの副画素に共通に関連付けられたＣＳバスラインを含む、請求項６に記載の液晶表示装置。
【請求項８】
前記複数の画素が構成するある行をｎ行とし、任意の列のｎ行に属する画素が有する第１副画素の補助容量対向電極が接続された補助容量配線ＣＳＢＬ＿（ｎ）Ａ、第２副画素の補助容量対向電極が接続された補助容量配線をＣＳＢＬ＿（ｎ）Ｂで表すとき、
前記Ｌ本の電気的に独立な補助容量幹線に接続されるＣＳバスラインが、
ＣＳＢＬ＿（ ｐ＋２×（１−１） ）Ｂ，（ ｐ＋２×（１−１）＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１） ）Ｂ，（ ｐ＋２×（２−１）＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１） ）Ｂ，（ ｐ＋２×（３−１）＋１ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１） ）Ｂ，（ ｐ＋２×（Ｋ−１）＋１ ）Ａ
と、
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（２−１）＋Ｋ×Ｌ＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（３−１）＋Ｋ×Ｌ＋２ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋１ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋２ ）Ａ
或いは
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋１ ）Ｂ，（ ｐ＋２×（１−１）＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１）＋１ ）Ｂ，（ ｐ＋２×（２−１）＋２ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１）＋１ ）Ｂ，（ ｐ＋２×（３−１）＋２ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋１ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋２ ）Ａと
ＣＳＢＬ＿（ ｐ＋２×（１−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（１−１）＋Ｋ×Ｌ＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（２−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（２−１）＋Ｋ×Ｌ＋１ ）Ａ、
ＣＳＢＬ＿（ ｐ＋２×（３−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（３−１）＋Ｋ×Ｌ＋１ ）Ａ、
・
・
・
ＣＳＢＬ＿（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ ）Ｂ，（ ｐ＋２×（Ｋ−１）＋Ｋ×Ｌ＋１ ）Ａ
但し、ｐ＝１，３，５，・・・もしくはｐ＝０，２，４，・・・
の関係を満足する、請求項７に記載の液晶表示装置。

【図１】

【図２】

【図３】

【図４】

【図５Ａ】

【図５Ｂ】

【図６】

【図７】

【図８Ａ】

【図８Ｂ】

【図９】

【図１０】

【図１１】

【図１２】

【図１３Ａ】

【図１３Ｂ】

【図１３Ｃ】

【図１４Ａ】

【図１４Ｂ】

【図１５】

【図１６】

【図１７】

【図１８】

【図１９】

【図２０】

【図２１】

【図２２】

【図２３】

【図２４Ａ】

【図２４Ｂ】

【図２５】

【図２６】

【図２７】

【図２８】

【図２９】

【図３０】

【図３１】

【図３２】

【図３３】

【図３４】

【図３５】

【図３６】

【図３７】

【図３８】

【図３９】

【図４０】

【図４１】

【図４２】

【図４３】

【図４４】

【図４５Ａ】

【図４５Ｂ】

【図４６】

【図４７】

【図４８Ａ】

【図４８Ｂ】

【公開番号】特開２０１２−１１８５４９（Ｐ２０１２−１１８５４９Ａ）
【公開日】平成２４年６月２１日（２０１２．６．２１）
【国際特許分類】
【出願番号】特願２０１２−５３５７（Ｐ２０１２−５３５７）
【出願日】平成２４年１月１３日（２０１２．１．１３）
【分割の表示】特願２００９−５１３９９２（Ｐ２００９−５１３９９２）の分割
【原出願日】平成２０年４月２２日（２００８．４．２２）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】