環状バッファにリダンダンシバージョンを割当てる方法、および環状バッファを備える装置
送信機の動作中に、環状バッファが生成される。環状バッファの列の先頭のみが、リダンダンシバージョンの開始位置として定義される。環状バッファがシーケンス形式の場合に、全ての可能なリダンダンシバージョンは、第１リダンダンシバージョンの開始位置の列のインデックスの関数として配置される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して通信システムに関し、詳細にはリダンダンシバージョン（Ｒｅｄｕｎｄａｎｃｙ Ｖｅｒｓｉｏｎ）を、通信システム内の環状バッファに割当てる方法および装置に関する。
【背景技術】
【０００２】
通信システムにおいて、エラー制御方法は、チャネルを通して送信中に障害から信号を保護すべく使用される。そのようなエラー制御技術の一部として、コード名が各情報ブロックに生成される。無線通信レートに整合すべく、物理チャネルを通して送信される前に、コード名はレート整合アルゴリズムを介してサイズ変更される。レート整合アルゴリズムは、コード名のパンクチュアリングまたはコード名の反復を介して、チャネルを通して送信される所望ビット数を提供する。レート整合アルゴリズムは、そのアルゴリズムがシステム性能と実施効率に大いに影響するという点で、重要である。
【０００３】
システムが前方誤り訂正（ＦＥＣ）のみを使用する場合、与えられた情報ブロックには単一の送信のみが必要とされ、レート整合アルゴリズムは、コード名の一つのバージョンのみを提供する。システムがハイブリッド自動再送要求（ＨＡＲＱ）処理を使用する場合、与えられた情報ブロックには複数の送信が必要とされる場合があり、レート整合アルゴリズムはコード名の異なるバージョン（たとえばインクリメンタル・リダンダンシハイブリッド自動再送要求）を提供すべく義務づけられうる。ハイブリッド自動再送要求は、単一の送信のみが情報ブロックに使用される場合、前方誤り訂正に退化する。
【０００４】
レート整合アルゴリズムを実行する一つの方法は、システムが直面しうる各情報ブロックサイズとコードレートのパンクチュアリング／回復パターンを定義することである。しかしながら、この方法は柔軟性がない。更に、３ＧＰＰ（第３世代移動体通信システムの標準化プロジェクト）通信システムにおいてのように、システムが数千もの情報ブロックサイズと、数千ものコードレートの組み合わせとを含む場合は、この方法は実用的ではない。
【０００５】
レート整合アルゴリズムを実行する他の方法は、一つずつコード名ビットを通る規則を定義し、且つコード名ビットがパンクチャード（除去）されるべきか否かまたは繰り返されるべきか否かを判定することである。このような方法は、柔軟性の利点があり、３ＧＰＰ（第３世代移動体通信システムの標準化プロジェクト）リリース９９において定義される。しかしながら、そのような方法は、実施効率の悪さに悩まされる。更に、与えられた情報に関連する送信がインクリメント・リダンダンシハイブリッド自動再送要求に重ならない（すなわち直交する）ことを保証する方法がない。つまり、システム性能に弱点がありうる。
【０００６】
代替的に、レート整合アルゴリズムに基づく環状バッファは、実施の複雑さを少なくした良い性能を提供すべく、設計されうる。この方法において、コード名ビットは環状バッファを形成すべく再配置される。Ｎｄｅｓｉｒｅｄコードビットが送信に必要な場合、連続ビットの長さＮｄｅｓｉｒｅｄのブロックは、環状バッファ（環状バッファの最終ビットに到達する場合、最初のビットに包み込まれる）から取り出される。したがって、パンクチュアリングと回復は、単一の方法を用いて達成されうる。環状バッファ技術は、柔軟性、性能、実行の点において、有利である。
【０００７】
ハイブリッド自動再送要求処理において異なるコード名バージョンを実現すべく、リダンダンシバージョン（ＲＶ）のようなパラメータが、レート整合アルゴリズムに基づく環状バッファへの入力として使用されうる。リダンダンシバージョンは、送信のコード名の一部を選択すべく、環状バッファ内の開始点を明示しうる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
先行技術では、リダンダンシバージョンの正当な開始位置は、再配置後にコード名ビットのシーケンスを含む環状バッファに渡って均一に配置される。この均一な配置は、ハイブリッド自動再送要求の各送信の実施を困難にする。したがって、リダンダンシバージョンを通信システム内の環状バッファに割当てる方法と装置の必要性が存在する。この通信システムは、レート整合アルゴリズムに基づき環状バッファの効率を改善することが期待される。
【課題を解決するための手段】
【０００９】
上述の必要性に取り組むべく、通信システム内の環状バッファにリダンダンシバージョンを割当てる方法と装置が、ここに提供される。動作中、環状バッファが生成される。そこでは、リダンダンシバージョンのみが、構成要素のサブブロックインターリーバの最初（すなわち第１行）から開始すべく、明示される。たとえば８つのリダンダンシバージョンの全てによって、リダンダンシバージョンは、
天井関数［Ｋｓｔｒｅａｍ／３２］×（１２×ｉ＋σ），ｉ＝０，１，．．．，７
で決まる位置に配置される。ここで、σは第１リダンダンシバージョンＲＶ０のサブブロックインターリーブ列のインデックスを示す。天井関数［ｘ］は、実数ｘの天井関数を示す。
【００１０】
上述のようにリダンダンシバージョンの位置を明示すると、ハイブリッド自動再送要求の実施が容易になる。より詳細には、本技術は、メモリレスのリダンダンシバージョンの明示を可能にする。このメモリレスのリダンダンシバージョンの明示は、環状バッファレート整合（ＲＭ）によって入力ブロックサイズの多くを支持するのに有用である。特に、上述のリダンダンシバージョンの配置は、仮想環状バッファを可能にする（すなわち物理環状バッファは、実施されない）。この仮想環状バッファの実施は、所望ビット数が、環状バッファの任意のリダンダンシバージョンから開始するエンコーダ出力ストリームから直接選択されることを可能にする。
【００１１】
本発明は、リダンダンシバージョンを環状バッファに割当てる方法を含む。本方法は、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信するステップを有する。系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとは全て、ダミービットを有する。パリティビットの第１ブロックと、パリティビットの第２ブロックは、独立にインターリーブされたブロックであり、パリティビットの第１ブロックは、パリティビットの第２ブロックにインターレースされることによって、インターレースパリティビットを生成する。インターリーブされた系統的ビットは、インターレースされたパリティビットの先頭に追加されることによって環状バッファを生成し、その結果、リダンダンシバージョン（ＲＶ）は、環状バッファの特定行から開始すべく明示される。リダンダンシバージョン（ＲＶ）と所望ビット数が受信されると、所望ビット数は、リダンダンシバージョンのビット位置において開始する出力となる。
【００１２】
本発明は、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを出力するエンコーダを有する装置を含む。レート整合回路は、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信すべく、且つダミービットを有する環状バッファを生成すべく、提供される。環状バッファの特定行は、リダンダンシバージョンとして使用され、レート整合回路は、環状バッファから特定リダンダンシバージョンにおいて開始する送信機へと出力する。最終的に、送信機回路は、非ダミービットを受信し、且つ非ダミービットを送信すべく提供される。
【００１３】
最終的に、本発明は、各々の長さがＫｓｔｒｅａｍの系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを出力するエンコーダを含む装置を有する。装置は加えて、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信するための、且つ系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとをインターリーブするためのレート整合回路を有する。論理回路は、データストリーム内の位置に対応するリダンダンシバージョンを明示すべく提供される。その位置では、データ出力が開始される。８つのリダンダンシバージョンが使用される際、リダンダンシバージョンは、
天井関数［Ｋｓｔｒｅａｍ／３２］×（１２×ｉ＋σ），ｉ＝０，１，．．．，７
で決まる位置に配置される。ここで、σは第１リダンダンシバージョンＲＶ０のサブブロックインターリーブ列のインデックスを示す。ストリームは、インターリーブされた系統的ビットと、パリティビットのインターリーブされ且つインターレースされた第１ブロック、およびパリティビットのインターリーブされ且つインターレースされた第２ブロックとを有する。最終的に、送信回路は、特定リダンダンシバージョンから開始するため、且つ非ダミービットを送信するため提供される。
【００１４】
以下の図では、部材番号が構成要素を特定する。
【図面の簡単な説明】
【００１５】
【図１】先行技術の送信機のブロック図。
【図２】インターリーブされ且つインターレースされたサブブロック図。
【図３】本発明の送信機のブロック図。
【図４】インターリーブされ且つインターレースされたサブブロック図。
【図５】インターリーブされ且つインターレースされたサブブロック図。
【図６】マトリックス形式で示されるダミー除去環状バッファ。
【図７】ダミービットを有するリダンダンシバージョン環状バッファ。
【図８】仮想環状バッファの使用。
【図９】環状バッファリングとの第１ステージレート整合。
【図１０】系統的ビットパンクチュアリング。
【図１１】環状バッファ内の系統的ビットの小部分のスキッピング。
【図１２】図３の送信機の動作を示すフローチャート。
【図１３】図３の送信機の動作を示すフローチャート。
【発明を実施するための形態】
【００１６】
図１と図２は、レート整合法に基づく環状バッファの機能性を示す。より詳細には、図１は送信機のブロック図であり、図２はインターリーブされ且つインターレースされたサブブロックを示す。送信機１００の動作中に、エンコーダ１０１は、系統的ビットストリームと、少なくとも２つのパリティストリームとを出力する。この詳細な例では、エンコーダ１０１は、第３世代移動体通信システムの標準化において採用されたレート１／３のターボコーダを有する。以下の概念は、他のコードレートのターボコード、低密度パリティチェック（ＬＤＰＣ）コード、畳込コードといった、誤り訂正コードの他の型にも適用されうることを記す。
【００１７】
エンコーダ１０１は、系統的ビットストリームと２つのパリティストリームに対応する、３つのストリームを出力する。ある場合において、系統的ストリームは、たとえば第３世代移動体通信システムの標準化プロジェクトのターボコードに関してのテールビットによって、系統的ではない幾つか（たとえば４つ）のビットを含みうる。（テールビット符号化が使用される際に、テールビットは不在である）。系統的ストリームはまた、ターボ符号化の前に挿入されたフィルタビットを含みうる。簡単のために、系統的ストリームの全てのビットを系統的ビットと呼び、それぞれのパリティストリームの全てのビットを、それぞれパリティ０ビットおよびパリティ１ビットと呼ぶ。
【００１８】
レート整合回路１０２は、エンコーダ１０１からストリーム出力を受信し、各ストリームに個別にインターリーブするサブストリームを実行する。これは図２に示され、そこでは、それぞれ、Ｓ’は系統的ビットストリームであり、Ｐ０’はパリティ０ビットストリームであり、Ｐ１’はパリティ１ビットストリームである。各ストリームは、それ自身のサブブロック再配置（図１、図２には図示せず）とともに、再配置（インターリーブ）されることによって、系統的ストリームＳとＰ０とＰ１とを生成する。単一出力バッファ１０５（環状バッファとも呼ばれる）は、最初に再配置された系統的ビットＳを格納することによって形成され、続いてインターレースされたＰ０およびＰ１部２０１が形成される。
【００１９】
動作の所望のコードレートでは、送信のために選択されるコードビット数Ｎｄｅｓｉｒｅｄが計算され、入力として論理回路１０４に渡される。論理回路１０４は単に、シーケンスから連続的ビットの長さＮｄｅｓｉｒｅｄのブロックを読出し、ある開始点から環状バッファ（環状バッファの最終ビットを超えた場合に最初に包み込まれる）を読出す。したがって、パンクチュアリングと反復は、単一方法を用いて達成されうる。環状バッファリング技術は、（達成されるコードレートにおける）柔軟性と、（ストリームサイズにおける）粒度とにおいて有利である。サブブロックインターリーバが適切に設計された場合、環状バッファレート整合は、動作の所望のコードレートに関わりなく、トレリス符号に渡ってほぼ均一に分布したパリティビットを選択する。
【００２０】
図３は、送信機３００のブロック図である。送信機３００は、エンコーダ３０１とレート整合回路３０３を有する。レート整合回路３０３は更に、論理回路３０５とメモリ３０７を有する。論理回路３０５は好ましくは、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、または当業者に知られたその他の装置である。論理回路３０５の、つまり送信機３００の詳細な動作／機能は、ソフトウェア命令とルーチンの一行によって決定される。メモリ３０７は、ランダムアクセスメモリ（ＲＡＭ）と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、リードオンリメモリ（ＲＯＭ）とのうち少なくとも一つまたは環状バッファとして使用されるそれらと均等な物を有する。エンコーダ３０１は好ましくは、レート１／３第３世代移動体通信システムの標準化プロジェクトのターボコーダであるが、しかしながら、ここで送信機３００を動作させるために記述された技術は、他のコードレート、テールビットまたは非テールビットでターボ符号化を実行するターボコーダ、またはフィルタビット挿入等と共にまたはフィルタビット挿入無しでのテールビッティング、バイナリまたはデュオバイナリターボコーダを含むがそれに限らない他のエンコーダに適用されうる。
【００２１】
動作中に、エンコーダ３０１は、系統的ビットストリームと２つのパリティストリームに対応する、３つのストリームを出力する。論理回路３０５は、エンコーダ３０１から出力されたストリームを受信し、各ストリームに個別にインターリーブするサブブロックを実行する。論理回路３０５はそれから、Ｐ０’とＰ１’とをインターレースする。単一出力バッファ３０７（環状バッファ）は、最初に再配置された系統的ビットＳを格納することによって形成され、次にインターレースされたＰ０とＰ１が形成される。
【００２２】
サブブロック再配置は、任意の交換器（ｐｅｒｍｕｔｅｒ）でありうる。一般には、Ｎｒ行およびＮｃ列の矩形インターリーバ（ブロックインターリーバとも呼ばれる）が、簡便のために使用される。各ストリームのストリームサイズＫｓｔｒｅａｍは、矩形インターリーバのサイズＮｒ×Ｎｃ（すなわちブロックがいっぱい）である場合、動作は直接的である。しかしながら、しばしばストリームサイズは、Ｎｒ×Ｎｃ未満であり、つまりＮｒ×Ｎｃ−Ｋｓｔｒｅａｍであるため、ダミービットがブロックを充填させるのに必要とされる。
【００２３】
環状バッファを形成するこの処理は、図４と図５において、各ストリームに挿入された４つのダミービット４０７とともに図示される。図４を参照すると、ダミービット４０７を加えた系統的ビット４０１は、ブロックインターリーブされることによって、順番の変えられた系統的ビットＳ ４０２を生成する。同様の方法において、（ダミービットを加えた）パリティビットＰ０’およびＰ１’４０３がインターリーブされることによって、パリティビットＰ０およびＰ１４０４を生成する。ダミービットがストリームに追加されることによって、各ストリームは、ブロックインターリーバで満たされる。Ｐ０およびＰ１は、インターレースされることによって、インターレース部である、インターレースされたＰ０およびＰ１部４０５を生成する。行列Ｓ ４０２と行列Ｐ０−１ ４０５は、図５に示すように組み合わされ、バッファ３０７に格納される。バッファ３０７は、列方向から読出され、行列の先頭から開始する。上述の記載において、ダミービットはストリームの後に挿入されるが、いくつかの実施形態では、ダミービットはストリームの前に挿入されてもよい。
【００２４】
送信機３００の動作中に、送信用に選択されるコードビット数Ｎｄｅｓｉｒｅｄが計算され、論理回路３０５に渡される。論理回路３０５は単に、出力バッファ３０７から（出力バッファの最終ビットが超えた場合に最初に包み込まれる）連続的ビットの長さＮｄｅｓｉｒｅｄのブロックを読出し、ある開始点から出力バッファ３０７を読出す。ハイブリッド自動再送要求（ＨＡＲＱ）動作では、パラメータ（リダンダンシバージョン（ＲＶ））が論理回路３０５に提供され、バッファ３０７内の開始点を明示することによって、バッファの異なるセクションが送信用に選択されうる。前方誤り訂正（ＦＥＣ）は、１つの送信のみの場合にハイブリッド自動再送要求に等しいため、前方誤り訂正はまた、リダンダンシバージョン値とともに明示されうる。つまり、論理回路３０５はリダンダンシバージョン値と、送信用に選択されるコードビット数Ｎｄｅｓｉｒｅｄとを受信する。Ｎｄｅｓｉｒｅｄビットは、リダンダンシバージョンによって明示される位置から開始するバッファ３０７から読出される。これらのビットは典型的には、続く変調と送信のための送信機３１１への出力である。
【００２５】
系統的ビットＳの詳細なフォーマットと、インターレースされたＰ０およびＰ１は、説明の目的で上述され、且ついくつかの方法でフォーマットされてもよいことを記すべきである。たとえば環状バッファは、１次元のアレイを用いて表現されているが、数学的目的のために２次元行列形式を使用することはしばしば有用である。
【００２６】
ダミービットが環状バッファに保持される場合、環状バッファは、ダミーパッド環状バッファと呼ばれる。ダミーパッド環状バッファのサイズは、入力ストリームサイズと、挿入されたダミービットの全数との合計に等しい。文脈から明らかになるように、ダミーパッド環状バッファは、図５に示すような行列形式または、図２に図示されるようなシーケンス形式（すなわち１次元アレイまたは１次元データストリーム）でありうる。ダミービットが除去された場合は、ダミー除去環状バッファと呼ばれる。ダミー除去環状バッファのサイズは、入力ストリームサイズの合計に等しい。同様に、ダミー除去環状バッファは、図６のようなどこでダミービットが除去されても不連続性が存在する行列形式、またはシーケンス形式に存在しうる。先行技術のリダンダンシバージョンは、ダミー除去環状バッファに渡ってほぼ均一に分布される。エンコーダ出力ストリーム中の正確なリダンダンシバージョンの開始位置が、各場合に非自明処理を用いて計算される必要があると、ダミー除去環状バッファは、ハイブリッド自動再送要求の各送信を実行することを困難にする。この問題に取り組むために、ダミーパッド環状バッファ３０７は、リダンダンシバージョンの開始位置を明示すべく使用されうる。
【００２７】
以下の文章は、レート整合技術の続く記述において有用でありうる。
・Ｋｉｎｆｏは、情報ブロックサイズ（またはメッセージパケット長）を参照する。
・ＫＦＥＣは、ＦＥＣエンコーダによって支持された入力ブロックサイズを参照する（ＫＦＥＣは、バイナリターボコードのインターリーバサイズに等しく、且つデュオバイナリターボコードのインターリーバサイズの２倍に等しい）。
【００２８】
・Ｋｆｉｌｔｅｒは、ＦＥＣエンコーダ用に支持された入力サイズを取得すべく、情報ブロックに追加されたフィルタビット数を参照する。Ｋｆｉｌｔｅｒ＝ＫＦＥＣ−Ｋｉｎｆｏ．
・Ｋｓｔｒｅａｍ＝Ｋは、ストリーム長として参照し、ストリーム長は、ターボコードにおいて使用されるトレリス終結法に応じるＫＦＥＣよりもわずかに大きな量に等しい。第３世代移動体通信システムの標準化プロジェクトのターボコードでは、３つのストリームがあり、各長さＫｓｔｒｅａｍ＝ＫＦＥＣ＋４は、系統的ビットからなる。それぞれ第１エンコーダと第２エンコーダからのパリティビットと、１２のテールビットとは、３つのストリームに均一に分布する。
【００２９】
・Ｎｒは、環状バッファにおいて使用されるサブブロックインターリーバの行数を参照する。
・Ｎｃは、環状バッファにおいて使用されるサブブロックインターリーバの列数を参照する。
【００３０】
・Ｋｒｅｃｔ＝Ｎｒ×Ｎｃは、環状バッファにおいて使用されるサブブロックインターリーバの次元である。フィルタビットがレート整合アルゴリズムの一部として放棄された場合に、ＫｒｅｃｔはＫＦＥＣ以上の値になるべく選択されうるが、一般に、Ｋｒｅｃｔは、Ｋｓｔｒｅａｍ以上の値になるべく選択される。
【００３１】
［リダンダンシバージョン（ＲＶ）の明示］
説明のために、サブブロックインターリーバが３０列を有し、且つ８つのリダンダンシバージョンが明示される必要がある場合のケースを考えよう。このケースでは、図７のバッファは、均等に８つのリダンダンシバージョンに分割できない９０列を有しうる。エンコーダ出力ストリーム中の各リダンダンシバージョン（ＲＶ）の開始位置を見つけることは困難である（ＲＶ０が常に環状バッファの最初から開始する場合のＲＶ０を除く）。８つの均等に分布したリダンダンシバージョンが必要と仮定すると、ダミービット（すなわちダミー除去環状バッファ）を含まなければ、ｉ番目のリダンダンシバージョンＲＶｉの開始位置は、Ｋｓｔｒｅａｍ×３／８×ｉ、ｉ＝０，１，．．．７である（必要とあれば、ラウンド処理、床関数処理、または天井関数処理を通じて整数値にする）。代替的に、ダミービットがカウントされた場合に（すなわちダミーパッド環状バッファ）、ｉ番目のリダンダンシバージョンＲＶｉの開始位置は、Ｎｒ×Ｎｃ×３／８×ｉ＝Ｎｒ×９０／８×ｉである（必要とあれば、ラウンド処理、床関数処理、または天井関数処理を通じて整数値にする）。各場合において、均一に分布されたリダンダンシバージョンの開始位置が所望されるのであれば、７つのリダンダンシバージョンの開始位置はほぼ常に、Ｎｒ×９０の矩形の中央に位置する。（解は、すべての７つのリダンダンシバージョンの開始位置を、Ｎｒ×３０の先頭の行にし、それによってバッファ中にリダンダンシバージョンのわずかに均一でない分布をもたらすことである。）３０列のサブブロックインターリーバが、第３世代移動体通信システムの標準化プロジェクトのＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）標準に適用される場合は、以下を記す。
【００３２】
・リダンダンシバージョンの開始位置が格納されると、全部で１８８×７の開始点が格納される必要があり、メモリに負担をかける。１８８のＱＰＰインターリーバサイズと、各サイズ用に格納される必要がある７つのリダンダンシバージョンがあることを記す。
【００３３】
・リダンダンシバージョンの開始位置が急に(on the fly)計算された場合、系統的ビット又の矩形内またはパリティ０／パリティ１の矩形内のポイントの行列のインデックスを発見するために、２つの困難な処理がハードウェアにプログラムされる必要がある。たとえばリダンダンシバージョンが系統的ストリーム内のＬ番目のインデックスにおいて開始する場合、２つの処理は：
・列インデックスが０から開始すると仮定し、列インデックス＝床関数［Ｌ／＿Ｎｒ］を導出するための除算。床関数［ｘ］は、実数ｘの床関数を示す。Ｎｃが３０に固定され、且つＮｒがたぶん２の乗数ではない場合、ＮｒはＫｓｔｒｅａｍとともに変化するので、除算はハードウェアにおいて自明ではない。
【００３４】
・列インデックス＝ｍｏｄ（Ｌ，Ｎｃ）＝ｍｏｄ（Ｌ，３０）を導出するための剰余。３０は２の乗数ではないため、剰余処理もまた、ハードウェアにおいて自明ではない。
Ｎｃ＝３０を使用することは、大体において、リダンダンシバージョンの場所を示す困難の原因の一つとなった。代わりに、バッファ３０７の全列数を有することが好ましい。バッファ３０７の全列数は、リダンダンシバージョンの全数の倍数となるべきで、リダンダンシバージョンの全数の倍数は、リダンダンシバージョンを均等に分布すべく支持された（リダンダンシバージョンは依然として不均一に明示されうるが）。たとえばサブブロックインターリーバは、８つのリダンダンシバージョンが明示されるべき場合に、３２列を使用しうる。しばしば、２ｃのリダンダンシバージョンが明示される必要がある。ここで、ｃは整数である。つまり、Ｎｃ＝２ｄを使用することが便利である。ここで、ｄはｃ以上の整数である。更に複雑さを低減するために、且つダミービット量を最小化するために、システムの全てのブロックサイズにおいて同じ値ｄを使用することが望ましい。たとえば定数ｄ＝５（つまり、Ｎｃ＝３２列）が、第３世代移動体通信システムの標準化プロジェクトのＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）の全てのブロックサイズに使用されうる。
【００３５】
加えて、ダミービットが、リダンダンシバージョンの開始位置を明示する前に、つまり、上述の除算と剰余のような複雑な処理をさける前に、廃棄されていない場合、均一に分布したリダンダンシバージョンは、常に構成要素のサブブロックインターリーバの列の最初（すなわち第１行）から開始するように、明示されうる。
【００３６】
列間置換パターン＝｛０，１６，８，２４，４，２０，１２，２８，２，１８，１０，２６，６，２２，１４，３０，１，１７，９，２５，５，２１，１３，２９，３，１９，１１，２７，７，２３，１５，３１｝と共に、Ｎｃ＝３２のサブブロックインターリーバが使用される場合、全てのＫｓｔｒｅａｍに、Ｋｓｔｒｅａｍと共に変化する行数である、Ｎｒ＝天井関数［Ｋｓｔｒｅａｍ／Ｎｃ］＝天井関数［Ｋｓｔｒｅａｍ／３２］と共に、同じ列数が使用される。リダンダンシバージョンは一般に、ほぼ等しいセクションにバッファ３０７を分割する必要があるため、ダミー除去環状バッファが使用される場合、各ストリームサイズのリダンダンシバージョンの明示における不均一性をモデル化するのに、追加の計算費用が必要とされる。
【００３７】
更に明確にするために、リダンダンシバージョン数が８であり、且つサブブロックインターリーバの列数ＮｃがＮｃ＝３２であり、且つ入力ストリームサイズがＫｓｔｒｅａｍであり、且つ長さ３２の列の置換が、ＳとＰ０とＰ１のサブブロックインターリーバに使用されるケースを考慮する。
【００３８】
図６は、明示された８つのリダンダンシバージョンと、ダミー除去環状バッファ（すなわちダミービットを廃棄した後）を示す。いずれでダミービットが廃棄されたとしても、不連続性があることを記す。シーケンス形式のダミー除去環状バッファ（バッファ３０７において使用されうる）は、左の先頭の隅から前方に行列要素の列方向を読むことによって得られる。任意のリダンダンシバージョン値がレート整合ブロックに入力されるハイブリッド自動再送要求動作において、矩形中のリダンダンシバージョン分布における規則性の無さは、困難を引き起こす。リダンダンシバージョンの開始点の行列のインデックスは、ストリームサイズ（およびダミービット数）に基づき起算されなくてはならない。つまり、このことは複雑なハードウェアをもたらす。
【００３９】
環状バッファでハイブリッド自動再送要求動作を簡単にする代替の方法は、次に記述する。この場合、図７に示すようにリダンダンシバージョンが明示された後に、ダミービットは廃棄される。実際、ダミービットは環状バッファ（ダミーパッド環状バッファ）に置かれ、そしてダミーパッド環状バッファのサイズは、８の倍数であるため、任意のストリームサイズＫｓｔｒｅａｍ用に等間隔に配置された８つのリダンダンシバージョンを明示することが可能である。特に、８つのリダンダンシバージョンは、サブブロックインターリーバの先頭から開始するべく明示されうる。一般に、リダンダンシバージョンをサブブロックインターリーバの第１行（すなわち列の先頭）の任意の位置に割当てることは便利である。たとえば８つのリダンダンシバージョンは、図７（Ｎｃ＝３２）における以下の８列２，１４，２６，３８，５０，６２，７４，８６の先頭から開始しうる。シーケンス形式のダミーパッド環状バッファにおける位置に関して記述した場合、リダンダンシバージョンは、
天井関数［Ｋｓｔｒｅａｍ／３２］×（１２×ｉ＋σ），ｉ＝０，１，．．．，７
で決まる位置から開始する。ここで、σは第１のリダンダンシバージョンＲＶ（ＲＶ０）の開始位置の列インデックスを示す。
【００４０】
前のリダンダンシバージョンの開始位置を知ることなく任意のリダンダンシバージョンから所望のコードビットを出力し始めることが簡単であるという意味では、このリダンダンシバージョンの明示は、ダミーパッド環状バッファにとってメモリレスであることを記す。ビットがダミーパッド環状バッファから読出される際に、ダミービットは廃棄される。全部の列数が支持されたリダンダンシバージョンの全数の倍数ではない場合でも、たとえば８つのリダンダンシバージョンであってＮｃ＝３０である場合でも、リダンダンシバージョンは、それでも９０列のうちの任意の８列の先頭から開始すべく明示されうる。
【００４１】
上述の議論において、リダンダンシバージョンの開始位置を明示する簡単な方法として列の先頭が使用されるが、他の便利な位置もまた使用されうる。たとえばリダンダンシバージョンの開始位置は全て、ダミーパッド環状バッファの特定行ｒに位置する。ここで、０＜ｒ＜Ｎｒである。
【００４２】
ダミーパッド環状バッファに渡ってリダンダンシバージョンを明示するための正当化は以下に与えられる。
・各ストリーム（または、サブブロックインターリーバ）の置換は、Ｋｒｅｃｔ＝Ｎｒ×Ｎｃのダミービットを含む矩形アレイとして記述される。
【００４３】
・Ｋｒｅｃｔ＝Ｎｒ×Ｎｃの場合に、各ストリームのビットは、矩形の行方向に書き込まれ、列方向から読出される（列の置換後）。
・Ｋｒｅｃｔ＜Ｎｒ×Ｎｃの場合に、各ストリームのビットは、矩形の行方向に書き込まれ、列方向から読出され、そしてＮｒ×Ｎｃ―Ｋｓｔｒｅａｍダミービットはパッド化され、完全に矩形を満たす。チャネルへの送信前に、ダミービットは消去されるかまたは「取り除かれる」。
【００４４】
・矩形が満たされた場合（ダミービットが使用されるか否かにかかわらず）、各ストリームの置換は、閉じた式を有し、このことは、逆置換を決定することが容易であることを意味することを記すべきである。逆置換を決定するのが容易な場合、したがって、特定リダンダンシバージョンに対応するエンコーダ出力ストリームにおける位置を決定することが容易である。矩形が部分的に満たされた場合（ダミービットが無く、Ｋｓｔｒｅａｍ＜Ｎｒ×Ｎｃ）、各ストリームの置換は閉じた式を有さない。この場合に、逆置換を決定するのは困難であり、したがって、特定リダンダンシバージョンに対応するエンコーダ出力ストリームにおける位置を決定することも困難である。
【００４５】
説明の簡単化のために、上記の議論において、たとえばメモリに環状バッファのビットを格納することによって、環状バッファ３０７（ダミー除去またはダミーパッド）が物理的に形成されたと仮定する。ハードウェア実施には、物理環状バッファ３０７を形成することなく所望出力ビットを直接生成する仮想環状バッファ概念を利用することがより良い。換言すると、レート整合機能性は、中間記憶媒体無しで満たされる。この概念は図８に示される。
【００４６】
全体の物理環状バッファ形成処理を経なければならないことなく物理環状バッファの所望部分を簡単に生成する代数的規則を発見することによって、物理環状バッファを形成する中間ステップは避けられうる。
【００４７】
仮想環状バッファにおいて、レート整合アルゴリズムは、入力パラメータ（リダンダンシバージョン数と入力サイズ）に基づき、アドレスジェネレータを適切開始値に初期化する。それから、入力ストリームのサブブロック置換によって記述されたように、レート整合アルゴリズムは、アドレス生成規則に従うことによって、ビット出力を直接開始する。アドレス生成規則は、ビットが出力されるエンコーダ出力ストリームにおける位置のシーケンスを明示する。
【００４８】
仮想環状バッファは、ダミーパッド環状バッファとダミー除去環状バッファとして、動作されうる。しかしながら、ダミー除去環状バッファが使用される場合、リダンダンシバージョンは、図６に示されるように環状バッファにおける（行列形式における）どこからでも開始しうる。したがって、そのようなシナリオにおいて、リダンダンシバージョンの開始点は、明確に格納される必要がありうる。つまりメモリに負担をかけうる。代替的に、リダンダンシバージョンの開始点は、各場合用に導出されうるが、仮想環状バッファにおけるアドレス初期化は、ハードウェアにおいて実施するには複雑となる。
【００４９】
対照的に、ダミーパッド環状バッファを利用する際に仮想環状バッファを動作させるために、リダンダンシバージョンはサブブロックインターリーバの列の先頭から開始し、したがって、仮想環状バッファ動作におけるアドレス初期化は、より効率的となる。アドレスジェネレータがダミービットを示すときはいつでも、アドレスジェネレータはビットを出力することなく、自動的に前進する。
【００５０】
［第１ステージレート整合とのリダンダンシバージョン］
受信機が限られたソフトバッファサイズを有する際に、第１ステージレート整合技術は必要とされうる。第１ステージレート整合において、送信機は受信機のソフトバッファ容量の知見を有していて、それ故、受信機のソフトバッファ容量に格納されうる量以下のコードビットのみを送信することが許可される。
【００５１】
最大ソフトバッファサイズは、環状バッファによってレート整合に特定の制限を課す。特に、各コードブロックの環状バッファは、図９に示すように更に制限されうる。この場合、環状バッファにおける取り囲みは、環状バッファの終端よりも早い点において発生しうる。
【００５２】
一般に、ターボコーダへの入力（転送ブロックまたは連結された転送ブロック）がターボインターリーバによって支持された最大サイズよりも大きい場合、転送ブロック（ＴＢ）は複数のコードブロックセグメントにセグメント化され、セグメントの各々は個別にターボエンコード化され、且つレート整合される。つまり、パイプライン型動作が可能となる。したがって、転送ブロックの各セグメントは、それ自身の環状バッファ（または仮想環状バッファ）を有しうる（各セグメントに物理環状バッファを生成する必要はないことを記す）。ＮＩＲはハイブリッド自動再送要求処理毎のトータルのソフトバッファサイズであると仮定しよう（あるいは１つの転送ブロックに対応する最大バッファサイズと仮定する）。
【００５３】
レート整合がコード名ごと（すなわちセグメントごと）に実行される場合、第１ステージレート整合は、もし含まれるのであれば、コード名ごと（セグメントごと）に実行されるであろうことが好ましい。各コード名（またはセグメント）の環状バッファのサイズは、ＮＣＷに限定される。ここで、ＮＣＷ＜３×Ｋｓｔｒｅａｍであり、３×Ｋｓｔｒｅａｍ＝３×Ｋｉｎｆｏ＋１２は、第１ステージレート整合の前の（セグメント毎の）完全な環状バッファのサイズである。ＮＣＷ＞３×Ｋｓｔｒｅａｍの場合、（セグメント毎の）第１ステージレート整合は透明であることを記す。（全ての転送ブロックからの）全てのコード名のサイズＮＣＷの合計は、ＮＩｒを超えることができない。ここで、ＮＩＲは、全ての転送ブロックのソフトバッファサイズである。ＮＩＲを第１ステージレート整合アルゴリズムへの入力とみなす代わりに、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）におけるコード名あたりの第１ステージレート整合は、ＮＣＷを入力とみなすことができる。
【００５４】
第１ステージレート整合のオプションは以下を含みうる：
１．バッファサイズを、ＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）クラスの設定最大値に限定する。（全ての転送ブロックにおいて、与えられたＴＴＩ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ）の全てのコード名。ＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）クラスは、第３世代移動体通信システムの標準化プロジェクトと第３世代移動体通信システムの標準化プロジェクトのＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）における送受信機容量のセットである。）転送ブロック毎とコード名毎の制限をスケーリングを通じてＮＩＲから決定する。たとえばＮＣＷ＝床関数［ＮＩＲ／Ｃ］である。ここで、Ｃは連結された転送ブロックのターボコード名の数であり、コードブロックセグメンテーションルールによって決定される。コードブロックセグメンテーションルールと同様の方法によって、コード名毎の制限を決定することが可能である。
【００５５】
２．バッファをＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）クラスの設定最大値Ｎ’ＩＲに制限する（転送ブロック毎の制限を設定する）。スケーリングを通じて、この最大値からコード名毎の制限を決定する。
【００５６】
３．バッファをＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）クラスのコード名毎の設定最大値に制限する。
これら３つのオプションと共に、コード名毎の制限は、（個別のセグメントの）仮想環状バッファから全ての列を消去することによって、明示されうる。
【００５７】
リダンダンシバージョンの明示には、選択は以下を含む：
スキーム１．可能なリダンダンシバージョンのサブセットのみを許可する。ＹのリダンダンシバージョンＹ ＲＶが、第１ステージレート整合無しに（すなわち第１レート整合が透明で）明示される場合、第１ステージレート整合が透明でないとき、Ｙ’＜＝Ｙであるときに、Ｙが利用できるリダンダンシバージョンの中からのＹ’のリダンダンシバージョンＹ’ＲＶは保持されうる。たとえばリダンダンシバージョンＲＶ−ｉ，ｉ＝０，１，．．．，Ｙ’―１が使用される場合、ＲＶ−Ｙ’の開始点はＮＣＷ未満である。
【００５８】
スキーム２．Ｙのリダンダンシバージョンのフルセットが、許可された最大環状バッファのサイズ内において利用可能となるように、リダンダンシバージョンを再明示する。リダンダンシバージョンが、挿入されたダミービットと共に環状バッファの列の先頭から開始するように、リダンダンシバージョンを再明示する。リダンダンシバージョンＲＶ ０は、全てのＵＥクラスにとって同じ位置から開始するように、系統的ビットパンクチャリング量は不変である。たとえば（第１ステージレート整合の前に３×Ｎｃの列を含む）ダミーパッド環状バッファＮｃｏｌが、第１ステージレート整合後に保持されている場合、ＹのリダンダンシバージョンＹ ＲＶは、床関数［（Ｎｃｏｌ−２）／Ｙ］×ｉ＋２，ｉ＝０，１，．．．，Ｙ−１の列インデックスの列の先頭から開始しうる。
【００５９】
効果的なハイブリッド自動再送要求動作の転送ブロック毎の単一のリダンダンシバージョンを信号で伝えることが好ましいが、リダンダンシバージョンの開始点はまた、コード名毎の原理に基づいて明示されうる。
【００６０】
［系統的ビットパンクチャリング］
上記で議論したリダンダンシバージョンの明示は、系統的パンクチャリングと呼ばれる性能改善技術を提供すべく、改善されうる。
【００６１】
部分的系統的ターボコードは、系統的ターボコードよりも効率が良くなりうることが、文献では知られている。一つの単純な説明は、系統的ターボコードが部分的系統的ターボコードのサブセットであることである。しかしながら、ＷＣＤＭＡターボ符号化またはＣＤＭＡ２０００ターボ符号化といったワイヤレス標準が存在する場合、系統的ビットパンクチャリングは、レート整合アルゴリズムにおいて使用されない。この主な理由は、効率的な符号化レートが高いときに、リダンダンシバージョンＲＶ０における送信が自己復号可能であることが好ましいからである。
【００６２】
系統的ビットパンクチャリングは、パリティビットの過剰なパンクチャリングを避けるために使用される。さもなければ、パリティビットの過剰なパンクチャリングは、より高い符号化レートにおいて質の悪い最小距離をもたらし、したがって性能を劣化させるおそれがある。
【００６３】
第３世代移動体通信システムのような通信システムにおいて、符号化レートはおそらく、５／６と同じかそれよりも高くなりうる。したがって、そのようなシステムは、系統的ビットのパンクチャリングの小さな比を扱うことができるべきである。そのような部分的系統的コードは、依然として自己復号可能であることを記す。ブロックサイズＫｉｎｆｏのターボコードにおいて、ΔＫ（Ｒ）は、コードレートＲにおいてパンクチャされた系統的ビットの比を意味することとする。
【００６４】
レート整合の設計における一つの課題は、ＫｉｎｆｏとコードレートＲの全ての正当な組み合わせの系統的ビット比ΔＫ（Ｒ）の最適値を発見することである。系統的ビット比ΔＫ（Ｒ）が決定された後に、系統的ビットパンクチャリングを含むべく、環状バッファは再構成されうる。図１０に示すように再構成には多くのオプションがある。系統的ビットパンクチャリングの議論において、シーケンス形式の環状バッファはこの技術を説明すべく使用される。そして、環状バッファは、ダミーパッド環状バッファまたはダミー除去環状バッファでありうる。以下の例において、マザーコードレートは１／３であり、且つビットは常に環状バッファの第１ビットから連続的に開始するように選択されると仮定する。既述したように、Ｋｉｎｆｏは情報ブロックサイズであり、Ｋｓｔｒｅａｍはストリーム長である。
【００６５】
１．図１０のオプション１は、シーケンス形式の通常の環状バッファを記述する。ここでは、全ての系統的ビットがまず送信され、いくつかのパリティビットまたは全てのパリティビットが次に送信される。
【００６６】
２．図１０のオプション２は、通常の環状バッファとして同じビットを含むが、環状バッファは修正される。いくつかの系統的ビット（ＳＡ）は、環状バッファの系統的な部分から選択され、バッファの最後に配置される。したがって、第１送信において、系統的ビットＳＡの系統的ビットは、多くのコードレートにおいてパンクチャされる。単にリダンダンシバージョンＲＶ０の開始時に、環状バッファの最初に関連したオフセットを有する位置に配置することによって、オプション２はまた達成されうる。このオフセットは、必要な系統的ビットパンクチャリング量に基づいて、決定されうる。コードレートＲ＞＝Ｋｉｎｆｏ／（３×Ｌ−ＳＡ）である場合、系統的ビットＳＡは常にパンクチャされる。
【００６７】
３．オプション３は、環状バッファが修正されるオプション２と同じである。しかしながら、環状バッファの系統的部分から選択された系統的ビット（ＳＡ）は、パリティストリームからＸビット後のバッファに配置される。したがって、第１送信において、いくつかの系統的ビットは、多くのコードレートにおいてパンクチャされる。コードレートＲ＞＝Ｋｉｎｆｏ／（ＳＢ＋Ｘ）である場合、ＳＡの系統的ビットは常にパンクチャされる。
【００６８】
ａ．コードレートＫ／（ＳＢ＋Ｘ）＞Ｒ＞Ｋｉｎｆｏ／（ＳＢ＋Ｘ＋ＳＡ）から、ＳＡにおける系統的ビットの各部はパンクチャされる。
ｂ．Ｋｉｎｆｏ／（ＳＢ＋Ｘ＋ＳＡ）＞＝Ｒの場合、全ての系統的ビットが送信される。
【００６９】
４．オプション４は、環状バッファが修正されるオプション３と同じである。しかしながら、環状バッファの系統的部分から選択された系統的ビット（ＳＡ）は、特定領域におけるバッファに分布する。したがって、第１送信において、系統的ビットのいくつかは、多くのコードレートにおいてパンクチャされる。オプション４は、環状バッファの設計においてより柔軟性を可能とし、系統的パンクチャリング比ΔＫ（Ｒ）を最適化する。たとえばＳＡにおける系統的ビットは、領域内に均等に分布されうる；または、系統的ビットは、領域内の系統的ビットの増加中の密度に配置される。または、系統的ビットは、領域内の系統的ビットの減少中の密度に配置される。
【００７０】
上述のオプションの他の変化も存在する。たとえばＳＡにおける系統的ビットは、系統的ストリームＳ’にインターリーブされたサブブロックの先頭ではなく、むしろＳ’の中央またはＳ’の最後に配置されうる。ＳＡにおける系統的ビットはまた、ｘ＞１である系統的ストリームＳ’のｘビット毎の１ビットのように、系統的ストリームＳ’の不連続な場所から選択されうる。
【００７１】
新たな修正が、環状バッファの形成後に実行される追加ステップとして示されたが、このステップは、直接環状バッファの明示に組み合わされうる。
異なるオプションは、異なる複雑さ／性能のトレードオフを有する。系統的ビットパンクチャリングが、ほぼ１／３に近い全てのレート用に固定されると、オプション２は好ましくないかもしれない。ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）にとって、３／４または５／６といった高レートには、５％付近の系統的ビットパンクチャリングが好ましいが、０％の系統的ビットパンクチャリングは２／３または１／２といった低いコードレートにとって好ましいことを、シミュレーションは提案する。したがって、そのような理由によって影響されるように、系統的ビットをバッファの部分に配置することが好ましい。代替的に、系統的ビットパンクチャリングをオフにすべく、低いコードレートにおいてＲＶ７を使用することが提案されている。
【００７２】
議論は、第１送信（つまり前方誤り訂正）のレート整合設計に焦点を合わせているが、ハイブリッド自動再送要求に関連して情報ブロック毎の複数の送信と共に、同じ再構成された環状バッファも使用されうる。再構成された環状バッファの異なるセクションを選択することによって、ハイブリッド自動再送要求の異なるリダンダンシバージョンが取得されうる。ここで、セクションサイズは、現在の物理チャネル送信に必要な長さと等しい。特に、ＹのリダンダンシバージョンＲＶが必要とされる場合、再構成された環状バッファにおいてＹを異なる開始点（Ａ０，Ａ１，．．．，ＡＹ−１）に明示する簡単な方法は、リダンダンシバージョンの一つである。ｉ番目のリダンダンシバージョンＲＶｉでは、ビットは、Ａｉからｍｏｄ（Ａｉ＋Ｎｔｘ，ＮＣＢ）に選択される。ｍｏｄ（Ａ，Ｂ）は、Ａ／Ｂの剰余である。ここで、ｉ＝０，１，．．．，Ｙ−１であり、Ｎｔｘは送信に必要なビット数であり、ＮＣＢは環状バッファ長である。換言すると、Ｎｔｘビットは、位置Ａｉから開始すべく読み込まれ、バッファが最終に到達した場合に、環状バッファの最初に包み込む。与えられた情報ブロックでは、Ｎｔｘは各送信において異なってもよい。
【００７３】
［系統的パンクチャリングによるリダンダンシバージョンの明示］
前述のａと、ダミーパッド環状バッファに基づくリダンダンシバージョンの明示と、前述のｂとを組み合わせると、改善されたレート整合設計は以下の優位性を有する。ここで、Ｎｃ＝３２とマザーコードレート１／３（すなわちターボエンコーダ１０１からの３つのストリーム）を説明のために使用すると：
・リダンダンシバージョンの明示を簡便にすべく、環状バッファにダミービットが含まれる（すなわちダミーパッド環状バッファ）。
【００７４】
・ハイブリッド自動再送要求の再送信用に、各リダンダンシバージョンを開始することが簡単となる。たとえば行列形式の環状バッファにおけるサブブロックインターリーバ列の先頭（つまり、第１行）から開始すべく、リダンダンシバージョンは明示される。より詳細には、
８つのリダンダンシバージョンが明示される必要がある場合は、ｉ番目のリダンダンシバージョンＲＶｉは、シーケンス形式のダミーパッド環状バッファにおける位置Ｎｒ×（Ｎｃ×３／８×ｉ＋σ）＝Ｎｒ×（１２×ｉ＋σ）＝天井関数［Ｋｓｔｒｅａｍ／３２］×１２×ｉ＋σ），ｉ＝０，１，．．．，７から開始する。行列形式では、ＲＶｉは、１２×ｉ＋σ番目の列の先頭から開始する。
【００７５】
４つのリダンダンシバージョンのみが明示される場合は、各リダンダンシバージョンは、２４×ｉ＋σ番目の列（σ＝２）の先頭から開始する。同等に、シーケンス形式において、ＲＶｉは、ビット位置Ｎｒ×（Ｎｃ×３／４×ｉ＋σ）＝Ｎｒ×（２４×ｉ―σ）＝天井関数［Ｋｓｔｒｅａｍ／３２］×（２４×ｉ＋σ），ｉ＝０，１，．．．，３から開始する。
【００７６】
σ＝０の場合（３×Ｎｃの剰余）、ｉ＝０のリダンダンシバージョンＲＶ０は、環状バッファの先頭から開始する。つまり、系統的ビットパンクチャリングはない。３つのストリーム（すなわちマザーコードレート１／３）では、σを０（３×Ｎｃの剰余）よりも大きい値に設定することによって、系統的ビットパンクチャリングはＯＮにされうる。つまり、ＲＶ０のビットを読出す際に、系統的ビットの小さい比を省略する。換言すると、ｉ＝０のリダンダンシバージョンＲＶ０（第１リダンダンシバージョン）は、σ番目の列の先頭から開始すべく明示される。ここで、σはオフセット列数である。このことは、図１１に示される。たとえばＲＶ０は、σ＝２に設定することによって、列＃０の代わりに列＃２から開始すべく明示されうる。σの他の値もまた、考慮されうる。
【００７７】
上記で議論された改善設計は、いくつかの変化を有してもよい。変化のいくつかは以下に従う：
・３２列が提案された設計に使用されているが、他の値、特に８，１６，６４または１２８のような２の乗数がＮｃとして使用されうる。
【００７８】
・設計例では特定の列置換が使用されているが、他の置換もまた、列を置換すべく使用されうる。
・２以上のＮｃがレート整合設計において使用される場合、各Ｎｃは多数のインターリーバサイズ用に使用されうる。
【００７９】
・サブブロックインターリーバは、全てのストリームにおいて同じでなくてもよい。たとえばサブブロックインターリーバは、系統的ストリームとパリティ１のストリームの両方において同じとなりうる。しかし、パリティ２のストリームのサブブロックインターリーバは、異なっていてもよい。
【００８０】
・記述の簡単化のために、リダンダンシバージョンはサブブロックインターリーバの列の先頭から開始すべく明示されているが、リダンダンシバージョンはまた、ダミーパッド環状バッファにおける他の便利な場所から開始すべく明示されうる。たとえば全てのリダンダンシバージョンは、０＜ｒ＜Ｎｒである構成要素のサブブロックインターリーバの同じ行ｒから開始しうる。
【００８１】
［第１ステージレート整合と系統的パンクチャリングでのリダンダンシバージョンの明示］
系統的パンクチャリングと第１ステージレート整合の両方が使用される場合、以下の要求を満たすべく、リダンダンシバージョンの明示は修正される必要がありうる：
・環状バッファにダミービットを含むこと（すなわちダミーパッド環状バッファ）によって、リダンダンシバージョンの明示を簡単にすること。
【００８２】
・ハイブリッド自動再送要求の各リダンダンシバージョン用のアドレス生成開始を簡単にすること。たとえば行列形式の環状バッファにおいて、リダンダンシバージョンは、サブブロックインターリーバの列の先頭（すなわちサブブロックインターリーバの列の第１行）から開始すべく明示されうる。
【００８３】
・第１ステージレート整合の後に、リダンダンシバージョンの開始位置を、環状バッファの制限の範囲内に保持すること。
系統的パンクチャリングと第１ステージレート整合の両方が使用される場合、実施は以下に説明されうる。まず、短縮化された環状バッファを形成すべく、１以上の列を環状バッファから（好ましくは、仮想環状バッファの最終列から）消去することによって、第１ステージレート整合は達成される。つまり、短縮化された環状バッファの始点に関連するオフセットの位置から開始すべく、第１リダンダンシバージョンを明示することによって、系統的ビットはパンクチャされうる。換言すると、系統的サブブロックインターリーバのサブブロックインターリーバに位置する特定のゼロではない列数においてｉ＝０でのリダンダンシバージョンＲＶ０を明示することによって、系統的ビットパンクチャリングは達成されうる。上述のステップはまた、直接組み合わされうることを記す。再び、第１ステージレート整合が、コード名毎（またはセグメント毎）の原理に適用されるべく、考慮されうる。便宜上、短縮された環状バッファはまた、第１ステージレート整合が適用された後に、環状バッファと呼ばれる。この区別は、文脈から明確にされるべきである。
【００８４】
たとえば８つのリダンダンシバージョンが基準として使用される場合（第１ステージレート整合がない場合）、第１ステージレート整合においてリダンダンシバージョンを明示するために、以下のオプションが利用可能である。
【００８５】
・リダンダンシバージョンの明示スキーム１では、８つのリダンダンシバージョンの開始位置は保持されうるが、必ずしも常に使用されるわけではない。環状バッファの範囲（０＜ｊ＜ＮＣＷ−１）に位置する最初のリダンダンシバージョンの開始位置のみが許可されうる。このことはまた、以下の条件を用いて、記述されうる。Ｎｒ×σ＜＝Ｎｒ×（１２×ｉ＋σ）＜ＮＣＷ−１のＲＶ−ｉのみが使用されると、いくつかの場合において８つのＲＶよりもおそらく少ない結果をもたらす。インデックスｉの最後の許可されたリダンダンシバージョンＲＶは、つまり床関数［（（ＮＣＷ−１）／Ｎｒ―σ）／１２］である。
【００８６】
・リダンダンシバージョンの明示スキーム２では、８つのリダンダンシバージョンは依然として（全ての場合において）必要とされる。次に、リダンダンシバージョンの開始位置は、Ｎｒ×（Ｃ×ｉ＋σ），ｉ＝０，１，．．．，７となりうる。ここで、ＣはＮｒ×（Ｃ×ｉ＋σ）＜＝ＮＣＷ−１となる最大整数である。換言すると、Ｃ＝床関数［（（ＮＣＷ−１）／Ｎｒ−σ）／７］である。
【００８７】
上記の議論において、Ｃは２つの隣接したリダンダンシバージョン間の列数を示し、Ｙは明示されたリダンダンシバージョン数である。
リダンダンシバージョンの他の数（たとえば４）が第１ステージレート整合の前に明示される場合に、同様のリダンダンシバージョンの修正が適用されうる。たとえば４つのリダンダンシバージョンが基準として使用される場合（第１ステージレート整合がない場合）、第１ステージレート整合におけるリダンダンシバージョンを明示するために、以下のオプションが利用可能である。
【００８８】
第１ステージレート整合なしに、シーケンス形式のダミーパッド環状バッファにおける位置Ｎｒ×（Ｎｃ×３／４×ｉ＋σ）＝Ｎｒ×（２４×ｉ＋σ），ｉ＝０，１，２，３からＲＶ−ｉは開始する。第１ステージレート整合が使用された後に、環状バッファは位置ｊのビットを含む。ここで、０＜ｊ＜ＮＣＷ−１である。
【００８９】
・リダンダンシバージョンの明示スキーム１では、４つのリダンダンシバージョンの開始位置が保持され、次にＮｒ×２＜＝Ｎｒ×（２４×ｉ＋σ）＜＝ＮＣＷ―１であるＲＶ−ｉが使用されると、いくつかの場合において４つのＲＶよりもおそらく少ない結果をもたらす。
【００９０】
・リダンダンシバージョンの明示スキーム２では、４つのリダンダンシバージョンは依然として必要であり、それからリダンダンシバージョンの開始位置は、Ｎｒ×（Ｃ×ｉ＋２）となりうる。ここで、Ｃは、Ｎｒ×（Ｃ×ｉ＋σ）＜＝ＮＣＷ−１となる、最大整数である。
【００９１】
図１２は、図３の送信機の動作を示すフローチャートである。特に、図１２の論理フローは、リダンダンシバージョンを環状バッファ３０７に割当てるステップと、環状バッファ３０７からのビットの次の送信とを示す。論理回路３０５が、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信するステップ１２０１において論理フローが始まる。これらのビットは、エンコーダ３０１からの出力である。上記で議論したように、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとの全ては、ダミービットを有する。論理回路３０５は、インターリーバ３０９を用いて、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを、個別にブロックインターリーブする（ステップ１２０３）。ステップ１２０５において、論理回路３０５は、パリティビットの第２ブロックと共に、パリティビットの第１ブロックをインターレースし、且つインターリーブされた系統的ビットを、インターレースされたパリティビットの先頭に付け加えることによって、環状バッファ３０７を生成する。ステップ１２０７において、論理回路３０５は次に、環状バッファの特定行のリダンダンシバージョンを明示する。本発明の１実施形態では、特定行は、環状バッファの先頭の行を有する。たとえば８または４のサブブロックインターリーバの列の先頭の行を有する。論理回路３０５は、リダンダンシバージョンと所望ビット数を受信し（ステップ１２０９）、そして送信機に、リダンダンシバージョンのビット位置から開始する所望ビット数を出力する（ステップ１２１１）。
【００９２】
図１３は、図３の送信機の動作を示すフローチャートである。特に、図１３の論理フローは、リダンダンシバージョンを仮想環状バッファに割当てるステップと、仮想環状バッファからのビットの次の送信とを示す。論理回路３０５が、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信するステップ１３０１において論理フローが始まる。上記で議論したように、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとの全ては、ダミービットを有する。論理回路３０５は、インターリーバ３０９を用いて、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを、個別にブロックインターリーブする（ステップ１３０３）。ステップ１３０５において、論理回路３０５は、パリティビットの第２ブロックと共に、パリティビットの第１ブロックをインターレースし、且つインターリーブされた系統的ビットを、インターレースされたパリティビットの先頭に付け加える。ステップ１３０７において、論理回路３０５は次に、データストリームのビット位置に対応するリダンダンシバージョンを明示する。ここで、全ての可能なリダンダンシバージョンは、天井関数［Ｋｓｔｒｅａｍ／３２］×（１３×ｉ＋σ），ｉ＝０，１，．．．，７の位置にあり、ここで、σは、第１リダンダンシバージョンＲＶ（ＲＶ０）の開始位置の列のインデックスを示す。データストリームは、インターリーブされた系統的ビットと、インターリーブされたパリティビットのインターレースされた第１ブロックと、インターリーブされたパリティビットのインターレースされた第２ブロックとを有する。論理回路３０５は、リダンダンシバージョンと、所望ビット数とを受信し（ステップ１３０９）、送信機に、リダンダンシバージョンのビット位置から開始する所望ビット数を出力する（ステップ１３１１）。
【００９３】
発明は、詳細な実施形態を参照して、詳細に示され且つ記述された一方、形式と詳細における様々な変化がここで、本発明の精神と範囲から逸脱することなくなされうることを、当業者は理解するであろう。
【００９４】
一例では、手順が説明されているが、ダミービットはストリームに加えられなくてもよく、後に環状バッファから除去されなくても良い。むしろ、アドレスを適切に生成するような他の方法によっても同じ効果が実現される。
【００９５】
他の例では、環状バッファの特定行（たとえば列の先頭）からリダンダンシバージョンを開始することも、ダミービットが存在しつつ、各ストリームのサブブロックインターリーバの特定行からリダンダンシバージョンを開始することと等価になりうる。環状バッファにおけるリダンダンシバージョンの開始点を明示することは、他の実施にとってより便利になりうる一方で、開始点をサブブロックインターリーバの位置にマッピングすることは、特定の実施にとってはより便利でありうる。
【００９６】
そのような変化は、本発明の請求の範囲になるように意図される。
【技術分野】
【０００１】
本発明は概して通信システムに関し、詳細にはリダンダンシバージョン（Ｒｅｄｕｎｄａｎｃｙ Ｖｅｒｓｉｏｎ）を、通信システム内の環状バッファに割当てる方法および装置に関する。
【背景技術】
【０００２】
通信システムにおいて、エラー制御方法は、チャネルを通して送信中に障害から信号を保護すべく使用される。そのようなエラー制御技術の一部として、コード名が各情報ブロックに生成される。無線通信レートに整合すべく、物理チャネルを通して送信される前に、コード名はレート整合アルゴリズムを介してサイズ変更される。レート整合アルゴリズムは、コード名のパンクチュアリングまたはコード名の反復を介して、チャネルを通して送信される所望ビット数を提供する。レート整合アルゴリズムは、そのアルゴリズムがシステム性能と実施効率に大いに影響するという点で、重要である。
【０００３】
システムが前方誤り訂正（ＦＥＣ）のみを使用する場合、与えられた情報ブロックには単一の送信のみが必要とされ、レート整合アルゴリズムは、コード名の一つのバージョンのみを提供する。システムがハイブリッド自動再送要求（ＨＡＲＱ）処理を使用する場合、与えられた情報ブロックには複数の送信が必要とされる場合があり、レート整合アルゴリズムはコード名の異なるバージョン（たとえばインクリメンタル・リダンダンシハイブリッド自動再送要求）を提供すべく義務づけられうる。ハイブリッド自動再送要求は、単一の送信のみが情報ブロックに使用される場合、前方誤り訂正に退化する。
【０００４】
レート整合アルゴリズムを実行する一つの方法は、システムが直面しうる各情報ブロックサイズとコードレートのパンクチュアリング／回復パターンを定義することである。しかしながら、この方法は柔軟性がない。更に、３ＧＰＰ（第３世代移動体通信システムの標準化プロジェクト）通信システムにおいてのように、システムが数千もの情報ブロックサイズと、数千ものコードレートの組み合わせとを含む場合は、この方法は実用的ではない。
【０００５】
レート整合アルゴリズムを実行する他の方法は、一つずつコード名ビットを通る規則を定義し、且つコード名ビットがパンクチャード（除去）されるべきか否かまたは繰り返されるべきか否かを判定することである。このような方法は、柔軟性の利点があり、３ＧＰＰ（第３世代移動体通信システムの標準化プロジェクト）リリース９９において定義される。しかしながら、そのような方法は、実施効率の悪さに悩まされる。更に、与えられた情報に関連する送信がインクリメント・リダンダンシハイブリッド自動再送要求に重ならない（すなわち直交する）ことを保証する方法がない。つまり、システム性能に弱点がありうる。
【０００６】
代替的に、レート整合アルゴリズムに基づく環状バッファは、実施の複雑さを少なくした良い性能を提供すべく、設計されうる。この方法において、コード名ビットは環状バッファを形成すべく再配置される。Ｎｄｅｓｉｒｅｄコードビットが送信に必要な場合、連続ビットの長さＮｄｅｓｉｒｅｄのブロックは、環状バッファ（環状バッファの最終ビットに到達する場合、最初のビットに包み込まれる）から取り出される。したがって、パンクチュアリングと回復は、単一の方法を用いて達成されうる。環状バッファ技術は、柔軟性、性能、実行の点において、有利である。
【０００７】
ハイブリッド自動再送要求処理において異なるコード名バージョンを実現すべく、リダンダンシバージョン（ＲＶ）のようなパラメータが、レート整合アルゴリズムに基づく環状バッファへの入力として使用されうる。リダンダンシバージョンは、送信のコード名の一部を選択すべく、環状バッファ内の開始点を明示しうる。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
先行技術では、リダンダンシバージョンの正当な開始位置は、再配置後にコード名ビットのシーケンスを含む環状バッファに渡って均一に配置される。この均一な配置は、ハイブリッド自動再送要求の各送信の実施を困難にする。したがって、リダンダンシバージョンを通信システム内の環状バッファに割当てる方法と装置の必要性が存在する。この通信システムは、レート整合アルゴリズムに基づき環状バッファの効率を改善することが期待される。
【課題を解決するための手段】
【０００９】
上述の必要性に取り組むべく、通信システム内の環状バッファにリダンダンシバージョンを割当てる方法と装置が、ここに提供される。動作中、環状バッファが生成される。そこでは、リダンダンシバージョンのみが、構成要素のサブブロックインターリーバの最初（すなわち第１行）から開始すべく、明示される。たとえば８つのリダンダンシバージョンの全てによって、リダンダンシバージョンは、
天井関数［Ｋｓｔｒｅａｍ／３２］×（１２×ｉ＋σ），ｉ＝０，１，．．．，７
で決まる位置に配置される。ここで、σは第１リダンダンシバージョンＲＶ０のサブブロックインターリーブ列のインデックスを示す。天井関数［ｘ］は、実数ｘの天井関数を示す。
【００１０】
上述のようにリダンダンシバージョンの位置を明示すると、ハイブリッド自動再送要求の実施が容易になる。より詳細には、本技術は、メモリレスのリダンダンシバージョンの明示を可能にする。このメモリレスのリダンダンシバージョンの明示は、環状バッファレート整合（ＲＭ）によって入力ブロックサイズの多くを支持するのに有用である。特に、上述のリダンダンシバージョンの配置は、仮想環状バッファを可能にする（すなわち物理環状バッファは、実施されない）。この仮想環状バッファの実施は、所望ビット数が、環状バッファの任意のリダンダンシバージョンから開始するエンコーダ出力ストリームから直接選択されることを可能にする。
【００１１】
本発明は、リダンダンシバージョンを環状バッファに割当てる方法を含む。本方法は、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信するステップを有する。系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとは全て、ダミービットを有する。パリティビットの第１ブロックと、パリティビットの第２ブロックは、独立にインターリーブされたブロックであり、パリティビットの第１ブロックは、パリティビットの第２ブロックにインターレースされることによって、インターレースパリティビットを生成する。インターリーブされた系統的ビットは、インターレースされたパリティビットの先頭に追加されることによって環状バッファを生成し、その結果、リダンダンシバージョン（ＲＶ）は、環状バッファの特定行から開始すべく明示される。リダンダンシバージョン（ＲＶ）と所望ビット数が受信されると、所望ビット数は、リダンダンシバージョンのビット位置において開始する出力となる。
【００１２】
本発明は、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを出力するエンコーダを有する装置を含む。レート整合回路は、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信すべく、且つダミービットを有する環状バッファを生成すべく、提供される。環状バッファの特定行は、リダンダンシバージョンとして使用され、レート整合回路は、環状バッファから特定リダンダンシバージョンにおいて開始する送信機へと出力する。最終的に、送信機回路は、非ダミービットを受信し、且つ非ダミービットを送信すべく提供される。
【００１３】
最終的に、本発明は、各々の長さがＫｓｔｒｅａｍの系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを出力するエンコーダを含む装置を有する。装置は加えて、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信するための、且つ系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとをインターリーブするためのレート整合回路を有する。論理回路は、データストリーム内の位置に対応するリダンダンシバージョンを明示すべく提供される。その位置では、データ出力が開始される。８つのリダンダンシバージョンが使用される際、リダンダンシバージョンは、
天井関数［Ｋｓｔｒｅａｍ／３２］×（１２×ｉ＋σ），ｉ＝０，１，．．．，７
で決まる位置に配置される。ここで、σは第１リダンダンシバージョンＲＶ０のサブブロックインターリーブ列のインデックスを示す。ストリームは、インターリーブされた系統的ビットと、パリティビットのインターリーブされ且つインターレースされた第１ブロック、およびパリティビットのインターリーブされ且つインターレースされた第２ブロックとを有する。最終的に、送信回路は、特定リダンダンシバージョンから開始するため、且つ非ダミービットを送信するため提供される。
【００１４】
以下の図では、部材番号が構成要素を特定する。
【図面の簡単な説明】
【００１５】
【図１】先行技術の送信機のブロック図。
【図２】インターリーブされ且つインターレースされたサブブロック図。
【図３】本発明の送信機のブロック図。
【図４】インターリーブされ且つインターレースされたサブブロック図。
【図５】インターリーブされ且つインターレースされたサブブロック図。
【図６】マトリックス形式で示されるダミー除去環状バッファ。
【図７】ダミービットを有するリダンダンシバージョン環状バッファ。
【図８】仮想環状バッファの使用。
【図９】環状バッファリングとの第１ステージレート整合。
【図１０】系統的ビットパンクチュアリング。
【図１１】環状バッファ内の系統的ビットの小部分のスキッピング。
【図１２】図３の送信機の動作を示すフローチャート。
【図１３】図３の送信機の動作を示すフローチャート。
【発明を実施するための形態】
【００１６】
図１と図２は、レート整合法に基づく環状バッファの機能性を示す。より詳細には、図１は送信機のブロック図であり、図２はインターリーブされ且つインターレースされたサブブロックを示す。送信機１００の動作中に、エンコーダ１０１は、系統的ビットストリームと、少なくとも２つのパリティストリームとを出力する。この詳細な例では、エンコーダ１０１は、第３世代移動体通信システムの標準化において採用されたレート１／３のターボコーダを有する。以下の概念は、他のコードレートのターボコード、低密度パリティチェック（ＬＤＰＣ）コード、畳込コードといった、誤り訂正コードの他の型にも適用されうることを記す。
【００１７】
エンコーダ１０１は、系統的ビットストリームと２つのパリティストリームに対応する、３つのストリームを出力する。ある場合において、系統的ストリームは、たとえば第３世代移動体通信システムの標準化プロジェクトのターボコードに関してのテールビットによって、系統的ではない幾つか（たとえば４つ）のビットを含みうる。（テールビット符号化が使用される際に、テールビットは不在である）。系統的ストリームはまた、ターボ符号化の前に挿入されたフィルタビットを含みうる。簡単のために、系統的ストリームの全てのビットを系統的ビットと呼び、それぞれのパリティストリームの全てのビットを、それぞれパリティ０ビットおよびパリティ１ビットと呼ぶ。
【００１８】
レート整合回路１０２は、エンコーダ１０１からストリーム出力を受信し、各ストリームに個別にインターリーブするサブストリームを実行する。これは図２に示され、そこでは、それぞれ、Ｓ’は系統的ビットストリームであり、Ｐ０’はパリティ０ビットストリームであり、Ｐ１’はパリティ１ビットストリームである。各ストリームは、それ自身のサブブロック再配置（図１、図２には図示せず）とともに、再配置（インターリーブ）されることによって、系統的ストリームＳとＰ０とＰ１とを生成する。単一出力バッファ１０５（環状バッファとも呼ばれる）は、最初に再配置された系統的ビットＳを格納することによって形成され、続いてインターレースされたＰ０およびＰ１部２０１が形成される。
【００１９】
動作の所望のコードレートでは、送信のために選択されるコードビット数Ｎｄｅｓｉｒｅｄが計算され、入力として論理回路１０４に渡される。論理回路１０４は単に、シーケンスから連続的ビットの長さＮｄｅｓｉｒｅｄのブロックを読出し、ある開始点から環状バッファ（環状バッファの最終ビットを超えた場合に最初に包み込まれる）を読出す。したがって、パンクチュアリングと反復は、単一方法を用いて達成されうる。環状バッファリング技術は、（達成されるコードレートにおける）柔軟性と、（ストリームサイズにおける）粒度とにおいて有利である。サブブロックインターリーバが適切に設計された場合、環状バッファレート整合は、動作の所望のコードレートに関わりなく、トレリス符号に渡ってほぼ均一に分布したパリティビットを選択する。
【００２０】
図３は、送信機３００のブロック図である。送信機３００は、エンコーダ３０１とレート整合回路３０３を有する。レート整合回路３０３は更に、論理回路３０５とメモリ３０７を有する。論理回路３０５は好ましくは、マイクロプロセッサ、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、または当業者に知られたその他の装置である。論理回路３０５の、つまり送信機３００の詳細な動作／機能は、ソフトウェア命令とルーチンの一行によって決定される。メモリ３０７は、ランダムアクセスメモリ（ＲＡＭ）と、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、リードオンリメモリ（ＲＯＭ）とのうち少なくとも一つまたは環状バッファとして使用されるそれらと均等な物を有する。エンコーダ３０１は好ましくは、レート１／３第３世代移動体通信システムの標準化プロジェクトのターボコーダであるが、しかしながら、ここで送信機３００を動作させるために記述された技術は、他のコードレート、テールビットまたは非テールビットでターボ符号化を実行するターボコーダ、またはフィルタビット挿入等と共にまたはフィルタビット挿入無しでのテールビッティング、バイナリまたはデュオバイナリターボコーダを含むがそれに限らない他のエンコーダに適用されうる。
【００２１】
動作中に、エンコーダ３０１は、系統的ビットストリームと２つのパリティストリームに対応する、３つのストリームを出力する。論理回路３０５は、エンコーダ３０１から出力されたストリームを受信し、各ストリームに個別にインターリーブするサブブロックを実行する。論理回路３０５はそれから、Ｐ０’とＰ１’とをインターレースする。単一出力バッファ３０７（環状バッファ）は、最初に再配置された系統的ビットＳを格納することによって形成され、次にインターレースされたＰ０とＰ１が形成される。
【００２２】
サブブロック再配置は、任意の交換器（ｐｅｒｍｕｔｅｒ）でありうる。一般には、Ｎｒ行およびＮｃ列の矩形インターリーバ（ブロックインターリーバとも呼ばれる）が、簡便のために使用される。各ストリームのストリームサイズＫｓｔｒｅａｍは、矩形インターリーバのサイズＮｒ×Ｎｃ（すなわちブロックがいっぱい）である場合、動作は直接的である。しかしながら、しばしばストリームサイズは、Ｎｒ×Ｎｃ未満であり、つまりＮｒ×Ｎｃ−Ｋｓｔｒｅａｍであるため、ダミービットがブロックを充填させるのに必要とされる。
【００２３】
環状バッファを形成するこの処理は、図４と図５において、各ストリームに挿入された４つのダミービット４０７とともに図示される。図４を参照すると、ダミービット４０７を加えた系統的ビット４０１は、ブロックインターリーブされることによって、順番の変えられた系統的ビットＳ ４０２を生成する。同様の方法において、（ダミービットを加えた）パリティビットＰ０’およびＰ１’４０３がインターリーブされることによって、パリティビットＰ０およびＰ１４０４を生成する。ダミービットがストリームに追加されることによって、各ストリームは、ブロックインターリーバで満たされる。Ｐ０およびＰ１は、インターレースされることによって、インターレース部である、インターレースされたＰ０およびＰ１部４０５を生成する。行列Ｓ ４０２と行列Ｐ０−１ ４０５は、図５に示すように組み合わされ、バッファ３０７に格納される。バッファ３０７は、列方向から読出され、行列の先頭から開始する。上述の記載において、ダミービットはストリームの後に挿入されるが、いくつかの実施形態では、ダミービットはストリームの前に挿入されてもよい。
【００２４】
送信機３００の動作中に、送信用に選択されるコードビット数Ｎｄｅｓｉｒｅｄが計算され、論理回路３０５に渡される。論理回路３０５は単に、出力バッファ３０７から（出力バッファの最終ビットが超えた場合に最初に包み込まれる）連続的ビットの長さＮｄｅｓｉｒｅｄのブロックを読出し、ある開始点から出力バッファ３０７を読出す。ハイブリッド自動再送要求（ＨＡＲＱ）動作では、パラメータ（リダンダンシバージョン（ＲＶ））が論理回路３０５に提供され、バッファ３０７内の開始点を明示することによって、バッファの異なるセクションが送信用に選択されうる。前方誤り訂正（ＦＥＣ）は、１つの送信のみの場合にハイブリッド自動再送要求に等しいため、前方誤り訂正はまた、リダンダンシバージョン値とともに明示されうる。つまり、論理回路３０５はリダンダンシバージョン値と、送信用に選択されるコードビット数Ｎｄｅｓｉｒｅｄとを受信する。Ｎｄｅｓｉｒｅｄビットは、リダンダンシバージョンによって明示される位置から開始するバッファ３０７から読出される。これらのビットは典型的には、続く変調と送信のための送信機３１１への出力である。
【００２５】
系統的ビットＳの詳細なフォーマットと、インターレースされたＰ０およびＰ１は、説明の目的で上述され、且ついくつかの方法でフォーマットされてもよいことを記すべきである。たとえば環状バッファは、１次元のアレイを用いて表現されているが、数学的目的のために２次元行列形式を使用することはしばしば有用である。
【００２６】
ダミービットが環状バッファに保持される場合、環状バッファは、ダミーパッド環状バッファと呼ばれる。ダミーパッド環状バッファのサイズは、入力ストリームサイズと、挿入されたダミービットの全数との合計に等しい。文脈から明らかになるように、ダミーパッド環状バッファは、図５に示すような行列形式または、図２に図示されるようなシーケンス形式（すなわち１次元アレイまたは１次元データストリーム）でありうる。ダミービットが除去された場合は、ダミー除去環状バッファと呼ばれる。ダミー除去環状バッファのサイズは、入力ストリームサイズの合計に等しい。同様に、ダミー除去環状バッファは、図６のようなどこでダミービットが除去されても不連続性が存在する行列形式、またはシーケンス形式に存在しうる。先行技術のリダンダンシバージョンは、ダミー除去環状バッファに渡ってほぼ均一に分布される。エンコーダ出力ストリーム中の正確なリダンダンシバージョンの開始位置が、各場合に非自明処理を用いて計算される必要があると、ダミー除去環状バッファは、ハイブリッド自動再送要求の各送信を実行することを困難にする。この問題に取り組むために、ダミーパッド環状バッファ３０７は、リダンダンシバージョンの開始位置を明示すべく使用されうる。
【００２７】
以下の文章は、レート整合技術の続く記述において有用でありうる。
・Ｋｉｎｆｏは、情報ブロックサイズ（またはメッセージパケット長）を参照する。
・ＫＦＥＣは、ＦＥＣエンコーダによって支持された入力ブロックサイズを参照する（ＫＦＥＣは、バイナリターボコードのインターリーバサイズに等しく、且つデュオバイナリターボコードのインターリーバサイズの２倍に等しい）。
【００２８】
・Ｋｆｉｌｔｅｒは、ＦＥＣエンコーダ用に支持された入力サイズを取得すべく、情報ブロックに追加されたフィルタビット数を参照する。Ｋｆｉｌｔｅｒ＝ＫＦＥＣ−Ｋｉｎｆｏ．
・Ｋｓｔｒｅａｍ＝Ｋは、ストリーム長として参照し、ストリーム長は、ターボコードにおいて使用されるトレリス終結法に応じるＫＦＥＣよりもわずかに大きな量に等しい。第３世代移動体通信システムの標準化プロジェクトのターボコードでは、３つのストリームがあり、各長さＫｓｔｒｅａｍ＝ＫＦＥＣ＋４は、系統的ビットからなる。それぞれ第１エンコーダと第２エンコーダからのパリティビットと、１２のテールビットとは、３つのストリームに均一に分布する。
【００２９】
・Ｎｒは、環状バッファにおいて使用されるサブブロックインターリーバの行数を参照する。
・Ｎｃは、環状バッファにおいて使用されるサブブロックインターリーバの列数を参照する。
【００３０】
・Ｋｒｅｃｔ＝Ｎｒ×Ｎｃは、環状バッファにおいて使用されるサブブロックインターリーバの次元である。フィルタビットがレート整合アルゴリズムの一部として放棄された場合に、ＫｒｅｃｔはＫＦＥＣ以上の値になるべく選択されうるが、一般に、Ｋｒｅｃｔは、Ｋｓｔｒｅａｍ以上の値になるべく選択される。
【００３１】
［リダンダンシバージョン（ＲＶ）の明示］
説明のために、サブブロックインターリーバが３０列を有し、且つ８つのリダンダンシバージョンが明示される必要がある場合のケースを考えよう。このケースでは、図７のバッファは、均等に８つのリダンダンシバージョンに分割できない９０列を有しうる。エンコーダ出力ストリーム中の各リダンダンシバージョン（ＲＶ）の開始位置を見つけることは困難である（ＲＶ０が常に環状バッファの最初から開始する場合のＲＶ０を除く）。８つの均等に分布したリダンダンシバージョンが必要と仮定すると、ダミービット（すなわちダミー除去環状バッファ）を含まなければ、ｉ番目のリダンダンシバージョンＲＶｉの開始位置は、Ｋｓｔｒｅａｍ×３／８×ｉ、ｉ＝０，１，．．．７である（必要とあれば、ラウンド処理、床関数処理、または天井関数処理を通じて整数値にする）。代替的に、ダミービットがカウントされた場合に（すなわちダミーパッド環状バッファ）、ｉ番目のリダンダンシバージョンＲＶｉの開始位置は、Ｎｒ×Ｎｃ×３／８×ｉ＝Ｎｒ×９０／８×ｉである（必要とあれば、ラウンド処理、床関数処理、または天井関数処理を通じて整数値にする）。各場合において、均一に分布されたリダンダンシバージョンの開始位置が所望されるのであれば、７つのリダンダンシバージョンの開始位置はほぼ常に、Ｎｒ×９０の矩形の中央に位置する。（解は、すべての７つのリダンダンシバージョンの開始位置を、Ｎｒ×３０の先頭の行にし、それによってバッファ中にリダンダンシバージョンのわずかに均一でない分布をもたらすことである。）３０列のサブブロックインターリーバが、第３世代移動体通信システムの標準化プロジェクトのＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）標準に適用される場合は、以下を記す。
【００３２】
・リダンダンシバージョンの開始位置が格納されると、全部で１８８×７の開始点が格納される必要があり、メモリに負担をかける。１８８のＱＰＰインターリーバサイズと、各サイズ用に格納される必要がある７つのリダンダンシバージョンがあることを記す。
【００３３】
・リダンダンシバージョンの開始位置が急に(on the fly)計算された場合、系統的ビット又の矩形内またはパリティ０／パリティ１の矩形内のポイントの行列のインデックスを発見するために、２つの困難な処理がハードウェアにプログラムされる必要がある。たとえばリダンダンシバージョンが系統的ストリーム内のＬ番目のインデックスにおいて開始する場合、２つの処理は：
・列インデックスが０から開始すると仮定し、列インデックス＝床関数［Ｌ／＿Ｎｒ］を導出するための除算。床関数［ｘ］は、実数ｘの床関数を示す。Ｎｃが３０に固定され、且つＮｒがたぶん２の乗数ではない場合、ＮｒはＫｓｔｒｅａｍとともに変化するので、除算はハードウェアにおいて自明ではない。
【００３４】
・列インデックス＝ｍｏｄ（Ｌ，Ｎｃ）＝ｍｏｄ（Ｌ，３０）を導出するための剰余。３０は２の乗数ではないため、剰余処理もまた、ハードウェアにおいて自明ではない。
Ｎｃ＝３０を使用することは、大体において、リダンダンシバージョンの場所を示す困難の原因の一つとなった。代わりに、バッファ３０７の全列数を有することが好ましい。バッファ３０７の全列数は、リダンダンシバージョンの全数の倍数となるべきで、リダンダンシバージョンの全数の倍数は、リダンダンシバージョンを均等に分布すべく支持された（リダンダンシバージョンは依然として不均一に明示されうるが）。たとえばサブブロックインターリーバは、８つのリダンダンシバージョンが明示されるべき場合に、３２列を使用しうる。しばしば、２ｃのリダンダンシバージョンが明示される必要がある。ここで、ｃは整数である。つまり、Ｎｃ＝２ｄを使用することが便利である。ここで、ｄはｃ以上の整数である。更に複雑さを低減するために、且つダミービット量を最小化するために、システムの全てのブロックサイズにおいて同じ値ｄを使用することが望ましい。たとえば定数ｄ＝５（つまり、Ｎｃ＝３２列）が、第３世代移動体通信システムの標準化プロジェクトのＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）の全てのブロックサイズに使用されうる。
【００３５】
加えて、ダミービットが、リダンダンシバージョンの開始位置を明示する前に、つまり、上述の除算と剰余のような複雑な処理をさける前に、廃棄されていない場合、均一に分布したリダンダンシバージョンは、常に構成要素のサブブロックインターリーバの列の最初（すなわち第１行）から開始するように、明示されうる。
【００３６】
列間置換パターン＝｛０，１６，８，２４，４，２０，１２，２８，２，１８，１０，２６，６，２２，１４，３０，１，１７，９，２５，５，２１，１３，２９，３，１９，１１，２７，７，２３，１５，３１｝と共に、Ｎｃ＝３２のサブブロックインターリーバが使用される場合、全てのＫｓｔｒｅａｍに、Ｋｓｔｒｅａｍと共に変化する行数である、Ｎｒ＝天井関数［Ｋｓｔｒｅａｍ／Ｎｃ］＝天井関数［Ｋｓｔｒｅａｍ／３２］と共に、同じ列数が使用される。リダンダンシバージョンは一般に、ほぼ等しいセクションにバッファ３０７を分割する必要があるため、ダミー除去環状バッファが使用される場合、各ストリームサイズのリダンダンシバージョンの明示における不均一性をモデル化するのに、追加の計算費用が必要とされる。
【００３７】
更に明確にするために、リダンダンシバージョン数が８であり、且つサブブロックインターリーバの列数ＮｃがＮｃ＝３２であり、且つ入力ストリームサイズがＫｓｔｒｅａｍであり、且つ長さ３２の列の置換が、ＳとＰ０とＰ１のサブブロックインターリーバに使用されるケースを考慮する。
【００３８】
図６は、明示された８つのリダンダンシバージョンと、ダミー除去環状バッファ（すなわちダミービットを廃棄した後）を示す。いずれでダミービットが廃棄されたとしても、不連続性があることを記す。シーケンス形式のダミー除去環状バッファ（バッファ３０７において使用されうる）は、左の先頭の隅から前方に行列要素の列方向を読むことによって得られる。任意のリダンダンシバージョン値がレート整合ブロックに入力されるハイブリッド自動再送要求動作において、矩形中のリダンダンシバージョン分布における規則性の無さは、困難を引き起こす。リダンダンシバージョンの開始点の行列のインデックスは、ストリームサイズ（およびダミービット数）に基づき起算されなくてはならない。つまり、このことは複雑なハードウェアをもたらす。
【００３９】
環状バッファでハイブリッド自動再送要求動作を簡単にする代替の方法は、次に記述する。この場合、図７に示すようにリダンダンシバージョンが明示された後に、ダミービットは廃棄される。実際、ダミービットは環状バッファ（ダミーパッド環状バッファ）に置かれ、そしてダミーパッド環状バッファのサイズは、８の倍数であるため、任意のストリームサイズＫｓｔｒｅａｍ用に等間隔に配置された８つのリダンダンシバージョンを明示することが可能である。特に、８つのリダンダンシバージョンは、サブブロックインターリーバの先頭から開始するべく明示されうる。一般に、リダンダンシバージョンをサブブロックインターリーバの第１行（すなわち列の先頭）の任意の位置に割当てることは便利である。たとえば８つのリダンダンシバージョンは、図７（Ｎｃ＝３２）における以下の８列２，１４，２６，３８，５０，６２，７４，８６の先頭から開始しうる。シーケンス形式のダミーパッド環状バッファにおける位置に関して記述した場合、リダンダンシバージョンは、
天井関数［Ｋｓｔｒｅａｍ／３２］×（１２×ｉ＋σ），ｉ＝０，１，．．．，７
で決まる位置から開始する。ここで、σは第１のリダンダンシバージョンＲＶ（ＲＶ０）の開始位置の列インデックスを示す。
【００４０】
前のリダンダンシバージョンの開始位置を知ることなく任意のリダンダンシバージョンから所望のコードビットを出力し始めることが簡単であるという意味では、このリダンダンシバージョンの明示は、ダミーパッド環状バッファにとってメモリレスであることを記す。ビットがダミーパッド環状バッファから読出される際に、ダミービットは廃棄される。全部の列数が支持されたリダンダンシバージョンの全数の倍数ではない場合でも、たとえば８つのリダンダンシバージョンであってＮｃ＝３０である場合でも、リダンダンシバージョンは、それでも９０列のうちの任意の８列の先頭から開始すべく明示されうる。
【００４１】
上述の議論において、リダンダンシバージョンの開始位置を明示する簡単な方法として列の先頭が使用されるが、他の便利な位置もまた使用されうる。たとえばリダンダンシバージョンの開始位置は全て、ダミーパッド環状バッファの特定行ｒに位置する。ここで、０＜ｒ＜Ｎｒである。
【００４２】
ダミーパッド環状バッファに渡ってリダンダンシバージョンを明示するための正当化は以下に与えられる。
・各ストリーム（または、サブブロックインターリーバ）の置換は、Ｋｒｅｃｔ＝Ｎｒ×Ｎｃのダミービットを含む矩形アレイとして記述される。
【００４３】
・Ｋｒｅｃｔ＝Ｎｒ×Ｎｃの場合に、各ストリームのビットは、矩形の行方向に書き込まれ、列方向から読出される（列の置換後）。
・Ｋｒｅｃｔ＜Ｎｒ×Ｎｃの場合に、各ストリームのビットは、矩形の行方向に書き込まれ、列方向から読出され、そしてＮｒ×Ｎｃ―Ｋｓｔｒｅａｍダミービットはパッド化され、完全に矩形を満たす。チャネルへの送信前に、ダミービットは消去されるかまたは「取り除かれる」。
【００４４】
・矩形が満たされた場合（ダミービットが使用されるか否かにかかわらず）、各ストリームの置換は、閉じた式を有し、このことは、逆置換を決定することが容易であることを意味することを記すべきである。逆置換を決定するのが容易な場合、したがって、特定リダンダンシバージョンに対応するエンコーダ出力ストリームにおける位置を決定することが容易である。矩形が部分的に満たされた場合（ダミービットが無く、Ｋｓｔｒｅａｍ＜Ｎｒ×Ｎｃ）、各ストリームの置換は閉じた式を有さない。この場合に、逆置換を決定するのは困難であり、したがって、特定リダンダンシバージョンに対応するエンコーダ出力ストリームにおける位置を決定することも困難である。
【００４５】
説明の簡単化のために、上記の議論において、たとえばメモリに環状バッファのビットを格納することによって、環状バッファ３０７（ダミー除去またはダミーパッド）が物理的に形成されたと仮定する。ハードウェア実施には、物理環状バッファ３０７を形成することなく所望出力ビットを直接生成する仮想環状バッファ概念を利用することがより良い。換言すると、レート整合機能性は、中間記憶媒体無しで満たされる。この概念は図８に示される。
【００４６】
全体の物理環状バッファ形成処理を経なければならないことなく物理環状バッファの所望部分を簡単に生成する代数的規則を発見することによって、物理環状バッファを形成する中間ステップは避けられうる。
【００４７】
仮想環状バッファにおいて、レート整合アルゴリズムは、入力パラメータ（リダンダンシバージョン数と入力サイズ）に基づき、アドレスジェネレータを適切開始値に初期化する。それから、入力ストリームのサブブロック置換によって記述されたように、レート整合アルゴリズムは、アドレス生成規則に従うことによって、ビット出力を直接開始する。アドレス生成規則は、ビットが出力されるエンコーダ出力ストリームにおける位置のシーケンスを明示する。
【００４８】
仮想環状バッファは、ダミーパッド環状バッファとダミー除去環状バッファとして、動作されうる。しかしながら、ダミー除去環状バッファが使用される場合、リダンダンシバージョンは、図６に示されるように環状バッファにおける（行列形式における）どこからでも開始しうる。したがって、そのようなシナリオにおいて、リダンダンシバージョンの開始点は、明確に格納される必要がありうる。つまりメモリに負担をかけうる。代替的に、リダンダンシバージョンの開始点は、各場合用に導出されうるが、仮想環状バッファにおけるアドレス初期化は、ハードウェアにおいて実施するには複雑となる。
【００４９】
対照的に、ダミーパッド環状バッファを利用する際に仮想環状バッファを動作させるために、リダンダンシバージョンはサブブロックインターリーバの列の先頭から開始し、したがって、仮想環状バッファ動作におけるアドレス初期化は、より効率的となる。アドレスジェネレータがダミービットを示すときはいつでも、アドレスジェネレータはビットを出力することなく、自動的に前進する。
【００５０】
［第１ステージレート整合とのリダンダンシバージョン］
受信機が限られたソフトバッファサイズを有する際に、第１ステージレート整合技術は必要とされうる。第１ステージレート整合において、送信機は受信機のソフトバッファ容量の知見を有していて、それ故、受信機のソフトバッファ容量に格納されうる量以下のコードビットのみを送信することが許可される。
【００５１】
最大ソフトバッファサイズは、環状バッファによってレート整合に特定の制限を課す。特に、各コードブロックの環状バッファは、図９に示すように更に制限されうる。この場合、環状バッファにおける取り囲みは、環状バッファの終端よりも早い点において発生しうる。
【００５２】
一般に、ターボコーダへの入力（転送ブロックまたは連結された転送ブロック）がターボインターリーバによって支持された最大サイズよりも大きい場合、転送ブロック（ＴＢ）は複数のコードブロックセグメントにセグメント化され、セグメントの各々は個別にターボエンコード化され、且つレート整合される。つまり、パイプライン型動作が可能となる。したがって、転送ブロックの各セグメントは、それ自身の環状バッファ（または仮想環状バッファ）を有しうる（各セグメントに物理環状バッファを生成する必要はないことを記す）。ＮＩＲはハイブリッド自動再送要求処理毎のトータルのソフトバッファサイズであると仮定しよう（あるいは１つの転送ブロックに対応する最大バッファサイズと仮定する）。
【００５３】
レート整合がコード名ごと（すなわちセグメントごと）に実行される場合、第１ステージレート整合は、もし含まれるのであれば、コード名ごと（セグメントごと）に実行されるであろうことが好ましい。各コード名（またはセグメント）の環状バッファのサイズは、ＮＣＷに限定される。ここで、ＮＣＷ＜３×Ｋｓｔｒｅａｍであり、３×Ｋｓｔｒｅａｍ＝３×Ｋｉｎｆｏ＋１２は、第１ステージレート整合の前の（セグメント毎の）完全な環状バッファのサイズである。ＮＣＷ＞３×Ｋｓｔｒｅａｍの場合、（セグメント毎の）第１ステージレート整合は透明であることを記す。（全ての転送ブロックからの）全てのコード名のサイズＮＣＷの合計は、ＮＩｒを超えることができない。ここで、ＮＩＲは、全ての転送ブロックのソフトバッファサイズである。ＮＩＲを第１ステージレート整合アルゴリズムへの入力とみなす代わりに、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）におけるコード名あたりの第１ステージレート整合は、ＮＣＷを入力とみなすことができる。
【００５４】
第１ステージレート整合のオプションは以下を含みうる：
１．バッファサイズを、ＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）クラスの設定最大値に限定する。（全ての転送ブロックにおいて、与えられたＴＴＩ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｔｉｍｅ Ｉｎｔｅｒｖａｌ）の全てのコード名。ＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）クラスは、第３世代移動体通信システムの標準化プロジェクトと第３世代移動体通信システムの標準化プロジェクトのＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）における送受信機容量のセットである。）転送ブロック毎とコード名毎の制限をスケーリングを通じてＮＩＲから決定する。たとえばＮＣＷ＝床関数［ＮＩＲ／Ｃ］である。ここで、Ｃは連結された転送ブロックのターボコード名の数であり、コードブロックセグメンテーションルールによって決定される。コードブロックセグメンテーションルールと同様の方法によって、コード名毎の制限を決定することが可能である。
【００５５】
２．バッファをＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）クラスの設定最大値Ｎ’ＩＲに制限する（転送ブロック毎の制限を設定する）。スケーリングを通じて、この最大値からコード名毎の制限を決定する。
【００５６】
３．バッファをＵＥ（Ｕｓｅｒ Ｅｑｕｉｐｍｅｎｔ）クラスのコード名毎の設定最大値に制限する。
これら３つのオプションと共に、コード名毎の制限は、（個別のセグメントの）仮想環状バッファから全ての列を消去することによって、明示されうる。
【００５７】
リダンダンシバージョンの明示には、選択は以下を含む：
スキーム１．可能なリダンダンシバージョンのサブセットのみを許可する。ＹのリダンダンシバージョンＹ ＲＶが、第１ステージレート整合無しに（すなわち第１レート整合が透明で）明示される場合、第１ステージレート整合が透明でないとき、Ｙ’＜＝Ｙであるときに、Ｙが利用できるリダンダンシバージョンの中からのＹ’のリダンダンシバージョンＹ’ＲＶは保持されうる。たとえばリダンダンシバージョンＲＶ−ｉ，ｉ＝０，１，．．．，Ｙ’―１が使用される場合、ＲＶ−Ｙ’の開始点はＮＣＷ未満である。
【００５８】
スキーム２．Ｙのリダンダンシバージョンのフルセットが、許可された最大環状バッファのサイズ内において利用可能となるように、リダンダンシバージョンを再明示する。リダンダンシバージョンが、挿入されたダミービットと共に環状バッファの列の先頭から開始するように、リダンダンシバージョンを再明示する。リダンダンシバージョンＲＶ ０は、全てのＵＥクラスにとって同じ位置から開始するように、系統的ビットパンクチャリング量は不変である。たとえば（第１ステージレート整合の前に３×Ｎｃの列を含む）ダミーパッド環状バッファＮｃｏｌが、第１ステージレート整合後に保持されている場合、ＹのリダンダンシバージョンＹ ＲＶは、床関数［（Ｎｃｏｌ−２）／Ｙ］×ｉ＋２，ｉ＝０，１，．．．，Ｙ−１の列インデックスの列の先頭から開始しうる。
【００５９】
効果的なハイブリッド自動再送要求動作の転送ブロック毎の単一のリダンダンシバージョンを信号で伝えることが好ましいが、リダンダンシバージョンの開始点はまた、コード名毎の原理に基づいて明示されうる。
【００６０】
［系統的ビットパンクチャリング］
上記で議論したリダンダンシバージョンの明示は、系統的パンクチャリングと呼ばれる性能改善技術を提供すべく、改善されうる。
【００６１】
部分的系統的ターボコードは、系統的ターボコードよりも効率が良くなりうることが、文献では知られている。一つの単純な説明は、系統的ターボコードが部分的系統的ターボコードのサブセットであることである。しかしながら、ＷＣＤＭＡターボ符号化またはＣＤＭＡ２０００ターボ符号化といったワイヤレス標準が存在する場合、系統的ビットパンクチャリングは、レート整合アルゴリズムにおいて使用されない。この主な理由は、効率的な符号化レートが高いときに、リダンダンシバージョンＲＶ０における送信が自己復号可能であることが好ましいからである。
【００６２】
系統的ビットパンクチャリングは、パリティビットの過剰なパンクチャリングを避けるために使用される。さもなければ、パリティビットの過剰なパンクチャリングは、より高い符号化レートにおいて質の悪い最小距離をもたらし、したがって性能を劣化させるおそれがある。
【００６３】
第３世代移動体通信システムのような通信システムにおいて、符号化レートはおそらく、５／６と同じかそれよりも高くなりうる。したがって、そのようなシステムは、系統的ビットのパンクチャリングの小さな比を扱うことができるべきである。そのような部分的系統的コードは、依然として自己復号可能であることを記す。ブロックサイズＫｉｎｆｏのターボコードにおいて、ΔＫ（Ｒ）は、コードレートＲにおいてパンクチャされた系統的ビットの比を意味することとする。
【００６４】
レート整合の設計における一つの課題は、ＫｉｎｆｏとコードレートＲの全ての正当な組み合わせの系統的ビット比ΔＫ（Ｒ）の最適値を発見することである。系統的ビット比ΔＫ（Ｒ）が決定された後に、系統的ビットパンクチャリングを含むべく、環状バッファは再構成されうる。図１０に示すように再構成には多くのオプションがある。系統的ビットパンクチャリングの議論において、シーケンス形式の環状バッファはこの技術を説明すべく使用される。そして、環状バッファは、ダミーパッド環状バッファまたはダミー除去環状バッファでありうる。以下の例において、マザーコードレートは１／３であり、且つビットは常に環状バッファの第１ビットから連続的に開始するように選択されると仮定する。既述したように、Ｋｉｎｆｏは情報ブロックサイズであり、Ｋｓｔｒｅａｍはストリーム長である。
【００６５】
１．図１０のオプション１は、シーケンス形式の通常の環状バッファを記述する。ここでは、全ての系統的ビットがまず送信され、いくつかのパリティビットまたは全てのパリティビットが次に送信される。
【００６６】
２．図１０のオプション２は、通常の環状バッファとして同じビットを含むが、環状バッファは修正される。いくつかの系統的ビット（ＳＡ）は、環状バッファの系統的な部分から選択され、バッファの最後に配置される。したがって、第１送信において、系統的ビットＳＡの系統的ビットは、多くのコードレートにおいてパンクチャされる。単にリダンダンシバージョンＲＶ０の開始時に、環状バッファの最初に関連したオフセットを有する位置に配置することによって、オプション２はまた達成されうる。このオフセットは、必要な系統的ビットパンクチャリング量に基づいて、決定されうる。コードレートＲ＞＝Ｋｉｎｆｏ／（３×Ｌ−ＳＡ）である場合、系統的ビットＳＡは常にパンクチャされる。
【００６７】
３．オプション３は、環状バッファが修正されるオプション２と同じである。しかしながら、環状バッファの系統的部分から選択された系統的ビット（ＳＡ）は、パリティストリームからＸビット後のバッファに配置される。したがって、第１送信において、いくつかの系統的ビットは、多くのコードレートにおいてパンクチャされる。コードレートＲ＞＝Ｋｉｎｆｏ／（ＳＢ＋Ｘ）である場合、ＳＡの系統的ビットは常にパンクチャされる。
【００６８】
ａ．コードレートＫ／（ＳＢ＋Ｘ）＞Ｒ＞Ｋｉｎｆｏ／（ＳＢ＋Ｘ＋ＳＡ）から、ＳＡにおける系統的ビットの各部はパンクチャされる。
ｂ．Ｋｉｎｆｏ／（ＳＢ＋Ｘ＋ＳＡ）＞＝Ｒの場合、全ての系統的ビットが送信される。
【００６９】
４．オプション４は、環状バッファが修正されるオプション３と同じである。しかしながら、環状バッファの系統的部分から選択された系統的ビット（ＳＡ）は、特定領域におけるバッファに分布する。したがって、第１送信において、系統的ビットのいくつかは、多くのコードレートにおいてパンクチャされる。オプション４は、環状バッファの設計においてより柔軟性を可能とし、系統的パンクチャリング比ΔＫ（Ｒ）を最適化する。たとえばＳＡにおける系統的ビットは、領域内に均等に分布されうる；または、系統的ビットは、領域内の系統的ビットの増加中の密度に配置される。または、系統的ビットは、領域内の系統的ビットの減少中の密度に配置される。
【００７０】
上述のオプションの他の変化も存在する。たとえばＳＡにおける系統的ビットは、系統的ストリームＳ’にインターリーブされたサブブロックの先頭ではなく、むしろＳ’の中央またはＳ’の最後に配置されうる。ＳＡにおける系統的ビットはまた、ｘ＞１である系統的ストリームＳ’のｘビット毎の１ビットのように、系統的ストリームＳ’の不連続な場所から選択されうる。
【００７１】
新たな修正が、環状バッファの形成後に実行される追加ステップとして示されたが、このステップは、直接環状バッファの明示に組み合わされうる。
異なるオプションは、異なる複雑さ／性能のトレードオフを有する。系統的ビットパンクチャリングが、ほぼ１／３に近い全てのレート用に固定されると、オプション２は好ましくないかもしれない。ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）にとって、３／４または５／６といった高レートには、５％付近の系統的ビットパンクチャリングが好ましいが、０％の系統的ビットパンクチャリングは２／３または１／２といった低いコードレートにとって好ましいことを、シミュレーションは提案する。したがって、そのような理由によって影響されるように、系統的ビットをバッファの部分に配置することが好ましい。代替的に、系統的ビットパンクチャリングをオフにすべく、低いコードレートにおいてＲＶ７を使用することが提案されている。
【００７２】
議論は、第１送信（つまり前方誤り訂正）のレート整合設計に焦点を合わせているが、ハイブリッド自動再送要求に関連して情報ブロック毎の複数の送信と共に、同じ再構成された環状バッファも使用されうる。再構成された環状バッファの異なるセクションを選択することによって、ハイブリッド自動再送要求の異なるリダンダンシバージョンが取得されうる。ここで、セクションサイズは、現在の物理チャネル送信に必要な長さと等しい。特に、ＹのリダンダンシバージョンＲＶが必要とされる場合、再構成された環状バッファにおいてＹを異なる開始点（Ａ０，Ａ１，．．．，ＡＹ−１）に明示する簡単な方法は、リダンダンシバージョンの一つである。ｉ番目のリダンダンシバージョンＲＶｉでは、ビットは、Ａｉからｍｏｄ（Ａｉ＋Ｎｔｘ，ＮＣＢ）に選択される。ｍｏｄ（Ａ，Ｂ）は、Ａ／Ｂの剰余である。ここで、ｉ＝０，１，．．．，Ｙ−１であり、Ｎｔｘは送信に必要なビット数であり、ＮＣＢは環状バッファ長である。換言すると、Ｎｔｘビットは、位置Ａｉから開始すべく読み込まれ、バッファが最終に到達した場合に、環状バッファの最初に包み込む。与えられた情報ブロックでは、Ｎｔｘは各送信において異なってもよい。
【００７３】
［系統的パンクチャリングによるリダンダンシバージョンの明示］
前述のａと、ダミーパッド環状バッファに基づくリダンダンシバージョンの明示と、前述のｂとを組み合わせると、改善されたレート整合設計は以下の優位性を有する。ここで、Ｎｃ＝３２とマザーコードレート１／３（すなわちターボエンコーダ１０１からの３つのストリーム）を説明のために使用すると：
・リダンダンシバージョンの明示を簡便にすべく、環状バッファにダミービットが含まれる（すなわちダミーパッド環状バッファ）。
【００７４】
・ハイブリッド自動再送要求の再送信用に、各リダンダンシバージョンを開始することが簡単となる。たとえば行列形式の環状バッファにおけるサブブロックインターリーバ列の先頭（つまり、第１行）から開始すべく、リダンダンシバージョンは明示される。より詳細には、
８つのリダンダンシバージョンが明示される必要がある場合は、ｉ番目のリダンダンシバージョンＲＶｉは、シーケンス形式のダミーパッド環状バッファにおける位置Ｎｒ×（Ｎｃ×３／８×ｉ＋σ）＝Ｎｒ×（１２×ｉ＋σ）＝天井関数［Ｋｓｔｒｅａｍ／３２］×１２×ｉ＋σ），ｉ＝０，１，．．．，７から開始する。行列形式では、ＲＶｉは、１２×ｉ＋σ番目の列の先頭から開始する。
【００７５】
４つのリダンダンシバージョンのみが明示される場合は、各リダンダンシバージョンは、２４×ｉ＋σ番目の列（σ＝２）の先頭から開始する。同等に、シーケンス形式において、ＲＶｉは、ビット位置Ｎｒ×（Ｎｃ×３／４×ｉ＋σ）＝Ｎｒ×（２４×ｉ―σ）＝天井関数［Ｋｓｔｒｅａｍ／３２］×（２４×ｉ＋σ），ｉ＝０，１，．．．，３から開始する。
【００７６】
σ＝０の場合（３×Ｎｃの剰余）、ｉ＝０のリダンダンシバージョンＲＶ０は、環状バッファの先頭から開始する。つまり、系統的ビットパンクチャリングはない。３つのストリーム（すなわちマザーコードレート１／３）では、σを０（３×Ｎｃの剰余）よりも大きい値に設定することによって、系統的ビットパンクチャリングはＯＮにされうる。つまり、ＲＶ０のビットを読出す際に、系統的ビットの小さい比を省略する。換言すると、ｉ＝０のリダンダンシバージョンＲＶ０（第１リダンダンシバージョン）は、σ番目の列の先頭から開始すべく明示される。ここで、σはオフセット列数である。このことは、図１１に示される。たとえばＲＶ０は、σ＝２に設定することによって、列＃０の代わりに列＃２から開始すべく明示されうる。σの他の値もまた、考慮されうる。
【００７７】
上記で議論された改善設計は、いくつかの変化を有してもよい。変化のいくつかは以下に従う：
・３２列が提案された設計に使用されているが、他の値、特に８，１６，６４または１２８のような２の乗数がＮｃとして使用されうる。
【００７８】
・設計例では特定の列置換が使用されているが、他の置換もまた、列を置換すべく使用されうる。
・２以上のＮｃがレート整合設計において使用される場合、各Ｎｃは多数のインターリーバサイズ用に使用されうる。
【００７９】
・サブブロックインターリーバは、全てのストリームにおいて同じでなくてもよい。たとえばサブブロックインターリーバは、系統的ストリームとパリティ１のストリームの両方において同じとなりうる。しかし、パリティ２のストリームのサブブロックインターリーバは、異なっていてもよい。
【００８０】
・記述の簡単化のために、リダンダンシバージョンはサブブロックインターリーバの列の先頭から開始すべく明示されているが、リダンダンシバージョンはまた、ダミーパッド環状バッファにおける他の便利な場所から開始すべく明示されうる。たとえば全てのリダンダンシバージョンは、０＜ｒ＜Ｎｒである構成要素のサブブロックインターリーバの同じ行ｒから開始しうる。
【００８１】
［第１ステージレート整合と系統的パンクチャリングでのリダンダンシバージョンの明示］
系統的パンクチャリングと第１ステージレート整合の両方が使用される場合、以下の要求を満たすべく、リダンダンシバージョンの明示は修正される必要がありうる：
・環状バッファにダミービットを含むこと（すなわちダミーパッド環状バッファ）によって、リダンダンシバージョンの明示を簡単にすること。
【００８２】
・ハイブリッド自動再送要求の各リダンダンシバージョン用のアドレス生成開始を簡単にすること。たとえば行列形式の環状バッファにおいて、リダンダンシバージョンは、サブブロックインターリーバの列の先頭（すなわちサブブロックインターリーバの列の第１行）から開始すべく明示されうる。
【００８３】
・第１ステージレート整合の後に、リダンダンシバージョンの開始位置を、環状バッファの制限の範囲内に保持すること。
系統的パンクチャリングと第１ステージレート整合の両方が使用される場合、実施は以下に説明されうる。まず、短縮化された環状バッファを形成すべく、１以上の列を環状バッファから（好ましくは、仮想環状バッファの最終列から）消去することによって、第１ステージレート整合は達成される。つまり、短縮化された環状バッファの始点に関連するオフセットの位置から開始すべく、第１リダンダンシバージョンを明示することによって、系統的ビットはパンクチャされうる。換言すると、系統的サブブロックインターリーバのサブブロックインターリーバに位置する特定のゼロではない列数においてｉ＝０でのリダンダンシバージョンＲＶ０を明示することによって、系統的ビットパンクチャリングは達成されうる。上述のステップはまた、直接組み合わされうることを記す。再び、第１ステージレート整合が、コード名毎（またはセグメント毎）の原理に適用されるべく、考慮されうる。便宜上、短縮された環状バッファはまた、第１ステージレート整合が適用された後に、環状バッファと呼ばれる。この区別は、文脈から明確にされるべきである。
【００８４】
たとえば８つのリダンダンシバージョンが基準として使用される場合（第１ステージレート整合がない場合）、第１ステージレート整合においてリダンダンシバージョンを明示するために、以下のオプションが利用可能である。
【００８５】
・リダンダンシバージョンの明示スキーム１では、８つのリダンダンシバージョンの開始位置は保持されうるが、必ずしも常に使用されるわけではない。環状バッファの範囲（０＜ｊ＜ＮＣＷ−１）に位置する最初のリダンダンシバージョンの開始位置のみが許可されうる。このことはまた、以下の条件を用いて、記述されうる。Ｎｒ×σ＜＝Ｎｒ×（１２×ｉ＋σ）＜ＮＣＷ−１のＲＶ−ｉのみが使用されると、いくつかの場合において８つのＲＶよりもおそらく少ない結果をもたらす。インデックスｉの最後の許可されたリダンダンシバージョンＲＶは、つまり床関数［（（ＮＣＷ−１）／Ｎｒ―σ）／１２］である。
【００８６】
・リダンダンシバージョンの明示スキーム２では、８つのリダンダンシバージョンは依然として（全ての場合において）必要とされる。次に、リダンダンシバージョンの開始位置は、Ｎｒ×（Ｃ×ｉ＋σ），ｉ＝０，１，．．．，７となりうる。ここで、ＣはＮｒ×（Ｃ×ｉ＋σ）＜＝ＮＣＷ−１となる最大整数である。換言すると、Ｃ＝床関数［（（ＮＣＷ−１）／Ｎｒ−σ）／７］である。
【００８７】
上記の議論において、Ｃは２つの隣接したリダンダンシバージョン間の列数を示し、Ｙは明示されたリダンダンシバージョン数である。
リダンダンシバージョンの他の数（たとえば４）が第１ステージレート整合の前に明示される場合に、同様のリダンダンシバージョンの修正が適用されうる。たとえば４つのリダンダンシバージョンが基準として使用される場合（第１ステージレート整合がない場合）、第１ステージレート整合におけるリダンダンシバージョンを明示するために、以下のオプションが利用可能である。
【００８８】
第１ステージレート整合なしに、シーケンス形式のダミーパッド環状バッファにおける位置Ｎｒ×（Ｎｃ×３／４×ｉ＋σ）＝Ｎｒ×（２４×ｉ＋σ），ｉ＝０，１，２，３からＲＶ−ｉは開始する。第１ステージレート整合が使用された後に、環状バッファは位置ｊのビットを含む。ここで、０＜ｊ＜ＮＣＷ−１である。
【００８９】
・リダンダンシバージョンの明示スキーム１では、４つのリダンダンシバージョンの開始位置が保持され、次にＮｒ×２＜＝Ｎｒ×（２４×ｉ＋σ）＜＝ＮＣＷ―１であるＲＶ−ｉが使用されると、いくつかの場合において４つのＲＶよりもおそらく少ない結果をもたらす。
【００９０】
・リダンダンシバージョンの明示スキーム２では、４つのリダンダンシバージョンは依然として必要であり、それからリダンダンシバージョンの開始位置は、Ｎｒ×（Ｃ×ｉ＋２）となりうる。ここで、Ｃは、Ｎｒ×（Ｃ×ｉ＋σ）＜＝ＮＣＷ−１となる、最大整数である。
【００９１】
図１２は、図３の送信機の動作を示すフローチャートである。特に、図１２の論理フローは、リダンダンシバージョンを環状バッファ３０７に割当てるステップと、環状バッファ３０７からのビットの次の送信とを示す。論理回路３０５が、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信するステップ１２０１において論理フローが始まる。これらのビットは、エンコーダ３０１からの出力である。上記で議論したように、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとの全ては、ダミービットを有する。論理回路３０５は、インターリーバ３０９を用いて、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを、個別にブロックインターリーブする（ステップ１２０３）。ステップ１２０５において、論理回路３０５は、パリティビットの第２ブロックと共に、パリティビットの第１ブロックをインターレースし、且つインターリーブされた系統的ビットを、インターレースされたパリティビットの先頭に付け加えることによって、環状バッファ３０７を生成する。ステップ１２０７において、論理回路３０５は次に、環状バッファの特定行のリダンダンシバージョンを明示する。本発明の１実施形態では、特定行は、環状バッファの先頭の行を有する。たとえば８または４のサブブロックインターリーバの列の先頭の行を有する。論理回路３０５は、リダンダンシバージョンと所望ビット数を受信し（ステップ１２０９）、そして送信機に、リダンダンシバージョンのビット位置から開始する所望ビット数を出力する（ステップ１２１１）。
【００９２】
図１３は、図３の送信機の動作を示すフローチャートである。特に、図１３の論理フローは、リダンダンシバージョンを仮想環状バッファに割当てるステップと、仮想環状バッファからのビットの次の送信とを示す。論理回路３０５が、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信するステップ１３０１において論理フローが始まる。上記で議論したように、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとの全ては、ダミービットを有する。論理回路３０５は、インターリーバ３０９を用いて、系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを、個別にブロックインターリーブする（ステップ１３０３）。ステップ１３０５において、論理回路３０５は、パリティビットの第２ブロックと共に、パリティビットの第１ブロックをインターレースし、且つインターリーブされた系統的ビットを、インターレースされたパリティビットの先頭に付け加える。ステップ１３０７において、論理回路３０５は次に、データストリームのビット位置に対応するリダンダンシバージョンを明示する。ここで、全ての可能なリダンダンシバージョンは、天井関数［Ｋｓｔｒｅａｍ／３２］×（１３×ｉ＋σ），ｉ＝０，１，．．．，７の位置にあり、ここで、σは、第１リダンダンシバージョンＲＶ（ＲＶ０）の開始位置の列のインデックスを示す。データストリームは、インターリーブされた系統的ビットと、インターリーブされたパリティビットのインターレースされた第１ブロックと、インターリーブされたパリティビットのインターレースされた第２ブロックとを有する。論理回路３０５は、リダンダンシバージョンと、所望ビット数とを受信し（ステップ１３０９）、送信機に、リダンダンシバージョンのビット位置から開始する所望ビット数を出力する（ステップ１３１１）。
【００９３】
発明は、詳細な実施形態を参照して、詳細に示され且つ記述された一方、形式と詳細における様々な変化がここで、本発明の精神と範囲から逸脱することなくなされうることを、当業者は理解するであろう。
【００９４】
一例では、手順が説明されているが、ダミービットはストリームに加えられなくてもよく、後に環状バッファから除去されなくても良い。むしろ、アドレスを適切に生成するような他の方法によっても同じ効果が実現される。
【００９５】
他の例では、環状バッファの特定行（たとえば列の先頭）からリダンダンシバージョンを開始することも、ダミービットが存在しつつ、各ストリームのサブブロックインターリーバの特定行からリダンダンシバージョンを開始することと等価になりうる。環状バッファにおけるリダンダンシバージョンの開始点を明示することは、他の実施にとってより便利になりうる一方で、開始点をサブブロックインターリーバの位置にマッピングすることは、特定の実施にとってはより便利でありうる。
【００９６】
そのような変化は、本発明の請求の範囲になるように意図される。
【特許請求の範囲】
【請求項１】
環状バッファにリダンダンシバージョンを割当てる割当方法であって、前記割当方法は：
系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信する第１受信ステップであって、前記系統的ビット、前記第１ブロック、および前記第２ブロックがそれぞれダミービットを有することと；
前記系統的ビット、前記第１ブロック、および前記第２ブロックを個別にブロックインターリーブするインターリーブステップと；
前記第１ブロックと前記第２ブロックをインターレースすることによって、インターレースしたパリティビットを生成するインターレースステップと；
インターリーブした前記系統的ビットを、インターレースした前記パリティビットの先頭に加えることによって、環状バッファを生成する環状バッファ生成ステップと；
前記環状バッファの特定行から開始するためのリダンダンシバージョンを明示する行明示ステップと；
前記リダンダンシバージョンと所望ビット数を受信する第２受信ステップと；
前記リダンダンシバージョンのビット位置から開始する前記所望ビット数を出力する出力ステップと
を備えることを特徴とする、割当方法。
【請求項２】
前記行明示ステップは、前記環状バッファの列の先頭から開始するリダンダンシバージョンを明示する列明示ステップを有する、請求項１記載の割当方法。
【請求項３】
前記列明示ステップは、前記環状バッファの８つの列の先頭から開始するリダンダンシバージョンを明示する８列明示ステップを有する、請求項２記載の割当方法。
【請求項４】
前記列明示ステップは、前記環状バッファの４つの列から開始するリダンダンシバージョンを明示する４列明示ステップを有する、請求項２記載の割当方法。
【請求項５】
前記割当方法は更に、前記環状バッファの先頭に関連するオフセットの位置から開始する第１リダンダンシバージョンを明示することによって、系統的ビットをパンクチャするステップを有する、請求項１記載の割当方法。
【請求項６】
前記割当方法は更に、σ番目の列の先頭から開始する第１リダンダンシバージョンを明示するステップを有し、前記σはオフセット列の数である、請求項５記載の割当方法。
【請求項７】
前記割当方法は更に、前記環状バッファから１以上の列を消去することによって短縮された短縮環状バッファを生成するステップを有する、請求項１記載の割当方法。
【請求項８】
前記割当方法は更に、前記短縮環状バッファの列の先頭から開始するリダンダンシバージョンを明示するステップを有する、請求項７記載の割当方法。
【請求項９】
前記割当方法は更に、前記短縮環状バッファの先頭に関連するオフセットの位置から開始する第１リダンダンシバージョンを明示することによって、前記系統的ビットをパンクチャするステップを有する、請求項８記載の割当方法。
【請求項１０】
エンコーダ、レート整合回路、および送信回路を有する装置であって、
前記エンコーダは系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを出力し、
前記レート整合回路は、前記前記系統的ビット、前記第１ブロック、および前記第２ブロックを受信し、ダミービットを有する環状バッファを生成し、前記環状バッファの特定行はリダンダンシバージョンの開始点を有し、前記レート整合回路は、前記環状バッファの非ダミービットを、特定リダンダンシバージョンから開始する送信機に出力し、
前記送信回路は、前記非ダミービットを受信して前記非ダミービットを送信することを特徴とする、装置。
【請求項１１】
前記特定行は、前記環状バッファの先頭列を有する、請求項１０記載の装置。
【請求項１２】
前記環状バッファの８つの列の先頭は、リダンダンシバージョンの開始位置として明示される、請求項１０記載の装置。
【請求項１３】
前記環状バッファの４つの列の先頭は、リダンダンシバージョンの開始位置として明示される、請求項１０記載の装置。
【請求項１４】
前記環状バッファは、
インターリーブされた前記系統的ビットと；
インターリーブされ且つインターレースされた前記第１ブロックと；
インターリーブされ且つインターレースされた前記第２ブロックと
を有する、請求項１０記載の装置。
【請求項１５】
前記レート整合回路は、前記環状バッファの先頭に関連するオフセットの位置から開始する第１リダンダンシバージョンを明示することによって、前記系統的ビットをパンクチャする、請求項１４記載の装置。
【請求項１６】
前記レート整合回路は、σ番目の列の先頭から第１リダンダンシバージョンを開始し、前記σはオフセット列の数である、請求項１５記載の装置。
【請求項１７】
前記レート整合回路は、前記環状バッファから１以上の列を消去することによって、短縮された短縮環状バッファを生成する、請求項１０記載の装置。
【請求項１８】
前記レート整合回路は、前記短縮環状バッファの列の先頭から開始するリダンダンシバージョンを明示する、請求項１７記載の装置。
【請求項１９】
前記レート整合回路は、前記短縮環状バッファの先頭に関連するオフセットの位置から開始する第１リダンダンシバージョンを明示することによって、前記系統的ビットをパンクチャする、請求項１８記載の装置。
【請求項２０】
エンコーダ、レート整合回路、論理回路、および送信回路を有する装置であって、
前記エンコーダは系統的ビット、パリティビットの第１ブロック、およびパリティビットの第２ブロックを出力し、前記パリティビットの各々の長さはＫｓｔｒｅａｍであり、
前記レート整合回路は前記系統的ビット、前記第１ブロック、および前記第２ブロックを受信し、前記レート整合回路は前記系統的ビット、前記第１ブロック、および前記第２ブロックを個別にインターリーブし、
前記論理回路は、データ出力を開始するデータストリーム内のビット位置に対応するリダンダンシバージョンを明示し、前記リダンダンシバージョンは天井関数［Ｋｓｔｒｅａｍ］×（Ｃ×ｉーσ）である位置から開始し、ここでｉ＝０，１，．．．，Ｙ−１であり、天井関数［Ｋ］はＫの天井関数を表し、Ｃは２つの互いに隣接したリダンダンシバージョン間の列数を示し、Ｙは明示されたリダンダンシバージョンの数であり、σは第１リダンダンシバージョンの開始位置の列インデックスを示し、
前記データストリームは、インターリーブされた前記系統的ビットと、インターリーブされ且つインターレースされた前記第１ブロックと、インターリーブされ且つインターレースされた前記第２ブロックと、ダミービットとを有し、
前記送信回路は、特定リダンダンシバージョンから開始する非ダミービットを受信し、且つ前記非ダミービットを送信することを特徴とする、装置。
【請求項１】
環状バッファにリダンダンシバージョンを割当てる割当方法であって、前記割当方法は：
系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを受信する第１受信ステップであって、前記系統的ビット、前記第１ブロック、および前記第２ブロックがそれぞれダミービットを有することと；
前記系統的ビット、前記第１ブロック、および前記第２ブロックを個別にブロックインターリーブするインターリーブステップと；
前記第１ブロックと前記第２ブロックをインターレースすることによって、インターレースしたパリティビットを生成するインターレースステップと；
インターリーブした前記系統的ビットを、インターレースした前記パリティビットの先頭に加えることによって、環状バッファを生成する環状バッファ生成ステップと；
前記環状バッファの特定行から開始するためのリダンダンシバージョンを明示する行明示ステップと；
前記リダンダンシバージョンと所望ビット数を受信する第２受信ステップと；
前記リダンダンシバージョンのビット位置から開始する前記所望ビット数を出力する出力ステップと
を備えることを特徴とする、割当方法。
【請求項２】
前記行明示ステップは、前記環状バッファの列の先頭から開始するリダンダンシバージョンを明示する列明示ステップを有する、請求項１記載の割当方法。
【請求項３】
前記列明示ステップは、前記環状バッファの８つの列の先頭から開始するリダンダンシバージョンを明示する８列明示ステップを有する、請求項２記載の割当方法。
【請求項４】
前記列明示ステップは、前記環状バッファの４つの列から開始するリダンダンシバージョンを明示する４列明示ステップを有する、請求項２記載の割当方法。
【請求項５】
前記割当方法は更に、前記環状バッファの先頭に関連するオフセットの位置から開始する第１リダンダンシバージョンを明示することによって、系統的ビットをパンクチャするステップを有する、請求項１記載の割当方法。
【請求項６】
前記割当方法は更に、σ番目の列の先頭から開始する第１リダンダンシバージョンを明示するステップを有し、前記σはオフセット列の数である、請求項５記載の割当方法。
【請求項７】
前記割当方法は更に、前記環状バッファから１以上の列を消去することによって短縮された短縮環状バッファを生成するステップを有する、請求項１記載の割当方法。
【請求項８】
前記割当方法は更に、前記短縮環状バッファの列の先頭から開始するリダンダンシバージョンを明示するステップを有する、請求項７記載の割当方法。
【請求項９】
前記割当方法は更に、前記短縮環状バッファの先頭に関連するオフセットの位置から開始する第１リダンダンシバージョンを明示することによって、前記系統的ビットをパンクチャするステップを有する、請求項８記載の割当方法。
【請求項１０】
エンコーダ、レート整合回路、および送信回路を有する装置であって、
前記エンコーダは系統的ビットと、パリティビットの第１ブロックと、パリティビットの第２ブロックとを出力し、
前記レート整合回路は、前記前記系統的ビット、前記第１ブロック、および前記第２ブロックを受信し、ダミービットを有する環状バッファを生成し、前記環状バッファの特定行はリダンダンシバージョンの開始点を有し、前記レート整合回路は、前記環状バッファの非ダミービットを、特定リダンダンシバージョンから開始する送信機に出力し、
前記送信回路は、前記非ダミービットを受信して前記非ダミービットを送信することを特徴とする、装置。
【請求項１１】
前記特定行は、前記環状バッファの先頭列を有する、請求項１０記載の装置。
【請求項１２】
前記環状バッファの８つの列の先頭は、リダンダンシバージョンの開始位置として明示される、請求項１０記載の装置。
【請求項１３】
前記環状バッファの４つの列の先頭は、リダンダンシバージョンの開始位置として明示される、請求項１０記載の装置。
【請求項１４】
前記環状バッファは、
インターリーブされた前記系統的ビットと；
インターリーブされ且つインターレースされた前記第１ブロックと；
インターリーブされ且つインターレースされた前記第２ブロックと
を有する、請求項１０記載の装置。
【請求項１５】
前記レート整合回路は、前記環状バッファの先頭に関連するオフセットの位置から開始する第１リダンダンシバージョンを明示することによって、前記系統的ビットをパンクチャする、請求項１４記載の装置。
【請求項１６】
前記レート整合回路は、σ番目の列の先頭から第１リダンダンシバージョンを開始し、前記σはオフセット列の数である、請求項１５記載の装置。
【請求項１７】
前記レート整合回路は、前記環状バッファから１以上の列を消去することによって、短縮された短縮環状バッファを生成する、請求項１０記載の装置。
【請求項１８】
前記レート整合回路は、前記短縮環状バッファの列の先頭から開始するリダンダンシバージョンを明示する、請求項１７記載の装置。
【請求項１９】
前記レート整合回路は、前記短縮環状バッファの先頭に関連するオフセットの位置から開始する第１リダンダンシバージョンを明示することによって、前記系統的ビットをパンクチャする、請求項１８記載の装置。
【請求項２０】
エンコーダ、レート整合回路、論理回路、および送信回路を有する装置であって、
前記エンコーダは系統的ビット、パリティビットの第１ブロック、およびパリティビットの第２ブロックを出力し、前記パリティビットの各々の長さはＫｓｔｒｅａｍであり、
前記レート整合回路は前記系統的ビット、前記第１ブロック、および前記第２ブロックを受信し、前記レート整合回路は前記系統的ビット、前記第１ブロック、および前記第２ブロックを個別にインターリーブし、
前記論理回路は、データ出力を開始するデータストリーム内のビット位置に対応するリダンダンシバージョンを明示し、前記リダンダンシバージョンは天井関数［Ｋｓｔｒｅａｍ］×（Ｃ×ｉーσ）である位置から開始し、ここでｉ＝０，１，．．．，Ｙ−１であり、天井関数［Ｋ］はＫの天井関数を表し、Ｃは２つの互いに隣接したリダンダンシバージョン間の列数を示し、Ｙは明示されたリダンダンシバージョンの数であり、σは第１リダンダンシバージョンの開始位置の列インデックスを示し、
前記データストリームは、インターリーブされた前記系統的ビットと、インターリーブされ且つインターレースされた前記第１ブロックと、インターリーブされ且つインターレースされた前記第２ブロックと、ダミービットとを有し、
前記送信回路は、特定リダンダンシバージョンから開始する非ダミービットを受信し、且つ前記非ダミービットを送信することを特徴とする、装置。
【図１】
【図２】
【図３】
【図５】
【図８】
【図１２】
【図１３】
【図４】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図５】
【図８】
【図１２】
【図１３】
【図４】
【図６】
【図７】
【図９】
【図１０】
【図１１】
【公表番号】特表２０１０−５２９７５６（Ｐ２０１０−５２９７５６Ａ）
【公表日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願番号】特願２０１０−５１０５６３（Ｐ２０１０−５１０５６３）
【出願日】平成２０年６月１７日（２００８．６．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０６７１７５
【国際公開番号】ＷＯ２００８／１５７５２３
【国際公開日】平成２０年１２月２４日（２００８．１２．２４）
【出願人】（３９０００９５９７）モトローラ・インコーポレイテッド (649)
【氏名又は名称原語表記】ＭＯＴＯＲＯＬＡ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２２年８月２６日（２０１０．８．２６）
【国際特許分類】
【出願日】平成２０年６月１７日（２００８．６．１７）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０６７１７５
【国際公開番号】ＷＯ２００８／１５７５２３
【国際公開日】平成２０年１２月２４日（２００８．１２．２４）
【出願人】（３９０００９５９７）モトローラ・インコーポレイテッド (649)
【氏名又は名称原語表記】ＭＯＴＯＲＯＬＡ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
[ Back to top ]