積層チップパッケージおよびその製造方法
【課題】積層チップパッケージを低コストで短時間に大量生産することを可能にすると共に、複数の積層チップパッケージ間の電気的な接続の多様化を可能にする。
【解決手段】積層チップパッケージ1は、複数の階層部分11〜18を含む本体2と、本体2の側面に配置された配線3A,3Bと、本体2の上面に配置された複数の第1の端子22Aと、本体2の下面に配置された複数の第2の端子22Bとを備えている。各階層部分は、半導体チップと、半導体チップの少なくとも1つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。各電極は、配線3A,3Bが配置された本体2の側面に配置され且つ絶縁部によって囲まれた端面を有している。配線3A,3Bは、複数の階層部分における複数の電極の端面と複数の第1の端子22Aと複数の第2の端子22Bとに接続されている。
【解決手段】積層チップパッケージ1は、複数の階層部分11〜18を含む本体2と、本体2の側面に配置された配線3A,3Bと、本体2の上面に配置された複数の第1の端子22Aと、本体2の下面に配置された複数の第2の端子22Bとを備えている。各階層部分は、半導体チップと、半導体チップの少なくとも1つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。各電極は、配線3A,3Bが配置された本体2の側面に配置され且つ絶縁部によって囲まれた端面を有している。配線3A,3Bは、複数の階層部分における複数の電極の端面と複数の第1の端子22Aと複数の第2の端子22Bとに接続されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、積層された複数のチップを含む積層チップパッケージおよびその製造方法に関する。
【背景技術】
【0002】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。
【0003】
近年、高集積化された電子部品として、システム・イン・パッケージ(System in Package;以下、SiPと記す。)、特に複数のチップを積層する3次元実装技術を用いたSiPが注目されている。本出願において、積層された複数のチップを含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【0004】
積層チップパッケージを製造するための3次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【0005】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。
【0006】
貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にCu等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。
【0007】
また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。
【0008】
また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。
【0009】
また、貫通電極方式では、積層された複数のチップに1つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しいという問題点がある。すなわち、貫通電極方式によって製造された積層チップパッケージでは、上下のチップの貫通電極同士が例えば半田によって接続されている。そのため、この積層チップパッケージから不良チップを取り外す際には、不良チップと他のチップとの間の半田を加熱により溶融させる必要がある。しかし、これにより、良品チップ間の半田も溶融するため、良品チップ間の半田が酸化したり、流れ出したりして、良品チップ間の電気的接続の不良が発生するおそれがある。そのため、貫通電極方式では、積層された複数のチップに1つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しく、その結果、積層チップパッケージの歩留まりが低くなると共に、コストが高くなる。
【0010】
特許文献1には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer(ネオ・ウェハ)と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、1つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip(ネオ・チップ)と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
【0011】
非特許文献1には、特許文献1に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の2つ側面に配線を形成することが記載されている。
【0012】
特許文献2には、それぞれフレキシブルなポリマー基板に1以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第5,953,588号明細書
【特許文献2】米国特許第7,127,807 B2号明細書
【非特許文献】
【0014】
【非特許文献1】Keith D. Gann,“Neo-Stacking Technology”,HDI Magazine,1999年12月
【発明の概要】
【発明が解決しようとする課題】
【0015】
特許文献1に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。
【0016】
特許文献2に記載された多層モジュールでは、1つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。
【0017】
ところで、一般的に、積層チップパッケージ等の電子部品パッケージは、配線基板に実装されて使用される。また、一般的に、配線基板に複数の電子部品パッケージを実装し、複数の電子部品パッケージ間で電気的な接続を行う場合には、この電気的な接続は、配線基板を介して行われる。この場合、配線基板において、複数の電子部品パッケージと、これらを電気的に接続するための配線が占有する領域が大きくなり、複数の電子部品パッケージと配線基板を含むシステムの小型化が難しくなる。
【0018】
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数のチップを含む積層チップパッケージを低コストで短時間に大量生産することを可能にすると共に、複数の積層チップパッケージ間の電気的な接続の多様化を可能にする積層チップパッケージおよびその製造方法、ならびに複数の積層チップパッケージを含む電子部品を提供することにある。
【課題を解決するための手段】
【0019】
本発明の積層チップパッケージは、上面、下面および4つの側面を有する本体と、本体の少なくとも1つの側面に配置された配線と、本体の上面に配置された複数の第1の端子と、本体の下面に配置された複数の第2の端子とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分の各々は、上面、下面および4つの側面を有する半導体チップと、半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。絶縁部は、配線が配置された本体の少なくとも1つの側面に配置された少なくとも1つの端面を有している。複数の電極の各々は、配線が配置された本体の少なくとも1つの側面に配置され且つ絶縁部によって囲まれた端面を有している。配線は、複数の階層部分における複数の電極の端面と複数の第1の端子と複数の第2の端子とに接続されている。
【0020】
本発明の積層チップパッケージの製造方法は、積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、複数の基礎構造物を用いて本体を作製すると共に、本体に対して複数の第1の端子と複数の第2の端子と配線とを形成して、積層チップパッケージを完成させる工程とを備えている。
【0021】
本発明の積層チップパッケージの製造方法において、複数の基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
互いに反対側を向いた第1および第2の面を有する1つの半導体ウェハにおける第1の面に処理を施すことによって、それぞれデバイスを含む複数の半導体チップ予定部が配列され、且つ半導体ウェハの第1および第2の面に対応する第1および第2の面を有する基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに対して、少なくとも1つの半導体チップ予定部に隣接するように延び、且つ基礎構造物前ウェハの第1の面において開口する1以上の溝を形成する工程と、
1以上の溝を埋めるように、後に絶縁部の一部となる絶縁層を形成する工程と、
一部が絶縁層の上に配置されるように、複数の電極を形成する工程とを含み、
積層チップパッケージを完成させる工程において、溝が延びる方向に沿って切断面が形成されるように絶縁層を切断し、これにより、絶縁層の切断面によって絶縁部の少なくとも1つの端面の一部が形成され、且つ複数の電極の端面が露出してもよい。
【0022】
また、本発明の積層チップパッケージの製造方法において、積層チップパッケージを完成させる工程は、
複数の基礎構造物を、積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第1の端子と複数組の第2の端子とを設けて、積層基礎構造物を作製する工程と、
積層基礎構造物を切断することによって、複数の階層部分の積層方向と直交する一方向に配列され、それぞれ後に、第1の端子と複数の第2の端子とが配置された状態の本体となる複数の本体予定部を含む本体集合体を作製する工程と、
本体集合体における各本体予定部に対してそれぞれ配線を形成する工程と、
配線の形成後、複数の本体予定部が互いに分離されてそれぞれ本体となることによって複数の積層チップパッケージが形成されるように、本体集合体を切断する工程とを含んでいてもよい。
【0023】
積層基礎構造物を作製する工程では、複数の基礎構造物を積層して形成された積層体の積層方向の両端面に、それぞれ、複数組の第1の端子を含む第1の端子用ウェハと複数組の第2の端子を含む第2の端子用ウェハを張り付けてもよい。
【0024】
本発明の電子部品は、積層された複数の本発明の積層チップパッケージを含み、上下に隣接する2つの積層チップパッケージが電気的に接続されて構成されたものである。この電子部品では、上下に隣接する2つの積層チップパッケージにおいて、下側の積層チップパッケージの複数の第1の端子と上側の積層チップパッケージの複数の第2の端子とが電気的に接続されている。
【発明の効果】
【0025】
本発明の積層チップパッケージおよびその製造方法、ならびに電子部品によれば、積層チップパッケージを低コストで短時間に大量生産することが可能になると共に、複数の積層チップパッケージ間の電気的な接続の多様化が可能になるという効果を奏する。
【0026】
また、本発明の電子部品によれば、複数の階層部分を含む電子部品のリワーク(作り直し)が容易になるという効果を奏する。
【図面の簡単な説明】
【0027】
【図1】本発明の第1の実施の形態に係る積層チップパッケージの斜視図である。
【図2】下面側から見た図1の積層チップパッケージを示す斜視図である。
【図3】図1に示した積層チップパッケージに含まれる1つの階層部分を示す斜視図である。
【図4】本発明の第1の実施の形態に係る積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハの一部を示す断面図である。
【図5】図4に示した工程に続く工程で作製される研磨前基礎構造物本体の一部を示す断面図である。
【図6】図5に示した工程に続く工程で作製される構造物の一部を示す断面図である。
【図7】図6に示した工程に続く工程で作製される研磨前基礎構造物の一部を示す断面図である。
【図8】図7に示した工程に続く工程で作製される構造物の一部を示す断面図である。
【図9】図8に示した工程に続く工程で作製される基礎構造物の一部を示す断面図である。
【図10】図9に示した工程に続く工程で作製される積層体の一部を示す断面図である。
【図11】図10に示した工程に続く工程で作製される積層体の一部を示す断面図である。
【図12】図11に示した工程に続く工程で作製される積層体の一部を示す断面図である。
【図13】図4に示した工程で作製される基礎構造物前ウェハを示す斜視図である。
【図14】図13に示した基礎構造物前ウェハにおける半導体チップ予定部の内部の構造の一例を示す断面図である。
【図15】図5に示した工程で作製される研磨前基礎構造物本体の一部を示す斜視図である。
【図16】図7に示した工程で作製される研磨前基礎構造物の一部を示す斜視図である。
【図17】図9に示した工程で作製される基礎構造物の一部を示す斜視図である。
【図18】図12に示した工程に続く工程を示す説明図である。
【図19】図18に示した工程に続く工程で作製される積層基礎構造物の一部を示す断面図である。
【図20】図18に示した工程に続く工程で作製される積層基礎構造物を示す斜視図である。
【図21】図19に示した工程に続く工程で作製される本体集合体の一部を示す断面図である。
【図22】図21に示した工程で作製される本体集合体の一例を示す斜視図である。
【図23】図21に示した工程で作製される本体集合体の他の例を示す斜視図である。
【図24】図21に示した工程で作製される本体集合体の一部を示す斜視図である。
【図25】本発明の第1の実施の形態に係る積層チップパッケージの製造方法において、複数の本体集合体を並べる方法の一例を示す説明図である。
【図26】それぞれ治具が張り付けられた複数の本体集合体が並べられた状態を示す斜視図である。
【図27】それぞれ治具が張り付けられていない複数の本体集合体が並べられた状態を示す斜視図である。
【図28】配線が形成された後の本体集合体の一部を示す斜視図である。
【図29】本体集合体を切断して作製された複数の積層チップパッケージを示す斜視図である。
【図30】複数の積層チップパッケージを使用する第1の例を示す斜視図である。
【図31】複数の積層チップパッケージを使用する第2の例を示す斜視図である。
【図32】図31に示した配線基板の斜視図である。
【図33】図31に示した配線基板の断面図である。
【図34】複数の積層チップパッケージを使用する第3の例を示す斜視図である。
【図35】図34に示したモジュールの製造方法における一工程を示す断面図である。
【図36】図35に示した工程に続く工程を示す断面図である。
【図37】図36に示した工程に続く工程を示す断面図である。
【図38】図37に示した工程に続く工程を示す断面図である。
【図39】複数の積層チップパッケージを使用する第4の例を示す断面図である。
【図40】複数の積層チップパッケージを使用する第5の例を示す断面図である。
【図41】複数の積層チップパッケージを使用する第6の例を示す斜視図である。
【図42】本発明の第2の実施の形態に係る積層チップパッケージに含まれる1つの階層部分を示す斜視図である。
【図43】本発明の第2の実施の形態における研磨前基礎構造物本体の一部を示す斜視図である。
【発明を実施するための形態】
【0028】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1および図2を参照して、本発明の第1の実施の形態に係る積層チップパッケージの構成について説明する。図1は、本実施の形態に係る積層チップパッケージの斜視図である。図2は、下面側から見た図1の積層チップパッケージを示す斜視図である。図1および図2に示したように、本実施の形態に係る積層チップパッケージ1は、直方体形状の本体2を備えている。本体2は、上面2a、下面2b、互いに反対側を向いた第1の側面2cおよび第2の側面2d、ならびに互いに反対側を向いた第3の側面2eおよび第4の側面2fを有している。
【0029】
積層チップパッケージ1は、更に、本体2の少なくとも1つの側面に配置された配線を備えている。図1および図2に示した例では、積層チップパッケージ1は、本体2の第1の側面2cに配置された第1の配線3Aと、本体2の第2の側面2dに配置された第2の配線3Bとを備えている。
【0030】
積層チップパッケージ1は、更に、本体2の上面2aに配置された複数のパッド状の第1の端子22Aと、本体2の下面2bに配置された複数のパッド状の第2の端子22Bとを備えている。
【0031】
本体2は、積層された複数の階層部分を含んでいる。図1および図2には、一例として、本体2が、下から順に配置された8つの階層部分11,12,13,14,15,16,17,18を含んでいる例を示している。しかし、本体2に含まれる階層部分の数は8つに限らず、複数であればよい。以下の説明では、任意の階層部分に関しては、符号10を付して表す。
【0032】
本体2は、更に、最も上に配置された階層部分18の上に配置された端子層20Aと、最も下に配置された階層部分11の下に配置された端子層20Bとを含んでいる。上下に隣接する2つの階層部分の間、階層部分18と端子層20Aの間、および階層部分11と端子層20Bの間は、それぞれ、接着剤によって接合されている。階層部分11〜18と端子層20A,20Bは、いずれも、上面と、下面と、4つの側面とを有している。複数の第1の端子22Aは、端子層20Aの上面に配置されている。複数の第2の端子22Bは、端子層20Bの下面に配置されている。第1の端子22Aと第2の端子22Bは、積層チップパッケージ1における外部接続端子として機能する。
【0033】
複数の第1の端子22Aのうちのいくつかは、本体2の側面2cに対応する位置に配置された端面を有し、この端面に第1の配線3Aが接続されている。複数の第1の端子22Aのうちの他のいくつかは、本体2の側面2dに対応する位置に配置された端面を有し、この端面に第2の配線3Bが接続されている。
【0034】
同様に、複数の第2の端子22Bのうちのいくつかは、本体2の側面2cに対応する位置に配置された端面を有し、この端面に第1の配線3Aが接続されている。複数の第2の端子22Bのうちの他のいくつかは、本体2の側面2dに対応する位置に配置された端面を有し、この端面に第2の配線3Bが接続されている。
【0035】
積層チップパッケージ1は、更に、樹脂等の絶縁性の材料によって形成され、本体2の上面2aおよび複数の第1の端子22Aを覆う第1のオーバーコート層と、樹脂等の絶縁性の材料によって形成され、本体2の下面2bおよび複数の第2の端子22Bを覆う第2のオーバーコート層とを備えていてもよい。この場合、第1のオーバーコート層には、複数の第1の端子22Aの各々の一部を露出させる複数の開口部を形成し、第2のオーバーコート層には、複数の第2の端子22Bの各々の一部を露出させる複数の開口部を形成する。
【0036】
図3は、1つの階層部分10を示す斜視図である。図3に示したように、階層部分10は、半導体チップ30を含んでいる。半導体チップ30は、上面30a、下面30b、互いに反対側を向いた第1の側面30cおよび第2の側面30d、ならびに互いに反対側を向いた第3の側面30eおよび第4の側面30fを有している。側面30c,30d,30e,30fは、それぞれ、本体2の側面2c,2d,2e,2fに向いている。
【0037】
階層部分10は、更に、半導体チップ30の4つの側面のうちの少なくとも1つの側面を覆う絶縁部31と、半導体チップ30に接続された複数の電極32とを含んでいる。絶縁部31は、配線が配置された本体2の少なくとも1つの側面に配置された少なくとも1つの端面31aを有している。図3に示した例では、絶縁部31は、半導体チップ30の4つの側面の全てを覆い、絶縁部31は、本体2の4つの側面に配置された4つの端面31aを有している。また、この例では、絶縁部31は、半導体チップ30の上面30aも覆っている。
【0038】
また、図3に示した例では、複数の電極32は、複数の第1の電極32Aと、複数の第2の電極32Bとを含んでいる。複数の第1の電極32Aの各々は、本体2の第1の側面2cに配置され且つ絶縁部31によって囲まれた端面32Aaを有している。複数の第2の電極32Bの各々は、本体2の第2の側面2dに配置され且つ絶縁部31によって囲まれた端面32Baを有している。本体2の第1の側面2cに配置された第1の配線3Aは、複数の階層部分10における複数の第1の電極32Aの端面32Aaに接続されている。本体2の第2の側面2dに配置された第2の配線3Bは、複数の階層部分10における複数の第2の電極32Bの端面32Baに接続されている。以下、任意の電極に関しては符号32を付して表し、任意の電極32の端面に関しては符号32aを付して表す。
【0039】
半導体チップ30は、フラッシュメモリ、DRAM、SRAM、MRAM、PROM、FeRAM等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ30を含む積層チップパッケージ1によって、大容量のメモリを実現することができる。また、本実施の形態に係る積層チップパッケージ1によれば、積層チップパッケージ1に含まれる半導体チップ30の数を変えることにより、64GB(ギガバイト)、128GB、256GB等の種々の容量のメモリを容易に実現することができる。
【0040】
また、積層チップパッケージ1は、互いに異なる種類のメモリを構成するメモリチップとしての複数の半導体チップ30を含んでいてもよい。また、積層チップパッケージ1は、メモリチップとしての半導体チップ30と、メモリチップを制御するコントローラとしての半導体チップ30とを含んでいてもよい。
【0041】
また、半導体チップ30は、メモリチップに限らず、CPU、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージ1は、特にSiPを実現するのに適している。
【0042】
半導体チップ30の歩留まりが高い場合には、積層チップパッケージ1に不良の半導体チップ30が含まれることによる積層チップパッケージ1のリワーク(作り直し)の可能性が低いため、本体2に含まれる階層部分の数を8や16のように多くしてもよい。一方、半導体チップ30の歩留まりが低い場合には、積層チップパッケージ1のリワークを容易にするために、本体2に含まれる階層部分の数は、2や4のように少ない方が好ましい。
【0043】
次に、本実施の形態に係る積層チップパッケージ1の製造方法について説明する。本実施の形態に係る積層チップパッケージ1の製造方法は、積層チップパッケージ1の複数の階層部分10にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分10を複数含み、後にそれら対応する階層部分10のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、この複数の基礎構造物を用いて本体2を作製すると共に、本体2に対して複数の第1の端子22Aと複数の第2の端子22Bと配線3A,3Bとを形成して、積層チップパッケージ1を完成させる工程とを備えている。複数の基礎構造物の各々は、同種の階層部分10を複数含んでいてもよい。
【0044】
積層チップパッケージ1を完成させる工程は、複数の基礎構造物を、積層チップパッケージ1の複数の階層部分10の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第1の端子22Aと複数組の第2の端子22Bとを設けて、積層基礎構造物を作製する工程を含んでいる。
【0045】
以下、図4ないし図20を参照して、本実施の形態に係る積層チップパッケージ1の製造方法における積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、積層チップパッケージ1の複数の階層部分10にそれぞれ対応する複数の基礎構造物前ウェハを作製する。
【0046】
図4は、1つの基礎構造物前ウェハを作製する工程を示している。この工程では、互いに反対側を向いた第1の面100aおよび第2の面100bを有する1つの半導体ウェハ100における第1の面100aに処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含み、後に複数の半導体チップ30となる複数の半導体チップ予定部30Pが配列された基礎構造物前ウェハ101を作製する。基礎構造物前ウェハ101における複数の半導体チップ予定部30Pは、後に同種の複数の半導体チップ30となるものであってもよい。基礎構造物前ウェハ101は、半導体ウェハ100の第1の面100aに対応する第1の面101aと、半導体ウェハ100の第2の面100bに対応する第2の面101bとを有している。基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。
【0047】
半導体ウェハ100としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。基礎構造物前ウェハ101において、第1の面101aは、デバイスが形成されているデバイス形成面である。複数の半導体チップ予定部30Pの各々は、基礎構造物前ウェハ101の第1の面101aに配置された複数のパッド状電極34を有している。
【0048】
図13は、基礎構造物前ウェハ101を示す斜視図である。図13に示したように、基礎構造物前ウェハ101には、縦方向に隣接する2つの半導体チップ予定部30Pの境界を通るように横方向に延びる複数のスクライブライン102Aと、横方向に隣接する2つの半導体チップ予定部30Pの境界を通るように縦方向に延びる複数のスクライブライン102Bとが形成されている。
【0049】
図14は、図13に示した基礎構造物前ウェハ101における半導体チップ予定部30Pの内部の構造の一例を示す断面図である。ここでは、半導体チップ予定部30Pに、デバイスとして、フラッシュメモリにおける複数のメモルセルが形成されている例を示す。図14は、半導体チップ予定部30Pに形成されたデバイスとしての複数のメモルセルのうちの1つを示している。このメモリセル40は、半導体ウェハ100よりなるP型シリコン基板41の表面(半導体ウェハ100の第1の面100a)の近傍に形成されたソース42およびドレイン43を備えている。ソース42およびドレイン43は、共にN型の領域である。ソース42とドレイン43は、これらの間にP型シリコン基板41の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル40は、更に、ソース42とドレイン43の間において基板41の表面上に順に積層された絶縁膜44、浮遊ゲート45、絶縁膜46および制御ゲート47を備えている。メモリセル40は、更に、ソース42、ドレイン43、絶縁膜44、浮遊ゲート45、絶縁膜46および制御ゲート47を覆う絶縁層48を備えている。この絶縁層48には、ソース42、ドレイン43、制御ゲート47のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル40は、それぞれ、ソース42、ドレイン43、制御ゲート47の上方の位置で絶縁層48上に形成されたソース電極52、ドレイン電極53、制御ゲート電極57を備えている。ソース電極52、ドレイン電極53、制御ゲート電極57は、それぞれ、対応するコンタクトホールを通して、ソース42、ドレイン43、制御ゲート47に接続されている。
【0050】
積層チップパッケージ1の複数の階層部分10にそれぞれ対応する複数の基礎構造物前ウェハ101は、いずれも、図4を参照して説明した工程によって作製される。
【0051】
図5は、図4に示した工程に続く工程を示している。この工程では、まず、基礎構造物前ウェハ101の第1の面101aの全体を覆うように、フォトレジスト等よりなる保護膜103を形成する。次に、基礎構造物前ウェハ101に対して、少なくとも1つの半導体チップ予定部30Pに隣接するように延び、且つ基礎構造物前ウェハ101の第1の面101aにおいて開口する1以上の溝104を形成する。ここでは、図5に示したように、複数の溝104を形成するものとする。隣接する2つの半導体チップ予定部30Pの境界の位置では、隣接する2つの半導体チップ予定部30Pの境界を通るように溝104が形成される。このようにして、複数の溝104が形成された後の基礎構造物前ウェハ101よりなる研磨前基礎構造物本体105が作製される。研磨前基礎構造物本体105は、複数の半導体チップ予定部30Pを含んでいる。また、研磨前基礎構造物本体105は、半導体ウェハ100の第1の面100aおよび基礎構造物前ウェハ101の第1の面101aに対応する第1の面105aと、半導体ウェハ100の第2の面100bおよび基礎構造物前ウェハ101の第2の面101bに対応する第2の面105bと、第1の面105aにおいて開口する複数の溝104とを有している。研磨前基礎構造物本体105において、第1の面105aは、デバイスが形成されているデバイス形成面である。
【0052】
複数の溝104は、図13に示したスクライブライン102A,102Bに沿って形成される。また、溝104は、その底部が基礎構造物前ウェハ101の第2の面101bに達しないように形成される。溝104の幅は、例えば10〜150μmの範囲内である。溝104の深さは、例えば30〜150μmの範囲内である。溝104は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。
【0053】
図15は、図5に示した工程で作製される研磨前基礎構造物本体105の一部を示している。本実施の形態では、複数の溝104は、複数の第1の溝104Aと複数の第2の溝104Bとを含んでいる。複数の第1の溝104Aと複数の第2の溝104Bは、互いに直交する方向に延びている。なお、図15には、1つの第1の溝104Aと1つの第2の溝104Bのみを示している。第1の溝104Aは、図13に示したスクライブライン102Aに沿って形成され、第2の溝104Bは、図13に示したスクライブライン102Bに沿って形成されている。
【0054】
図6は、図5に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物本体105の複数の溝104を埋め、且つ複数のパッド状電極34を覆うように、絶縁層106を形成する。この絶縁層106は、後に絶縁部31の一部となるものである。次に、絶縁層106に、複数のパッド状電極34を露出させるための複数の開口部106aを形成する。
【0055】
絶縁層106は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層106は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。絶縁層106が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層106に開口部106aを形成することができる。絶縁層106が感光性を有しない材料によって形成されている場合には、絶縁層106を選択的にエッチングすることによって、絶縁層106に開口部106aを形成することができる。
【0056】
また、絶縁層106は、複数の溝104を埋める第1層と、この第1層および複数のパッド状電極34を覆う第2層とを含んでいてもよい。この場合には、開口部106aは、第2層に形成される。第1層と第2層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第2層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第2層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第2層に開口部106aを形成することができる。第2層が感光性を有しない材料によって形成されている場合には、第2層を選択的にエッチングすることによって、第2層に開口部106aを形成することができる。
【0057】
また、絶縁層106は、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁層106を形成することにより、後にダイシングソーによって絶縁層106を切断する場合に、絶縁層106の切断が容易になる。
【0058】
また、絶縁層106は、透明であることが好ましい。絶縁層106が透明であることにより、後に絶縁層106の上に形成されるアライメントマークを、絶縁層106を通して容易に認識することが可能になる。
【0059】
図7は、図6に示した工程に続く工程を示している。この工程では、一部が絶縁層106の上に配置されるように、複数の電極32を形成する。各電極32は、開口部106aを通してパッド状電極34に接続される。図16は、図7に示した工程で作製される構造物の一部を示している。なお、図7および図16には、隣接する2つの半導体チップ予定部30Pの各々から延びる電極32同士が連結されている例を示している。しかし、隣接する2つの半導体チップ予定部30Pの各々から延びる電極32は連結されていなくてもよい。
【0060】
電極32は、Cu等の導電性材料によって形成される。また、電極32は、例えばフレームめっき法によって形成される。この場合には、まず、絶縁層106の上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトリソグラフィによりフォトレジスト層をパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、電極32の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極32が形成される。
【0061】
図16に示したように、複数の電極32を形成する工程では、複数の電極32の形成と同時に、絶縁層106の上に複数のアライメントマーク107を形成する。アライメントマーク107は、溝104の上方の位置に配置される。アライメントマーク107の材料および形成方法は、電極32と同様である。
【0062】
このようにして、図7および図16に示す研磨前基礎構造物109が作製される。研磨前基礎構造物109は、研磨前基礎構造物本体105と、研磨前基礎構造物本体105の複数の溝104を埋め、後に絶縁部31の一部となる絶縁層106と、一部が絶縁層106の上に配置された複数の電極32と、絶縁層106の上に配置された複数のアライメントマーク107とを備えている。また、研磨前基礎構造物109は、半導体ウェハ100の第1の面100aおよび基礎構造物前ウェハ101の第1の面101aに対応する第1の面109aと、半導体ウェハ100の第2の面100bおよび基礎構造物前ウェハ101の第2の面101bに対応する第2の面109bとを有している。
【0063】
積層チップパッケージ1の複数の階層部分10にそれぞれ対応する複数の研磨前基礎構造物109は、いずれも、図5ないし図7を参照して説明した工程によって作製される。
【0064】
図8は、図7に示した工程に続く工程を示している。この工程では、1つの研磨前基礎構造物109の第1の面109aが、図8に示した板状の治具112の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物109を治具112に張り付ける。以下、この治具112に貼り付けられた研磨前基礎構造物109を、第1の研磨前基礎構造物109と呼ぶ。また、第1の研磨前基礎構造物109を作製する基となる基礎構造物前ウェハ101を第1の基礎構造物前ウェハ101と呼ぶ。接着剤によって形成される絶縁層113は、電極32を覆い、絶縁部31の一部となる。絶縁層113は、透明であることが好ましい。
【0065】
次に、第1の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。図8において、破線は、研磨後の面109bの位置を示している。第1の研磨前基礎構造物109における第2の面109bを研磨することにより、第1の研磨前基礎構造物109が研磨により薄くされることによって、基礎構造物110が、治具112に張り付けられた状態で形成される。この基礎構造物110の厚みは、例えば30〜100μmである。
【0066】
図9は、治具112に張り付けられた基礎構造物110を示している。以下、この治具112に張り付けられた基礎構造物110を、第1の基礎構造物110と呼ぶ。第1の基礎構造物110は、第1の研磨前基礎構造物109の第1の面109aに対応する第1の面110aと、その反対側の第2の面110bとを有している。第2の面110bは、研磨された面である。
【0067】
図17は、図9に示した工程で作製される第1の基礎構造物110の一部を示している。前述のように、複数の溝104が露出するまで、第1の研磨前基礎構造物109における第2の面109bを研磨することにより、複数の半導体チップ予定部30Pは、互いに分離されて、それぞれ半導体チップ30となる。
【0068】
図10は、図9に示した工程に続く工程を示している。この工程では、治具112に張り付けられた第1の基礎構造物110に、絶縁性の接着剤によって、研磨前基礎構造物109を張り付ける。この研磨前基礎構造物109は、第1の面109aが、第1の基礎構造物110の研磨された面すなわち第2の面110bに対向するように、第1の基礎構造物110に張り付けられる。以下、第1の基礎構造物110に張り付けられる研磨前基礎構造物109を、第2の研磨前基礎構造物109と呼ぶ。また、第2の研磨前基礎構造物109を作製する基となる基礎構造物前ウェハ101を第2の基礎構造物前ウェハ101と呼ぶ。接着剤によって形成される絶縁層113は、電極32を覆い、絶縁部31の一部となる。絶縁層113は、透明であることが好ましい。
【0069】
次に、第2の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。図10において、破線は、研磨後の面109bの位置を示している。第2の研磨前基礎構造物109における第2の面109bを研磨することにより、第2の研磨前基礎構造物109が研磨により薄くされることによって、基礎構造物110が、第1の基礎構造物110上に積層された状態で形成される。以下、この第1の基礎構造物110上に積層された基礎構造物110を第2の基礎構造物110と呼ぶ。
【0070】
図11は、第2の研磨前基礎構造物109における第2の面109bが研磨されて、治具112上に第1の基礎構造物110と第2の基礎構造物110とが積層された状態を示している。第2の基礎構造物110は、第2の研磨前基礎構造物109の第1の面109aに対応する第1の面110aと、その反対側の第2の面110bとを有している。第2の面110bは、研磨された面である。第2の基礎構造物110の厚みは、第1の基礎構造物110と同様に、例えば30〜100μmである。
【0071】
ここで、絶縁層106,113が透明である場合には、治具112としてアクリル板、ガラス板等の透明なものを用いることにより、第1の基礎構造物110に第2の研磨前基礎構造物109を張り付ける際に、治具112の外側より、第1の基礎構造物110と第2の研磨前基礎構造物109におけるアライメントマーク107を見ることが可能になる。これにより、アライメントマーク107を利用して、第1の基礎構造物110と第2の研磨前基礎構造物109の位置合わせを行うことが可能になる。
【0072】
以下、図10および図11に示した工程と同様の工程を繰り返し行って、第2の基礎構造物110の上に更に1つ以上の基礎構造物110を積層して、治具112上に3つ以上の基礎構造物110を積層してもよい。ここでは、一例として、図12に示したように、治具112上に4つの基礎構造物110を積層するものとする。なお、本実施の形態において、治具112上に積層する基礎構造物110の数は2つ以上であればよい。
【0073】
図18は、図12に示した工程に続く工程を示している。この工程では、それぞれ4つの基礎構造物110を含む2つの積層体を用意し、この2つの積層体を張り合わせて、8つの基礎構造物110を含む新たな積層体を作製する。4つの基礎構造物110を含む2つの積層体は、いずれも図8ないし図12に示した工程によって作製される。なお、図18において上側に配置された4つの基礎構造物110を含む積層体と治具112の組み合わせは、図12に示した積層体と治具112とを分離した後、治具112を、積層体において当初張り付けられていた面とは反対側の面に張り付けることによって作製されている。このように、張り合わせる2つの積層体の一方について、治具112を張り直すことにより、図18に示したように、8つの基礎構造物110における第1および第2の面の上下の位置関係が同じになるように、8つの基礎構造物110を積層することが可能になる。
【0074】
図19および図20は、図18に示した工程に続く工程を示す。この工程では、図18に示した工程で作製された8つの基礎構造物110を含む積層体の積層方向の両端面すなわち上面と下面に端子用ウェハ120A,120Bを張り付けて、積層基礎構造物115を作製する。端子用ウェハ120A,120Bは、樹脂、セラミック等の絶縁材料によって形成され、板状になっている。端子用ウェハ120Aの上面には、複数の積層チップパッケージ1に対応する複数組の第1の端子22Aが配置されている。この端子用ウェハ120Aは、8つの基礎構造物110を含む積層体の上面に張り付けられる。端子用ウェハ120Bの下面には、複数の積層チップパッケージ1に対応する複数組の第2の端子22Bが配置されている。この端子用ウェハ120Bは、8つの基礎構造物110を含む積層体の下面に張り付けられる。
【0075】
図20に示したように、端子用ウェハ120Aは、後に互いに分離されてそれぞれ端子層20Aとなる複数の端子層予定部20APを含んでいる。1組の第1の端子22Aは、1つの端子層予定部20APに配置されている。なお、図19および図20には、隣接する2つの端子層予定部20APの境界において、2つの端子層予定部20APの各々に配置された複数の第1の端子22A同士が連結されている例を示している。しかし、隣接する2つの端子層予定部20APの各々に配置された複数の第1の端子22Aは連結されていなくてもよい。図示しないが、端子用ウェハ120Bも、同様に、後に互いに分離されてそれぞれ端子層20Bとなる複数の端子層予定部を含み、1つの端子層予定部に1組の第2の端子22Bが配置されている。
【0076】
端子用ウェハ120A,120Bは、透明であってもよい。この場合、端子用ウェハ120Aの上面と端子用ウェハ120Bの下面の少なくとも一方において、隣接する2つの端子層予定部の境界の位置にアライメントマークを設けてもよい。
【0077】
本実施の形態では、複数の基礎構造物110を、積層チップパッケージ1の複数の階層部分10の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第1の端子22Aと複数組の第2の端子22Bとを設けて、積層基礎構造物115を作製する。図19および図20に示した例では、8つの基礎構造物110を含む積層体の上面と下面に、端子用ウェハ120A,120Bを用いて複数組の第1の端子22Aと複数組の第2の端子22Bとを設けている。しかし、端子用ウェハ120A,120Bを用いずに、積層体の上面と下面に複数組の第1の端子22Aと複数組の第2の端子22Bとを設けてもよい。例えば、図19に示した8つの基礎構造物110を含む積層体の上面に絶縁膜を形成し、この絶縁膜の上に、例えばめっき法によって複数組の第1の端子22Aを形成してもよい。また、図19に示した8つの基礎構造物110を含む積層体の下面は絶縁層113によって形成されているので、この積層体の下面に、例えばめっき法によって複数組の第2の端子22Bを形成してもよい。
【0078】
また、本実施の形態において、積層基礎構造物115を作製する工程は、例えば、第1の基礎構造物前ウェハ101を作製する工程と、第2の基礎構造物前ウェハ101を作製する工程と、第1の基礎構造物前ウェハ101を用いて第1の研磨前基礎構造物109を作製する工程と、第2の基礎構造物前ウェハ101を用いて第2の研磨前基礎構造物109を作製する工程と、第1の研磨前基礎構造物109を治具112に張り付ける工程と、第1の基礎構造物110が形成されるように第1の研磨前基礎構造物109における第2の面109bを研磨する第1の研磨工程と、第1の基礎構造物110に第2の研磨前基礎構造物109を張り付ける工程と、第2の基礎構造物110が形成されるように第2の研磨前基礎構造物109における第2の面109bを研磨する第2の研磨工程とを含んでいる。
【0079】
第1および第2の基礎構造物前ウェハ101は、いずれも、図4を参照して説明した工程によって作製される。第1および第2の研磨前基礎構造物109は、いずれも、図5ないし図7を参照して説明した工程によって作製される。第1の研磨前基礎構造物109を治具112に張り付ける工程では、図8に示したように、第1の研磨前基礎構造物109の第1の面109aが治具112に対向するように、第1の研磨前基礎構造物109を治具112に張り付ける。第1の研磨工程では、図8および図9に示したように、第1の研磨前基礎構造物109が研磨により薄くされることによって、第1の基礎構造物110が、治具112に張り付けられた状態で形成されるように、第1の研磨前基礎構造物109における第2の面109bを研磨する。第1の基礎構造物110に第2の研磨前基礎構造物109を張り付ける工程では、図10に示したように、第2の研磨前基礎構造物109の第1の面109aが、第1の基礎構造物110の研磨された面すなわち第2の面110bに対向するように、第1の基礎構造物110に第2の研磨前基礎構造物109を張り付ける。第2の研磨工程では、第2の研磨前基礎構造物109が研磨により薄くされることによって、第2の基礎構造物110が、第1の基礎構造物110上に積層された状態で形成されるように、第2の研磨前基礎構造物109における第2の面109bを研磨する。
【0080】
単独の状態の研磨前基礎構造物109に対して研磨を行って基礎構造物110を作製すると、基礎構造物110が例えば30〜100μmのように薄くなるために、基礎構造物110の取り扱いが難しくなると共に、基礎構造物110が損傷を受け易くなる。また、基礎構造物110において半導体チップ30と絶縁層106の熱膨張係数が異なることから、基礎構造物110が薄くなると、基礎構造物110が丸まってしまい、この点からも、基礎構造物110の取り扱いが難しくなると共に、基礎構造物110が損傷を受け易くなる。
【0081】
本実施の形態では、第1の研磨前基礎構造物109については、治具112に張り付けられた状態で研磨を行うため、第1の研磨前基礎構造物109が研磨により薄くされることによって形成された第1の基礎構造物110の取り扱いが容易になると共に、第1の基礎構造物110が損傷を受け難くなる。また、第2の研磨前基礎構造物109については、治具112に張り付けられた第1の基礎構造物110に対して張り付けられた状態で研磨を行うため、第2の研磨前基礎構造物109が研磨により薄くされることによって形成された第2の基礎構造物110の取り扱いが容易になると共に、第2の基礎構造物110が損傷を受け難くなる。第2の基礎構造物110の上に積層される1つ以上の基礎構造物110についても同様である。
【0082】
なお、本実施の形態において、積層基礎構造物115を作製する方法は、図4ないし図20を参照して説明した方法に限らない。例えば、第1の面109a同士が対向するように2つの研磨前基礎構造物109を張り合わせ、この2つの研磨前基礎構造物109における2つの第2の面109bを研磨して、2つの基礎構造物110を含む積層体を作製し、この積層体を複数積層して積層基礎構造物115を作製してもよい。あるいは、第2の面110b同士が対向するように2つの基礎構造物110を張り合わせて、2つの基礎構造物110を含む積層体を作製し、この積層体を複数積層して積層基礎構造物115を作製してもよい。
【0083】
以下、積層基礎構造物115を用いて、複数の積層チップパッケージ1を作製する工程について説明する。この工程では、まず、図21に示したように、ダイシングソーによって、図17における第1の溝104Aに沿って、積層基礎構造物115を切断して、複数の本体集合体130を作製する。図22は本体集合体130の一例を示し、図23は本体集合体130の他の例を示している。図22および図23に示したように、本体集合体130は、積層チップパッケージ1の複数の階層部分10の積層方向と直交する一方向に配列され、それぞれ後に本体2となる複数の本体予定部2Pを含んでいる。図22に示した本体集合体130は、端子用ウェハ120A,120Bが透明で、端子用ウェハ120Aの上面と端子用ウェハ120Bの下面の少なくとも一方において、隣接する2つの端子層予定部の境界の位置に、アライメントマーク123が設けられた積層基礎構造物115を切断して得られたものである。図23に示した本体集合体130は、端子用ウェハ120Aの上面と端子用ウェハ120Bの下面のいずれにもアライメントマーク123が設けられていない積層基礎構造物115を切断して得られたものである。なお、図22および図23には、本体集合体130が5つの本体予定部2Pを含む例を示したが、本体集合体130に含まれる本体予定部2Pの数は複数であればよい。
【0084】
積層基礎構造物115の切断は、積層基礎構造物115を板状の治具または一般的にウェハのダイシングの際に使用されるウェハシートに張り付けた状態で行ってもよい。図21は、積層基礎構造物115を板状の治具125に張り付けた状態で、積層基礎構造物115の切断を行った例を示している。また、図21では、治具125は切断されていないが、積層基礎構造物115と共に治具125も切断してもよい。
【0085】
図22および図23に示したように、本体集合体130は、上面と、下面と、4つの側面を有している。本体集合体130の下面には、治具126を張り付けてもよい。この治具126は、積層基礎構造物115を切断する際に積層基礎構造物115に張り付けた治具125が切断されて形成されたものであってもよい。
【0086】
積層基礎構造物115を切断する工程では、図17における第1の溝104Aが延びる方向に沿って切断面が形成されるように絶縁層106が切断される。図24は、積層基礎構造物115を切断することによって作製された本体集合体130の一部を示している。図24に示したように、絶縁層106は、切断されることにより、絶縁部31の一部である絶縁層31Aとなる。また、絶縁層106の切断面、すなわち絶縁層31Aの切断面31Aaによって、絶縁部31の端面31aの一部が形成される。
【0087】
積層基礎構造物115を切断する工程では、絶縁層106が切断される際に、電極32を覆う絶縁層113も切断される。絶縁層113は、切断されることにより、絶縁部31の他の一部である絶縁層31Bとなる。また、絶縁層113の切断面、すなわち絶縁層31Bの切断面31Baによって、絶縁部31の端面31aの他の一部が形成される。
【0088】
また、積層基礎構造物115を切断する工程では、絶縁層106が切断されることによって、絶縁部31の端面31aから複数の電極32の端面32aが露出する。端面32aは、絶縁部31によって囲まれている。
【0089】
積層基礎構造物115を切断することにより、本体集合体130の4つの側面のうち、複数の本体予定部2Pが並ぶ方向に平行な2つの側面に、それぞれ、複数の電極32の端面32aが現れる。より詳しく説明すると、本体集合体130の1つの側面には、本体集合体130に含まれる全ての階層部分10における複数の電極32Aの端面32Aaが現れ、この側面とは反対側の本体集合体130の側面には、本体集合体130に含まれる全ての階層部分10における複数の電極32Bの端面32Baが現れる。
【0090】
複数の積層チップパッケージ1を作製する工程では、積層基礎構造物115を切断した後、複数の電極32の端面32aが現れる本体集合体130の2つの側面を研磨する。次に、本体集合体130における各本体予定部2Pに対してそれぞれ配線3A,3Bを形成する。この配線3A,3Bを形成する工程では、複数の本体集合体130を、複数の階層部分10の積層方向に並べた後、この複数の本体集合体130における各本体予定部2Pに対して同時に配線3A,3Bを形成してもよい。これにより、短時間で、多数の本体予定部2Pに対して配線3A,3Bを形成することが可能になる。
【0091】
図25は、複数の本体集合体130を並べる方法の一例を示している。この例では、チップの位置の認識および制御が可能なチップボンディング装置を利用して、テーブル142上において、それぞれ治具126が張り付けられた複数の本体集合体130を、位置合わせを行いながら複数の階層部分10の積層方向に並べている。図25において、符号141は、チップを保持するためのヘッドを示している。この例では、治具126が張り付けられた状態の本体集合体130をヘッド141によって保持し、本体集合体130の位置の認識および制御を行いながら、本体集合体130をテーブル142上の所望の位置に配置している。図26は、それぞれ治具126が張り付けられた複数の本体集合体130が、複数の階層部分10の積層方向に並べられた状態を表している。なお、並べられた複数の本体集合体130を、容易に分離可能に接着して固定してもよい。
【0092】
複数の本体集合体130を並べる際には、チップボンディング装置が備えている画像認識装置によって、本体集合体130の外縁の位置や、本体集合体130の側面に現れている電極32の端面32aの位置を認識することにより、本体集合体130の位置の認識および制御を行うことが可能になる。
【0093】
また、それぞれ治具126が張り付けられていない複数の本体集合体130を、位置合わせを行いながら、複数の階層部分10の積層方向に並べてもよい。図27は、このようにして並べられた複数の本体集合体130を表している。この場合も、並べられた複数の本体集合体130を、容易に分離可能に接着して固定してもよい。
【0094】
それぞれ治具126が張り付けられていない複数の本体集合体130を並べる場合において、絶縁部31および端子層20A,20Bとなる部分が透明で、アライメントマーク107,123の少なくとも一方を観察可能な場合には、チップボンディング装置が備えている画像認識装置によって、アライメントマーク107,123の少なくとも一方を認識することにより、本体集合体130の位置の認識および制御を行ってもよい。この場合には、画像認識装置によって、図25において符号143で示す矢印方向からアライメントマークを観察する。
【0095】
次に、図28を参照して、配線3A,3Bを形成する工程について説明する。この工程では、本体集合体130における各本体予定部2Pに対してそれぞれ配線3A,3Bを形成する。配線3A,3Bは、例えばフレームめっき法によって形成される。この場合には、まず、配線3Aを形成すべき本体集合体130の側面上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトレジストフィルムをフォトリソグラフィによりパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、配線3Aの一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線3Aが形成される。次に、配線3Bを形成すべき本体集合体130の側面上に、配線3Aの形成方法と同様の方法によって配線3Bを形成する。図28は、配線3A,3Bが形成された後の本体集合体130の一部を示している。
【0096】
次に、図29を参照して、本体集合体130を切断する工程について説明する。この工程では、本体集合体130に含まれる複数の本体予定部2Pが互いに分離されてそれぞれ本体2となることによって複数の積層チップパッケージ1が形成されるように、本体集合体130を切断する。このようにして、図29に示したように、積層チップパッケージ1が複数個同時に製造される。
【0097】
本実施の形態に係る積層チップパッケージ1は、そのままの状態で、1つの電子部品として使用することが可能である。例えば、積層チップパッケージ1は、複数の第1の端子22Aまたは複数の第2の端子22Bが配線基板上の導体層に接続されるように、フリップチップ法によって配線基板に実装することができる。
【0098】
また、例えば、積層チップパッケージ1を使用する装置に、積層チップパッケージ1を収容する凹部が設けられている場合には、凹部内に積層チップパッケージ1を挿入し、複数の第1の端子22Aまたは複数の第2の端子22Bを装置内の回路に接続することができる。
【0099】
また、積層チップパッケージ1の複数の第1の端子22Aまたは複数の第2の端子22Bと、積層チップパッケージ1を使用する装置における複数の端子とを、複数のボンディングワイヤによって接続してもよい。
【0100】
以下、図30ないし図41を参照して、複数の積層チップパッケージ1を使用する、いくつかの例について説明する。図30は、複数の積層チップパッケージ1を使用する第1の例を示している。この例では、複数の積層チップパッケージ1を積層し、上下に隣接する2つの積層チップパッケージ1を電気的に接続して、電子部品201を構成している。図30には、2つの積層チップパッケージ1を積層して構成された電子部品201を示しているが、3つ以上の積層チップパッケージ1を積層して電子部品201を構成してもよい。この電子部品201では、上下に隣接する2つの積層チップパッケージ1において、下側の積層チップパッケージ1の複数の第1の端子22Aと上側の積層チップパッケージ1の複数の第2の端子22Bとが電気的に接続されている。上下に隣接する2つの積層チップパッケージ1は、例えば、絶縁性の接着剤202によって接合されている。
【0101】
第1の例によれば、電子部品201を構成する複数の積層チップパッケージ1に、不良の半導体チップ30を含む積層チップパッケージ1が含まれていた場合、その不良の半導体チップ30を含む積層チップパッケージ1を新しい積層チップパッケージ1に交換することにより、良品の電子部品201をリワークすることができる。この電子部品201のリワークは、電子部品201に含まれる階層部分10の数と同じ数の階層部分10を含む積層チップパッケージ1のリワークに比べて容易である。このように、第1の例によれば、複数の階層部分10を含む電子部品201のリワークが容易になるという利点がある。
【0102】
図31は、複数の積層チップパッケージ1を使用する第2の例を示している。この例では、1つの配線基板210に複数の積層チップパッケージ1を実装して、モジュールを構成している。図32は、配線基板210の斜視図である。図33は、配線基板210の断面図である。図32に示したように、配線基板210は、樹脂等の絶縁材料によって形成された基板本体211と、この基板本体211の上面に配置された複数組のパッド状の電極212とを備えている。1組の電極212は、その上に1つの積層チップパッケージ1の複数の第2の端子22Bが接続されるようになっている。配線基板210は、更に、基板本体211の下面に配置され、側方に突出する複数の外部接続端子213と、基板本体211の下面に配置され、外部接続端子213に接続された配線214と、基板本体211を貫通して、各電極212を配線214に電気的に接続する複数の接続部215とを備えている。図31に示した第2の例によれば、複数の積層チップパッケージ1を含む1つのモジュールを実現することができる。
【0103】
図34は、複数の積層チップパッケージ1を使用する第3の例を示している。この例では、図31に示した第2の例と同様に1つの配線基板210に複数の積層チップパッケージ1を実装し、更に、複数の積層チップパッケージ1の第1の端子22A同士を電気的に接続する配線216を設けて、モジュールを構成している。この例では、水平方向に隣接する複数の積層チップパッケージ1間の隙間には、絶縁性の樹脂が充填されて樹脂層が形成されている。配線216は、複数の積層チップパッケージ1の本体2の上面2aと樹脂層の上面の上に形成されている。配線216は、例えばめっき法によって形成される。複数の積層チップパッケージ1と配線216は、モールド樹脂217によって封止されている。
【0104】
図34に示した第3の例によれば、複数の積層チップパッケージ1を含み、複数の積層チップパッケージ1の第2の端子22B同士が配線基板210によって電気的に接続され、複数の積層チップパッケージ1の第1の端子22A同士が配線216によって電気的に接続されたモジュールを実現することができる。この第3の例によれば、複数の積層チップパッケージ1間の電気的な接続を、配線基板210だけではなく、配線216によっても行うことができる。そのため、第3の例によれば、配線基板210において、複数の積層チップパッケージ1間の電気的な接続を行うための配線が占有する領域が大きくなり過ぎることを防止でき、その結果、モジュールの小型化が可能になる。
【0105】
次に、図35ないし図38を参照して、図34に示したモジュールの製造方法について説明する。この製造方法では、まず、図35に示した配線基板210を用意する。この配線基板210は、樹脂等の絶縁材料によって形成された基板本体211と、基板本体211の上面に配置された複数組のパッド状の電極212と、基板本体211の下面に配置され、側方に突出する複数の外部接続端子213(図34参照)と、基板本体211の下面に配置され、外部接続端子213に接続された配線214と、基板本体211を貫通して、各電極212を配線214に電気的に接続する複数の接続部215と、樹脂等の絶縁材料によって形成され、基板本体211の下面を覆う絶縁層219とを備えている。
【0106】
次に、図36に示したように、1組の電極212に1つの積層チップパッケージ1の複数の第2の端子22Bが接続されるように、配線基板210上に複数の積層チップパッケージ1を実装する。
【0107】
次に、図37に示したように、水平方向に隣接する複数の積層チップパッケージ1間の隙間を埋め、且つ複数の積層チップパッケージ1を覆うように、絶縁性の樹脂よりなる樹脂層221を形成する。次に、配線216が接続される複数の第1の端子22Aが露出するように、樹脂層221に開口部を形成する。
【0108】
次に、図38に示したように、樹脂層221の上に、例えばめっき法によって配線216を形成する。最後に、図34に示したように、複数の積層チップパッケージ1と配線216をモールド樹脂217によって封止する。
【0109】
図39は、複数の積層チップパッケージ1を使用する第4の例を示している。この例では、図34に示した第3の例のように配線基板210上に実装された複数の積層チップパッケージ1の上方に、更に、複数の積層チップパッケージ1を配置して、モジュールを構成している。
【0110】
第4の例のモジュールは、第3の例のモジュールの構成要素のうち、モールド樹脂217以外の構成要素を備えている。第4の例のモジュールは、更に、配線216の上に配置された導体よりなる接続部231と、この接続部231の周囲に配置され、図38に示した複数の積層チップパッケージ1および配線216を覆う絶縁層232とを備えている。
【0111】
第4の例のモジュールは、更に、絶縁層232の上に形成された配線233と、絶縁層232の上に配置された複数の積層チップパッケージ1と、配線233の上に形成された導体よりなる複数の接続部234とを備えている。絶縁層232の上に配置された複数の積層チップパッケージ1の第2の端子22Bは、接続部231に接続され、この接続部231を介して、配線216に電気的に接続されている。
【0112】
第4の例のモジュールは、更に、絶縁層232の上に配置された複数の積層チップパッケージ1、配線233および接続部234を覆う、絶縁性の樹脂よりなる樹脂層235と、この樹脂層235の上に形成された配線236と、配線236を覆うモールド樹脂237とを備えている。樹脂層235には、複数の積層チップパッケージ1の複数の第1の端子22Aと複数の接続部234を露出させる複数の開口部が形成されている。配線233は、これらの開口部を通して、複数の積層チップパッケージ1の複数の第1の端子22Aと複数の接続部234とに接続されている。
【0113】
この第4の例によれば、多くの積層チップパッケージ1を含み、且つ複数の積層チップパッケージ1間が電気的に接続されたモジュールを実現することができる。
【0114】
図40は、複数の積層チップパッケージ1を使用する第5の例を示している。この例では、金属等の熱伝導率の高い材料よりなる冷却板240の両面に、それぞれ、図34に示した第3の例のモジュールを接合して、新たなモジュールを構成している。この第5の例によれば、複数の積層チップパッケージ1の放熱性を向上させることができる。そのため、この第5の例によれば、例えば、電力用半導体素子(パワーデバイス)を有する1以上の積層チップパッケージ1を含むモジュールを実現することが可能になる。
【0115】
図41は、複数の積層チップパッケージ1を使用する第6の例を示している。この例では、1つの配線基板250上に、種々の態様で、複数の積層チップパッケージ1を実装している。図41には、1つの配線基板250上に、単体の積層チップパッケージ1を6個、図30に示した2つの積層チップパッケージ1を含む電子部品201を2個、複数の積層チップパッケージ1を含むモジュール251を8個実装した例を示している。モジュール251は、例えば、第2ないし第5の例のいずれかのモジュールである。配線基板250には、配線基板250上に実装された要素間の電気的な接続を行うための配線252が設けられている。配線基板250上に実装された要素は、例えばモールド樹脂253によって封止されている。
【0116】
以上説明したように、本実施の形態によれば、積層された複数のチップ30を含み、高集積化の可能な積層チップパッケージ1を実現することができる。本実施の形態に係る積層チップパッケージ1は、上面、下面および4つの側面を有する本体2と、この本体2の少なくとも1つの側面に配置された配線3と、本体2の上面2aに配置された複数の第1の端子22Aと、本体2の下面2bに配置された複数の第2の端子22Bとを備えている。本体2は、積層された複数の階層部分10を含んでいる。複数の階層部分10の各々は、上面、下面および4つの側面を有する半導体チップ30と、半導体チップ30の4つの側面のうちの少なくとも1つの側面を覆う絶縁部31と、半導体チップ30に接続された複数の電極32とを含んでいる。絶縁部31は、配線3が配置された本体2の少なくとも1つの側面に配置された少なくとも1つの端面31aを有している。複数の電極32の各々は、配線3が配置された本体2の少なくとも1つの側面に配置され且つ絶縁部31によって囲まれた端面32aを有している。配線3は、複数の階層部分10における複数の電極32の端面32aと複数の第1の端子22Aと複数の第2の端子22Bとに接続されている。
【0117】
本実施の形態では、積層された複数の半導体チップ30は、本体2の少なくとも1つの側面に配置された配線3によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
【0118】
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。
【0119】
また、本実施の形態では、複数の半導体チップ30間の電気的接続を、本体2の少なくとも1つの側面に配置された配線3によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。
【0120】
また、本実施の形態では、配線3の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線3の微細化の要望にも容易に対応することができる。
【0121】
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線3は例えばめっき法によって形成することができるため、より低温下で、配線3を形成することが可能である。また、本実施の形態では、複数の階層部分10の接合も低温下で行うことができる。そのため、チップ30が熱によって損傷を受けることを防止することができる。
【0122】
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ30間の電気的接続を、上下に隣接する2つの階層部分10の界面では行わず、本体2の少なくとも1つの側面に配置された配線3によって行うため、複数の階層部分10の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
【0123】
また、貫通電極方式では、上下のチップの貫通電極同士が例えば半田によって接続されているため、積層された複数のチップに1つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しい。これに対し、本実施の形態では、積層チップパッケージ1に1つ以上の不良の半導体チップ30が含まれていた場合に、その不良チップを良品のチップと容易に交換することが可能である。すなわち、不良チップを良品のチップと交換する場合には、まず、例えば研磨によって配線3を除去する。次に、少なくとも不良の半導体チップ30を含む階層部分10と他の階層部分10とが分離するように、本体2を分解して、不良の半導体チップ30を取り出す。本実施の形態では、上下に隣接する2つの階層部分10は接着剤によって接合されているので、これらの分離は容易である。次に、不良の半導体チップ30の代りに良品の半導体チップ30を用いて、本体2を再構築する。次に、再構築された本体2において配線3を形成すべき側面を研磨した後、この側面に配線3を形成する。
【0124】
また、本実施の形態に係る積層チップパッケージの製造方法では、特許文献1に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージのコストを低減することができる。
【0125】
以上のことから、本実施の形態によれば、積層チップパッケージ1を低コストで短時間に大量生産することが可能になる。
【0126】
また、本実施の形態に係る積層チップパッケージの製造方法によれば、積層基礎構造物115を構成する複数の基礎構造物110を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージ1を、高い歩留まりで製造することが可能になる。
【0127】
また、本実施の形態に係る積層チップパッケージ1によれば、本体2の少なくとも1つの側面に配置された配線3と、本体2の上面2aに配置された複数の第1の端子22Aと、本体2の下面2bに配置された複数の第2の端子22Bとを備えていることにより、例えば図30ないし図41に示したように、複数の積層チップパッケージ1間の電気的な接続の多様化が可能になる。その結果、本実施の形態によれば、複数の積層チップパッケージ1を含むシステムの小型化が可能になる。
【0128】
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。本実施の形態に係る積層チップパッケージ1の外観は、第1の実施の形態と同様に、図1および図2に示したようになる。
【0129】
図42は、本実施の形態における1つの階層部分10を示す斜視図である。本実施の形態では、半導体チップ30の第3の側面30eと第4の側面30fは、それぞれ、本体2の第3の側面2eと第4の側面2fに配置されている。半導体チップ30の第1の側面30cと第2の側面30dは、それぞれ、本体の第1の側面2cと第2の側面2dに向いている。また、本実施の形態では、絶縁部31は、半導体チップ30の4つの側面のうち、第1の側面30cと第2の側面30dを覆っているが、第3の側面30eと第4の側面30fは覆っていない。
【0130】
次に、図43を参照して、本実施の形態に係る積層チップパッケージ1の製造方法が第1の実施の形態とは異なる点について説明する。図43は、本実施の形態において、図5に示した工程で作製される研磨前基礎構造物本体105の一部を示している。本実施の形態では、図5に示した工程において、複数の溝104として、図13に示した複数のスクライブライン102Aに沿った複数の第1の溝104Aのみを形成する。すなわち、本実施の形態では、第1の実施の形態では形成していた、複数のスクライブライン102Bに沿った複数の第2の溝104B(図15参照)を形成しない。本実施の形態では、図29に示した工程において、スクライブライン102Bに沿って本体集合体130が切断され、これにより、複数の半導体チップ予定部30Pは、互いに分離されて、それぞれ半導体チップ30となる。また、スクライブライン102Bに沿って本体集合体130が切断されることにより、半導体チップ30の第3の側面30eと第4の側面30fが形成される。
【0131】
本実施の形態によれば、第1の実施の形態に比べて、1つの階層部分10において半導体チップ30が占める領域の割合を大きくすることができ、その結果、積層チップパッケージ1における集積度を大きくすることが可能になる。本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。
【0132】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、複数の本体集合体130を並べて、この複数の本体集合体130における各本体予定部2Pに対して同時に配線3を形成したが、複数の本体集合体130を並べずに、1つの本体集合体130における各本体予定部2Pに対して配線3を形成してもよい。
【0133】
また、配線3が形成された後の本体集合体130を切断して本体2を形成した後、本体集合体130を切断することによって本体2に形成された面に、更に他の配線を形成してもよい。
【符号の説明】
【0134】
1…積層チップパッケージ、2…本体、3A,3B…配線、11〜18…階層部分、22A…第1の端子、22B…第2の端子、30…半導体チップ、31…絶縁部、32…電極、101…基礎構造物前ウェハ、104…溝、110…基礎構造物。
【技術分野】
【0001】
本発明は、積層された複数のチップを含む積層チップパッケージおよびその製造方法に関する。
【背景技術】
【0002】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。
【0003】
近年、高集積化された電子部品として、システム・イン・パッケージ(System in Package;以下、SiPと記す。)、特に複数のチップを積層する3次元実装技術を用いたSiPが注目されている。本出願において、積層された複数のチップを含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【0004】
積層チップパッケージを製造するための3次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【0005】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。
【0006】
貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にCu等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。
【0007】
また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。
【0008】
また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。
【0009】
また、貫通電極方式では、積層された複数のチップに1つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しいという問題点がある。すなわち、貫通電極方式によって製造された積層チップパッケージでは、上下のチップの貫通電極同士が例えば半田によって接続されている。そのため、この積層チップパッケージから不良チップを取り外す際には、不良チップと他のチップとの間の半田を加熱により溶融させる必要がある。しかし、これにより、良品チップ間の半田も溶融するため、良品チップ間の半田が酸化したり、流れ出したりして、良品チップ間の電気的接続の不良が発生するおそれがある。そのため、貫通電極方式では、積層された複数のチップに1つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しく、その結果、積層チップパッケージの歩留まりが低くなると共に、コストが高くなる。
【0010】
特許文献1には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer(ネオ・ウェハ)と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、1つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip(ネオ・チップ)と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
【0011】
非特許文献1には、特許文献1に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の2つ側面に配線を形成することが記載されている。
【0012】
特許文献2には、それぞれフレキシブルなポリマー基板に1以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】米国特許第5,953,588号明細書
【特許文献2】米国特許第7,127,807 B2号明細書
【非特許文献】
【0014】
【非特許文献1】Keith D. Gann,“Neo-Stacking Technology”,HDI Magazine,1999年12月
【発明の概要】
【発明が解決しようとする課題】
【0015】
特許文献1に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。
【0016】
特許文献2に記載された多層モジュールでは、1つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。
【0017】
ところで、一般的に、積層チップパッケージ等の電子部品パッケージは、配線基板に実装されて使用される。また、一般的に、配線基板に複数の電子部品パッケージを実装し、複数の電子部品パッケージ間で電気的な接続を行う場合には、この電気的な接続は、配線基板を介して行われる。この場合、配線基板において、複数の電子部品パッケージと、これらを電気的に接続するための配線が占有する領域が大きくなり、複数の電子部品パッケージと配線基板を含むシステムの小型化が難しくなる。
【0018】
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数のチップを含む積層チップパッケージを低コストで短時間に大量生産することを可能にすると共に、複数の積層チップパッケージ間の電気的な接続の多様化を可能にする積層チップパッケージおよびその製造方法、ならびに複数の積層チップパッケージを含む電子部品を提供することにある。
【課題を解決するための手段】
【0019】
本発明の積層チップパッケージは、上面、下面および4つの側面を有する本体と、本体の少なくとも1つの側面に配置された配線と、本体の上面に配置された複数の第1の端子と、本体の下面に配置された複数の第2の端子とを備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分の各々は、上面、下面および4つの側面を有する半導体チップと、半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部と、半導体チップに接続された複数の電極とを含んでいる。絶縁部は、配線が配置された本体の少なくとも1つの側面に配置された少なくとも1つの端面を有している。複数の電極の各々は、配線が配置された本体の少なくとも1つの側面に配置され且つ絶縁部によって囲まれた端面を有している。配線は、複数の階層部分における複数の電極の端面と複数の第1の端子と複数の第2の端子とに接続されている。
【0020】
本発明の積層チップパッケージの製造方法は、積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、複数の基礎構造物を用いて本体を作製すると共に、本体に対して複数の第1の端子と複数の第2の端子と配線とを形成して、積層チップパッケージを完成させる工程とを備えている。
【0021】
本発明の積層チップパッケージの製造方法において、複数の基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
互いに反対側を向いた第1および第2の面を有する1つの半導体ウェハにおける第1の面に処理を施すことによって、それぞれデバイスを含む複数の半導体チップ予定部が配列され、且つ半導体ウェハの第1および第2の面に対応する第1および第2の面を有する基礎構造物前ウェハを作製する工程と、
基礎構造物前ウェハに対して、少なくとも1つの半導体チップ予定部に隣接するように延び、且つ基礎構造物前ウェハの第1の面において開口する1以上の溝を形成する工程と、
1以上の溝を埋めるように、後に絶縁部の一部となる絶縁層を形成する工程と、
一部が絶縁層の上に配置されるように、複数の電極を形成する工程とを含み、
積層チップパッケージを完成させる工程において、溝が延びる方向に沿って切断面が形成されるように絶縁層を切断し、これにより、絶縁層の切断面によって絶縁部の少なくとも1つの端面の一部が形成され、且つ複数の電極の端面が露出してもよい。
【0022】
また、本発明の積層チップパッケージの製造方法において、積層チップパッケージを完成させる工程は、
複数の基礎構造物を、積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第1の端子と複数組の第2の端子とを設けて、積層基礎構造物を作製する工程と、
積層基礎構造物を切断することによって、複数の階層部分の積層方向と直交する一方向に配列され、それぞれ後に、第1の端子と複数の第2の端子とが配置された状態の本体となる複数の本体予定部を含む本体集合体を作製する工程と、
本体集合体における各本体予定部に対してそれぞれ配線を形成する工程と、
配線の形成後、複数の本体予定部が互いに分離されてそれぞれ本体となることによって複数の積層チップパッケージが形成されるように、本体集合体を切断する工程とを含んでいてもよい。
【0023】
積層基礎構造物を作製する工程では、複数の基礎構造物を積層して形成された積層体の積層方向の両端面に、それぞれ、複数組の第1の端子を含む第1の端子用ウェハと複数組の第2の端子を含む第2の端子用ウェハを張り付けてもよい。
【0024】
本発明の電子部品は、積層された複数の本発明の積層チップパッケージを含み、上下に隣接する2つの積層チップパッケージが電気的に接続されて構成されたものである。この電子部品では、上下に隣接する2つの積層チップパッケージにおいて、下側の積層チップパッケージの複数の第1の端子と上側の積層チップパッケージの複数の第2の端子とが電気的に接続されている。
【発明の効果】
【0025】
本発明の積層チップパッケージおよびその製造方法、ならびに電子部品によれば、積層チップパッケージを低コストで短時間に大量生産することが可能になると共に、複数の積層チップパッケージ間の電気的な接続の多様化が可能になるという効果を奏する。
【0026】
また、本発明の電子部品によれば、複数の階層部分を含む電子部品のリワーク(作り直し)が容易になるという効果を奏する。
【図面の簡単な説明】
【0027】
【図1】本発明の第1の実施の形態に係る積層チップパッケージの斜視図である。
【図2】下面側から見た図1の積層チップパッケージを示す斜視図である。
【図3】図1に示した積層チップパッケージに含まれる1つの階層部分を示す斜視図である。
【図4】本発明の第1の実施の形態に係る積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハの一部を示す断面図である。
【図5】図4に示した工程に続く工程で作製される研磨前基礎構造物本体の一部を示す断面図である。
【図6】図5に示した工程に続く工程で作製される構造物の一部を示す断面図である。
【図7】図6に示した工程に続く工程で作製される研磨前基礎構造物の一部を示す断面図である。
【図8】図7に示した工程に続く工程で作製される構造物の一部を示す断面図である。
【図9】図8に示した工程に続く工程で作製される基礎構造物の一部を示す断面図である。
【図10】図9に示した工程に続く工程で作製される積層体の一部を示す断面図である。
【図11】図10に示した工程に続く工程で作製される積層体の一部を示す断面図である。
【図12】図11に示した工程に続く工程で作製される積層体の一部を示す断面図である。
【図13】図4に示した工程で作製される基礎構造物前ウェハを示す斜視図である。
【図14】図13に示した基礎構造物前ウェハにおける半導体チップ予定部の内部の構造の一例を示す断面図である。
【図15】図5に示した工程で作製される研磨前基礎構造物本体の一部を示す斜視図である。
【図16】図7に示した工程で作製される研磨前基礎構造物の一部を示す斜視図である。
【図17】図9に示した工程で作製される基礎構造物の一部を示す斜視図である。
【図18】図12に示した工程に続く工程を示す説明図である。
【図19】図18に示した工程に続く工程で作製される積層基礎構造物の一部を示す断面図である。
【図20】図18に示した工程に続く工程で作製される積層基礎構造物を示す斜視図である。
【図21】図19に示した工程に続く工程で作製される本体集合体の一部を示す断面図である。
【図22】図21に示した工程で作製される本体集合体の一例を示す斜視図である。
【図23】図21に示した工程で作製される本体集合体の他の例を示す斜視図である。
【図24】図21に示した工程で作製される本体集合体の一部を示す斜視図である。
【図25】本発明の第1の実施の形態に係る積層チップパッケージの製造方法において、複数の本体集合体を並べる方法の一例を示す説明図である。
【図26】それぞれ治具が張り付けられた複数の本体集合体が並べられた状態を示す斜視図である。
【図27】それぞれ治具が張り付けられていない複数の本体集合体が並べられた状態を示す斜視図である。
【図28】配線が形成された後の本体集合体の一部を示す斜視図である。
【図29】本体集合体を切断して作製された複数の積層チップパッケージを示す斜視図である。
【図30】複数の積層チップパッケージを使用する第1の例を示す斜視図である。
【図31】複数の積層チップパッケージを使用する第2の例を示す斜視図である。
【図32】図31に示した配線基板の斜視図である。
【図33】図31に示した配線基板の断面図である。
【図34】複数の積層チップパッケージを使用する第3の例を示す斜視図である。
【図35】図34に示したモジュールの製造方法における一工程を示す断面図である。
【図36】図35に示した工程に続く工程を示す断面図である。
【図37】図36に示した工程に続く工程を示す断面図である。
【図38】図37に示した工程に続く工程を示す断面図である。
【図39】複数の積層チップパッケージを使用する第4の例を示す断面図である。
【図40】複数の積層チップパッケージを使用する第5の例を示す断面図である。
【図41】複数の積層チップパッケージを使用する第6の例を示す斜視図である。
【図42】本発明の第2の実施の形態に係る積層チップパッケージに含まれる1つの階層部分を示す斜視図である。
【図43】本発明の第2の実施の形態における研磨前基礎構造物本体の一部を示す斜視図である。
【発明を実施するための形態】
【0028】
[第1の実施の形態]
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図1および図2を参照して、本発明の第1の実施の形態に係る積層チップパッケージの構成について説明する。図1は、本実施の形態に係る積層チップパッケージの斜視図である。図2は、下面側から見た図1の積層チップパッケージを示す斜視図である。図1および図2に示したように、本実施の形態に係る積層チップパッケージ1は、直方体形状の本体2を備えている。本体2は、上面2a、下面2b、互いに反対側を向いた第1の側面2cおよび第2の側面2d、ならびに互いに反対側を向いた第3の側面2eおよび第4の側面2fを有している。
【0029】
積層チップパッケージ1は、更に、本体2の少なくとも1つの側面に配置された配線を備えている。図1および図2に示した例では、積層チップパッケージ1は、本体2の第1の側面2cに配置された第1の配線3Aと、本体2の第2の側面2dに配置された第2の配線3Bとを備えている。
【0030】
積層チップパッケージ1は、更に、本体2の上面2aに配置された複数のパッド状の第1の端子22Aと、本体2の下面2bに配置された複数のパッド状の第2の端子22Bとを備えている。
【0031】
本体2は、積層された複数の階層部分を含んでいる。図1および図2には、一例として、本体2が、下から順に配置された8つの階層部分11,12,13,14,15,16,17,18を含んでいる例を示している。しかし、本体2に含まれる階層部分の数は8つに限らず、複数であればよい。以下の説明では、任意の階層部分に関しては、符号10を付して表す。
【0032】
本体2は、更に、最も上に配置された階層部分18の上に配置された端子層20Aと、最も下に配置された階層部分11の下に配置された端子層20Bとを含んでいる。上下に隣接する2つの階層部分の間、階層部分18と端子層20Aの間、および階層部分11と端子層20Bの間は、それぞれ、接着剤によって接合されている。階層部分11〜18と端子層20A,20Bは、いずれも、上面と、下面と、4つの側面とを有している。複数の第1の端子22Aは、端子層20Aの上面に配置されている。複数の第2の端子22Bは、端子層20Bの下面に配置されている。第1の端子22Aと第2の端子22Bは、積層チップパッケージ1における外部接続端子として機能する。
【0033】
複数の第1の端子22Aのうちのいくつかは、本体2の側面2cに対応する位置に配置された端面を有し、この端面に第1の配線3Aが接続されている。複数の第1の端子22Aのうちの他のいくつかは、本体2の側面2dに対応する位置に配置された端面を有し、この端面に第2の配線3Bが接続されている。
【0034】
同様に、複数の第2の端子22Bのうちのいくつかは、本体2の側面2cに対応する位置に配置された端面を有し、この端面に第1の配線3Aが接続されている。複数の第2の端子22Bのうちの他のいくつかは、本体2の側面2dに対応する位置に配置された端面を有し、この端面に第2の配線3Bが接続されている。
【0035】
積層チップパッケージ1は、更に、樹脂等の絶縁性の材料によって形成され、本体2の上面2aおよび複数の第1の端子22Aを覆う第1のオーバーコート層と、樹脂等の絶縁性の材料によって形成され、本体2の下面2bおよび複数の第2の端子22Bを覆う第2のオーバーコート層とを備えていてもよい。この場合、第1のオーバーコート層には、複数の第1の端子22Aの各々の一部を露出させる複数の開口部を形成し、第2のオーバーコート層には、複数の第2の端子22Bの各々の一部を露出させる複数の開口部を形成する。
【0036】
図3は、1つの階層部分10を示す斜視図である。図3に示したように、階層部分10は、半導体チップ30を含んでいる。半導体チップ30は、上面30a、下面30b、互いに反対側を向いた第1の側面30cおよび第2の側面30d、ならびに互いに反対側を向いた第3の側面30eおよび第4の側面30fを有している。側面30c,30d,30e,30fは、それぞれ、本体2の側面2c,2d,2e,2fに向いている。
【0037】
階層部分10は、更に、半導体チップ30の4つの側面のうちの少なくとも1つの側面を覆う絶縁部31と、半導体チップ30に接続された複数の電極32とを含んでいる。絶縁部31は、配線が配置された本体2の少なくとも1つの側面に配置された少なくとも1つの端面31aを有している。図3に示した例では、絶縁部31は、半導体チップ30の4つの側面の全てを覆い、絶縁部31は、本体2の4つの側面に配置された4つの端面31aを有している。また、この例では、絶縁部31は、半導体チップ30の上面30aも覆っている。
【0038】
また、図3に示した例では、複数の電極32は、複数の第1の電極32Aと、複数の第2の電極32Bとを含んでいる。複数の第1の電極32Aの各々は、本体2の第1の側面2cに配置され且つ絶縁部31によって囲まれた端面32Aaを有している。複数の第2の電極32Bの各々は、本体2の第2の側面2dに配置され且つ絶縁部31によって囲まれた端面32Baを有している。本体2の第1の側面2cに配置された第1の配線3Aは、複数の階層部分10における複数の第1の電極32Aの端面32Aaに接続されている。本体2の第2の側面2dに配置された第2の配線3Bは、複数の階層部分10における複数の第2の電極32Bの端面32Baに接続されている。以下、任意の電極に関しては符号32を付して表し、任意の電極32の端面に関しては符号32aを付して表す。
【0039】
半導体チップ30は、フラッシュメモリ、DRAM、SRAM、MRAM、PROM、FeRAM等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ30を含む積層チップパッケージ1によって、大容量のメモリを実現することができる。また、本実施の形態に係る積層チップパッケージ1によれば、積層チップパッケージ1に含まれる半導体チップ30の数を変えることにより、64GB(ギガバイト)、128GB、256GB等の種々の容量のメモリを容易に実現することができる。
【0040】
また、積層チップパッケージ1は、互いに異なる種類のメモリを構成するメモリチップとしての複数の半導体チップ30を含んでいてもよい。また、積層チップパッケージ1は、メモリチップとしての半導体チップ30と、メモリチップを制御するコントローラとしての半導体チップ30とを含んでいてもよい。
【0041】
また、半導体チップ30は、メモリチップに限らず、CPU、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージ1は、特にSiPを実現するのに適している。
【0042】
半導体チップ30の歩留まりが高い場合には、積層チップパッケージ1に不良の半導体チップ30が含まれることによる積層チップパッケージ1のリワーク(作り直し)の可能性が低いため、本体2に含まれる階層部分の数を8や16のように多くしてもよい。一方、半導体チップ30の歩留まりが低い場合には、積層チップパッケージ1のリワークを容易にするために、本体2に含まれる階層部分の数は、2や4のように少ない方が好ましい。
【0043】
次に、本実施の形態に係る積層チップパッケージ1の製造方法について説明する。本実施の形態に係る積層チップパッケージ1の製造方法は、積層チップパッケージ1の複数の階層部分10にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分10を複数含み、後にそれら対応する階層部分10のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、この複数の基礎構造物を用いて本体2を作製すると共に、本体2に対して複数の第1の端子22Aと複数の第2の端子22Bと配線3A,3Bとを形成して、積層チップパッケージ1を完成させる工程とを備えている。複数の基礎構造物の各々は、同種の階層部分10を複数含んでいてもよい。
【0044】
積層チップパッケージ1を完成させる工程は、複数の基礎構造物を、積層チップパッケージ1の複数の階層部分10の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第1の端子22Aと複数組の第2の端子22Bとを設けて、積層基礎構造物を作製する工程を含んでいる。
【0045】
以下、図4ないし図20を参照して、本実施の形態に係る積層チップパッケージ1の製造方法における積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、積層チップパッケージ1の複数の階層部分10にそれぞれ対応する複数の基礎構造物前ウェハを作製する。
【0046】
図4は、1つの基礎構造物前ウェハを作製する工程を示している。この工程では、互いに反対側を向いた第1の面100aおよび第2の面100bを有する1つの半導体ウェハ100における第1の面100aに処理、例えばウェハプロセスを施すことによって、それぞれデバイスを含み、後に複数の半導体チップ30となる複数の半導体チップ予定部30Pが配列された基礎構造物前ウェハ101を作製する。基礎構造物前ウェハ101における複数の半導体チップ予定部30Pは、後に同種の複数の半導体チップ30となるものであってもよい。基礎構造物前ウェハ101は、半導体ウェハ100の第1の面100aに対応する第1の面101aと、半導体ウェハ100の第2の面100bに対応する第2の面101bとを有している。基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ101において、複数の半導体チップ予定部30Pは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。
【0047】
半導体ウェハ100としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。基礎構造物前ウェハ101において、第1の面101aは、デバイスが形成されているデバイス形成面である。複数の半導体チップ予定部30Pの各々は、基礎構造物前ウェハ101の第1の面101aに配置された複数のパッド状電極34を有している。
【0048】
図13は、基礎構造物前ウェハ101を示す斜視図である。図13に示したように、基礎構造物前ウェハ101には、縦方向に隣接する2つの半導体チップ予定部30Pの境界を通るように横方向に延びる複数のスクライブライン102Aと、横方向に隣接する2つの半導体チップ予定部30Pの境界を通るように縦方向に延びる複数のスクライブライン102Bとが形成されている。
【0049】
図14は、図13に示した基礎構造物前ウェハ101における半導体チップ予定部30Pの内部の構造の一例を示す断面図である。ここでは、半導体チップ予定部30Pに、デバイスとして、フラッシュメモリにおける複数のメモルセルが形成されている例を示す。図14は、半導体チップ予定部30Pに形成されたデバイスとしての複数のメモルセルのうちの1つを示している。このメモリセル40は、半導体ウェハ100よりなるP型シリコン基板41の表面(半導体ウェハ100の第1の面100a)の近傍に形成されたソース42およびドレイン43を備えている。ソース42およびドレイン43は、共にN型の領域である。ソース42とドレイン43は、これらの間にP型シリコン基板41の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル40は、更に、ソース42とドレイン43の間において基板41の表面上に順に積層された絶縁膜44、浮遊ゲート45、絶縁膜46および制御ゲート47を備えている。メモリセル40は、更に、ソース42、ドレイン43、絶縁膜44、浮遊ゲート45、絶縁膜46および制御ゲート47を覆う絶縁層48を備えている。この絶縁層48には、ソース42、ドレイン43、制御ゲート47のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル40は、それぞれ、ソース42、ドレイン43、制御ゲート47の上方の位置で絶縁層48上に形成されたソース電極52、ドレイン電極53、制御ゲート電極57を備えている。ソース電極52、ドレイン電極53、制御ゲート電極57は、それぞれ、対応するコンタクトホールを通して、ソース42、ドレイン43、制御ゲート47に接続されている。
【0050】
積層チップパッケージ1の複数の階層部分10にそれぞれ対応する複数の基礎構造物前ウェハ101は、いずれも、図4を参照して説明した工程によって作製される。
【0051】
図5は、図4に示した工程に続く工程を示している。この工程では、まず、基礎構造物前ウェハ101の第1の面101aの全体を覆うように、フォトレジスト等よりなる保護膜103を形成する。次に、基礎構造物前ウェハ101に対して、少なくとも1つの半導体チップ予定部30Pに隣接するように延び、且つ基礎構造物前ウェハ101の第1の面101aにおいて開口する1以上の溝104を形成する。ここでは、図5に示したように、複数の溝104を形成するものとする。隣接する2つの半導体チップ予定部30Pの境界の位置では、隣接する2つの半導体チップ予定部30Pの境界を通るように溝104が形成される。このようにして、複数の溝104が形成された後の基礎構造物前ウェハ101よりなる研磨前基礎構造物本体105が作製される。研磨前基礎構造物本体105は、複数の半導体チップ予定部30Pを含んでいる。また、研磨前基礎構造物本体105は、半導体ウェハ100の第1の面100aおよび基礎構造物前ウェハ101の第1の面101aに対応する第1の面105aと、半導体ウェハ100の第2の面100bおよび基礎構造物前ウェハ101の第2の面101bに対応する第2の面105bと、第1の面105aにおいて開口する複数の溝104とを有している。研磨前基礎構造物本体105において、第1の面105aは、デバイスが形成されているデバイス形成面である。
【0052】
複数の溝104は、図13に示したスクライブライン102A,102Bに沿って形成される。また、溝104は、その底部が基礎構造物前ウェハ101の第2の面101bに達しないように形成される。溝104の幅は、例えば10〜150μmの範囲内である。溝104の深さは、例えば30〜150μmの範囲内である。溝104は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。
【0053】
図15は、図5に示した工程で作製される研磨前基礎構造物本体105の一部を示している。本実施の形態では、複数の溝104は、複数の第1の溝104Aと複数の第2の溝104Bとを含んでいる。複数の第1の溝104Aと複数の第2の溝104Bは、互いに直交する方向に延びている。なお、図15には、1つの第1の溝104Aと1つの第2の溝104Bのみを示している。第1の溝104Aは、図13に示したスクライブライン102Aに沿って形成され、第2の溝104Bは、図13に示したスクライブライン102Bに沿って形成されている。
【0054】
図6は、図5に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物本体105の複数の溝104を埋め、且つ複数のパッド状電極34を覆うように、絶縁層106を形成する。この絶縁層106は、後に絶縁部31の一部となるものである。次に、絶縁層106に、複数のパッド状電極34を露出させるための複数の開口部106aを形成する。
【0055】
絶縁層106は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層106は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。絶縁層106が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層106に開口部106aを形成することができる。絶縁層106が感光性を有しない材料によって形成されている場合には、絶縁層106を選択的にエッチングすることによって、絶縁層106に開口部106aを形成することができる。
【0056】
また、絶縁層106は、複数の溝104を埋める第1層と、この第1層および複数のパッド状電極34を覆う第2層とを含んでいてもよい。この場合には、開口部106aは、第2層に形成される。第1層と第2層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第2層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第2層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第2層に開口部106aを形成することができる。第2層が感光性を有しない材料によって形成されている場合には、第2層を選択的にエッチングすることによって、第2層に開口部106aを形成することができる。
【0057】
また、絶縁層106は、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁層106を形成することにより、後にダイシングソーによって絶縁層106を切断する場合に、絶縁層106の切断が容易になる。
【0058】
また、絶縁層106は、透明であることが好ましい。絶縁層106が透明であることにより、後に絶縁層106の上に形成されるアライメントマークを、絶縁層106を通して容易に認識することが可能になる。
【0059】
図7は、図6に示した工程に続く工程を示している。この工程では、一部が絶縁層106の上に配置されるように、複数の電極32を形成する。各電極32は、開口部106aを通してパッド状電極34に接続される。図16は、図7に示した工程で作製される構造物の一部を示している。なお、図7および図16には、隣接する2つの半導体チップ予定部30Pの各々から延びる電極32同士が連結されている例を示している。しかし、隣接する2つの半導体チップ予定部30Pの各々から延びる電極32は連結されていなくてもよい。
【0060】
電極32は、Cu等の導電性材料によって形成される。また、電極32は、例えばフレームめっき法によって形成される。この場合には、まず、絶縁層106の上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトリソグラフィによりフォトレジスト層をパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、電極32の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極32が形成される。
【0061】
図16に示したように、複数の電極32を形成する工程では、複数の電極32の形成と同時に、絶縁層106の上に複数のアライメントマーク107を形成する。アライメントマーク107は、溝104の上方の位置に配置される。アライメントマーク107の材料および形成方法は、電極32と同様である。
【0062】
このようにして、図7および図16に示す研磨前基礎構造物109が作製される。研磨前基礎構造物109は、研磨前基礎構造物本体105と、研磨前基礎構造物本体105の複数の溝104を埋め、後に絶縁部31の一部となる絶縁層106と、一部が絶縁層106の上に配置された複数の電極32と、絶縁層106の上に配置された複数のアライメントマーク107とを備えている。また、研磨前基礎構造物109は、半導体ウェハ100の第1の面100aおよび基礎構造物前ウェハ101の第1の面101aに対応する第1の面109aと、半導体ウェハ100の第2の面100bおよび基礎構造物前ウェハ101の第2の面101bに対応する第2の面109bとを有している。
【0063】
積層チップパッケージ1の複数の階層部分10にそれぞれ対応する複数の研磨前基礎構造物109は、いずれも、図5ないし図7を参照して説明した工程によって作製される。
【0064】
図8は、図7に示した工程に続く工程を示している。この工程では、1つの研磨前基礎構造物109の第1の面109aが、図8に示した板状の治具112の一方の面に対向するように、絶縁性の接着剤によって、研磨前基礎構造物109を治具112に張り付ける。以下、この治具112に貼り付けられた研磨前基礎構造物109を、第1の研磨前基礎構造物109と呼ぶ。また、第1の研磨前基礎構造物109を作製する基となる基礎構造物前ウェハ101を第1の基礎構造物前ウェハ101と呼ぶ。接着剤によって形成される絶縁層113は、電極32を覆い、絶縁部31の一部となる。絶縁層113は、透明であることが好ましい。
【0065】
次に、第1の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。図8において、破線は、研磨後の面109bの位置を示している。第1の研磨前基礎構造物109における第2の面109bを研磨することにより、第1の研磨前基礎構造物109が研磨により薄くされることによって、基礎構造物110が、治具112に張り付けられた状態で形成される。この基礎構造物110の厚みは、例えば30〜100μmである。
【0066】
図9は、治具112に張り付けられた基礎構造物110を示している。以下、この治具112に張り付けられた基礎構造物110を、第1の基礎構造物110と呼ぶ。第1の基礎構造物110は、第1の研磨前基礎構造物109の第1の面109aに対応する第1の面110aと、その反対側の第2の面110bとを有している。第2の面110bは、研磨された面である。
【0067】
図17は、図9に示した工程で作製される第1の基礎構造物110の一部を示している。前述のように、複数の溝104が露出するまで、第1の研磨前基礎構造物109における第2の面109bを研磨することにより、複数の半導体チップ予定部30Pは、互いに分離されて、それぞれ半導体チップ30となる。
【0068】
図10は、図9に示した工程に続く工程を示している。この工程では、治具112に張り付けられた第1の基礎構造物110に、絶縁性の接着剤によって、研磨前基礎構造物109を張り付ける。この研磨前基礎構造物109は、第1の面109aが、第1の基礎構造物110の研磨された面すなわち第2の面110bに対向するように、第1の基礎構造物110に張り付けられる。以下、第1の基礎構造物110に張り付けられる研磨前基礎構造物109を、第2の研磨前基礎構造物109と呼ぶ。また、第2の研磨前基礎構造物109を作製する基となる基礎構造物前ウェハ101を第2の基礎構造物前ウェハ101と呼ぶ。接着剤によって形成される絶縁層113は、電極32を覆い、絶縁部31の一部となる。絶縁層113は、透明であることが好ましい。
【0069】
次に、第2の研磨前基礎構造物109における第2の面109bを研磨する。この研磨は、複数の溝104が露出するまで行う。図10において、破線は、研磨後の面109bの位置を示している。第2の研磨前基礎構造物109における第2の面109bを研磨することにより、第2の研磨前基礎構造物109が研磨により薄くされることによって、基礎構造物110が、第1の基礎構造物110上に積層された状態で形成される。以下、この第1の基礎構造物110上に積層された基礎構造物110を第2の基礎構造物110と呼ぶ。
【0070】
図11は、第2の研磨前基礎構造物109における第2の面109bが研磨されて、治具112上に第1の基礎構造物110と第2の基礎構造物110とが積層された状態を示している。第2の基礎構造物110は、第2の研磨前基礎構造物109の第1の面109aに対応する第1の面110aと、その反対側の第2の面110bとを有している。第2の面110bは、研磨された面である。第2の基礎構造物110の厚みは、第1の基礎構造物110と同様に、例えば30〜100μmである。
【0071】
ここで、絶縁層106,113が透明である場合には、治具112としてアクリル板、ガラス板等の透明なものを用いることにより、第1の基礎構造物110に第2の研磨前基礎構造物109を張り付ける際に、治具112の外側より、第1の基礎構造物110と第2の研磨前基礎構造物109におけるアライメントマーク107を見ることが可能になる。これにより、アライメントマーク107を利用して、第1の基礎構造物110と第2の研磨前基礎構造物109の位置合わせを行うことが可能になる。
【0072】
以下、図10および図11に示した工程と同様の工程を繰り返し行って、第2の基礎構造物110の上に更に1つ以上の基礎構造物110を積層して、治具112上に3つ以上の基礎構造物110を積層してもよい。ここでは、一例として、図12に示したように、治具112上に4つの基礎構造物110を積層するものとする。なお、本実施の形態において、治具112上に積層する基礎構造物110の数は2つ以上であればよい。
【0073】
図18は、図12に示した工程に続く工程を示している。この工程では、それぞれ4つの基礎構造物110を含む2つの積層体を用意し、この2つの積層体を張り合わせて、8つの基礎構造物110を含む新たな積層体を作製する。4つの基礎構造物110を含む2つの積層体は、いずれも図8ないし図12に示した工程によって作製される。なお、図18において上側に配置された4つの基礎構造物110を含む積層体と治具112の組み合わせは、図12に示した積層体と治具112とを分離した後、治具112を、積層体において当初張り付けられていた面とは反対側の面に張り付けることによって作製されている。このように、張り合わせる2つの積層体の一方について、治具112を張り直すことにより、図18に示したように、8つの基礎構造物110における第1および第2の面の上下の位置関係が同じになるように、8つの基礎構造物110を積層することが可能になる。
【0074】
図19および図20は、図18に示した工程に続く工程を示す。この工程では、図18に示した工程で作製された8つの基礎構造物110を含む積層体の積層方向の両端面すなわち上面と下面に端子用ウェハ120A,120Bを張り付けて、積層基礎構造物115を作製する。端子用ウェハ120A,120Bは、樹脂、セラミック等の絶縁材料によって形成され、板状になっている。端子用ウェハ120Aの上面には、複数の積層チップパッケージ1に対応する複数組の第1の端子22Aが配置されている。この端子用ウェハ120Aは、8つの基礎構造物110を含む積層体の上面に張り付けられる。端子用ウェハ120Bの下面には、複数の積層チップパッケージ1に対応する複数組の第2の端子22Bが配置されている。この端子用ウェハ120Bは、8つの基礎構造物110を含む積層体の下面に張り付けられる。
【0075】
図20に示したように、端子用ウェハ120Aは、後に互いに分離されてそれぞれ端子層20Aとなる複数の端子層予定部20APを含んでいる。1組の第1の端子22Aは、1つの端子層予定部20APに配置されている。なお、図19および図20には、隣接する2つの端子層予定部20APの境界において、2つの端子層予定部20APの各々に配置された複数の第1の端子22A同士が連結されている例を示している。しかし、隣接する2つの端子層予定部20APの各々に配置された複数の第1の端子22Aは連結されていなくてもよい。図示しないが、端子用ウェハ120Bも、同様に、後に互いに分離されてそれぞれ端子層20Bとなる複数の端子層予定部を含み、1つの端子層予定部に1組の第2の端子22Bが配置されている。
【0076】
端子用ウェハ120A,120Bは、透明であってもよい。この場合、端子用ウェハ120Aの上面と端子用ウェハ120Bの下面の少なくとも一方において、隣接する2つの端子層予定部の境界の位置にアライメントマークを設けてもよい。
【0077】
本実施の形態では、複数の基礎構造物110を、積層チップパッケージ1の複数の階層部分10の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第1の端子22Aと複数組の第2の端子22Bとを設けて、積層基礎構造物115を作製する。図19および図20に示した例では、8つの基礎構造物110を含む積層体の上面と下面に、端子用ウェハ120A,120Bを用いて複数組の第1の端子22Aと複数組の第2の端子22Bとを設けている。しかし、端子用ウェハ120A,120Bを用いずに、積層体の上面と下面に複数組の第1の端子22Aと複数組の第2の端子22Bとを設けてもよい。例えば、図19に示した8つの基礎構造物110を含む積層体の上面に絶縁膜を形成し、この絶縁膜の上に、例えばめっき法によって複数組の第1の端子22Aを形成してもよい。また、図19に示した8つの基礎構造物110を含む積層体の下面は絶縁層113によって形成されているので、この積層体の下面に、例えばめっき法によって複数組の第2の端子22Bを形成してもよい。
【0078】
また、本実施の形態において、積層基礎構造物115を作製する工程は、例えば、第1の基礎構造物前ウェハ101を作製する工程と、第2の基礎構造物前ウェハ101を作製する工程と、第1の基礎構造物前ウェハ101を用いて第1の研磨前基礎構造物109を作製する工程と、第2の基礎構造物前ウェハ101を用いて第2の研磨前基礎構造物109を作製する工程と、第1の研磨前基礎構造物109を治具112に張り付ける工程と、第1の基礎構造物110が形成されるように第1の研磨前基礎構造物109における第2の面109bを研磨する第1の研磨工程と、第1の基礎構造物110に第2の研磨前基礎構造物109を張り付ける工程と、第2の基礎構造物110が形成されるように第2の研磨前基礎構造物109における第2の面109bを研磨する第2の研磨工程とを含んでいる。
【0079】
第1および第2の基礎構造物前ウェハ101は、いずれも、図4を参照して説明した工程によって作製される。第1および第2の研磨前基礎構造物109は、いずれも、図5ないし図7を参照して説明した工程によって作製される。第1の研磨前基礎構造物109を治具112に張り付ける工程では、図8に示したように、第1の研磨前基礎構造物109の第1の面109aが治具112に対向するように、第1の研磨前基礎構造物109を治具112に張り付ける。第1の研磨工程では、図8および図9に示したように、第1の研磨前基礎構造物109が研磨により薄くされることによって、第1の基礎構造物110が、治具112に張り付けられた状態で形成されるように、第1の研磨前基礎構造物109における第2の面109bを研磨する。第1の基礎構造物110に第2の研磨前基礎構造物109を張り付ける工程では、図10に示したように、第2の研磨前基礎構造物109の第1の面109aが、第1の基礎構造物110の研磨された面すなわち第2の面110bに対向するように、第1の基礎構造物110に第2の研磨前基礎構造物109を張り付ける。第2の研磨工程では、第2の研磨前基礎構造物109が研磨により薄くされることによって、第2の基礎構造物110が、第1の基礎構造物110上に積層された状態で形成されるように、第2の研磨前基礎構造物109における第2の面109bを研磨する。
【0080】
単独の状態の研磨前基礎構造物109に対して研磨を行って基礎構造物110を作製すると、基礎構造物110が例えば30〜100μmのように薄くなるために、基礎構造物110の取り扱いが難しくなると共に、基礎構造物110が損傷を受け易くなる。また、基礎構造物110において半導体チップ30と絶縁層106の熱膨張係数が異なることから、基礎構造物110が薄くなると、基礎構造物110が丸まってしまい、この点からも、基礎構造物110の取り扱いが難しくなると共に、基礎構造物110が損傷を受け易くなる。
【0081】
本実施の形態では、第1の研磨前基礎構造物109については、治具112に張り付けられた状態で研磨を行うため、第1の研磨前基礎構造物109が研磨により薄くされることによって形成された第1の基礎構造物110の取り扱いが容易になると共に、第1の基礎構造物110が損傷を受け難くなる。また、第2の研磨前基礎構造物109については、治具112に張り付けられた第1の基礎構造物110に対して張り付けられた状態で研磨を行うため、第2の研磨前基礎構造物109が研磨により薄くされることによって形成された第2の基礎構造物110の取り扱いが容易になると共に、第2の基礎構造物110が損傷を受け難くなる。第2の基礎構造物110の上に積層される1つ以上の基礎構造物110についても同様である。
【0082】
なお、本実施の形態において、積層基礎構造物115を作製する方法は、図4ないし図20を参照して説明した方法に限らない。例えば、第1の面109a同士が対向するように2つの研磨前基礎構造物109を張り合わせ、この2つの研磨前基礎構造物109における2つの第2の面109bを研磨して、2つの基礎構造物110を含む積層体を作製し、この積層体を複数積層して積層基礎構造物115を作製してもよい。あるいは、第2の面110b同士が対向するように2つの基礎構造物110を張り合わせて、2つの基礎構造物110を含む積層体を作製し、この積層体を複数積層して積層基礎構造物115を作製してもよい。
【0083】
以下、積層基礎構造物115を用いて、複数の積層チップパッケージ1を作製する工程について説明する。この工程では、まず、図21に示したように、ダイシングソーによって、図17における第1の溝104Aに沿って、積層基礎構造物115を切断して、複数の本体集合体130を作製する。図22は本体集合体130の一例を示し、図23は本体集合体130の他の例を示している。図22および図23に示したように、本体集合体130は、積層チップパッケージ1の複数の階層部分10の積層方向と直交する一方向に配列され、それぞれ後に本体2となる複数の本体予定部2Pを含んでいる。図22に示した本体集合体130は、端子用ウェハ120A,120Bが透明で、端子用ウェハ120Aの上面と端子用ウェハ120Bの下面の少なくとも一方において、隣接する2つの端子層予定部の境界の位置に、アライメントマーク123が設けられた積層基礎構造物115を切断して得られたものである。図23に示した本体集合体130は、端子用ウェハ120Aの上面と端子用ウェハ120Bの下面のいずれにもアライメントマーク123が設けられていない積層基礎構造物115を切断して得られたものである。なお、図22および図23には、本体集合体130が5つの本体予定部2Pを含む例を示したが、本体集合体130に含まれる本体予定部2Pの数は複数であればよい。
【0084】
積層基礎構造物115の切断は、積層基礎構造物115を板状の治具または一般的にウェハのダイシングの際に使用されるウェハシートに張り付けた状態で行ってもよい。図21は、積層基礎構造物115を板状の治具125に張り付けた状態で、積層基礎構造物115の切断を行った例を示している。また、図21では、治具125は切断されていないが、積層基礎構造物115と共に治具125も切断してもよい。
【0085】
図22および図23に示したように、本体集合体130は、上面と、下面と、4つの側面を有している。本体集合体130の下面には、治具126を張り付けてもよい。この治具126は、積層基礎構造物115を切断する際に積層基礎構造物115に張り付けた治具125が切断されて形成されたものであってもよい。
【0086】
積層基礎構造物115を切断する工程では、図17における第1の溝104Aが延びる方向に沿って切断面が形成されるように絶縁層106が切断される。図24は、積層基礎構造物115を切断することによって作製された本体集合体130の一部を示している。図24に示したように、絶縁層106は、切断されることにより、絶縁部31の一部である絶縁層31Aとなる。また、絶縁層106の切断面、すなわち絶縁層31Aの切断面31Aaによって、絶縁部31の端面31aの一部が形成される。
【0087】
積層基礎構造物115を切断する工程では、絶縁層106が切断される際に、電極32を覆う絶縁層113も切断される。絶縁層113は、切断されることにより、絶縁部31の他の一部である絶縁層31Bとなる。また、絶縁層113の切断面、すなわち絶縁層31Bの切断面31Baによって、絶縁部31の端面31aの他の一部が形成される。
【0088】
また、積層基礎構造物115を切断する工程では、絶縁層106が切断されることによって、絶縁部31の端面31aから複数の電極32の端面32aが露出する。端面32aは、絶縁部31によって囲まれている。
【0089】
積層基礎構造物115を切断することにより、本体集合体130の4つの側面のうち、複数の本体予定部2Pが並ぶ方向に平行な2つの側面に、それぞれ、複数の電極32の端面32aが現れる。より詳しく説明すると、本体集合体130の1つの側面には、本体集合体130に含まれる全ての階層部分10における複数の電極32Aの端面32Aaが現れ、この側面とは反対側の本体集合体130の側面には、本体集合体130に含まれる全ての階層部分10における複数の電極32Bの端面32Baが現れる。
【0090】
複数の積層チップパッケージ1を作製する工程では、積層基礎構造物115を切断した後、複数の電極32の端面32aが現れる本体集合体130の2つの側面を研磨する。次に、本体集合体130における各本体予定部2Pに対してそれぞれ配線3A,3Bを形成する。この配線3A,3Bを形成する工程では、複数の本体集合体130を、複数の階層部分10の積層方向に並べた後、この複数の本体集合体130における各本体予定部2Pに対して同時に配線3A,3Bを形成してもよい。これにより、短時間で、多数の本体予定部2Pに対して配線3A,3Bを形成することが可能になる。
【0091】
図25は、複数の本体集合体130を並べる方法の一例を示している。この例では、チップの位置の認識および制御が可能なチップボンディング装置を利用して、テーブル142上において、それぞれ治具126が張り付けられた複数の本体集合体130を、位置合わせを行いながら複数の階層部分10の積層方向に並べている。図25において、符号141は、チップを保持するためのヘッドを示している。この例では、治具126が張り付けられた状態の本体集合体130をヘッド141によって保持し、本体集合体130の位置の認識および制御を行いながら、本体集合体130をテーブル142上の所望の位置に配置している。図26は、それぞれ治具126が張り付けられた複数の本体集合体130が、複数の階層部分10の積層方向に並べられた状態を表している。なお、並べられた複数の本体集合体130を、容易に分離可能に接着して固定してもよい。
【0092】
複数の本体集合体130を並べる際には、チップボンディング装置が備えている画像認識装置によって、本体集合体130の外縁の位置や、本体集合体130の側面に現れている電極32の端面32aの位置を認識することにより、本体集合体130の位置の認識および制御を行うことが可能になる。
【0093】
また、それぞれ治具126が張り付けられていない複数の本体集合体130を、位置合わせを行いながら、複数の階層部分10の積層方向に並べてもよい。図27は、このようにして並べられた複数の本体集合体130を表している。この場合も、並べられた複数の本体集合体130を、容易に分離可能に接着して固定してもよい。
【0094】
それぞれ治具126が張り付けられていない複数の本体集合体130を並べる場合において、絶縁部31および端子層20A,20Bとなる部分が透明で、アライメントマーク107,123の少なくとも一方を観察可能な場合には、チップボンディング装置が備えている画像認識装置によって、アライメントマーク107,123の少なくとも一方を認識することにより、本体集合体130の位置の認識および制御を行ってもよい。この場合には、画像認識装置によって、図25において符号143で示す矢印方向からアライメントマークを観察する。
【0095】
次に、図28を参照して、配線3A,3Bを形成する工程について説明する。この工程では、本体集合体130における各本体予定部2Pに対してそれぞれ配線3A,3Bを形成する。配線3A,3Bは、例えばフレームめっき法によって形成される。この場合には、まず、配線3Aを形成すべき本体集合体130の側面上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトレジストフィルムをフォトリソグラフィによりパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、配線3Aの一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線3Aが形成される。次に、配線3Bを形成すべき本体集合体130の側面上に、配線3Aの形成方法と同様の方法によって配線3Bを形成する。図28は、配線3A,3Bが形成された後の本体集合体130の一部を示している。
【0096】
次に、図29を参照して、本体集合体130を切断する工程について説明する。この工程では、本体集合体130に含まれる複数の本体予定部2Pが互いに分離されてそれぞれ本体2となることによって複数の積層チップパッケージ1が形成されるように、本体集合体130を切断する。このようにして、図29に示したように、積層チップパッケージ1が複数個同時に製造される。
【0097】
本実施の形態に係る積層チップパッケージ1は、そのままの状態で、1つの電子部品として使用することが可能である。例えば、積層チップパッケージ1は、複数の第1の端子22Aまたは複数の第2の端子22Bが配線基板上の導体層に接続されるように、フリップチップ法によって配線基板に実装することができる。
【0098】
また、例えば、積層チップパッケージ1を使用する装置に、積層チップパッケージ1を収容する凹部が設けられている場合には、凹部内に積層チップパッケージ1を挿入し、複数の第1の端子22Aまたは複数の第2の端子22Bを装置内の回路に接続することができる。
【0099】
また、積層チップパッケージ1の複数の第1の端子22Aまたは複数の第2の端子22Bと、積層チップパッケージ1を使用する装置における複数の端子とを、複数のボンディングワイヤによって接続してもよい。
【0100】
以下、図30ないし図41を参照して、複数の積層チップパッケージ1を使用する、いくつかの例について説明する。図30は、複数の積層チップパッケージ1を使用する第1の例を示している。この例では、複数の積層チップパッケージ1を積層し、上下に隣接する2つの積層チップパッケージ1を電気的に接続して、電子部品201を構成している。図30には、2つの積層チップパッケージ1を積層して構成された電子部品201を示しているが、3つ以上の積層チップパッケージ1を積層して電子部品201を構成してもよい。この電子部品201では、上下に隣接する2つの積層チップパッケージ1において、下側の積層チップパッケージ1の複数の第1の端子22Aと上側の積層チップパッケージ1の複数の第2の端子22Bとが電気的に接続されている。上下に隣接する2つの積層チップパッケージ1は、例えば、絶縁性の接着剤202によって接合されている。
【0101】
第1の例によれば、電子部品201を構成する複数の積層チップパッケージ1に、不良の半導体チップ30を含む積層チップパッケージ1が含まれていた場合、その不良の半導体チップ30を含む積層チップパッケージ1を新しい積層チップパッケージ1に交換することにより、良品の電子部品201をリワークすることができる。この電子部品201のリワークは、電子部品201に含まれる階層部分10の数と同じ数の階層部分10を含む積層チップパッケージ1のリワークに比べて容易である。このように、第1の例によれば、複数の階層部分10を含む電子部品201のリワークが容易になるという利点がある。
【0102】
図31は、複数の積層チップパッケージ1を使用する第2の例を示している。この例では、1つの配線基板210に複数の積層チップパッケージ1を実装して、モジュールを構成している。図32は、配線基板210の斜視図である。図33は、配線基板210の断面図である。図32に示したように、配線基板210は、樹脂等の絶縁材料によって形成された基板本体211と、この基板本体211の上面に配置された複数組のパッド状の電極212とを備えている。1組の電極212は、その上に1つの積層チップパッケージ1の複数の第2の端子22Bが接続されるようになっている。配線基板210は、更に、基板本体211の下面に配置され、側方に突出する複数の外部接続端子213と、基板本体211の下面に配置され、外部接続端子213に接続された配線214と、基板本体211を貫通して、各電極212を配線214に電気的に接続する複数の接続部215とを備えている。図31に示した第2の例によれば、複数の積層チップパッケージ1を含む1つのモジュールを実現することができる。
【0103】
図34は、複数の積層チップパッケージ1を使用する第3の例を示している。この例では、図31に示した第2の例と同様に1つの配線基板210に複数の積層チップパッケージ1を実装し、更に、複数の積層チップパッケージ1の第1の端子22A同士を電気的に接続する配線216を設けて、モジュールを構成している。この例では、水平方向に隣接する複数の積層チップパッケージ1間の隙間には、絶縁性の樹脂が充填されて樹脂層が形成されている。配線216は、複数の積層チップパッケージ1の本体2の上面2aと樹脂層の上面の上に形成されている。配線216は、例えばめっき法によって形成される。複数の積層チップパッケージ1と配線216は、モールド樹脂217によって封止されている。
【0104】
図34に示した第3の例によれば、複数の積層チップパッケージ1を含み、複数の積層チップパッケージ1の第2の端子22B同士が配線基板210によって電気的に接続され、複数の積層チップパッケージ1の第1の端子22A同士が配線216によって電気的に接続されたモジュールを実現することができる。この第3の例によれば、複数の積層チップパッケージ1間の電気的な接続を、配線基板210だけではなく、配線216によっても行うことができる。そのため、第3の例によれば、配線基板210において、複数の積層チップパッケージ1間の電気的な接続を行うための配線が占有する領域が大きくなり過ぎることを防止でき、その結果、モジュールの小型化が可能になる。
【0105】
次に、図35ないし図38を参照して、図34に示したモジュールの製造方法について説明する。この製造方法では、まず、図35に示した配線基板210を用意する。この配線基板210は、樹脂等の絶縁材料によって形成された基板本体211と、基板本体211の上面に配置された複数組のパッド状の電極212と、基板本体211の下面に配置され、側方に突出する複数の外部接続端子213(図34参照)と、基板本体211の下面に配置され、外部接続端子213に接続された配線214と、基板本体211を貫通して、各電極212を配線214に電気的に接続する複数の接続部215と、樹脂等の絶縁材料によって形成され、基板本体211の下面を覆う絶縁層219とを備えている。
【0106】
次に、図36に示したように、1組の電極212に1つの積層チップパッケージ1の複数の第2の端子22Bが接続されるように、配線基板210上に複数の積層チップパッケージ1を実装する。
【0107】
次に、図37に示したように、水平方向に隣接する複数の積層チップパッケージ1間の隙間を埋め、且つ複数の積層チップパッケージ1を覆うように、絶縁性の樹脂よりなる樹脂層221を形成する。次に、配線216が接続される複数の第1の端子22Aが露出するように、樹脂層221に開口部を形成する。
【0108】
次に、図38に示したように、樹脂層221の上に、例えばめっき法によって配線216を形成する。最後に、図34に示したように、複数の積層チップパッケージ1と配線216をモールド樹脂217によって封止する。
【0109】
図39は、複数の積層チップパッケージ1を使用する第4の例を示している。この例では、図34に示した第3の例のように配線基板210上に実装された複数の積層チップパッケージ1の上方に、更に、複数の積層チップパッケージ1を配置して、モジュールを構成している。
【0110】
第4の例のモジュールは、第3の例のモジュールの構成要素のうち、モールド樹脂217以外の構成要素を備えている。第4の例のモジュールは、更に、配線216の上に配置された導体よりなる接続部231と、この接続部231の周囲に配置され、図38に示した複数の積層チップパッケージ1および配線216を覆う絶縁層232とを備えている。
【0111】
第4の例のモジュールは、更に、絶縁層232の上に形成された配線233と、絶縁層232の上に配置された複数の積層チップパッケージ1と、配線233の上に形成された導体よりなる複数の接続部234とを備えている。絶縁層232の上に配置された複数の積層チップパッケージ1の第2の端子22Bは、接続部231に接続され、この接続部231を介して、配線216に電気的に接続されている。
【0112】
第4の例のモジュールは、更に、絶縁層232の上に配置された複数の積層チップパッケージ1、配線233および接続部234を覆う、絶縁性の樹脂よりなる樹脂層235と、この樹脂層235の上に形成された配線236と、配線236を覆うモールド樹脂237とを備えている。樹脂層235には、複数の積層チップパッケージ1の複数の第1の端子22Aと複数の接続部234を露出させる複数の開口部が形成されている。配線233は、これらの開口部を通して、複数の積層チップパッケージ1の複数の第1の端子22Aと複数の接続部234とに接続されている。
【0113】
この第4の例によれば、多くの積層チップパッケージ1を含み、且つ複数の積層チップパッケージ1間が電気的に接続されたモジュールを実現することができる。
【0114】
図40は、複数の積層チップパッケージ1を使用する第5の例を示している。この例では、金属等の熱伝導率の高い材料よりなる冷却板240の両面に、それぞれ、図34に示した第3の例のモジュールを接合して、新たなモジュールを構成している。この第5の例によれば、複数の積層チップパッケージ1の放熱性を向上させることができる。そのため、この第5の例によれば、例えば、電力用半導体素子(パワーデバイス)を有する1以上の積層チップパッケージ1を含むモジュールを実現することが可能になる。
【0115】
図41は、複数の積層チップパッケージ1を使用する第6の例を示している。この例では、1つの配線基板250上に、種々の態様で、複数の積層チップパッケージ1を実装している。図41には、1つの配線基板250上に、単体の積層チップパッケージ1を6個、図30に示した2つの積層チップパッケージ1を含む電子部品201を2個、複数の積層チップパッケージ1を含むモジュール251を8個実装した例を示している。モジュール251は、例えば、第2ないし第5の例のいずれかのモジュールである。配線基板250には、配線基板250上に実装された要素間の電気的な接続を行うための配線252が設けられている。配線基板250上に実装された要素は、例えばモールド樹脂253によって封止されている。
【0116】
以上説明したように、本実施の形態によれば、積層された複数のチップ30を含み、高集積化の可能な積層チップパッケージ1を実現することができる。本実施の形態に係る積層チップパッケージ1は、上面、下面および4つの側面を有する本体2と、この本体2の少なくとも1つの側面に配置された配線3と、本体2の上面2aに配置された複数の第1の端子22Aと、本体2の下面2bに配置された複数の第2の端子22Bとを備えている。本体2は、積層された複数の階層部分10を含んでいる。複数の階層部分10の各々は、上面、下面および4つの側面を有する半導体チップ30と、半導体チップ30の4つの側面のうちの少なくとも1つの側面を覆う絶縁部31と、半導体チップ30に接続された複数の電極32とを含んでいる。絶縁部31は、配線3が配置された本体2の少なくとも1つの側面に配置された少なくとも1つの端面31aを有している。複数の電極32の各々は、配線3が配置された本体2の少なくとも1つの側面に配置され且つ絶縁部31によって囲まれた端面32aを有している。配線3は、複数の階層部分10における複数の電極32の端面32aと複数の第1の端子22Aと複数の第2の端子22Bとに接続されている。
【0117】
本実施の形態では、積層された複数の半導体チップ30は、本体2の少なくとも1つの側面に配置された配線3によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
【0118】
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。
【0119】
また、本実施の形態では、複数の半導体チップ30間の電気的接続を、本体2の少なくとも1つの側面に配置された配線3によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。
【0120】
また、本実施の形態では、配線3の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線3の微細化の要望にも容易に対応することができる。
【0121】
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線3は例えばめっき法によって形成することができるため、より低温下で、配線3を形成することが可能である。また、本実施の形態では、複数の階層部分10の接合も低温下で行うことができる。そのため、チップ30が熱によって損傷を受けることを防止することができる。
【0122】
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ30間の電気的接続を、上下に隣接する2つの階層部分10の界面では行わず、本体2の少なくとも1つの側面に配置された配線3によって行うため、複数の階層部分10の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
【0123】
また、貫通電極方式では、上下のチップの貫通電極同士が例えば半田によって接続されているため、積層された複数のチップに1つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しい。これに対し、本実施の形態では、積層チップパッケージ1に1つ以上の不良の半導体チップ30が含まれていた場合に、その不良チップを良品のチップと容易に交換することが可能である。すなわち、不良チップを良品のチップと交換する場合には、まず、例えば研磨によって配線3を除去する。次に、少なくとも不良の半導体チップ30を含む階層部分10と他の階層部分10とが分離するように、本体2を分解して、不良の半導体チップ30を取り出す。本実施の形態では、上下に隣接する2つの階層部分10は接着剤によって接合されているので、これらの分離は容易である。次に、不良の半導体チップ30の代りに良品の半導体チップ30を用いて、本体2を再構築する。次に、再構築された本体2において配線3を形成すべき側面を研磨した後、この側面に配線3を形成する。
【0124】
また、本実施の形態に係る積層チップパッケージの製造方法では、特許文献1に記載された積層チップパッケージの製造方法に比べて、工程数を少なくすることができ、その結果、積層チップパッケージのコストを低減することができる。
【0125】
以上のことから、本実施の形態によれば、積層チップパッケージ1を低コストで短時間に大量生産することが可能になる。
【0126】
また、本実施の形態に係る積層チップパッケージの製造方法によれば、積層基礎構造物115を構成する複数の基礎構造物110を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージ1を、高い歩留まりで製造することが可能になる。
【0127】
また、本実施の形態に係る積層チップパッケージ1によれば、本体2の少なくとも1つの側面に配置された配線3と、本体2の上面2aに配置された複数の第1の端子22Aと、本体2の下面2bに配置された複数の第2の端子22Bとを備えていることにより、例えば図30ないし図41に示したように、複数の積層チップパッケージ1間の電気的な接続の多様化が可能になる。その結果、本実施の形態によれば、複数の積層チップパッケージ1を含むシステムの小型化が可能になる。
【0128】
[第2の実施の形態]
次に、本発明の第2の実施の形態について説明する。本実施の形態に係る積層チップパッケージ1の外観は、第1の実施の形態と同様に、図1および図2に示したようになる。
【0129】
図42は、本実施の形態における1つの階層部分10を示す斜視図である。本実施の形態では、半導体チップ30の第3の側面30eと第4の側面30fは、それぞれ、本体2の第3の側面2eと第4の側面2fに配置されている。半導体チップ30の第1の側面30cと第2の側面30dは、それぞれ、本体の第1の側面2cと第2の側面2dに向いている。また、本実施の形態では、絶縁部31は、半導体チップ30の4つの側面のうち、第1の側面30cと第2の側面30dを覆っているが、第3の側面30eと第4の側面30fは覆っていない。
【0130】
次に、図43を参照して、本実施の形態に係る積層チップパッケージ1の製造方法が第1の実施の形態とは異なる点について説明する。図43は、本実施の形態において、図5に示した工程で作製される研磨前基礎構造物本体105の一部を示している。本実施の形態では、図5に示した工程において、複数の溝104として、図13に示した複数のスクライブライン102Aに沿った複数の第1の溝104Aのみを形成する。すなわち、本実施の形態では、第1の実施の形態では形成していた、複数のスクライブライン102Bに沿った複数の第2の溝104B(図15参照)を形成しない。本実施の形態では、図29に示した工程において、スクライブライン102Bに沿って本体集合体130が切断され、これにより、複数の半導体チップ予定部30Pは、互いに分離されて、それぞれ半導体チップ30となる。また、スクライブライン102Bに沿って本体集合体130が切断されることにより、半導体チップ30の第3の側面30eと第4の側面30fが形成される。
【0131】
本実施の形態によれば、第1の実施の形態に比べて、1つの階層部分10において半導体チップ30が占める領域の割合を大きくすることができ、その結果、積層チップパッケージ1における集積度を大きくすることが可能になる。本実施の形態におけるその他の構成、作用および効果は、第1の実施の形態と同様である。
【0132】
なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、複数の本体集合体130を並べて、この複数の本体集合体130における各本体予定部2Pに対して同時に配線3を形成したが、複数の本体集合体130を並べずに、1つの本体集合体130における各本体予定部2Pに対して配線3を形成してもよい。
【0133】
また、配線3が形成された後の本体集合体130を切断して本体2を形成した後、本体集合体130を切断することによって本体2に形成された面に、更に他の配線を形成してもよい。
【符号の説明】
【0134】
1…積層チップパッケージ、2…本体、3A,3B…配線、11〜18…階層部分、22A…第1の端子、22B…第2の端子、30…半導体チップ、31…絶縁部、32…電極、101…基礎構造物前ウェハ、104…溝、110…基礎構造物。
【特許請求の範囲】
【請求項1】
上面、下面および4つの側面を有する本体と、
前記本体の少なくとも1つの側面に配置された配線と、
前記本体の上面に配置された複数の第1の端子と、
前記本体の下面に配置された複数の第2の端子とを備え、
前記本体は、積層された複数の階層部分を含み、
前記複数の階層部分の各々は、上面、下面および4つの側面を有する半導体チップと、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有し、
前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
前記配線は、前記複数の階層部分における複数の電極の端面と前記複数の第1の端子と前記複数の第2の端子とに接続されていることを特徴とする積層チップパッケージ。
【請求項2】
上面、下面および4つの側面を有する本体と、
前記本体の少なくとも1つの側面に配置された配線と、
前記本体の上面に配置された複数の第1の端子と、
前記本体の下面に配置された複数の第2の端子とを備え、
前記本体は、積層された複数の階層部分を含み、
前記複数の階層部分の各々は、上面、下面および4つの側面を有する半導体チップと、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有し、
前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
前記配線は、前記複数の階層部分における複数の電極の端面と前記複数の第1の端子と前記複数の第2の端子とに接続されている積層チップパッケージを製造する方法であって、
前記積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、
前記複数の基礎構造物を用いて前記本体を作製すると共に、前記本体に対して前記複数の第1の端子と前記複数の第2の端子と前記配線とを形成して、積層チップパッケージを完成させる工程とを備えたことを特徴とする積層チップパッケージの製造方法。
【請求項3】
前記複数の基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
互いに反対側を向いた第1および第2の面を有する1つの半導体ウェハにおける前記第1の面に処理を施すことによって、それぞれデバイスを含む複数の半導体チップ予定部が配列され、且つ前記半導体ウェハの第1および第2の面に対応する第1および第2の面を有する基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに対して、少なくとも1つの半導体チップ予定部に隣接するように延び、且つ前記基礎構造物前ウェハの第1の面において開口する1以上の溝を形成する工程と、
前記1以上の溝を埋めるように、後に前記絶縁部の一部となる絶縁層を形成する工程と、
一部が前記絶縁層の上に配置されるように、前記複数の電極を形成する工程とを含み、
前記積層チップパッケージを完成させる工程において、前記溝が延びる方向に沿って切断面が形成されるように前記絶縁層を切断し、これにより、前記絶縁層の前記切断面によって前記絶縁部の前記少なくとも1つの端面の一部が形成され、且つ前記複数の電極の端面が露出することを特徴とする請求項2記載の積層チップパッケージの製造方法。
【請求項4】
前記積層チップパッケージを完成させる工程は、
前記複数の基礎構造物を、前記積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第1の端子と複数組の第2の端子とを設けて、積層基礎構造物を作製する工程と、
前記積層基礎構造物を切断することによって、前記複数の階層部分の積層方向と直交する一方向に配列され、それぞれ後に、前記第1の端子と複数の第2の端子とが配置された状態の前記本体となる複数の本体予定部を含む本体集合体を作製する工程と、
前記本体集合体における各本体予定部に対してそれぞれ前記配線を形成する工程と、
前記配線の形成後、複数の本体予定部が互いに分離されてそれぞれ前記本体となることによって複数の前記積層チップパッケージが形成されるように、前記本体集合体を切断する工程とを含むことを特徴とする請求項2記載の積層チップパッケージの製造方法。
【請求項5】
前記積層基礎構造物を作製する工程では、前記複数の基礎構造物を積層して形成された前記積層体の積層方向の両端面に、それぞれ、前記複数組の第1の端子を含む第1の端子用ウェハと前記複数組の第2の端子を含む第2の端子用ウェハを張り付けることを特徴とする請求項4記載の積層チップパッケージの製造方法。
【請求項6】
積層された複数の積層チップパッケージを含み、上下に隣接する2つの積層チップパッケージが電気的に接続されて構成された電子部品であって、
前記複数の積層チップパッケージは、それぞれ、
上面、下面および4つの側面を有する本体と、
前記本体の少なくとも1つの側面に配置された配線と、
前記本体の上面に配置された複数の第1の端子と、
前記本体の下面に配置された複数の第2の端子とを備え、
前記本体は、積層された複数の階層部分を含み、
前記複数の階層部分の各々は、上面、下面および4つの側面を有する半導体チップと、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有し、
前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
前記配線は、前記複数の階層部分における複数の電極の端面と前記複数の第1の端子と前記複数の第2の端子とに接続され、
前記上下に隣接する2つの積層チップパッケージにおいて、下側の積層チップパッケージの複数の第1の端子と上側の積層チップパッケージの複数の第2の端子とが電気的に接続されていることを特徴とする電子部品。
【請求項1】
上面、下面および4つの側面を有する本体と、
前記本体の少なくとも1つの側面に配置された配線と、
前記本体の上面に配置された複数の第1の端子と、
前記本体の下面に配置された複数の第2の端子とを備え、
前記本体は、積層された複数の階層部分を含み、
前記複数の階層部分の各々は、上面、下面および4つの側面を有する半導体チップと、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有し、
前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
前記配線は、前記複数の階層部分における複数の電極の端面と前記複数の第1の端子と前記複数の第2の端子とに接続されていることを特徴とする積層チップパッケージ。
【請求項2】
上面、下面および4つの側面を有する本体と、
前記本体の少なくとも1つの側面に配置された配線と、
前記本体の上面に配置された複数の第1の端子と、
前記本体の下面に配置された複数の第2の端子とを備え、
前記本体は、積層された複数の階層部分を含み、
前記複数の階層部分の各々は、上面、下面および4つの側面を有する半導体チップと、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有し、
前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
前記配線は、前記複数の階層部分における複数の電極の端面と前記複数の第1の端子と前記複数の第2の端子とに接続されている積層チップパッケージを製造する方法であって、
前記積層チップパッケージの複数の階層部分にそれぞれ対応する複数の基礎構造物であって、各々が対応する階層部分を複数含み、後にそれら対応する階層部分のうちの隣接するもの同士の境界位置で切断される複数の基礎構造物を作製する工程と、
前記複数の基礎構造物を用いて前記本体を作製すると共に、前記本体に対して前記複数の第1の端子と前記複数の第2の端子と前記配線とを形成して、積層チップパッケージを完成させる工程とを備えたことを特徴とする積層チップパッケージの製造方法。
【請求項3】
前記複数の基礎構造物を作製する工程は、各基礎構造物を作製するための一連の工程として、
互いに反対側を向いた第1および第2の面を有する1つの半導体ウェハにおける前記第1の面に処理を施すことによって、それぞれデバイスを含む複数の半導体チップ予定部が配列され、且つ前記半導体ウェハの第1および第2の面に対応する第1および第2の面を有する基礎構造物前ウェハを作製する工程と、
前記基礎構造物前ウェハに対して、少なくとも1つの半導体チップ予定部に隣接するように延び、且つ前記基礎構造物前ウェハの第1の面において開口する1以上の溝を形成する工程と、
前記1以上の溝を埋めるように、後に前記絶縁部の一部となる絶縁層を形成する工程と、
一部が前記絶縁層の上に配置されるように、前記複数の電極を形成する工程とを含み、
前記積層チップパッケージを完成させる工程において、前記溝が延びる方向に沿って切断面が形成されるように前記絶縁層を切断し、これにより、前記絶縁層の前記切断面によって前記絶縁部の前記少なくとも1つの端面の一部が形成され、且つ前記複数の電極の端面が露出することを特徴とする請求項2記載の積層チップパッケージの製造方法。
【請求項4】
前記積層チップパッケージを完成させる工程は、
前記複数の基礎構造物を、前記積層チップパッケージの複数の階層部分の積層の順序に対応させて積層して積層体を形成すると共に、この積層体に複数組の第1の端子と複数組の第2の端子とを設けて、積層基礎構造物を作製する工程と、
前記積層基礎構造物を切断することによって、前記複数の階層部分の積層方向と直交する一方向に配列され、それぞれ後に、前記第1の端子と複数の第2の端子とが配置された状態の前記本体となる複数の本体予定部を含む本体集合体を作製する工程と、
前記本体集合体における各本体予定部に対してそれぞれ前記配線を形成する工程と、
前記配線の形成後、複数の本体予定部が互いに分離されてそれぞれ前記本体となることによって複数の前記積層チップパッケージが形成されるように、前記本体集合体を切断する工程とを含むことを特徴とする請求項2記載の積層チップパッケージの製造方法。
【請求項5】
前記積層基礎構造物を作製する工程では、前記複数の基礎構造物を積層して形成された前記積層体の積層方向の両端面に、それぞれ、前記複数組の第1の端子を含む第1の端子用ウェハと前記複数組の第2の端子を含む第2の端子用ウェハを張り付けることを特徴とする請求項4記載の積層チップパッケージの製造方法。
【請求項6】
積層された複数の積層チップパッケージを含み、上下に隣接する2つの積層チップパッケージが電気的に接続されて構成された電子部品であって、
前記複数の積層チップパッケージは、それぞれ、
上面、下面および4つの側面を有する本体と、
前記本体の少なくとも1つの側面に配置された配線と、
前記本体の上面に配置された複数の第1の端子と、
前記本体の下面に配置された複数の第2の端子とを備え、
前記本体は、積層された複数の階層部分を含み、
前記複数の階層部分の各々は、上面、下面および4つの側面を有する半導体チップと、前記半導体チップの4つの側面のうちの少なくとも1つの側面を覆う絶縁部と、前記半導体チップに接続された複数の電極とを含み、
前記絶縁部は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置された少なくとも1つの端面を有し、
前記複数の電極の各々は、前記配線が配置された前記本体の前記少なくとも1つの側面に配置され且つ前記絶縁部によって囲まれた端面を有し、
前記配線は、前記複数の階層部分における複数の電極の端面と前記複数の第1の端子と前記複数の第2の端子とに接続され、
前記上下に隣接する2つの積層チップパッケージにおいて、下側の積層チップパッケージの複数の第1の端子と上側の積層チップパッケージの複数の第2の端子とが電気的に接続されていることを特徴とする電子部品。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
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【図23】
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【図40】
【図41】
【図42】
【図43】
【公開番号】特開2010−16375(P2010−16375A)
【公開日】平成22年1月21日(2010.1.21)
【国際特許分類】
【出願番号】特願2009−148255(P2009−148255)
【出願日】平成21年6月23日(2009.6.23)
【出願人】(500475649)ヘッドウェイテクノロジーズ インコーポレイテッド (251)
【出願人】(000003067)TDK株式会社 (7,238)
【公開日】平成22年1月21日(2010.1.21)
【国際特許分類】
【出願日】平成21年6月23日(2009.6.23)
【出願人】(500475649)ヘッドウェイテクノロジーズ インコーポレイテッド (251)
【出願人】(000003067)TDK株式会社 (7,238)
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