素子の試験装置
【課題】リップル電流を用いるキャパシタ等の素子の試験に関し、各キャパシタ等の素子のリップル電流を等しくすること、交流電源の電流を必要最小限にすること、バイアス電圧を必要最小限にすること、素子に印加されるバイアス電圧を等しくすること、電圧バランス抵抗を除去することから選択された１又は２以上の課題を解決する。
【解決手段】素子（例えば、キャパシタＣ１〜Ｃ６）にリップル電流を付与する第１の電源（交流電源６）と、前記素子にバイアス電圧を付与する第２の電源（直流バイアス電源８）と、直流電流を通過させ交流電流を阻止するバイアス素子とを備え、前記第１の電源に対して前記素子を直列に接続し、前記第２の電源に前記バイアス素子を介して前記素子を並列に接続した構成である。
【解決手段】素子（例えば、キャパシタＣ１〜Ｃ６）にリップル電流を付与する第１の電源（交流電源６）と、前記素子にバイアス電圧を付与する第２の電源（直流バイアス電源８）と、直流電流を通過させ交流電流を阻止するバイアス素子とを備え、前記第１の電源に対して前記素子を直列に接続し、前記第２の電源に前記バイアス素子を介して前記素子を並列に接続した構成である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ等の素子の寿命、信頼性、経年変化、故障モード等の評価に用いられる、キャパシタ等の素子の試験装置に係り、特に、リップル電流等を用いるキャパシタ等の素子の試験装置に関する。
【背景技術】
【０００２】
リップルを含む電圧の平滑には主としてキャパシタが用いられる。例えば、スイッチング電源の平滑回路に使用するキャパシタには、スイッチング周波数を基本波成分とするリップル電流が流れる。このリップル電流は、キャパシタの発熱等の原因となり、キャパシタの寿命に悪影響を及ぼす。
【０００３】
このため、キャパシタに対するリップル試験を行い、キャパシタの評価が必要となる。ここで、リップル試験とは、被試験素子であるキャパシタに規定電圧のバイアス電圧を所定時間印加しながら、規定の周波数及び大きさのリップル電流を流し続け、キャパシタの寿命、信頼性、経年変化、故障モード等を評価するための試験である。
【０００４】
キャパシタ等の素子の試験に関し、リップル成分やバイアス電圧を付与するもの（特許文献１、２）等がある。
【特許文献１】特開２００３−２６４０００号公報
【特許文献２】特開２００１−１６７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようなリップル試験は、一度の試験に長期間を要する場合があるので、試験を効率化するには多数のキャパシタに同時に試験を実施することが望まれる。リップル試験中は、キャパシタに加わるリップル電流及びバイアス電圧を規定値に維持、管理する必要がある。リップル試験を簡便に行うには、キャパシタに対する給電を抑え、複数のキャパシタを同時に試験することが要請され、同時に試験するには、複数のキャパシタを直列接続や並列接続する構成が取られる。
【０００６】
図３０は、キャパシタが直並列に接続された従来の試験装置を示している。この試験装置１００では、被試験素子としてキャパシタＣ１、Ｃ２・・・Ｃ８、トランス１０２、チョークコイル１０４、交流電源１０６、直流バイアス電源１０８、電圧バランス抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、接続ケーブル１１０等を備え、キャパシタＣ１、Ｃ２・・・Ｃ８は２並列２直列の２系統で構成されている。キャパシタＣ１、Ｃ５の並列回路、キャパシタＣ３、Ｃ７の並列回路の直列接続されている回路部分が１系統目の回路であり、キャパシタＣ２、Ｃ６の並列回路、キャパシタＣ４、Ｃ８の並列回路の直列接続されている回路部分が２系統目の回路である。
【０００７】
このような試験装置１００において、キャパシタＣ１、Ｃ２・・・Ｃ８に加わる各リップル電流及び各バイアス電圧ついて、キャパシタＣ１、Ｃ２・・・Ｃ８が同一種類、同一容量であれば、それぞれのリップル電流、バイアス電圧も等しく設定する必要がある。各キャパシタＣ１、Ｃ２・・・Ｃ８には、交流電源１０６からトランス１０２を通してリップル電流が付与されるとともに、直流バイアス電源１０８からバイアス電圧が加えられる。キャパシタＣ１、Ｃ２・・・Ｃ８のインピーダンスが等しくない場合、リップル電流が流れることを阻止するためのチョークコイル１０４が設置されている。この場合、１系統目及び２系統目の各キャパシタには、トランス１０２の二次側に対しては直列接続になっているので、二つの系統には同一のリップル電流が流れることになる。
【０００８】
ところで、１系統目と２系統目は、直流バイアス電源１０８に対してトランス１０２の二次巻線を介して並列に接続されている。キャパシタのリーク電流や後述の電圧バランス抵抗に流れる直流電流と、トランス１０２の二次巻線側の巻線抵抗による電圧降下は、通常、バイアス電圧に対して十分に小さく、さらに電圧降下のばらつきはさらに小さい。このため、１系統目及び２系統目の各回路には、同一のバイアス電圧が印加されていると見做すことができる。
【０００９】
キャパシタを直列接続する場合、リーク電流が等しくないときには、各キャパシタにかかるバイアス電圧が異なった電圧になる。これを補正するため、電圧バランス抵抗Ｒ１〜Ｒ４が接続されており、各キャパシタＣ１、Ｃ２・・・Ｃ８に印加されるバイアス電圧がほぼ等しくなるように設定されている。
【００１０】
並列接続されているキャパシタＣ１とキャパシタＣ５、キャパシタＣ２とキャパシタＣ６、キャパシタＣ３とキャパシタＣ７、キャパシタＣ４とキャパシタＣ８にインピーダンス差があった場合にはその差に応じてリップル電流に差が生じる。このため、キャパシタＣ１、Ｃ２・・・Ｃ８のリップル試験では、各キャパシタＣ１、Ｃ２・・・Ｃ８について、事前にインピーダンスとリーク電流値の選別をする必要があり、手間がかかる。また、経時変化によりキャパシタＣ１、Ｃ２・・・Ｃ８のインピーダンスとリーク電流が変化すると、試験条件が変わってしまい、正確な試験結果が得られないという不都合がある。
【００１１】
キャパシタのリップル試験に関し、同一容量、同一種類の複数のキャパシタを同時に同一条件で試験する場合には各キャパシタに加わるリップル電流及びバイアス電圧を等しくする必要がある。以下、その必要条件や課題を列挙すれば次の通りである。
【００１２】
(1) キャパシタが並列接続されているとき、キャパシタのインピーダンス、又は配線インピーダンスにばらつきがあると、各キャパシタのリップル電流にばらつきが生じるため、各キャパシタに対して同一条件で試験ができないという問題がある。この問題を解決するために、事前にキャパシタをインピーダンスで選別する方法もあるが、選別に手間がかかり、インピーダンスの経時変化が生じると、再現性の高いデータが得られない。
【００１３】
(2) キャパシタが並列接続されているときは、並列個数分のリップル電流を供給する必要があり、交流電源電流を大きくしなければならない。交流電源の電流を大きくすると、接続ケーブル１１０のインピーダンスによる電圧降下が増大する。特に、交流電源１０６の周波数が高い場合は、接続ケーブル１１０のインダクタンスによる電圧降下が大きくなる。電圧降下が大きい場合は、これを補正するために、交流電源１０６の電圧も高くしなければならないので、大電力の交流電源が必要になり、交流電源１０６が大型化し、高価になる。また、試験中は、交流電源１０６の出力配線から交流電源１０６の周波数の電波や磁束が放射され、交流電源１０６の電流が大きい程、他の電子機器に対する妨害が大きくなるおそれがある。キャパシタは、電源の平滑用として使用されるので、リップル電流の周波数におけるインピーダンスは低いことが要求される。このため、リップル試験においては交流電源電圧は低く、電圧は一般的に問題にはならない。
【００１４】
(3) キャパシタが直列接続されている場合は、直流バイアス電源電圧を高くしなければならない。１０直列の場合には、１０倍の直流電圧が必要であるから、直列数に比例して直流バイアス電源が高価になる。また、高電圧を扱うことになるので、安全上の問題もある。キャパシタに流れる直流電流、即ち、リーク電流は小さく、直流バイアス電源１０８の電流は問題にはならない。
【００１５】
(4) キャパシタが直列接続されている場合、リーク電流のばらつきにより、キャパシタのバイアス電圧にばらつきを生じ、同一条件での試験ができないという問題がある。
【００１６】
(5) (4) を回避するには、キャパシタに並列に電圧バランス抵抗を設ければよい。この電圧バランス抵抗の抵抗値が高い場合には、バイアス電圧のばらつきを補正できないおそれがある。この電圧バランス抵抗を低くすると、直流バイアス電源１０８の電流容量を大きくしなければならないので、直流バイアス電源１０８が大型化し、高価になる。また、電圧バランス抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４での消費電力も無視できない。この消費電力が大きくなると、電圧バランス抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の発熱がキャパシタの温度を上昇させ、キャパシタの寿命や性能に悪影響を与える場合がある。従って、電圧バランス抵抗を使用しないで、バイアス電圧のばらつきを抑制することが望まれる。
【００１７】
斯かる課題を要約して列挙すれば、
ａ キャパシタ等の素子のリップル電流を等しくすること、
ｂ 交流電源の電流を必要最小限にすること、
ｃ バイアス電源の電圧を必要最小限にすること、
ｄ キャパシタ等の素子に印加されるバイアス電圧を等しくすること、
ｅ 電圧バランス抵抗を除去すること、
等である。
【００１８】
そこで、本発明の目的は、リップル電流を用いるキャパシタ等の素子の試験に関し、上記課題から選択される１つの課題又は２以上の課題を解決することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決した本発明のキャパシタ等の素子の試験装置の構成は、以下の通りである。
【００２０】
本発明の第１の側面は、被試験素子にリップル電流を流す素子の試験装置であって、前記素子にリップル電流を付与する第１の電源と、前記素子にバイアス電圧を付与する第２の電源と、直流電流を通過させ交流電流を阻止するバイアス素子とを備え、前記第１の電源に対して前記素子を直列に接続し、前記第２の電源に前記バイアス素子を介して前記素子を並列に接続した構成である。
【００２１】
被試験素子は単一又は複数であってもよく、この素子に対し、第１の電源よりリップル電流が付与されるとともに、第２の電源よりバイアス電圧が付与される。素子と第２の電源との間に介在させたバイアス素子により、直流電流を通過させ交流電流が阻止される。
【００２２】
本発明の第２の側面は、被試験素子にリップル電流を流す素子の試験装置であって、前記素子にリップル電流を付与する第１の電源と、直流電圧を発生する第２の電源と、前記第２の電源と前記素子との間に設けられて前記直流電圧を通過させ且つ前記リップル電流を阻止するバイアス素子とを含み、前記素子に、前記第１の電源から前記リップル電流を付与するとともに、前記第２の電源から前記直流電圧を付与する構成である。斯かる構成によれば、素子にリップル電流を付与するとともに直流電圧を付与し、素子の試験を効率的に行うことができる。
【００２３】
本発明の第３の側面は、被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、前記キャパシタにリップル電流を付与するとともに直流バイアス電圧を付与し、前記キャパシタに前記直流バイアス電圧を通過させ且つ前記リップル電流を阻止するバイアス素子を接続した構成である。
【００２４】
本発明の第４の側面は、被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、前記キャパシタにリップル電流を付与する第１の電源と、直流電圧を発生する第２の電源と、前記第２の電源と前記キャパシタとの間に設けられて前記直流電圧を通過させ且つ前記リップル電流を阻止するバイアス素子とを含み、前記キャパシタに、前記第１の電源から前記リップル電流を付与するとともに、前記第２の電源から前記直流電圧を付与する構成である。
【００２５】
本発明の第５の側面は、被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、複数のキャパシタからなるキャパシタ回路と、前記キャパシタ回路又は前記キャパシタにリップル電流を付与する第１の電源と、前記キャパシタ回路又は前記キャパシタに付与すべき直流電圧を発生する第２の電源と、この第２の電源と前記キャパシタ回路又は前記キャパシタとの間に介在し、前記第２の電源の前記直流電圧を通過させて前記キャパシタ回路又は前記キャパシタに付与するとともに、前記第１の電源の前記リップル電流を阻止するバイアス素子とを備え、前記バイアス素子が巻線を備えるインダクタで構成され、該インダクタが前記キャパシタに対して同一値となる電流成分に対してはインダクタンスを小さく、前記キャパシタに対して異なる値となる電流成分に対してはインダクタンスを大きく設定するように前記キャパシタに接続された構成である。
【００２６】
上記試験装置において、前記バイアス素子は、前記素子のインピーダンス値以上のインピーダンスを持つ構成としてもよい。
【００２７】
上記試験装置において、前記バイアス素子がダイオードである構成としてもよい。
【００２８】
上記試験装置において、前記バイアス素子に発生する直流電圧、又は前記バイアス素子に接続された抵抗に発生する直流電圧から前記素子のリーク電流を検出する構成としてもよい。
【００２９】
上記試験装置において、前記バイアス素子に発生する交流電圧、又は前記バイアス素子に接続された抵抗に発生する交流電圧から前記素子のリップル電流を検出する構成としてもよい。
【００３０】
上記試験装置において、前記バイアス素子がトランスである構成としてもよい。
【００３１】
上記試験装置において、前記バイアス素子は、前記第１の電源の周波数に共振する共振回路又は共振素子である構成としてもよい。
【００３２】
上記構成において、第１の電源に対してキャパシタ等の素子を直列に接続した構成とすれば、素子には同一のリップル電流が流れることになる。斯かる構成によれば、キャパシタ等の素子のリップル電流を等しくでき、第１の電源の電流を必要最小限にできる。また、第２の電源に対してバイアス素子を介してキャパシタ等の素子を接続すれば、素子に加えられる直流電圧を必要最小限にでき、素子に印加される直流電圧も等しくできる。また、電圧バランス抵抗を省略できる。
【００３３】
バイアス素子にトランス等のインダクタを用いれば、その特性を活用でき、キャパシタ等の素子のリップル電流を等しくでき、第１の電源の電流を必要最小限にできる。また、第２の電源に対してキャパシタ等の素子を並列に接続する構成とすれば、素子に加えられる直流電圧を必要最小限にでき、素子に印加される直流電圧も等しくできる。また、電圧バランス抵抗を省略できる。
【００３４】
バイアス素子にインピーダンスの大なる素子を用いれば、キャパシタ等の素子に流れるリップル電流を等しくできるので、第１の電源の電流を必要最小限にできる。
【発明の効果】
【００３５】
本発明によれば、次の１又は２以上の効果が得られる。
【００３６】
(1) キャパシタ等の被試験素子のリップル電流を等しくすることができる。
【００３７】
(2) キャパシタ等の被試験素子にリップル電流を付与する第１の電源の電流を必要最小限にできる。
【００３８】
(3) キャパシタ等の被試験素子にバイアス電圧を付与する第２の電源の直流電圧を必要最小限にできる。
【００３９】
(4) キャパシタ等の被試験素子にバイアス電圧として付与する直流電圧を等しくすることができる。
【００４０】
(5) 電圧バランス抵抗を除くことができ、回路構成の簡略化とともに、電圧バランス抵抗に発熱を生じさせることがない。
【発明を実施するための最良の形態】
【００４１】
〔第１の実施の形態〕
【００４２】
本発明の素子の試験装置の第１の実施の形態について、図１〜図１０を参照して説明する。図１は、本発明の第１の実施の形態に係るキャパシタのリップル試験装置又はリップル試験方法に用いる回路の一例を示す回路図、図２は、その一例を示す回路図、図３はそのシミュレーション結果を示す図、図４は第１の実施の形態における試験装置の他の構成例を示す回路図、図５はそのシミュレーション結果を示す図、図６はバイアス素子の構成例を示す回路図、図７〜図１０は第１の実施の形態における変形例を示す回路図である。各図において、共通部分には同一符号を付してある。
【００４３】
このリップル試験装置２には、単一又は複数の被試験素子として例えば、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４が接続されており、これらキャパシタＣ１〜Ｃ４は直列に接続され、キャパシタ回路４を構成している。このキャパシタ回路４において、この実施の形態では、キャパシタＣ１は接続点ａ側をマイナス端子、キャパシタＣ１、Ｃ２は接続点ｂ側をプラス端子、キャパシタＣ２、Ｃ３は接続点ｃ側をマイナス端子、キャパシタＣ３、Ｃ４は接続点ｄ側をプラス端子、キャパシタＣ４は接続点ｅ側をマイナス端子に設定されている。この場合、キャパシタＣ１〜Ｃ４は有極性素子であるか否かを問わないが、素子単体で有極性を持たない場合には電源が持つ極性に依存する。
【００４４】
このリップル試験装置２には、第１の電源として例えば、交流電源６、第２の電源として例えば、直流バイアス電源８が設置されている。交流電源６は、キャパシタ回路４又は各キャパシタＣ１〜Ｃ４に付与すべきリップル電流ｉ又はリップル電圧を発生する。その構成は電流源又は電圧源の何れであってもよく、Ｖ１は交流電源６の電圧である。ここで、リップル電流ｉは、周波数及び特定のレベルを備えている。また、直流バイアス電源８は、各キャパシタＣ１〜Ｃ４に直流バイアス電圧を付与する直流電源であり、Ｖ２はその直流電圧である。
【００４５】
交流電源６には各キャパシタＣ１〜Ｃ４が直列に接続され、交流電源６からリップル電流ｉが付与される。また、キャパシタ回路４の接続点ａ、ｂ、ｃ、ｄ、ｅのそれぞれにはバイアス素子Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５を介して直流バイアス電源８が接続され、直流バイアス電圧が印加されている。各バイアス素子Ｚ１〜Ｚ５には、直流を通過させるとともに交流を阻止する特性を備えた素子又は回路が用いられる。
【００４６】
このように直流通過・交流遮断性を備えたバイアス素子Ｚ１〜Ｚ５を設置したことにより、このリップル試験装置２では、各バイアス素子Ｚ１〜Ｚ５がリップル電流ｉを遮断する構成とすれば、各キャパシタＣ１〜Ｃ４に流れるリップル電流ｉは等しくなる。
【００４７】
ところで、バイアス素子Ｚ１〜Ｚ５がリップル電流ｉを通過させると仮定すると、交流電源６には、キャパシタＣ１〜Ｃ４とともにバイアス素子Ｚ１〜Ｚ５が負荷として接続されている。バイアス素子Ｚ１、Ｚ５の直列回路は、交流電源６に直接接続され、バイアス素子Ｚ２、Ｚ４の直列回路は、キャパシタＣ２、Ｃ３の直列回路に並列に接続されている。バイアス素子Ｚ２、Ｚ４にリップル電流が流れると仮定すると、キャパシタＣ１、Ｃ４に流れるリップル電流は、キャパシタＣ２、Ｃ３に流れるリップル電流よりも多くなってしまう。このようなリップル電流のばらつきはバイアス素子Ｚ１〜Ｚ５がリップル電流を阻止する機能を備えていれば容易に解消されることである。即ち、各バイアス素子Ｚ１〜Ｚ５が交流電源６の周波数ｆにより高インピーダンスを呈する特性を備えた素子であればよい。
【００４８】
そして、キャパシタＣ１〜Ｃ４のリーク電流は相対的に小さく、直流バイアス電源８の電圧Ｖ２は殆どそのまま、バイアス素子Ｚ１〜Ｚ５を通して各キャパシタＣ１〜Ｃ４に印加される。しかしながら、各キャパシタＣ１〜Ｃ４のリーク電流は皆無ではないので、バイアス素子Ｚ１〜Ｚ５は直流電流を流す素子又は回路で構成すればよい。
【００４９】
キャパシタＣ１〜Ｃ４のリーク電流にばらつきがある場合には、そのリーク電流によってバイアス素子Ｚ１〜Ｚ５に直流電圧が発生し、この電圧に起因して各キャパシタＣ１〜Ｃ４に加わる直流電圧にばらつきが生じることになる。これを避けるには、リーク電流によってバイアス素子Ｚ１〜Ｚ５に生じる電圧を無視できるレベルにすればよく、そのためには例えば、バイアス素子Ｚ１〜Ｚ５に直流抵抗の低いものを使用すればよい。
【００５０】
各キャパシタＣ１〜Ｃ４に加わる直流電圧がキャパシタＣ１〜Ｃ４の寿命に影響を及ぼすことが知られているが、これはリップル試験においても直流電圧値を正確に管理することが要請されている。斯かる要請に対しては、バイアス素子Ｚ１〜Ｚ５の直流抵抗を低くすればよい。
【００５１】
第１の実施の形態において、バイアス素子Ｚ１〜Ｚ５に抵抗を用いてもよい。抵抗の場合、直流抵抗と交流電源６の周波数におけるインピーダンスは同一であり、斯かる試験条件を設定すれば、バイアス素子Ｚ１〜Ｚ５に抵抗を利用することができる。
【００５２】
第１の実施の形態において、バイアス素子Ｚ１〜Ｚ５にインダクタを用いてもよい。即ち、交流電源６の周波数により大きいインピーダンス値を持つインダクタを使用すれば、バイアス素子Ｚ１〜Ｚ５にリップル電流が流れ難くなる。５０〔Ｈｚ〕／１２０〔Ｈｚ〕程度の低周波数では、インダクタは大きく、高価となり、巻線数が多いために直流抵抗も大きくなりがちであるが、一般のスイッチング電源用キャパシタの試験では、数十ｋＨｚ以上の周波数が用いられるので、低周波数における不都合はない。
【００５３】
キュリー点以下の温度環境であれば、バイアス素子Ｚ１〜Ｚ５としてコア付きインダクタを用いることができる。コア付きインダクタは、空芯インダクタと比較すると、交流に対してより高インピーダンスになり、直流に対してより低抵抗にできることから、バイアス素子として有利な性質を持っている。
【００５４】
また、バイアス素子Ｚ１〜Ｚ５に抵抗を用いた場合には、コア付きインダクタよりも温度の影響が小さく、周囲温度の自由度が拡大する。
【００５５】
この第１の実施の形態において、バイアス素子Ｚ１〜Ｚ５には図２に示すように、ダイオードを用いることができる。図２は、ダイオードＤ１〜Ｄ５を用いたリップル試験装置２を示す回路図（シミュレーション回路）である。
【００５６】
この場合、交流電源６及び直流バイアス電源８を０〔Ｖ〕にし、直流バイアス電源８の電圧を０〔Ｖ〕からＶ２〔Ｖ〕に上昇させると、各キャパシタＣ１〜Ｃ４は電圧｛Ｖ２−（２×Ｖｆ）｝に充電される。但し、Ｖｆはダイオードの順電圧である。
【００５７】
交流電源６の起動から数サイクル間では、ダイオードＤ１〜Ｄ５はリップル電流に対して整流作用を持ち、その後は、キャパシタＣ１、Ｃ４の充電が完了する。この場合、交流電源６を働かせ、瞬時電圧がピークに達し、キャパシタＣ１側が＋、キャパシタＣ４側が−となったときには、交流電源６→Ｄ１→直流バイアス電源８→Ｄ４の経路によりキャパシタＣ４が充電される。また、キャパシタＣ１側が−、キャパシタＣ４側が＋となったときには、交流電源６→Ｄ５→直流バイアス電源８→Ｄ２の経路によりキャパシタＣ１が充電される。
【００５８】
このようにダイオードＤ１〜Ｄ５を用いたシミュレーション回路では、キャパシタＣ１〜Ｃ４＝１〔μＦ〕、直流バイアス電圧Ｖ２＝１００〔Ｖ〕、交流電源６の周波数ｆ＝１００〔ｋＨｚ〕、電圧Ｖ１＝１０〔Ｖｐ−ｐ〕とすると、リップル電流ｉ＝１．６〔Ａｐ−ｐ〕となる。
【００５９】
斯かるシミュレーションの結果は図３に示す通りである。図３（Ａ）は、キャパシタＣ１〜Ｃ４の電圧、図３（Ｂ）及び図３（Ｃ）は、ダイオードＤ１〜Ｄ５の電流であり、横軸は時間である。
【００６０】
給電開始から５〔μｓ〕区間でダイオードＤ１、Ｄ４に電流が流れ、その電流によりキャパシタＣ４が充電されている。次の５〔μｓ〕区間でダイオードＤ２、Ｄ５に電流が流れ、その電流によりキャパシタＣ１が充電されている。この場合、キャパシタＣ２、Ｃ３の直流電圧の平均値が１００〔Ｖ〕であるのに対し、キャパシタＣ１、Ｃ４の直流電圧の平均値が１０２〔Ｖ〕となり、２〔％〕だけ当初電圧より高くなっている。
【００６１】
このシミュレーションにより明らかなように、より低いバイアス電圧で試験する場合にはこの電圧の違いが顕著となるが、上記のシミュレーション条件であれば実用上無視できるレベルである。
【００６２】
キャパシタＣ１〜Ｃ４のリップル電圧がダイオードＤ１〜Ｄ５の順電圧Ｖｆより小さい場合には整流作用は生じない。しかしながら、ダイオードＤ１〜Ｄ５の順電圧ＶｆやキャパシタＣ１〜Ｃ４のバイアス電圧のばらつきはキャパシタＣ１〜Ｃ４のリーク電流に依存し、バイアス電圧が低い場合にはバイアス電圧のばらつきが無視できなくなる。
【００６３】
斯かる現象は、図４に示すシミュレーション回路を以て検証することができる。キャパシタＣ１〜Ｃ４＝１０００〔μＦ〕、直流バイアス電圧Ｖ２＝１００〔Ｖ〕、交流電源６の周波数ｆ＝１００〔ｋＨｚ〕、電圧Ｖ１＝１００〔ｍＶｐ−ｐ〕とすると、リップル電流ｉ＝１６〔Ａｐ−ｐ〕となる。キャパシタＣ１のリーク電流を１００〔μＡ〕に模擬するため、抵抗Ｒ１が付加されている。
【００６４】
斯かるシミュレーション結果を図５に示す。図５において、（Ａ）は、キャパシタＣ１〜Ｃ４の瞬時電圧、（Ｂ）及び（Ｃ）は、ダイオードＤ１〜Ｄ５の瞬時電流であり、横軸は時間である。
【００６５】
この場合、リップル電圧の発生は確認できない程度であり、直流電圧では、キャパシタＣ１は９９〔Ｖ〕、キャパシタＣ２、Ｃ４は９９．５〔Ｖ〕、キャパシタＣ３は１００〔Ｖ〕となり、±０．５〔Ｖ〕（±０．５〔％〕）のばらつきが生じている。このシミュレーション結果から明らかなように、上記条件であれば無視できるレベルである。
【００６６】
第１の実施の形態において、バイアス素子Ｚ１〜Ｚ５にインダクタとキャパシタを並列にしたものを用いてもよい。図６は、インダクタＬ及びキャパシタＣのＬＣ並列回路からなるバイアス素子Ｚ１〜Ｚ５の構成例を示す回路図である。斯かる構成において、ＬＣ並列回路の並列共振周波数をリップル周波数に一致させれば、その周波数においてインピーダンスが高くなるので、バイアス素子Ｚ１〜Ｚ５にはリップル電流は殆ど流れなくなる。しかも、直流抵抗は無視できる程度（殆どゼロ）であるから、直流バイアス電圧には殆ど影響しないという利点もある。
【００６７】
被試験素子であるキャパシタの個数は、１個以上のいくつでもよいが、奇数個の場合、交流電源６が直流バイアス電源８の直流バイアス電圧とほぼ等しい直流電圧の上にリップル電流を重畳することが必要になるので、偶数個が望ましい。
【００６８】
単一のキャパシタＣ１を用いた場合には、図７に示すように構成することができる。図７は、単一のキャパシタＣ１を用いた場合の構成例を示している。交流電源６は、リップル電流に加えて、キャパシタＣ１に直流バイアス電源８から与えられている直流バイアス電圧Ｖ２に相当する直流電圧（≒Ｖ２）を発生させる必要がある。斯かる構成においても、キャパシタＣ１のリップル試験を行うことができる。
【００６９】
また、交流電源６に既述の直流電圧（≒Ｖ２）を発生させない場合には、図８に示すように、キャパシタＣ５を追加すればよい。
【００７０】
被試験素子として２つのキャパシタＣ１、Ｃ２を用いた場合には、図９に示す回路構成とすればよい。このように、キャパシタが偶数の場合、交流電源６には既述の直流電圧を発生させる必要はない。図１に示した回路でも同様である。
【００７１】
第１の実施の形態において、キャパシタＣ１〜Ｃ４に交流電源６が直接に加えられているが、図１０に示すように、キャパシタ回路４に対し、トランス１０を介して交流電源６を接続する構成としてもよい。キャパシタ回路４に接続される交流電源６には、比較的低電圧で大電流を取り出すことができる交流電源が必要となる。その場合、ステップダウントランスを用いることが可能であり、ステップダウントランスを用いれば、交流電源６の出力電流をより小さくできる。この結果、交流電源６とトランス１０の間の接続ケーブル１１を長くしても、電波の放射、磁束の漏洩や電圧降下を小さくすることができる。さらに、トランス１０を用いた構成とすれば、安全性を高めたり、キャパシタ回路４と直流バイアス電源８の接地電位の相違による影響の低減や回避の効果も期待できる。
【００７２】
以上述べた第１の実施の形態によれば、次の効果が得られる。
【００７３】
(1) 交流電源６にキャパシタＣ１〜Ｃ４が直列に接続された構成では、キャパシタＣ１〜Ｃ４のインピーダンスや配線インピーダンスに不揃い（ばらつき）があった場合でも、同一のリップル電流をキャパシタＣ１〜Ｃ４に与えることができる。また、複数のキャパシタＣ１〜Ｃ４を同時に試験する場合であっても、交流電源６からキャパシタＣ１〜Ｃ４に供給する電流はキャパシタＣ１〜Ｃ４を並列に接続したときよりも小さくてよく、配線による電圧降下も抑制できる。また、トランス１０のようにステップダウントランスを併用してもよく、ステップダウントランスを併用すれば、交流電源６の出力電流をより小さくすることができる。
【００７４】
(2) 直流バイアス電源８に対してキャパシタＣ１〜Ｃ４が並列に接続された構成では、キャパシタＣ１〜Ｃ４は、直流バイアス電源８の電圧Ｖ２を低くできるとともに、直流バイアス電圧Ｖ２を等しくすることができる。仮に、各キャパシタＣ１〜Ｃ４のリーク電流にばらつきがあっても、直流バイアス電圧Ｖ２を等しくすることができ、各キャパシタＣ１〜Ｃ４に並列に電圧バランス抵抗を接続して電圧バランスを取る必要もない。
【００７５】
〔第２の実施の形態〕
【００７６】
次に、本発明の第２の実施の形態について、図１１及び図１２を参照して説明する。図１１は、第２の実施の形態に係るリップル試験装置の一例を示す回路図、図１２は、トランスの等価回路を示す図である。
【００７７】
この実施の形態では、複数の被試験素子として６組のキャパシタＣ１〜Ｃ６が用いられ、これらキャパシタＣ１〜Ｃ６を二分してキャパシタＣ１、Ｃ２、Ｃ５の並列化とともに、キャパシタＣ３、Ｃ４、Ｃ６を並列化し、これらを直列化してキャパシタ回路４が構成され、トランス１２、１４によってキャパシタＣ１、Ｃ２、Ｃ５に対するリップル電流を均一化し、同様に、トランス１６、１８によってキャパシタＣ３、Ｃ４、Ｃ６に対するリップル電流の均一化が図られている。なお、トランス１２、１４、１６、１８は、図１２に示すように、例えば、巻線Ｌ２０１、Ｌ２０２で構成することができる。
【００７８】
トランス１２、１４、１６、１８には例えば、単巻きトランスが用いられ、交流電源６からのリップル電流を各トランス１２、１４、１６、１８の中間タップから注入し、中間タップを中心にした巻線の巻数比によってキャパシタＣ１〜Ｃ６に対するリップル電流を均一化している。キャパシタＣ１、Ｃ２に接続されたトランス１２は中間タップを中心に同一の巻数比（１：１）である。キャパシタＣ３、Ｃ４に接続されたトランス１６も同様である。また、トランス１２の中間タップとキャパシタＣ５に接続されたトランス１４は、中間タップを中心に巻数比（ｍ：ｎ）が設定されている。この場合、キャパシタＣ１、Ｃ２、Ｃ５の各リップル電流をｉとすると、トランス１４の巻数比は、トランス１２側に２ｉ、キャパシタＣ５側にｉを供給する編成とすれば、巻数比（ｍ：ｎ）について、ｍはｎ側の巻線の先に並列につながるキャパシタの数、ｎはｍ側の巻線の先に並列につながるキャパシタ数とすればよい。即ち、トランス１４において、ｍ：ｎは例えば、１：２にすればよい。斯かる構成は、トランス１８においても同様である。各キャパシタＣ１〜Ｃ６に流すリップル電流をｉとすれば、トランス１４、１８の中間タップに接続された交流電源６から注入されるリップル電流は３ｉとなる。
【００７９】
そして、バイアス素子としてインダクタＬＢが用いられ、直流バイアス電源８は、このインダクタＬＢを通してキャパシタ回路４のキャパシタＣ１、Ｃ２、Ｃ５及びキャパシタＣ３、Ｃ４、Ｃ６に直流バイアス電圧Ｖ２を付与している。
【００８０】
ここで、トランス１２の巻線Ｌ１及びキャパシタＣ１、Ｃ２の閉回路に流れる電流に注目すると、キャパシタＣ１、Ｃ２に等しく流れる電流ｉｃと、キャパシタＣ１、Ｃ２に逆向きに流れる電流ｉｎが存在しており、この閉回路の電流は、重ね合わせの理によりこれらの電流の和として考えられる。キャパシタＣ１に流れる電流は電流ｉｃと電流ｉｎとの和（ｉｃ＋ｉｎ）、キャパシタＣ２に流れる電流は電流ｉｃと電流ｉｎとの差（＝ｉｃ−ｉｎ）となり、各キャパシタＣ１、Ｃ２に流れる電流は（２×ｉｎ）＝｛（ｉｃ＋ｉｎ）−（ｉｃ−ｉｎ）｝だけ電流差が生じ、不均一になる。
【００８１】
巻線Ｌ１に電流が流れ、トランス１２の磁気回路内に磁束が発生すると、巻線Ｌ１の自己インダクタンスにより、巻線Ｌ１には磁束を打ち消す方向の逆起電力を生じる。巻線Ｌ１における電流ｉｃの影響を考えると、キャパシタＣ１に向かって流れる電流による磁束と、キャパシタＣ２に向かって流れる電流による磁束の向きは逆であって、その大きさが同じであるから、各磁束は打ち消されることになる。この結果、電流ｉｃは巻線Ｌ１内に磁束を生じないため、巻線Ｌ１には逆起電力が生じない。従って、この電流成分が流れても、巻線Ｌ１による電圧降下は生じない。
【００８２】
しかしながら、キャパシタＣ１、Ｃ２のインピーダンスが異なっていると、電流ｉｃが流れたときにキャパシタＣ１、Ｃ２に生じる電圧降下は異なる値（差電圧）となる。キャパシタＣ１、Ｃ２に逆向きに流れる電流ｉｎは、巻線Ｌ１に加わる既述の差電圧に依存する。巻線Ｌ１における電流ｉｎの影響を考えると、電流ｉｎは巻線Ｌ１内に磁束を生じさせ、逆起電力を生じる。従って、巻線Ｌ１は電流ｉｎに対する抑圧効果を生じ、巻線Ｌ１のインダクタンスが十分大きければ、各キャパシタＣ１、Ｃ２の電流をほぼ同値にすることができる。
【００８３】
このように、トランス１２の中間タップにリップル電流を注入すると、両端からほぼ等しいリップル電流に応じた電流を得ることができるので、トランス１２の両端に新たなトランスの中間タップを繋ぐことを複数段繰り返せば、ほぼ等しい２のｎ乗個のリップル電流が得られることになる。
【００８４】
また、トランス１４の巻線Ｌ２のようにｍ：ｎの巻線比を用いれば、ｍ：ｎに分流できるので、キャパシタの個数は２のｎ乗個に限定されず自由に選択することができる。
【００８５】
次に、トランス１４の巻線Ｌ２に流れるリップル電流に注目すると、その中間タップからトランス１２の巻線Ｌ１側に流れる電流をＩｌ、中間タップからキャパシタＣ５側に流れる電流をＩｒとする。
【００８６】
このとき、トランス１４の巻線Ｌ２の巻数をｍ、ｎとすると、巻数ｍ及び巻数ｎ側の電流がｍ×Ｉｌ＝ｎ×Ｉｒに設定すれば、巻線Ｌ２内の磁束は打ち消され、巻線Ｌ２には電圧降下は生じない。しかし、ｍ×Ｉｌ≠ｎ×Ｉｒになると、巻線Ｌ２内には電流差に比例した磁束が発生することになるので、巻線Ｌ２にはそれに応じた電圧降下を生じ、この結果、ＩｌとＩｒが調整され、ｍ×Ｉｌ≒ｎ×Ｉｒとなる。なお、巻線Ｌ１〜Ｌ４には大きなリップル電流を流すため、巻線Ｌ１〜Ｌ４の直流抵抗値は低抵抗となる。
【００８７】
なお、交流電源６にステップダウントランスの二次側を使用すれば、その直流抵抗は低抵抗となる。
【００８８】
いずれの直流抵抗も低抵抗であるため、キャパシタＣ１〜Ｃ６のリーク電流がばらついたとしても、全てのキャパシタＣ１〜Ｃ６のバイアス電圧はほぼ等しくなる。そこで、直流バイアス電源８に流れ込むリップル電流を小さくするために、バイアス素子としてインダクタＬＢを例示している。バイアス素子としてＬＣ並列共振回路を使用し、共振周波数をリップル電流周波数と一致させれば、直流バイアス電源８に流れるリップル電流を小さくすることができる。
【００８９】
以上述べた第２の実施の形態によれば、次の効果が得られる。
【００９０】
(1) キャパシタＣ１〜Ｃ６のインピーダンス、又は配線インピーダンスにばらつきがあっても、同一のリップル電流を各キャパシタＣ１〜Ｃ６に与えることができる。
【００９１】
(2) キャパシタＣ１〜Ｃ６は、直流バイアス電源８に対しては並列に接続されているので、バイアス電圧Ｖ２を高くする必要がない。また、各キャパシタＣ１〜Ｃ６のリーク電流にばらつきがあっても、バイアス電圧を等しくすることができる。このため、キャパシタＣ１〜Ｃ６に電圧バランス抵抗を付加する必要がない。
【００９２】
〔第３の実施の形態〕
【００９３】
次に、本発明の第３の実施の形態について、図１３を参照して説明する。図１３は、第３の実施の形態に係るリップル試験装置の一例を示す回路図である。
【００９４】
この実施の形態では、トランス２０、３０が各々４巻線のトランスで構成される。トランス２０、３０に付した黒丸は巻線方向を示している。４つの巻線Ｌ２０１、Ｌ２０２、Ｌ２０３、Ｌ２０４、又は、巻線Ｌ３０１、Ｌ３０２、Ｌ３０３、Ｌ３０４の巻線比は例えば、１：１：１：１に設定されている。
【００９５】
交流電源６から供給されるリップル電流は、トランス２０、３０を通り、キャパシタＣ１〜Ｃ４に注入される。キャパシタＣ１、Ｃ２の間にはダンピング抵抗を構成する抵抗Ｒ１、キャパシタＣ３、Ｃ４の間には同様にダンピング抵抗を構成する抵抗Ｒ２が接続されている。直流バイアス電源８はバイアス素子であるインダクタＬＢを通して全てのキャパシタＣ１〜Ｃ４にバイアス電圧を供給する。インダクタＬＢは例えば、チョークコイルで構成される。
【００９６】
キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４に上向きに流れるリップル電流をｉ１、ｉ２、ｉ３、ｉ４とすると、インダクタＬＢ、抵抗Ｒ１、Ｒ２に流れる電流を無視した場合、キャパシタＣ１、Ｃ２とキャパシタＣ３、Ｃ４とは直列に接続されているので、
ｉ１＋ｉ２＝ｉ３＋ｉ４ ・・・(1)
の関係が成り立つ。
【００９７】
ところで、トランス２０においては、図１１に示したトランス１２と同等の働きにより、黒丸側から流れ込む全ての電流の総和が０であれば逆起電力は生じない。電流の総和が０でないならば、それを打ち消す方向に逆起電力が発生し、即ち、インダクタンスが発生して電流の総和が０になる方向に働く。従って、トランス２０は、
ｉ１＋ｉ３＝ｉ２＋ｉ４ ・・・(2)
に近くなるように働く。同様に、トランス３０は
ｉ１＋ｉ４＝ｉ２＋ｉ３ ・・・(3)
に近くなるように働く。これらの結果、
(1) と(2) から、ｉ１＝ｉ４
(1) と(3) から、ｉ１＝ｉ３
(2) と(3) から、ｉ１＝ｉ２
となるように動作する。つまり、斯かる接続とすることにより、トランス２０、３０はｉ１＝ｉ２＝ｉ３＝ｉ４に近くなるように働く。
【００９８】
このような電流バランス作用を得るには、交流電源６の周波数ｆをトランス２０、３０のインダクタンスとキャパシタＣ１〜Ｃ４との共振周波数と比べて十分に高く設定すればよい。キャパシタＣ１〜Ｃ４の静電容量が小さく、交流電源６の周波数が共振周波数に近い場合には、共振により電流バランスの悪化が予想されるが、これを防止するには、抵抗Ｒ１、Ｒ２を追加すればよい。交流電源６の周波数がトランス２０、３０のインダクタンスとキャパシタＣ１〜Ｃ４との共振周波数と比べて高い場合には、斯かる抵抗Ｒ１、Ｒ２は不要である。
【００９９】
この実施の形態では、２個のトランス２０、３０を用いてキャパシタＣ１〜Ｃ４の交流電流をバランスさせる構成としたが、同様により、ｎ個のトランスを用いて、２×ｎ個のキャパシタのリップル電流をバランスさせることが可能である。そして、この実施の形態によっても、第２の実施の形態と同様の効果が得られる。
【０１００】
〔第４の実施の形態〕
【０１０１】
次に、本発明の第４の実施の形態について、図１４、図１５及び図１６を参照して説明する。図１４は、第４の実施の形態に係るリップル試験装置の一例を示す回路図、図１５はインピーダンス素子の構成例を示す図、図１６はリーク電流やリップル電流の検出抵抗を付加した試験装置の構成例を示す回路図である。
【０１０２】
この実施の形態では、被試験素子であるキャパシタＣ１、Ｃ２、Ｃ３が用いられ、これらキャパシタＣ１〜Ｃ３のそれぞれに大きいインピーダンスＺｒを持つバイアス素子Ｚ１、Ｚ２、Ｚ３が直列に接続され、キャパシタＣ１〜Ｃ３のリップル電流を均一化している。即ち、キャパシタＣ１〜Ｃ３のそれぞれに、インピーダンスが等しく、キャパシタＣ１〜Ｃ３の持つインピーダンスＺよりも十分にインピーダンスＺｒが高いバイアス素子Ｚ１、Ｚ２、Ｚ３が直列に接続され、これらを並列に接続している。交流電源６及び直流バイアス電源８は直列に接続されている。バイアス素子Ｚ１〜Ｚ３は例えば、図１５に示すようにインダクタＬ又は抵抗Ｒで構成することができる。
【０１０３】
斯かる構成によれば、直流バイアス電源８には交流電源６が直列に接続されているので、直流バイアス電源８にはリップル電流を流すことのできる直流電源が必要となる。その場合、直流バイアス電源８に並列に例えば、キャパシタを付加すればよい。
【０１０４】
キャパシタＣ１、Ｃ２、Ｃ３に流れるリップル電流をそれぞれｉ１、ｉ２、ｉ３とすると、キャパシタＣｎ（ｎ＝１、２、３）に流れるリップル電流ｉｎは、
ｉｎ＝Ｖ１÷｛Ｚｒ−ｊ／（ωＣｎ）｝ ・・・(4)
となる。｜Ｚｒ｜≫｜ｊ／（ωＣｎ）｜となるようにＺｒの値を選べば、
ｉｎ≒Ｖ１÷Ｚｒ ・・・(5)
となり、各バイアス素子Ｚ１〜Ｚ３のインピーダンスＺｒは等しいので、ｉ１≒ｉ２≒ｉ３となる。
【０１０５】
ここで、バイアス素子Ｚ１〜Ｚ３に抵抗を用いる場合を想定する。既述のように、｜Ｚｒ｜≫｜ｊ／（ωＣｎ）｜となるように設定すると、バイアス素子Ｚ１〜Ｚ３の各インピーダンスＺｒは比較的高抵抗となる。ところが、バイアス素子Ｚ１〜Ｚ３には大きなリップル電流が流れ、高抵抗のバイアス素子Ｚ１〜Ｚ３の電力損失が大きくなる。また、キャパシタＣ１〜Ｃ３のリーク電流にばらつきがある場合には、高抵抗のバイアス素子Ｚ１〜Ｚ３ではキャパシタＣ１〜Ｃ３にかかる直流バイアス電圧もそのばらつきに依存することになる。
【０１０６】
そこで、バイアス素子Ｚ１〜Ｚ３にインダクタを用いれば、電力損失を低減できる。インダクタでは直流抵抗が小さいので、キャパシタＣ１〜Ｃ３のリーク電流にばらつきが生じても、キャパシタＣ１〜Ｃ３のバイアス電圧は等しくなる。交流電源６の周波数が高い場合には、キャパシタＣ１〜Ｃ３までの配線インピーダンスがキャパシタＣ１〜Ｃ３のインピーダンスより高い場合がある。斯かる場合には、配線インピーダンスが均一になるようにすれば、配線自体をバイアス素子Ｚ１〜Ｚ３として使用し又はバイアス素子Ｚ１〜Ｚ３の一部として使用することも可能であり、キャパシタＣ１〜Ｃ３の簡便且つ安価なリップル試験を実現できる。
【０１０７】
各バイアス素子Ｚ１〜Ｚ３のインピーダンスのばらつきが小さければ、キャパシタＣ１〜Ｃ３のインピーダンスがばらついていても、キャパシタＣ１〜Ｃ３に流れるリップル電流のばらつきを抑圧することができる。
【０１０８】
また、図１６に示すように、各バイアス素子Ｚ１〜Ｚ３に対して直列に抵抗Ｒ１、Ｒ２、Ｒ３を接続すれば、各抵抗Ｒ１、Ｒ２、Ｒ３に発生した直流電圧とその抵抗値Ｒから、各キャパシタＣ１〜Ｃ３のリーク電流を個別に知ることができる。また、バイアス素子Ｚ１〜Ｚ３の抵抗値が既知であれば、このような抵抗Ｒ１〜Ｒ３を挿入することなく、バイアス素子Ｚ１〜Ｚ３に発生した直流電圧とその抵抗値から、同様に各キャパシタＣ１〜Ｃ３のリーク電流を検出することもできる。
【０１０９】
同様に、各抵抗Ｒ１〜Ｒ３に発生した交流電圧とその抵抗値Ｒから、各キャパシタＣ１〜Ｃ３に流れているリップル電流を個別に知ることができる。また、バイアス素子Ｚ１〜Ｚ３の抵抗値が既知であれば、このような抵抗Ｒ１〜Ｒ３を挿入することなく、バイアス素子Ｚ１〜Ｚ３に発生した交流電圧とその抵抗値から、同様に、各キャパシタＣ１〜Ｃ３に流れているリップル電流を検出することもできる。
【０１１０】
以上述べた第４の実施の形態によれば、次の効果が得られる。
【０１１１】
(1) キャパシタＣ１〜Ｃ３のインピーダンスにばらつきがあった場合でも、同一のリップル電流を各キャパシタＣ１〜Ｃ３に与えることができる。
【０１１２】
(2) バイアス素子Ｚ１〜Ｚ３を配線インピーダンスよりも高インピーダンスの素子で実現した場合、配線インピーダンスにばらつきがあっても、同一のリップル電流を各キャパシタＣ１〜Ｃ３に与えることができる。
【０１１３】
(3) 交流電源６の周波数が高い場合、各キャパシタＣ１〜Ｃ３に接続される配線が持つ配線インピーダンスを均一にすれば、その配線インピーダンスをバイアス素子Ｚ１〜Ｚ３として使用でき、試験装置を簡便且つ安価にすることができる。
【０１１４】
(4) キャパシタＣ１〜Ｃ３は、直流バイアス電源８に並列に接続した構成によれば、直流バイアス電圧を高くする必要がなく、また、各キャパシタＣ１〜Ｃ３のリーク電流にばらつきがあっても、直流バイアス電圧を等しくすることができる。このため、キャパシタＣ１〜Ｃ３に並列に電圧バランス抵抗を設ける必要もない。
【０１１５】
〔第５の実施の形態〕
【０１１６】
次に、本発明の第５の実施の形態について、図１７〜図２１を参照して説明する。図１７は、第５の実施の形態に係るリップル試験装置の一例を示す回路図、図１８はそのシミュレーション回路を示す回路図、図１９〜図２１はそのシミュレーション結果を示す図である。
【０１１７】
この実施の形態では、バイアス素子としてキャパシタＣｒ１、Ｃｒ２、Ｃｒ３及びインダクタＬ１、Ｌ２、Ｌ３を用いている。即ち、キャパシタＣ１には、キャパシタＣｒ１を介して交流電源６が接続されているとともに、インダクタＬ１を介して直流バイアス電源８が接続され、キャパシタＣ２には、キャパシタＣｒ２を介して交流電源６が接続されているとともに、インダクタＬ２を介して直流バイアス電源８が接続され、また、キャパシタＣ３には、キャパシタＣｒ３を介して交流電源６が接続されているとともに、インダクタＬ３を介して直流バイアス電源８が接続されている。
【０１１８】
バイアス素子（インピーダンス素子）をキャパシタＣｒ１、Ｃｒ２、Ｃｒ３のみで構成すると、これらキャパシタＣｒ１、Ｃｒ２、Ｃｒ３が直流を遮断するので、インダクタＬ１〜Ｌ３を介在させることによって直流バイアス電圧Ｖ２がキャパシタＣ１〜Ｃ３に印加されるように構成されている。交流電源６の周波数に対し、高いインピーダンスになるインダクタＬ１〜Ｌ３を用いれば、直流バイアス電源８側へのリップル電流の流入を阻止できる。
【０１１９】
インダクタＬ１〜Ｌ３及びキャパシタＣｒ１〜Ｃｒ３がＬＣ共振回路４０を構成するので、その共振周波数と交流電源６の周波数を一致させて共振させれば、キャパシタＣ１〜Ｃ３からＬＣ共振回路４０を見たインピーダンスＺｏがキャパシタＣｒ１〜Ｃｒ３のインピーダンスより高くなる。これは、第４の実施の形態（図１４）のバイアス素子Ｚ１〜Ｚ３のインピーダンスＺｒが高くなった場合に相当し、キャパシタＣ１〜Ｃ３に対し均一なリップル電流を流すことができる。
【０１２０】
そこで、この実施の形態についてのシミュレーションについて、図１８、図１９、図２０及び図２１を参照して説明する。図１８は、そのシミュレーション回路を示す回路図、図１９〜図２１は、共振結果を示す図である。図１８において、図１７と同一部分には同一符号を付すとともに、シミュレーションに用いた各数値を付記している。
【０１２１】
図１８に示すシミュレーション回路において、キャパシタＣｒ１〜Ｃｒ３の静電容量は１〔μＦ〕（中心値）、インダクタＬ１〜Ｌ３は１〔μＨ〕（中心値）とした。従って、キャパシタＣｒ１〜Ｃｒ３及びインダクタＬ１〜Ｌ３の共振周波数は、約１５９〔ｋＨｚ〕となる。抵抗Ｒ１、Ｒ２、Ｒ３はインダクタＬ１〜Ｌ３の直流抵抗であり、その抵抗値を１０〔ｍΩ〕とした。インダクタＬ４、Ｌ５、Ｌ６はキャパシタＣ１〜Ｃ３とキャパシタＣｒ１〜Ｃｒ３との間の配線インダクタンスであり、その中心値を１〔μＨ〕とした。
【０１２２】
図１９〜図２１において、横軸は、交流電源６の周波数ｆ＝５０〔ｋＨｚ〕〜８００〔ｋＨｚ〕を対数で表示し、縦軸は、キャパシタＣ１〜Ｃ３のいずれかのリップル電流値であり、同じく対数表示としている。
【０１２３】
図１９は、図１８のシミュレーション結果である。キャパシタＣｒ１〜Ｃｒ３及びインダクタＬ１〜Ｌ３の共振周波数、約１５９〔ｋＨｚ〕において、パラメータの変化に関係なく、リップル電流値が一定値になっていることが判る。即ち、交流電源６の周波数が約１５９〔ｋＨｚ〕のときには、リップル電流を一定にできる。
【０１２４】
また、図２０は、キャパシタＣ１〜Ｃ３の容量の中心値を図１８の１００倍にした場合のシミュレーション結果である。図１９に示すシミュレーション結果と同様に、キャパシタＣｒ１〜Ｃｒ３とインダクタＬ１〜Ｌ３の共振周波数、約１５９〔ｋＨｚ〕において、パラメータの変化に関係なく、リップル電流値が一定値になっていることが判る。
【０１２５】
また、図２１は、キャパシタＣ１〜Ｃ３の容量の中心値を図１８の１００倍にし、インダクタＬ１〜Ｌ３を図１８の１０００倍にしたときのシミュレーション結果である。キャパシタＣｒ１〜Ｃｒ３及びインダクタＬ１〜Ｌ３の共振周波数は表示外にある。この結果から明らかなように、共振を使わない場合には、リップル電流値が一定値にならないことがある。
【０１２６】
以上述べた第５の実施の形態によれば、次の効果が得られる。
【０１２７】
(1) キャパシタＣｒ１〜Ｃｒ３及びインダクタＬ１〜Ｌ３の共振点を交流電源６の周波数と一致させれば、配線インダクタンスやキャパシタＣ１〜Ｃ３の容量にばらつきがあっても、各キャパシタＣ１〜Ｃ３に一定のリップル電流を供給することができる。
【０１２８】
(2) キャパシタＣ１〜Ｃ３を直流バイアス電源８に並列に接続しているので、直流バイアス電圧Ｖ２を高くする必要はない。また、各キャパシタＣ１〜Ｃ３のリーク電流にばらつきがあっても、キャパシタに印加される直流バイアス電圧を等しくすることができる。このため、キャパシタＣ１〜Ｃ３に並列に電圧バランス抵抗を設ける必要はない。
【０１２９】
〔第６の実施の形態〕
【０１３０】
次に、本発明の第６の実施の形態について、図２２を参照して説明する。図２２は、第６の実施の形態に係るリップル試験装置の一例を示す回路図である。
【０１３１】
この実施の形態は、複数個の第２の電源として３つの直流バイアス電源８１、８２、８３を用いてバイアス電圧を均一化したものである。被試験素子としてキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６は、交流電源６に対して直列に接続され、直流バイアス電源８１、８２、８３は直列に接続され、また、直流バイアス電圧Ｖ２〜Ｖ４がバイアス素子Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５を介してキャパシタＣ１〜Ｃ６に加えられている。この場合、バイアス素子Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５には、図２３（Ａ）に示す抵抗Ｒ、図２３（Ｂ）に示すインダクタＬ、又は図２３（Ｃ）に示すＬＣ並列共振回路等で構成する。これらバイアス素子Ｚ１〜Ｚ５の直流抵抗値は、キャパシタＣ１〜Ｃ６のリーク電流が流れた際のバイアス素子Ｚ１〜Ｚ５の電圧降下がキャパシタＣ１〜Ｃ６の直流バイアス電圧に対して無視できる程度になる低抵抗値とする。このような場合、バイアス素子Ｚ２、Ｚ３のような接続方法であっても、バイアス素子Ｚ４、Ｚ５のような接続方法であっても、ほぼ同様の効果が得られる。また、交流電源６の周波数ｆにおけるバイアス素子Ｚ１〜Ｚ５のインピーダンスは、交流電源６の周波数によるキャパシタＣ１〜Ｃ６のインピーダンスが無視できる程度の高インピーダンスとする。
【０１３２】
斯かる構成とすれば、交流電源６に対してはキャパシタＣ１〜Ｃ６が直列に接続されているので、各キャパシタＣ１〜Ｃ６に流れるリップル電流が均一になる。直流的には、キャパシタＣ５及びキャパシタＣ６は直流バイアス電源８１、キャパシタＣ３及びキャパシタＣ４は直流バイアス電源８２、キャパシタＣ１及びキャパシタＣ２は直流バイアス電源８３に並列に接続されている。よって、各直流バイアス電圧がＶ２＝Ｖ３＝Ｖ４とすれば、各キャパシタＣ１〜Ｃ６の直流バイアス電圧が均一になる。
【０１３３】
以上述べた第６の実施の形態によれば、次の効果が得られる。
【０１３４】
(1) ２ｎ個のキャパシタに対し、ｎ個の直流バイアス電源で構成できる。
【０１３５】
(2) キャパシタＣ１〜Ｃ６のインピーダンス、又は配線インピーダンスにばらつきがあった場合でも、同一のリップル電流をキャパシタＣ１〜Ｃ６に与えることができる。
【０１３６】
(3) キャパシタＣ１〜Ｃ６は、交流電源６に対して直列に接続されているので、複数のキャパシタＣ１〜Ｃ６を同時に試験する場合でも交流電源６の電流を大きくする必要がない。従って、配線による電圧降下も増大しない。
【０１３７】
(4) 直流バイアス電源１つに対してキャパシタが２つずつ並列に接続されているので、キャパシタＣ１〜Ｃ６のリーク電流にばらつきがあっても、直流バイアス電圧を等しくすることができる。このため、キャパシタＣ１〜Ｃ６に電圧バランス抵抗を接続する必要がない。
【０１３８】
〔第７の実施の形態〕
【０１３９】
次に、本発明の第７の実施の形態について、図２４を参照して説明する。図２４は、第７の実施の形態に係るリップル試験装置を示す回路図である。
【０１４０】
この実施の形態は、第１の実施の形態（図１）と第２の実施の形態（図１１）とを組み合わせた構成である。被試験素子であるキャパシタＣ１〜Ｃ４は直列に接続され、同様に被試験素子であるキャパシタＣ５〜Ｃ８も直列に接続され、それぞれキャパシタ回路４０１、４０２を構成している。交流電源６は、トランス５０の中間タップを通して、これら２組のキャパシタ回路４０１、４０２に並列に接続されている。従って、各キャパシタＣ１〜Ｃ８は、バイアス素子Ｚ１〜Ｚ６及び交流電源６、トランス５０の巻線を通じて、直流バイアス電源８に並列に接続されている。
【０１４１】
バイアス素子Ｚ１〜Ｚ６及び交流電源６の直流抵抗値は、キャパシタＣ１〜Ｃ８のリーク電流が流れた場合の電圧降下がキャパシタＣ１〜Ｃ８の直流バイアス電圧に対して無視できる程度の低抵抗値に設定する。また、交流電源６の周波数におけるバイアス素子Ｚ１〜Ｚ６のインピーダンスは、キャパシタＣ１〜Ｃ８のインピーダンスが無視できる程度の大きな値となるように設定する。
【０１４２】
キャパシタＣ１〜Ｃ４は、交流電源６に対して直列に接続されているので、これらに流れるリップル電流は同一になり、同様に、キャパシタＣ５〜Ｃ８に流れるリップル電流も同一となる。これら二系統のリップル電流は、第２の実施の形態（図１１）と同等の働きによって各々均一となる。この結果、キャパシタＣ１〜Ｃ８のリップル電流が等しくなる。また、キャパシタＣ１〜Ｃ８は、直流的には並列に接続されているので、全てのキャパシタＣ１〜Ｃ８の直流バイアス電圧も等しくなる。
【０１４３】
以上述べた第７の実施の形態によれば、次の効果が得られる。
【０１４４】
(1) キャパシタＣ１〜Ｃ８のインピーダンス又は配線インピーダンスにばらつきがあった場合でも、同一のリップル電流を各キャパシタＣ１〜Ｃ８に与えることができる。キャパシタＣ１〜Ｃ４及びキャパシタＣ５〜Ｃ８は、交流電源６に対して直列に接続されているので、複数のキャパシタを同時に試験する場合でも交流電源６の電流を大きくする必要がない。従って配線による電圧降下を抑制できる。
【０１４５】
(2) キャパシタＣ１〜Ｃ８は、直流的には並列に直流バイアス電源８に接続されているので、各キャパシタＣ１〜Ｃ８のリーク電流にばらつきがあっても、直流バイアス電圧を等しくすることができる。このため、キャパシタＣ１〜Ｃ８に並列に電圧バランス抵抗を設ける必要もない。
【０１４６】
〔第８の実施の形態〕
【０１４７】
次に、本発明の第８の実施の形態について、図２５及び図２６を参照して説明する。図２５は、第８の実施の形態に係るリップル試験装置を示す回路図、図２６はその具体例を示す回路図である。
【０１４８】
この実施の形態は、試験素子Ｚ１１〜Ｚ１４を直列に接続して素子回路４００が構成されている。第１の電源として電流源６０が接続され、この電流源６０は交流、直流の何れでもよい。第２の電源として電圧源８０が接続され、この電圧源８０も交流、直流の何れでもよい。これら電流源６０及び電圧源８０を交流電源で構成した場合、その電圧Ｖ１、Ｖ２の周波数を異ならせればよい。
【０１４９】
バイアス素子Ｚａ、Ｚｂ、Ｚｃ、Ｚｄ、Ｚｅは周波数によってインピーダンスが変化し、又は直流と交流でインピーダンスが変化する素子であって、電圧源８０の電圧Ｖ２が持つ周波数（又は直流）に対して、試験素子Ｚ１１〜Ｚ１４より低インピーダンス、電流源６０が持つ周波数（又は直流）に対して、試験素子Ｚ１１〜Ｚ１４より高インピーダンスとなる素子を選択する。
【０１５０】
斯かる構成によれば、試験素子Ｚ１１〜Ｚ１４に電流源６０から等しい電流を流すことができ、電圧源８０から電圧Ｖ２を加えることができる。
【０１５１】
この場合、試験素子Ｚ１１〜Ｚ１４又はバイアス素子Ｚａ〜Ｚｅのそれぞれは、単一の素子でもよく、複数の素子からなる回路でもよい。
【０１５２】
そして、この第８の実施の形態における変形例として、図２６に示すように、試験素子Ｚ１１〜Ｚ１４をインダクタＬ１１〜Ｌ１４、バイアス素子Ｚａ〜ＺｅはキャパシタＣａ〜Ｃｅで構成することができる。この場合、素子回路４００は、インダクタ回路を構成する。
【０１５３】
斯かる構成によれば、少ない電源で複数の被試験素子としてのコイル（インダクタ）に同一のバイアス電流を流し、同一の電圧波形を加える通電試験を行うことができる。
【０１５４】
〔第９の実施の形態〕
【０１５５】
次に、本発明の第９の実施の形態について、図２７を参照して説明する。図２７は、第９の実施の形態に係るリップル試験装置を示す回路図である。
【０１５６】
この実施の形態では、試験素子Ｚ２１、Ｚ２２、Ｚ２３のそれぞれにインピーダンス素子からなるバイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３を直列に接続し、電源６００より流れる電流を試験素子Ｚ２１、Ｚ２２、Ｚ２３に等しく流し、電源８００による電圧Ｖ２を印加する構成である。この場合、電圧Ｖ１、Ｖ２は交流でも直流でも構わないが異なる周波数とすればよい。
【０１５７】
試験素子Ｚ２１、Ｚ２２、Ｚ２３に直列に接続されたバイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３は、電源６００の電圧Ｖ１の周波数（又は直流）において、試験素子Ｚ２１、Ｚ２２、Ｚ２３のインピーダンスより高いインピーダンスを選び、バイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３を構成するインピーダンス素子同士のばらつきを小さく抑える。また、バイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３は、電源８００の電圧Ｖ２の周波数（又は直流）において、試験素子Ｚ２１、Ｚ２２、Ｚ２３よりも低いインピーダンスを設定する。
【０１５８】
この場合、電源６００、８００は直列に接続され、これら電源６００、８００の直列回路に試験素子Ｚ２１、Ｚ２２、Ｚ２３がそれぞれバイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３を直列に介して並列回路を構成する。斯かる構成によれば、電源８００にも電源６００の電流が流れ、電源６００には電源８００から電流が流れる。
【０１５９】
電源６００が試験素子Ｚ２１、Ｚ２２、Ｚ２３に流す電流をそれぞれｉ２１、ｉ２２、ｉ２３とすると、電源６００が試験素子Ｚ２ｎ（ｎ＝１、２、３）に流す電流ｉ２ｎは、
ｉ２ｎ＝Ｖ１÷（Ｚｒ＋Ｚ２ｎ） ・・・(6)
となる。Ｚｒ≫Ｚ２ｎとなるようにバイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３のインピーダンスを選べば、
ｉ２ｎ≒Ｖ１÷Ｚｒ ・・・(7)
となり、バイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３のインピーダンスＺｒは等しいので、ｉ２１≒ｉ２２≒ｉ２３となる。
【０１６０】
また、電源８００の電圧Ｖ２の周波数においては、Ｚｒ≪Ｚ２ｎなので、バイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３を短絡した場合とほぼ等しい。従って、試験素子Ｚ２１〜Ｚ２３には電源８００の電圧Ｖ２が等しく印加されることになる。
【０１６１】
〔第１０の実施の形態〕
【０１６２】
次に、本発明の第１０の実施の形態について、図２８及び図２９を参照して説明する。図２８は、第１０の実施の形態に係るリップル試験装置を示す回路図、図２９はその等価回路を示す回路図である。
【０１６３】
この実施の形態は、第５の実施の形態（図１７）において、キャパシタＣ１〜Ｃ３を他の素子Ｚ１〜Ｚ３からなる素子回路４００で構成し、キャパシタＣｒ１〜Ｃｒ３を他の素子Ｚａ１〜Ｚａ３に置き換え、インダクタＬ１〜Ｌ３を他の素子Ｚｂ１、Ｚｂ２、Ｚｂ３に置き換え、電源６００、８００で構成したものである。即ち、電源６００及び素子Ｚａ１、Ｚａ２、Ｚａ３、電源８００及び素子Ｚｂ１、Ｚｂ２、Ｚｂ３の並列回路は、図２９に示す等価回路に置換できるので、インピーダンスＺｏでバイアス素子が構成されることになり、試験素子Ｚ１〜Ｚ３から見れば、図２８の回路が図１７の回路と同等であることが判る。
【０１６４】
〔その他の実施の１態〕
【０１６５】
次に、他の実施の形態を列挙すれば、次の通りである。
【０１６６】
(1) 第２の実施の形態（図１１）において、キャパシタＣ１〜Ｃ６は任意の被試験素子として例えば、キャパシタ以外の素子Ｚ１〜Ｚ６に置き換えてもよい。
【０１６７】
(2) 第３の実施の形態（図１３）において、各キャパシタＣ１〜Ｃ４は任意の素子に変更して構成してもよい。
【０１６８】
(3) 第６の実施の形態（図２２）において、キャパシタＣ１〜Ｃ６を任意の素子、電源６、８１〜８３のそれぞれを交流電源又は直流電源に置換してもよい。
【０１６９】
(4) 上記実施の形態（図１６）において、リーク電流の取出しに抵抗Ｒ１〜Ｒ３に生じた直流電圧を用いることを例示したが、抵抗に生じた交流電圧によってリップル電流を取り出すこともできる。また、各実施の形態において、リップル電流の取出しには、トランス等の出力回路を設置してもよい。
【０１７０】
(5) 上記リップル試験装置２から取り出されたリーク電流やリップル電流は、図示しない演算装置等に加えて被試験素子であるキャパシタ等の素子の特性や劣化状態等の試験に用いることができる。
【０１７１】
(6) その他、本発明は、電源の波形を変えたり、被試験素子をキャパシタの他、任意の抵抗やコイルに置換してもよく、本発明は上記実施の形態に限定されるものではない。
【産業上の利用可能性】
【０１７２】
本発明によれば、キャパシタ等の各種素子の試験に用いることができ、素子の特性や耐久性等を知ることができ、素子の信頼性向上に寄与することができる。
【図面の簡単な説明】
【０１７３】
【図１】第１の実施の形態に係るリップル試験装置の一例を示す回路図である。
【図２】試験装置の一例を示す回路図である。
【図３】シミュレーション結果を示す図である。
【図４】第１の実施の形態における試験装置の他の構成例を示す回路図である。
【図５】シミュレーション結果を示す図である。
【図６】バイアス素子の構成例を示す回路図である。
【図７】第１の実施の形態における変形例を示す回路図である。
【図８】第１の実施の形態における変形例を示す回路図である。
【図９】第１の実施の形態における変形例を示す回路図である。
【図１０】第１の実施の形態における変形例を示す回路図である。
【図１１】第２の実施の形態に係るリップル試験装置の一例を示す回路図である。
【図１２】トランスの等価回路を示す図である。
【図１３】第３の実施の形態に係るリップル試験装置の一例を示す回路図である。
【図１４】第４の実施の形態に係るリップル試験装置の一例を示す回路図である。
【図１５】インピーダンス素子の構成例を示す図である。
【図１６】リーク電流の検出抵抗を付加した試験装置の構成例を示す回路図である。
【図１７】第５の実施の形態に係るリップル試験装置を示す回路図である。
【図１８】シミュレーション回路を示す回路図である。
【図１９】シミュレーション結果を示す図である。
【図２０】シミュレーション結果を示す図である。
【図２１】シミュレーション結果を示す図である。
【図２２】第６の実施の形態に係るリップル試験装置の一例を示す回路図である。
【図２３】バイアス素子の構成例を示す図である。
【図２４】第７の実施の形態に係るリップル試験装置を示す回路図である。
【図２５】第８の実施の形態に係るリップル試験装置を示す回路図である。
【図２６】試験装置の具体例を示す回路図である。
【図２７】第９の実施の形態に係るリップル試験装置を示す回路図である。
【図２８】第１０の実施の形態に係るリップル試験装置を示す回路図である。
【図２９】試験装置の等価回路を示す回路図である。
【図３０】従来のリップル試験装置を示す回路図である。
【符号の説明】
【０１７４】
２ リップル試験装置
４ キャパシタ回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ キャパシタ（被試験素子）
６ 交流電源（第１の電源）
８ 直流バイアス電源（第２の電源）
Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５ バイアス素子
【技術分野】
【０００１】
本発明は、キャパシタ等の素子の寿命、信頼性、経年変化、故障モード等の評価に用いられる、キャパシタ等の素子の試験装置に係り、特に、リップル電流等を用いるキャパシタ等の素子の試験装置に関する。
【背景技術】
【０００２】
リップルを含む電圧の平滑には主としてキャパシタが用いられる。例えば、スイッチング電源の平滑回路に使用するキャパシタには、スイッチング周波数を基本波成分とするリップル電流が流れる。このリップル電流は、キャパシタの発熱等の原因となり、キャパシタの寿命に悪影響を及ぼす。
【０００３】
このため、キャパシタに対するリップル試験を行い、キャパシタの評価が必要となる。ここで、リップル試験とは、被試験素子であるキャパシタに規定電圧のバイアス電圧を所定時間印加しながら、規定の周波数及び大きさのリップル電流を流し続け、キャパシタの寿命、信頼性、経年変化、故障モード等を評価するための試験である。
【０００４】
キャパシタ等の素子の試験に関し、リップル成分やバイアス電圧を付与するもの（特許文献１、２）等がある。
【特許文献１】特開２００３−２６４０００号公報
【特許文献２】特開２００１−１６７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このようなリップル試験は、一度の試験に長期間を要する場合があるので、試験を効率化するには多数のキャパシタに同時に試験を実施することが望まれる。リップル試験中は、キャパシタに加わるリップル電流及びバイアス電圧を規定値に維持、管理する必要がある。リップル試験を簡便に行うには、キャパシタに対する給電を抑え、複数のキャパシタを同時に試験することが要請され、同時に試験するには、複数のキャパシタを直列接続や並列接続する構成が取られる。
【０００６】
図３０は、キャパシタが直並列に接続された従来の試験装置を示している。この試験装置１００では、被試験素子としてキャパシタＣ１、Ｃ２・・・Ｃ８、トランス１０２、チョークコイル１０４、交流電源１０６、直流バイアス電源１０８、電圧バランス抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、接続ケーブル１１０等を備え、キャパシタＣ１、Ｃ２・・・Ｃ８は２並列２直列の２系統で構成されている。キャパシタＣ１、Ｃ５の並列回路、キャパシタＣ３、Ｃ７の並列回路の直列接続されている回路部分が１系統目の回路であり、キャパシタＣ２、Ｃ６の並列回路、キャパシタＣ４、Ｃ８の並列回路の直列接続されている回路部分が２系統目の回路である。
【０００７】
このような試験装置１００において、キャパシタＣ１、Ｃ２・・・Ｃ８に加わる各リップル電流及び各バイアス電圧ついて、キャパシタＣ１、Ｃ２・・・Ｃ８が同一種類、同一容量であれば、それぞれのリップル電流、バイアス電圧も等しく設定する必要がある。各キャパシタＣ１、Ｃ２・・・Ｃ８には、交流電源１０６からトランス１０２を通してリップル電流が付与されるとともに、直流バイアス電源１０８からバイアス電圧が加えられる。キャパシタＣ１、Ｃ２・・・Ｃ８のインピーダンスが等しくない場合、リップル電流が流れることを阻止するためのチョークコイル１０４が設置されている。この場合、１系統目及び２系統目の各キャパシタには、トランス１０２の二次側に対しては直列接続になっているので、二つの系統には同一のリップル電流が流れることになる。
【０００８】
ところで、１系統目と２系統目は、直流バイアス電源１０８に対してトランス１０２の二次巻線を介して並列に接続されている。キャパシタのリーク電流や後述の電圧バランス抵抗に流れる直流電流と、トランス１０２の二次巻線側の巻線抵抗による電圧降下は、通常、バイアス電圧に対して十分に小さく、さらに電圧降下のばらつきはさらに小さい。このため、１系統目及び２系統目の各回路には、同一のバイアス電圧が印加されていると見做すことができる。
【０００９】
キャパシタを直列接続する場合、リーク電流が等しくないときには、各キャパシタにかかるバイアス電圧が異なった電圧になる。これを補正するため、電圧バランス抵抗Ｒ１〜Ｒ４が接続されており、各キャパシタＣ１、Ｃ２・・・Ｃ８に印加されるバイアス電圧がほぼ等しくなるように設定されている。
【００１０】
並列接続されているキャパシタＣ１とキャパシタＣ５、キャパシタＣ２とキャパシタＣ６、キャパシタＣ３とキャパシタＣ７、キャパシタＣ４とキャパシタＣ８にインピーダンス差があった場合にはその差に応じてリップル電流に差が生じる。このため、キャパシタＣ１、Ｃ２・・・Ｃ８のリップル試験では、各キャパシタＣ１、Ｃ２・・・Ｃ８について、事前にインピーダンスとリーク電流値の選別をする必要があり、手間がかかる。また、経時変化によりキャパシタＣ１、Ｃ２・・・Ｃ８のインピーダンスとリーク電流が変化すると、試験条件が変わってしまい、正確な試験結果が得られないという不都合がある。
【００１１】
キャパシタのリップル試験に関し、同一容量、同一種類の複数のキャパシタを同時に同一条件で試験する場合には各キャパシタに加わるリップル電流及びバイアス電圧を等しくする必要がある。以下、その必要条件や課題を列挙すれば次の通りである。
【００１２】
(1) キャパシタが並列接続されているとき、キャパシタのインピーダンス、又は配線インピーダンスにばらつきがあると、各キャパシタのリップル電流にばらつきが生じるため、各キャパシタに対して同一条件で試験ができないという問題がある。この問題を解決するために、事前にキャパシタをインピーダンスで選別する方法もあるが、選別に手間がかかり、インピーダンスの経時変化が生じると、再現性の高いデータが得られない。
【００１３】
(2) キャパシタが並列接続されているときは、並列個数分のリップル電流を供給する必要があり、交流電源電流を大きくしなければならない。交流電源の電流を大きくすると、接続ケーブル１１０のインピーダンスによる電圧降下が増大する。特に、交流電源１０６の周波数が高い場合は、接続ケーブル１１０のインダクタンスによる電圧降下が大きくなる。電圧降下が大きい場合は、これを補正するために、交流電源１０６の電圧も高くしなければならないので、大電力の交流電源が必要になり、交流電源１０６が大型化し、高価になる。また、試験中は、交流電源１０６の出力配線から交流電源１０６の周波数の電波や磁束が放射され、交流電源１０６の電流が大きい程、他の電子機器に対する妨害が大きくなるおそれがある。キャパシタは、電源の平滑用として使用されるので、リップル電流の周波数におけるインピーダンスは低いことが要求される。このため、リップル試験においては交流電源電圧は低く、電圧は一般的に問題にはならない。
【００１４】
(3) キャパシタが直列接続されている場合は、直流バイアス電源電圧を高くしなければならない。１０直列の場合には、１０倍の直流電圧が必要であるから、直列数に比例して直流バイアス電源が高価になる。また、高電圧を扱うことになるので、安全上の問題もある。キャパシタに流れる直流電流、即ち、リーク電流は小さく、直流バイアス電源１０８の電流は問題にはならない。
【００１５】
(4) キャパシタが直列接続されている場合、リーク電流のばらつきにより、キャパシタのバイアス電圧にばらつきを生じ、同一条件での試験ができないという問題がある。
【００１６】
(5) (4) を回避するには、キャパシタに並列に電圧バランス抵抗を設ければよい。この電圧バランス抵抗の抵抗値が高い場合には、バイアス電圧のばらつきを補正できないおそれがある。この電圧バランス抵抗を低くすると、直流バイアス電源１０８の電流容量を大きくしなければならないので、直流バイアス電源１０８が大型化し、高価になる。また、電圧バランス抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４での消費電力も無視できない。この消費電力が大きくなると、電圧バランス抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４の発熱がキャパシタの温度を上昇させ、キャパシタの寿命や性能に悪影響を与える場合がある。従って、電圧バランス抵抗を使用しないで、バイアス電圧のばらつきを抑制することが望まれる。
【００１７】
斯かる課題を要約して列挙すれば、
ａ キャパシタ等の素子のリップル電流を等しくすること、
ｂ 交流電源の電流を必要最小限にすること、
ｃ バイアス電源の電圧を必要最小限にすること、
ｄ キャパシタ等の素子に印加されるバイアス電圧を等しくすること、
ｅ 電圧バランス抵抗を除去すること、
等である。
【００１８】
そこで、本発明の目的は、リップル電流を用いるキャパシタ等の素子の試験に関し、上記課題から選択される１つの課題又は２以上の課題を解決することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決した本発明のキャパシタ等の素子の試験装置の構成は、以下の通りである。
【００２０】
本発明の第１の側面は、被試験素子にリップル電流を流す素子の試験装置であって、前記素子にリップル電流を付与する第１の電源と、前記素子にバイアス電圧を付与する第２の電源と、直流電流を通過させ交流電流を阻止するバイアス素子とを備え、前記第１の電源に対して前記素子を直列に接続し、前記第２の電源に前記バイアス素子を介して前記素子を並列に接続した構成である。
【００２１】
被試験素子は単一又は複数であってもよく、この素子に対し、第１の電源よりリップル電流が付与されるとともに、第２の電源よりバイアス電圧が付与される。素子と第２の電源との間に介在させたバイアス素子により、直流電流を通過させ交流電流が阻止される。
【００２２】
本発明の第２の側面は、被試験素子にリップル電流を流す素子の試験装置であって、前記素子にリップル電流を付与する第１の電源と、直流電圧を発生する第２の電源と、前記第２の電源と前記素子との間に設けられて前記直流電圧を通過させ且つ前記リップル電流を阻止するバイアス素子とを含み、前記素子に、前記第１の電源から前記リップル電流を付与するとともに、前記第２の電源から前記直流電圧を付与する構成である。斯かる構成によれば、素子にリップル電流を付与するとともに直流電圧を付与し、素子の試験を効率的に行うことができる。
【００２３】
本発明の第３の側面は、被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、前記キャパシタにリップル電流を付与するとともに直流バイアス電圧を付与し、前記キャパシタに前記直流バイアス電圧を通過させ且つ前記リップル電流を阻止するバイアス素子を接続した構成である。
【００２４】
本発明の第４の側面は、被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、前記キャパシタにリップル電流を付与する第１の電源と、直流電圧を発生する第２の電源と、前記第２の電源と前記キャパシタとの間に設けられて前記直流電圧を通過させ且つ前記リップル電流を阻止するバイアス素子とを含み、前記キャパシタに、前記第１の電源から前記リップル電流を付与するとともに、前記第２の電源から前記直流電圧を付与する構成である。
【００２５】
本発明の第５の側面は、被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、複数のキャパシタからなるキャパシタ回路と、前記キャパシタ回路又は前記キャパシタにリップル電流を付与する第１の電源と、前記キャパシタ回路又は前記キャパシタに付与すべき直流電圧を発生する第２の電源と、この第２の電源と前記キャパシタ回路又は前記キャパシタとの間に介在し、前記第２の電源の前記直流電圧を通過させて前記キャパシタ回路又は前記キャパシタに付与するとともに、前記第１の電源の前記リップル電流を阻止するバイアス素子とを備え、前記バイアス素子が巻線を備えるインダクタで構成され、該インダクタが前記キャパシタに対して同一値となる電流成分に対してはインダクタンスを小さく、前記キャパシタに対して異なる値となる電流成分に対してはインダクタンスを大きく設定するように前記キャパシタに接続された構成である。
【００２６】
上記試験装置において、前記バイアス素子は、前記素子のインピーダンス値以上のインピーダンスを持つ構成としてもよい。
【００２７】
上記試験装置において、前記バイアス素子がダイオードである構成としてもよい。
【００２８】
上記試験装置において、前記バイアス素子に発生する直流電圧、又は前記バイアス素子に接続された抵抗に発生する直流電圧から前記素子のリーク電流を検出する構成としてもよい。
【００２９】
上記試験装置において、前記バイアス素子に発生する交流電圧、又は前記バイアス素子に接続された抵抗に発生する交流電圧から前記素子のリップル電流を検出する構成としてもよい。
【００３０】
上記試験装置において、前記バイアス素子がトランスである構成としてもよい。
【００３１】
上記試験装置において、前記バイアス素子は、前記第１の電源の周波数に共振する共振回路又は共振素子である構成としてもよい。
【００３２】
上記構成において、第１の電源に対してキャパシタ等の素子を直列に接続した構成とすれば、素子には同一のリップル電流が流れることになる。斯かる構成によれば、キャパシタ等の素子のリップル電流を等しくでき、第１の電源の電流を必要最小限にできる。また、第２の電源に対してバイアス素子を介してキャパシタ等の素子を接続すれば、素子に加えられる直流電圧を必要最小限にでき、素子に印加される直流電圧も等しくできる。また、電圧バランス抵抗を省略できる。
【００３３】
バイアス素子にトランス等のインダクタを用いれば、その特性を活用でき、キャパシタ等の素子のリップル電流を等しくでき、第１の電源の電流を必要最小限にできる。また、第２の電源に対してキャパシタ等の素子を並列に接続する構成とすれば、素子に加えられる直流電圧を必要最小限にでき、素子に印加される直流電圧も等しくできる。また、電圧バランス抵抗を省略できる。
【００３４】
バイアス素子にインピーダンスの大なる素子を用いれば、キャパシタ等の素子に流れるリップル電流を等しくできるので、第１の電源の電流を必要最小限にできる。
【発明の効果】
【００３５】
本発明によれば、次の１又は２以上の効果が得られる。
【００３６】
(1) キャパシタ等の被試験素子のリップル電流を等しくすることができる。
【００３７】
(2) キャパシタ等の被試験素子にリップル電流を付与する第１の電源の電流を必要最小限にできる。
【００３８】
(3) キャパシタ等の被試験素子にバイアス電圧を付与する第２の電源の直流電圧を必要最小限にできる。
【００３９】
(4) キャパシタ等の被試験素子にバイアス電圧として付与する直流電圧を等しくすることができる。
【００４０】
(5) 電圧バランス抵抗を除くことができ、回路構成の簡略化とともに、電圧バランス抵抗に発熱を生じさせることがない。
【発明を実施するための最良の形態】
【００４１】
〔第１の実施の形態〕
【００４２】
本発明の素子の試験装置の第１の実施の形態について、図１〜図１０を参照して説明する。図１は、本発明の第１の実施の形態に係るキャパシタのリップル試験装置又はリップル試験方法に用いる回路の一例を示す回路図、図２は、その一例を示す回路図、図３はそのシミュレーション結果を示す図、図４は第１の実施の形態における試験装置の他の構成例を示す回路図、図５はそのシミュレーション結果を示す図、図６はバイアス素子の構成例を示す回路図、図７〜図１０は第１の実施の形態における変形例を示す回路図である。各図において、共通部分には同一符号を付してある。
【００４３】
このリップル試験装置２には、単一又は複数の被試験素子として例えば、キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４が接続されており、これらキャパシタＣ１〜Ｃ４は直列に接続され、キャパシタ回路４を構成している。このキャパシタ回路４において、この実施の形態では、キャパシタＣ１は接続点ａ側をマイナス端子、キャパシタＣ１、Ｃ２は接続点ｂ側をプラス端子、キャパシタＣ２、Ｃ３は接続点ｃ側をマイナス端子、キャパシタＣ３、Ｃ４は接続点ｄ側をプラス端子、キャパシタＣ４は接続点ｅ側をマイナス端子に設定されている。この場合、キャパシタＣ１〜Ｃ４は有極性素子であるか否かを問わないが、素子単体で有極性を持たない場合には電源が持つ極性に依存する。
【００４４】
このリップル試験装置２には、第１の電源として例えば、交流電源６、第２の電源として例えば、直流バイアス電源８が設置されている。交流電源６は、キャパシタ回路４又は各キャパシタＣ１〜Ｃ４に付与すべきリップル電流ｉ又はリップル電圧を発生する。その構成は電流源又は電圧源の何れであってもよく、Ｖ１は交流電源６の電圧である。ここで、リップル電流ｉは、周波数及び特定のレベルを備えている。また、直流バイアス電源８は、各キャパシタＣ１〜Ｃ４に直流バイアス電圧を付与する直流電源であり、Ｖ２はその直流電圧である。
【００４５】
交流電源６には各キャパシタＣ１〜Ｃ４が直列に接続され、交流電源６からリップル電流ｉが付与される。また、キャパシタ回路４の接続点ａ、ｂ、ｃ、ｄ、ｅのそれぞれにはバイアス素子Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５を介して直流バイアス電源８が接続され、直流バイアス電圧が印加されている。各バイアス素子Ｚ１〜Ｚ５には、直流を通過させるとともに交流を阻止する特性を備えた素子又は回路が用いられる。
【００４６】
このように直流通過・交流遮断性を備えたバイアス素子Ｚ１〜Ｚ５を設置したことにより、このリップル試験装置２では、各バイアス素子Ｚ１〜Ｚ５がリップル電流ｉを遮断する構成とすれば、各キャパシタＣ１〜Ｃ４に流れるリップル電流ｉは等しくなる。
【００４７】
ところで、バイアス素子Ｚ１〜Ｚ５がリップル電流ｉを通過させると仮定すると、交流電源６には、キャパシタＣ１〜Ｃ４とともにバイアス素子Ｚ１〜Ｚ５が負荷として接続されている。バイアス素子Ｚ１、Ｚ５の直列回路は、交流電源６に直接接続され、バイアス素子Ｚ２、Ｚ４の直列回路は、キャパシタＣ２、Ｃ３の直列回路に並列に接続されている。バイアス素子Ｚ２、Ｚ４にリップル電流が流れると仮定すると、キャパシタＣ１、Ｃ４に流れるリップル電流は、キャパシタＣ２、Ｃ３に流れるリップル電流よりも多くなってしまう。このようなリップル電流のばらつきはバイアス素子Ｚ１〜Ｚ５がリップル電流を阻止する機能を備えていれば容易に解消されることである。即ち、各バイアス素子Ｚ１〜Ｚ５が交流電源６の周波数ｆにより高インピーダンスを呈する特性を備えた素子であればよい。
【００４８】
そして、キャパシタＣ１〜Ｃ４のリーク電流は相対的に小さく、直流バイアス電源８の電圧Ｖ２は殆どそのまま、バイアス素子Ｚ１〜Ｚ５を通して各キャパシタＣ１〜Ｃ４に印加される。しかしながら、各キャパシタＣ１〜Ｃ４のリーク電流は皆無ではないので、バイアス素子Ｚ１〜Ｚ５は直流電流を流す素子又は回路で構成すればよい。
【００４９】
キャパシタＣ１〜Ｃ４のリーク電流にばらつきがある場合には、そのリーク電流によってバイアス素子Ｚ１〜Ｚ５に直流電圧が発生し、この電圧に起因して各キャパシタＣ１〜Ｃ４に加わる直流電圧にばらつきが生じることになる。これを避けるには、リーク電流によってバイアス素子Ｚ１〜Ｚ５に生じる電圧を無視できるレベルにすればよく、そのためには例えば、バイアス素子Ｚ１〜Ｚ５に直流抵抗の低いものを使用すればよい。
【００５０】
各キャパシタＣ１〜Ｃ４に加わる直流電圧がキャパシタＣ１〜Ｃ４の寿命に影響を及ぼすことが知られているが、これはリップル試験においても直流電圧値を正確に管理することが要請されている。斯かる要請に対しては、バイアス素子Ｚ１〜Ｚ５の直流抵抗を低くすればよい。
【００５１】
第１の実施の形態において、バイアス素子Ｚ１〜Ｚ５に抵抗を用いてもよい。抵抗の場合、直流抵抗と交流電源６の周波数におけるインピーダンスは同一であり、斯かる試験条件を設定すれば、バイアス素子Ｚ１〜Ｚ５に抵抗を利用することができる。
【００５２】
第１の実施の形態において、バイアス素子Ｚ１〜Ｚ５にインダクタを用いてもよい。即ち、交流電源６の周波数により大きいインピーダンス値を持つインダクタを使用すれば、バイアス素子Ｚ１〜Ｚ５にリップル電流が流れ難くなる。５０〔Ｈｚ〕／１２０〔Ｈｚ〕程度の低周波数では、インダクタは大きく、高価となり、巻線数が多いために直流抵抗も大きくなりがちであるが、一般のスイッチング電源用キャパシタの試験では、数十ｋＨｚ以上の周波数が用いられるので、低周波数における不都合はない。
【００５３】
キュリー点以下の温度環境であれば、バイアス素子Ｚ１〜Ｚ５としてコア付きインダクタを用いることができる。コア付きインダクタは、空芯インダクタと比較すると、交流に対してより高インピーダンスになり、直流に対してより低抵抗にできることから、バイアス素子として有利な性質を持っている。
【００５４】
また、バイアス素子Ｚ１〜Ｚ５に抵抗を用いた場合には、コア付きインダクタよりも温度の影響が小さく、周囲温度の自由度が拡大する。
【００５５】
この第１の実施の形態において、バイアス素子Ｚ１〜Ｚ５には図２に示すように、ダイオードを用いることができる。図２は、ダイオードＤ１〜Ｄ５を用いたリップル試験装置２を示す回路図（シミュレーション回路）である。
【００５６】
この場合、交流電源６及び直流バイアス電源８を０〔Ｖ〕にし、直流バイアス電源８の電圧を０〔Ｖ〕からＶ２〔Ｖ〕に上昇させると、各キャパシタＣ１〜Ｃ４は電圧｛Ｖ２−（２×Ｖｆ）｝に充電される。但し、Ｖｆはダイオードの順電圧である。
【００５７】
交流電源６の起動から数サイクル間では、ダイオードＤ１〜Ｄ５はリップル電流に対して整流作用を持ち、その後は、キャパシタＣ１、Ｃ４の充電が完了する。この場合、交流電源６を働かせ、瞬時電圧がピークに達し、キャパシタＣ１側が＋、キャパシタＣ４側が−となったときには、交流電源６→Ｄ１→直流バイアス電源８→Ｄ４の経路によりキャパシタＣ４が充電される。また、キャパシタＣ１側が−、キャパシタＣ４側が＋となったときには、交流電源６→Ｄ５→直流バイアス電源８→Ｄ２の経路によりキャパシタＣ１が充電される。
【００５８】
このようにダイオードＤ１〜Ｄ５を用いたシミュレーション回路では、キャパシタＣ１〜Ｃ４＝１〔μＦ〕、直流バイアス電圧Ｖ２＝１００〔Ｖ〕、交流電源６の周波数ｆ＝１００〔ｋＨｚ〕、電圧Ｖ１＝１０〔Ｖｐ−ｐ〕とすると、リップル電流ｉ＝１．６〔Ａｐ−ｐ〕となる。
【００５９】
斯かるシミュレーションの結果は図３に示す通りである。図３（Ａ）は、キャパシタＣ１〜Ｃ４の電圧、図３（Ｂ）及び図３（Ｃ）は、ダイオードＤ１〜Ｄ５の電流であり、横軸は時間である。
【００６０】
給電開始から５〔μｓ〕区間でダイオードＤ１、Ｄ４に電流が流れ、その電流によりキャパシタＣ４が充電されている。次の５〔μｓ〕区間でダイオードＤ２、Ｄ５に電流が流れ、その電流によりキャパシタＣ１が充電されている。この場合、キャパシタＣ２、Ｃ３の直流電圧の平均値が１００〔Ｖ〕であるのに対し、キャパシタＣ１、Ｃ４の直流電圧の平均値が１０２〔Ｖ〕となり、２〔％〕だけ当初電圧より高くなっている。
【００６１】
このシミュレーションにより明らかなように、より低いバイアス電圧で試験する場合にはこの電圧の違いが顕著となるが、上記のシミュレーション条件であれば実用上無視できるレベルである。
【００６２】
キャパシタＣ１〜Ｃ４のリップル電圧がダイオードＤ１〜Ｄ５の順電圧Ｖｆより小さい場合には整流作用は生じない。しかしながら、ダイオードＤ１〜Ｄ５の順電圧ＶｆやキャパシタＣ１〜Ｃ４のバイアス電圧のばらつきはキャパシタＣ１〜Ｃ４のリーク電流に依存し、バイアス電圧が低い場合にはバイアス電圧のばらつきが無視できなくなる。
【００６３】
斯かる現象は、図４に示すシミュレーション回路を以て検証することができる。キャパシタＣ１〜Ｃ４＝１０００〔μＦ〕、直流バイアス電圧Ｖ２＝１００〔Ｖ〕、交流電源６の周波数ｆ＝１００〔ｋＨｚ〕、電圧Ｖ１＝１００〔ｍＶｐ−ｐ〕とすると、リップル電流ｉ＝１６〔Ａｐ−ｐ〕となる。キャパシタＣ１のリーク電流を１００〔μＡ〕に模擬するため、抵抗Ｒ１が付加されている。
【００６４】
斯かるシミュレーション結果を図５に示す。図５において、（Ａ）は、キャパシタＣ１〜Ｃ４の瞬時電圧、（Ｂ）及び（Ｃ）は、ダイオードＤ１〜Ｄ５の瞬時電流であり、横軸は時間である。
【００６５】
この場合、リップル電圧の発生は確認できない程度であり、直流電圧では、キャパシタＣ１は９９〔Ｖ〕、キャパシタＣ２、Ｃ４は９９．５〔Ｖ〕、キャパシタＣ３は１００〔Ｖ〕となり、±０．５〔Ｖ〕（±０．５〔％〕）のばらつきが生じている。このシミュレーション結果から明らかなように、上記条件であれば無視できるレベルである。
【００６６】
第１の実施の形態において、バイアス素子Ｚ１〜Ｚ５にインダクタとキャパシタを並列にしたものを用いてもよい。図６は、インダクタＬ及びキャパシタＣのＬＣ並列回路からなるバイアス素子Ｚ１〜Ｚ５の構成例を示す回路図である。斯かる構成において、ＬＣ並列回路の並列共振周波数をリップル周波数に一致させれば、その周波数においてインピーダンスが高くなるので、バイアス素子Ｚ１〜Ｚ５にはリップル電流は殆ど流れなくなる。しかも、直流抵抗は無視できる程度（殆どゼロ）であるから、直流バイアス電圧には殆ど影響しないという利点もある。
【００６７】
被試験素子であるキャパシタの個数は、１個以上のいくつでもよいが、奇数個の場合、交流電源６が直流バイアス電源８の直流バイアス電圧とほぼ等しい直流電圧の上にリップル電流を重畳することが必要になるので、偶数個が望ましい。
【００６８】
単一のキャパシタＣ１を用いた場合には、図７に示すように構成することができる。図７は、単一のキャパシタＣ１を用いた場合の構成例を示している。交流電源６は、リップル電流に加えて、キャパシタＣ１に直流バイアス電源８から与えられている直流バイアス電圧Ｖ２に相当する直流電圧（≒Ｖ２）を発生させる必要がある。斯かる構成においても、キャパシタＣ１のリップル試験を行うことができる。
【００６９】
また、交流電源６に既述の直流電圧（≒Ｖ２）を発生させない場合には、図８に示すように、キャパシタＣ５を追加すればよい。
【００７０】
被試験素子として２つのキャパシタＣ１、Ｃ２を用いた場合には、図９に示す回路構成とすればよい。このように、キャパシタが偶数の場合、交流電源６には既述の直流電圧を発生させる必要はない。図１に示した回路でも同様である。
【００７１】
第１の実施の形態において、キャパシタＣ１〜Ｃ４に交流電源６が直接に加えられているが、図１０に示すように、キャパシタ回路４に対し、トランス１０を介して交流電源６を接続する構成としてもよい。キャパシタ回路４に接続される交流電源６には、比較的低電圧で大電流を取り出すことができる交流電源が必要となる。その場合、ステップダウントランスを用いることが可能であり、ステップダウントランスを用いれば、交流電源６の出力電流をより小さくできる。この結果、交流電源６とトランス１０の間の接続ケーブル１１を長くしても、電波の放射、磁束の漏洩や電圧降下を小さくすることができる。さらに、トランス１０を用いた構成とすれば、安全性を高めたり、キャパシタ回路４と直流バイアス電源８の接地電位の相違による影響の低減や回避の効果も期待できる。
【００７２】
以上述べた第１の実施の形態によれば、次の効果が得られる。
【００７３】
(1) 交流電源６にキャパシタＣ１〜Ｃ４が直列に接続された構成では、キャパシタＣ１〜Ｃ４のインピーダンスや配線インピーダンスに不揃い（ばらつき）があった場合でも、同一のリップル電流をキャパシタＣ１〜Ｃ４に与えることができる。また、複数のキャパシタＣ１〜Ｃ４を同時に試験する場合であっても、交流電源６からキャパシタＣ１〜Ｃ４に供給する電流はキャパシタＣ１〜Ｃ４を並列に接続したときよりも小さくてよく、配線による電圧降下も抑制できる。また、トランス１０のようにステップダウントランスを併用してもよく、ステップダウントランスを併用すれば、交流電源６の出力電流をより小さくすることができる。
【００７４】
(2) 直流バイアス電源８に対してキャパシタＣ１〜Ｃ４が並列に接続された構成では、キャパシタＣ１〜Ｃ４は、直流バイアス電源８の電圧Ｖ２を低くできるとともに、直流バイアス電圧Ｖ２を等しくすることができる。仮に、各キャパシタＣ１〜Ｃ４のリーク電流にばらつきがあっても、直流バイアス電圧Ｖ２を等しくすることができ、各キャパシタＣ１〜Ｃ４に並列に電圧バランス抵抗を接続して電圧バランスを取る必要もない。
【００７５】
〔第２の実施の形態〕
【００７６】
次に、本発明の第２の実施の形態について、図１１及び図１２を参照して説明する。図１１は、第２の実施の形態に係るリップル試験装置の一例を示す回路図、図１２は、トランスの等価回路を示す図である。
【００７７】
この実施の形態では、複数の被試験素子として６組のキャパシタＣ１〜Ｃ６が用いられ、これらキャパシタＣ１〜Ｃ６を二分してキャパシタＣ１、Ｃ２、Ｃ５の並列化とともに、キャパシタＣ３、Ｃ４、Ｃ６を並列化し、これらを直列化してキャパシタ回路４が構成され、トランス１２、１４によってキャパシタＣ１、Ｃ２、Ｃ５に対するリップル電流を均一化し、同様に、トランス１６、１８によってキャパシタＣ３、Ｃ４、Ｃ６に対するリップル電流の均一化が図られている。なお、トランス１２、１４、１６、１８は、図１２に示すように、例えば、巻線Ｌ２０１、Ｌ２０２で構成することができる。
【００７８】
トランス１２、１４、１６、１８には例えば、単巻きトランスが用いられ、交流電源６からのリップル電流を各トランス１２、１４、１６、１８の中間タップから注入し、中間タップを中心にした巻線の巻数比によってキャパシタＣ１〜Ｃ６に対するリップル電流を均一化している。キャパシタＣ１、Ｃ２に接続されたトランス１２は中間タップを中心に同一の巻数比（１：１）である。キャパシタＣ３、Ｃ４に接続されたトランス１６も同様である。また、トランス１２の中間タップとキャパシタＣ５に接続されたトランス１４は、中間タップを中心に巻数比（ｍ：ｎ）が設定されている。この場合、キャパシタＣ１、Ｃ２、Ｃ５の各リップル電流をｉとすると、トランス１４の巻数比は、トランス１２側に２ｉ、キャパシタＣ５側にｉを供給する編成とすれば、巻数比（ｍ：ｎ）について、ｍはｎ側の巻線の先に並列につながるキャパシタの数、ｎはｍ側の巻線の先に並列につながるキャパシタ数とすればよい。即ち、トランス１４において、ｍ：ｎは例えば、１：２にすればよい。斯かる構成は、トランス１８においても同様である。各キャパシタＣ１〜Ｃ６に流すリップル電流をｉとすれば、トランス１４、１８の中間タップに接続された交流電源６から注入されるリップル電流は３ｉとなる。
【００７９】
そして、バイアス素子としてインダクタＬＢが用いられ、直流バイアス電源８は、このインダクタＬＢを通してキャパシタ回路４のキャパシタＣ１、Ｃ２、Ｃ５及びキャパシタＣ３、Ｃ４、Ｃ６に直流バイアス電圧Ｖ２を付与している。
【００８０】
ここで、トランス１２の巻線Ｌ１及びキャパシタＣ１、Ｃ２の閉回路に流れる電流に注目すると、キャパシタＣ１、Ｃ２に等しく流れる電流ｉｃと、キャパシタＣ１、Ｃ２に逆向きに流れる電流ｉｎが存在しており、この閉回路の電流は、重ね合わせの理によりこれらの電流の和として考えられる。キャパシタＣ１に流れる電流は電流ｉｃと電流ｉｎとの和（ｉｃ＋ｉｎ）、キャパシタＣ２に流れる電流は電流ｉｃと電流ｉｎとの差（＝ｉｃ−ｉｎ）となり、各キャパシタＣ１、Ｃ２に流れる電流は（２×ｉｎ）＝｛（ｉｃ＋ｉｎ）−（ｉｃ−ｉｎ）｝だけ電流差が生じ、不均一になる。
【００８１】
巻線Ｌ１に電流が流れ、トランス１２の磁気回路内に磁束が発生すると、巻線Ｌ１の自己インダクタンスにより、巻線Ｌ１には磁束を打ち消す方向の逆起電力を生じる。巻線Ｌ１における電流ｉｃの影響を考えると、キャパシタＣ１に向かって流れる電流による磁束と、キャパシタＣ２に向かって流れる電流による磁束の向きは逆であって、その大きさが同じであるから、各磁束は打ち消されることになる。この結果、電流ｉｃは巻線Ｌ１内に磁束を生じないため、巻線Ｌ１には逆起電力が生じない。従って、この電流成分が流れても、巻線Ｌ１による電圧降下は生じない。
【００８２】
しかしながら、キャパシタＣ１、Ｃ２のインピーダンスが異なっていると、電流ｉｃが流れたときにキャパシタＣ１、Ｃ２に生じる電圧降下は異なる値（差電圧）となる。キャパシタＣ１、Ｃ２に逆向きに流れる電流ｉｎは、巻線Ｌ１に加わる既述の差電圧に依存する。巻線Ｌ１における電流ｉｎの影響を考えると、電流ｉｎは巻線Ｌ１内に磁束を生じさせ、逆起電力を生じる。従って、巻線Ｌ１は電流ｉｎに対する抑圧効果を生じ、巻線Ｌ１のインダクタンスが十分大きければ、各キャパシタＣ１、Ｃ２の電流をほぼ同値にすることができる。
【００８３】
このように、トランス１２の中間タップにリップル電流を注入すると、両端からほぼ等しいリップル電流に応じた電流を得ることができるので、トランス１２の両端に新たなトランスの中間タップを繋ぐことを複数段繰り返せば、ほぼ等しい２のｎ乗個のリップル電流が得られることになる。
【００８４】
また、トランス１４の巻線Ｌ２のようにｍ：ｎの巻線比を用いれば、ｍ：ｎに分流できるので、キャパシタの個数は２のｎ乗個に限定されず自由に選択することができる。
【００８５】
次に、トランス１４の巻線Ｌ２に流れるリップル電流に注目すると、その中間タップからトランス１２の巻線Ｌ１側に流れる電流をＩｌ、中間タップからキャパシタＣ５側に流れる電流をＩｒとする。
【００８６】
このとき、トランス１４の巻線Ｌ２の巻数をｍ、ｎとすると、巻数ｍ及び巻数ｎ側の電流がｍ×Ｉｌ＝ｎ×Ｉｒに設定すれば、巻線Ｌ２内の磁束は打ち消され、巻線Ｌ２には電圧降下は生じない。しかし、ｍ×Ｉｌ≠ｎ×Ｉｒになると、巻線Ｌ２内には電流差に比例した磁束が発生することになるので、巻線Ｌ２にはそれに応じた電圧降下を生じ、この結果、ＩｌとＩｒが調整され、ｍ×Ｉｌ≒ｎ×Ｉｒとなる。なお、巻線Ｌ１〜Ｌ４には大きなリップル電流を流すため、巻線Ｌ１〜Ｌ４の直流抵抗値は低抵抗となる。
【００８７】
なお、交流電源６にステップダウントランスの二次側を使用すれば、その直流抵抗は低抵抗となる。
【００８８】
いずれの直流抵抗も低抵抗であるため、キャパシタＣ１〜Ｃ６のリーク電流がばらついたとしても、全てのキャパシタＣ１〜Ｃ６のバイアス電圧はほぼ等しくなる。そこで、直流バイアス電源８に流れ込むリップル電流を小さくするために、バイアス素子としてインダクタＬＢを例示している。バイアス素子としてＬＣ並列共振回路を使用し、共振周波数をリップル電流周波数と一致させれば、直流バイアス電源８に流れるリップル電流を小さくすることができる。
【００８９】
以上述べた第２の実施の形態によれば、次の効果が得られる。
【００９０】
(1) キャパシタＣ１〜Ｃ６のインピーダンス、又は配線インピーダンスにばらつきがあっても、同一のリップル電流を各キャパシタＣ１〜Ｃ６に与えることができる。
【００９１】
(2) キャパシタＣ１〜Ｃ６は、直流バイアス電源８に対しては並列に接続されているので、バイアス電圧Ｖ２を高くする必要がない。また、各キャパシタＣ１〜Ｃ６のリーク電流にばらつきがあっても、バイアス電圧を等しくすることができる。このため、キャパシタＣ１〜Ｃ６に電圧バランス抵抗を付加する必要がない。
【００９２】
〔第３の実施の形態〕
【００９３】
次に、本発明の第３の実施の形態について、図１３を参照して説明する。図１３は、第３の実施の形態に係るリップル試験装置の一例を示す回路図である。
【００９４】
この実施の形態では、トランス２０、３０が各々４巻線のトランスで構成される。トランス２０、３０に付した黒丸は巻線方向を示している。４つの巻線Ｌ２０１、Ｌ２０２、Ｌ２０３、Ｌ２０４、又は、巻線Ｌ３０１、Ｌ３０２、Ｌ３０３、Ｌ３０４の巻線比は例えば、１：１：１：１に設定されている。
【００９５】
交流電源６から供給されるリップル電流は、トランス２０、３０を通り、キャパシタＣ１〜Ｃ４に注入される。キャパシタＣ１、Ｃ２の間にはダンピング抵抗を構成する抵抗Ｒ１、キャパシタＣ３、Ｃ４の間には同様にダンピング抵抗を構成する抵抗Ｒ２が接続されている。直流バイアス電源８はバイアス素子であるインダクタＬＢを通して全てのキャパシタＣ１〜Ｃ４にバイアス電圧を供給する。インダクタＬＢは例えば、チョークコイルで構成される。
【００９６】
キャパシタＣ１、Ｃ２、Ｃ３、Ｃ４に上向きに流れるリップル電流をｉ１、ｉ２、ｉ３、ｉ４とすると、インダクタＬＢ、抵抗Ｒ１、Ｒ２に流れる電流を無視した場合、キャパシタＣ１、Ｃ２とキャパシタＣ３、Ｃ４とは直列に接続されているので、
ｉ１＋ｉ２＝ｉ３＋ｉ４ ・・・(1)
の関係が成り立つ。
【００９７】
ところで、トランス２０においては、図１１に示したトランス１２と同等の働きにより、黒丸側から流れ込む全ての電流の総和が０であれば逆起電力は生じない。電流の総和が０でないならば、それを打ち消す方向に逆起電力が発生し、即ち、インダクタンスが発生して電流の総和が０になる方向に働く。従って、トランス２０は、
ｉ１＋ｉ３＝ｉ２＋ｉ４ ・・・(2)
に近くなるように働く。同様に、トランス３０は
ｉ１＋ｉ４＝ｉ２＋ｉ３ ・・・(3)
に近くなるように働く。これらの結果、
(1) と(2) から、ｉ１＝ｉ４
(1) と(3) から、ｉ１＝ｉ３
(2) と(3) から、ｉ１＝ｉ２
となるように動作する。つまり、斯かる接続とすることにより、トランス２０、３０はｉ１＝ｉ２＝ｉ３＝ｉ４に近くなるように働く。
【００９８】
このような電流バランス作用を得るには、交流電源６の周波数ｆをトランス２０、３０のインダクタンスとキャパシタＣ１〜Ｃ４との共振周波数と比べて十分に高く設定すればよい。キャパシタＣ１〜Ｃ４の静電容量が小さく、交流電源６の周波数が共振周波数に近い場合には、共振により電流バランスの悪化が予想されるが、これを防止するには、抵抗Ｒ１、Ｒ２を追加すればよい。交流電源６の周波数がトランス２０、３０のインダクタンスとキャパシタＣ１〜Ｃ４との共振周波数と比べて高い場合には、斯かる抵抗Ｒ１、Ｒ２は不要である。
【００９９】
この実施の形態では、２個のトランス２０、３０を用いてキャパシタＣ１〜Ｃ４の交流電流をバランスさせる構成としたが、同様により、ｎ個のトランスを用いて、２×ｎ個のキャパシタのリップル電流をバランスさせることが可能である。そして、この実施の形態によっても、第２の実施の形態と同様の効果が得られる。
【０１００】
〔第４の実施の形態〕
【０１０１】
次に、本発明の第４の実施の形態について、図１４、図１５及び図１６を参照して説明する。図１４は、第４の実施の形態に係るリップル試験装置の一例を示す回路図、図１５はインピーダンス素子の構成例を示す図、図１６はリーク電流やリップル電流の検出抵抗を付加した試験装置の構成例を示す回路図である。
【０１０２】
この実施の形態では、被試験素子であるキャパシタＣ１、Ｃ２、Ｃ３が用いられ、これらキャパシタＣ１〜Ｃ３のそれぞれに大きいインピーダンスＺｒを持つバイアス素子Ｚ１、Ｚ２、Ｚ３が直列に接続され、キャパシタＣ１〜Ｃ３のリップル電流を均一化している。即ち、キャパシタＣ１〜Ｃ３のそれぞれに、インピーダンスが等しく、キャパシタＣ１〜Ｃ３の持つインピーダンスＺよりも十分にインピーダンスＺｒが高いバイアス素子Ｚ１、Ｚ２、Ｚ３が直列に接続され、これらを並列に接続している。交流電源６及び直流バイアス電源８は直列に接続されている。バイアス素子Ｚ１〜Ｚ３は例えば、図１５に示すようにインダクタＬ又は抵抗Ｒで構成することができる。
【０１０３】
斯かる構成によれば、直流バイアス電源８には交流電源６が直列に接続されているので、直流バイアス電源８にはリップル電流を流すことのできる直流電源が必要となる。その場合、直流バイアス電源８に並列に例えば、キャパシタを付加すればよい。
【０１０４】
キャパシタＣ１、Ｃ２、Ｃ３に流れるリップル電流をそれぞれｉ１、ｉ２、ｉ３とすると、キャパシタＣｎ（ｎ＝１、２、３）に流れるリップル電流ｉｎは、
ｉｎ＝Ｖ１÷｛Ｚｒ−ｊ／（ωＣｎ）｝ ・・・(4)
となる。｜Ｚｒ｜≫｜ｊ／（ωＣｎ）｜となるようにＺｒの値を選べば、
ｉｎ≒Ｖ１÷Ｚｒ ・・・(5)
となり、各バイアス素子Ｚ１〜Ｚ３のインピーダンスＺｒは等しいので、ｉ１≒ｉ２≒ｉ３となる。
【０１０５】
ここで、バイアス素子Ｚ１〜Ｚ３に抵抗を用いる場合を想定する。既述のように、｜Ｚｒ｜≫｜ｊ／（ωＣｎ）｜となるように設定すると、バイアス素子Ｚ１〜Ｚ３の各インピーダンスＺｒは比較的高抵抗となる。ところが、バイアス素子Ｚ１〜Ｚ３には大きなリップル電流が流れ、高抵抗のバイアス素子Ｚ１〜Ｚ３の電力損失が大きくなる。また、キャパシタＣ１〜Ｃ３のリーク電流にばらつきがある場合には、高抵抗のバイアス素子Ｚ１〜Ｚ３ではキャパシタＣ１〜Ｃ３にかかる直流バイアス電圧もそのばらつきに依存することになる。
【０１０６】
そこで、バイアス素子Ｚ１〜Ｚ３にインダクタを用いれば、電力損失を低減できる。インダクタでは直流抵抗が小さいので、キャパシタＣ１〜Ｃ３のリーク電流にばらつきが生じても、キャパシタＣ１〜Ｃ３のバイアス電圧は等しくなる。交流電源６の周波数が高い場合には、キャパシタＣ１〜Ｃ３までの配線インピーダンスがキャパシタＣ１〜Ｃ３のインピーダンスより高い場合がある。斯かる場合には、配線インピーダンスが均一になるようにすれば、配線自体をバイアス素子Ｚ１〜Ｚ３として使用し又はバイアス素子Ｚ１〜Ｚ３の一部として使用することも可能であり、キャパシタＣ１〜Ｃ３の簡便且つ安価なリップル試験を実現できる。
【０１０７】
各バイアス素子Ｚ１〜Ｚ３のインピーダンスのばらつきが小さければ、キャパシタＣ１〜Ｃ３のインピーダンスがばらついていても、キャパシタＣ１〜Ｃ３に流れるリップル電流のばらつきを抑圧することができる。
【０１０８】
また、図１６に示すように、各バイアス素子Ｚ１〜Ｚ３に対して直列に抵抗Ｒ１、Ｒ２、Ｒ３を接続すれば、各抵抗Ｒ１、Ｒ２、Ｒ３に発生した直流電圧とその抵抗値Ｒから、各キャパシタＣ１〜Ｃ３のリーク電流を個別に知ることができる。また、バイアス素子Ｚ１〜Ｚ３の抵抗値が既知であれば、このような抵抗Ｒ１〜Ｒ３を挿入することなく、バイアス素子Ｚ１〜Ｚ３に発生した直流電圧とその抵抗値から、同様に各キャパシタＣ１〜Ｃ３のリーク電流を検出することもできる。
【０１０９】
同様に、各抵抗Ｒ１〜Ｒ３に発生した交流電圧とその抵抗値Ｒから、各キャパシタＣ１〜Ｃ３に流れているリップル電流を個別に知ることができる。また、バイアス素子Ｚ１〜Ｚ３の抵抗値が既知であれば、このような抵抗Ｒ１〜Ｒ３を挿入することなく、バイアス素子Ｚ１〜Ｚ３に発生した交流電圧とその抵抗値から、同様に、各キャパシタＣ１〜Ｃ３に流れているリップル電流を検出することもできる。
【０１１０】
以上述べた第４の実施の形態によれば、次の効果が得られる。
【０１１１】
(1) キャパシタＣ１〜Ｃ３のインピーダンスにばらつきがあった場合でも、同一のリップル電流を各キャパシタＣ１〜Ｃ３に与えることができる。
【０１１２】
(2) バイアス素子Ｚ１〜Ｚ３を配線インピーダンスよりも高インピーダンスの素子で実現した場合、配線インピーダンスにばらつきがあっても、同一のリップル電流を各キャパシタＣ１〜Ｃ３に与えることができる。
【０１１３】
(3) 交流電源６の周波数が高い場合、各キャパシタＣ１〜Ｃ３に接続される配線が持つ配線インピーダンスを均一にすれば、その配線インピーダンスをバイアス素子Ｚ１〜Ｚ３として使用でき、試験装置を簡便且つ安価にすることができる。
【０１１４】
(4) キャパシタＣ１〜Ｃ３は、直流バイアス電源８に並列に接続した構成によれば、直流バイアス電圧を高くする必要がなく、また、各キャパシタＣ１〜Ｃ３のリーク電流にばらつきがあっても、直流バイアス電圧を等しくすることができる。このため、キャパシタＣ１〜Ｃ３に並列に電圧バランス抵抗を設ける必要もない。
【０１１５】
〔第５の実施の形態〕
【０１１６】
次に、本発明の第５の実施の形態について、図１７〜図２１を参照して説明する。図１７は、第５の実施の形態に係るリップル試験装置の一例を示す回路図、図１８はそのシミュレーション回路を示す回路図、図１９〜図２１はそのシミュレーション結果を示す図である。
【０１１７】
この実施の形態では、バイアス素子としてキャパシタＣｒ１、Ｃｒ２、Ｃｒ３及びインダクタＬ１、Ｌ２、Ｌ３を用いている。即ち、キャパシタＣ１には、キャパシタＣｒ１を介して交流電源６が接続されているとともに、インダクタＬ１を介して直流バイアス電源８が接続され、キャパシタＣ２には、キャパシタＣｒ２を介して交流電源６が接続されているとともに、インダクタＬ２を介して直流バイアス電源８が接続され、また、キャパシタＣ３には、キャパシタＣｒ３を介して交流電源６が接続されているとともに、インダクタＬ３を介して直流バイアス電源８が接続されている。
【０１１８】
バイアス素子（インピーダンス素子）をキャパシタＣｒ１、Ｃｒ２、Ｃｒ３のみで構成すると、これらキャパシタＣｒ１、Ｃｒ２、Ｃｒ３が直流を遮断するので、インダクタＬ１〜Ｌ３を介在させることによって直流バイアス電圧Ｖ２がキャパシタＣ１〜Ｃ３に印加されるように構成されている。交流電源６の周波数に対し、高いインピーダンスになるインダクタＬ１〜Ｌ３を用いれば、直流バイアス電源８側へのリップル電流の流入を阻止できる。
【０１１９】
インダクタＬ１〜Ｌ３及びキャパシタＣｒ１〜Ｃｒ３がＬＣ共振回路４０を構成するので、その共振周波数と交流電源６の周波数を一致させて共振させれば、キャパシタＣ１〜Ｃ３からＬＣ共振回路４０を見たインピーダンスＺｏがキャパシタＣｒ１〜Ｃｒ３のインピーダンスより高くなる。これは、第４の実施の形態（図１４）のバイアス素子Ｚ１〜Ｚ３のインピーダンスＺｒが高くなった場合に相当し、キャパシタＣ１〜Ｃ３に対し均一なリップル電流を流すことができる。
【０１２０】
そこで、この実施の形態についてのシミュレーションについて、図１８、図１９、図２０及び図２１を参照して説明する。図１８は、そのシミュレーション回路を示す回路図、図１９〜図２１は、共振結果を示す図である。図１８において、図１７と同一部分には同一符号を付すとともに、シミュレーションに用いた各数値を付記している。
【０１２１】
図１８に示すシミュレーション回路において、キャパシタＣｒ１〜Ｃｒ３の静電容量は１〔μＦ〕（中心値）、インダクタＬ１〜Ｌ３は１〔μＨ〕（中心値）とした。従って、キャパシタＣｒ１〜Ｃｒ３及びインダクタＬ１〜Ｌ３の共振周波数は、約１５９〔ｋＨｚ〕となる。抵抗Ｒ１、Ｒ２、Ｒ３はインダクタＬ１〜Ｌ３の直流抵抗であり、その抵抗値を１０〔ｍΩ〕とした。インダクタＬ４、Ｌ５、Ｌ６はキャパシタＣ１〜Ｃ３とキャパシタＣｒ１〜Ｃｒ３との間の配線インダクタンスであり、その中心値を１〔μＨ〕とした。
【０１２２】
図１９〜図２１において、横軸は、交流電源６の周波数ｆ＝５０〔ｋＨｚ〕〜８００〔ｋＨｚ〕を対数で表示し、縦軸は、キャパシタＣ１〜Ｃ３のいずれかのリップル電流値であり、同じく対数表示としている。
【０１２３】
図１９は、図１８のシミュレーション結果である。キャパシタＣｒ１〜Ｃｒ３及びインダクタＬ１〜Ｌ３の共振周波数、約１５９〔ｋＨｚ〕において、パラメータの変化に関係なく、リップル電流値が一定値になっていることが判る。即ち、交流電源６の周波数が約１５９〔ｋＨｚ〕のときには、リップル電流を一定にできる。
【０１２４】
また、図２０は、キャパシタＣ１〜Ｃ３の容量の中心値を図１８の１００倍にした場合のシミュレーション結果である。図１９に示すシミュレーション結果と同様に、キャパシタＣｒ１〜Ｃｒ３とインダクタＬ１〜Ｌ３の共振周波数、約１５９〔ｋＨｚ〕において、パラメータの変化に関係なく、リップル電流値が一定値になっていることが判る。
【０１２５】
また、図２１は、キャパシタＣ１〜Ｃ３の容量の中心値を図１８の１００倍にし、インダクタＬ１〜Ｌ３を図１８の１０００倍にしたときのシミュレーション結果である。キャパシタＣｒ１〜Ｃｒ３及びインダクタＬ１〜Ｌ３の共振周波数は表示外にある。この結果から明らかなように、共振を使わない場合には、リップル電流値が一定値にならないことがある。
【０１２６】
以上述べた第５の実施の形態によれば、次の効果が得られる。
【０１２７】
(1) キャパシタＣｒ１〜Ｃｒ３及びインダクタＬ１〜Ｌ３の共振点を交流電源６の周波数と一致させれば、配線インダクタンスやキャパシタＣ１〜Ｃ３の容量にばらつきがあっても、各キャパシタＣ１〜Ｃ３に一定のリップル電流を供給することができる。
【０１２８】
(2) キャパシタＣ１〜Ｃ３を直流バイアス電源８に並列に接続しているので、直流バイアス電圧Ｖ２を高くする必要はない。また、各キャパシタＣ１〜Ｃ３のリーク電流にばらつきがあっても、キャパシタに印加される直流バイアス電圧を等しくすることができる。このため、キャパシタＣ１〜Ｃ３に並列に電圧バランス抵抗を設ける必要はない。
【０１２９】
〔第６の実施の形態〕
【０１３０】
次に、本発明の第６の実施の形態について、図２２を参照して説明する。図２２は、第６の実施の形態に係るリップル試験装置の一例を示す回路図である。
【０１３１】
この実施の形態は、複数個の第２の電源として３つの直流バイアス電源８１、８２、８３を用いてバイアス電圧を均一化したものである。被試験素子としてキャパシタＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６は、交流電源６に対して直列に接続され、直流バイアス電源８１、８２、８３は直列に接続され、また、直流バイアス電圧Ｖ２〜Ｖ４がバイアス素子Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５を介してキャパシタＣ１〜Ｃ６に加えられている。この場合、バイアス素子Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５には、図２３（Ａ）に示す抵抗Ｒ、図２３（Ｂ）に示すインダクタＬ、又は図２３（Ｃ）に示すＬＣ並列共振回路等で構成する。これらバイアス素子Ｚ１〜Ｚ５の直流抵抗値は、キャパシタＣ１〜Ｃ６のリーク電流が流れた際のバイアス素子Ｚ１〜Ｚ５の電圧降下がキャパシタＣ１〜Ｃ６の直流バイアス電圧に対して無視できる程度になる低抵抗値とする。このような場合、バイアス素子Ｚ２、Ｚ３のような接続方法であっても、バイアス素子Ｚ４、Ｚ５のような接続方法であっても、ほぼ同様の効果が得られる。また、交流電源６の周波数ｆにおけるバイアス素子Ｚ１〜Ｚ５のインピーダンスは、交流電源６の周波数によるキャパシタＣ１〜Ｃ６のインピーダンスが無視できる程度の高インピーダンスとする。
【０１３２】
斯かる構成とすれば、交流電源６に対してはキャパシタＣ１〜Ｃ６が直列に接続されているので、各キャパシタＣ１〜Ｃ６に流れるリップル電流が均一になる。直流的には、キャパシタＣ５及びキャパシタＣ６は直流バイアス電源８１、キャパシタＣ３及びキャパシタＣ４は直流バイアス電源８２、キャパシタＣ１及びキャパシタＣ２は直流バイアス電源８３に並列に接続されている。よって、各直流バイアス電圧がＶ２＝Ｖ３＝Ｖ４とすれば、各キャパシタＣ１〜Ｃ６の直流バイアス電圧が均一になる。
【０１３３】
以上述べた第６の実施の形態によれば、次の効果が得られる。
【０１３４】
(1) ２ｎ個のキャパシタに対し、ｎ個の直流バイアス電源で構成できる。
【０１３５】
(2) キャパシタＣ１〜Ｃ６のインピーダンス、又は配線インピーダンスにばらつきがあった場合でも、同一のリップル電流をキャパシタＣ１〜Ｃ６に与えることができる。
【０１３６】
(3) キャパシタＣ１〜Ｃ６は、交流電源６に対して直列に接続されているので、複数のキャパシタＣ１〜Ｃ６を同時に試験する場合でも交流電源６の電流を大きくする必要がない。従って、配線による電圧降下も増大しない。
【０１３７】
(4) 直流バイアス電源１つに対してキャパシタが２つずつ並列に接続されているので、キャパシタＣ１〜Ｃ６のリーク電流にばらつきがあっても、直流バイアス電圧を等しくすることができる。このため、キャパシタＣ１〜Ｃ６に電圧バランス抵抗を接続する必要がない。
【０１３８】
〔第７の実施の形態〕
【０１３９】
次に、本発明の第７の実施の形態について、図２４を参照して説明する。図２４は、第７の実施の形態に係るリップル試験装置を示す回路図である。
【０１４０】
この実施の形態は、第１の実施の形態（図１）と第２の実施の形態（図１１）とを組み合わせた構成である。被試験素子であるキャパシタＣ１〜Ｃ４は直列に接続され、同様に被試験素子であるキャパシタＣ５〜Ｃ８も直列に接続され、それぞれキャパシタ回路４０１、４０２を構成している。交流電源６は、トランス５０の中間タップを通して、これら２組のキャパシタ回路４０１、４０２に並列に接続されている。従って、各キャパシタＣ１〜Ｃ８は、バイアス素子Ｚ１〜Ｚ６及び交流電源６、トランス５０の巻線を通じて、直流バイアス電源８に並列に接続されている。
【０１４１】
バイアス素子Ｚ１〜Ｚ６及び交流電源６の直流抵抗値は、キャパシタＣ１〜Ｃ８のリーク電流が流れた場合の電圧降下がキャパシタＣ１〜Ｃ８の直流バイアス電圧に対して無視できる程度の低抵抗値に設定する。また、交流電源６の周波数におけるバイアス素子Ｚ１〜Ｚ６のインピーダンスは、キャパシタＣ１〜Ｃ８のインピーダンスが無視できる程度の大きな値となるように設定する。
【０１４２】
キャパシタＣ１〜Ｃ４は、交流電源６に対して直列に接続されているので、これらに流れるリップル電流は同一になり、同様に、キャパシタＣ５〜Ｃ８に流れるリップル電流も同一となる。これら二系統のリップル電流は、第２の実施の形態（図１１）と同等の働きによって各々均一となる。この結果、キャパシタＣ１〜Ｃ８のリップル電流が等しくなる。また、キャパシタＣ１〜Ｃ８は、直流的には並列に接続されているので、全てのキャパシタＣ１〜Ｃ８の直流バイアス電圧も等しくなる。
【０１４３】
以上述べた第７の実施の形態によれば、次の効果が得られる。
【０１４４】
(1) キャパシタＣ１〜Ｃ８のインピーダンス又は配線インピーダンスにばらつきがあった場合でも、同一のリップル電流を各キャパシタＣ１〜Ｃ８に与えることができる。キャパシタＣ１〜Ｃ４及びキャパシタＣ５〜Ｃ８は、交流電源６に対して直列に接続されているので、複数のキャパシタを同時に試験する場合でも交流電源６の電流を大きくする必要がない。従って配線による電圧降下を抑制できる。
【０１４５】
(2) キャパシタＣ１〜Ｃ８は、直流的には並列に直流バイアス電源８に接続されているので、各キャパシタＣ１〜Ｃ８のリーク電流にばらつきがあっても、直流バイアス電圧を等しくすることができる。このため、キャパシタＣ１〜Ｃ８に並列に電圧バランス抵抗を設ける必要もない。
【０１４６】
〔第８の実施の形態〕
【０１４７】
次に、本発明の第８の実施の形態について、図２５及び図２６を参照して説明する。図２５は、第８の実施の形態に係るリップル試験装置を示す回路図、図２６はその具体例を示す回路図である。
【０１４８】
この実施の形態は、試験素子Ｚ１１〜Ｚ１４を直列に接続して素子回路４００が構成されている。第１の電源として電流源６０が接続され、この電流源６０は交流、直流の何れでもよい。第２の電源として電圧源８０が接続され、この電圧源８０も交流、直流の何れでもよい。これら電流源６０及び電圧源８０を交流電源で構成した場合、その電圧Ｖ１、Ｖ２の周波数を異ならせればよい。
【０１４９】
バイアス素子Ｚａ、Ｚｂ、Ｚｃ、Ｚｄ、Ｚｅは周波数によってインピーダンスが変化し、又は直流と交流でインピーダンスが変化する素子であって、電圧源８０の電圧Ｖ２が持つ周波数（又は直流）に対して、試験素子Ｚ１１〜Ｚ１４より低インピーダンス、電流源６０が持つ周波数（又は直流）に対して、試験素子Ｚ１１〜Ｚ１４より高インピーダンスとなる素子を選択する。
【０１５０】
斯かる構成によれば、試験素子Ｚ１１〜Ｚ１４に電流源６０から等しい電流を流すことができ、電圧源８０から電圧Ｖ２を加えることができる。
【０１５１】
この場合、試験素子Ｚ１１〜Ｚ１４又はバイアス素子Ｚａ〜Ｚｅのそれぞれは、単一の素子でもよく、複数の素子からなる回路でもよい。
【０１５２】
そして、この第８の実施の形態における変形例として、図２６に示すように、試験素子Ｚ１１〜Ｚ１４をインダクタＬ１１〜Ｌ１４、バイアス素子Ｚａ〜ＺｅはキャパシタＣａ〜Ｃｅで構成することができる。この場合、素子回路４００は、インダクタ回路を構成する。
【０１５３】
斯かる構成によれば、少ない電源で複数の被試験素子としてのコイル（インダクタ）に同一のバイアス電流を流し、同一の電圧波形を加える通電試験を行うことができる。
【０１５４】
〔第９の実施の形態〕
【０１５５】
次に、本発明の第９の実施の形態について、図２７を参照して説明する。図２７は、第９の実施の形態に係るリップル試験装置を示す回路図である。
【０１５６】
この実施の形態では、試験素子Ｚ２１、Ｚ２２、Ｚ２３のそれぞれにインピーダンス素子からなるバイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３を直列に接続し、電源６００より流れる電流を試験素子Ｚ２１、Ｚ２２、Ｚ２３に等しく流し、電源８００による電圧Ｖ２を印加する構成である。この場合、電圧Ｖ１、Ｖ２は交流でも直流でも構わないが異なる周波数とすればよい。
【０１５７】
試験素子Ｚ２１、Ｚ２２、Ｚ２３に直列に接続されたバイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３は、電源６００の電圧Ｖ１の周波数（又は直流）において、試験素子Ｚ２１、Ｚ２２、Ｚ２３のインピーダンスより高いインピーダンスを選び、バイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３を構成するインピーダンス素子同士のばらつきを小さく抑える。また、バイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３は、電源８００の電圧Ｖ２の周波数（又は直流）において、試験素子Ｚ２１、Ｚ２２、Ｚ２３よりも低いインピーダンスを設定する。
【０１５８】
この場合、電源６００、８００は直列に接続され、これら電源６００、８００の直列回路に試験素子Ｚ２１、Ｚ２２、Ｚ２３がそれぞれバイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３を直列に介して並列回路を構成する。斯かる構成によれば、電源８００にも電源６００の電流が流れ、電源６００には電源８００から電流が流れる。
【０１５９】
電源６００が試験素子Ｚ２１、Ｚ２２、Ｚ２３に流す電流をそれぞれｉ２１、ｉ２２、ｉ２３とすると、電源６００が試験素子Ｚ２ｎ（ｎ＝１、２、３）に流す電流ｉ２ｎは、
ｉ２ｎ＝Ｖ１÷（Ｚｒ＋Ｚ２ｎ） ・・・(6)
となる。Ｚｒ≫Ｚ２ｎとなるようにバイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３のインピーダンスを選べば、
ｉ２ｎ≒Ｖ１÷Ｚｒ ・・・(7)
となり、バイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３のインピーダンスＺｒは等しいので、ｉ２１≒ｉ２２≒ｉ２３となる。
【０１６０】
また、電源８００の電圧Ｖ２の周波数においては、Ｚｒ≪Ｚ２ｎなので、バイアス素子Ｚｒ１、Ｚｒ２、Ｚｒ３を短絡した場合とほぼ等しい。従って、試験素子Ｚ２１〜Ｚ２３には電源８００の電圧Ｖ２が等しく印加されることになる。
【０１６１】
〔第１０の実施の形態〕
【０１６２】
次に、本発明の第１０の実施の形態について、図２８及び図２９を参照して説明する。図２８は、第１０の実施の形態に係るリップル試験装置を示す回路図、図２９はその等価回路を示す回路図である。
【０１６３】
この実施の形態は、第５の実施の形態（図１７）において、キャパシタＣ１〜Ｃ３を他の素子Ｚ１〜Ｚ３からなる素子回路４００で構成し、キャパシタＣｒ１〜Ｃｒ３を他の素子Ｚａ１〜Ｚａ３に置き換え、インダクタＬ１〜Ｌ３を他の素子Ｚｂ１、Ｚｂ２、Ｚｂ３に置き換え、電源６００、８００で構成したものである。即ち、電源６００及び素子Ｚａ１、Ｚａ２、Ｚａ３、電源８００及び素子Ｚｂ１、Ｚｂ２、Ｚｂ３の並列回路は、図２９に示す等価回路に置換できるので、インピーダンスＺｏでバイアス素子が構成されることになり、試験素子Ｚ１〜Ｚ３から見れば、図２８の回路が図１７の回路と同等であることが判る。
【０１６４】
〔その他の実施の１態〕
【０１６５】
次に、他の実施の形態を列挙すれば、次の通りである。
【０１６６】
(1) 第２の実施の形態（図１１）において、キャパシタＣ１〜Ｃ６は任意の被試験素子として例えば、キャパシタ以外の素子Ｚ１〜Ｚ６に置き換えてもよい。
【０１６７】
(2) 第３の実施の形態（図１３）において、各キャパシタＣ１〜Ｃ４は任意の素子に変更して構成してもよい。
【０１６８】
(3) 第６の実施の形態（図２２）において、キャパシタＣ１〜Ｃ６を任意の素子、電源６、８１〜８３のそれぞれを交流電源又は直流電源に置換してもよい。
【０１６９】
(4) 上記実施の形態（図１６）において、リーク電流の取出しに抵抗Ｒ１〜Ｒ３に生じた直流電圧を用いることを例示したが、抵抗に生じた交流電圧によってリップル電流を取り出すこともできる。また、各実施の形態において、リップル電流の取出しには、トランス等の出力回路を設置してもよい。
【０１７０】
(5) 上記リップル試験装置２から取り出されたリーク電流やリップル電流は、図示しない演算装置等に加えて被試験素子であるキャパシタ等の素子の特性や劣化状態等の試験に用いることができる。
【０１７１】
(6) その他、本発明は、電源の波形を変えたり、被試験素子をキャパシタの他、任意の抵抗やコイルに置換してもよく、本発明は上記実施の形態に限定されるものではない。
【産業上の利用可能性】
【０１７２】
本発明によれば、キャパシタ等の各種素子の試験に用いることができ、素子の特性や耐久性等を知ることができ、素子の信頼性向上に寄与することができる。
【図面の簡単な説明】
【０１７３】
【図１】第１の実施の形態に係るリップル試験装置の一例を示す回路図である。
【図２】試験装置の一例を示す回路図である。
【図３】シミュレーション結果を示す図である。
【図４】第１の実施の形態における試験装置の他の構成例を示す回路図である。
【図５】シミュレーション結果を示す図である。
【図６】バイアス素子の構成例を示す回路図である。
【図７】第１の実施の形態における変形例を示す回路図である。
【図８】第１の実施の形態における変形例を示す回路図である。
【図９】第１の実施の形態における変形例を示す回路図である。
【図１０】第１の実施の形態における変形例を示す回路図である。
【図１１】第２の実施の形態に係るリップル試験装置の一例を示す回路図である。
【図１２】トランスの等価回路を示す図である。
【図１３】第３の実施の形態に係るリップル試験装置の一例を示す回路図である。
【図１４】第４の実施の形態に係るリップル試験装置の一例を示す回路図である。
【図１５】インピーダンス素子の構成例を示す図である。
【図１６】リーク電流の検出抵抗を付加した試験装置の構成例を示す回路図である。
【図１７】第５の実施の形態に係るリップル試験装置を示す回路図である。
【図１８】シミュレーション回路を示す回路図である。
【図１９】シミュレーション結果を示す図である。
【図２０】シミュレーション結果を示す図である。
【図２１】シミュレーション結果を示す図である。
【図２２】第６の実施の形態に係るリップル試験装置の一例を示す回路図である。
【図２３】バイアス素子の構成例を示す図である。
【図２４】第７の実施の形態に係るリップル試験装置を示す回路図である。
【図２５】第８の実施の形態に係るリップル試験装置を示す回路図である。
【図２６】試験装置の具体例を示す回路図である。
【図２７】第９の実施の形態に係るリップル試験装置を示す回路図である。
【図２８】第１０の実施の形態に係るリップル試験装置を示す回路図である。
【図２９】試験装置の等価回路を示す回路図である。
【図３０】従来のリップル試験装置を示す回路図である。
【符号の説明】
【０１７４】
２ リップル試験装置
４ キャパシタ回路
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６ キャパシタ（被試験素子）
６ 交流電源（第１の電源）
８ 直流バイアス電源（第２の電源）
Ｚ１、Ｚ２、Ｚ３、Ｚ４、Ｚ５ バイアス素子
【特許請求の範囲】
【請求項１】
被試験素子にリップル電流を流す素子の試験装置であって、
前記素子にリップル電流を付与する第１の電源と、
前記素子にバイアス電圧を付与する第２の電源と、
直流電流を通過させ交流電流を阻止するバイアス素子と、
を備え、前記第１の電源に対して前記素子を直列に接続し、前記第２の電源に前記バイアス素子を介して前記素子を並列に接続したことを特徴とする試験装置。
【請求項２】
被試験素子にリップル電流を流す素子の試験装置であって、
前記素子にリップル電流を付与する第１の電源と、
直流電圧を発生する第２の電源と、
前記第２の電源と前記素子との間に設けられて前記直流電圧を通過させ且つ前記リップル電流を阻止するバイアス素子と、
を含み、前記素子に、前記第１の電源から前記リップル電流を付与するとともに、前記第２の電源から前記直流電圧を付与することを特徴とする試験装置。
【請求項３】
被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、
前記キャパシタにリップル電流を付与するとともに直流バイアス電圧を付与し、前記キャパシタに前記直流バイアス電圧を通過させ且つ前記リップル電流を阻止するバイアス素子を接続したことを特徴とする試験装置。
【請求項４】
被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、
前記キャパシタにリップル電流を付与する第１の電源と、
直流電圧を発生する第２の電源と、
前記第２の電源と前記キャパシタとの間に設けられて前記直流電圧を通過させ且つ前記リップル電流を阻止するバイアス素子と、
を含み、前記キャパシタに、前記第１の電源から前記リップル電流を付与するとともに、前記第２の電源から前記直流電圧を付与することを特徴とする試験装置。
【請求項５】
被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、
複数のキャパシタからなるキャパシタ回路と、
前記キャパシタ回路又は前記キャパシタにリップル電流を付与する第１の電源と、
前記キャパシタ回路又は前記キャパシタに付与すべき直流電圧を発生する第２の電源と、
この第２の電源と前記キャパシタ回路又は前記キャパシタとの間に介在し、前記第２の電源の前記直流電圧を通過させて前記キャパシタ回路又は前記キャパシタに付与するとともに、前記第１の電源の前記リップル電流を阻止するバイアス素子と、
を備え、前記バイアス素子が巻線を備えるインダクタで構成され、該インダクタが前記キャパシタに対して同一値となる電流成分に対してはインダクタンスを小さく、前記キャパシタに対して異なる値となる電流成分に対してはインダクタンスを大きく設定するように前記キャパシタに接続されたことを特徴とする試験装置。
【請求項６】
請求項１、２、３又は４記載の試験装置において、
前記バイアス素子は、前記素子のインピーダンス値以上のインピーダンスを持つことを特徴とする試験装置。
【請求項７】
請求項１、２、３又は４記載の試験装置において、
前記バイアス素子がダイオードであることを特徴とする試験装置。
【請求項８】
請求項１、２、３、４又は５記載の試験装置において、
前記バイアス素子に発生する直流電圧、又は前記バイアス素子に接続された抵抗に発生する直流電圧から前記素子のリーク電流を検出することを特徴とする試験装置。
【請求項９】
請求項１、２、３、４又は５記載の試験装置において、
前記バイアス素子に発生する交流電圧、又は前記バイアス素子に接続された抵抗に発生する交流電圧から前記素子のリップル電流を検出することを特徴とする試験装置。
【請求項１０】
請求項１、２、３、４又は５記載の試験装置において、
前記バイアス素子がトランスであることを特徴とする試験装置。
【請求項１１】
請求項１、２、３、４又は５記載の試験装置において、
前記バイアス素子は、前記第１の電源の周波数に共振する共振回路又は共振素子であることを特徴とする試験装置。
【請求項１】
被試験素子にリップル電流を流す素子の試験装置であって、
前記素子にリップル電流を付与する第１の電源と、
前記素子にバイアス電圧を付与する第２の電源と、
直流電流を通過させ交流電流を阻止するバイアス素子と、
を備え、前記第１の電源に対して前記素子を直列に接続し、前記第２の電源に前記バイアス素子を介して前記素子を並列に接続したことを特徴とする試験装置。
【請求項２】
被試験素子にリップル電流を流す素子の試験装置であって、
前記素子にリップル電流を付与する第１の電源と、
直流電圧を発生する第２の電源と、
前記第２の電源と前記素子との間に設けられて前記直流電圧を通過させ且つ前記リップル電流を阻止するバイアス素子と、
を含み、前記素子に、前記第１の電源から前記リップル電流を付与するとともに、前記第２の電源から前記直流電圧を付与することを特徴とする試験装置。
【請求項３】
被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、
前記キャパシタにリップル電流を付与するとともに直流バイアス電圧を付与し、前記キャパシタに前記直流バイアス電圧を通過させ且つ前記リップル電流を阻止するバイアス素子を接続したことを特徴とする試験装置。
【請求項４】
被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、
前記キャパシタにリップル電流を付与する第１の電源と、
直流電圧を発生する第２の電源と、
前記第２の電源と前記キャパシタとの間に設けられて前記直流電圧を通過させ且つ前記リップル電流を阻止するバイアス素子と、
を含み、前記キャパシタに、前記第１の電源から前記リップル電流を付与するとともに、前記第２の電源から前記直流電圧を付与することを特徴とする試験装置。
【請求項５】
被試験素子のキャパシタにリップル電流を流すキャパシタの試験装置であって、
複数のキャパシタからなるキャパシタ回路と、
前記キャパシタ回路又は前記キャパシタにリップル電流を付与する第１の電源と、
前記キャパシタ回路又は前記キャパシタに付与すべき直流電圧を発生する第２の電源と、
この第２の電源と前記キャパシタ回路又は前記キャパシタとの間に介在し、前記第２の電源の前記直流電圧を通過させて前記キャパシタ回路又は前記キャパシタに付与するとともに、前記第１の電源の前記リップル電流を阻止するバイアス素子と、
を備え、前記バイアス素子が巻線を備えるインダクタで構成され、該インダクタが前記キャパシタに対して同一値となる電流成分に対してはインダクタンスを小さく、前記キャパシタに対して異なる値となる電流成分に対してはインダクタンスを大きく設定するように前記キャパシタに接続されたことを特徴とする試験装置。
【請求項６】
請求項１、２、３又は４記載の試験装置において、
前記バイアス素子は、前記素子のインピーダンス値以上のインピーダンスを持つことを特徴とする試験装置。
【請求項７】
請求項１、２、３又は４記載の試験装置において、
前記バイアス素子がダイオードであることを特徴とする試験装置。
【請求項８】
請求項１、２、３、４又は５記載の試験装置において、
前記バイアス素子に発生する直流電圧、又は前記バイアス素子に接続された抵抗に発生する直流電圧から前記素子のリーク電流を検出することを特徴とする試験装置。
【請求項９】
請求項１、２、３、４又は５記載の試験装置において、
前記バイアス素子に発生する交流電圧、又は前記バイアス素子に接続された抵抗に発生する交流電圧から前記素子のリップル電流を検出することを特徴とする試験装置。
【請求項１０】
請求項１、２、３、４又は５記載の試験装置において、
前記バイアス素子がトランスであることを特徴とする試験装置。
【請求項１１】
請求項１、２、３、４又は５記載の試験装置において、
前記バイアス素子は、前記第１の電源の周波数に共振する共振回路又は共振素子であることを特徴とする試験装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２００７−１５５５９９（Ｐ２００７−１５５５９９Ａ）
【公開日】平成１９年６月２１日（２００７．６．２１）
【国際特許分類】
【出願番号】特願２００５−３５３５３８（Ｐ２００５−３５３５３８）
【出願日】平成１７年１２月７日（２００５．１２．７）
【出願人】（０００１２８０９４）株式会社エヌエフ回路設計ブロック (24)
【Ｆターム（参考）】
【公開日】平成１９年６月２１日（２００７．６．２１）
【国際特許分類】
【出願日】平成１７年１２月７日（２００５．１２．７）
【出願人】（０００１２８０９４）株式会社エヌエフ回路設計ブロック (24)
【Ｆターム（参考）】
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