終端抵抗調整方法、及び終端抵抗調整回路
【課題】通信中であっても、ボード上の配線やコネクタやケーブル等も含めて、伝送経路のインピーダンス調整ができるようにする。
【解決手段】スケルチ検出ステップにおいて、入力された差動信号の電圧差が所定の検出閾値以上か否かを検出して、検出結果に応じたスケルチ出力信号を出力する。バースト検出ステップにおいて、スケルチ出力信号のバースト長を検出する。そして、抵抗値制御ステップにおいて、バースト長が最小となる終端抵抗器の抵抗値を求めて、求めた抵抗値に前記終端抵抗器を調整する。
【解決手段】スケルチ検出ステップにおいて、入力された差動信号の電圧差が所定の検出閾値以上か否かを検出して、検出結果に応じたスケルチ出力信号を出力する。バースト検出ステップにおいて、スケルチ出力信号のバースト長を検出する。そして、抵抗値制御ステップにおいて、バースト長が最小となる終端抵抗器の抵抗値を求めて、求めた抵抗値に前記終端抵抗器を調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速デジタルデータ通信系において、終端抵抗（インピーダンス）を調整する終端抵抗調整回路、及び終端抵抗調整方法に関するものである。
【背景技術】
【０００２】
Ｓｅｒｉａｌ ＡＴＡ、ＵＳＢなどの高速シリアルインターフェースでは、データの転送レートの高速化に伴って、通信信号の周波数の高速化が進んでいる。例えば、Ｓｅｒｉａｌ ＡＴＡにおいては、Ｇｅｎ１ｉでは通信速度が１．５Ｇｂｐｓ（通信信号最大周波数：１．５ＧＨｚ）、Ｇｅｎ２ｉでは３Ｇｂｐｓ（通信信号最大周波数：１．５ＧＨｚ）の信号伝送を行う。
【０００３】
これらの高速シリアルインターフェースにおいては、信号の反射を抑える必要があり、そのためには、伝送経路のインピーダンス整合が重要である。そこで、これらの高速シリアルインターフェースでは、規格よって終端抵抗の値が規定されている。例えば、Ｓｅｒｉａｌ ＡＴＡにおいては、終端抵抗を５０Ω（差動信号の場合は、１００Ω）にして、インピーダンス整合をとる必要がある。
【０００４】
しかし、終端抵抗は、周辺温度などの環境の変化によってその抵抗値が変化するので、インピーダンスの不整合が生じる。そこで、従来のインターフェース回路には、終端抵抗を補正する手段が設けられていた。
【０００５】
例えば、ＵＳＢ２．０向けに考案された終端抵抗を調整する回路の例として、データ送受信が停止していることを確認し、その間に、内部あるいは周辺の温度変化による終端抵抗値の変化を補正する補正回路がある（例えば、特許文献１を参照）。この回路は、長時間の連続動作における終端抵抗を調整する回路の一例である。
【０００６】
また、受信データの誤りを受信データに組込まれたＢＣＣ等の誤り検出用データにより検出し、データ誤りが最小になるように終端抵抗の抵抗値を手動又は自動的に調整する回路もある（例えば特許文献２を参照）。
【特許文献１】特開２００３−１２２４６５号公報
【特許文献２】特開２０００−７８２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の補正回路は、温度変化による終端抵抗値の変化を補正できるものの、ボード上の配線やコネクタ、ケーブルなどが原因で、インピーダンスの不整合が発生した場合にはインピーダンス整合をとることができない。
【０００８】
一方、特許文献２の回路のように、ＢＣＣエラー等のエラーの発生を利用して、インピーダンスを調整するということは、インピーダンス調整中は、データ通信がＮＧになるということである。すなわち、この方式は、データ通信中の調整が不可能である。また、Ｓｅｒｉａｌ ＡＴＡのＳＹＮＣ（ＩＤＬＥ状態を示すプリミティブデータ）のような冗長成分を含まない信号を受信している最中のインピーダンス調整もできず、Ｓｅｒｉａｌ ＡＴＡのように信号通信中に信号を停止することができないインターフェースに本方式を用いるのは困難である。
【０００９】
本発明は上記の問題に着目してなされたものであり、通信中であっても、ボード上の配線やコネクタやケーブル等も含めて、伝送経路のインピーダンス調整ができるようにすることを目的としている。
【課題を解決するための手段】
【００１０】
前記の課題を解決するため、本発明の一態様は、
抵抗値を可変でき、差動信号を伝送する１対の伝送路のそれぞれに接続された終端抵抗器を有する通信インターフェース回路の前記終端抵抗器の抵抗値を調整する終端抵抗調整方法であって、
前記差動信号の電圧差が所定の検出閾値以上か否かを検出して、検出結果に応じたスケルチ出力信号を出力するスケルチ検出ステップと、
前記スケルチ出力信号のバースト長を検出するバースト検出ステップと、
前記バースト長が最小となる前記終端抵抗器の抵抗値を求めて、求めた抵抗値に前記終端抵抗器を調整する抵抗値制御ステップと、
を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、通信中の信号振幅に応じ、終端抵抗値を調整するので、通信中であっても、ボード上の配線やコネクタやケーブル等も含めて、伝送経路のインピーダンス調整が可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００１３】
《発明の実施形態１》
図１は、本発明の実施形態１に係るデジタルデータ通信システム１の構成を示すブロック図である。デジタルデータ通信システム１は、信号ケーブルを介して接続された一次側の通信インターフェース回路と二次側の通信インターフェース回路とが、データのやり取りを行なうシステムである。
【００１４】
なお、以下の各実施形態では、各通信インターフェース回路は、Ｓｅｒｉａｌ ＡＴＡ規格に基づいて、データのやり取りを行なうように構成されているものとして説明する。Ｓｅｒｉａｌ ＡＴＡ規格の一次側の通信インターフェース回路の一例としては、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等に組み込まれた通信インターフェース回路があり、また、二次側の通信インターフェース回路の一例としては、ＤＶＤやＨＤＤ等のドライブがある。
【００１５】
［デジタルデータ通信システム１の全体構成］
デジタルデータ通信システム１は、図１に示すように、通信インターフェース回路１０（一次側回路）と通信インターフェース回路２０（二次側回路）とを備え、通信インターフェース回路１０と通信インターフェース回路２０とを接続する配線３４０〜３５０をボード上に備え、さらに、コネクタ３１０〜３２０、及び信号ケーブル３３０を備えている。
【００１６】
（通信インターフェース回路１０の構成）
通信インターフェース回路１０は、送信ドライバ１１０、受信ドライバ１２０、終端抵抗器１３０〜１４０（受信端終端抵抗器）、及び終端抵抗調整回路１５０を備えている。
【００１７】
送信ドライバ１１０は、通信インターフェース回路２０に対して、データを送信するドライバであり、送信信号（送信信号ＤＴＸ１とＮＤＴＸ１）を差動出力するようになっている。
【００１８】
受信ドライバ１２０は、通信インターフェース回路２０から送信されたデータを受信するドライバであり、差動信号（受信信号ＤＲＸ１、ＮＤＲＸ１）を受信するようになっている。
【００１９】
終端抵抗器１３０〜１４０は、受信ドライバ１２０の２つの入力側端子にそれぞれ接続された抵抗器であり、終端抵抗調整回路１５０の制御に応じて、抵抗値が変わるようになっている。
【００２０】
なお、図示はしていないが、送信ドライバ１１０（送信側）にも終端抵抗器を接続してある。本実施形態では、送信側の終端抵抗器の終端抵抗値も、受信側の調整結果をもって調整する。
【００２１】
（終端抵抗調整回路１５０の構成）
終端抵抗調整回路１５０は、スケルチ検出回路１５１、バースト検出回路１５２、及び抵抗値制御回路１５３を備えている。
【００２２】
スケルチ検出回路１５１は、受信ドライバ１２０に入力された差動信号を受けて、入力された差動信号の電圧差を検出する。そして、検出した電圧差が、ある特定値以上のか否かを検出するとともに、検出結果に応じた信号（スケルチ出力信号ＳＱＯＵＴ）を出力する。
【００２３】
図２は、スケルチ検出回路１５１の構成を示すブロック図である。図２の構成は、Ｓｅｒｉａｌ ＡＴＡ規格書にも記載されている代表的なスケルチ検出回路の例である。
【００２４】
図２に示すスケルチ検出回路１５１は、具体的には、比較部１５１０と、出力部１５１１とを備えている。
【００２５】
比較部１５１０は、入力された差動信号の電圧差を検出し、検出した電圧差がある特定値以上か否かを検出するようになっている。具体的には、比較部１５１０は、バッファ１５１０ａ、インバータ１５１０ｂ、アンドゲート１５１０ｃ、及びダイオード１５１０ｄを備えている。
【００２６】
バッファ１５１０ａは、受信信号ＤＲＸ１、ＮＤＲＸ１が入力され、受信信号ＤＲＸ１とＮＤＲＸ１との差の絶対値（絶対値信号）を求め、求めた絶対値信号と、検出レベル調整信号１Ａで設定した基準検出レベルＳＱ＿ＤＥＦとの信号レベル差を検出し、検出結果に応じた信号（比較結果信号１Ｂ）を出力するようになっている。インバータ１５１０ｂは、バッファ１５１０ａの出力を受けるインバータである。アンドゲート１５１０ｃは、バッファ１５１０ａの出力と、インバータ１５１０ｂの出力とが入力されている。ダイオード１５１０ｄは、アンドゲート１５１０ｃと直列接続されている。
【００２７】
出力部１５１１は、抵抗Ｒ１とキャパシタＣ１と出力バッファ１５１１ａとを備え、ダイオード１５１０ｄの出力（入力信号１Ｃ）が入力されている。抵抗Ｒ１とキャパシタＣ１とは、入力信号１Ｃが一定レベルに維持されるか否かを感知するようになっている。また、出力バッファ１５１１ａの出力は、スケルチ出力信号ＳＱＯＵＴとして出力されている。
【００２８】
図３は、入力された受信信号ＤＲＸ１、ＮＤＲＸ１（何れもバースト信号）に対するスケルチ検出回路１５１の理想出力を示すタイミングチャートの一例である。
【００２９】
バッファ１５１０ａは、受信信号ＤＲＸ１、ＮＤＲＸ１が入力されると、検出レベル調整信号１Ａで設定した基準検出レベルＳＱ＿ＤＥＦと、受信信号ＤＲＸ１とＮＤＲＸ１とから求めた絶対値信号との信号レベル差を検出する。絶対値信号のレベルが、基準検出レベルＳＱ＿ＤＥＦのレベルを超えた場合には、スケルチ出力信号ＳＱＯＵＴがハイ（ＨＩＧＨ）出力となり、絶対値信号のレベルが、基準検出レベルＳＱ＿ＤＥＦのレベル以下になった場合には、スケルチ出力信号ＳＱＯＵＴがロー（ＬＯＷ）出力となる。図３は、基準検出レベルＳＱ＿ＤＥＦを０Ｖに設定した場合の例である。受信信号ＤＲＸ１、ＮＤＲＸ１が入力されると、スケルチ出力信号ＳＱＯＵＴがハイ（ＨＩＧＨ）出力となり、受信信号ＤＲＸ１、ＮＤＲＸ１が無信号状態となった場合には、スケルチ出力信号ＳＱＯＵＴがロー（ＬＯＷ）出力となる。
【００３０】
バースト検出回路１５２は、スケルチ検出回路１５１の出力のバースト長を検出し、検出したバースト長を示す信号を出力するようになっている。バースト検出回路１５２は、具体的には、カウンタや、ＲＣによる遅延回路などで構成することが考えられる。
【００３１】
抵抗値制御回路１５３は、バースト検出回路１５２の出力を基に、最適抵抗値を算出するとともに、終端抵抗器１３０〜１４０を最適抵抗値に調整するようになっている。具体的には、抵抗値制御回路１５３は、例えば、終端抵抗器１３０〜１４０の抵抗値をスイープさせて、その際にバースト検出回路１５２が検出したバースト長の変化から、バースト長が最小となる抵抗値を、最適抵抗値として採用するように構成することが考えられる。
【００３２】
（通信インターフェース回路２０の構成）
通信インターフェース回路２０は受信ドライバ２１０と送信ドライバ２２０を備えている。受信ドライバ２１０は、通信インターフェース回路１０から送信されたデータを受信するドライバであり、差動信号を受信するようになっている。送信ドライバ２２０は、通信インターフェース回路１０に対して、データを送信するドライバであり、信号を差動出力するようになっている。
【００３３】
［終端抵抗の調整動作］
通信インターフェース回路１０における終端抵抗の調整動作を説明する。なお、基準検出レベルＳＱ＿ＤＥＦは、Ｓｅｒｉａｌ ＡＴＡ規格に対応して、５００ｍＶｐｐに設定されているものとする。
【００３４】
例えば、Ｓｅｒｉａｌ ＡＴＡ規格においては、アイドル（ＩＤＬＥ）中に、通信インターフェース回路２０からＳＹＮＣプリミティブが送付されてくる。スケルチ検出回路１５１は、例えば、その連続信号を受信中に、電圧差を検出する。
【００３５】
受信信号ＤＲＸ１、ＮＤＲＸ１として、反射のない理想的な信号が入力された場合、つまりＳｅｒｉａｌ ＡＴＡ規格では、図４に示すように、｜ＤＲＸ１−ＮＤＲＸ１｜が５００ｍＶｐｐである場合は、スケルチ出力信号ＳＱＯＵＴは、ＬＯＷ出力となる。バースト検出回路１５２は、スケルチ検出回路１５１の出力を受けて、バースト長を示す信号を抵抗値制御回路１５３に出力する。それにより、抵抗値制御回路１５３は、バースト長が最小となる終端抵抗器１３０〜１４０の抵抗値を求める。この例では、バースト長が０なので、抵抗値制御回路１５３は、終端抵抗器１３０〜１４０の抵抗値をそのままの値にしておく。
【００３６】
また、例えば、インピーダンスの不整合が起こり、入力信号が多重反射を起こして波形が歪んで振幅が大きくなった場合は、図５に示すように、｜ＤＲＸ１−ＮＤＲＸ１｜が５００ｍＶｐｐを超える部分ができる。この場合、スケルチ出力信号ＳＱＯＵＴは、｜ＤＲＸ１−ＮＤＲＸ１｜が５００ｍＶｐｐを超えた部分に関してのみ、ＨＩＧＨ出力となる。スケルチ検出回路１５１の出力を受けて、バースト検出回路１５２は、スケルチ出力信号ＳＱＯＵＴのバースト長を示す信号を抵抗値制御回路１５３に出力する。図５の例では、｜ＤＲＸ１−ＮＤＲＸ１｜が５００ｍＶｐｐを超える部分があるので、その部分のバースト長を示す信号が出力される。それにより、抵抗値制御回路１５３は、バースト長が最小になる終端抵抗器１３０〜１４０の抵抗値を求めて、その値に終端抵抗器１３０〜１４０の抵抗値を制御する。
【００３７】
例えば、図５の例よりも、不整合が大きくなると、図６に示すように、スケルチ出力信号ＳＱＯＵＴのバースト長が長くなる。この場合も、バースト検出回路１５２は、スケルチ出力信号ＳＱＯＵＴのバースト長を示す信号を抵抗値制御回路１５３に出力する。そして、抵抗値制御回路１５３は、バースト長が最小になる終端抵抗器１３０〜１４０の抵抗値を求めて、その値に終端抵抗器１３０〜１４０の抵抗値を制御する。
【００３８】
上記のように、本実施形態によれば、通信中の信号振幅に応じ、終端抵抗値を調整するので、ボード上の配線やコネクタやケーブル等も含めて、伝送経路のインピーダンス調整ができる。
【００３９】
しかも、ＢＣＣエラー等を用いたインピーダンス調整のように、エラーの発生を前提としないので、通信中であっても、インピーダンス調整が可能である。
【００４０】
また、エラーが発生するまで終端抵抗を変化させなくても、スケルチ検出回路で振幅の変動量を検出することによって、最適な調整抵抗値を算出することができるので、調整精度を高めることができる。
【００４１】
また、ＣＲＣエラー検出量を検出するためなどの長時間パターンの送付を必要としないので、調整時間の短縮化を図ることも可能である。また、Ｓｅｒｉａｌ ＡＴＡのＳＹＮＣ（ＩＤＬＥ状態を示すプリミティブデータ）のような冗長成分を含まない信号を受信している最中のインピーダンス調整も可能である。
【００４２】
《発明の実施形態２》
図７は、本発明の実施形態２に係るデジタルデータ通信システム２の構成を示すブロック図である。デジタルデータ通信システム２では、一次側の通信インターフェース回路から二次側の通信インターフェース回路に所定のテストパターンを送信し、その結果、二次側の通信インターフェース回路からループバックされたテストパターンに基づいてインピーダンス調整を行なう。
【００４３】
（デジタルデータ通信システム２の構成）
デジタルデータ通信システム２は、図７に示すように、デジタルデータ通信システム１の通信インターフェース回路１０を通信インターフェース回路４０（一次側回路）に置き換え、さらに、通信インターフェース回路２０を通信インターフェース回路５０（二次側回路）に置き換えて構成したものである。
【００４４】
通信インターフェース回路４０は、通信インターフェース回路１０に特定パターン発生回路４１０が追加されたものであり、また、通信インターフェース回路５０は、通信インターフェース回路２０に特定パターン検出回路５１０が追加されたものである。
【００４５】
特定パターン発生回路４１０は、所定のテストパターンのデータを生成して出力するようになっている。テストパターンとしては、例えば、Ｓｅｒｉａｌ ＡＴＡ規格のデジタルデータ通信システムでは、ＨＦＴＰ（Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ Ｔｅｓｔ Ｐａｔｔｅｒｎ）、ＭＦＴＰ（Ｍｉｄｄｌｅ Ｆｒｅｑｕｅｎｃｙ Ｔｅｓｔ Ｐａｔｔｅｒｎ）、ＬＦＴＰ（Ｌｏｗ Ｆｒｅｑｕｅｎｃｙ Ｔｅｓｔ Ｐａｔｔｅｒｎ）、ＬＢＰ（Ｌｏｗ Ｂｉｔ Ｐａｔｔｅｒｎ）など規格で規定されたパターンを生成する。
【００４６】
特定パターン検出回路５１０は、受信ドライバ２１０が特定パターン（以下、モード設定パターンと呼ぶ）の信号を受信した場合に、受信ドライバ２１０が受信した信号を、送信ドライバ２２０を介して、通信インターフェース回路４０にループバックするようになっている。例えば、Ｓｅｒｉａｌ ＡＴＡ規格のデジタルデータ通信システムでは、通信インターフェース回路４０からＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）、ＡＣＴＩＶＡＴＥ、ＦＩＳと呼ばれる信号が、モード設定パターンとして送信されて、通信インターフェース回路５０がＬモード（ループバックモード）にセットされた場合に、特定パターン検出回路５１０が、受信ドライバ２１０及び送信ドライバ２２０と接続されるように構成する。
【００４７】
上記のデジタルデータ通信システム２でインピーダンス調整を行なう場合には、モード設定パターンの信号を、通信インターフェース回路４０から通信インターフェース回路５０に送信して、特定パターン検出回路５１０を受信ドライバ２１０及び送信ドライバ２２０に接続させる。さらに、特定パターン発生回路４１０からテストパターンを通信インターフェース回路５０に送信する。そして、通信インターフェース回路５０から通信インターフェース回路４０にループバックされた信号（データ）を用いて、実施形態１の装置と同様にして、終端抵抗調整を行なう。したがって、本実施形態によれば、反射の起こりやすいパターンなどを使用した終端抵抗調整が可能となる。
【００４８】
《発明の実施形態３》
図８は、本発明の実施形態３に係るデジタルデータ通信システム３の構成を示すブロック図である。デジタルデータ通信システム３は、図８に示すように、実施形態１の通信インターフェース回路１０を通信インターフェース回路６０（一次側回路）に置き換えて構成したものである。通信インターフェース回路６０は、通信インターフェース回路１０に特定パターン検出回路６１０を追加し、さらに終端抵抗調整回路１５０を終端抵抗調整回路６２０に置き換えて構成したものである。
【００４９】
特定パターン検出回路６１０は、受信ドライバ１２０の出力を受けて、信号通信可能状態（ＲＥＡＤＹ状態）になったことを検出し、検出結果を出力するようになっている。例えば、Ｓｅｒｉａｌ ＡＴＡ規格では、信号通信可能状態では、ＰＨＹ＿ＲＥＡＤＹと呼ばれるパターンの信号が、通信インターフェース回路２０から出力される。特定パターン検出回路６１０は、ＰＨＹ＿ＲＥＡＤＹを検出すると、ＲＥＡＤＹ状態になったことを示す信号を出力する。
【００５０】
終端抵抗調整回路６２０は、終端抵抗調整回路１５０のスケルチ検出回路１５１をスケルチ検出回路６２１に置き換えたものである。
【００５１】
スケルチ検出回路６２１は、Ｓｅｒｉａｌ ＡＴＡシステムのイニシャライズに使用するＯＯＢ（Ｏｕｔ ｏｆ Ｂａｎｄ）信号用のスケルチ検出回路と共用されている。Ｓｅｒｉａｌ ＡＴＡ規格においては、イニシャライズ中にＯＯＢ信号を、スケルチ検出回路を使用して受信する必要があるためこのような共用が可能である。
【００５２】
スケルチ検出回路６２１は、特定パターン検出回路６１０の出力に応じて、基準検出レベルＳＱ＿ＤＥＦを変更するようになっている。具体的には、ＲＥＡＤＹ状態になったことを示す信号を、特定パターン検出回路６１０が出力すると、終端抵抗調整ができるレベルに、基準検出レベルＳＱ＿ＤＥＦを変更する。この例では、基準検出レベルＳＱ＿ＤＥＦを５００ｍＶｐｐにする。また、イニシャライズ中は、ＯＯＢ信号受信にあわせて、基準検出レベルＳＱ＿ＤＥＦを変更する。
【００５３】
上記のデジタルデータ通信システム３では、イニシャライズ中は、スケルチ検出回路６２１は、ＯＯＢ信号用に使用される。特定パターン検出回路６１０が、ＰＨＹ＿ＲＥＡＤＹを検出すると、スケルチ検出回路６２１は、基準検出レベルＳＱ＿ＤＥＦを変更し、以後は、インピーダンス調整の目的に使用される。
【００５４】
以上のように、本実施形態によれば、スケルチ検出回路がＯＯＢ検出用のものと共用できるので、回路面積を通信インターフェース回路１０と比べ、削減できる。
【００５５】
なお、上記の実施形態では、信号振幅が多重反射で大きくなる場合について説明したが、減衰による振幅変動も、基準検出レベルＳＱ＿ＤＥＦの値を変更することで対応可能である。
【産業上の利用可能性】
【００５６】
本発明に係る終端抵抗調整方法、及び終端抵抗調整回路は、通信中の信号振幅に応じ、終端抵抗値を調整するので、通信中であっても、ボード上の配線やコネクタやケーブル等も含めて、伝送経路のインピーダンス調整が可能になるという効果を有し、高速デジタルデータ通信系において、終端抵抗（インピーダンス）を調整する終端抵抗調整回路等として有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態１に係るデジタルデータ通信システム１の構成を示すブロック図である。
【図２】スケルチ検出回路１５１の構成を示すブロック図である。
【図３】入力された受信信号ＤＲＸ１、ＮＤＲＸ１（バースト信号）に対するスケルチ検出回路１５１の理想出力を示すタイミングチャートの一例である。
【図４】多重反射が起こっていない場合のスケルチ検出回路の動作例を示す図である。
【図５】多重反射が起こった場合のスケルチ検出回路の動作例を示す図である。
【図６】多重反射が大きくなった場合のスケルチ検出回路の動作例を示す図である。
【図７】本発明の実施形態２に係るデジタルデータ通信システム２の構成を示すブロック図である。
【図８】本発明の実施形態３に係るデジタルデータ通信システム３の構成を示すブロック図である。
【符号の説明】
【００５８】
１ デジタルデータ通信システム
２ デジタルデータ通信システム
３ デジタルデータ通信システム
１０ 通信インターフェース回路
２０ 通信インターフェース回路
４０ 通信インターフェース回路
５０ 通信インターフェース回路
６０ 通信インターフェース回路
１１０ 送信ドライバ
１２０ 受信ドライバ
１３０〜１４０ 終端抵抗器
１５０ 終端抵抗調整回路
１５１ スケルチ検出回路
１５２ バースト検出回路
１５３ 抵抗値制御回路
２１０ 受信ドライバ
２２０ 送信ドライバ
３１０〜３２０ コネクタ
３３０ 信号ケーブル
３４０〜３５０ 配線
４１０ 特定パターン発生回路
５１０ 特定パターン検出回路
６１０ 特定パターン検出回路
６２０ 終端抵抗調整回路
６２１ スケルチ検出回路
１５１０ 比較部
１５１０ａ バッファ
１５１０ｂ インバータ
１５１０ｃ アンドゲート
１５１０ｄ ダイオード
１５１１ 出力部
１５１１ａ 出力バッファ
Ｃ１ キャパシタ
Ｒ１ 抵抗
【技術分野】
【０００１】
本発明は、高速デジタルデータ通信系において、終端抵抗（インピーダンス）を調整する終端抵抗調整回路、及び終端抵抗調整方法に関するものである。
【背景技術】
【０００２】
Ｓｅｒｉａｌ ＡＴＡ、ＵＳＢなどの高速シリアルインターフェースでは、データの転送レートの高速化に伴って、通信信号の周波数の高速化が進んでいる。例えば、Ｓｅｒｉａｌ ＡＴＡにおいては、Ｇｅｎ１ｉでは通信速度が１．５Ｇｂｐｓ（通信信号最大周波数：１．５ＧＨｚ）、Ｇｅｎ２ｉでは３Ｇｂｐｓ（通信信号最大周波数：１．５ＧＨｚ）の信号伝送を行う。
【０００３】
これらの高速シリアルインターフェースにおいては、信号の反射を抑える必要があり、そのためには、伝送経路のインピーダンス整合が重要である。そこで、これらの高速シリアルインターフェースでは、規格よって終端抵抗の値が規定されている。例えば、Ｓｅｒｉａｌ ＡＴＡにおいては、終端抵抗を５０Ω（差動信号の場合は、１００Ω）にして、インピーダンス整合をとる必要がある。
【０００４】
しかし、終端抵抗は、周辺温度などの環境の変化によってその抵抗値が変化するので、インピーダンスの不整合が生じる。そこで、従来のインターフェース回路には、終端抵抗を補正する手段が設けられていた。
【０００５】
例えば、ＵＳＢ２．０向けに考案された終端抵抗を調整する回路の例として、データ送受信が停止していることを確認し、その間に、内部あるいは周辺の温度変化による終端抵抗値の変化を補正する補正回路がある（例えば、特許文献１を参照）。この回路は、長時間の連続動作における終端抵抗を調整する回路の一例である。
【０００６】
また、受信データの誤りを受信データに組込まれたＢＣＣ等の誤り検出用データにより検出し、データ誤りが最小になるように終端抵抗の抵抗値を手動又は自動的に調整する回路もある（例えば特許文献２を参照）。
【特許文献１】特開２００３−１２２４６５号公報
【特許文献２】特開２０００−７８２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の補正回路は、温度変化による終端抵抗値の変化を補正できるものの、ボード上の配線やコネクタ、ケーブルなどが原因で、インピーダンスの不整合が発生した場合にはインピーダンス整合をとることができない。
【０００８】
一方、特許文献２の回路のように、ＢＣＣエラー等のエラーの発生を利用して、インピーダンスを調整するということは、インピーダンス調整中は、データ通信がＮＧになるということである。すなわち、この方式は、データ通信中の調整が不可能である。また、Ｓｅｒｉａｌ ＡＴＡのＳＹＮＣ（ＩＤＬＥ状態を示すプリミティブデータ）のような冗長成分を含まない信号を受信している最中のインピーダンス調整もできず、Ｓｅｒｉａｌ ＡＴＡのように信号通信中に信号を停止することができないインターフェースに本方式を用いるのは困難である。
【０００９】
本発明は上記の問題に着目してなされたものであり、通信中であっても、ボード上の配線やコネクタやケーブル等も含めて、伝送経路のインピーダンス調整ができるようにすることを目的としている。
【課題を解決するための手段】
【００１０】
前記の課題を解決するため、本発明の一態様は、
抵抗値を可変でき、差動信号を伝送する１対の伝送路のそれぞれに接続された終端抵抗器を有する通信インターフェース回路の前記終端抵抗器の抵抗値を調整する終端抵抗調整方法であって、
前記差動信号の電圧差が所定の検出閾値以上か否かを検出して、検出結果に応じたスケルチ出力信号を出力するスケルチ検出ステップと、
前記スケルチ出力信号のバースト長を検出するバースト検出ステップと、
前記バースト長が最小となる前記終端抵抗器の抵抗値を求めて、求めた抵抗値に前記終端抵抗器を調整する抵抗値制御ステップと、
を有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、通信中の信号振幅に応じ、終端抵抗値を調整するので、通信中であっても、ボード上の配線やコネクタやケーブル等も含めて、伝送経路のインピーダンス調整が可能になる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００１３】
《発明の実施形態１》
図１は、本発明の実施形態１に係るデジタルデータ通信システム１の構成を示すブロック図である。デジタルデータ通信システム１は、信号ケーブルを介して接続された一次側の通信インターフェース回路と二次側の通信インターフェース回路とが、データのやり取りを行なうシステムである。
【００１４】
なお、以下の各実施形態では、各通信インターフェース回路は、Ｓｅｒｉａｌ ＡＴＡ規格に基づいて、データのやり取りを行なうように構成されているものとして説明する。Ｓｅｒｉａｌ ＡＴＡ規格の一次側の通信インターフェース回路の一例としては、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）等に組み込まれた通信インターフェース回路があり、また、二次側の通信インターフェース回路の一例としては、ＤＶＤやＨＤＤ等のドライブがある。
【００１５】
［デジタルデータ通信システム１の全体構成］
デジタルデータ通信システム１は、図１に示すように、通信インターフェース回路１０（一次側回路）と通信インターフェース回路２０（二次側回路）とを備え、通信インターフェース回路１０と通信インターフェース回路２０とを接続する配線３４０〜３５０をボード上に備え、さらに、コネクタ３１０〜３２０、及び信号ケーブル３３０を備えている。
【００１６】
（通信インターフェース回路１０の構成）
通信インターフェース回路１０は、送信ドライバ１１０、受信ドライバ１２０、終端抵抗器１３０〜１４０（受信端終端抵抗器）、及び終端抵抗調整回路１５０を備えている。
【００１７】
送信ドライバ１１０は、通信インターフェース回路２０に対して、データを送信するドライバであり、送信信号（送信信号ＤＴＸ１とＮＤＴＸ１）を差動出力するようになっている。
【００１８】
受信ドライバ１２０は、通信インターフェース回路２０から送信されたデータを受信するドライバであり、差動信号（受信信号ＤＲＸ１、ＮＤＲＸ１）を受信するようになっている。
【００１９】
終端抵抗器１３０〜１４０は、受信ドライバ１２０の２つの入力側端子にそれぞれ接続された抵抗器であり、終端抵抗調整回路１５０の制御に応じて、抵抗値が変わるようになっている。
【００２０】
なお、図示はしていないが、送信ドライバ１１０（送信側）にも終端抵抗器を接続してある。本実施形態では、送信側の終端抵抗器の終端抵抗値も、受信側の調整結果をもって調整する。
【００２１】
（終端抵抗調整回路１５０の構成）
終端抵抗調整回路１５０は、スケルチ検出回路１５１、バースト検出回路１５２、及び抵抗値制御回路１５３を備えている。
【００２２】
スケルチ検出回路１５１は、受信ドライバ１２０に入力された差動信号を受けて、入力された差動信号の電圧差を検出する。そして、検出した電圧差が、ある特定値以上のか否かを検出するとともに、検出結果に応じた信号（スケルチ出力信号ＳＱＯＵＴ）を出力する。
【００２３】
図２は、スケルチ検出回路１５１の構成を示すブロック図である。図２の構成は、Ｓｅｒｉａｌ ＡＴＡ規格書にも記載されている代表的なスケルチ検出回路の例である。
【００２４】
図２に示すスケルチ検出回路１５１は、具体的には、比較部１５１０と、出力部１５１１とを備えている。
【００２５】
比較部１５１０は、入力された差動信号の電圧差を検出し、検出した電圧差がある特定値以上か否かを検出するようになっている。具体的には、比較部１５１０は、バッファ１５１０ａ、インバータ１５１０ｂ、アンドゲート１５１０ｃ、及びダイオード１５１０ｄを備えている。
【００２６】
バッファ１５１０ａは、受信信号ＤＲＸ１、ＮＤＲＸ１が入力され、受信信号ＤＲＸ１とＮＤＲＸ１との差の絶対値（絶対値信号）を求め、求めた絶対値信号と、検出レベル調整信号１Ａで設定した基準検出レベルＳＱ＿ＤＥＦとの信号レベル差を検出し、検出結果に応じた信号（比較結果信号１Ｂ）を出力するようになっている。インバータ１５１０ｂは、バッファ１５１０ａの出力を受けるインバータである。アンドゲート１５１０ｃは、バッファ１５１０ａの出力と、インバータ１５１０ｂの出力とが入力されている。ダイオード１５１０ｄは、アンドゲート１５１０ｃと直列接続されている。
【００２７】
出力部１５１１は、抵抗Ｒ１とキャパシタＣ１と出力バッファ１５１１ａとを備え、ダイオード１５１０ｄの出力（入力信号１Ｃ）が入力されている。抵抗Ｒ１とキャパシタＣ１とは、入力信号１Ｃが一定レベルに維持されるか否かを感知するようになっている。また、出力バッファ１５１１ａの出力は、スケルチ出力信号ＳＱＯＵＴとして出力されている。
【００２８】
図３は、入力された受信信号ＤＲＸ１、ＮＤＲＸ１（何れもバースト信号）に対するスケルチ検出回路１５１の理想出力を示すタイミングチャートの一例である。
【００２９】
バッファ１５１０ａは、受信信号ＤＲＸ１、ＮＤＲＸ１が入力されると、検出レベル調整信号１Ａで設定した基準検出レベルＳＱ＿ＤＥＦと、受信信号ＤＲＸ１とＮＤＲＸ１とから求めた絶対値信号との信号レベル差を検出する。絶対値信号のレベルが、基準検出レベルＳＱ＿ＤＥＦのレベルを超えた場合には、スケルチ出力信号ＳＱＯＵＴがハイ（ＨＩＧＨ）出力となり、絶対値信号のレベルが、基準検出レベルＳＱ＿ＤＥＦのレベル以下になった場合には、スケルチ出力信号ＳＱＯＵＴがロー（ＬＯＷ）出力となる。図３は、基準検出レベルＳＱ＿ＤＥＦを０Ｖに設定した場合の例である。受信信号ＤＲＸ１、ＮＤＲＸ１が入力されると、スケルチ出力信号ＳＱＯＵＴがハイ（ＨＩＧＨ）出力となり、受信信号ＤＲＸ１、ＮＤＲＸ１が無信号状態となった場合には、スケルチ出力信号ＳＱＯＵＴがロー（ＬＯＷ）出力となる。
【００３０】
バースト検出回路１５２は、スケルチ検出回路１５１の出力のバースト長を検出し、検出したバースト長を示す信号を出力するようになっている。バースト検出回路１５２は、具体的には、カウンタや、ＲＣによる遅延回路などで構成することが考えられる。
【００３１】
抵抗値制御回路１５３は、バースト検出回路１５２の出力を基に、最適抵抗値を算出するとともに、終端抵抗器１３０〜１４０を最適抵抗値に調整するようになっている。具体的には、抵抗値制御回路１５３は、例えば、終端抵抗器１３０〜１４０の抵抗値をスイープさせて、その際にバースト検出回路１５２が検出したバースト長の変化から、バースト長が最小となる抵抗値を、最適抵抗値として採用するように構成することが考えられる。
【００３２】
（通信インターフェース回路２０の構成）
通信インターフェース回路２０は受信ドライバ２１０と送信ドライバ２２０を備えている。受信ドライバ２１０は、通信インターフェース回路１０から送信されたデータを受信するドライバであり、差動信号を受信するようになっている。送信ドライバ２２０は、通信インターフェース回路１０に対して、データを送信するドライバであり、信号を差動出力するようになっている。
【００３３】
［終端抵抗の調整動作］
通信インターフェース回路１０における終端抵抗の調整動作を説明する。なお、基準検出レベルＳＱ＿ＤＥＦは、Ｓｅｒｉａｌ ＡＴＡ規格に対応して、５００ｍＶｐｐに設定されているものとする。
【００３４】
例えば、Ｓｅｒｉａｌ ＡＴＡ規格においては、アイドル（ＩＤＬＥ）中に、通信インターフェース回路２０からＳＹＮＣプリミティブが送付されてくる。スケルチ検出回路１５１は、例えば、その連続信号を受信中に、電圧差を検出する。
【００３５】
受信信号ＤＲＸ１、ＮＤＲＸ１として、反射のない理想的な信号が入力された場合、つまりＳｅｒｉａｌ ＡＴＡ規格では、図４に示すように、｜ＤＲＸ１−ＮＤＲＸ１｜が５００ｍＶｐｐである場合は、スケルチ出力信号ＳＱＯＵＴは、ＬＯＷ出力となる。バースト検出回路１５２は、スケルチ検出回路１５１の出力を受けて、バースト長を示す信号を抵抗値制御回路１５３に出力する。それにより、抵抗値制御回路１５３は、バースト長が最小となる終端抵抗器１３０〜１４０の抵抗値を求める。この例では、バースト長が０なので、抵抗値制御回路１５３は、終端抵抗器１３０〜１４０の抵抗値をそのままの値にしておく。
【００３６】
また、例えば、インピーダンスの不整合が起こり、入力信号が多重反射を起こして波形が歪んで振幅が大きくなった場合は、図５に示すように、｜ＤＲＸ１−ＮＤＲＸ１｜が５００ｍＶｐｐを超える部分ができる。この場合、スケルチ出力信号ＳＱＯＵＴは、｜ＤＲＸ１−ＮＤＲＸ１｜が５００ｍＶｐｐを超えた部分に関してのみ、ＨＩＧＨ出力となる。スケルチ検出回路１５１の出力を受けて、バースト検出回路１５２は、スケルチ出力信号ＳＱＯＵＴのバースト長を示す信号を抵抗値制御回路１５３に出力する。図５の例では、｜ＤＲＸ１−ＮＤＲＸ１｜が５００ｍＶｐｐを超える部分があるので、その部分のバースト長を示す信号が出力される。それにより、抵抗値制御回路１５３は、バースト長が最小になる終端抵抗器１３０〜１４０の抵抗値を求めて、その値に終端抵抗器１３０〜１４０の抵抗値を制御する。
【００３７】
例えば、図５の例よりも、不整合が大きくなると、図６に示すように、スケルチ出力信号ＳＱＯＵＴのバースト長が長くなる。この場合も、バースト検出回路１５２は、スケルチ出力信号ＳＱＯＵＴのバースト長を示す信号を抵抗値制御回路１５３に出力する。そして、抵抗値制御回路１５３は、バースト長が最小になる終端抵抗器１３０〜１４０の抵抗値を求めて、その値に終端抵抗器１３０〜１４０の抵抗値を制御する。
【００３８】
上記のように、本実施形態によれば、通信中の信号振幅に応じ、終端抵抗値を調整するので、ボード上の配線やコネクタやケーブル等も含めて、伝送経路のインピーダンス調整ができる。
【００３９】
しかも、ＢＣＣエラー等を用いたインピーダンス調整のように、エラーの発生を前提としないので、通信中であっても、インピーダンス調整が可能である。
【００４０】
また、エラーが発生するまで終端抵抗を変化させなくても、スケルチ検出回路で振幅の変動量を検出することによって、最適な調整抵抗値を算出することができるので、調整精度を高めることができる。
【００４１】
また、ＣＲＣエラー検出量を検出するためなどの長時間パターンの送付を必要としないので、調整時間の短縮化を図ることも可能である。また、Ｓｅｒｉａｌ ＡＴＡのＳＹＮＣ（ＩＤＬＥ状態を示すプリミティブデータ）のような冗長成分を含まない信号を受信している最中のインピーダンス調整も可能である。
【００４２】
《発明の実施形態２》
図７は、本発明の実施形態２に係るデジタルデータ通信システム２の構成を示すブロック図である。デジタルデータ通信システム２では、一次側の通信インターフェース回路から二次側の通信インターフェース回路に所定のテストパターンを送信し、その結果、二次側の通信インターフェース回路からループバックされたテストパターンに基づいてインピーダンス調整を行なう。
【００４３】
（デジタルデータ通信システム２の構成）
デジタルデータ通信システム２は、図７に示すように、デジタルデータ通信システム１の通信インターフェース回路１０を通信インターフェース回路４０（一次側回路）に置き換え、さらに、通信インターフェース回路２０を通信インターフェース回路５０（二次側回路）に置き換えて構成したものである。
【００４４】
通信インターフェース回路４０は、通信インターフェース回路１０に特定パターン発生回路４１０が追加されたものであり、また、通信インターフェース回路５０は、通信インターフェース回路２０に特定パターン検出回路５１０が追加されたものである。
【００４５】
特定パターン発生回路４１０は、所定のテストパターンのデータを生成して出力するようになっている。テストパターンとしては、例えば、Ｓｅｒｉａｌ ＡＴＡ規格のデジタルデータ通信システムでは、ＨＦＴＰ（Ｈｉｇｈ Ｆｒｅｑｕｅｎｃｙ Ｔｅｓｔ Ｐａｔｔｅｒｎ）、ＭＦＴＰ（Ｍｉｄｄｌｅ Ｆｒｅｑｕｅｎｃｙ Ｔｅｓｔ Ｐａｔｔｅｒｎ）、ＬＦＴＰ（Ｌｏｗ Ｆｒｅｑｕｅｎｃｙ Ｔｅｓｔ Ｐａｔｔｅｒｎ）、ＬＢＰ（Ｌｏｗ Ｂｉｔ Ｐａｔｔｅｒｎ）など規格で規定されたパターンを生成する。
【００４６】
特定パターン検出回路５１０は、受信ドライバ２１０が特定パターン（以下、モード設定パターンと呼ぶ）の信号を受信した場合に、受信ドライバ２１０が受信した信号を、送信ドライバ２２０を介して、通信インターフェース回路４０にループバックするようになっている。例えば、Ｓｅｒｉａｌ ＡＴＡ規格のデジタルデータ通信システムでは、通信インターフェース回路４０からＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）、ＡＣＴＩＶＡＴＥ、ＦＩＳと呼ばれる信号が、モード設定パターンとして送信されて、通信インターフェース回路５０がＬモード（ループバックモード）にセットされた場合に、特定パターン検出回路５１０が、受信ドライバ２１０及び送信ドライバ２２０と接続されるように構成する。
【００４７】
上記のデジタルデータ通信システム２でインピーダンス調整を行なう場合には、モード設定パターンの信号を、通信インターフェース回路４０から通信インターフェース回路５０に送信して、特定パターン検出回路５１０を受信ドライバ２１０及び送信ドライバ２２０に接続させる。さらに、特定パターン発生回路４１０からテストパターンを通信インターフェース回路５０に送信する。そして、通信インターフェース回路５０から通信インターフェース回路４０にループバックされた信号（データ）を用いて、実施形態１の装置と同様にして、終端抵抗調整を行なう。したがって、本実施形態によれば、反射の起こりやすいパターンなどを使用した終端抵抗調整が可能となる。
【００４８】
《発明の実施形態３》
図８は、本発明の実施形態３に係るデジタルデータ通信システム３の構成を示すブロック図である。デジタルデータ通信システム３は、図８に示すように、実施形態１の通信インターフェース回路１０を通信インターフェース回路６０（一次側回路）に置き換えて構成したものである。通信インターフェース回路６０は、通信インターフェース回路１０に特定パターン検出回路６１０を追加し、さらに終端抵抗調整回路１５０を終端抵抗調整回路６２０に置き換えて構成したものである。
【００４９】
特定パターン検出回路６１０は、受信ドライバ１２０の出力を受けて、信号通信可能状態（ＲＥＡＤＹ状態）になったことを検出し、検出結果を出力するようになっている。例えば、Ｓｅｒｉａｌ ＡＴＡ規格では、信号通信可能状態では、ＰＨＹ＿ＲＥＡＤＹと呼ばれるパターンの信号が、通信インターフェース回路２０から出力される。特定パターン検出回路６１０は、ＰＨＹ＿ＲＥＡＤＹを検出すると、ＲＥＡＤＹ状態になったことを示す信号を出力する。
【００５０】
終端抵抗調整回路６２０は、終端抵抗調整回路１５０のスケルチ検出回路１５１をスケルチ検出回路６２１に置き換えたものである。
【００５１】
スケルチ検出回路６２１は、Ｓｅｒｉａｌ ＡＴＡシステムのイニシャライズに使用するＯＯＢ（Ｏｕｔ ｏｆ Ｂａｎｄ）信号用のスケルチ検出回路と共用されている。Ｓｅｒｉａｌ ＡＴＡ規格においては、イニシャライズ中にＯＯＢ信号を、スケルチ検出回路を使用して受信する必要があるためこのような共用が可能である。
【００５２】
スケルチ検出回路６２１は、特定パターン検出回路６１０の出力に応じて、基準検出レベルＳＱ＿ＤＥＦを変更するようになっている。具体的には、ＲＥＡＤＹ状態になったことを示す信号を、特定パターン検出回路６１０が出力すると、終端抵抗調整ができるレベルに、基準検出レベルＳＱ＿ＤＥＦを変更する。この例では、基準検出レベルＳＱ＿ＤＥＦを５００ｍＶｐｐにする。また、イニシャライズ中は、ＯＯＢ信号受信にあわせて、基準検出レベルＳＱ＿ＤＥＦを変更する。
【００５３】
上記のデジタルデータ通信システム３では、イニシャライズ中は、スケルチ検出回路６２１は、ＯＯＢ信号用に使用される。特定パターン検出回路６１０が、ＰＨＹ＿ＲＥＡＤＹを検出すると、スケルチ検出回路６２１は、基準検出レベルＳＱ＿ＤＥＦを変更し、以後は、インピーダンス調整の目的に使用される。
【００５４】
以上のように、本実施形態によれば、スケルチ検出回路がＯＯＢ検出用のものと共用できるので、回路面積を通信インターフェース回路１０と比べ、削減できる。
【００５５】
なお、上記の実施形態では、信号振幅が多重反射で大きくなる場合について説明したが、減衰による振幅変動も、基準検出レベルＳＱ＿ＤＥＦの値を変更することで対応可能である。
【産業上の利用可能性】
【００５６】
本発明に係る終端抵抗調整方法、及び終端抵抗調整回路は、通信中の信号振幅に応じ、終端抵抗値を調整するので、通信中であっても、ボード上の配線やコネクタやケーブル等も含めて、伝送経路のインピーダンス調整が可能になるという効果を有し、高速デジタルデータ通信系において、終端抵抗（インピーダンス）を調整する終端抵抗調整回路等として有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施形態１に係るデジタルデータ通信システム１の構成を示すブロック図である。
【図２】スケルチ検出回路１５１の構成を示すブロック図である。
【図３】入力された受信信号ＤＲＸ１、ＮＤＲＸ１（バースト信号）に対するスケルチ検出回路１５１の理想出力を示すタイミングチャートの一例である。
【図４】多重反射が起こっていない場合のスケルチ検出回路の動作例を示す図である。
【図５】多重反射が起こった場合のスケルチ検出回路の動作例を示す図である。
【図６】多重反射が大きくなった場合のスケルチ検出回路の動作例を示す図である。
【図７】本発明の実施形態２に係るデジタルデータ通信システム２の構成を示すブロック図である。
【図８】本発明の実施形態３に係るデジタルデータ通信システム３の構成を示すブロック図である。
【符号の説明】
【００５８】
１ デジタルデータ通信システム
２ デジタルデータ通信システム
３ デジタルデータ通信システム
１０ 通信インターフェース回路
２０ 通信インターフェース回路
４０ 通信インターフェース回路
５０ 通信インターフェース回路
６０ 通信インターフェース回路
１１０ 送信ドライバ
１２０ 受信ドライバ
１３０〜１４０ 終端抵抗器
１５０ 終端抵抗調整回路
１５１ スケルチ検出回路
１５２ バースト検出回路
１５３ 抵抗値制御回路
２１０ 受信ドライバ
２２０ 送信ドライバ
３１０〜３２０ コネクタ
３３０ 信号ケーブル
３４０〜３５０ 配線
４１０ 特定パターン発生回路
５１０ 特定パターン検出回路
６１０ 特定パターン検出回路
６２０ 終端抵抗調整回路
６２１ スケルチ検出回路
１５１０ 比較部
１５１０ａ バッファ
１５１０ｂ インバータ
１５１０ｃ アンドゲート
１５１０ｄ ダイオード
１５１１ 出力部
１５１１ａ 出力バッファ
Ｃ１ キャパシタ
Ｒ１ 抵抗
【特許請求の範囲】
【請求項１】
抵抗値を可変でき、差動信号を伝送する１対の伝送路のそれぞれに接続された終端抵抗器を有する通信インターフェース回路の前記終端抵抗器の抵抗値を調整する終端抵抗調整方法であって、
前記差動信号の電圧差が所定の検出閾値以上か否かを検出して、検出結果に応じたスケルチ出力信号を出力するスケルチ検出ステップと、
前記スケルチ出力信号のバースト長を検出するバースト検出ステップと、
前記バースト長が最小となる前記終端抵抗器の抵抗値を求めて、求めた抵抗値に前記終端抵抗器を調整する抵抗値制御ステップと、
を有することを特徴とする終端抵抗調整方法。
【請求項２】
請求項１の終端抵抗調整方法であって、
所定のテストデータを生成する特定パターン発生ステップをさらに有し、
前記抵抗値制御ステップは、通信相手からループバックされた前記テストデータに基づいて、前記終端抵抗器の抵抗値を求めることを特徴とする終端抵抗調整方法。
【請求項３】
請求項１の終端抵抗調整方法であって、
通信が可能な状態になったことを検出する特定パターン検出ステップをさらに有し、
前記スケルチ検出ステップは、前記特定パターン検出ステップの検出結果に応じ、前記検出閾値を変更することを特徴とする終端抵抗調整方法。
【請求項４】
抵抗値を可変でき、差動信号を伝送する１対の伝送路のそれぞれに接続された終端抵抗器を有する通信インターフェース回路の前記終端抵抗器の抵抗値を調整する終端抵抗調整回路であって、
前記差動信号の電圧差が所定の検出閾値以上か否かを検出して、検出結果に応じたスケルチ出力信号を出力するスケルチ検出回路と、
前記スケルチ検出回路の出力のバースト長を検出するバースト検出回路と、
前記バースト長が最小となる前記終端抵抗器の抵抗値を求めて、求めた抵抗値に前記終端抵抗器を調整する抵抗値制御回路と、
を備えたことを特徴とする終端抵抗調整回路。
【請求項５】
請求項４の終端抵抗調整回路であって、
所定のテストデータを生成する特定パターン発生回路をさらに備え、
前記抵抗値制御回路は、通信相手からループバックされた前記テストデータに基づいて、前記終端抵抗器の抵抗値を求めることを特徴とする終端抵抗調整回路。
【請求項６】
請求項４の終端抵抗調整回路であって、
通信が可能な状態になったことを検出する特定パターン検出回路をさらに備え、
前記スケルチ検出回路は、前記特定パターン検出回路の検出結果に応じ、前記検出閾値を変更することを特徴とする終端抵抗調整回路。
【請求項１】
抵抗値を可変でき、差動信号を伝送する１対の伝送路のそれぞれに接続された終端抵抗器を有する通信インターフェース回路の前記終端抵抗器の抵抗値を調整する終端抵抗調整方法であって、
前記差動信号の電圧差が所定の検出閾値以上か否かを検出して、検出結果に応じたスケルチ出力信号を出力するスケルチ検出ステップと、
前記スケルチ出力信号のバースト長を検出するバースト検出ステップと、
前記バースト長が最小となる前記終端抵抗器の抵抗値を求めて、求めた抵抗値に前記終端抵抗器を調整する抵抗値制御ステップと、
を有することを特徴とする終端抵抗調整方法。
【請求項２】
請求項１の終端抵抗調整方法であって、
所定のテストデータを生成する特定パターン発生ステップをさらに有し、
前記抵抗値制御ステップは、通信相手からループバックされた前記テストデータに基づいて、前記終端抵抗器の抵抗値を求めることを特徴とする終端抵抗調整方法。
【請求項３】
請求項１の終端抵抗調整方法であって、
通信が可能な状態になったことを検出する特定パターン検出ステップをさらに有し、
前記スケルチ検出ステップは、前記特定パターン検出ステップの検出結果に応じ、前記検出閾値を変更することを特徴とする終端抵抗調整方法。
【請求項４】
抵抗値を可変でき、差動信号を伝送する１対の伝送路のそれぞれに接続された終端抵抗器を有する通信インターフェース回路の前記終端抵抗器の抵抗値を調整する終端抵抗調整回路であって、
前記差動信号の電圧差が所定の検出閾値以上か否かを検出して、検出結果に応じたスケルチ出力信号を出力するスケルチ検出回路と、
前記スケルチ検出回路の出力のバースト長を検出するバースト検出回路と、
前記バースト長が最小となる前記終端抵抗器の抵抗値を求めて、求めた抵抗値に前記終端抵抗器を調整する抵抗値制御回路と、
を備えたことを特徴とする終端抵抗調整回路。
【請求項５】
請求項４の終端抵抗調整回路であって、
所定のテストデータを生成する特定パターン発生回路をさらに備え、
前記抵抗値制御回路は、通信相手からループバックされた前記テストデータに基づいて、前記終端抵抗器の抵抗値を求めることを特徴とする終端抵抗調整回路。
【請求項６】
請求項４の終端抵抗調整回路であって、
通信が可能な状態になったことを検出する特定パターン検出回路をさらに備え、
前記スケルチ検出回路は、前記特定パターン検出回路の検出結果に応じ、前記検出閾値を変更することを特徴とする終端抵抗調整回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００８−６０７６８（Ｐ２００８−６０７６８Ａ）
【公開日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願番号】特願２００６−２３３２５７（Ｐ２００６−２３３２５７）
【出願日】平成１８年８月３０日（２００６．８．３０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２０年３月１３日（２００８．３．１３）
【国際特許分類】
【出願日】平成１８年８月３０日（２００６．８．３０）
【出願人】（０００００５８２１）松下電器産業株式会社 (73,050)
【Ｆターム（参考）】
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