絶縁ゲート型半導体素子のゲート回路
【課題】 絶縁ゲート型半導体素子のターンオンタイムをより短縮することのできる絶縁ゲート型半導体素子のゲート回路を提供する。
【解決手段】 絶縁ゲート型半導体素子１０を駆動するため、半導体素子１、２、と３、４が夫々トーテムポール接続された直列接続体を２組設け、夫々の陽極に抵抗５、６、７、８を介して正負の電源を夫々接続し、半導体素子１、２の中点は抵抗１１を介し、半導体素子３、４の中点は直接絶縁ゲート型半導体素子１０のゲートに接続し、半導体素子３、４へ遅延回路１３、１４によりスイッチング信号を遅延させて供給するようにし、抵抗５と並列にスイッチング素子１７を設け、このスイッチング素子１７をワンショット信号発生回路１８の出力で制御して絶縁ゲート型半導体素子へ電荷をいち早く充電する。
【解決手段】 絶縁ゲート型半導体素子１０を駆動するため、半導体素子１、２、と３、４が夫々トーテムポール接続された直列接続体を２組設け、夫々の陽極に抵抗５、６、７、８を介して正負の電源を夫々接続し、半導体素子１、２の中点は抵抗１１を介し、半導体素子３、４の中点は直接絶縁ゲート型半導体素子１０のゲートに接続し、半導体素子３、４へ遅延回路１３、１４によりスイッチング信号を遅延させて供給するようにし、抵抗５と並列にスイッチング素子１７を設け、このスイッチング素子１７をワンショット信号発生回路１８の出力で制御して絶縁ゲート型半導体素子へ電荷をいち早く充電する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体素子のゲート回路に関する。
【背景技術】
【０００２】
ＭＯＳ型ゲート構造を有する絶縁ゲート型半導体素子には、たとえばＭＯＳＦＥＴ、ＩＧＢＴ、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）などがある。
【０００３】
これら絶縁ゲート型半導体素子は、電圧駆動型であり、ゲート・エミッタ間の容量を充電、放電する電流がオンオフ切り替え時に短時間流れるだけで、定常時にはゲート電流が流れない。したがって、絶縁ゲート型半導体素子のゲートパワーはパイポーラ素子に比べ非常に小さくできる利点がある。また、絶縁ゲート型半導体素子は、ＭＯＳ型ゲート構造特有の高速動作が可能である。
【０００４】
これらのことから、近年、この種の電圧駆動型の半導体素子の開発が進められ、高圧大電流（例えば４．５ｋＶ―５０００Ａ級）の絶縁ゲート型半導体素子が開発され、電力変換装置への適用が拡大している。
【０００５】
しかしながら、絶縁ゲート型半導体素子は、高電圧、大電流化に伴いコレクタ・エミッタ間、コレクタ・ゲート間、およびゲート・エミッタ間の夫々の静電容量が大きくなってきている。特にトレンチ型は、そのゲート構造上従来のプレーナ型以上にゲート・エミッタ間静電容量が大きくなり、１．５〜２倍程度になる場合がある。
【０００６】
絶縁ゲート型半導体素子は、ゲートのターンオン、ターンオフの過渡時にゲート・エミッタ間の容量特性によりゲート・コレクタ電圧が一定電圧となり、この期間は制御不能となる所謂ミラー電圧時間が現れる。特にターンオン時には高耐圧素子ほどミラー電圧時間が長くなる傾向がある。これは、特にゲート・エミッタ間の容量がコレクタ・エミッタ間電圧に依存するためで、ターンオンによりコレクタ・エミッタ電圧が低下してくるとゲート・エミッタ容量が増加することに起因する。
【０００７】
ＰＷＭ（パルス幅変調）インバータでは、負荷電流をより正弦波に近くするため、そのスイッチング周波数を高くすることが望まれるが、前記のミラー時間により最小オン時間やデッドタイムの制約が生じて上限周波数が制限されることになる。
【０００８】
このミラー時間は、ゲート抵抗を小さくすれば短縮することが可能であるが、そうすると、絶縁ゲート型半導体素子のスイッチング特性も早くなり、ターンオン時には電流が急峻に立ち上がり（ｄＩ／ｄｔ）、またターンオフ時には電圧が急峻に立ち上がるため（ｄＶ／ｄｔ）、このような電流や電圧の急激な変化によって素子が破損する、またＥＭＩノイズが多くなる、或いは負荷側へ悪影響を及ぼすこと等が問題となる。
【０００９】
上記のような悪影響を防止するために、ターンオン、ターンオフ時にはゲート信号にデッドタイムを設け、上下アームの短絡を防止している。
【００１０】
しかしながら、反対アームの絶縁ゲート型半導体素子をターンオンまたはターンオフすると、特に電流の急変（ｄＩ／ｄｔ）や電圧の急変（ｄＶ／ｄｔ）によるゲート・エミッタ間の容量への充電または放電により、ゲート電圧が正方向または負方向に持ち上がるという現象が確認されている。
【００１１】
上記の現象を防止するためには、ゲート・エミッタ間にコンデンサを設けることが有効であるが、コンデンサを設けると絶縁ゲート型半導体素子のスイッチング時間が遅くなるためスイッチング損失が増加するという問題が発生する。
【００１２】
以上述べたような諸問題を解決するための絶縁ゲート型半導体素子のゲート回路が、特許文献１に提案されている。
【００１３】
特許文献１に記載の絶縁ゲート型半導体素子のゲート回路は、絶縁ゲート型半導体素子を駆動するために、半導体素子がそれぞれトーテムポール接続された直列接続体を２組設け、夫々の陽極及び陰極に抵抗を介して正負の電源を接続し、第１組の半導体素子の中点は抵抗を介し、第２組の半導体素子の中点は直接絶縁ゲート型半導体素子のゲートに接続し、第２組の半導体素子へ遅延回路によりスイッチング信号を遅延させて供給するようにし、第１組の直列接続体の負側半導体素子に直列接続された抵抗と並列にスイッチング素子を設けて、スイッチング素子をワンショット信号発生回路の出力信号によりオンオフ制御することによって、ターンオフ時に絶縁ゲート型半導体素子に充電されていた電荷をいち早く放電させるようにしている。
【特許文献１】特開２００４−８８８９２号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特にトレンチ型半導体素子は、そのゲート構造上従来のプレーナ型以上にゲート・エミッタ間静電容量が大きくなり、１．５〜２倍程度になる場合がある。
【００１５】
特許文献１に記載されている技術により、これまでの様々な問題が解決できるようになってきたところであるが、近年のトレンチゲート型絶縁ゲート型半導体素子は、前述のようにゲート容量がプレーナゲート型絶縁ゲート型半導体素子に対し１．５〜２倍程度増加するため、ターンオン時のミラー時間がさらに延びる傾向、すなわち、ターンオンタイムが延びる傾向にある。
【００１６】
このため、近年の絶縁ゲート型半導体素子では、上下アーム素子間のデッドタイムを増大させる必要がでてきた。
【００１７】
ゲート抵抗とターンオン時間には相関関係があり、ターンオン時間短縮にはゲート抵抗値の低減が効果的である。しかし、ゲート抵抗値を下げると、トレンチゲート型絶縁ゲート型半導体素子の場合にはプレーナ型以上にスイッチング特性も早くなりターンオン時の電圧の立ち下がり（−ｄＶ／ｄｔ）がより急峻になり、コレクタ電流の立ち上がり（ｄＩ／ｄｔ）の増大による半導体素子の破損や、サージ電圧の増大による絶縁ゲート型半導体素子と逆並列に接続されたダイオード素子の破損、ＥＭＩノイズの誘発、負荷への悪影響が懸念される。
【００１８】
このため、−ｄＶ／ｄｔやｄＩ／ｄｔを増大させずターンオンタイムを短縮できるゲート回路に改善することが望まれていた。
【００１９】
本発明は、上記問題に鑑みて為されたものであり、悪影響を与えることなく絶縁ゲート型半導体素子のターンオンタイムをより短縮することが可能な絶縁ゲート型半導体素子のゲート回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、本発明の第１の発明である絶縁ゲート型半導体素子のゲート回路は、一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、前記第１の抵抗に並列に設けられたスイッチング素子と、前記スイッチング素子をオンオフ制御する制御手段とを備えたことを特徴としている。
【００２１】
また、本発明の第２の発明である絶縁ゲート型半導体素子のゲート回路は、一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、前記第１の抵抗と並列に設けられ、前記絶縁ゲート型半導体素子のゲート容量以上の容量を有するコンデンサとを備えたことを特徴としている。
【００２２】
また、本発明の第３の発明である絶縁ゲート型半導体素子のゲート回路は、
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する第１及び第２の遅延回路と、前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号生成手段と、前記ワンショット信号生成手段の出力と前記第１の遅延回路の出力の論理和を前記第３の半導体制御素子の制御極に与える論理和生成手段とを備えたことを特徴としている。
【００２３】
また、本発明の第４の発明である絶縁ゲート型半導体素子のゲート回路は、
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、前記正側電源の正極方向に直列に接続された正側加算用電源と、前記正側加算用電源の正極から第３のダイオードを介して前記正側電源に接続された電圧加算用スイッチング素子とを備え、前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号により前記電圧加算用スイッチング素子をオンさせるようにしたことを特徴としている。
【００２４】
更に、本発明の第５の発明である絶縁ゲート型半導体素子のゲート回路は、一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第５の半導体制御素子と第７の抵抗を直列接続して成る第５の直列回路と、前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路とを備え、前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号により前記第５の半導体制御素子をオンさせるようにしたことを特徴としている。
【発明の効果】
【００２５】
本発明によれば、悪影響を与えることなく絶縁ゲート型半導体素子のミラー時間を短縮することができるので、絶縁ゲート型半導体素子のターンオンタイムをより短縮することが可能な絶縁ゲート型半導体素子のゲート回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００２７】
以下、本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路について図１及び図２を参照して説明する。図１は、本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図である。
【００２８】
制御極を備えた半導体制御素子であるＮＰＮ型半導体素子（Ｎチャネル半導体素子）１とこのＮＰＮ型半導体素子１とは逆極性のＰＮＰ型半導体素子（Ｐチャネル半導体素子）２は直列にトーテムポール接続され、第１の直列接続体を形成している。同様にトーテムポール接続されたＮＰＮ型半導体素子３とＰＮＰ型半導体素子４は第２の直列接続体を形成している。ここで、ＮＰＮ型半導体素子１、ＰＮＰ型半導体素子２、ＮＰＮ型半導体素子３、及びＰＮＰ型半導体素子４は、何れもバイポーラトランジスタである。
【００２９】
第１の直列接続体の正側即ちＮＰＮ型半導体素子１のコレクタは、抵抗５を介して電源Ｐ（正）に、また負側即ちＰＮＰ型半導体素子２のコレクタは、抵抗６を介して電源Ｎ（負）に接続されている。同様に、第２の直列接続体の正側即ちＮＰＮ型半導体素子３のコレクタは、抵抗７を介して電源Ｐ（正）に、また負側即ちＰＮＰ型半導体素子４のコレクタは、抵抗８を介して電源Ｎ（負）に接続されている。また、第１の直列接続体と第２の直列接続体の各々の中点（ＮＰＮ型半導体素子１とＰＮＰ型半導体素子２の接続点並びにＮＰＮ型半導体素子３とＰＮＰ型半導体素子４の接続点）間には抵抗９が接続されており、またこの第２の直列接続体の中点は駆動すべき絶縁ゲート型半導体素子１０のゲートＧに接続されている。
【００３０】
ここで、抵抗３及び抵抗４は、低インピーダンスの抵抗器であるが、発振現象などの異常を生ずることなく絶縁ゲート型半導体素子１０を安定に駆動するためには、通電時の電圧ドロップが、ＮＰＮ型半導体素子３又はＰＮＰ型半導体素子４のオン電圧に対して十分大きい値となるように抵抗値を選定しておく必要がある。
【００３１】
第１の直列接続体を構成しているＮＰＮ型半導体素子１とＰＮＰ型半導体素子２の各々の制御極であるベースは互いに接続され、ここに抵抗１１の一端が接続されている。
【００３２】
この抵抗１１の他端には、スイッチング信号（出力信号Ａ）を供給するスイッチング信号源１２の出力端が接続されている。
【００３３】
また、スイッチング信号源１２が供給する出力信号Ａは、夫々遅延回路１３及び１４を介して第２の直列接続体を構成しているＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４の夫々の制御極であるベースに供給されている。
【００３４】
第１の直列接続体の負側に直列に設けられた抵抗６と並列にスイッチング素子１５が接続されている。ここでスイッチング素子１５は、所謂スイッチングトランジスタである（以下、他のスイッチング素子においても同様である）。
【００３５】
このスイッチング素子１５は、スイッチング信号源１２の出力信号Ａのオフ制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路１６の出力信号により駆動される。
【００３６】
更に第１の直列接続体の正側に直列に設けられた抵抗５と並列にスイッチング素子１７が接続されている。ここでスイッチング素子１７もスイッチングトランジスタである。
【００３７】
このスイッチング素子１７は、スイッチング信号源１２の出力信号Ａのオン制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路１８の出力信号により駆動される。
【００３８】
以下本実施例の動作及び効果について図２を参照して説明する。
【００３９】
図２は、図１に示したゲート回路で絶縁ゲート型半導体素子を駆動したときの動作タイムチャートである。
【００４０】
まず、時刻ｔ＝ｔ０までは、スイッチング信号源１２の出力信号ＡによりＰＮＰ型半導体素子２（ＳＷ２）及びＰＮＰ型半導体素子４（ＳＷ４）にオン信号が供給されている。このときＮＰＮ型半導体素子１（ＳＷ１）及びＮＰＮ型半導体素子３（ＳＷ３）はオフとなっている。
【００４１】
時刻ｔ＝ｔ０でスイッチング信号源１２の出力信号Ａが反転してオン制御信号になると、ＰＮＰ型半導体素子２（ＳＷ２）及びＰＮＰ型半導体素子４（ＳＷ４）にオフ信号が、またＮＰＮ型半導体素子１（ＳＷ１）及びＮＰＮ型半導体素子３（ＳＷ３）にオン信号が供給される。これと共に、上記オン制御信号をワンショット信号発生回路１８が受けると同時にワンショット信号を出力して所定の期間だけスイッチング素子１７（ＳＷ１７）がオンされる。
【００４２】
これにより、絶縁ゲート型半導体素子１０のゲート・エミッタ間には、抵抗９、ＮＰＮ型半導体素子１及びスイッチング素子１７の充電ルートで電荷が充電され始める。
【００４３】
そして、スイッチング素子１７はミラー電圧到達前の時刻ｔ＝ｔ１でオフされ、その後抵抗５を介して上記の充電が継続される。時刻ｔ＝t２でゲート・エミッタ間電圧がミラー電圧に到達すると、絶縁ゲート型半導体素子１０はターンオンし、コレクタ・エミッタ間電圧（Ｖｃｅ）が低下してコレクタ電流（Ｉｃ）が流れ出す。
【００４４】
これにより、図２の破線で示したスイッチング素子１７を使用しないときのミラー時間までの到達時間（ｔ２´−ｔ０）は、スイッチング素子１７によるワンショット効果による時間の早い充電により、より短いミラー時間までの到達時間（ｔ２−ｔ０）になる。
【００４５】
これは次の理由による。例えば、ターンオン時、絶縁ゲート型半導体素子１０のゲート・エミッタ間の静電容量に蓄積すべき電荷Ｑが２０μクーロンであって、上記スイッチング素子１７を使用しないときの抵抗９と抵抗５の合計値で決まるオンゲート電流が２Ａの場合には、前記電荷Ｑを充電するまで約１０μ秒かかる。
【００４６】
これに対し、ターンオン時にスイッチング素子１７をオンして抵抗９のみにより、例えばオンゲート電流を１０Ａ流すようにすれば、Ｑ＝電流×時間であるので、２μ秒でゲート・エミッタ間の電荷を充電することができることになる。
【００４７】
一方、絶縁ゲート型半導体素子１０のゲート電圧（Ｖｇｅ）は、図２に示すように、ゲート・エミッタ間容量の充電が完了するまでミラー電圧レベルが継続する。この時間は、抵抗９の抵抗値にもよるが２０〜３０μ秒にもなる。
【００４８】
ゲート・エミッタ間容量は、遅延回路１３で設定された時間（たとえば１０μ秒）後の時刻ｔ＝ｔ３で、第２の直列接続体のＮＰＮ型半導体素子３（ＳＷ３）がオンになり、低インピーダンスの抵抗７を介して直ちに充電される。
【００４９】
このようにしてミラー電圧までの到達時間を早めたことによりＮＰＮ型半導体素子３（ＳＷ３）のオン制御が可能となるｔ＝ｔ３のタイミングがｔ＝ｔ３´より早められることになる。
【００５０】
次に、絶縁ゲート型半導体素子１０のゲート電圧（Ｖｇｅ）が正の電源Ｐのレベルまで上昇し、絶縁ゲート型半導体素子１０は安定したオン状態となる。この状態となれば、外乱などによりゲート電圧が低下しようとしてもＮＰＮ型半導体素子３（ＳＷ３）と直列に接続された抵抗７によりゲート電圧が低下することなく維持される。
【００５１】
スイッチング信号源１２の出力信号Ａが時刻ｔ＝ｔ４で反転してオフ制御信号となると、ＮＰＮ型半導体素子１（ＳＷ１）及び３（ＳＷ３）にオフ信号、ＰＮＰ型半導体素子２（ＳＷ２）にオン信号が与えられる。これと共に、上記オフ制御信号をワンショット信号発生回路１８が受けると同時にワンショット信号を出力して所定の期間だけスイッチング素子１５（ＳＷ１５）がオンされる。
【００５２】
これにより、絶縁ゲート型半導体素子１０のゲート・エミッタ間に充電されていた電荷が抵抗９、ＮＰＮ型半導体素子２及びスイッチング素子１５の放電ルートで放電され始める。
【００５３】
そして、スイッチング素子１５はミラー時間完了前にオフになり、抵抗６を介して放電が継続される。コレクタ・エミッタ間電圧（Ｖｃｅ）は放電完了後の時刻ｔ＝ｔ５で上昇を開始し、時刻ｔ＝ｔ６で電流が遮断されてターンオフが完了する。その後、遅延回路１４により遅延したスイッチング信号源１２の出力信号ＡによりＰＮＰ型半導体素子４（ＳＷ４）がオンになる。
【００５４】
以上の動作により、図２の破線で示したターンオフ時のスイッチング素子１５を使用しないときのミラー時間（ｔ５´−ｔ４）は、スイッチング素子１５によるワンショットによる時間の早い放電により、より短いミラー時間（ｔ５−ｔ４）になりターンオフタイムを短くすることができる。
【００５５】
例えば、絶縁ゲート型半導体素子１０のゲート・エミッタ間の静電容量に蓄積された電荷Ｑが２０μクーロンであり、上記スイッチング素子１５を使用しないときの抵抗９と抵抗６の合計値で決まるオフゲート電流が２Ａの場合には、前記電荷Ｑを引き抜くまで約１０μ秒かかる。
【００５６】
これに対し、ターンオフ時にスイッチング素子１５をオンして抵抗９のみにより、例えばオフゲート電流を１０Ａ流せば、Ｑ＝電流×時間であるので、２μ秒でゲート・エミッタ間の電荷を引き抜くことができ、ターンオフタイムが大幅に短縮される。
【００５７】
尚、このゲート回路の遅延回路１４で設定する遅延時間は、絶縁ゲート型半導体素子１０のターンオフ時間（ｔ６−ｔ４）以上に設定する。
【００５８】
この遅延時間後、第２の直列接続体のＮＰＮ型半導体素子４がオンすると、絶縁ゲート型半導体素子１０のゲート電圧（Ｖｇｅ）が負の電源Ｎのレベルまで下降し、絶縁ゲート型半導体素子１０は安定したオフ状態となる。この状態となれば、外乱などによりゲート電圧が上昇しようとしてもＰＮＰ型半導体素子４（ＳＷ４）と直列に接続された抵抗８によりゲート電圧が上昇することなく維持される。
【実施例２】
【００５９】
図３は、本発明の実施例２に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００６０】
この実施例２の各部について、図１の本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例２が実施例１と異なる点は、第２の直列接続体を構成する半導体制御素子として、電界効果トランジスタ（ＭＯＳＦＥＴ）であるＮチャネル半導体素子３Ａ及びこのＮチャネル半導体素子３Ａとは逆極性のＰチャネル半導体素子４Ａを使用した点である。
【００６１】
このように、第２の直列接続体にＭＯＳＦＥＴを使用した場合にも、その動作は、前述した実施例１のようにＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４としてパイポーラトランジスタを使用した場合と同様に、絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができる。
【００６２】
尚、図示を省略するが、第１の直列接続体にＭＯＳＦＥＴを使用することも可能であり、同じように絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができる。
【００６３】
また、図示を省略するが、スイッチング素子１５、１７としてＭＯＳＦＥＴを使用することも可能であり、同じように絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができる。
【実施例３】
【００６４】
図４は、本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００６５】
この実施例３の各部について、図１の本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例３が実施例１と異なる点は、第２の直列接続体に直列に接続されている抵抗７と並列に、即ち正側のＮＰＮ型半導体素子３に対して直列にコンデンサ１９を、また第２の直列接続体に直列に接続されている抵抗８と並列に、即ち負側のＰＮＰ型半導体素子４に対して直列にコンデンサ２０を接続した点である。
【００６６】
このように、第２の直列接続体に直列に接続されている抵抗７と並列にコンデンサ１９を設けて低インピーダンス化することにより、オン期間中のゲート正バイアスにノイズ的な急変外乱があった場合にも変動をより小さく抑えることができる。
【００６７】
同様に、第２の直列接続体に直列に接続されている抵抗８と並列にコンデンサ２０を設けて低インピーダンス化することにより、オフ期間中のゲート負バイアスにノイズ的な急変外乱があった場合にも変動をより小さく抑えることができる。
【実施例４】
【００６８】
図５は、本発明のゲート型半導体素子のゲート回路に用いるワンショット信号発生回路の一例を示す図面である。
【００６９】
図５に示したように、ワンショット信号発生回路１８は、スイッチング信号源１２の出力信号Ａをコンデンサ１８１で受け、その出力を抵抗１８２と抵抗１８３の直列回路の中点に接続し、この中点をワンショット信号発生回路１８の出力としている。抵抗１８２と抵抗１８３の直列回路の両端に制御電圧を印加しておけば、コンデンサ１８１、抵抗１８２及び抵抗１８３は微分回路を形成する。
【００７０】
この微分回路によるワンショット信号の信号幅は、周知の通り、コンデンサ１８１と抵抗１８２及び抵抗１８３の時定数で決めることができる。
【００７１】
このように微分回路によってワンショット信号をつくりだすことによって、前述した実施例１乃至実施例３のように絶縁ゲート型半導体素子のゲート回路を動作させることが可能となる。
【００７２】
また、図示を省略するが、スイッチング信号源１２の出力信号Ａをトリガとしてワンショット信号を作る手段として、一般に市販されている単安定マルチＩＣなどを用いた回路を適用してもよい。
【実施例５】
【００７３】
図６は、本発明の実施例５に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００７４】
この実施例５の各部について、図４の本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例５が実施例３と異なる点は、絶縁ゲート型半導体素子１０のコレクタ電圧を、ツェナーダイオード２１を介して検出し、抵抗２３を介してスイッチング素子１７のベースに与えるようにした点、また、絶縁ゲート型半導体素子１０のコレクタ電圧を、ダーオード２３を介して検出し、抵抗２４を介してスイッチング素子１５のベースに与えるように構成した点である。
【００７５】
まず、ターンオン時の動作を考える。抵抗２３を適切な値に選定することにより、コレクタ電圧が所定電圧値以下となった時点で、ターンオン前にオンしていたスイッチング素子１７をオフ動作させることが可能となる。
【００７６】
同様にターンオフ時には、抵抗２４を適切な値に選定することにより、コレクタ電圧が所定電圧値以上となった時点で、ターンオフ前にオンしていたスイッチング素子１５をオフ動作させることが可能となる。
【００７７】
本実施例においては、絶縁ゲート型半導体素子１０のコレクタ電圧に基づいてスイッチング素子１７をオン動作させるようにしたので、抵抗９及び抵抗５により絶縁ゲート型半導体素子１０をソフトにターンオンさせることができる。
【００７８】
従って、絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができると共に、ターンオンをソフトにしたことにより、ターンオン時の電圧の立ち上がりを滑らかにすることが可能となる。
【００７９】
同様に、本実施例においては、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができると共に、ターンオフをソフトにしたことにより、ターンオフ時の電圧の立ち上がりを滑らかにすることが可能となる。
【実施例６】
【００８０】
図７は、本発明の実施例６に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００８１】
この実施例６の各部について、図４の本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例６が実施例３と異なる点は、絶縁ゲート型半導体素子１０のゲート電圧を、コンパレータ２５を介して検出し、このコンパレータ２５の出力をスイッチング素子１７のゲート入力とした点、また、絶縁ゲート型半導体素子１０のゲート電圧を、コンパレータ２６を介して検出し、このコンパレータ２５の出力をスイッチング素子１５のゲート入力とした点である。
【００８２】
コンパレータ２５は、絶縁ゲート型半導体素子１０のゲート電圧とゲート回路の内部電源（たとえばＰ／Ｎ電位を分圧）を利用した基準電圧Ｖ１とを比較し、ゲート電圧が所定電圧値以上となった時点でスイッチング素子１７をオフ動作させる。また同様に、コンパレータ２６は、絶縁ゲート型半導体素子１０のゲート電圧とゲート回路の内部電源（たとえばＰ／Ｎ電位を分圧）を利用した基準電圧Ｖ２とを比較し、ゲート電圧が所定電圧値以下となった時点でスイッチング素子１５をオフ動作させる。
【００８３】
ここで、スイッチング素子１７を制御するコンパレータ２５の基準電圧Ｖ１は、図２に示した絶縁ゲート型半導体１０のターンオン時のミラー電圧よりも若干低めに設定する。また、スイッチング素子１６を制御するコンパレータ２６の基準電圧Ｖ２は図２に示した絶縁ゲート型半導体１０のターンオフ時のミラー電圧よりも若干高めに設定する。
【００８４】
本実施例による絶縁ゲート型半導体素のゲート回路によれば、絶縁ゲート型半導体素子１０のゲート電圧に基づいてスイッチング素子１７及びスイッチング素子１５のオフ動作を行うようにしたので、絶縁ゲート型半導体素子１０のゲート容量のバラツキなどに起因するターンオン及びターンオフ時のミラー電圧までの到達時間のバラツキの影響を考慮してスイッチング素子１７及びスイッチング素子１５をオフするタイミングを決める必要が無くなる。
【００８５】
従って、本実施例によれば、絶縁ゲート型半導体素子１０のターンオン及びターンオフタイムを確実により短くすることが可能となる。
【００８６】
尚、図示は省略するが、ゲート回路の内部電源（たとえばＰ／Ｎ電位を分圧）を利用した基準電圧Ｖ１及びＶ２を作る手段としては、一般に市販されている３端子レギュレータなどを適用してもよい。
【実施例７】
【００８７】
図８は、本発明の実施例７に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００８８】
この実施例７の各部について、図７の本発明の実施例６に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例７が実施例６と異なる点は、コンパレータ２５の基準電圧を、Ｐ電位を抵抗２５１とツェナーダイオード２５２で分圧した値となるようにした点、また、コンパレータ２６の基準電圧を、Ｐ電位を抵抗２６１とツェナーダイオード２６２で分圧した値となるように構成した点である。
【００８９】
コンパレータ２５の基準電圧が、絶縁ゲート型半導体素子１０のターンオン時のミラー電圧よりも若干低めになるようにツェナーダイオード２５２の降伏電圧を選定する。同様に、コンパレータ２６の基準電圧が、絶縁ゲート型半導体素子１０のターンオフ時のミラー電圧よりも若干高めになるようにツェナーダイオード２６２の降伏電圧を選定する。
【００９０】
本実施例の絶縁ゲート型半導体素子のゲート回路によれば、絶縁ゲート型半導体素子１０のゲート電圧に基づいてスイッチング素子１７及びスイッチング素子１５のオフ動作を行うようにしたので、絶縁ゲート型半導体素子１０のゲート容量のバラツキなどに起因するターンオン及びターンオフ時のミラー電圧までの到達時間のバラツキの影響を考慮してスイッチング素子１７及びスイッチング素子１５をオフするタイミングを決める必要が無くなる。
【００９１】
従って、本実施例によれば、実施例６の場合と同様、絶縁ゲート型半導体素子１０のターンオン及びターンオフタイムをより短くすることができる。また、本実施例における基準電圧はＰ電位、Ｎ電位のゲート回路内部電圧変動の影響を受けることがないため、更に信頼性の高い絶縁ゲート型半導体素子のゲート回路を提供することが可能となる。
【００９２】
尚、図示を省略するが、コンパレータ２５の基準電圧はエミッタよりダイレクトに接続する構成にしてもよい。
【実施例８】
【００９３】
図９は、本発明の実施例８に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００９４】
この実施例８の各部について、図７の本発明の実施例６に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例８が実施例６と異なる点は、コレクタ電流検出器２７を設け、このコレクタ電流検出器２７の出力をコンパレータ２５及びコンパレータ２６の一方の入力となるように構成した点である。
【００９５】
上記の構成によって、コンパレータ２５に与えられるコレクタ電流が、コンパレータ２５の他方の入力である基準電圧値Ｖｉ１以上となった時点でスイッチング素子１７はオフ動作し、またコンパレータ２６に与えられるコレクタ電流がコンパレータ２６の他方の入力である基準電圧値Ｖｉ２以上となった時点でスイッチング素子１５はオフ動作を行う。
【００９６】
ここで、スイッチング素子１７を制御するコンパレータ２５の基準電圧Ｖｉ１は、絶縁ゲート型半導体１０のコレクタ電流Ｉｃが流れ始めたことが検出可能な低めの値に設定し、ターンオン時ｄＩ／ｄｔが大きくなる期間中にスイッチング素子１７をオフすることが可能なようにしておく。また、スイッチング素子１５を制御するコンパレータ２６の基準電圧Ｖｉ２は、絶縁ゲート型半導体１０のコレクタ電流Ｉｃが流れ終わることが検出可能な高めの値に設定し、ターンオフ時の−ｄＩ／ｄｔが大きくなる期間中にスイッチング素子１５をオフできるようにする。
【００９７】
本実施例の絶縁ゲート型半導体素子のゲート回路によれば、絶縁ゲート型半導体素子１０のコレクタ電流に基づいてスイッチング素子１７及びスイッチング素子１５のオフ動作を行うようにしたので、絶縁ゲート型半導体素子１０をソフトにターンオン／オフさせることができる。
【００９８】
従って、本実施例によれば、絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができると共に、ターンオンをソフトにしたので、ターンオン時の電圧の立ち上がりを滑らかにすることができる。また、本実施例によれば、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができると共に、ターンオフをソフトにしたので、ターンオフ時の電圧の立ち上がりを滑らかにすることができる。
【実施例９】
【００９９】
図１０は、本発明の実施例９に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【０１００】
この実施例９の各部について、図４の本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例９が実施例３と異なる点は、スイッチング素子１５、１７及びワンショット発生回路１６、１８を省き、抵抗５と並列にコンデンサ２８を、また抵抗６と並列にコンデンサ２９を設けた点である。
【０１０１】
このコンデンサ２８及び２９の容量は、絶縁ゲート型半導体素子１０のゲート・エミッタ間の容量より充分大きい容量とし、またコンデンサ２８及び２９は高周波特性に優れたコンデンサ、例えばＰＰ（ポリプロピレン）フィルムコンデンサを使用する。
【０１０２】
これにより、本実施例の絶縁ゲート型半導体素子のゲート回路は、スイッチング素子１５、１７を設けた場合と同様なワンショット時間を確保し、絶縁ゲート型半導体素子１０のターンオン時は電荷をいち早く充電させ、絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができ、ターンオフ時は充電された電荷をいち早く放電させて、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができる。
【０１０３】
また、高周波特性に優れたコンデンサを適用することにより、絶縁ゲート型半導体素子１０のオンオフの動作周波数が速い場合にも低損失で確実に動作することが可能となる。
【実施例１０】
【０１０４】
図１１は、本発明の実施例１０に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【０１０５】
この実施例１０の各部について、図１の本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例１０が実施例１と異なる点は、遅延回路１３、１４の出力を、夫々ダイオード３０、３１を介してＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４のゲートに夫々供給するようにした点、スイッチング信号源１７の出力にワンショット発生回路３２を設け、この出力を、ダイオード３３を介してＮＰＮ型半導体素子３のゲートに供給するようにした点、またスイッチング信号源１７の出力にワンショット発生回路３４を設け、この出力を、ダイオード３５を介してＰＮＰ型半導体素子４のゲートに供給するようにした点である。
【０１０６】
本実施例の絶縁ゲート型半導体素子のゲート回路は、ダイオード３０とダイオード３３によって、遅延回路１３からの遅延されたスイッチング信号とワンショット信号発生回路３２からのワンショット信号との論理和信号を作り、この論理和信号を第２の直列接続体の正側のＮＰＮ型半導体素子３のベースに供給するように構成している。また、ダイオード３１とダイオード３５によって、遅延回路１４からの遅延されたスイッチング信号とワンショット信号発生回路３４からワンショット信号との論理和信号を作り、この論理和信号を第２の直列接続体の負側のＰＮＰ型半導体素子４のベースに供給するように構成している。
【０１０７】
スイッチング信号源１７の出力信号Ａがオン信号となると、まずワンショット信号発生回路３２からのワンショット信号により正側のＮＰＮ型半導体素子３がオンし、抵抗７を経由した大電流により、絶縁ゲート型半導体素子１０のゲート・エミッタ間に電荷の充電が開始する。そして、ワンショット時間経過後は、ＮＰＮ型半導体素子３が一旦オフになり、ＮＰＮ型半導体素子１、抵抗９及び抵抗５の充電ルートにより絶縁ゲート型半導体素子１０がソフトにターンオンする。
【０１０８】
ターンオン後は、再び遅延回路１３の出力信号によりＮＰＮ型半導体素子３がオンになって抵抗７を介した正バイアス状態になる。
【０１０９】
つぎに、スイッチング信号源１７の出力信号Ａがオフ信号となると、まずワンショット信号発生回路３４からのワンショット信号により負側のＰＮＰ半導体素子４がオンし、抵抗８を経由した大電流により、絶縁ゲート型半導体素子１０のゲート・エミッタ間の電荷の放電が開始する。そして、ワンショット時間経過後は、ＰＮＰ型半導体素子４が一旦オフになり、ＰＮＰ型半導体素子２、抵抗９及び抵抗６の放電ルートにより絶縁ゲート型半導体素子１０がソフトにターンオフする。
【０１１０】
ターンオフ後は、再び遅延回路１４の出力信号によりＰＮＰ型半導体素子４がオンになって抵抗８を介した負バイアス状態になる。
【０１１１】
以上の動作によって、本実施例においては、絶縁ゲート型半導体素子１０のターンオン及びターンオフタイムを短くすることができると共に、ターンオン／オフがソフトになることによって、ターンオン／オフ時の電圧の立ち上がりを滑らかにすることができる。
【０１１２】
尚、本実施例に適用したワンショット信号発生回路３２及び３４は、実施例４で説明したように、抵抗とコンデンサから構成される微分回路、または市販されている単安定マルチＩＣなどにより構成することが可能である。
【実施例１１】
【０１１３】
図１２は、本発明の実施例１１に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【０１１４】
この実施例１１の各部について、図１１の本発明の実施例１０に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例１１が実施例１０と異なる点は、第１の直列接続体とその両端の抵抗で構成される直列回路に代え、Ｐチャネル半導体素子２Ａ、抵抗５、抵抗６及びＮチャネル半導体素子１Ａで構成される直列回路を設け、抵抗５と抵抗６の中点を抵抗９の一端に接続した点、第２の直列接続体とその両端の抵抗で構成される直列回路に代え、Ｐチャネル半導体素子４Ａ、抵抗７、抵抗８及びＮチャネル半導体素子３Ａで構成される直列回路を設け、抵抗７と抵抗８の中点を抵抗９の他端及び絶縁ゲート型半導体素子１０のゲートに接続した点、スイッチング信号源１７の信号を反転する反転回路３５を追加した点、またダイオード３０及び３３、並びにダイオード３１及び３５によるダイオード論理和回路に代え、夫々論理和回路３６及び３７を設けた点である。
【０１１５】
ここで、直列回路のＰチャネル半導体素子とＮチャネル半導体素子のアーム構成を正負逆にしているため、反転回路３５が必要となっている。本実施例のように、直列回路に適用する半導体素子としてＭＯＳＦＥＴを適用した場合であっても、実施例２に示したようにアームの極性構成を必ずしも正負逆にする必要はないが、短絡保護上有利となる場合もあるので本実施例においてはアームの極性構成を逆とした。
【０１１６】
また直列回路の抵抗を、実施例２に示したように外側（制御電源側）ではなく内側（ゲート側）に入れる構成としたのは、安定性で有利な場合があるためであるが、必ずしもそうする必要はない。
【０１１７】
このように、直列回路の構成を変化させた場合でも、実施例１０で説明したように絶縁ゲート型半導体素子１０のターンオン及びターンオフタイムを短くすることができる。
【０１１８】
尚、図示を省略するが、ここでＰチャネル半導体素子２Ａ及び４Ａ、並びにＮチャネル半導体素子１Ａ及び３ＡはＭＯＳＦＥＴとしているが、これらをバイポーラトランジスタで構成しても良い。
【０１１９】
また、図１２に示した直列回路の構成を実施例１乃至実施例３、及び実施例５乃至実施例１０に適用することも可能であり、これは以下の実施例についても同様である。
【実施例１２】
【０１２０】
図１３は、本発明の実施例１２に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【０１２１】
この実施例１２の各部について、図１２の本発明の実施例１１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例１２が実施例１１と異なる点は、直列に接続された第１の正電源Ｅ１と第２の正電源Ｅ２を設け、第２の正電源Ｅ２からダイオード３８を介してスイッチング素子１７Ａのコレクタに接続し、このスイッチング素子１７Ａのエミッタを正の電源Ｐに接続した点、また、第１の正電源Ｅ１からダイオード３９を介して正の電源Ｐに制御電源を供給すると共に、反転回路３５の出力からワンショット信号発生回路１８を介してスイッチング素子１７Ａのベース駆動を行うようにした点、更に、直列に接続された第１の負電源Ｅ３と第２の負電源Ｅ４を設け、第２の負電源Ｅ４からダイオード４０を介してスイッチング素子１５Ａのエミッタに接続し、このスイッチング素子１５Ａのコレクタを負の電源Ｎに接続した点、また、第１の負電源Ｅ３からダイオード４１を介して負の電源Ｎに制御電源を供給すると共に、反転回路３５の出力からワンショット信号発生回路１６を介してスイッチング素子１５Ａのベース駆動を行うようにした点である。
【０１２２】
スイッチング素子１７Ａは、スイッチング信号源１７からの出力信号Ａのオン制御信号をトリガとしたワンショット信号発生回路１８の出力信号により所定時間の間だけオンする。そうすると、絶縁ゲート型半導体素子１０をターンオンするとき、正の電源ＰのラインにはＥ１＋Ｅ２の電圧が供給され、絶縁ゲート型半導体素子１０のオンゲート電源側の電位が上がる。
【０１２３】
正の電源ＰのラインにＥ１＋Ｅ２の電圧が供給されて電位が上がることにより、絶縁ゲート型半導体素子１０のゲート・エミッタ間に電荷をより速く充電することができるようになり、ミラー時間までの到達時間を短くすることができ、絶縁ゲート型半導体素子１０のターンオンタイムを短縮することが可能となる。
【０１２４】
またスイッチング素子１５Ａは、スイッチング信号源１７からの出力信号Ａのオフ制御信号をトリガとするワンショット信号発生回路１６の出力信号により所定時間の間だけオンする。そうすると、絶縁ゲート型半導体素子１０をターンオフするとき、負の電源ＮのラインにはＥ３＋Ｅ４の電圧が供給され、絶縁ゲート型半導体素子１０のオフゲート電源側の電位が下がる。
【０１２５】
負の電源ＮのラインにＥ３＋Ｅ４の電圧が供給されて電位が下がることにより、絶縁ゲート型半導体素子１０のゲート・エミッタ間の電荷をより速く引き抜くことができるようになり、ミラー時間を短くすることができ、絶縁ゲート型半導体素子１０のターンオフタイムを短縮することが可能となる。
【０１２６】
以上説明したように、本実施例のように制御電源の電圧を変化させることによっても、ターンオン及びターンオフ時間の短縮を図ることができる。
【実施例１３】
【０１２７】
図１４は、本発明の実施例１３に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【０１２８】
この実施例１３の各部について、図１２の本発明の実施例１１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例１３が実施例１１と異なる点は、ＰＮＰ型半導体素子４２、抵抗４３、抵抗４４及びＮＰＮ型半導体素子４５で構成され、両端が正及び負の電源に接続された第３の直列回路を設け、抵抗４３と抵抗４４の中点を第２の直列回路の中点及び絶縁ゲート型半導体素子１０のゲートに接続した点、反転回路３５の出力から夫々ワンショット信号発生回路１８及び１６を介して上記のＰＮＰ型半導体素子４２及びＮＰＮ型半導体素子４５のベースを夫々駆動するようにした点、また、第２の直列回路を構成するＰチャネル半導体素子４Ａ及びＮチャネル半導体素子３Ａのゲートを、反転回路３５の出力から夫々遅延回路１３及び１４を介して夫々駆動するようにした点である。
【０１２９】
絶縁ゲート型半導体素子１０のターンオン時、ＰＮＰ型半導体素子４２がワンショット信号によりオンとなった所定時間の間に絶縁ゲート型半導体素子１０のゲート・エミッタ間に充電するための電荷が、ＰＮＰ型半導体素子４２と抵抗４３の充電ルートで充電される。従ってこのワンショット時間の早い充電により、ターンオンタイムを短くすることが可能となる。
【０１３０】
また、絶縁ゲート型半導体素子１０のターンオフ時、ＮＰＮ型半導体素子４５がワンショット信号によりオンとなった所定時間の間に絶縁ゲート型半導体素子１０のゲート・エミッタ間を放電するための電荷が、ＮＰＮ型半導体素子４５と抵抗４４の放電ルートで放電される。従ってこのワンショット時間の早い放電により、ターンオフタイムを短くすることが可能となる。
【０１３１】
以上本発明の実施例について説明したが、本発明は、これら実施例に限定されるものではなく、例えば、それぞれの実施例を組み合わせて、さらに変形した実施例とすることも可能であることは明らかである。
【図面の簡単な説明】
【０１３２】
【図１】本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図２】実施例１における絶縁ゲート型半導体素子のゲート回路の動作を示すタイムチャート。
【図３】本発明の実施例２に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図４】本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図５】本発明に係る絶縁ゲート型半導体素子のゲート回路に用いるワンショット信号発生回路の一例を示す回路構成図。
【図６】本発明の実施例５に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図７】本発明の実施例６に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図８】本発明の実施例７に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図９】本発明の実施例８に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図１０】本発明の実施例９に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図１１】本発明の実施例１０に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図１２】本発明の実施例１１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図１３】本発明の実施例１２に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図１４】本発明の実施例１３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【符号の説明】
【０１３３】
１、３ ＮＰＮ型半導体素子
２、４ ＰＮＰ型半導体素子
３Ａ Ｎチャネル半導体素子
３Ｂ Ｐチャネル半導体素子
５、６、７、８、９ 抵抗
１０ 絶縁ゲート型半導体素子
１１ 抵抗
１２ スイッチング信号源
１３、１４ 遅延回路
１５、１７ スイッチング素子
１６、１８ ワンショット信号発生回路
１９、２０ コンデンサ
２１ ツェナーダイオード
２２ ダイオード
２３、２４ 抵抗
２５、２６ コンパレータ
２７ 電流検出器
２８、２９ コンデンサ
３０、３１、３３、３５ ダイオード
３２、３４ ワンショット信号発生回路
３５ 反転回路
３６、３７ 論理和回路
３８、３９、４０、４１ ダイオード
４２ Ｎチャネル半導体素子
４３、４４ 抵抗
４５ Ｐチャネル半導体素子
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体素子のゲート回路に関する。
【背景技術】
【０００２】
ＭＯＳ型ゲート構造を有する絶縁ゲート型半導体素子には、たとえばＭＯＳＦＥＴ、ＩＧＢＴ、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ）などがある。
【０００３】
これら絶縁ゲート型半導体素子は、電圧駆動型であり、ゲート・エミッタ間の容量を充電、放電する電流がオンオフ切り替え時に短時間流れるだけで、定常時にはゲート電流が流れない。したがって、絶縁ゲート型半導体素子のゲートパワーはパイポーラ素子に比べ非常に小さくできる利点がある。また、絶縁ゲート型半導体素子は、ＭＯＳ型ゲート構造特有の高速動作が可能である。
【０００４】
これらのことから、近年、この種の電圧駆動型の半導体素子の開発が進められ、高圧大電流（例えば４．５ｋＶ―５０００Ａ級）の絶縁ゲート型半導体素子が開発され、電力変換装置への適用が拡大している。
【０００５】
しかしながら、絶縁ゲート型半導体素子は、高電圧、大電流化に伴いコレクタ・エミッタ間、コレクタ・ゲート間、およびゲート・エミッタ間の夫々の静電容量が大きくなってきている。特にトレンチ型は、そのゲート構造上従来のプレーナ型以上にゲート・エミッタ間静電容量が大きくなり、１．５〜２倍程度になる場合がある。
【０００６】
絶縁ゲート型半導体素子は、ゲートのターンオン、ターンオフの過渡時にゲート・エミッタ間の容量特性によりゲート・コレクタ電圧が一定電圧となり、この期間は制御不能となる所謂ミラー電圧時間が現れる。特にターンオン時には高耐圧素子ほどミラー電圧時間が長くなる傾向がある。これは、特にゲート・エミッタ間の容量がコレクタ・エミッタ間電圧に依存するためで、ターンオンによりコレクタ・エミッタ電圧が低下してくるとゲート・エミッタ容量が増加することに起因する。
【０００７】
ＰＷＭ（パルス幅変調）インバータでは、負荷電流をより正弦波に近くするため、そのスイッチング周波数を高くすることが望まれるが、前記のミラー時間により最小オン時間やデッドタイムの制約が生じて上限周波数が制限されることになる。
【０００８】
このミラー時間は、ゲート抵抗を小さくすれば短縮することが可能であるが、そうすると、絶縁ゲート型半導体素子のスイッチング特性も早くなり、ターンオン時には電流が急峻に立ち上がり（ｄＩ／ｄｔ）、またターンオフ時には電圧が急峻に立ち上がるため（ｄＶ／ｄｔ）、このような電流や電圧の急激な変化によって素子が破損する、またＥＭＩノイズが多くなる、或いは負荷側へ悪影響を及ぼすこと等が問題となる。
【０００９】
上記のような悪影響を防止するために、ターンオン、ターンオフ時にはゲート信号にデッドタイムを設け、上下アームの短絡を防止している。
【００１０】
しかしながら、反対アームの絶縁ゲート型半導体素子をターンオンまたはターンオフすると、特に電流の急変（ｄＩ／ｄｔ）や電圧の急変（ｄＶ／ｄｔ）によるゲート・エミッタ間の容量への充電または放電により、ゲート電圧が正方向または負方向に持ち上がるという現象が確認されている。
【００１１】
上記の現象を防止するためには、ゲート・エミッタ間にコンデンサを設けることが有効であるが、コンデンサを設けると絶縁ゲート型半導体素子のスイッチング時間が遅くなるためスイッチング損失が増加するという問題が発生する。
【００１２】
以上述べたような諸問題を解決するための絶縁ゲート型半導体素子のゲート回路が、特許文献１に提案されている。
【００１３】
特許文献１に記載の絶縁ゲート型半導体素子のゲート回路は、絶縁ゲート型半導体素子を駆動するために、半導体素子がそれぞれトーテムポール接続された直列接続体を２組設け、夫々の陽極及び陰極に抵抗を介して正負の電源を接続し、第１組の半導体素子の中点は抵抗を介し、第２組の半導体素子の中点は直接絶縁ゲート型半導体素子のゲートに接続し、第２組の半導体素子へ遅延回路によりスイッチング信号を遅延させて供給するようにし、第１組の直列接続体の負側半導体素子に直列接続された抵抗と並列にスイッチング素子を設けて、スイッチング素子をワンショット信号発生回路の出力信号によりオンオフ制御することによって、ターンオフ時に絶縁ゲート型半導体素子に充電されていた電荷をいち早く放電させるようにしている。
【特許文献１】特開２００４−８８８９２号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
特にトレンチ型半導体素子は、そのゲート構造上従来のプレーナ型以上にゲート・エミッタ間静電容量が大きくなり、１．５〜２倍程度になる場合がある。
【００１５】
特許文献１に記載されている技術により、これまでの様々な問題が解決できるようになってきたところであるが、近年のトレンチゲート型絶縁ゲート型半導体素子は、前述のようにゲート容量がプレーナゲート型絶縁ゲート型半導体素子に対し１．５〜２倍程度増加するため、ターンオン時のミラー時間がさらに延びる傾向、すなわち、ターンオンタイムが延びる傾向にある。
【００１６】
このため、近年の絶縁ゲート型半導体素子では、上下アーム素子間のデッドタイムを増大させる必要がでてきた。
【００１７】
ゲート抵抗とターンオン時間には相関関係があり、ターンオン時間短縮にはゲート抵抗値の低減が効果的である。しかし、ゲート抵抗値を下げると、トレンチゲート型絶縁ゲート型半導体素子の場合にはプレーナ型以上にスイッチング特性も早くなりターンオン時の電圧の立ち下がり（−ｄＶ／ｄｔ）がより急峻になり、コレクタ電流の立ち上がり（ｄＩ／ｄｔ）の増大による半導体素子の破損や、サージ電圧の増大による絶縁ゲート型半導体素子と逆並列に接続されたダイオード素子の破損、ＥＭＩノイズの誘発、負荷への悪影響が懸念される。
【００１８】
このため、−ｄＶ／ｄｔやｄＩ／ｄｔを増大させずターンオンタイムを短縮できるゲート回路に改善することが望まれていた。
【００１９】
本発明は、上記問題に鑑みて為されたものであり、悪影響を与えることなく絶縁ゲート型半導体素子のターンオンタイムをより短縮することが可能な絶縁ゲート型半導体素子のゲート回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するため、本発明の第１の発明である絶縁ゲート型半導体素子のゲート回路は、一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、前記第１の抵抗に並列に設けられたスイッチング素子と、前記スイッチング素子をオンオフ制御する制御手段とを備えたことを特徴としている。
【００２１】
また、本発明の第２の発明である絶縁ゲート型半導体素子のゲート回路は、一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、前記第１の抵抗と並列に設けられ、前記絶縁ゲート型半導体素子のゲート容量以上の容量を有するコンデンサとを備えたことを特徴としている。
【００２２】
また、本発明の第３の発明である絶縁ゲート型半導体素子のゲート回路は、
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する第１及び第２の遅延回路と、前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号生成手段と、前記ワンショット信号生成手段の出力と前記第１の遅延回路の出力の論理和を前記第３の半導体制御素子の制御極に与える論理和生成手段とを備えたことを特徴としている。
【００２３】
また、本発明の第４の発明である絶縁ゲート型半導体素子のゲート回路は、
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、前記正側電源の正極方向に直列に接続された正側加算用電源と、前記正側加算用電源の正極から第３のダイオードを介して前記正側電源に接続された電圧加算用スイッチング素子とを備え、前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号により前記電圧加算用スイッチング素子をオンさせるようにしたことを特徴としている。
【００２４】
更に、本発明の第５の発明である絶縁ゲート型半導体素子のゲート回路は、一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第５の半導体制御素子と第７の抵抗を直列接続して成る第５の直列回路と、前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路とを備え、前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号により前記第５の半導体制御素子をオンさせるようにしたことを特徴としている。
【発明の効果】
【００２５】
本発明によれば、悪影響を与えることなく絶縁ゲート型半導体素子のミラー時間を短縮することができるので、絶縁ゲート型半導体素子のターンオンタイムをより短縮することが可能な絶縁ゲート型半導体素子のゲート回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００２７】
以下、本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路について図１及び図２を参照して説明する。図１は、本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図である。
【００２８】
制御極を備えた半導体制御素子であるＮＰＮ型半導体素子（Ｎチャネル半導体素子）１とこのＮＰＮ型半導体素子１とは逆極性のＰＮＰ型半導体素子（Ｐチャネル半導体素子）２は直列にトーテムポール接続され、第１の直列接続体を形成している。同様にトーテムポール接続されたＮＰＮ型半導体素子３とＰＮＰ型半導体素子４は第２の直列接続体を形成している。ここで、ＮＰＮ型半導体素子１、ＰＮＰ型半導体素子２、ＮＰＮ型半導体素子３、及びＰＮＰ型半導体素子４は、何れもバイポーラトランジスタである。
【００２９】
第１の直列接続体の正側即ちＮＰＮ型半導体素子１のコレクタは、抵抗５を介して電源Ｐ（正）に、また負側即ちＰＮＰ型半導体素子２のコレクタは、抵抗６を介して電源Ｎ（負）に接続されている。同様に、第２の直列接続体の正側即ちＮＰＮ型半導体素子３のコレクタは、抵抗７を介して電源Ｐ（正）に、また負側即ちＰＮＰ型半導体素子４のコレクタは、抵抗８を介して電源Ｎ（負）に接続されている。また、第１の直列接続体と第２の直列接続体の各々の中点（ＮＰＮ型半導体素子１とＰＮＰ型半導体素子２の接続点並びにＮＰＮ型半導体素子３とＰＮＰ型半導体素子４の接続点）間には抵抗９が接続されており、またこの第２の直列接続体の中点は駆動すべき絶縁ゲート型半導体素子１０のゲートＧに接続されている。
【００３０】
ここで、抵抗３及び抵抗４は、低インピーダンスの抵抗器であるが、発振現象などの異常を生ずることなく絶縁ゲート型半導体素子１０を安定に駆動するためには、通電時の電圧ドロップが、ＮＰＮ型半導体素子３又はＰＮＰ型半導体素子４のオン電圧に対して十分大きい値となるように抵抗値を選定しておく必要がある。
【００３１】
第１の直列接続体を構成しているＮＰＮ型半導体素子１とＰＮＰ型半導体素子２の各々の制御極であるベースは互いに接続され、ここに抵抗１１の一端が接続されている。
【００３２】
この抵抗１１の他端には、スイッチング信号（出力信号Ａ）を供給するスイッチング信号源１２の出力端が接続されている。
【００３３】
また、スイッチング信号源１２が供給する出力信号Ａは、夫々遅延回路１３及び１４を介して第２の直列接続体を構成しているＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４の夫々の制御極であるベースに供給されている。
【００３４】
第１の直列接続体の負側に直列に設けられた抵抗６と並列にスイッチング素子１５が接続されている。ここでスイッチング素子１５は、所謂スイッチングトランジスタである（以下、他のスイッチング素子においても同様である）。
【００３５】
このスイッチング素子１５は、スイッチング信号源１２の出力信号Ａのオフ制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路１６の出力信号により駆動される。
【００３６】
更に第１の直列接続体の正側に直列に設けられた抵抗５と並列にスイッチング素子１７が接続されている。ここでスイッチング素子１７もスイッチングトランジスタである。
【００３７】
このスイッチング素子１７は、スイッチング信号源１２の出力信号Ａのオン制御信号をトリガとしてワンショット信号を供給するワンショット信号発生回路１８の出力信号により駆動される。
【００３８】
以下本実施例の動作及び効果について図２を参照して説明する。
【００３９】
図２は、図１に示したゲート回路で絶縁ゲート型半導体素子を駆動したときの動作タイムチャートである。
【００４０】
まず、時刻ｔ＝ｔ０までは、スイッチング信号源１２の出力信号ＡによりＰＮＰ型半導体素子２（ＳＷ２）及びＰＮＰ型半導体素子４（ＳＷ４）にオン信号が供給されている。このときＮＰＮ型半導体素子１（ＳＷ１）及びＮＰＮ型半導体素子３（ＳＷ３）はオフとなっている。
【００４１】
時刻ｔ＝ｔ０でスイッチング信号源１２の出力信号Ａが反転してオン制御信号になると、ＰＮＰ型半導体素子２（ＳＷ２）及びＰＮＰ型半導体素子４（ＳＷ４）にオフ信号が、またＮＰＮ型半導体素子１（ＳＷ１）及びＮＰＮ型半導体素子３（ＳＷ３）にオン信号が供給される。これと共に、上記オン制御信号をワンショット信号発生回路１８が受けると同時にワンショット信号を出力して所定の期間だけスイッチング素子１７（ＳＷ１７）がオンされる。
【００４２】
これにより、絶縁ゲート型半導体素子１０のゲート・エミッタ間には、抵抗９、ＮＰＮ型半導体素子１及びスイッチング素子１７の充電ルートで電荷が充電され始める。
【００４３】
そして、スイッチング素子１７はミラー電圧到達前の時刻ｔ＝ｔ１でオフされ、その後抵抗５を介して上記の充電が継続される。時刻ｔ＝t２でゲート・エミッタ間電圧がミラー電圧に到達すると、絶縁ゲート型半導体素子１０はターンオンし、コレクタ・エミッタ間電圧（Ｖｃｅ）が低下してコレクタ電流（Ｉｃ）が流れ出す。
【００４４】
これにより、図２の破線で示したスイッチング素子１７を使用しないときのミラー時間までの到達時間（ｔ２´−ｔ０）は、スイッチング素子１７によるワンショット効果による時間の早い充電により、より短いミラー時間までの到達時間（ｔ２−ｔ０）になる。
【００４５】
これは次の理由による。例えば、ターンオン時、絶縁ゲート型半導体素子１０のゲート・エミッタ間の静電容量に蓄積すべき電荷Ｑが２０μクーロンであって、上記スイッチング素子１７を使用しないときの抵抗９と抵抗５の合計値で決まるオンゲート電流が２Ａの場合には、前記電荷Ｑを充電するまで約１０μ秒かかる。
【００４６】
これに対し、ターンオン時にスイッチング素子１７をオンして抵抗９のみにより、例えばオンゲート電流を１０Ａ流すようにすれば、Ｑ＝電流×時間であるので、２μ秒でゲート・エミッタ間の電荷を充電することができることになる。
【００４７】
一方、絶縁ゲート型半導体素子１０のゲート電圧（Ｖｇｅ）は、図２に示すように、ゲート・エミッタ間容量の充電が完了するまでミラー電圧レベルが継続する。この時間は、抵抗９の抵抗値にもよるが２０〜３０μ秒にもなる。
【００４８】
ゲート・エミッタ間容量は、遅延回路１３で設定された時間（たとえば１０μ秒）後の時刻ｔ＝ｔ３で、第２の直列接続体のＮＰＮ型半導体素子３（ＳＷ３）がオンになり、低インピーダンスの抵抗７を介して直ちに充電される。
【００４９】
このようにしてミラー電圧までの到達時間を早めたことによりＮＰＮ型半導体素子３（ＳＷ３）のオン制御が可能となるｔ＝ｔ３のタイミングがｔ＝ｔ３´より早められることになる。
【００５０】
次に、絶縁ゲート型半導体素子１０のゲート電圧（Ｖｇｅ）が正の電源Ｐのレベルまで上昇し、絶縁ゲート型半導体素子１０は安定したオン状態となる。この状態となれば、外乱などによりゲート電圧が低下しようとしてもＮＰＮ型半導体素子３（ＳＷ３）と直列に接続された抵抗７によりゲート電圧が低下することなく維持される。
【００５１】
スイッチング信号源１２の出力信号Ａが時刻ｔ＝ｔ４で反転してオフ制御信号となると、ＮＰＮ型半導体素子１（ＳＷ１）及び３（ＳＷ３）にオフ信号、ＰＮＰ型半導体素子２（ＳＷ２）にオン信号が与えられる。これと共に、上記オフ制御信号をワンショット信号発生回路１８が受けると同時にワンショット信号を出力して所定の期間だけスイッチング素子１５（ＳＷ１５）がオンされる。
【００５２】
これにより、絶縁ゲート型半導体素子１０のゲート・エミッタ間に充電されていた電荷が抵抗９、ＮＰＮ型半導体素子２及びスイッチング素子１５の放電ルートで放電され始める。
【００５３】
そして、スイッチング素子１５はミラー時間完了前にオフになり、抵抗６を介して放電が継続される。コレクタ・エミッタ間電圧（Ｖｃｅ）は放電完了後の時刻ｔ＝ｔ５で上昇を開始し、時刻ｔ＝ｔ６で電流が遮断されてターンオフが完了する。その後、遅延回路１４により遅延したスイッチング信号源１２の出力信号ＡによりＰＮＰ型半導体素子４（ＳＷ４）がオンになる。
【００５４】
以上の動作により、図２の破線で示したターンオフ時のスイッチング素子１５を使用しないときのミラー時間（ｔ５´−ｔ４）は、スイッチング素子１５によるワンショットによる時間の早い放電により、より短いミラー時間（ｔ５−ｔ４）になりターンオフタイムを短くすることができる。
【００５５】
例えば、絶縁ゲート型半導体素子１０のゲート・エミッタ間の静電容量に蓄積された電荷Ｑが２０μクーロンであり、上記スイッチング素子１５を使用しないときの抵抗９と抵抗６の合計値で決まるオフゲート電流が２Ａの場合には、前記電荷Ｑを引き抜くまで約１０μ秒かかる。
【００５６】
これに対し、ターンオフ時にスイッチング素子１５をオンして抵抗９のみにより、例えばオフゲート電流を１０Ａ流せば、Ｑ＝電流×時間であるので、２μ秒でゲート・エミッタ間の電荷を引き抜くことができ、ターンオフタイムが大幅に短縮される。
【００５７】
尚、このゲート回路の遅延回路１４で設定する遅延時間は、絶縁ゲート型半導体素子１０のターンオフ時間（ｔ６−ｔ４）以上に設定する。
【００５８】
この遅延時間後、第２の直列接続体のＮＰＮ型半導体素子４がオンすると、絶縁ゲート型半導体素子１０のゲート電圧（Ｖｇｅ）が負の電源Ｎのレベルまで下降し、絶縁ゲート型半導体素子１０は安定したオフ状態となる。この状態となれば、外乱などによりゲート電圧が上昇しようとしてもＰＮＰ型半導体素子４（ＳＷ４）と直列に接続された抵抗８によりゲート電圧が上昇することなく維持される。
【実施例２】
【００５９】
図３は、本発明の実施例２に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００６０】
この実施例２の各部について、図１の本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例２が実施例１と異なる点は、第２の直列接続体を構成する半導体制御素子として、電界効果トランジスタ（ＭＯＳＦＥＴ）であるＮチャネル半導体素子３Ａ及びこのＮチャネル半導体素子３Ａとは逆極性のＰチャネル半導体素子４Ａを使用した点である。
【００６１】
このように、第２の直列接続体にＭＯＳＦＥＴを使用した場合にも、その動作は、前述した実施例１のようにＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４としてパイポーラトランジスタを使用した場合と同様に、絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができる。
【００６２】
尚、図示を省略するが、第１の直列接続体にＭＯＳＦＥＴを使用することも可能であり、同じように絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができる。
【００６３】
また、図示を省略するが、スイッチング素子１５、１７としてＭＯＳＦＥＴを使用することも可能であり、同じように絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができる。
【実施例３】
【００６４】
図４は、本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００６５】
この実施例３の各部について、図１の本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例３が実施例１と異なる点は、第２の直列接続体に直列に接続されている抵抗７と並列に、即ち正側のＮＰＮ型半導体素子３に対して直列にコンデンサ１９を、また第２の直列接続体に直列に接続されている抵抗８と並列に、即ち負側のＰＮＰ型半導体素子４に対して直列にコンデンサ２０を接続した点である。
【００６６】
このように、第２の直列接続体に直列に接続されている抵抗７と並列にコンデンサ１９を設けて低インピーダンス化することにより、オン期間中のゲート正バイアスにノイズ的な急変外乱があった場合にも変動をより小さく抑えることができる。
【００６７】
同様に、第２の直列接続体に直列に接続されている抵抗８と並列にコンデンサ２０を設けて低インピーダンス化することにより、オフ期間中のゲート負バイアスにノイズ的な急変外乱があった場合にも変動をより小さく抑えることができる。
【実施例４】
【００６８】
図５は、本発明のゲート型半導体素子のゲート回路に用いるワンショット信号発生回路の一例を示す図面である。
【００６９】
図５に示したように、ワンショット信号発生回路１８は、スイッチング信号源１２の出力信号Ａをコンデンサ１８１で受け、その出力を抵抗１８２と抵抗１８３の直列回路の中点に接続し、この中点をワンショット信号発生回路１８の出力としている。抵抗１８２と抵抗１８３の直列回路の両端に制御電圧を印加しておけば、コンデンサ１８１、抵抗１８２及び抵抗１８３は微分回路を形成する。
【００７０】
この微分回路によるワンショット信号の信号幅は、周知の通り、コンデンサ１８１と抵抗１８２及び抵抗１８３の時定数で決めることができる。
【００７１】
このように微分回路によってワンショット信号をつくりだすことによって、前述した実施例１乃至実施例３のように絶縁ゲート型半導体素子のゲート回路を動作させることが可能となる。
【００７２】
また、図示を省略するが、スイッチング信号源１２の出力信号Ａをトリガとしてワンショット信号を作る手段として、一般に市販されている単安定マルチＩＣなどを用いた回路を適用してもよい。
【実施例５】
【００７３】
図６は、本発明の実施例５に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００７４】
この実施例５の各部について、図４の本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例５が実施例３と異なる点は、絶縁ゲート型半導体素子１０のコレクタ電圧を、ツェナーダイオード２１を介して検出し、抵抗２３を介してスイッチング素子１７のベースに与えるようにした点、また、絶縁ゲート型半導体素子１０のコレクタ電圧を、ダーオード２３を介して検出し、抵抗２４を介してスイッチング素子１５のベースに与えるように構成した点である。
【００７５】
まず、ターンオン時の動作を考える。抵抗２３を適切な値に選定することにより、コレクタ電圧が所定電圧値以下となった時点で、ターンオン前にオンしていたスイッチング素子１７をオフ動作させることが可能となる。
【００７６】
同様にターンオフ時には、抵抗２４を適切な値に選定することにより、コレクタ電圧が所定電圧値以上となった時点で、ターンオフ前にオンしていたスイッチング素子１５をオフ動作させることが可能となる。
【００７７】
本実施例においては、絶縁ゲート型半導体素子１０のコレクタ電圧に基づいてスイッチング素子１７をオン動作させるようにしたので、抵抗９及び抵抗５により絶縁ゲート型半導体素子１０をソフトにターンオンさせることができる。
【００７８】
従って、絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができると共に、ターンオンをソフトにしたことにより、ターンオン時の電圧の立ち上がりを滑らかにすることが可能となる。
【００７９】
同様に、本実施例においては、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができると共に、ターンオフをソフトにしたことにより、ターンオフ時の電圧の立ち上がりを滑らかにすることが可能となる。
【実施例６】
【００８０】
図７は、本発明の実施例６に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００８１】
この実施例６の各部について、図４の本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例６が実施例３と異なる点は、絶縁ゲート型半導体素子１０のゲート電圧を、コンパレータ２５を介して検出し、このコンパレータ２５の出力をスイッチング素子１７のゲート入力とした点、また、絶縁ゲート型半導体素子１０のゲート電圧を、コンパレータ２６を介して検出し、このコンパレータ２５の出力をスイッチング素子１５のゲート入力とした点である。
【００８２】
コンパレータ２５は、絶縁ゲート型半導体素子１０のゲート電圧とゲート回路の内部電源（たとえばＰ／Ｎ電位を分圧）を利用した基準電圧Ｖ１とを比較し、ゲート電圧が所定電圧値以上となった時点でスイッチング素子１７をオフ動作させる。また同様に、コンパレータ２６は、絶縁ゲート型半導体素子１０のゲート電圧とゲート回路の内部電源（たとえばＰ／Ｎ電位を分圧）を利用した基準電圧Ｖ２とを比較し、ゲート電圧が所定電圧値以下となった時点でスイッチング素子１５をオフ動作させる。
【００８３】
ここで、スイッチング素子１７を制御するコンパレータ２５の基準電圧Ｖ１は、図２に示した絶縁ゲート型半導体１０のターンオン時のミラー電圧よりも若干低めに設定する。また、スイッチング素子１６を制御するコンパレータ２６の基準電圧Ｖ２は図２に示した絶縁ゲート型半導体１０のターンオフ時のミラー電圧よりも若干高めに設定する。
【００８４】
本実施例による絶縁ゲート型半導体素のゲート回路によれば、絶縁ゲート型半導体素子１０のゲート電圧に基づいてスイッチング素子１７及びスイッチング素子１５のオフ動作を行うようにしたので、絶縁ゲート型半導体素子１０のゲート容量のバラツキなどに起因するターンオン及びターンオフ時のミラー電圧までの到達時間のバラツキの影響を考慮してスイッチング素子１７及びスイッチング素子１５をオフするタイミングを決める必要が無くなる。
【００８５】
従って、本実施例によれば、絶縁ゲート型半導体素子１０のターンオン及びターンオフタイムを確実により短くすることが可能となる。
【００８６】
尚、図示は省略するが、ゲート回路の内部電源（たとえばＰ／Ｎ電位を分圧）を利用した基準電圧Ｖ１及びＶ２を作る手段としては、一般に市販されている３端子レギュレータなどを適用してもよい。
【実施例７】
【００８７】
図８は、本発明の実施例７に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００８８】
この実施例７の各部について、図７の本発明の実施例６に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例７が実施例６と異なる点は、コンパレータ２５の基準電圧を、Ｐ電位を抵抗２５１とツェナーダイオード２５２で分圧した値となるようにした点、また、コンパレータ２６の基準電圧を、Ｐ電位を抵抗２６１とツェナーダイオード２６２で分圧した値となるように構成した点である。
【００８９】
コンパレータ２５の基準電圧が、絶縁ゲート型半導体素子１０のターンオン時のミラー電圧よりも若干低めになるようにツェナーダイオード２５２の降伏電圧を選定する。同様に、コンパレータ２６の基準電圧が、絶縁ゲート型半導体素子１０のターンオフ時のミラー電圧よりも若干高めになるようにツェナーダイオード２６２の降伏電圧を選定する。
【００９０】
本実施例の絶縁ゲート型半導体素子のゲート回路によれば、絶縁ゲート型半導体素子１０のゲート電圧に基づいてスイッチング素子１７及びスイッチング素子１５のオフ動作を行うようにしたので、絶縁ゲート型半導体素子１０のゲート容量のバラツキなどに起因するターンオン及びターンオフ時のミラー電圧までの到達時間のバラツキの影響を考慮してスイッチング素子１７及びスイッチング素子１５をオフするタイミングを決める必要が無くなる。
【００９１】
従って、本実施例によれば、実施例６の場合と同様、絶縁ゲート型半導体素子１０のターンオン及びターンオフタイムをより短くすることができる。また、本実施例における基準電圧はＰ電位、Ｎ電位のゲート回路内部電圧変動の影響を受けることがないため、更に信頼性の高い絶縁ゲート型半導体素子のゲート回路を提供することが可能となる。
【００９２】
尚、図示を省略するが、コンパレータ２５の基準電圧はエミッタよりダイレクトに接続する構成にしてもよい。
【実施例８】
【００９３】
図９は、本発明の実施例８に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【００９４】
この実施例８の各部について、図７の本発明の実施例６に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例８が実施例６と異なる点は、コレクタ電流検出器２７を設け、このコレクタ電流検出器２７の出力をコンパレータ２５及びコンパレータ２６の一方の入力となるように構成した点である。
【００９５】
上記の構成によって、コンパレータ２５に与えられるコレクタ電流が、コンパレータ２５の他方の入力である基準電圧値Ｖｉ１以上となった時点でスイッチング素子１７はオフ動作し、またコンパレータ２６に与えられるコレクタ電流がコンパレータ２６の他方の入力である基準電圧値Ｖｉ２以上となった時点でスイッチング素子１５はオフ動作を行う。
【００９６】
ここで、スイッチング素子１７を制御するコンパレータ２５の基準電圧Ｖｉ１は、絶縁ゲート型半導体１０のコレクタ電流Ｉｃが流れ始めたことが検出可能な低めの値に設定し、ターンオン時ｄＩ／ｄｔが大きくなる期間中にスイッチング素子１７をオフすることが可能なようにしておく。また、スイッチング素子１５を制御するコンパレータ２６の基準電圧Ｖｉ２は、絶縁ゲート型半導体１０のコレクタ電流Ｉｃが流れ終わることが検出可能な高めの値に設定し、ターンオフ時の−ｄＩ／ｄｔが大きくなる期間中にスイッチング素子１５をオフできるようにする。
【００９７】
本実施例の絶縁ゲート型半導体素子のゲート回路によれば、絶縁ゲート型半導体素子１０のコレクタ電流に基づいてスイッチング素子１７及びスイッチング素子１５のオフ動作を行うようにしたので、絶縁ゲート型半導体素子１０をソフトにターンオン／オフさせることができる。
【００９８】
従って、本実施例によれば、絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができると共に、ターンオンをソフトにしたので、ターンオン時の電圧の立ち上がりを滑らかにすることができる。また、本実施例によれば、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができると共に、ターンオフをソフトにしたので、ターンオフ時の電圧の立ち上がりを滑らかにすることができる。
【実施例９】
【００９９】
図１０は、本発明の実施例９に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【０１００】
この実施例９の各部について、図４の本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例９が実施例３と異なる点は、スイッチング素子１５、１７及びワンショット発生回路１６、１８を省き、抵抗５と並列にコンデンサ２８を、また抵抗６と並列にコンデンサ２９を設けた点である。
【０１０１】
このコンデンサ２８及び２９の容量は、絶縁ゲート型半導体素子１０のゲート・エミッタ間の容量より充分大きい容量とし、またコンデンサ２８及び２９は高周波特性に優れたコンデンサ、例えばＰＰ（ポリプロピレン）フィルムコンデンサを使用する。
【０１０２】
これにより、本実施例の絶縁ゲート型半導体素子のゲート回路は、スイッチング素子１５、１７を設けた場合と同様なワンショット時間を確保し、絶縁ゲート型半導体素子１０のターンオン時は電荷をいち早く充電させ、絶縁ゲート型半導体素子１０のターンオンタイムを短くすることができ、ターンオフ時は充電された電荷をいち早く放電させて、絶縁ゲート型半導体素子１０のターンオフタイムを短くすることができる。
【０１０３】
また、高周波特性に優れたコンデンサを適用することにより、絶縁ゲート型半導体素子１０のオンオフの動作周波数が速い場合にも低損失で確実に動作することが可能となる。
【実施例１０】
【０１０４】
図１１は、本発明の実施例１０に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【０１０５】
この実施例１０の各部について、図１の本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例１０が実施例１と異なる点は、遅延回路１３、１４の出力を、夫々ダイオード３０、３１を介してＮＰＮ型半導体素子３及びＰＮＰ型半導体素子４のゲートに夫々供給するようにした点、スイッチング信号源１７の出力にワンショット発生回路３２を設け、この出力を、ダイオード３３を介してＮＰＮ型半導体素子３のゲートに供給するようにした点、またスイッチング信号源１７の出力にワンショット発生回路３４を設け、この出力を、ダイオード３５を介してＰＮＰ型半導体素子４のゲートに供給するようにした点である。
【０１０６】
本実施例の絶縁ゲート型半導体素子のゲート回路は、ダイオード３０とダイオード３３によって、遅延回路１３からの遅延されたスイッチング信号とワンショット信号発生回路３２からのワンショット信号との論理和信号を作り、この論理和信号を第２の直列接続体の正側のＮＰＮ型半導体素子３のベースに供給するように構成している。また、ダイオード３１とダイオード３５によって、遅延回路１４からの遅延されたスイッチング信号とワンショット信号発生回路３４からワンショット信号との論理和信号を作り、この論理和信号を第２の直列接続体の負側のＰＮＰ型半導体素子４のベースに供給するように構成している。
【０１０７】
スイッチング信号源１７の出力信号Ａがオン信号となると、まずワンショット信号発生回路３２からのワンショット信号により正側のＮＰＮ型半導体素子３がオンし、抵抗７を経由した大電流により、絶縁ゲート型半導体素子１０のゲート・エミッタ間に電荷の充電が開始する。そして、ワンショット時間経過後は、ＮＰＮ型半導体素子３が一旦オフになり、ＮＰＮ型半導体素子１、抵抗９及び抵抗５の充電ルートにより絶縁ゲート型半導体素子１０がソフトにターンオンする。
【０１０８】
ターンオン後は、再び遅延回路１３の出力信号によりＮＰＮ型半導体素子３がオンになって抵抗７を介した正バイアス状態になる。
【０１０９】
つぎに、スイッチング信号源１７の出力信号Ａがオフ信号となると、まずワンショット信号発生回路３４からのワンショット信号により負側のＰＮＰ半導体素子４がオンし、抵抗８を経由した大電流により、絶縁ゲート型半導体素子１０のゲート・エミッタ間の電荷の放電が開始する。そして、ワンショット時間経過後は、ＰＮＰ型半導体素子４が一旦オフになり、ＰＮＰ型半導体素子２、抵抗９及び抵抗６の放電ルートにより絶縁ゲート型半導体素子１０がソフトにターンオフする。
【０１１０】
ターンオフ後は、再び遅延回路１４の出力信号によりＰＮＰ型半導体素子４がオンになって抵抗８を介した負バイアス状態になる。
【０１１１】
以上の動作によって、本実施例においては、絶縁ゲート型半導体素子１０のターンオン及びターンオフタイムを短くすることができると共に、ターンオン／オフがソフトになることによって、ターンオン／オフ時の電圧の立ち上がりを滑らかにすることができる。
【０１１２】
尚、本実施例に適用したワンショット信号発生回路３２及び３４は、実施例４で説明したように、抵抗とコンデンサから構成される微分回路、または市販されている単安定マルチＩＣなどにより構成することが可能である。
【実施例１１】
【０１１３】
図１２は、本発明の実施例１１に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【０１１４】
この実施例１１の各部について、図１１の本発明の実施例１０に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例１１が実施例１０と異なる点は、第１の直列接続体とその両端の抵抗で構成される直列回路に代え、Ｐチャネル半導体素子２Ａ、抵抗５、抵抗６及びＮチャネル半導体素子１Ａで構成される直列回路を設け、抵抗５と抵抗６の中点を抵抗９の一端に接続した点、第２の直列接続体とその両端の抵抗で構成される直列回路に代え、Ｐチャネル半導体素子４Ａ、抵抗７、抵抗８及びＮチャネル半導体素子３Ａで構成される直列回路を設け、抵抗７と抵抗８の中点を抵抗９の他端及び絶縁ゲート型半導体素子１０のゲートに接続した点、スイッチング信号源１７の信号を反転する反転回路３５を追加した点、またダイオード３０及び３３、並びにダイオード３１及び３５によるダイオード論理和回路に代え、夫々論理和回路３６及び３７を設けた点である。
【０１１５】
ここで、直列回路のＰチャネル半導体素子とＮチャネル半導体素子のアーム構成を正負逆にしているため、反転回路３５が必要となっている。本実施例のように、直列回路に適用する半導体素子としてＭＯＳＦＥＴを適用した場合であっても、実施例２に示したようにアームの極性構成を必ずしも正負逆にする必要はないが、短絡保護上有利となる場合もあるので本実施例においてはアームの極性構成を逆とした。
【０１１６】
また直列回路の抵抗を、実施例２に示したように外側（制御電源側）ではなく内側（ゲート側）に入れる構成としたのは、安定性で有利な場合があるためであるが、必ずしもそうする必要はない。
【０１１７】
このように、直列回路の構成を変化させた場合でも、実施例１０で説明したように絶縁ゲート型半導体素子１０のターンオン及びターンオフタイムを短くすることができる。
【０１１８】
尚、図示を省略するが、ここでＰチャネル半導体素子２Ａ及び４Ａ、並びにＮチャネル半導体素子１Ａ及び３ＡはＭＯＳＦＥＴとしているが、これらをバイポーラトランジスタで構成しても良い。
【０１１９】
また、図１２に示した直列回路の構成を実施例１乃至実施例３、及び実施例５乃至実施例１０に適用することも可能であり、これは以下の実施例についても同様である。
【実施例１２】
【０１２０】
図１３は、本発明の実施例１２に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【０１２１】
この実施例１２の各部について、図１２の本発明の実施例１１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例１２が実施例１１と異なる点は、直列に接続された第１の正電源Ｅ１と第２の正電源Ｅ２を設け、第２の正電源Ｅ２からダイオード３８を介してスイッチング素子１７Ａのコレクタに接続し、このスイッチング素子１７Ａのエミッタを正の電源Ｐに接続した点、また、第１の正電源Ｅ１からダイオード３９を介して正の電源Ｐに制御電源を供給すると共に、反転回路３５の出力からワンショット信号発生回路１８を介してスイッチング素子１７Ａのベース駆動を行うようにした点、更に、直列に接続された第１の負電源Ｅ３と第２の負電源Ｅ４を設け、第２の負電源Ｅ４からダイオード４０を介してスイッチング素子１５Ａのエミッタに接続し、このスイッチング素子１５Ａのコレクタを負の電源Ｎに接続した点、また、第１の負電源Ｅ３からダイオード４１を介して負の電源Ｎに制御電源を供給すると共に、反転回路３５の出力からワンショット信号発生回路１６を介してスイッチング素子１５Ａのベース駆動を行うようにした点である。
【０１２２】
スイッチング素子１７Ａは、スイッチング信号源１７からの出力信号Ａのオン制御信号をトリガとしたワンショット信号発生回路１８の出力信号により所定時間の間だけオンする。そうすると、絶縁ゲート型半導体素子１０をターンオンするとき、正の電源ＰのラインにはＥ１＋Ｅ２の電圧が供給され、絶縁ゲート型半導体素子１０のオンゲート電源側の電位が上がる。
【０１２３】
正の電源ＰのラインにＥ１＋Ｅ２の電圧が供給されて電位が上がることにより、絶縁ゲート型半導体素子１０のゲート・エミッタ間に電荷をより速く充電することができるようになり、ミラー時間までの到達時間を短くすることができ、絶縁ゲート型半導体素子１０のターンオンタイムを短縮することが可能となる。
【０１２４】
またスイッチング素子１５Ａは、スイッチング信号源１７からの出力信号Ａのオフ制御信号をトリガとするワンショット信号発生回路１６の出力信号により所定時間の間だけオンする。そうすると、絶縁ゲート型半導体素子１０をターンオフするとき、負の電源ＮのラインにはＥ３＋Ｅ４の電圧が供給され、絶縁ゲート型半導体素子１０のオフゲート電源側の電位が下がる。
【０１２５】
負の電源ＮのラインにＥ３＋Ｅ４の電圧が供給されて電位が下がることにより、絶縁ゲート型半導体素子１０のゲート・エミッタ間の電荷をより速く引き抜くことができるようになり、ミラー時間を短くすることができ、絶縁ゲート型半導体素子１０のターンオフタイムを短縮することが可能となる。
【０１２６】
以上説明したように、本実施例のように制御電源の電圧を変化させることによっても、ターンオン及びターンオフ時間の短縮を図ることができる。
【実施例１３】
【０１２７】
図１４は、本発明の実施例１３に係る絶縁ゲート型半導体素子のゲート回路を示す回路構成図である。
【０１２８】
この実施例１３の各部について、図１２の本発明の実施例１１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図の各部と同一部分は同一符号で示し、その説明は省略する。この実施例１３が実施例１１と異なる点は、ＰＮＰ型半導体素子４２、抵抗４３、抵抗４４及びＮＰＮ型半導体素子４５で構成され、両端が正及び負の電源に接続された第３の直列回路を設け、抵抗４３と抵抗４４の中点を第２の直列回路の中点及び絶縁ゲート型半導体素子１０のゲートに接続した点、反転回路３５の出力から夫々ワンショット信号発生回路１８及び１６を介して上記のＰＮＰ型半導体素子４２及びＮＰＮ型半導体素子４５のベースを夫々駆動するようにした点、また、第２の直列回路を構成するＰチャネル半導体素子４Ａ及びＮチャネル半導体素子３Ａのゲートを、反転回路３５の出力から夫々遅延回路１３及び１４を介して夫々駆動するようにした点である。
【０１２９】
絶縁ゲート型半導体素子１０のターンオン時、ＰＮＰ型半導体素子４２がワンショット信号によりオンとなった所定時間の間に絶縁ゲート型半導体素子１０のゲート・エミッタ間に充電するための電荷が、ＰＮＰ型半導体素子４２と抵抗４３の充電ルートで充電される。従ってこのワンショット時間の早い充電により、ターンオンタイムを短くすることが可能となる。
【０１３０】
また、絶縁ゲート型半導体素子１０のターンオフ時、ＮＰＮ型半導体素子４５がワンショット信号によりオンとなった所定時間の間に絶縁ゲート型半導体素子１０のゲート・エミッタ間を放電するための電荷が、ＮＰＮ型半導体素子４５と抵抗４４の放電ルートで放電される。従ってこのワンショット時間の早い放電により、ターンオフタイムを短くすることが可能となる。
【０１３１】
以上本発明の実施例について説明したが、本発明は、これら実施例に限定されるものではなく、例えば、それぞれの実施例を組み合わせて、さらに変形した実施例とすることも可能であることは明らかである。
【図面の簡単な説明】
【０１３２】
【図１】本発明の実施例１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図２】実施例１における絶縁ゲート型半導体素子のゲート回路の動作を示すタイムチャート。
【図３】本発明の実施例２に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図４】本発明の実施例３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図５】本発明に係る絶縁ゲート型半導体素子のゲート回路に用いるワンショット信号発生回路の一例を示す回路構成図。
【図６】本発明の実施例５に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図７】本発明の実施例６に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図８】本発明の実施例７に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図９】本発明の実施例８に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図１０】本発明の実施例９に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図１１】本発明の実施例１０に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図１２】本発明の実施例１１に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図１３】本発明の実施例１２に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【図１４】本発明の実施例１３に係る絶縁ゲート型半導体素子のゲート回路の回路構成図。
【符号の説明】
【０１３３】
１、３ ＮＰＮ型半導体素子
２、４ ＰＮＰ型半導体素子
３Ａ Ｎチャネル半導体素子
３Ｂ Ｐチャネル半導体素子
５、６、７、８、９ 抵抗
１０ 絶縁ゲート型半導体素子
１１ 抵抗
１２ スイッチング信号源
１３、１４ 遅延回路
１５、１７ スイッチング素子
１６、１８ ワンショット信号発生回路
１９、２０ コンデンサ
２１ ツェナーダイオード
２２ ダイオード
２３、２４ 抵抗
２５、２６ コンパレータ
２７ 電流検出器
２８、２９ コンデンサ
３０、３１、３３、３５ ダイオード
３２、３４ ワンショット信号発生回路
３５ 反転回路
３６、３７ 論理和回路
３８、３９、４０、４１ ダイオード
４２ Ｎチャネル半導体素子
４３、４４ 抵抗
４５ Ｐチャネル半導体素子
【特許請求の範囲】
【請求項１】
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、
一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、
一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、
前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、
互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、
前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、
前記第１の抵抗に並列に設けられたスイッチング素子と、
前記スイッチング素子をオンオフ制御する制御手段と
を備えたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項２】
前記制御手段は、
前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号を生成し、このワンショット信号により前記スイッチング素子をオンするようにしたことを特徴とする請求項１に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項３】
前記絶縁ゲート型半導体素子のコレクタ電圧を検出するコレクタ電圧検出手段を有し、
前記制御手段は、
前記コレクタ電圧検出手段によって検出した電圧値が所定値以下になったとき、前記スイッチング素子をオフするようにしたことを特徴とする請求項１に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項４】
前記電圧検出手段は、
ツェナーダイオードを介して前記コレクタ電圧を検出するようにしたことを特徴とする請求項３に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項５】
前記絶縁ゲート型半導体素子のゲート電圧を検出するゲート電圧検出手段を有し、
前記制御手段は、
前記ゲート電圧検出手段によって検出した電圧値が所定の基準電圧値以上になったとき、前記スイッチング素子をオフするようにしたことを特徴とする請求項１に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項６】
前記基準電圧値は、
ゲート回路の内部電圧を利用して得るようにしたことを特徴とする請求項５に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項７】
前記基準電圧値は、
前記正側電源を抵抗とツェナーダイオードで分圧して得るようにしたことを特徴とする請求項５に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項８】
前記絶縁ゲート型半導体素子のコレクタ電流を検出するコレクタ電流検出手段を有し、
前記制御手段は、
前記コレクタ電流検出手段によって検出した電流値が所定の基準電流値以上になったとき、前記スイッチング素子をオフするようにしたことを特徴とする請求項１に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項９】
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、
一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、
一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、
前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、
互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、
前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、
前記第１の抵抗と並列に設けられ、前記絶縁ゲート型半導体素子のゲート容量以上の容量を有するコンデンサと
を備えたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項１０】
前記コンデンサは、高周波特性を有することを特徴とする請求項９に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項１１】
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、
一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、
一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、
前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、
互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、
前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する第１及び第２の遅延回路と、
前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号生成手段と、
前記ワンショット信号生成手段の出力と前記第１の遅延回路の出力の論理和を前記第３の半導体制御素子の制御極に与える論理和生成手段と
を備えたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項１２】
前記論理和生成手段は、
前記第１の遅延回路の出力から前記第３の半導体制御素子の制御極に信号を供給する第１のダイオードと、
前記ワンショット信号生成手段の出力から前記第３の半導体制御素子の制御極に信号を供給する第２のダイオードと
から成ることを特徴とする請求項１１に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項１３】
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、
一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、
一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、
前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、
互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、
前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、
前記正側電源の正極方向に直列に接続された正側加算用電源と、
前記正側加算用電源の正極から第３のダイオードを介して前記正側電源に接続された電圧加算用スイッチング素子と
を備え、
前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号により前記電圧加算用スイッチング素子をオンさせるようにしたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項１４】
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、
一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、
一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、
前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、
互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第５の半導体制御素子と第７の抵抗を直列接続して成る第５の直列回路と、
前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と
を備え、
前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号により前記第５の半導体制御素子をオンさせるようにしたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項１５】
前記第３の抵抗と前記第４の抵抗の少なくとも１つに並列にコンデンサを接続したことを特徴とする請求項１乃至請求項１４のいずれか１項に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項１】
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、
一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、
一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、
前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、
互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、
前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、
前記第１の抵抗に並列に設けられたスイッチング素子と、
前記スイッチング素子をオンオフ制御する制御手段と
を備えたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項２】
前記制御手段は、
前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号を生成し、このワンショット信号により前記スイッチング素子をオンするようにしたことを特徴とする請求項１に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項３】
前記絶縁ゲート型半導体素子のコレクタ電圧を検出するコレクタ電圧検出手段を有し、
前記制御手段は、
前記コレクタ電圧検出手段によって検出した電圧値が所定値以下になったとき、前記スイッチング素子をオフするようにしたことを特徴とする請求項１に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項４】
前記電圧検出手段は、
ツェナーダイオードを介して前記コレクタ電圧を検出するようにしたことを特徴とする請求項３に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項５】
前記絶縁ゲート型半導体素子のゲート電圧を検出するゲート電圧検出手段を有し、
前記制御手段は、
前記ゲート電圧検出手段によって検出した電圧値が所定の基準電圧値以上になったとき、前記スイッチング素子をオフするようにしたことを特徴とする請求項１に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項６】
前記基準電圧値は、
ゲート回路の内部電圧を利用して得るようにしたことを特徴とする請求項５に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項７】
前記基準電圧値は、
前記正側電源を抵抗とツェナーダイオードで分圧して得るようにしたことを特徴とする請求項５に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項８】
前記絶縁ゲート型半導体素子のコレクタ電流を検出するコレクタ電流検出手段を有し、
前記制御手段は、
前記コレクタ電流検出手段によって検出した電流値が所定の基準電流値以上になったとき、前記スイッチング素子をオフするようにしたことを特徴とする請求項１に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項９】
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、
一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、
一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、
前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、
互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、
前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、
前記第１の抵抗と並列に設けられ、前記絶縁ゲート型半導体素子のゲート容量以上の容量を有するコンデンサと
を備えたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項１０】
前記コンデンサは、高周波特性を有することを特徴とする請求項９に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項１１】
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、
一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、
一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、
前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、
互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、
前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する第１及び第２の遅延回路と、
前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号生成手段と、
前記ワンショット信号生成手段の出力と前記第１の遅延回路の出力の論理和を前記第３の半導体制御素子の制御極に与える論理和生成手段と
を備えたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項１２】
前記論理和生成手段は、
前記第１の遅延回路の出力から前記第３の半導体制御素子の制御極に信号を供給する第１のダイオードと、
前記ワンショット信号生成手段の出力から前記第３の半導体制御素子の制御極に信号を供給する第２のダイオードと
から成ることを特徴とする請求項１１に記載の絶縁ゲート型半導体素子のゲート回路。
【請求項１３】
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、
一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、
一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、
前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、
互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、
前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と、
前記正側電源の正極方向に直列に接続された正側加算用電源と、
前記正側加算用電源の正極から第３のダイオードを介して前記正側電源に接続された電圧加算用スイッチング素子と
を備え、
前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号により前記電圧加算用スイッチング素子をオンさせるようにしたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項１４】
一端が正側電源に接続され、第１の半導体制御素子と第１の抵抗を直列接続して成る第１の直列回路と、
一端が前記第１の直列回路の他端に、他端が負側電源に接続され、前記第１の半導体制御素子とは逆極性の第２の半導体制御素子と第２の抵抗を直列接続して成る第２の直列回路と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第３の半導体制御素子と第３の抵抗を直列接続して成る第３の直列回路と、
一端が前記第３の直列回路の他端に、他端が前記負側電源に接続され、前記第３の半導体制御素子とは逆極性の第４の半導体制御素子と第４の抵抗を直列接続して成る第４の直列回路と、
前記第１の直列回路と前記第２の直列回路の接続点と前記絶縁ゲート型半導体素子のゲートの間に接続された第５の抵抗と、
互いに接続された前記第１の半導体制御素子の制御極と前記第２の半導体制御素子の制御極に第６の抵抗を介してスイッチング信号を供給するスイッチング信号源と、
一端が前記正側電源に、他端が絶縁ゲート型半導体素子のゲートに接続され、前記第１の半導体制御素子と同極性の第５の半導体制御素子と第７の抵抗を直列接続して成る第５の直列回路と、
前記第３の半導体制御素子と前記第４の半導体制御素子の夫々の制御極に、前記スイッチング信号源からのスイッチング信号を所定時間遅延させて夫々供給する２つの遅延回路と
を備え、
前記スイッチング信号源が出力するオン指令信号をトリガとしたワンショット信号により前記第５の半導体制御素子をオンさせるようにしたことを特徴とする絶縁ゲート型半導体素子のゲート回路。
【請求項１５】
前記第３の抵抗と前記第４の抵抗の少なくとも１つに並列にコンデンサを接続したことを特徴とする請求項１乃至請求項１４のいずれか１項に記載の絶縁ゲート型半導体素子のゲート回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２００６−３４０５７９（Ｐ２００６−３４０５７９Ａ）
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願番号】特願２００５−１６５６７０（Ｐ２００５−１６５６７０）
【出願日】平成１７年６月６日（２００５．６．６）
【出願人】（５０１１３７６３６）東芝三菱電機産業システム株式会社 (904)
【Ｆターム（参考）】
【公開日】平成１８年１２月１４日（２００６．１２．１４）
【国際特許分類】
【出願日】平成１７年６月６日（２００５．６．６）
【出願人】（５０１１３７６３６）東芝三菱電機産業システム株式会社 (904)
【Ｆターム（参考）】
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