表示装置、信号ドライバ
【課題】信号ドライバが表示パネル(表示部)に映像データ群を転送するときに発生するノイズを、従来よりも低減すること。
【解決手段】本発明の表示装置(10)は、信号線群に接続された表示部(3)及び信号ドライバ(1)と、遅延制御回路(23)とを具備している。前記信号ドライバ(1)は、1水平期間において、映像データ群をそれぞれ所定時間(td)ずらしたタイミングで前記信号線群に出力する。前記遅延制御回路(23)は、水平期間毎に前記所定時間(td)を変化させて前記信号ドライバ(1)に通知する。
【解決手段】本発明の表示装置(10)は、信号線群に接続された表示部(3)及び信号ドライバ(1)と、遅延制御回路(23)とを具備している。前記信号ドライバ(1)は、1水平期間において、映像データ群をそれぞれ所定時間(td)ずらしたタイミングで前記信号線群に出力する。前記遅延制御回路(23)は、水平期間毎に前記所定時間(td)を変化させて前記信号ドライバ(1)に通知する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、TFT(Thin Film Transistor)型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス(EL)表示装置、プラズマ表示装置などの表示装置、及び、表示装置の信号ドライバに関する。
【背景技術】
【0002】
液晶テレビなど、平面型の表示装置が大型化するに従い、より高精細に表示すること、よりなめらかに動きを表現することが、要求されるようになってきている。これらの要求を満足させるためには、より広帯域の映像データが必要とされ、表示装置に対してクロックの高速化が進んできている。しかしながら、クロックの高速化と、表示装置の大型化に伴う電源の影響、及び、グランドインピーダンスの悪化の影響とにより、EMI(Electromagnetic Interference:電磁干渉、電磁波妨害)が懸念されるようになってきている。
【0003】
図1、図2を用いて、EMIの影響について説明する。
【0004】
一般的に、D/Aコンバータ16は、出力インピーダンスが高く、表示パネル3を直接駆動することができない。即ち、出力電流能力が低い。そこで、信号ドライバ101の出力として、出力電流能力が高い出力アンプ回路17(出力バッファ)が用いられる。これにより、信号ドライバ101は、出力アンプ回路17によって、映像データ群(出力電圧群)を信号線群に出力することができる。しかし、出力アンプ回路17は、出力電流能力が高いため、映像データ群を表す信号のレベルが、ハイレベルからローレベル、又は、ローレベルからハイレベルに反転したときに、瞬間的に過渡電流(ピーク電流)が信号線群に流れる。映像データ群を表す信号が同時に反転するため、ピーク電流が信号線群に同時に流れることにより、大きなノイズが発生してしまう。このノイズを低減させる必要がある。
【0005】
EMIの改善に関連する技術としては、特開平11−259050号公報(特許文献1参照)に記載された「液晶表示装置の駆動方法及び駆動装置」が知られている。特開平11−259050号公報に記載された技術では、タイミングコントローラ4からソースドライバ(信号ドライバ101)へ表示データを転送するときに発生するノイズを低減させている。これを実現するために、タイミングコントローラ4内にn個の遅延回路を設け、n個の遅延回路は、n個の表示データをそれぞれ決められた時間だけずらしたタイミングでn個の信号ドライバ101に出力する。
【0006】
また、EMIの改善に関連する技術としては、特開2003−8424号公報(特許文献2参照)に記載された「半導体装置のノイズ低減回路」が知られている。特開2003−8424号公報に記載された技術では、半導体装置が液晶表示データ制御回路(上述では信号ドライバ101)として用いられ、信号ドライバ101の出力を転送するときに発生するノイズを低減させている。これを実現するために、信号ドライバ101内に遅延回路群であるノイズ低減回路を設け、ノイズ低減回路は、その出力をそれぞれ決められた時間だけずらしたタイミングで出力する。
【0007】
【特許文献1】特開平11−259050号公報
【特許文献2】特開2003−8424号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
上述のように、特開平11−259050号公報に記載された技術では、タイミングコントローラ4から信号ドライバ101への表示データの転送として、タイミングコントローラ4内のn個の遅延回路は、n個の表示データをそれぞれ決められた時間だけずらしたタイミングでn個の信号ドライバ101に出力している。ところが、最近の表示装置において、タイミングコントローラ4から信号ドライバ101へのデータ転送として、上述のLVDSを基とした小振幅な差動信号を用いることが一般的になってきている。このようなデータ転送方式では、タイミングコントローラ4内の出力バッファは定電流で動作しているため、出力バッファで消費する電流に過大なピーク電流は発生しない。即ち、タイミングコントローラ4内のn個の遅延回路が、n個の表示データをそれぞれ決められた時間だけずらしたタイミングでn個の信号ドライバ101に出力する必要はない。そのため、特開平11−259050号公報に記載された技術では、近年の表示装置における過大なピーク電流や、EMIの改善には対応できない。
【0009】
また、特開平11−259050号公報に記載された技術では、遅延時間として、映像データの転送クロックよりも短い時間が要求される。タイミングコントローラ4と信号ドライバ101との間で、LVDSを基とした小振幅な差動信号を採用する場合、タイミングコントローラ4は、通常、映像データ群を表示データとしてシリアル化して信号ドライバ101に出力する。そのため、タイミングコントローラ4による出力の周波数は、数100MHzと非常に高い周波数となっている。この周波数での遅延の制御は、コストアップ{高精度、かつ、調整の範囲を広くするためには、PLL(Phase Locked Loop)などを用いてタイミングを生成することを要する。}になるか、もしくは、調整の範囲が狭いのでピーク電流を充分に低減することができないものと考えられる。
【0010】
上述のように、特開2003−8424号公報に記載された技術では、半導体装置が信号ドライバ101として用いられ、信号ドライバ101の出力の転送として、信号ドライバ101内のノイズ低減回路は、その出力をそれぞれ決められた時間だけずらしたタイミングで出力している。しかしながら、ノイズ低減回路の出力が何なのか、ノイズ低減回路の出力先が何なのか、ノイズ低減回路がどことどこの間に接続されているのか、について明確に記載されていない。このため、特開2003−8424号公報に記載された技術について充分に検討することは困難であるが、この技術に対して、更に改良する余地がある。
【0011】
このように、信号ドライバ101が表示パネル3に映像データ群を転送するときに発生するノイズを、従来よりも低減することが望まれる。
【課題を解決するための手段】
【0012】
以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【0013】
本発明の表示装置(10)は、信号線群に接続された表示部(3)及び信号ドライバ(1)と、遅延制御回路(23)とを具備している。前記信号ドライバ(1)は、1水平期間において、映像データ群をそれぞれ所定時間(td)ずらしたタイミングで前記信号線群に出力する。前記遅延制御回路(23)は、水平期間毎に前記所定時間(td)を変化させて前記信号ドライバ(1)に通知する。
【発明の効果】
【0014】
本発明の表示装置(10)では、1水平期間における映像データ群をそれぞれ所定時間(td)ずらしたタイミングで信号線群に出力する。このときに、所定時間(td)を水平期間毎に変化させることにより、信号ドライバ(1)が表示パネル(3)に映像データ群を転送するときに発生するノイズを、従来よりも低減することができる。
【発明を実施するための最良の形態】
【0015】
以下に添付図面を参照して、本発明の実施形態による表示装置について詳細に説明する。
【0016】
図3は、本発明の実施形態による表示装置10の構成を示している。本発明の実施形態による表示装置10は、n個(nは2以上の整数)の信号ドライバ1と、m個(mは2以上の整数)の走査ドライバ2と、表示パネル(表示部)3と、タイミングコントローラ4と、遅延制御回路23とを具備している。
【0017】
表示パネル3は、画素(図示しない)がマトリクス状に配置されている。画素の行には、それぞれ複数の走査線(図示しない)が接続され、画素の列には、それぞれ複数の信号線(図示しない)が接続されている。複数の走査線はm個の走査線群に分割され、m個の走査線群は、それぞれ、m個の走査ドライバ2に接続されている。複数の信号線はn個の信号線群に分割され、n個の信号線群は、それぞれ、n個の信号ドライバ1に接続されている。タイミングコントローラ4は、それぞれn個のデータ線7を介してn個の信号ドライバ1に接続されている。また、タイミングコントローラ4は、制御線5を介してm個の走査ドライバ2に接続され、制御線6を介してn個の信号ドライバ1に接続されている。遅延制御回路23は、制御線(図示しない)を介してn個の信号ドライバ1に接続されている。
【0018】
タイミングコントローラ4は、赤色、緑色、青色を表す映像データ群と、水平同期信号、垂直同期信号、クロック信号を表すタイミング信号とをパラレルに入力する。タイミングコントローラ4は、タイミング信号に基づいて、m個の走査ドライバ2を制御するための走査ドライバ用制御信号と、n個の信号ドライバ1を制御するための信号ドライバ用制御信号とを生成する。また、n個の信号ドライバ1の構成に合わせて、映像データの並べ替え、タイミング調整、ビット数変換などの処理を行う。
【0019】
タイミングコントローラ4は、制御線5を介して、走査ドライバ用制御信号をm個の走査ドライバ2に送信する。m個の走査ドライバ2の各々は、走査ドライバ用制御信号に応じて、走査線群を駆動する。
【0020】
また、タイミングコントローラ4は、制御線6を介して、信号ドライバ用制御信号をn個の信号ドライバ1に送信し、かつ、n個のデータ線7を介して、映像データ群がシリアル化された表示データをそれぞれn個の信号ドライバ1に送信する。タイミングコントローラ4と、n個の信号ドライバ1の各々との間において、表示データのデータ転送には、LVDSを基とした小振幅な差動信号が用いられている。n個の信号ドライバ1の各々は、信号ドライバ用制御信号及び表示データに応じて、信号線群を駆動する。
【0021】
遅延制御回路23は、水平同期信号を入力する。遅延制御回路23は、この水平同期信号に応じて、所定時間tdを表す信号をn個の信号ドライバ1に出力する。遅延制御回路23は、水平期間毎に所定時間tdを変化させてn個の信号ドライバ1に通知する。
【0022】
図4は、図3の信号ドライバ1の構成を示している。信号ドライバ1は、入力バッファ11と、シリアル/パラレル変換回路12と、制御回路20と、駆動回路30とを具備している。
【0023】
入力バッファ11は、タイミングコントローラ4からの表示データを受信する。シリアル/パラレル変換回路12は、その表示データに対してシリアル/パラレル変換を施し、映像データ群を制御回路20に出力する。制御回路20は、シリアル/パラレル変換回路12からの映像データ群と、遅延制御回路23からの所定時間tdを表す信号とを入力する。制御回路20は、1水平期間における映像データ群をそれぞれ所定時間tdずらしたタイミングで駆動回路30に出力する。
【0024】
駆動回路30は、内部バス13と、第1のラッチ回路14と、第2のラッチ回路15と、デジタル/アナログ(D/A)コンバータ16と、出力アンプ回路17とを具備している。
【0025】
制御回路20からの映像データ群は、内部バス13を介して、映像データ群を第1のラッチ回路14に出力される。第1のラッチ回路14は、その映像データ群を記憶し、信号ドライバ用制御信号に応じて映像データ群を第2のラッチ回路15に出力する。第2のラッチ回路15は、1水平期間において、第1のラッチ回路14からの映像データ群を記憶し、信号ドライバ用制御信号に応じて映像データ群をD/Aコンバータ16に出力する。D/Aコンバータ16は、第2のラッチ回路15からの映像データ群に対してデジタル/アナログ変換を施し、その映像データ群に応じた出力電圧群を出力する。出力アンプ回路17は、その出力電圧群をそれぞれ信号線群に出力する。
【0026】
図5は、図4の制御回路20の構成を示している。制御回路20は、分割回路21と、遅延回路22とを具備している。遅延回路22は、N個(Nは、n>Nを満たす2以上の整数)の遅延部22−1〜22−Nを含んでいる。
【0027】
上記の信号線群は、N個のグループに分割されてN個の分割信号線群として表示パネル3及び信号ドライバ1に接続されている。分割回路21は、1水平期間における映像データ群をN個のグループに分割してN個の分割映像データ群を生成する。遅延回路22の遅延部22−1〜22−Nは、分割回路21からのN個の分割映像データ群と、遅延制御回路23からの所定時間tdを表す信号とを入力する。遅延部22−1〜22−Nは、1水平期間において、N個の分割映像データ群をそれぞれ所定時間tdずらしたタイミングで、駆動回路30に出力する。この場合、駆動回路30は、1水平期間において、遅延部22−1〜22−NからのN個の分割映像データ群をそれぞれN個の分割信号線群に出力する。
【0028】
次に、本発明の実施形態による表示装置10の信号ドライバ1の制御回路20の動作について説明する。
【0029】
本実施形態では、映像データ群をN個のグループに分割する。この際、例えば、Nが3であり、映像データ群のうちの、赤を表す分割映像データ群を第1グループとし、緑を表す分割映像データ群を第2グループとし、青を表す分割映像データ群を第3グループとすることができる。本実施形態では、説明を簡便にするために、Nが3であり、映像データ群をDi[0]〜Di[5]とする。ここで、iは、1水平期間に対応し、0、1、2…、により表される。このとき、第1グループは、2ビットの分割映像データ群AとしてDi[5]、Di[4]を表し、第2グループは、2ビットの分割映像データ群BとしてDi[3]、Di[2]を表し、第3グループは、2ビットの分割映像データ群CとしてDi[1]、Di[0]を表しているものとする(図6A参照)。この場合、上記の信号線群は、3個のグループに分割されて、第1グループに対応する第1分割信号線群、第2グループに対応する第2分割信号線群、第3グループに対応する第3分割信号線群として表示パネル3及び信号ドライバ1に接続されている。
【0030】
(処理0)
図6Aは、信号ドライバ1内に制御回路20が設けられていない場合のタイミングチャートである。図6Bは、図6Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。図6Cは、図6Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【0031】
この場合、図6Aに示されるように、信号ドライバ1内の駆動回路30は、分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ第1分割信号線群、第2分割信号線群、第3分割信号線群に出力する。このとき、分割映像データ群A、分割映像データ群B、分割映像データ群Cは、駆動回路30の出力アンプ回路17から同時に出力される。しかし、出力アンプ回路17は、出力電流能力が高いため、映像データ群を表す信号のレベルが、ハイレベルからローレベル、又は、ローレベルからハイレベルに反転したときに、瞬間的に過渡電流(ピーク電流)が信号線群に流れる。映像データ群を表す信号が同時に反転するため、ピーク電流が信号線群に同時に流れることにより、大きなノイズが発生してしまう。ここで、(処理0)では、図6Bに示されるように、ピーク電流の値が3(単位は省略)を表しているものとする。
【0032】
(処理1)
図7Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして第1所定時間td1が与えられた場合のタイミングチャートである。図7Bは、図7Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。この図7Bは、1水平期間をTと定義し、そのTを32に分けた場合、(0/32)Tのタイミングで分割映像データ群Aが出力され、第1所定時間td1として(11/32)Tのタイミングで分割映像データ群Bが出力され、次の第1所定時間td1として(22/32)Tのタイミングで分割映像データ群Cが出力されることを意味している。図7Cは、図7Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【0033】
図7Aに示されるように、信号ドライバ1内の制御回路20は、1水平期間において、分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ所定時間td1ずらしたタイミングで、駆動回路30に出力する。この場合、駆動回路30は、1水平期間において、制御回路20からの分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ第1分割信号線群、第2分割信号線群、第3分割信号線群に出力する。このとき、分割映像データ群A、分割映像データ群B、分割映像データ群Cは、駆動回路30の出力アンプ回路17から、それぞれ所定時間td1ずらしたタイミングで出力される。ここで、(処理1)では、図7Bに示されるように、ピーク電流の値が1(単位は省略)を表している。即ち、(処理1)では、上述の(処理0)に比べて、ピーク電流の値が1/3に減少している。また、図7Cに示されるように、(処理1)における周波数は、(処理0)における周波数に比べて変化がないものの、(処理1)における周波数成分は、(処理0)における周波数成分に比べて減少している。
【0034】
(処理2)
図8Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして第2所定時間td2が与えられた場合のタイミングチャートである。図8Bは、図8Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。この図8Bは、1水平期間をTと定義し、そのTを32に分けた場合、(0/32)Tのタイミングで分割映像データ群Aが出力され、第2所定時間td2として(5/32)Tのタイミングで分割映像データ群Bが出力され、次の第2所定時間td2として(10/32)Tのタイミングで分割映像データ群Cが出力されることを意味している。図8Cは、図8Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。第2所定時間td2は、第1所定時間td1とは異なり、例えば第1所定時間td1よりも短い。
【0035】
図8Aに示されるように、信号ドライバ1内の制御回路20は、1水平期間において、分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ所定時間td2ずらしたタイミングで、駆動回路30に出力する。この場合、駆動回路30は、1水平期間において、制御回路20からの分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ第1分割信号線群、第2分割信号線群、第3分割信号線群に出力する。このとき、分割映像データ群A、分割映像データ群B、分割映像データ群Cは、駆動回路30の出力アンプ回路17から、それぞれ所定時間td2ずらしたタイミングで出力される。ここで、図8Bに示されるように、ピーク電流の値が1(単位は省略)を表している。即ち、(処理2)では、上述の(処理0)に比べて、ピーク電流の値が1/3に減少している。また、図8Cに示されるように、(処理2)における周波数は、(処理0)における周波数に比べて変化がないものの、(処理2)における周波数成分は、(処理0)における周波数成分に比べて減少している。その周波数成分は、(処理1)における周波数成分とは異なっている。
【0036】
(ノイズ低減処理)
図9Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして、例えば、第1所定時間td1と第2所定時間td2とが交互に与えられた場合のタイミングチャートである。図9Bは、図9Aに示される場合において、信号ドライバ1が消費する電流のピーク値を表すピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【0037】
この図9Bは、1水平期間をTと定義し、そのTを32に分けた場合、4種類のタイミングで分割映像データ群A、分割映像データ群B、分割映像データ群Cが出力されることを意味している。
例えば、1種類目では、上述の(処理1)が実行され、(0/32)Tのタイミングで分割映像データ群Aが出力され、第1所定時間td1として(5/32)Tのタイミングで分割映像データ群Bが出力され、次の第1所定時間td1として(11/32)Tのタイミングで分割映像データ群Cが出力される。
2種類目では、上述の(処理2)が実行され、(0/32)Tのタイミングで分割映像データ群Aが出力され、第2所定時間td2として(7/32)Tのタイミングで分割映像データ群Bが出力され、次の第2所定時間td2として(15/32)Tのタイミングで分割映像データ群Cが出力される。
3種類目では、(処理1)が実行され、(0/32)Tのタイミングで分割映像データ群Aが出力され、第1所定時間td1として(9/32)Tのタイミングで分割映像データ群Bが出力され、次の第1所定時間td1として(19/32)Tのタイミングで分割映像データ群Cが出力される。
4種類目では、(処理2)が実行され、(0/32)Tのタイミングで分割映像データ群Aが出力され、第2所定時間td2として(11/32)Tのタイミングで分割映像データ群Bが出力され、次の第2所定時間td2として(23/32)Tのタイミングで分割映像データ群Cが出力される。
【0038】
制御回路20は、上述のように、(処理1)と(処理2)とを繰り返すノイズ低減処理を実行する。即ち、第1水平期間において、遅延制御回路23は、第1所定時間td1を所定時間tdとして制御回路20に通知する。第1水平期間の次の第2水平期間において、遅延制御回路23は、第1所定時間td1とは異なる第2所定時間td2を所定時間tdとして制御回路20に通知する。
【0039】
この場合、図9Aに示されるように、制御回路20は、1水平期間において、分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ所定時間td1ずらしたタイミングで、駆動回路30に出力する。このとき、分割映像データ群A、分割映像データ群B、分割映像データ群Cは、駆動回路30の出力アンプ回路17から、それぞれ所定時間td1ずらしたタイミングで出力される。制御回路20は、次の1水平期間において、分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ所定時間td2ずらしたタイミングで、駆動回路30に出力する。このとき、分割映像データ群A、分割映像データ群B、分割映像データ群Cは、駆動回路30の出力アンプ回路17から、それぞれ所定時間td2ずらしたタイミングで出力される。制御回路20は、ノイズ低減処理として上述の(処理1)と(処理2)とを繰り返すことにより、図9Bに示されるように、(ノイズ低減処理)における周波数は、(処理1)、(処理2)における周波数に比べて変化がないものの、(ノイズ低減処理)における周波数成分は、(処理1)、(処理2)における周波数成分に比べて大幅に減少している。即ち、制御回路20が4種類のタイミングで分割映像データ群A、分割映像データ群B、分割映像データ群Cを出力することにより、(ノイズ低減処理)における周波数成分が(処理1)、(処理2)における周波数成分に比べて大幅に減少する。
【0040】
このように、本発明の実施形態による表示装置10では、1水平期間における映像データ群をそれぞれ所定時間tdずらしたタイミングで信号線群に出力する。このときに、水平期間毎に所定時間tdを変化させることにより、特定の周波数に対するエネルギーの集中を抑えることができる。したがって、本発明の実施形態による表示装置10では、信号ドライバ1が表示パネル3に映像データ群を転送するときに発生するノイズを、従来よりも低減することができる。
【0041】
なお、本発明の実施形態による表示装置10では、図10、図11に示されるように、遅延制御回路23を信号ドライバ1内に設けてもよい。
【図面の簡単な説明】
【0042】
【図1】図1は、一般的な表示装置100の構成を示している。
【図2】図2は、図1の信号ドライバ101の構成を示している。
【図3】図3は、本発明の実施形態による表示装置10の構成を示している。
【図4】図4は、図3の信号ドライバ1の構成を示している。
【図5】図5は、図4の制御回路20の構成を示している。
【図6A】図6Aは、信号ドライバ1内に制御回路20が設けられていない場合のタイミングチャートである。
【図6B】図6Bは、図6Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。
【図6C】図6Cは、図6Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【図7A】図7Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして第1所定時間td1が与えられた場合のタイミングチャートである。
【図7B】図7Bは、図7Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。
【図7C】図7Cは、図7Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【図8A】図8Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして第2所定時間td2が与えられた場合のタイミングチャートである。
【図8B】図8Bは、図8Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。
【図8C】図8Cは、図8Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【図9A】図9Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして、例えば、第1所定時間td1と第2所定時間td2とが交互に与えられた場合のタイミングチャートである。
【図9B】図9Bは、図9Aに示される場合において、信号ドライバ1が消費する電流のピーク値を表すピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【図10】図10は、本発明の他の実施形態による表示装置10の構成を示している。
【図11】図11は、図10の信号ドライバ1の構成を示している。
【符号の説明】
【0043】
1 信号ドライバ、
2 走査ドライバ、
3 表示パネル(表示部)、
4 タイミングコントローラ、
5、6 制御線、
7 データ線、
10 表示装置、
11 入力バッファ、
12 シリアル/パラレル変換回路、
13 内部バス、
14 第1のラッチ回路、
15 第2のラッチ回路、
16 デジタル/アナログ(D/A)コンバータ、
17 出力アンプ回路、
21 分割回路、
22 遅延回路、
22−1〜22−N 遅延部、
23 遅延制御回路、
100 表示装置、
101 信号ドライバ、
td 所定時間、
td1 第1所定時間、
td2 第2所定時間、
【技術分野】
【0001】
本発明は、TFT(Thin Film Transistor)型液晶表示装置、単純マトリクス型液晶表示装置、エレクトロルミネセンス(EL)表示装置、プラズマ表示装置などの表示装置、及び、表示装置の信号ドライバに関する。
【背景技術】
【0002】
液晶テレビなど、平面型の表示装置が大型化するに従い、より高精細に表示すること、よりなめらかに動きを表現することが、要求されるようになってきている。これらの要求を満足させるためには、より広帯域の映像データが必要とされ、表示装置に対してクロックの高速化が進んできている。しかしながら、クロックの高速化と、表示装置の大型化に伴う電源の影響、及び、グランドインピーダンスの悪化の影響とにより、EMI(Electromagnetic Interference:電磁干渉、電磁波妨害)が懸念されるようになってきている。
【0003】
図1、図2を用いて、EMIの影響について説明する。
【0004】
一般的に、D/Aコンバータ16は、出力インピーダンスが高く、表示パネル3を直接駆動することができない。即ち、出力電流能力が低い。そこで、信号ドライバ101の出力として、出力電流能力が高い出力アンプ回路17(出力バッファ)が用いられる。これにより、信号ドライバ101は、出力アンプ回路17によって、映像データ群(出力電圧群)を信号線群に出力することができる。しかし、出力アンプ回路17は、出力電流能力が高いため、映像データ群を表す信号のレベルが、ハイレベルからローレベル、又は、ローレベルからハイレベルに反転したときに、瞬間的に過渡電流(ピーク電流)が信号線群に流れる。映像データ群を表す信号が同時に反転するため、ピーク電流が信号線群に同時に流れることにより、大きなノイズが発生してしまう。このノイズを低減させる必要がある。
【0005】
EMIの改善に関連する技術としては、特開平11−259050号公報(特許文献1参照)に記載された「液晶表示装置の駆動方法及び駆動装置」が知られている。特開平11−259050号公報に記載された技術では、タイミングコントローラ4からソースドライバ(信号ドライバ101)へ表示データを転送するときに発生するノイズを低減させている。これを実現するために、タイミングコントローラ4内にn個の遅延回路を設け、n個の遅延回路は、n個の表示データをそれぞれ決められた時間だけずらしたタイミングでn個の信号ドライバ101に出力する。
【0006】
また、EMIの改善に関連する技術としては、特開2003−8424号公報(特許文献2参照)に記載された「半導体装置のノイズ低減回路」が知られている。特開2003−8424号公報に記載された技術では、半導体装置が液晶表示データ制御回路(上述では信号ドライバ101)として用いられ、信号ドライバ101の出力を転送するときに発生するノイズを低減させている。これを実現するために、信号ドライバ101内に遅延回路群であるノイズ低減回路を設け、ノイズ低減回路は、その出力をそれぞれ決められた時間だけずらしたタイミングで出力する。
【0007】
【特許文献1】特開平11−259050号公報
【特許文献2】特開2003−8424号公報
【発明の開示】
【発明が解決しようとする課題】
【0008】
上述のように、特開平11−259050号公報に記載された技術では、タイミングコントローラ4から信号ドライバ101への表示データの転送として、タイミングコントローラ4内のn個の遅延回路は、n個の表示データをそれぞれ決められた時間だけずらしたタイミングでn個の信号ドライバ101に出力している。ところが、最近の表示装置において、タイミングコントローラ4から信号ドライバ101へのデータ転送として、上述のLVDSを基とした小振幅な差動信号を用いることが一般的になってきている。このようなデータ転送方式では、タイミングコントローラ4内の出力バッファは定電流で動作しているため、出力バッファで消費する電流に過大なピーク電流は発生しない。即ち、タイミングコントローラ4内のn個の遅延回路が、n個の表示データをそれぞれ決められた時間だけずらしたタイミングでn個の信号ドライバ101に出力する必要はない。そのため、特開平11−259050号公報に記載された技術では、近年の表示装置における過大なピーク電流や、EMIの改善には対応できない。
【0009】
また、特開平11−259050号公報に記載された技術では、遅延時間として、映像データの転送クロックよりも短い時間が要求される。タイミングコントローラ4と信号ドライバ101との間で、LVDSを基とした小振幅な差動信号を採用する場合、タイミングコントローラ4は、通常、映像データ群を表示データとしてシリアル化して信号ドライバ101に出力する。そのため、タイミングコントローラ4による出力の周波数は、数100MHzと非常に高い周波数となっている。この周波数での遅延の制御は、コストアップ{高精度、かつ、調整の範囲を広くするためには、PLL(Phase Locked Loop)などを用いてタイミングを生成することを要する。}になるか、もしくは、調整の範囲が狭いのでピーク電流を充分に低減することができないものと考えられる。
【0010】
上述のように、特開2003−8424号公報に記載された技術では、半導体装置が信号ドライバ101として用いられ、信号ドライバ101の出力の転送として、信号ドライバ101内のノイズ低減回路は、その出力をそれぞれ決められた時間だけずらしたタイミングで出力している。しかしながら、ノイズ低減回路の出力が何なのか、ノイズ低減回路の出力先が何なのか、ノイズ低減回路がどことどこの間に接続されているのか、について明確に記載されていない。このため、特開2003−8424号公報に記載された技術について充分に検討することは困難であるが、この技術に対して、更に改良する余地がある。
【0011】
このように、信号ドライバ101が表示パネル3に映像データ群を転送するときに発生するノイズを、従来よりも低減することが望まれる。
【課題を解決するための手段】
【0012】
以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【0013】
本発明の表示装置(10)は、信号線群に接続された表示部(3)及び信号ドライバ(1)と、遅延制御回路(23)とを具備している。前記信号ドライバ(1)は、1水平期間において、映像データ群をそれぞれ所定時間(td)ずらしたタイミングで前記信号線群に出力する。前記遅延制御回路(23)は、水平期間毎に前記所定時間(td)を変化させて前記信号ドライバ(1)に通知する。
【発明の効果】
【0014】
本発明の表示装置(10)では、1水平期間における映像データ群をそれぞれ所定時間(td)ずらしたタイミングで信号線群に出力する。このときに、所定時間(td)を水平期間毎に変化させることにより、信号ドライバ(1)が表示パネル(3)に映像データ群を転送するときに発生するノイズを、従来よりも低減することができる。
【発明を実施するための最良の形態】
【0015】
以下に添付図面を参照して、本発明の実施形態による表示装置について詳細に説明する。
【0016】
図3は、本発明の実施形態による表示装置10の構成を示している。本発明の実施形態による表示装置10は、n個(nは2以上の整数)の信号ドライバ1と、m個(mは2以上の整数)の走査ドライバ2と、表示パネル(表示部)3と、タイミングコントローラ4と、遅延制御回路23とを具備している。
【0017】
表示パネル3は、画素(図示しない)がマトリクス状に配置されている。画素の行には、それぞれ複数の走査線(図示しない)が接続され、画素の列には、それぞれ複数の信号線(図示しない)が接続されている。複数の走査線はm個の走査線群に分割され、m個の走査線群は、それぞれ、m個の走査ドライバ2に接続されている。複数の信号線はn個の信号線群に分割され、n個の信号線群は、それぞれ、n個の信号ドライバ1に接続されている。タイミングコントローラ4は、それぞれn個のデータ線7を介してn個の信号ドライバ1に接続されている。また、タイミングコントローラ4は、制御線5を介してm個の走査ドライバ2に接続され、制御線6を介してn個の信号ドライバ1に接続されている。遅延制御回路23は、制御線(図示しない)を介してn個の信号ドライバ1に接続されている。
【0018】
タイミングコントローラ4は、赤色、緑色、青色を表す映像データ群と、水平同期信号、垂直同期信号、クロック信号を表すタイミング信号とをパラレルに入力する。タイミングコントローラ4は、タイミング信号に基づいて、m個の走査ドライバ2を制御するための走査ドライバ用制御信号と、n個の信号ドライバ1を制御するための信号ドライバ用制御信号とを生成する。また、n個の信号ドライバ1の構成に合わせて、映像データの並べ替え、タイミング調整、ビット数変換などの処理を行う。
【0019】
タイミングコントローラ4は、制御線5を介して、走査ドライバ用制御信号をm個の走査ドライバ2に送信する。m個の走査ドライバ2の各々は、走査ドライバ用制御信号に応じて、走査線群を駆動する。
【0020】
また、タイミングコントローラ4は、制御線6を介して、信号ドライバ用制御信号をn個の信号ドライバ1に送信し、かつ、n個のデータ線7を介して、映像データ群がシリアル化された表示データをそれぞれn個の信号ドライバ1に送信する。タイミングコントローラ4と、n個の信号ドライバ1の各々との間において、表示データのデータ転送には、LVDSを基とした小振幅な差動信号が用いられている。n個の信号ドライバ1の各々は、信号ドライバ用制御信号及び表示データに応じて、信号線群を駆動する。
【0021】
遅延制御回路23は、水平同期信号を入力する。遅延制御回路23は、この水平同期信号に応じて、所定時間tdを表す信号をn個の信号ドライバ1に出力する。遅延制御回路23は、水平期間毎に所定時間tdを変化させてn個の信号ドライバ1に通知する。
【0022】
図4は、図3の信号ドライバ1の構成を示している。信号ドライバ1は、入力バッファ11と、シリアル/パラレル変換回路12と、制御回路20と、駆動回路30とを具備している。
【0023】
入力バッファ11は、タイミングコントローラ4からの表示データを受信する。シリアル/パラレル変換回路12は、その表示データに対してシリアル/パラレル変換を施し、映像データ群を制御回路20に出力する。制御回路20は、シリアル/パラレル変換回路12からの映像データ群と、遅延制御回路23からの所定時間tdを表す信号とを入力する。制御回路20は、1水平期間における映像データ群をそれぞれ所定時間tdずらしたタイミングで駆動回路30に出力する。
【0024】
駆動回路30は、内部バス13と、第1のラッチ回路14と、第2のラッチ回路15と、デジタル/アナログ(D/A)コンバータ16と、出力アンプ回路17とを具備している。
【0025】
制御回路20からの映像データ群は、内部バス13を介して、映像データ群を第1のラッチ回路14に出力される。第1のラッチ回路14は、その映像データ群を記憶し、信号ドライバ用制御信号に応じて映像データ群を第2のラッチ回路15に出力する。第2のラッチ回路15は、1水平期間において、第1のラッチ回路14からの映像データ群を記憶し、信号ドライバ用制御信号に応じて映像データ群をD/Aコンバータ16に出力する。D/Aコンバータ16は、第2のラッチ回路15からの映像データ群に対してデジタル/アナログ変換を施し、その映像データ群に応じた出力電圧群を出力する。出力アンプ回路17は、その出力電圧群をそれぞれ信号線群に出力する。
【0026】
図5は、図4の制御回路20の構成を示している。制御回路20は、分割回路21と、遅延回路22とを具備している。遅延回路22は、N個(Nは、n>Nを満たす2以上の整数)の遅延部22−1〜22−Nを含んでいる。
【0027】
上記の信号線群は、N個のグループに分割されてN個の分割信号線群として表示パネル3及び信号ドライバ1に接続されている。分割回路21は、1水平期間における映像データ群をN個のグループに分割してN個の分割映像データ群を生成する。遅延回路22の遅延部22−1〜22−Nは、分割回路21からのN個の分割映像データ群と、遅延制御回路23からの所定時間tdを表す信号とを入力する。遅延部22−1〜22−Nは、1水平期間において、N個の分割映像データ群をそれぞれ所定時間tdずらしたタイミングで、駆動回路30に出力する。この場合、駆動回路30は、1水平期間において、遅延部22−1〜22−NからのN個の分割映像データ群をそれぞれN個の分割信号線群に出力する。
【0028】
次に、本発明の実施形態による表示装置10の信号ドライバ1の制御回路20の動作について説明する。
【0029】
本実施形態では、映像データ群をN個のグループに分割する。この際、例えば、Nが3であり、映像データ群のうちの、赤を表す分割映像データ群を第1グループとし、緑を表す分割映像データ群を第2グループとし、青を表す分割映像データ群を第3グループとすることができる。本実施形態では、説明を簡便にするために、Nが3であり、映像データ群をDi[0]〜Di[5]とする。ここで、iは、1水平期間に対応し、0、1、2…、により表される。このとき、第1グループは、2ビットの分割映像データ群AとしてDi[5]、Di[4]を表し、第2グループは、2ビットの分割映像データ群BとしてDi[3]、Di[2]を表し、第3グループは、2ビットの分割映像データ群CとしてDi[1]、Di[0]を表しているものとする(図6A参照)。この場合、上記の信号線群は、3個のグループに分割されて、第1グループに対応する第1分割信号線群、第2グループに対応する第2分割信号線群、第3グループに対応する第3分割信号線群として表示パネル3及び信号ドライバ1に接続されている。
【0030】
(処理0)
図6Aは、信号ドライバ1内に制御回路20が設けられていない場合のタイミングチャートである。図6Bは、図6Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。図6Cは、図6Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【0031】
この場合、図6Aに示されるように、信号ドライバ1内の駆動回路30は、分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ第1分割信号線群、第2分割信号線群、第3分割信号線群に出力する。このとき、分割映像データ群A、分割映像データ群B、分割映像データ群Cは、駆動回路30の出力アンプ回路17から同時に出力される。しかし、出力アンプ回路17は、出力電流能力が高いため、映像データ群を表す信号のレベルが、ハイレベルからローレベル、又は、ローレベルからハイレベルに反転したときに、瞬間的に過渡電流(ピーク電流)が信号線群に流れる。映像データ群を表す信号が同時に反転するため、ピーク電流が信号線群に同時に流れることにより、大きなノイズが発生してしまう。ここで、(処理0)では、図6Bに示されるように、ピーク電流の値が3(単位は省略)を表しているものとする。
【0032】
(処理1)
図7Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして第1所定時間td1が与えられた場合のタイミングチャートである。図7Bは、図7Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。この図7Bは、1水平期間をTと定義し、そのTを32に分けた場合、(0/32)Tのタイミングで分割映像データ群Aが出力され、第1所定時間td1として(11/32)Tのタイミングで分割映像データ群Bが出力され、次の第1所定時間td1として(22/32)Tのタイミングで分割映像データ群Cが出力されることを意味している。図7Cは、図7Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【0033】
図7Aに示されるように、信号ドライバ1内の制御回路20は、1水平期間において、分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ所定時間td1ずらしたタイミングで、駆動回路30に出力する。この場合、駆動回路30は、1水平期間において、制御回路20からの分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ第1分割信号線群、第2分割信号線群、第3分割信号線群に出力する。このとき、分割映像データ群A、分割映像データ群B、分割映像データ群Cは、駆動回路30の出力アンプ回路17から、それぞれ所定時間td1ずらしたタイミングで出力される。ここで、(処理1)では、図7Bに示されるように、ピーク電流の値が1(単位は省略)を表している。即ち、(処理1)では、上述の(処理0)に比べて、ピーク電流の値が1/3に減少している。また、図7Cに示されるように、(処理1)における周波数は、(処理0)における周波数に比べて変化がないものの、(処理1)における周波数成分は、(処理0)における周波数成分に比べて減少している。
【0034】
(処理2)
図8Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして第2所定時間td2が与えられた場合のタイミングチャートである。図8Bは、図8Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。この図8Bは、1水平期間をTと定義し、そのTを32に分けた場合、(0/32)Tのタイミングで分割映像データ群Aが出力され、第2所定時間td2として(5/32)Tのタイミングで分割映像データ群Bが出力され、次の第2所定時間td2として(10/32)Tのタイミングで分割映像データ群Cが出力されることを意味している。図8Cは、図8Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。第2所定時間td2は、第1所定時間td1とは異なり、例えば第1所定時間td1よりも短い。
【0035】
図8Aに示されるように、信号ドライバ1内の制御回路20は、1水平期間において、分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ所定時間td2ずらしたタイミングで、駆動回路30に出力する。この場合、駆動回路30は、1水平期間において、制御回路20からの分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ第1分割信号線群、第2分割信号線群、第3分割信号線群に出力する。このとき、分割映像データ群A、分割映像データ群B、分割映像データ群Cは、駆動回路30の出力アンプ回路17から、それぞれ所定時間td2ずらしたタイミングで出力される。ここで、図8Bに示されるように、ピーク電流の値が1(単位は省略)を表している。即ち、(処理2)では、上述の(処理0)に比べて、ピーク電流の値が1/3に減少している。また、図8Cに示されるように、(処理2)における周波数は、(処理0)における周波数に比べて変化がないものの、(処理2)における周波数成分は、(処理0)における周波数成分に比べて減少している。その周波数成分は、(処理1)における周波数成分とは異なっている。
【0036】
(ノイズ低減処理)
図9Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして、例えば、第1所定時間td1と第2所定時間td2とが交互に与えられた場合のタイミングチャートである。図9Bは、図9Aに示される場合において、信号ドライバ1が消費する電流のピーク値を表すピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【0037】
この図9Bは、1水平期間をTと定義し、そのTを32に分けた場合、4種類のタイミングで分割映像データ群A、分割映像データ群B、分割映像データ群Cが出力されることを意味している。
例えば、1種類目では、上述の(処理1)が実行され、(0/32)Tのタイミングで分割映像データ群Aが出力され、第1所定時間td1として(5/32)Tのタイミングで分割映像データ群Bが出力され、次の第1所定時間td1として(11/32)Tのタイミングで分割映像データ群Cが出力される。
2種類目では、上述の(処理2)が実行され、(0/32)Tのタイミングで分割映像データ群Aが出力され、第2所定時間td2として(7/32)Tのタイミングで分割映像データ群Bが出力され、次の第2所定時間td2として(15/32)Tのタイミングで分割映像データ群Cが出力される。
3種類目では、(処理1)が実行され、(0/32)Tのタイミングで分割映像データ群Aが出力され、第1所定時間td1として(9/32)Tのタイミングで分割映像データ群Bが出力され、次の第1所定時間td1として(19/32)Tのタイミングで分割映像データ群Cが出力される。
4種類目では、(処理2)が実行され、(0/32)Tのタイミングで分割映像データ群Aが出力され、第2所定時間td2として(11/32)Tのタイミングで分割映像データ群Bが出力され、次の第2所定時間td2として(23/32)Tのタイミングで分割映像データ群Cが出力される。
【0038】
制御回路20は、上述のように、(処理1)と(処理2)とを繰り返すノイズ低減処理を実行する。即ち、第1水平期間において、遅延制御回路23は、第1所定時間td1を所定時間tdとして制御回路20に通知する。第1水平期間の次の第2水平期間において、遅延制御回路23は、第1所定時間td1とは異なる第2所定時間td2を所定時間tdとして制御回路20に通知する。
【0039】
この場合、図9Aに示されるように、制御回路20は、1水平期間において、分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ所定時間td1ずらしたタイミングで、駆動回路30に出力する。このとき、分割映像データ群A、分割映像データ群B、分割映像データ群Cは、駆動回路30の出力アンプ回路17から、それぞれ所定時間td1ずらしたタイミングで出力される。制御回路20は、次の1水平期間において、分割映像データ群A、分割映像データ群B、分割映像データ群Cをそれぞれ所定時間td2ずらしたタイミングで、駆動回路30に出力する。このとき、分割映像データ群A、分割映像データ群B、分割映像データ群Cは、駆動回路30の出力アンプ回路17から、それぞれ所定時間td2ずらしたタイミングで出力される。制御回路20は、ノイズ低減処理として上述の(処理1)と(処理2)とを繰り返すことにより、図9Bに示されるように、(ノイズ低減処理)における周波数は、(処理1)、(処理2)における周波数に比べて変化がないものの、(ノイズ低減処理)における周波数成分は、(処理1)、(処理2)における周波数成分に比べて大幅に減少している。即ち、制御回路20が4種類のタイミングで分割映像データ群A、分割映像データ群B、分割映像データ群Cを出力することにより、(ノイズ低減処理)における周波数成分が(処理1)、(処理2)における周波数成分に比べて大幅に減少する。
【0040】
このように、本発明の実施形態による表示装置10では、1水平期間における映像データ群をそれぞれ所定時間tdずらしたタイミングで信号線群に出力する。このときに、水平期間毎に所定時間tdを変化させることにより、特定の周波数に対するエネルギーの集中を抑えることができる。したがって、本発明の実施形態による表示装置10では、信号ドライバ1が表示パネル3に映像データ群を転送するときに発生するノイズを、従来よりも低減することができる。
【0041】
なお、本発明の実施形態による表示装置10では、図10、図11に示されるように、遅延制御回路23を信号ドライバ1内に設けてもよい。
【図面の簡単な説明】
【0042】
【図1】図1は、一般的な表示装置100の構成を示している。
【図2】図2は、図1の信号ドライバ101の構成を示している。
【図3】図3は、本発明の実施形態による表示装置10の構成を示している。
【図4】図4は、図3の信号ドライバ1の構成を示している。
【図5】図5は、図4の制御回路20の構成を示している。
【図6A】図6Aは、信号ドライバ1内に制御回路20が設けられていない場合のタイミングチャートである。
【図6B】図6Bは、図6Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。
【図6C】図6Cは、図6Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【図7A】図7Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして第1所定時間td1が与えられた場合のタイミングチャートである。
【図7B】図7Bは、図7Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。
【図7C】図7Cは、図7Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【図8A】図8Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして第2所定時間td2が与えられた場合のタイミングチャートである。
【図8B】図8Bは、図8Aに示される場合において、水平期間と、信号ドライバ1が消費する電流のピーク値を表すピーク電流との関係を示している。
【図8C】図8Cは、図8Bに示されるピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【図9A】図9Aは、信号ドライバ1内に制御回路20が設けられ、その制御回路20に所定時間tdとして、例えば、第1所定時間td1と第2所定時間td2とが交互に与えられた場合のタイミングチャートである。
【図9B】図9Bは、図9Aに示される場合において、信号ドライバ1が消費する電流のピーク値を表すピーク電流が発生する周波数と、その周波数の成分を正規化したときの周波数成分との関係を示している。
【図10】図10は、本発明の他の実施形態による表示装置10の構成を示している。
【図11】図11は、図10の信号ドライバ1の構成を示している。
【符号の説明】
【0043】
1 信号ドライバ、
2 走査ドライバ、
3 表示パネル(表示部)、
4 タイミングコントローラ、
5、6 制御線、
7 データ線、
10 表示装置、
11 入力バッファ、
12 シリアル/パラレル変換回路、
13 内部バス、
14 第1のラッチ回路、
15 第2のラッチ回路、
16 デジタル/アナログ(D/A)コンバータ、
17 出力アンプ回路、
21 分割回路、
22 遅延回路、
22−1〜22−N 遅延部、
23 遅延制御回路、
100 表示装置、
101 信号ドライバ、
td 所定時間、
td1 第1所定時間、
td2 第2所定時間、
【特許請求の範囲】
【請求項1】
信号線群に接続された表示部と、
前記信号線群に接続され、1水平期間において、映像データ群をそれぞれ所定時間ずらしたタイミングで前記信号線群に出力する信号ドライバと、
水平期間毎に前記所定時間を変化させて前記信号ドライバに通知する遅延制御回路と
を具備する表示装置。
【請求項2】
前記信号ドライバは、
1水平期間において、前記映像データ群をそれぞれ所定時間ずらしたタイミングで出力する遅延回路と、
前記1水平期間において、前記遅延回路からの前記映像データ群をそれぞれ前記信号線群に出力する駆動回路と
を具備する請求項1に記載の表示装置。
【請求項3】
前記駆動回路は、
前記遅延回路からの前記映像データ群を記憶する第1のラッチ回路と、
前記1水平期間において、前記第1のラッチ回路に記憶された前記映像データ群を記憶する第2のラッチ回路と、
前記第2のラッチ回路に記憶された前記映像データ群に対してデジタル/アナログ変換を施し、前記映像データ群に応じた出力電圧群を出力するデジタル/アナログコンバータと、
前記出力電圧群をそれぞれ前記信号線群に出力する出力アンプ回路と
を具備する請求項2に記載の表示装置。
【請求項4】
前記信号ドライバは、
前記映像データ群がシリアル化された表示データを受信する受信回路と、
前記表示データに対してシリアル/パラレル変換を施して、前記映像データ群を出力するシリアル/パラレル変換回路と
を更に具備する請求項2又は3に記載の表示装置。
【請求項5】
前記表示データを前記信号ドライバに送信するタイミングコントローラ
を更に具備する請求項4に記載の表示装置。
【請求項6】
前記信号線群は、N個(Nは2以上の整数)のグループに分割されてN個の分割信号線群として前記表示部及び前記信号ドライバに接続され、
前記信号ドライバは、
前記映像データ群を前記N個のグループに分割してN個の分割映像データ群を生成する分割回路
を更に具備し、
前記遅延回路は、
前記1水平期間において、前記N個の分割映像データ群をそれぞれ所定時間ずらしたタイミングで出力するN個の遅延部
を含み、
前記駆動回路は、前記1水平期間において、前記N個の遅延回路からの前記N個の分割映像データ群をそれぞれ前記N個の分割信号線群に出力する
請求項2〜5のいずれかに記載の表示装置。
【請求項7】
前記遅延制御回路は、
第1水平期間において、第1所定時間を前記所定時間として前記信号ドライバに通知し、
前記第1水平期間の次の第2水平期間において、前記第1所定時間とは異なる第2所定時間を前記所定時間として前記信号ドライバに通知する
請求項1〜6のいずれかに記載の表示装置。
【請求項8】
信号線群に接続された表示部及び信号ドライバに適用され、
1水平期間において、映像データ群をそれぞれ所定時間ずらしたタイミングで出力する遅延回路と、
前記1水平期間において、前記遅延回路からの前記映像データ群をそれぞれ前記信号線群に出力する駆動回路と
を具備し、
前記所定時間は、水平期間毎に変化する
信号ドライバ。
【請求項9】
前記駆動回路は、
前記遅延回路からの前記映像データ群を記憶する第1のラッチ回路と、
前記1水平期間において、前記第1のラッチ回路に記憶された前記映像データ群を記憶する第2のラッチ回路と、
前記第2のラッチ回路に記憶された前記映像データ群に対してデジタル/アナログ変換を施し、前記映像データ群に応じた出力電圧群を出力するデジタル/アナログコンバータと、
前記出力電圧群をそれぞれ前記信号線群に出力する出力アンプ回路と
を具備する請求項8に記載の信号ドライバ。
【請求項10】
前記信号ドライバは、
前記映像データ群がシリアル化された表示データを受信する受信回路と、
前記表示データに対してシリアル/パラレル変換を施して、前記映像データ群を出力するシリアル/パラレル変換回路と
を更に具備する請求項8又は9に記載の信号ドライバ。
【請求項11】
前記信号線群は、N個(Nは2以上の整数)のグループに分割されてN個の分割信号線群として前記表示部及び前記信号ドライバに接続され、
前記信号ドライバは、
前記映像データ群を前記N個のグループに分割してN個の分割映像データ群を生成する分割回路
を更に具備し、
前記遅延回路は、
前記1水平期間において、前記N個の分割映像データ群をそれぞれ所定時間ずらしたタイミングで出力するN個の遅延部
を含み、
前記駆動回路は、前記1水平期間において、前記N個の遅延回路からの前記N個の分割映像データ群をそれぞれ前記N個の分割信号線群に出力する
請求項8〜10のいずれかに記載の信号ドライバ。
【請求項12】
水平期間毎に前記所定時間を変化させて前記信号ドライバに通知する遅延制御回路
を更に具備する請求項8〜11のいずれかに記載の信号ドライバ。
【請求項13】
前記遅延制御回路は、
第1水平期間において、第1所定時間を前記所定時間として前記信号ドライバに通知し、
前記第1水平期間の次の第2水平期間において、前記第1所定時間とは異なる第2所定時間を前記所定時間として前記信号ドライバに通知する
請求項12に記載の信号ドライバ。
【請求項14】
信号線群に接続された表示部と、信号ドライバとを具備する表示装置に適用される表示方法であって、
前記信号ドライバが、1水平期間において、映像データ群をそれぞれ所定時間ずらしたタイミングで前記信号線群に出力するステップと、
水平期間毎に前記所定時間を変化させて前記信号ドライバに通知するステップと、
を具備する表示方法。
【請求項15】
前記信号ドライバが前記映像データ群を前記信号線群に出力するステップは、
1水平期間において、前記映像データ群をそれぞれ所定時間ずらしたタイミングで第1のラッチ回路に記憶するステップと、
前記1水平期間において、前記第1のラッチ回路に記憶された前記映像データ群を第2のラッチ回路に記憶するステップと、
前記第2のラッチ回路に記憶された前記映像データ群に対してデジタル/アナログ変換を施し、前記映像データ群に応じた出力電圧群を出力するステップと、
前記出力電圧群をそれぞれ前記信号線群に出力するステップと、
を具備する請求項14に記載の表示方法。
【請求項16】
前記信号ドライバが前記映像データ群を前記信号線群に出力するステップは、
前記映像データ群がシリアル化された表示データを受信するステップと、
前記表示データに対してシリアル/パラレル変換を施して、前記映像データ群を出力するステップと、
を更に具備する請求項15に記載の表示方法。
【請求項17】
前記信号線群は、N個(Nは2以上の整数)のグループに分割されてN個の分割信号線群として前記表示部及び前記信号ドライバに接続され、
前記信号ドライバが前記映像データ群を前記信号線群に出力するステップは、
前記映像データ群を前記N個のグループに分割してN個の分割映像データ群を生成するステップと、
前記1水平期間において、前記N個の分割映像データ群をそれぞれ所定時間ずらしたタイミングで第1のラッチ回路に記憶するステップと、
前記1水平期間において、前記第1のラッチ回路に記憶された前記N個の分割映像データ群を第2のラッチ回路に記憶するステップと、
前記第2のラッチ回路に記憶された前記N個の分割映像データ群に対してデジタル/アナログ変換を施し、前記N個の分割映像データ群に応じたN個の出力電圧群を出力するステップと、
前記N個の出力電圧群をそれぞれ前記N個の分割信号線群に出力するステップと、
を具備する請求項14に記載の表示方法。
【請求項18】
前記信号ドライバに通知するステップは、
第1水平期間において、第1所定時間を前記所定時間として前記信号ドライバに通知するステップと、
前記第1水平期間の次の第2水平期間において、前記第1所定時間とは異なる第2所定時間を前記所定時間として前記信号ドライバに通知するステップと、
を具備する請求項14〜17のいずれかに記載の表示方法。
【請求項1】
信号線群に接続された表示部と、
前記信号線群に接続され、1水平期間において、映像データ群をそれぞれ所定時間ずらしたタイミングで前記信号線群に出力する信号ドライバと、
水平期間毎に前記所定時間を変化させて前記信号ドライバに通知する遅延制御回路と
を具備する表示装置。
【請求項2】
前記信号ドライバは、
1水平期間において、前記映像データ群をそれぞれ所定時間ずらしたタイミングで出力する遅延回路と、
前記1水平期間において、前記遅延回路からの前記映像データ群をそれぞれ前記信号線群に出力する駆動回路と
を具備する請求項1に記載の表示装置。
【請求項3】
前記駆動回路は、
前記遅延回路からの前記映像データ群を記憶する第1のラッチ回路と、
前記1水平期間において、前記第1のラッチ回路に記憶された前記映像データ群を記憶する第2のラッチ回路と、
前記第2のラッチ回路に記憶された前記映像データ群に対してデジタル/アナログ変換を施し、前記映像データ群に応じた出力電圧群を出力するデジタル/アナログコンバータと、
前記出力電圧群をそれぞれ前記信号線群に出力する出力アンプ回路と
を具備する請求項2に記載の表示装置。
【請求項4】
前記信号ドライバは、
前記映像データ群がシリアル化された表示データを受信する受信回路と、
前記表示データに対してシリアル/パラレル変換を施して、前記映像データ群を出力するシリアル/パラレル変換回路と
を更に具備する請求項2又は3に記載の表示装置。
【請求項5】
前記表示データを前記信号ドライバに送信するタイミングコントローラ
を更に具備する請求項4に記載の表示装置。
【請求項6】
前記信号線群は、N個(Nは2以上の整数)のグループに分割されてN個の分割信号線群として前記表示部及び前記信号ドライバに接続され、
前記信号ドライバは、
前記映像データ群を前記N個のグループに分割してN個の分割映像データ群を生成する分割回路
を更に具備し、
前記遅延回路は、
前記1水平期間において、前記N個の分割映像データ群をそれぞれ所定時間ずらしたタイミングで出力するN個の遅延部
を含み、
前記駆動回路は、前記1水平期間において、前記N個の遅延回路からの前記N個の分割映像データ群をそれぞれ前記N個の分割信号線群に出力する
請求項2〜5のいずれかに記載の表示装置。
【請求項7】
前記遅延制御回路は、
第1水平期間において、第1所定時間を前記所定時間として前記信号ドライバに通知し、
前記第1水平期間の次の第2水平期間において、前記第1所定時間とは異なる第2所定時間を前記所定時間として前記信号ドライバに通知する
請求項1〜6のいずれかに記載の表示装置。
【請求項8】
信号線群に接続された表示部及び信号ドライバに適用され、
1水平期間において、映像データ群をそれぞれ所定時間ずらしたタイミングで出力する遅延回路と、
前記1水平期間において、前記遅延回路からの前記映像データ群をそれぞれ前記信号線群に出力する駆動回路と
を具備し、
前記所定時間は、水平期間毎に変化する
信号ドライバ。
【請求項9】
前記駆動回路は、
前記遅延回路からの前記映像データ群を記憶する第1のラッチ回路と、
前記1水平期間において、前記第1のラッチ回路に記憶された前記映像データ群を記憶する第2のラッチ回路と、
前記第2のラッチ回路に記憶された前記映像データ群に対してデジタル/アナログ変換を施し、前記映像データ群に応じた出力電圧群を出力するデジタル/アナログコンバータと、
前記出力電圧群をそれぞれ前記信号線群に出力する出力アンプ回路と
を具備する請求項8に記載の信号ドライバ。
【請求項10】
前記信号ドライバは、
前記映像データ群がシリアル化された表示データを受信する受信回路と、
前記表示データに対してシリアル/パラレル変換を施して、前記映像データ群を出力するシリアル/パラレル変換回路と
を更に具備する請求項8又は9に記載の信号ドライバ。
【請求項11】
前記信号線群は、N個(Nは2以上の整数)のグループに分割されてN個の分割信号線群として前記表示部及び前記信号ドライバに接続され、
前記信号ドライバは、
前記映像データ群を前記N個のグループに分割してN個の分割映像データ群を生成する分割回路
を更に具備し、
前記遅延回路は、
前記1水平期間において、前記N個の分割映像データ群をそれぞれ所定時間ずらしたタイミングで出力するN個の遅延部
を含み、
前記駆動回路は、前記1水平期間において、前記N個の遅延回路からの前記N個の分割映像データ群をそれぞれ前記N個の分割信号線群に出力する
請求項8〜10のいずれかに記載の信号ドライバ。
【請求項12】
水平期間毎に前記所定時間を変化させて前記信号ドライバに通知する遅延制御回路
を更に具備する請求項8〜11のいずれかに記載の信号ドライバ。
【請求項13】
前記遅延制御回路は、
第1水平期間において、第1所定時間を前記所定時間として前記信号ドライバに通知し、
前記第1水平期間の次の第2水平期間において、前記第1所定時間とは異なる第2所定時間を前記所定時間として前記信号ドライバに通知する
請求項12に記載の信号ドライバ。
【請求項14】
信号線群に接続された表示部と、信号ドライバとを具備する表示装置に適用される表示方法であって、
前記信号ドライバが、1水平期間において、映像データ群をそれぞれ所定時間ずらしたタイミングで前記信号線群に出力するステップと、
水平期間毎に前記所定時間を変化させて前記信号ドライバに通知するステップと、
を具備する表示方法。
【請求項15】
前記信号ドライバが前記映像データ群を前記信号線群に出力するステップは、
1水平期間において、前記映像データ群をそれぞれ所定時間ずらしたタイミングで第1のラッチ回路に記憶するステップと、
前記1水平期間において、前記第1のラッチ回路に記憶された前記映像データ群を第2のラッチ回路に記憶するステップと、
前記第2のラッチ回路に記憶された前記映像データ群に対してデジタル/アナログ変換を施し、前記映像データ群に応じた出力電圧群を出力するステップと、
前記出力電圧群をそれぞれ前記信号線群に出力するステップと、
を具備する請求項14に記載の表示方法。
【請求項16】
前記信号ドライバが前記映像データ群を前記信号線群に出力するステップは、
前記映像データ群がシリアル化された表示データを受信するステップと、
前記表示データに対してシリアル/パラレル変換を施して、前記映像データ群を出力するステップと、
を更に具備する請求項15に記載の表示方法。
【請求項17】
前記信号線群は、N個(Nは2以上の整数)のグループに分割されてN個の分割信号線群として前記表示部及び前記信号ドライバに接続され、
前記信号ドライバが前記映像データ群を前記信号線群に出力するステップは、
前記映像データ群を前記N個のグループに分割してN個の分割映像データ群を生成するステップと、
前記1水平期間において、前記N個の分割映像データ群をそれぞれ所定時間ずらしたタイミングで第1のラッチ回路に記憶するステップと、
前記1水平期間において、前記第1のラッチ回路に記憶された前記N個の分割映像データ群を第2のラッチ回路に記憶するステップと、
前記第2のラッチ回路に記憶された前記N個の分割映像データ群に対してデジタル/アナログ変換を施し、前記N個の分割映像データ群に応じたN個の出力電圧群を出力するステップと、
前記N個の出力電圧群をそれぞれ前記N個の分割信号線群に出力するステップと、
を具備する請求項14に記載の表示方法。
【請求項18】
前記信号ドライバに通知するステップは、
第1水平期間において、第1所定時間を前記所定時間として前記信号ドライバに通知するステップと、
前記第1水平期間の次の第2水平期間において、前記第1所定時間とは異なる第2所定時間を前記所定時間として前記信号ドライバに通知するステップと、
を具備する請求項14〜17のいずれかに記載の表示方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6A】
【図6B】
【図6C】
【図7A】
【図7B】
【図7C】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図10】
【図11】
【公開番号】特開2010−39061(P2010−39061A)
【公開日】平成22年2月18日(2010.2.18)
【国際特許分類】
【出願番号】特願2008−199784(P2008−199784)
【出願日】平成20年8月1日(2008.8.1)
【出願人】(302062931)NECエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成22年2月18日(2010.2.18)
【国際特許分類】
【出願日】平成20年8月1日(2008.8.1)
【出願人】(302062931)NECエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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