表示装置
【課題】双方向スキャン可能であり、回路規模を抑えた駆動回路を有する表示装置を提供する。
【解決手段】表示装置の駆動回路は、連続して並ぶ第１〜第３出力信号線Ｇ２ｉ−１〜Ｇ２ｉ＋１と、クロック信号が印加される第１クロック信号線ＣＫ２と、第１クロック信号とはアクティブ電位が時間的に重ならないクロック信号が印加される第２クロック信号線ＣＫ４と、第２出力信号線がソースに接続され、第１クロック信号線がドレインに接続されたトランジスタである第１トランジスタＴ５と、第２クロック信号がアクティブ電位である場合に、第１トランジスタのゲートを非アクティブ電位とする第２トランジスタＴ２，Ｔ３と、を備え、第１及び第３出力信号線に対して出力する回路は、第２出力信号線に対して出力する回路とは表示領域を介して反対側に配置され、第１トランジスタのゲートには、第１及び第３出力信号線がそれぞれ整流装置を介して接続されている。
【解決手段】表示装置の駆動回路は、連続して並ぶ第１〜第３出力信号線Ｇ２ｉ−１〜Ｇ２ｉ＋１と、クロック信号が印加される第１クロック信号線ＣＫ２と、第１クロック信号とはアクティブ電位が時間的に重ならないクロック信号が印加される第２クロック信号線ＣＫ４と、第２出力信号線がソースに接続され、第１クロック信号線がドレインに接続されたトランジスタである第１トランジスタＴ５と、第２クロック信号がアクティブ電位である場合に、第１トランジスタのゲートを非アクティブ電位とする第２トランジスタＴ２，Ｔ３と、を備え、第１及び第３出力信号線に対して出力する回路は、第２出力信号線に対して出力する回路とは表示領域を介して反対側に配置され、第１トランジスタのゲートには、第１及び第３出力信号線がそれぞれ整流装置を介して接続されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報通信端末やテレビ受像機の表示デバイスとして、液晶表示装置が広く用いられている。また、有機ＥＬ表示装置（ＯＬＥＤ）、電界放出ディスプレイ装置（ＦＥＤ）なども、薄型の表示装置として知られている。液晶表示装置は、２つの基板の間に封じ込められた液晶組成物の配向を、電界を変化させることにより変え、２つの基板と液晶組成物を通過する光の透過度合いを制御することにより画像を表示させる装置である。
【０００３】
このような液晶表示装置を含め、所定の階調値に対応する電圧を画面の各画素に印加する表示装置では、各画素に階調値に対応する電圧を印加するための画素トランジスタが配置されている。一般に、画面の１ライン分の画素トランジスタのゲートは一つの信号線（以下「走査信号線」という。）に接続され、この走査信号線は、駆動回路により、各ライン毎に順にこの画素トランジスタを導通させるアクティブ電圧を出力するように制御されている。また、画面の上下を反転させても表示できるように、アクティブ電圧を出力する順を順方向と逆方向との両方で行うことができる双方向スキャン機能を有するものもある。
【０００４】
特許文献１には、双方向スキャンを実現するための回路が開示されており、各ラインに順方向と逆方向を切替えるためのスイッチが設けられている。特許文献２には、双方向スキャンを実現するために、各走査信号線の一端に順方向のスキャンを行うための回路が設置され、他端に逆方向のスキャンを行うための回路が設置された画像表示装置について開示されている。特許文献３には、表示領域の片側に配置された双方向のスキャンが可能な回路について開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−５５４９３号公報
【特許文献２】特開２００８−２７６８４９号公報
【特許文献３】米国特許第５８５９６３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の特許文献１ではスキャン方向を切替えるために、各ラインに２つずつのトランジスタを必要とし、特許文献２では、表示領域の両側にそれぞれ一方向に走査するための駆動回路を必要とする構成となっているため、回路規模の増大を余儀なくされている。また、特許文献３では、表示領域の一方の側に双方向にスキャン可能な回路が配置されているため、一方の側の回路規模が大きくなってしまう。近年、表示領域の周囲の領域である額縁領域の縮小化の要請があるが、回路規模の拡大は額縁領域の縮小化を妨げることとなると共に、消費電力の増大を招く原因ともなる。
【０００７】
本発明は、上述の事情に鑑みてされたものであり、双方向スキャン可能であり、かつ回路規模を抑えた駆動回路を有する表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の表示装置は、複数の出力信号線に対して、順に画素トランジスタを導通させる電位であるアクティブ電位を印加する駆動回路を備え、前記駆動回路は、前記複数の出力信号線であり、連続して並ぶ３つの出力信号線である第１出力信号線、第２出力信号線及び第３出力信号線と、クロック信号である第１クロック信号が印加される第１クロック信号線と、前記第１クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第２クロック信号が印加される第２クロック信号線と、前記第２出力信号線が、直接又は間接的にソース及びドレインのいずれか一方に接続され、前記第１クロック信号線が、直接又は間接的に前記ソース及びドレインのいずれか他方に接続されたトランジスタである第１トランジスタと、前記第２クロック信号がアクティブ電位である場合に、前記第１トランジスタのゲートを直接又は間接的に非アクティブ電位とする第２トランジスタと、を備え、前記第１出力信号線及び前記第３出力信号線に対してアクティブ電位を出力する回路は、前記第２出力信号線に対してアクティブ電位を出力する回路とは表示領域を介して反対側に配置され、前記第１トランジスタのゲートには、前記第１出力信号線及び前記第３出力信号線がそれぞれ整流装置を介して直接又は間接的に接続されている、ことを特徴とする表示装置である。
【０００９】
また、本発明の表示装置において、第１出力信号線は、第１及び第２クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第３クロック信号が印加されることによりアクティブ電位を出力し、第３出力信号線は、第１〜第３クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第４クロック信号が印加されることによりアクティブ電位を出力し、第１出力信号線、第２出力信号線及び第３出力信号線の順にアクティブ電位を出力する場合には、第１〜第４クロック信号は、第３クロック信号、第１クロック信号、第４クロック信号、及び第２クロック信号の順にアクティブ電位となる４相クロックであり、第３出力信号線、第２出力信号線及び第１出力信号線の順にアクティブ電位を出力する場合には、第１〜第４クロック信号は、第４クロック信号、第１クロック信号、第３クロック信号、及び第２クロック信号の順にアクティブ電位となる４相クロックである、とすることができる。
【００１０】
また、本発明の表示装置において、前記メイントランジスタのゲートと前記第２トランジスタのソース及びドレインのいずれかの間には、ゲートが前記アクティブ電位より絶対値の小さい中間電圧に固定された耐電圧用のトランジスタを備える、こととしてもよい。
【００１１】
また、本発明の表示装置では、前記第２クロック信号と前記第２出力信号線がアクティブ電位を出力しない期間第２出力信号線へＬｏｗ電位を出力するトランジスタのゲートとの間には、ゲートが前記アクティブ電位より絶対値が小さい中間電圧に固定された降圧用のトランジスタを備えていてもよい。
【００１２】
また、本発明の表示装置では、前記第１トランジスタと前記第２出力信号線がアクティブ電位を出力しない期間第２出力信号線へＬｏｗ電位を出力するトランジスタを最終段回路ブロックで分割することとしてもよい。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係る液晶表示装置について概略的に示す図である。
【図２】液晶パネルの構成を示す図である。
【図３】駆動回路の構成について概略的に示す図である。
【図４】左側駆動回路の回路ブロックの回路構成について具体的に示す図である。
【図５】回路の初段となる初段回路ブロックの回路構成について示す図である。
【図６】回路の最終段となる最終段回路ブロックの回路構成について示す図である。
【図７】図４の回路ブロックの回路の順方向に走査する際の動作のタイミングチャートが示す図である。
【図８】図４の回路ブロックの回路の逆方向に走査する際の動作のタイミングチャートが示す図である。
【図９】左側駆動回路の回路ブロックの変形例である回路ブロックを示す図である。
【図１０】左側駆動回路の回路ブロックの変形例である回路ブロックを示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面において、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。
【００１５】
図１には、本発明の一実施形態に係る液晶表示装置１００が概略的に示されている。この図に示されるように、液晶表示装置１００は、上フレーム１１０及び下フレーム１２０に挟まれるように固定された液晶パネル２００及び不図示のバックライト装置等から構成されている。
【００１６】
図２には、図１の液晶パネル２００の構成が示されている。液晶パネル２００は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）基板２２０とカラーフィルタ基板２３０の２枚の基板を有し、これらの基板の間には液晶組成物が封止されている。ＴＦＴ基板２２０は、走査信号線Ｇ１〜Ｇｎに対して、順に所定の電圧を印加する駆動回路２１０と、画素領域２０２において走査信号線Ｇ１〜Ｇｎに垂直に交差するように延びる不図示の複数のデータ信号線に対して画素の階調値に対応する電圧を印加すると共に、駆動回路２１０を制御する駆動ＩＣ（Integrated Circuit）２６０とを有している。なお、駆動回路２１０は、図面に向って画素領域２０２の右側にある右側駆動回路２１２と、画素領域の左側にある左側駆動回路２１４とを有している。
【００１７】
図３は、駆動回路２１０の回路の構成について概略的に示す図である。右側駆動回路２１２は、奇数番目の走査信号線Ｇ２ｉ−１（ｉは自然数）に対して各画素に配置されたＴＦＴのゲートにＴＦＴのソース・ドレイン間を導通させるためのＨｉｇｈ電圧（アクティブ電圧）を印加するための駆動回路であり、左側駆動回路２１４は、偶数番目の走査信号線Ｇ２ｉに対して各画素に配置されたＴＦＴのゲートにＴＦＴのソース・ドレイン間を導通させるためのＨｉｇｈ電圧を印加するための駆動回路である。スタート信号ＶＳＴを除き、右側駆動回路２１２は左側駆動回路２１４の出力を入力することをトリガーとして出力を行い、左側駆動回路２１４は右側駆動回路２１２の出力を入力することをトリガーとして出力を行う。右側駆動回路２１２はクロック信号ＣＫ１及びＣＫ３により駆動し、左側駆動回路２１４はクロック信号ＣＫ２及びＣＫ４により駆動する。また、クロック信号ＣＫ１〜ＣＫ４は、順走査時には、ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の順にＨｉｇｈ電圧となる４相クロックであり、逆走査時には、ＣＫ４、ＣＫ３、ＣＫ２、ＣＫ１の順にアクティブ電圧となる４相クロックである。
【００１８】
順走査は、右側駆動回路２１２の走査信号線Ｇ１に対するＨｉｇｈ電圧の出力から開始し、左側駆動回路２１４の走査信号線Ｇｎに対する出力で終了する。逆走査は、左側駆動回路２１４の走査信号線Ｇｎに対する出力で開始し、右側駆動回路２１２の走査信号線Ｇ１に対する出力で終了する。また、右側駆動回路２１２は、最初の段の初段回路ブロック２１６、奇数番目の走査信号線Ｇ２ｉ−１に出力する複数の回路ブロック２１３、及び最後の段の最終段回路ブロック２１７から構成され、回路ブロック２１３は、連続する３つの偶数番目の走査信号線Ｇ２ｉ−２，Ｇ２ｉ及びＧ２ｉ＋２の信号を入力し、連続する２つの奇数番目の走査信号線Ｇ２ｉ−１及びＧ２ｉ＋１の信号を出力する。左側駆動回路２１４は、最初の段の初段回路ブロック２１６、偶数番目の走査信号線Ｇ２ｉに出力する複数の回路ブロック２１５、及び最後の段の最終段回路ブロック２１７から構成され、回路ブロック２１５は、連続する３つの奇数番目の走査信号線Ｇ２ｉ−１，Ｇ２ｉ＋１及びＧ２ｉ＋３の信号を入力し、連続する２つの偶数番目の走査信号線Ｇ２ｉ及びＧ２ｉ＋２の信号を出力する。
【００１９】
図４には、左側駆動回路２１４の回路ブロック２１５の回路構成が具体的に示されている。ここで、図４に示された端子の名称は、後述する図７のタイミングチャートを用いた説明のために、図３の回路ブロック２１５の端子の名称ではなく、図３の駆動回路２１０の外部端子の名称に変更している。図４に示されるように、回路ブロック２１５は、２つのクロックＣＫ２及びＣＫ４により動作する回路であり、２つの走査信号線Ｇ２ｉ及びＧ２ｉ＋２へ出力する部分が示されている。なお、符号Ｔはトランジスタを示し、符号Ｎはノードを示す。なお、各トランジスタはＬＴＰＳ（Low Temperature Poly Silicon）により形成されている。
【００２０】
この図に示されるように、走査信号線Ｇ２ｉへ出力するための回路は、順スキャン時に回路入力となるダイオードトランジスタＴ１と、後述するトランジスタＴ５のゲート電極を電圧ＶＧＬに固定するトランジスタＴ２と、保持ノードＮ３を充電するトランジスタＴ３と、保持ノードリセット用トランジスタＴ４と、ゲート線へＨｉｇｈ電圧を出力するためのトランジスタＴ５と、保持ノードによりゲート線をＶＧＬに固定するトランジスタＴ６と、順スキャン時に入力信号により保持ノードをリセットするトランジスタＴ７と、初期リセット用トランジスタＴ８と、トランジスタＴ５のゲート電極リセット用トランジスタＴ９と、トランジスタＴ５による昇圧を中間電圧（ＶＤＨ）で制限する電圧緩和用トランジスタＴ１０と、トランジスタＴ３で充電した電圧を中間電圧ＶＤＨで降圧するトランジスタＴ１１と、逆スキャン時に回路入力となるダイオードトランジスタＴ１２と、逆スキャン時に入力信号により保持ノードをリセットするトランジスタＴ１３とから構成されている。なお、中間電圧ＶＤＨは、トランジスタを導通させるが、ゲート線Ｈｉｇｈ電圧ＶＧＨより低い電圧である。
【００２１】
図５には、回路の初段となる初段回路ブロック２１６の回路構成が示されている。初段回路ブロック２１６は、回路ブロック２１５と比較して、初期リセット用トランジスタＴ８が配置されない構成である。
【００２２】
図６には、回路の最終段となる最終段回路ブロック２１７の回路構成が示されている。最終段回路ブロック２１７は、回路ブロック２１５と比較して、検査用端子に接続されるトランジスタＴ１４及びＴ１５を追加した構成となっている。
【００２３】
また、図７には、図４の回路ブロック２１５の走査信号線Ｇ２ｉへ出力するための１段分の回路の動作のタイミングチャートが示されている。以下、図７のタイミングチャートを用いて、図４の回路の動作について説明する。
【００２４】
まず、回路ブロック２１５は、ｔ１のタイミングにおいて、リセット動作として、左側駆動回路２１４のスタート信号ＶＳＴ＿Ｌの信号のＨｉｇｈ電圧を入力して、保持ノードＮ３の電圧をＨｉｇｈに設定する。次にｔ２のタイミングにおいて、走査信号線Ｇ２ｉ−１のＨｉｇｈ電圧が入力されることにより、まずトランジスタＴ７が導通し、ノードＮ３がＬｏｗ電圧（ＶＧＬ＿Ｌ）と接続され、Ｌｏｗ電圧となると共に、トランジスタＴ１が導通し、ノードＮ１がＨｉｇｈ電圧となり維持されるため、中間電圧ＶＤＨがゲートに印加されているトランジスタＴ１０を介して、ノードＮ２がＨｉｇｈ電圧となり、トランジスタＴ５が導通する。
【００２５】
引き続き、ｔ３のタイミングにおいて、クロック信号ＣＫ２がＨｉｇｈ電圧になると、トランジスタＴ５のゲートであるノードＮ２の電圧は、所謂ブートストラップ効果により更に昇圧され、走査信号線Ｇ２ｉには、Ｈｉｇｈ信号が出力された後、クロックＣＫ２の動作に追従して、Ｌｏｗ信号が出力される。
【００２６】
次に、ｔ４のタイミングにおいて、ＣＫ４がＨｉｇｈになることにより、Ｔ３が導通し、ノードＮ３をＨｉｇｈに上げると共に、トランジスタＴ９が導通するため、ノードＮ１はＬｏｗに下げられる。ノードＮ１はトランジスタＴ１０を介してノードＮ２をＬｏｗに下げ、トランジスタＴ２のソース・ドレイン間にかかる電圧を低減すると共に、Ｎ３のＨｉｇｈ電圧によりトランジスタＴ６が導通することにより、走査信号線Ｇ２ｉは、Ｌｏｗ電圧（ＶＧＬ＿Ｌ）と接続され、Ｌｏｗ電圧に固定される。
【００２７】
ここで、トランジスタＴ１０は、クロック信号ＣＫ２がＨｉｇｈになることにより、昇圧された電圧に耐えられるようにトランジスタを２つ重ねて配置するダブルゲート構成として高耐圧化している。出力された走査信号線Ｇ２ｉにＨｉｇｈ信号は、右側駆動回路２１２の回路ブロック２１３への入力信号となり、上述の動作と同様の動作により、走査信号線Ｇ２ｉ＋１にＨｉｇｈ信号を出力する。
【００２８】
図８には、回路ブロック２１５の走査信号線Ｇｎから走査信号線Ｇ１への逆方向の走査の時のタイミングチャートが示されている。ＣＫ１〜ＣＫ４の位相が異なり、逆順序でＨｉｇｈとなる他は、逆方向の走査の時のタイミングチャートも順方向の走査の時と同様である。以下、図８のタイミングチャートを用いて、図４の回路の動作について説明する。
【００２９】
まず、ｔ５のタイミングにおいて、リセット動作として、左側駆動回路２１４のスタート信号ＶＳＴ＿Ｌの信号のＨｉｇｈ電圧を入力して、保持ノードＮ３の電圧をＨｉｇｈに設定する。次にｔ６のタイミングにおいて、走査信号線Ｇ２ｉ＋１のＨｉｇｈ電圧が入力されることにより、まずトランジスタＴ１３が導通し、ノードＮ３がＬｏｗ電圧（ＶＧＬ＿Ｌ）と接続され、Ｌｏｗ電圧となると共に、トランジスタＴ１２が導通し、ノードＮ１がＨｉｇｈ電圧となり維持されるため、中間電圧ＶＤＨがゲートに印加されているトランジスタＴ１０を介して、ノードＮ２がＨｉｇｈとなり、トランジスタＴ５は導通する。
【００３０】
引き続き、ｔ７のタイミングにおいて、クロック信号ＣＫ２がＨｉｇｈになると、トランジスタＴ５のゲートであるノードＮ２の電圧は、所謂ブートストラップ効果により更に昇圧され、走査信号線Ｇ２ｉには、Ｈｉｇｈ信号が出力された後、クロックＣＫ２の動作に追従して、Ｌｏｗ信号が出力される。
【００３１】
次に、ｔ８のタイミングにおいて、ＣＫ４がＨｉｇｈになることにより、Ｔ３が導通し、ノードＮ３をＨｉｇｈに上げると共に、トランジスタＴ９が導通するため、ノードＮ１はＬｏｗに下げられる。ノードＮ１はトランジスタＴ１０を介してノードＮ２をＬｏｗに下げ、トランジスタＴ２ソース・ドレイン間にかかる電圧を低減すると共に、Ｎ３のＨｉｇｈ電圧によりトランジスタＴ６が導通することにより、走査信号線Ｇ２ｉは、Ｌｏｗ電圧（ＶＧＬ＿Ｌ）と接続され、Ｌｏｗ電圧に固定される。
【００３２】
以上説明したように、本発明の実施形態においては、奇数番目の走査信号線に印加する駆動回路と、偶数番目の走査信号線に印加する駆動回路とを画素領域を介して挟むように配置しているため、画素領域の一方の側に配置される場合の半分の規模とすることができ、表示装置の額縁領域を小さくすることができる。
【００３３】
また、順方向に走査する回路と逆方向に走査する回路は、同じ回路を利用するため、逆方向の走査のための回路を配置する必要がなく、回路規模を縮小でき、表示装置の額縁領域を小さくすることができる。
【００３４】
また、トランジスタを重ねて配置するダブルゲート構成としているため、ＬＴＰＳトランジスタであっても高耐圧の回路とすることができる。
【００３５】
図９には、上述した実施形態の左側駆動回路２１４の回路ブロック２１５の変形例である回路ブロック３０１が示されている。回路ブロック２１５との違いは、トランジスタＴ８が配置されていない点であり、上述の実施形態においては、トランジスタＴ８は、スタート信号ＶＳＴ＿Ｌにより保持ノードＮ３に充電させるために配置されている。しかしながら、全クロック信号ＣＫ１〜ＣＫ４をＨｉｇｈ電圧とすることでも保持ノードＮ３を充電することが可能であることから、トランジスタＴ８を配置しない構成とし、より回路規模を縮小させることが可能である。
【００３６】
図１０には、上述した実施形態の左側駆動回路２１４の回路ブロック２１５の変形例である回路ブロック３０２が示されている。回路ブロック２１５との違いは、トランジスタＴ１１が配置されていない点であり、トランジスタＴ１１は、トランジスタＴ２及びＴ６のゲートにクロック信号ＣＫ４の高電圧が直接かからないように配置されていた。しかしながら、製造ラインのＮａ汚染等が抑えられる場合には、トランジスタＴ１１を配置しない構成とし、より回路規模を縮小させることが可能である。
【００３７】
なお、上述の実施形態においては、Ｈｉｇｈ電圧をアクティブ電圧として、ゲートに入力することで、ソース・ドレイン間が導通するＮＭＯＳ型のトランジスタとしたが、Ｌｏｗ電圧をアクティブ電圧として、ゲートに入力することによりソース・ドレイン間が導通するＰＭＯＳ型のトランジスタとしてもよい。
【００３８】
また、上述の実施形態においては、クロック信号を４種類の４相クロックを用いることとしたが、これ以外の２種類以上のクロック信号を用いて実現してもよい。
【００３９】
また、上述の各実施形態の液晶表示装置は、ＩＰＳ（In-Plane Switching）方式、ＶＡ（Vertically Aligned）方式及びＴＮ（Twisted Nematic）方式のいずれの方式の液晶表示装置であっても適用することができる。また、液晶表示装置に限らず、有機ＥＬ表示装置、電界放出ディスプレイ装置（ＦＥＤ）及び駆動回路を用いるその他の表示装置に用いることができる。
【符号の説明】
【００４０】
１００ 液晶表示装置、１１０ 上フレーム、１２０ 下フレーム、２００ 液晶パネル、２０２ 画素領域、２１０ 駆動回路、２１２ 右側駆動回路、２１３ 回路ブロック、２１４ 左側駆動回路、２１５ 回路ブロック、２１６ 初段回路ブロック、２１７ 最終段回路ブロック、２２０ ＴＦＴ基板、２３０ カラーフィルタ基板、３０１ 回路ブロック、３０２ 回路ブロック。
【技術分野】
【０００１】
本発明は、表示装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報通信端末やテレビ受像機の表示デバイスとして、液晶表示装置が広く用いられている。また、有機ＥＬ表示装置（ＯＬＥＤ）、電界放出ディスプレイ装置（ＦＥＤ）なども、薄型の表示装置として知られている。液晶表示装置は、２つの基板の間に封じ込められた液晶組成物の配向を、電界を変化させることにより変え、２つの基板と液晶組成物を通過する光の透過度合いを制御することにより画像を表示させる装置である。
【０００３】
このような液晶表示装置を含め、所定の階調値に対応する電圧を画面の各画素に印加する表示装置では、各画素に階調値に対応する電圧を印加するための画素トランジスタが配置されている。一般に、画面の１ライン分の画素トランジスタのゲートは一つの信号線（以下「走査信号線」という。）に接続され、この走査信号線は、駆動回路により、各ライン毎に順にこの画素トランジスタを導通させるアクティブ電圧を出力するように制御されている。また、画面の上下を反転させても表示できるように、アクティブ電圧を出力する順を順方向と逆方向との両方で行うことができる双方向スキャン機能を有するものもある。
【０００４】
特許文献１には、双方向スキャンを実現するための回路が開示されており、各ラインに順方向と逆方向を切替えるためのスイッチが設けられている。特許文献２には、双方向スキャンを実現するために、各走査信号線の一端に順方向のスキャンを行うための回路が設置され、他端に逆方向のスキャンを行うための回路が設置された画像表示装置について開示されている。特許文献３には、表示領域の片側に配置された双方向のスキャンが可能な回路について開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−５５４９３号公報
【特許文献２】特開２００８−２７６８４９号公報
【特許文献３】米国特許第５８５９６３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の特許文献１ではスキャン方向を切替えるために、各ラインに２つずつのトランジスタを必要とし、特許文献２では、表示領域の両側にそれぞれ一方向に走査するための駆動回路を必要とする構成となっているため、回路規模の増大を余儀なくされている。また、特許文献３では、表示領域の一方の側に双方向にスキャン可能な回路が配置されているため、一方の側の回路規模が大きくなってしまう。近年、表示領域の周囲の領域である額縁領域の縮小化の要請があるが、回路規模の拡大は額縁領域の縮小化を妨げることとなると共に、消費電力の増大を招く原因ともなる。
【０００７】
本発明は、上述の事情に鑑みてされたものであり、双方向スキャン可能であり、かつ回路規模を抑えた駆動回路を有する表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の表示装置は、複数の出力信号線に対して、順に画素トランジスタを導通させる電位であるアクティブ電位を印加する駆動回路を備え、前記駆動回路は、前記複数の出力信号線であり、連続して並ぶ３つの出力信号線である第１出力信号線、第２出力信号線及び第３出力信号線と、クロック信号である第１クロック信号が印加される第１クロック信号線と、前記第１クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第２クロック信号が印加される第２クロック信号線と、前記第２出力信号線が、直接又は間接的にソース及びドレインのいずれか一方に接続され、前記第１クロック信号線が、直接又は間接的に前記ソース及びドレインのいずれか他方に接続されたトランジスタである第１トランジスタと、前記第２クロック信号がアクティブ電位である場合に、前記第１トランジスタのゲートを直接又は間接的に非アクティブ電位とする第２トランジスタと、を備え、前記第１出力信号線及び前記第３出力信号線に対してアクティブ電位を出力する回路は、前記第２出力信号線に対してアクティブ電位を出力する回路とは表示領域を介して反対側に配置され、前記第１トランジスタのゲートには、前記第１出力信号線及び前記第３出力信号線がそれぞれ整流装置を介して直接又は間接的に接続されている、ことを特徴とする表示装置である。
【０００９】
また、本発明の表示装置において、第１出力信号線は、第１及び第２クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第３クロック信号が印加されることによりアクティブ電位を出力し、第３出力信号線は、第１〜第３クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第４クロック信号が印加されることによりアクティブ電位を出力し、第１出力信号線、第２出力信号線及び第３出力信号線の順にアクティブ電位を出力する場合には、第１〜第４クロック信号は、第３クロック信号、第１クロック信号、第４クロック信号、及び第２クロック信号の順にアクティブ電位となる４相クロックであり、第３出力信号線、第２出力信号線及び第１出力信号線の順にアクティブ電位を出力する場合には、第１〜第４クロック信号は、第４クロック信号、第１クロック信号、第３クロック信号、及び第２クロック信号の順にアクティブ電位となる４相クロックである、とすることができる。
【００１０】
また、本発明の表示装置において、前記メイントランジスタのゲートと前記第２トランジスタのソース及びドレインのいずれかの間には、ゲートが前記アクティブ電位より絶対値の小さい中間電圧に固定された耐電圧用のトランジスタを備える、こととしてもよい。
【００１１】
また、本発明の表示装置では、前記第２クロック信号と前記第２出力信号線がアクティブ電位を出力しない期間第２出力信号線へＬｏｗ電位を出力するトランジスタのゲートとの間には、ゲートが前記アクティブ電位より絶対値が小さい中間電圧に固定された降圧用のトランジスタを備えていてもよい。
【００１２】
また、本発明の表示装置では、前記第１トランジスタと前記第２出力信号線がアクティブ電位を出力しない期間第２出力信号線へＬｏｗ電位を出力するトランジスタを最終段回路ブロックで分割することとしてもよい。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係る液晶表示装置について概略的に示す図である。
【図２】液晶パネルの構成を示す図である。
【図３】駆動回路の構成について概略的に示す図である。
【図４】左側駆動回路の回路ブロックの回路構成について具体的に示す図である。
【図５】回路の初段となる初段回路ブロックの回路構成について示す図である。
【図６】回路の最終段となる最終段回路ブロックの回路構成について示す図である。
【図７】図４の回路ブロックの回路の順方向に走査する際の動作のタイミングチャートが示す図である。
【図８】図４の回路ブロックの回路の逆方向に走査する際の動作のタイミングチャートが示す図である。
【図９】左側駆動回路の回路ブロックの変形例である回路ブロックを示す図である。
【図１０】左側駆動回路の回路ブロックの変形例である回路ブロックを示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を参照しつつ説明する。なお、図面において、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。
【００１５】
図１には、本発明の一実施形態に係る液晶表示装置１００が概略的に示されている。この図に示されるように、液晶表示装置１００は、上フレーム１１０及び下フレーム１２０に挟まれるように固定された液晶パネル２００及び不図示のバックライト装置等から構成されている。
【００１６】
図２には、図１の液晶パネル２００の構成が示されている。液晶パネル２００は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）基板２２０とカラーフィルタ基板２３０の２枚の基板を有し、これらの基板の間には液晶組成物が封止されている。ＴＦＴ基板２２０は、走査信号線Ｇ１〜Ｇｎに対して、順に所定の電圧を印加する駆動回路２１０と、画素領域２０２において走査信号線Ｇ１〜Ｇｎに垂直に交差するように延びる不図示の複数のデータ信号線に対して画素の階調値に対応する電圧を印加すると共に、駆動回路２１０を制御する駆動ＩＣ（Integrated Circuit）２６０とを有している。なお、駆動回路２１０は、図面に向って画素領域２０２の右側にある右側駆動回路２１２と、画素領域の左側にある左側駆動回路２１４とを有している。
【００１７】
図３は、駆動回路２１０の回路の構成について概略的に示す図である。右側駆動回路２１２は、奇数番目の走査信号線Ｇ２ｉ−１（ｉは自然数）に対して各画素に配置されたＴＦＴのゲートにＴＦＴのソース・ドレイン間を導通させるためのＨｉｇｈ電圧（アクティブ電圧）を印加するための駆動回路であり、左側駆動回路２１４は、偶数番目の走査信号線Ｇ２ｉに対して各画素に配置されたＴＦＴのゲートにＴＦＴのソース・ドレイン間を導通させるためのＨｉｇｈ電圧を印加するための駆動回路である。スタート信号ＶＳＴを除き、右側駆動回路２１２は左側駆動回路２１４の出力を入力することをトリガーとして出力を行い、左側駆動回路２１４は右側駆動回路２１２の出力を入力することをトリガーとして出力を行う。右側駆動回路２１２はクロック信号ＣＫ１及びＣＫ３により駆動し、左側駆動回路２１４はクロック信号ＣＫ２及びＣＫ４により駆動する。また、クロック信号ＣＫ１〜ＣＫ４は、順走査時には、ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４の順にＨｉｇｈ電圧となる４相クロックであり、逆走査時には、ＣＫ４、ＣＫ３、ＣＫ２、ＣＫ１の順にアクティブ電圧となる４相クロックである。
【００１８】
順走査は、右側駆動回路２１２の走査信号線Ｇ１に対するＨｉｇｈ電圧の出力から開始し、左側駆動回路２１４の走査信号線Ｇｎに対する出力で終了する。逆走査は、左側駆動回路２１４の走査信号線Ｇｎに対する出力で開始し、右側駆動回路２１２の走査信号線Ｇ１に対する出力で終了する。また、右側駆動回路２１２は、最初の段の初段回路ブロック２１６、奇数番目の走査信号線Ｇ２ｉ−１に出力する複数の回路ブロック２１３、及び最後の段の最終段回路ブロック２１７から構成され、回路ブロック２１３は、連続する３つの偶数番目の走査信号線Ｇ２ｉ−２，Ｇ２ｉ及びＧ２ｉ＋２の信号を入力し、連続する２つの奇数番目の走査信号線Ｇ２ｉ−１及びＧ２ｉ＋１の信号を出力する。左側駆動回路２１４は、最初の段の初段回路ブロック２１６、偶数番目の走査信号線Ｇ２ｉに出力する複数の回路ブロック２１５、及び最後の段の最終段回路ブロック２１７から構成され、回路ブロック２１５は、連続する３つの奇数番目の走査信号線Ｇ２ｉ−１，Ｇ２ｉ＋１及びＧ２ｉ＋３の信号を入力し、連続する２つの偶数番目の走査信号線Ｇ２ｉ及びＧ２ｉ＋２の信号を出力する。
【００１９】
図４には、左側駆動回路２１４の回路ブロック２１５の回路構成が具体的に示されている。ここで、図４に示された端子の名称は、後述する図７のタイミングチャートを用いた説明のために、図３の回路ブロック２１５の端子の名称ではなく、図３の駆動回路２１０の外部端子の名称に変更している。図４に示されるように、回路ブロック２１５は、２つのクロックＣＫ２及びＣＫ４により動作する回路であり、２つの走査信号線Ｇ２ｉ及びＧ２ｉ＋２へ出力する部分が示されている。なお、符号Ｔはトランジスタを示し、符号Ｎはノードを示す。なお、各トランジスタはＬＴＰＳ（Low Temperature Poly Silicon）により形成されている。
【００２０】
この図に示されるように、走査信号線Ｇ２ｉへ出力するための回路は、順スキャン時に回路入力となるダイオードトランジスタＴ１と、後述するトランジスタＴ５のゲート電極を電圧ＶＧＬに固定するトランジスタＴ２と、保持ノードＮ３を充電するトランジスタＴ３と、保持ノードリセット用トランジスタＴ４と、ゲート線へＨｉｇｈ電圧を出力するためのトランジスタＴ５と、保持ノードによりゲート線をＶＧＬに固定するトランジスタＴ６と、順スキャン時に入力信号により保持ノードをリセットするトランジスタＴ７と、初期リセット用トランジスタＴ８と、トランジスタＴ５のゲート電極リセット用トランジスタＴ９と、トランジスタＴ５による昇圧を中間電圧（ＶＤＨ）で制限する電圧緩和用トランジスタＴ１０と、トランジスタＴ３で充電した電圧を中間電圧ＶＤＨで降圧するトランジスタＴ１１と、逆スキャン時に回路入力となるダイオードトランジスタＴ１２と、逆スキャン時に入力信号により保持ノードをリセットするトランジスタＴ１３とから構成されている。なお、中間電圧ＶＤＨは、トランジスタを導通させるが、ゲート線Ｈｉｇｈ電圧ＶＧＨより低い電圧である。
【００２１】
図５には、回路の初段となる初段回路ブロック２１６の回路構成が示されている。初段回路ブロック２１６は、回路ブロック２１５と比較して、初期リセット用トランジスタＴ８が配置されない構成である。
【００２２】
図６には、回路の最終段となる最終段回路ブロック２１７の回路構成が示されている。最終段回路ブロック２１７は、回路ブロック２１５と比較して、検査用端子に接続されるトランジスタＴ１４及びＴ１５を追加した構成となっている。
【００２３】
また、図７には、図４の回路ブロック２１５の走査信号線Ｇ２ｉへ出力するための１段分の回路の動作のタイミングチャートが示されている。以下、図７のタイミングチャートを用いて、図４の回路の動作について説明する。
【００２４】
まず、回路ブロック２１５は、ｔ１のタイミングにおいて、リセット動作として、左側駆動回路２１４のスタート信号ＶＳＴ＿Ｌの信号のＨｉｇｈ電圧を入力して、保持ノードＮ３の電圧をＨｉｇｈに設定する。次にｔ２のタイミングにおいて、走査信号線Ｇ２ｉ−１のＨｉｇｈ電圧が入力されることにより、まずトランジスタＴ７が導通し、ノードＮ３がＬｏｗ電圧（ＶＧＬ＿Ｌ）と接続され、Ｌｏｗ電圧となると共に、トランジスタＴ１が導通し、ノードＮ１がＨｉｇｈ電圧となり維持されるため、中間電圧ＶＤＨがゲートに印加されているトランジスタＴ１０を介して、ノードＮ２がＨｉｇｈ電圧となり、トランジスタＴ５が導通する。
【００２５】
引き続き、ｔ３のタイミングにおいて、クロック信号ＣＫ２がＨｉｇｈ電圧になると、トランジスタＴ５のゲートであるノードＮ２の電圧は、所謂ブートストラップ効果により更に昇圧され、走査信号線Ｇ２ｉには、Ｈｉｇｈ信号が出力された後、クロックＣＫ２の動作に追従して、Ｌｏｗ信号が出力される。
【００２６】
次に、ｔ４のタイミングにおいて、ＣＫ４がＨｉｇｈになることにより、Ｔ３が導通し、ノードＮ３をＨｉｇｈに上げると共に、トランジスタＴ９が導通するため、ノードＮ１はＬｏｗに下げられる。ノードＮ１はトランジスタＴ１０を介してノードＮ２をＬｏｗに下げ、トランジスタＴ２のソース・ドレイン間にかかる電圧を低減すると共に、Ｎ３のＨｉｇｈ電圧によりトランジスタＴ６が導通することにより、走査信号線Ｇ２ｉは、Ｌｏｗ電圧（ＶＧＬ＿Ｌ）と接続され、Ｌｏｗ電圧に固定される。
【００２７】
ここで、トランジスタＴ１０は、クロック信号ＣＫ２がＨｉｇｈになることにより、昇圧された電圧に耐えられるようにトランジスタを２つ重ねて配置するダブルゲート構成として高耐圧化している。出力された走査信号線Ｇ２ｉにＨｉｇｈ信号は、右側駆動回路２１２の回路ブロック２１３への入力信号となり、上述の動作と同様の動作により、走査信号線Ｇ２ｉ＋１にＨｉｇｈ信号を出力する。
【００２８】
図８には、回路ブロック２１５の走査信号線Ｇｎから走査信号線Ｇ１への逆方向の走査の時のタイミングチャートが示されている。ＣＫ１〜ＣＫ４の位相が異なり、逆順序でＨｉｇｈとなる他は、逆方向の走査の時のタイミングチャートも順方向の走査の時と同様である。以下、図８のタイミングチャートを用いて、図４の回路の動作について説明する。
【００２９】
まず、ｔ５のタイミングにおいて、リセット動作として、左側駆動回路２１４のスタート信号ＶＳＴ＿Ｌの信号のＨｉｇｈ電圧を入力して、保持ノードＮ３の電圧をＨｉｇｈに設定する。次にｔ６のタイミングにおいて、走査信号線Ｇ２ｉ＋１のＨｉｇｈ電圧が入力されることにより、まずトランジスタＴ１３が導通し、ノードＮ３がＬｏｗ電圧（ＶＧＬ＿Ｌ）と接続され、Ｌｏｗ電圧となると共に、トランジスタＴ１２が導通し、ノードＮ１がＨｉｇｈ電圧となり維持されるため、中間電圧ＶＤＨがゲートに印加されているトランジスタＴ１０を介して、ノードＮ２がＨｉｇｈとなり、トランジスタＴ５は導通する。
【００３０】
引き続き、ｔ７のタイミングにおいて、クロック信号ＣＫ２がＨｉｇｈになると、トランジスタＴ５のゲートであるノードＮ２の電圧は、所謂ブートストラップ効果により更に昇圧され、走査信号線Ｇ２ｉには、Ｈｉｇｈ信号が出力された後、クロックＣＫ２の動作に追従して、Ｌｏｗ信号が出力される。
【００３１】
次に、ｔ８のタイミングにおいて、ＣＫ４がＨｉｇｈになることにより、Ｔ３が導通し、ノードＮ３をＨｉｇｈに上げると共に、トランジスタＴ９が導通するため、ノードＮ１はＬｏｗに下げられる。ノードＮ１はトランジスタＴ１０を介してノードＮ２をＬｏｗに下げ、トランジスタＴ２ソース・ドレイン間にかかる電圧を低減すると共に、Ｎ３のＨｉｇｈ電圧によりトランジスタＴ６が導通することにより、走査信号線Ｇ２ｉは、Ｌｏｗ電圧（ＶＧＬ＿Ｌ）と接続され、Ｌｏｗ電圧に固定される。
【００３２】
以上説明したように、本発明の実施形態においては、奇数番目の走査信号線に印加する駆動回路と、偶数番目の走査信号線に印加する駆動回路とを画素領域を介して挟むように配置しているため、画素領域の一方の側に配置される場合の半分の規模とすることができ、表示装置の額縁領域を小さくすることができる。
【００３３】
また、順方向に走査する回路と逆方向に走査する回路は、同じ回路を利用するため、逆方向の走査のための回路を配置する必要がなく、回路規模を縮小でき、表示装置の額縁領域を小さくすることができる。
【００３４】
また、トランジスタを重ねて配置するダブルゲート構成としているため、ＬＴＰＳトランジスタであっても高耐圧の回路とすることができる。
【００３５】
図９には、上述した実施形態の左側駆動回路２１４の回路ブロック２１５の変形例である回路ブロック３０１が示されている。回路ブロック２１５との違いは、トランジスタＴ８が配置されていない点であり、上述の実施形態においては、トランジスタＴ８は、スタート信号ＶＳＴ＿Ｌにより保持ノードＮ３に充電させるために配置されている。しかしながら、全クロック信号ＣＫ１〜ＣＫ４をＨｉｇｈ電圧とすることでも保持ノードＮ３を充電することが可能であることから、トランジスタＴ８を配置しない構成とし、より回路規模を縮小させることが可能である。
【００３６】
図１０には、上述した実施形態の左側駆動回路２１４の回路ブロック２１５の変形例である回路ブロック３０２が示されている。回路ブロック２１５との違いは、トランジスタＴ１１が配置されていない点であり、トランジスタＴ１１は、トランジスタＴ２及びＴ６のゲートにクロック信号ＣＫ４の高電圧が直接かからないように配置されていた。しかしながら、製造ラインのＮａ汚染等が抑えられる場合には、トランジスタＴ１１を配置しない構成とし、より回路規模を縮小させることが可能である。
【００３７】
なお、上述の実施形態においては、Ｈｉｇｈ電圧をアクティブ電圧として、ゲートに入力することで、ソース・ドレイン間が導通するＮＭＯＳ型のトランジスタとしたが、Ｌｏｗ電圧をアクティブ電圧として、ゲートに入力することによりソース・ドレイン間が導通するＰＭＯＳ型のトランジスタとしてもよい。
【００３８】
また、上述の実施形態においては、クロック信号を４種類の４相クロックを用いることとしたが、これ以外の２種類以上のクロック信号を用いて実現してもよい。
【００３９】
また、上述の各実施形態の液晶表示装置は、ＩＰＳ（In-Plane Switching）方式、ＶＡ（Vertically Aligned）方式及びＴＮ（Twisted Nematic）方式のいずれの方式の液晶表示装置であっても適用することができる。また、液晶表示装置に限らず、有機ＥＬ表示装置、電界放出ディスプレイ装置（ＦＥＤ）及び駆動回路を用いるその他の表示装置に用いることができる。
【符号の説明】
【００４０】
１００ 液晶表示装置、１１０ 上フレーム、１２０ 下フレーム、２００ 液晶パネル、２０２ 画素領域、２１０ 駆動回路、２１２ 右側駆動回路、２１３ 回路ブロック、２１４ 左側駆動回路、２１５ 回路ブロック、２１６ 初段回路ブロック、２１７ 最終段回路ブロック、２２０ ＴＦＴ基板、２３０ カラーフィルタ基板、３０１ 回路ブロック、３０２ 回路ブロック。
【特許請求の範囲】
【請求項１】
複数の出力信号線に対して、順に画素トランジスタを導通させる電位であるアクティブ電位を印加する駆動回路を備え、前記駆動回路は、
前記複数の出力信号線であり、連続して並ぶ３つの出力信号線である第１出力信号線、第２出力信号線及び第３出力信号線と、
クロック信号である第１クロック信号が印加される第１クロック信号線と、
前記第１クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第２クロック信号が印加される第２クロック信号線と、
前記第２出力信号線が、直接又は間接的にソース及びドレインのいずれか一方に接続され、前記第１クロック信号線が、直接又は間接的に前記ソース及びドレインのいずれか他方に接続されたトランジスタである第１トランジスタと、
前記第２クロック信号がアクティブ電位である場合に、前記第１トランジスタのゲートを直接又は間接的に非アクティブ電位とする第２トランジスタと、を備え、
前記第１出力信号線及び前記第３出力信号線に対してアクティブ電位を出力する回路は、前記第２出力信号線に対してアクティブ電位を出力する回路とは表示領域を介して反対側に配置され、
前記第１トランジスタのゲートには、前記第１出力信号線及び前記第３出力信号線がそれぞれ整流装置を介して直接又は間接的に接続されている、ことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置であって、
第１出力信号線は、第１及び第２クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第３クロック信号が印加されることによりアクティブ電位を出力し、
第３出力信号線は、第１〜第３クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第４クロック信号が印加されることによりアクティブ電位を出力し、
第１出力信号線、第２出力信号線及び第３出力信号線の順にアクティブ電位を出力する場合には、第１〜第４クロック信号は、第３クロック信号、第１クロック信号、第４クロック信号、及び第２クロック信号の順にアクティブ電位となる４相クロックであり、
第３出力信号線、第２出力信号線及び第１出力信号線の順にアクティブ電位を出力する場合には、第１〜第４クロック信号は、第４クロック信号、第１クロック信号、第３クロック信号、及び第２クロック信号の順にアクティブ電位となる４相クロックである、ことを特徴とする表示装置。
【請求項３】
請求項１又は２に記載の表示装置であって、
前記第１トランジスタのゲートと前記第２トランジスタのソース及びドレインのいずれかの間には、ゲートが前記アクティブ電位より絶対値が小さい中間電圧に固定された耐電圧用のトランジスタを備える、ことを特徴とする表示装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の表示装置であって、
前記第２クロック信号と前記第２出力信号線がアクティブ電位を出力しない期間第２出力信号線へＬｏｗ電位を出力するトランジスタのゲートとの間には、ゲートが前記アクティブ電位より絶対値が小さい中間電圧に固定された降圧用のトランジスタを備える、ことを特徴とする表示装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の表示装置であって、
前記第１トランジスタと前記第２出力信号線がアクティブ電位を出力しない期間第２出力信号線へＬｏｗ電位を出力するトランジスタを最終段回路ブロックで分割する、ことを特徴とする表示装置。
【請求項１】
複数の出力信号線に対して、順に画素トランジスタを導通させる電位であるアクティブ電位を印加する駆動回路を備え、前記駆動回路は、
前記複数の出力信号線であり、連続して並ぶ３つの出力信号線である第１出力信号線、第２出力信号線及び第３出力信号線と、
クロック信号である第１クロック信号が印加される第１クロック信号線と、
前記第１クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第２クロック信号が印加される第２クロック信号線と、
前記第２出力信号線が、直接又は間接的にソース及びドレインのいずれか一方に接続され、前記第１クロック信号線が、直接又は間接的に前記ソース及びドレインのいずれか他方に接続されたトランジスタである第１トランジスタと、
前記第２クロック信号がアクティブ電位である場合に、前記第１トランジスタのゲートを直接又は間接的に非アクティブ電位とする第２トランジスタと、を備え、
前記第１出力信号線及び前記第３出力信号線に対してアクティブ電位を出力する回路は、前記第２出力信号線に対してアクティブ電位を出力する回路とは表示領域を介して反対側に配置され、
前記第１トランジスタのゲートには、前記第１出力信号線及び前記第３出力信号線がそれぞれ整流装置を介して直接又は間接的に接続されている、ことを特徴とする表示装置。
【請求項２】
請求項１に記載の表示装置であって、
第１出力信号線は、第１及び第２クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第３クロック信号が印加されることによりアクティブ電位を出力し、
第３出力信号線は、第１〜第３クロック信号とはアクティブ電位が時間的に重ならないクロック信号である第４クロック信号が印加されることによりアクティブ電位を出力し、
第１出力信号線、第２出力信号線及び第３出力信号線の順にアクティブ電位を出力する場合には、第１〜第４クロック信号は、第３クロック信号、第１クロック信号、第４クロック信号、及び第２クロック信号の順にアクティブ電位となる４相クロックであり、
第３出力信号線、第２出力信号線及び第１出力信号線の順にアクティブ電位を出力する場合には、第１〜第４クロック信号は、第４クロック信号、第１クロック信号、第３クロック信号、及び第２クロック信号の順にアクティブ電位となる４相クロックである、ことを特徴とする表示装置。
【請求項３】
請求項１又は２に記載の表示装置であって、
前記第１トランジスタのゲートと前記第２トランジスタのソース及びドレインのいずれかの間には、ゲートが前記アクティブ電位より絶対値が小さい中間電圧に固定された耐電圧用のトランジスタを備える、ことを特徴とする表示装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の表示装置であって、
前記第２クロック信号と前記第２出力信号線がアクティブ電位を出力しない期間第２出力信号線へＬｏｗ電位を出力するトランジスタのゲートとの間には、ゲートが前記アクティブ電位より絶対値が小さい中間電圧に固定された降圧用のトランジスタを備える、ことを特徴とする表示装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の表示装置であって、
前記第１トランジスタと前記第２出力信号線がアクティブ電位を出力しない期間第２出力信号線へＬｏｗ電位を出力するトランジスタを最終段回路ブロックで分割する、ことを特徴とする表示装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１２−２５２１０８（Ｐ２０１２−２５２１０８Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２３７４７（Ｐ２０１１−１２３７４７）
【出願日】平成２３年６月１日（２０１１．６．１）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月１日（２０１１．６．１）
【出願人】（５０２３５６５２８）株式会社ジャパンディスプレイイースト (2,552)
【Ｆターム（参考）】
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