読み取り信号処理装置、画像読み取り装置、及び画像形成装置
【課題】低速から中速の伝送速度に対応するとともに実装面積や部品点数を少なくする。
【解決手段】入射光を3色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル&ホールドするサンプルホールド回路12と、サンプルホールドされた信号を固定又は指定ゲインで増幅する可変ゲインアンプ13と、増幅された信号を切り替えてRGBの順番の点順次信号に変換するアナログマルチプレクス回路14と、増幅され、アナログマルチプレクス回路14から出力された信号をアナログ・デジタル変換するアナログデジタル変換回路15とを備え、MAP17により色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、LVDS18−1〜6によって低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する。
【解決手段】入射光を3色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル&ホールドするサンプルホールド回路12と、サンプルホールドされた信号を固定又は指定ゲインで増幅する可変ゲインアンプ13と、増幅された信号を切り替えてRGBの順番の点順次信号に変換するアナログマルチプレクス回路14と、増幅され、アナログマルチプレクス回路14から出力された信号をアナログ・デジタル変換するアナログデジタル変換回路15とを備え、MAP17により色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、LVDS18−1〜6によって低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する。
【発明の詳細な説明】
【技術分野】
【0001】
カラーリニアイメージセンサからの読み取り信号を処理する読み取り信号処理装置、この読み取り信号処理装置を備えた画像読み取り装置、及び画像形成装置に関する。
【背景技術】
【0002】
図23は従来から実施されている画像読み取り装置の信号処理部の構成を示すブロック図である。同図において、この例では、赤(R)/緑(G)/青(B)の3つの出力(各々RO,GO,BO)を持つカラーリニアイメージセンサ1の各々の出力に対して、赤/緑/青の3つの入力(各々RIN,GIN,BIN)を持つアナログ信号処理ICを使用したものである。このアナログ信号処理IC10は各々の入力に対し、交流結合後の入力端子電位を規定するためのクランプ回路(CLMP)11、カラーリニアイメージセンサ出力信号の信号成分のみを取り出すサンプルホールド回路(SH)12、指定した増幅率でサンプルホールド後の信号を増幅する可変ゲインアンプ(VGA)13を備え、各色の可変ゲインアンプ出力を切り替えてRGBの順番の点順次信号に変換するためのアナログマルチプレクス回路(AMPX)14及びアナログ・デジタル変換回路(ADC)15を介して点順次の画像データ(DO[9:0])として出力するものである。
【0003】
なお、タイミングジェネレータ&インターフェース(TG&IF)16を介して入力される入力信号CLMPINはクランプ回路11を制御するためのゲート信号、SHは画像信号の信号領域をサンプルするためのサンプルクロック、MCLKはAMPX14やADC15を制御するための基準クロック、RMBはREDデータのタイミングを示す識別信号である。可変ゲインアンプ13はデータ・アドレスバスを通して設定されたゲイン設定値を保持するレジスタを持つものである。
【0004】
図24は従来例に係る図23のアナログ処理IC10のRIN,GIN,BIN、SH、MCLK、M1、M2、DO[9:0]及びRMBの出力タイミングを示すタイミングチャートである。
【0005】
一方、この種の技術として特許文献1又は2記載の発明が知られている。このうち、特許文献1には、奇数画素と偶数画素の出力差を低減させることが可能な画像読取装置を提供するため、原稿の画像を読み取る光学手段(ハロゲンランプ、レンズユニット等)と、該光学手段が読み取った光学データが入力されると、前記光学データを光電変換し、前記原稿の画像に対応する画像データを出力する固体イメージセンサ(CCD)と、該固体イメージセンサから出力される画像信号をアナログ的に処理するアナログ信号処理部(サンプルホールド回路、黒レベル補正回路、増幅回路)と、RGBの各チャネル毎に2個ずつ用意され、前記アナログ信号処理部で処理した画像信号をA/D変換するA/D変換回路とを備え、前記2個のA/D変換回路には位相の異なる2種の入力クロックを与える発明が記載されている。
【0006】
また、特許文献2には、RGB3ラインリニアセンサにより画像データを読み取るカラー画像読取装置において、簡単な構造によってR/Bの画像データの入れ換えのため、RGB3ラインリニアセンサにより読み取った画像データを信号処理できるカラー画像読取装置において、CCD及びモータ、ランプ駆動信号及び画像データを信号処理するASICにR/Bの画像データを入れ換えるモードを内部機能として備え、該機能によりR/Bの画像データを入れ換える発明が記載されている。
【特許文献1】特開2002−199213号公報
【特許文献2】特開2002−281325号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
前記従来技術に係る信号処理ICは、カラーリニアイメージセンサ出力が1色当り1chの比較的低速の画素レート(色当り〜10MHz程度まで)のカラーリニアイメージセンサに対しては有効であるが、それ以上の画素レートの場合や画像データを長距離(数10cm以上)伝送する場合などは、別途ドライバが必要となるだけでなく、点順次の画像データを色毎に分解するなどの処理が必要となる。このため、実装面積・部品コストとも不利であった。また、前記特許文献記載の発明には、高い画素レートや画像データの長距離伝達についての対応については特に記載されていない。
【0008】
そこで、本発明が解決すべき課題は、低速から中速の伝送速度に対応するとともに、実装面積や部品点数を少なくする。
【課題を解決するための手段】
【0009】
前記課題を解決するため、第1の手段は、入射光を3色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル&ホールドする手段と、サンプル&ホールド後の信号を固定又は指定ゲインで増幅する手段と、増幅された信号をアナログ・デジタル変換する手段と、を備えた読み取り信号処理装置において、各色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する手段を備えていることを特徴とする。
【0010】
第2の手段は、第1の手段において、前記出力する手段が各色毎のデジタルデータを時間的にn重の多重化を行い、n倍のデータレートで伝送することを特徴とする。
【0011】
第3の手段は、第2の手段において、前記出力する手段が前記各色毎のデジタルデータ、及び当該各色毎のデジタルデータのデータレートに相当するクロックをシリアル化して複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする。
【0012】
第4の手段は、第1の手段において、前記出力する手段が前記各色毎のデジタルデータをn個の複数ビット群に分割し、順次時分割のデータに変換し、n倍のデータレートで複数のシリアル低振幅差動信号として伝送することを特徴とする。
【0013】
第5の手段は、第4の手段において、前記出力する手段がn個の複数ビット群に分割した各色毎のデジタルデータの各ビット群のラッチクロック又は識別信号を、各色毎のデジタルデータとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする。
【0014】
第6の手段は、入射光を3色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル&ホールドする手段と、サンプル&ホールド後の信号を固定又は指定ゲインで増幅する手段と、増幅された信号をアナログ・デジタル変換する手段と、を備えた読み取り信号処理装置において、各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする。
【0015】
第7の手段は、第6の手段において、前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする。
【0016】
第8の手段は、第1ないし第5のいずれかの手段において、各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする。
【0017】
第9の手段は、第8の手段において、前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする。
【0018】
第10の手段は、第8又は第9の手段において、複数のシリアル低振幅差動信号用出力端子と多ビット並列出力及びクロック出力端子を一部又は全部共用することを特徴とする。
【0019】
第11の手段は、第1ないし第10のいずれかの手段に係る読み取り信号処理装置がICからなることを特徴とする。
【0020】
第12の手段は、第1ないし第11のいずれかの手段に係る読み取り信号処理装置を画像読み取り装置が備えていることを特徴とする。
【0021】
第13の手段は、第12の手段に係る画像読み取り装置を画像形成装置が備えていることを特徴とする。
【0022】
なお、後述の実施形態では、カラーリニアイメージセンサは符号1に、サンプル&ホールドする手段はサンプルホールド回路12R,12G,12Bに、増幅する手段は可変ゲインアンプ13R,13G,13Bに、アナログ・デジタル変換する手段はアナログ・デジタル変換回路15に、複数のシリアル低振幅差動信号として出力する手段はMAP17及びLVDS18−1〜6に、多ビット並列出力する手段はMAP17に、画像読み取り装置は符号100に、画像形成装置は符号PRに、それぞれ対応する。
【発明の効果】
【0023】
本発明によれば、複数のシリアル低振幅差動信号として出力する手段、あるいは順次時分割で多ビット並列出力する手段を備えているので、低速から中速の伝送速度に対応することが可能であるとともに、実装面積や部品点数を少なくすることができる。
【発明を実施するための最良の形態】
【0024】
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施例において、同等の構成、同等の信号には同一の符号を付し、重複する説明は省略する。
【実施例1】
【0025】
図1は、本発明の実施例1に係るアナログ処理信号部の構成を示すブロック図である。
【0026】
本実施例に係るアナログ信号処理部は各色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する機能を有するものである。本実施例に係るアナログ信号処理部はアナログ信号処理IC10から構成され、従来例と同様に赤(R)/緑(G)/青(B)の3つの出力(各々RO,GO,BO)を持つカラーリニアイメージセンサ1の各々の出力に対して、赤/緑/青の3つの入力(各々RIN,GIN,BIN)を持つ。カラーリニアイメージセンサ1の出力(RO/GO/BO)は、アナログ信号処理IC10の入力(RIN/GIN/BIN)にコンデンサ2を通して接続される。
【0027】
このアナログ信号処理IC10は各々の入力に対し、交流結合後の入力端子電位を規定するためのクランプ回路(CLMP)11R,11G,11B、カラーリニアイメージセンサ出力信号の信号成分のみを取り出すサンプルホールド回路(SH)12R,12G,12B、指定した増幅率でサンプルホールド後の信号を増幅する可変ゲインアンプ(VGA)13R,13G,13Bを各色の入力信号系統にそれぞれ備えている。可変ゲインアンプ(VGA)13R,13G,13Bの後段には、各色の可変ゲインアンプ出力を切り替えてRGBの順番の点順次信号に変換するためのアナログマルチプレクス回路(AMPX)14とアナログデジタル変換回路(ADC)15を備え、アナログマルチプレクス回路(AMPX)14は各色毎のVGA出力を交互に選択し1系統の信号とし、アナログデジタル変換回路(ADC)を通して1系統となった10bit画像データ(DO[9:0])を出力する。なお、可変ゲインアンプ13R,13G,13Bはデータ・アドレスバスを通して設定されたゲイン設定値を保持するレジスタを備えたものである。
【0028】
また、インターフェース16を介して入力される入力信号CLMPINはクランプ回路11R,11G,11Bを制御するためのゲート信号、SHは画像信号の信号領域をサンプルするためのサンプルクロック、MCLKはAMPX14やADC15を制御するための基準クロック、RMBはREDデータのタイミングを示す識別信号、M1,M2はアナログマルチプレクス回路14の入力選択信号、SCLKはシリアルクロック、SDはシリアルデータ、CSはチップセレクト信号である。
【0029】
ADC15から出力される画像データDO[9:0]は、点順次画像データを、色毎に分解すると共に、複数bit毎のブロックに分割するMAP17ブロックに接続される。この例では、LVDS(low voltage differential signaling)として一般的な7bitを考える。
【0030】
MAP17では5つの7bitのビット群(DA〜DE)に分割し、LVDSブロック18に出力する。LVDS18ブロックでは、入力されたパラレル7bitのデータをM1クロックから7逓倍されたLVCKに従い、シリアル7bitの低振幅差動信号に変換し、端子TXA〜TXEに出力する。この端子TXA〜TXEからはそれぞれ低振幅差動信号TXA+,−〜TXE+,−が出力される。符号19はLVDに7逓倍されたクロックを供給するPLLで、各LVDS18−1〜5にはLVD18−6からLVCKが供給される。ここでは、LVDS18はデータ対が18−1〜5の5系統、クロックが18−6の1系統となっている。
【0031】
図2は本実施例1における各信号の出力タイミングを示すタイミングチャートである。なお、このタイミングチャートにおいて、DRO、DGO、DBOは、10ビットの画像データDOのうちの、R信号、G信号、及びB信号をそれぞれ示す。
【0032】
このように構成すると、低振幅差動出力が可能となり、部品追加なしに長距離伝送と高画素レート伝送を行うことができる。
【実施例2】
【0033】
図3は本発明の実施例2に係るアナログ信号処理部の構成を示すブロック図である。
【0034】
本実施例は、各色毎のデジタルデータを時間的にn重の多重化を行い、n倍のデータレートで伝送する例である。そこで、本実施例は、図1の実施例1に対してLVDブロック18の動作クロックをMAPブロック17からとり、図2と同様の構成で、画素レートの2倍のクロックCLKを基準に動作するように構成したものである。その他の各部は図1に示した実施例1と同等に構成され、同等に機能するので説明は省略する。これにより、図4のタイミングチャートに示すように低振幅差動信号TXA〜TXEは1画素期間中に2回画素データを繰返し出力する。同様に、伝送クロックTXCKも1画素中に2周期のクロックが出力される。なお、図4のタイミングチャートは図4A及び図4Bの2つのタイミングチャートからなる。又、図4B中のレシーバ出力はこのアナログ信号処理IC10の後段に設けられた図示しないレシーバから出力されるパラレル信号の出力タイミングを示す。
【0035】
その他、特に説明しない各部は実施例1のアナログ信号処理部と同等に構成され、同等に機能する。
【0036】
このように構成すると、画像データのn重の多重化により、低振幅差動信号の伝送周波数を高くすることが可能なので、低画素レートの場合に、図4Bのタイミングチャートに示すレシーバの動作周波数の下限の影響を軽減することができる。
【実施例3】
【0037】
図5は本発明の実施例3に係るアナログ信号処理部の構成を示すブロック図である。
【0038】
本実施例は、各色毎のデジタルデータ、及び各色毎のデジタルデータのデータレートに相当するクロックをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する例である。
【0039】
本実施例の構成は実施例2の構成とほぼ同じであるが、低振幅差動信号の中に低振幅差動信号のレシーバ出力をラッチするためのラッチクロックCLK2が埋め込まれ、画像データと同時に伝送される点。
【0040】
図6はこの実施例3に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートで、図6A及び図6Bのタイミングチャートからなる。同図から分かるようにCLK2に基づいてレシーバ出力CKが出力される。
【0041】
その他、特に説明しない各部は前述の実施例1及び2と同等に構成され、同等に機能する。
【0042】
このように構成すると、実施例1及び2の効果に加え、画像データと共に、多重化、分割化の復元のための識別信号を伝送するので、この識別信号に基づいて多重化、分割化の復元を容易に行うことが可能となり、多重化、分割化に伴うコストアップを最小に抑えることができる。
【実施例4】
【0043】
図7は本発明の実施例4に係るアナログ信号処理部の構成を示すブロック図である。
【0044】
本実施例は、各色毎のデジタルデータをn個の複数ビット群に分割し、順次時分割のデータに変換し、n倍のデータレートで複数のシリアル低振幅差動信号として伝送する例である。
【0045】
本実施例の構成は実施例2の構成とほぼ同じであるが、MAP17ブロックからのデータ出力がDA、DB、DCの3出力である点が異なる。すなわち、MAP17ブロックではADC16からの点順次画像データを、色毎のデータに分解し、さらに、各色毎に上位ビット群、下位ビット群に分割し、上位、下位の順に時系列でDA、DB、DCとして出力する。DA、DB、DCは各々7bitであり、この例では色毎の上位、下位ビット群は各々5bitであるが、残りのbitは“0”or“1”で埋められる。これらは、LVDS18ブロックにより3系統の低振幅差動信号として出力される。
【0046】
図8はこの実施例4に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートで、図8A及び図8Bのタイミングチャートからなる。
【0047】
その他、特に説明しない各部は前述の実施例1及び2と同等に構成され、同等に機能する。
【0048】
このように構成すると、実施例1及び2の効果に加え、画像データをビット群に分割し時分割で低振幅差動伝送するので、必要とする伝送線路数を少なくすることが可能となり、これにより低コスト化を図ることができる。
【実施例5】
【0049】
図9は本発明の実施例5に係るアナログ信号処理部の構成を示すブロック図である。
【0050】
本実施例は、n個の複数ビット群に分割した各色毎のデジタルデータの各ビット群のラッチクロック又は識別信号を、各色毎のデジタルデータとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する例である。
【0051】
この実施例は実施例4の構成とほぼ同じであるが、低振幅差動信号の中に、低振幅差動信号のレシーバ出力での上位ビット群を示す信号HENが埋め込まれ、画像データと同時に伝送される。
【0052】
図10はこの実施例5に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートで、図10A及び図10Bのタイミングチャートからなる。
【0053】
その他、特に説明しない各部は前述の実施例4と同等に構成され、同等に機能する。
【0054】
このように構成すると、実施例4の効果に加え、画像データと共に、多重化、分割化の復元のための識別信号を伝送するので、多重化、分割化の復元が容易となり、多重化・分割化に伴うコストアップを最小に抑えることができる。
【実施例6】
【0055】
図11は本発明の実施例6に係るアナログ信号処理部の構成を示すブロック図である。
【0056】
本実施例は、各色毎にデジタルデータを複数ビット群に分割し、順次、時分割で多ビット並列出力する例である。
【0057】
この実施例は、実施例5の回路からLDVS18、PLL19を省略し、ADC15出力の点順次画像データ:DO[9:0]を、MAP17ブロックで色毎に分解すると共に、さらに、各色毎に上位ビット群、下位ビット群に分割し、上位・下位の順に時系列でDA‘[4:0]、DB’[4:0]、DC’[4:0]の各5ビットのデータとして出力するものである。MAP17ブロックは、同時に、上位ビット群、下位ビット群をラッチするためのクロックCLKも出力する。
【0058】
図12はこの実施例6に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【0059】
その他、特に説明しない各部は前述の実施例5と同等に構成され、同等に機能する。
【0060】
このように構成すると、データを色毎に分け、複数ピット群に分割し、時分割で伝送するので、低画素レート、短距離伝送時の信号数を大幅に削減でき、点順次伝送時と比べ復元処理を簡略化することができる。
【実施例7】
【0061】
図13は本発明の実施例7に係るアナログ信号処理部の構成を示すブロック図である。
【0062】
本実施例は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力する例である。
【0063】
この実施例は、実施例6の回路に対してDA‘[4:0]〜DC’[4:0]、CLKの他に、DA‘[4:0]〜DC’[4:0]での上位ビット群を示す信号HENも併せて出力される。
【0064】
図14はこの実施例7に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【0065】
その他、特に説明しない各部は前述の実施例6と同等に構成され、同等に機能する。
【0066】
このように構成すると、実施例6の効果に加え、画像データを色毎に分け、複数ピット群に分割し、さらにビット群識別信号を付加するので、ビット群分割の復元を容易に行うことができる。
【実施例8】
【0067】
図15は本発明の実施例8に係るアナログ信号処理部の構成を示すブロック図である。
【0068】
本実施例は、実施例1と実施例6の構成を併せたものである。本実施例では、低振幅差動信号出力TXA〜TXE、TXCKの他に、並列出力DA‘,DB’,〜DC’、上位ビット群識別信号HEN、上位・下位ビット群ラッチクロックCLKの出力端子を持っている。さらに、出力モードの切替端子LVENを備えている。このような回路では、出力モードの切替端子LVENが“H”のとき、低振幅差動信号TXA〜TXE、TXCKが有効となり、並列出力DA‘〜DC’・HEN・CLKはハイインピーダンス又はH/L固定出力となる。一方、出力モードの切替端子LVENが“L”のとき、並列出力DA‘〜DC’・HEN・CLKが有効となり、低振幅差動信号TXA〜TXE、TXCKはハイインピーダンス又はH/L固定出力となる。
【0069】
図16は出力モードの切替端子LVENが“H”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャート、図17は出力モードの切替端子LVENが“L”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【0070】
その他、特に説明しない各部は前述の実施例1及び実施例6と同等に構成され、同等に機能する。
【0071】
このように構成すると、低振幅差動伝送と並列伝送の機能を併せ持つので、低コストでシステムにマッチしたデータ伝送形態を取ることができる。
【実施例9】
【0072】
図18は本発明の実施例9に係るアナログ信号処理部の構成を示すブロック図である。
【0073】
本実施例は、実施例8の回路に対して低振幅差動出力端子TXA〜TXE、TXCKと並列出力端子DA‘,〜DC’・HEN・CLKを各々1つの端子で共用するようにした例である。本実施例では、出力モード切替端子の状態に応じて、LVEN=Hのときは低振幅差動出力モード、LVEN=Lのときは並列出力モードとなる。低振幅作動出力モードのときは、実施例8と同様に低振幅差動信号TXA〜TXE、TXCKが有効となり、並列出力DA‘〜DC’・HEN・CLKはハイインピーダンス又はH/L固定出力となる。一方、並列出力モードのときは、並列出力DA‘〜DC’・HEN・CLKが有効となり、低振幅差動信号TXA〜TXE、TXCKはハイインピーダンス又はH/L固定出力となる。
【0074】
図19は低振幅作動出力モードのときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャート、図20は並列出力モードのときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【0075】
その他、特に説明しない各部は前述の実施例8と同等に構成され、同等に機能する。
【0076】
このように構成すると、実施例8の効果に加え、低振幅差動伝送と並列伝送の機能を少ない端子数で実現することが可能となり、信号処理ICの小型・低コスト化を実現することができる。
【実施例10】
【0077】
図21は本発明の実施例に係る画像読み取り装置の概略構成を示す図である。画像読み取り装置は例えばPCに接続され、あるいはカラーデジタル複写機に搭載されるスキャナ装置である。この種の画像読み取り装置は、原稿画像をカラーリニアイメージセンサ1で読み取り、画像信号をデジタル信号に変換して処理する。本実施例に係る画像読み取り装置は、図21に示すように原稿112を載置するコンタクトガラス101、原稿露光用のハロゲンランプ102及び第1反射ミラー103を搭載した第1キャリッジ106、第2反射ミラー104及び第3反射ミラー105を搭載した第2キャリッジ107、入射した光を光電変換するカラーリニアイメージセンサ1、このカラーリニアイメージセンサ1に第3ミラー105から入射した読み取り光を結像するためのレンズユニット108、並びにスキャナ100本体の上部に設けられ、読み取り光学系等による各種の歪みを補正するための白基準板113から構成される。カラーリニアイメージセンサ1はセンサボードユニット110に搭載され、センサボードユニット110上でカラーリニアイメージセンサ1により光電変換した信号に対して所定の処理が施される。すなわち、実施例1ないし9のアナログ信号処理IC10は、このセンサボードユニット110上に搭載される。
【0078】
原稿走査時は第1キャリッジ3及び第2キャリッジ7はステッピングモータ(不図示)によって図示しないレールに沿って2対1の速度比で副走査方向Aに移動し、原稿を読み取る。
【0079】
図22は図21に示した画像読み取り装置を搭載したタンデム方式の画像形成装置の全体の概略構成を示す図である。同図において、画像形成装置は給紙部PS、画像形成装置本体PR、スキャナ(原稿読み取り装置)100及び自動原稿送り装置ADFから基本的に構成されている。画像形成装置本体PR内には、タンデム方式の作像部50とこの作像部50に給紙部PSから搬送路511を介して記録紙を供給するレジストローラ52と、光書き込み装置57と、定着、搬送部58と、両面トレイ59とを備えている。作像部50には、YMCK4色に対応して4本の感光体ドラム54が並設され、各感光体ドラム54の回りは帯電器、現像器55、転写器、クリーナ、及び除電器を含む作像要素が配置されている。また、転写器と感光体ドラム54との間には両者のニップに挟持された状態で駆動ローラと従動ローラとの間に張架された中間転写ベルト53が配置されている。
【0080】
このように構成されたタンデム方式の画像形成装置では、YMCKの各色毎に各色に対応する感光体ドラム54に光書き込みを行い、現像器55で各色のトナー毎に現像し、中間転写ベルト53上に例えばY,M,C,Kの順で1次転写する。そして、1次転写により4色重畳されたフルカラーの画像を記録紙に2次転写した後、定着して排紙することによりフルカラーの画像を記録紙上に形成する。
【0081】
実施例1ないし9で説明した読み取り信号処理装置は、このようにして画像形成を行い、あるいはPCに画像を取り込む際の最前段として機能する。
【図面の簡単な説明】
【0082】
【図1】本発明の実施例1に係るアナログ処理信号部の構成を示すブロック図である。
【図2】本実施例1における各信号の出力タイミングを示すタイミングチャートである。
【図3】実施例2に係るアナログ信号処理部の構成を示すブロック図である。
【図4A】実施例2における各信号の出力タイミングを示すタイミングチャート(その1)である。
【図4B】実施例2における各信号の出力タイミングを示すタイミングチャート(その2)である。
【図5】実施例3に係るアナログ信号処理部の構成を示すブロック図である。
【図6A】実施例3における各信号の出力タイミングを示すタイミングチャート(その1)である。
【図6B】実施例3における各信号の出力タイミングを示すタイミングチャート(その2)である。
【図7】実施例4に係るアナログ信号処理部の構成を示すブロック図である。
【図8A】実施例4における各信号の出力タイミングを示すタイミングチャート(その1)である。
【図8B】実施例4における各信号の出力タイミングを示すタイミングチャート(その2)である。
【図9】実施例5に係るアナログ信号処理部の構成を示すブロック図である。
【図10A】実施例5における各信号の出力タイミングを示すタイミングチャート(その1)である。
【図10B】実施例5における各信号の出力タイミングを示すタイミングチャート(その2)である。
【図11】実施例6に係るアナログ信号処理部の構成を示すブロック図である。
【図12】実施例6における各信号の出力タイミングを示すタイミングチャートである。
【図13】実施例7に係るアナログ信号処理部の構成を示すブロック図である。
【図14】実施例7における各信号の出力タイミングを示すタイミングチャートである。
【図15】実施例8に係るアナログ信号処理部の構成を示すブロック図である。
【図16】実施例8における出力モードの切替端子LVENが“H”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【図17】実施例8における出力モードの切替端子LVENが“L”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【図18】実施例9に係るアナログ信号処理部の構成を示すブロック図である。
【図19】実施例9における低振幅作動出力モードのときの各信号の出力タイミングを示すタイミングチャートである。
【図20】実施例9における並列出力モードのときの各信号の出力タイミングを示すタイミングチャートである。
【図21】本発明の実施例に係る画像読み取り装置の概略構成を示す図である。
【図22】画像読み取り装置を搭載したタンデム方式の画像形成装置の全体の概略構成を示す図である。
【図23】従来から実施されている画像読み取り装置の信号処理部の構成を示すブロック図である。
【図24】図23のアナログ処理ICの各信号の出力タイミングを示すタイミングチャートである。
【符号の説明】
【0083】
1 カラーリニアイメージセンサ
2 コンデンサ
11R,11G,11B クランプ回路
12R,12G,12B サンプルホールド回路
13R,13G,13B 可変ゲインアンプ
14 アナログマルチプレクス回路
15 アナログ・デジタル変換回路
16 インターフェース
17 MAP
18,18−1〜6 LVDS
19 PLL
100 画像読み取り装置
PR 画像形成装置本体
【技術分野】
【0001】
カラーリニアイメージセンサからの読み取り信号を処理する読み取り信号処理装置、この読み取り信号処理装置を備えた画像読み取り装置、及び画像形成装置に関する。
【背景技術】
【0002】
図23は従来から実施されている画像読み取り装置の信号処理部の構成を示すブロック図である。同図において、この例では、赤(R)/緑(G)/青(B)の3つの出力(各々RO,GO,BO)を持つカラーリニアイメージセンサ1の各々の出力に対して、赤/緑/青の3つの入力(各々RIN,GIN,BIN)を持つアナログ信号処理ICを使用したものである。このアナログ信号処理IC10は各々の入力に対し、交流結合後の入力端子電位を規定するためのクランプ回路(CLMP)11、カラーリニアイメージセンサ出力信号の信号成分のみを取り出すサンプルホールド回路(SH)12、指定した増幅率でサンプルホールド後の信号を増幅する可変ゲインアンプ(VGA)13を備え、各色の可変ゲインアンプ出力を切り替えてRGBの順番の点順次信号に変換するためのアナログマルチプレクス回路(AMPX)14及びアナログ・デジタル変換回路(ADC)15を介して点順次の画像データ(DO[9:0])として出力するものである。
【0003】
なお、タイミングジェネレータ&インターフェース(TG&IF)16を介して入力される入力信号CLMPINはクランプ回路11を制御するためのゲート信号、SHは画像信号の信号領域をサンプルするためのサンプルクロック、MCLKはAMPX14やADC15を制御するための基準クロック、RMBはREDデータのタイミングを示す識別信号である。可変ゲインアンプ13はデータ・アドレスバスを通して設定されたゲイン設定値を保持するレジスタを持つものである。
【0004】
図24は従来例に係る図23のアナログ処理IC10のRIN,GIN,BIN、SH、MCLK、M1、M2、DO[9:0]及びRMBの出力タイミングを示すタイミングチャートである。
【0005】
一方、この種の技術として特許文献1又は2記載の発明が知られている。このうち、特許文献1には、奇数画素と偶数画素の出力差を低減させることが可能な画像読取装置を提供するため、原稿の画像を読み取る光学手段(ハロゲンランプ、レンズユニット等)と、該光学手段が読み取った光学データが入力されると、前記光学データを光電変換し、前記原稿の画像に対応する画像データを出力する固体イメージセンサ(CCD)と、該固体イメージセンサから出力される画像信号をアナログ的に処理するアナログ信号処理部(サンプルホールド回路、黒レベル補正回路、増幅回路)と、RGBの各チャネル毎に2個ずつ用意され、前記アナログ信号処理部で処理した画像信号をA/D変換するA/D変換回路とを備え、前記2個のA/D変換回路には位相の異なる2種の入力クロックを与える発明が記載されている。
【0006】
また、特許文献2には、RGB3ラインリニアセンサにより画像データを読み取るカラー画像読取装置において、簡単な構造によってR/Bの画像データの入れ換えのため、RGB3ラインリニアセンサにより読み取った画像データを信号処理できるカラー画像読取装置において、CCD及びモータ、ランプ駆動信号及び画像データを信号処理するASICにR/Bの画像データを入れ換えるモードを内部機能として備え、該機能によりR/Bの画像データを入れ換える発明が記載されている。
【特許文献1】特開2002−199213号公報
【特許文献2】特開2002−281325号公報
【発明の開示】
【発明が解決しようとする課題】
【0007】
前記従来技術に係る信号処理ICは、カラーリニアイメージセンサ出力が1色当り1chの比較的低速の画素レート(色当り〜10MHz程度まで)のカラーリニアイメージセンサに対しては有効であるが、それ以上の画素レートの場合や画像データを長距離(数10cm以上)伝送する場合などは、別途ドライバが必要となるだけでなく、点順次の画像データを色毎に分解するなどの処理が必要となる。このため、実装面積・部品コストとも不利であった。また、前記特許文献記載の発明には、高い画素レートや画像データの長距離伝達についての対応については特に記載されていない。
【0008】
そこで、本発明が解決すべき課題は、低速から中速の伝送速度に対応するとともに、実装面積や部品点数を少なくする。
【課題を解決するための手段】
【0009】
前記課題を解決するため、第1の手段は、入射光を3色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル&ホールドする手段と、サンプル&ホールド後の信号を固定又は指定ゲインで増幅する手段と、増幅された信号をアナログ・デジタル変換する手段と、を備えた読み取り信号処理装置において、各色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する手段を備えていることを特徴とする。
【0010】
第2の手段は、第1の手段において、前記出力する手段が各色毎のデジタルデータを時間的にn重の多重化を行い、n倍のデータレートで伝送することを特徴とする。
【0011】
第3の手段は、第2の手段において、前記出力する手段が前記各色毎のデジタルデータ、及び当該各色毎のデジタルデータのデータレートに相当するクロックをシリアル化して複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする。
【0012】
第4の手段は、第1の手段において、前記出力する手段が前記各色毎のデジタルデータをn個の複数ビット群に分割し、順次時分割のデータに変換し、n倍のデータレートで複数のシリアル低振幅差動信号として伝送することを特徴とする。
【0013】
第5の手段は、第4の手段において、前記出力する手段がn個の複数ビット群に分割した各色毎のデジタルデータの各ビット群のラッチクロック又は識別信号を、各色毎のデジタルデータとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする。
【0014】
第6の手段は、入射光を3色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル&ホールドする手段と、サンプル&ホールド後の信号を固定又は指定ゲインで増幅する手段と、増幅された信号をアナログ・デジタル変換する手段と、を備えた読み取り信号処理装置において、各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする。
【0015】
第7の手段は、第6の手段において、前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする。
【0016】
第8の手段は、第1ないし第5のいずれかの手段において、各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする。
【0017】
第9の手段は、第8の手段において、前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする。
【0018】
第10の手段は、第8又は第9の手段において、複数のシリアル低振幅差動信号用出力端子と多ビット並列出力及びクロック出力端子を一部又は全部共用することを特徴とする。
【0019】
第11の手段は、第1ないし第10のいずれかの手段に係る読み取り信号処理装置がICからなることを特徴とする。
【0020】
第12の手段は、第1ないし第11のいずれかの手段に係る読み取り信号処理装置を画像読み取り装置が備えていることを特徴とする。
【0021】
第13の手段は、第12の手段に係る画像読み取り装置を画像形成装置が備えていることを特徴とする。
【0022】
なお、後述の実施形態では、カラーリニアイメージセンサは符号1に、サンプル&ホールドする手段はサンプルホールド回路12R,12G,12Bに、増幅する手段は可変ゲインアンプ13R,13G,13Bに、アナログ・デジタル変換する手段はアナログ・デジタル変換回路15に、複数のシリアル低振幅差動信号として出力する手段はMAP17及びLVDS18−1〜6に、多ビット並列出力する手段はMAP17に、画像読み取り装置は符号100に、画像形成装置は符号PRに、それぞれ対応する。
【発明の効果】
【0023】
本発明によれば、複数のシリアル低振幅差動信号として出力する手段、あるいは順次時分割で多ビット並列出力する手段を備えているので、低速から中速の伝送速度に対応することが可能であるとともに、実装面積や部品点数を少なくすることができる。
【発明を実施するための最良の形態】
【0024】
以下、図面を参照し、本発明の実施形態について説明する。なお、以下の実施例において、同等の構成、同等の信号には同一の符号を付し、重複する説明は省略する。
【実施例1】
【0025】
図1は、本発明の実施例1に係るアナログ処理信号部の構成を示すブロック図である。
【0026】
本実施例に係るアナログ信号処理部は各色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する機能を有するものである。本実施例に係るアナログ信号処理部はアナログ信号処理IC10から構成され、従来例と同様に赤(R)/緑(G)/青(B)の3つの出力(各々RO,GO,BO)を持つカラーリニアイメージセンサ1の各々の出力に対して、赤/緑/青の3つの入力(各々RIN,GIN,BIN)を持つ。カラーリニアイメージセンサ1の出力(RO/GO/BO)は、アナログ信号処理IC10の入力(RIN/GIN/BIN)にコンデンサ2を通して接続される。
【0027】
このアナログ信号処理IC10は各々の入力に対し、交流結合後の入力端子電位を規定するためのクランプ回路(CLMP)11R,11G,11B、カラーリニアイメージセンサ出力信号の信号成分のみを取り出すサンプルホールド回路(SH)12R,12G,12B、指定した増幅率でサンプルホールド後の信号を増幅する可変ゲインアンプ(VGA)13R,13G,13Bを各色の入力信号系統にそれぞれ備えている。可変ゲインアンプ(VGA)13R,13G,13Bの後段には、各色の可変ゲインアンプ出力を切り替えてRGBの順番の点順次信号に変換するためのアナログマルチプレクス回路(AMPX)14とアナログデジタル変換回路(ADC)15を備え、アナログマルチプレクス回路(AMPX)14は各色毎のVGA出力を交互に選択し1系統の信号とし、アナログデジタル変換回路(ADC)を通して1系統となった10bit画像データ(DO[9:0])を出力する。なお、可変ゲインアンプ13R,13G,13Bはデータ・アドレスバスを通して設定されたゲイン設定値を保持するレジスタを備えたものである。
【0028】
また、インターフェース16を介して入力される入力信号CLMPINはクランプ回路11R,11G,11Bを制御するためのゲート信号、SHは画像信号の信号領域をサンプルするためのサンプルクロック、MCLKはAMPX14やADC15を制御するための基準クロック、RMBはREDデータのタイミングを示す識別信号、M1,M2はアナログマルチプレクス回路14の入力選択信号、SCLKはシリアルクロック、SDはシリアルデータ、CSはチップセレクト信号である。
【0029】
ADC15から出力される画像データDO[9:0]は、点順次画像データを、色毎に分解すると共に、複数bit毎のブロックに分割するMAP17ブロックに接続される。この例では、LVDS(low voltage differential signaling)として一般的な7bitを考える。
【0030】
MAP17では5つの7bitのビット群(DA〜DE)に分割し、LVDSブロック18に出力する。LVDS18ブロックでは、入力されたパラレル7bitのデータをM1クロックから7逓倍されたLVCKに従い、シリアル7bitの低振幅差動信号に変換し、端子TXA〜TXEに出力する。この端子TXA〜TXEからはそれぞれ低振幅差動信号TXA+,−〜TXE+,−が出力される。符号19はLVDに7逓倍されたクロックを供給するPLLで、各LVDS18−1〜5にはLVD18−6からLVCKが供給される。ここでは、LVDS18はデータ対が18−1〜5の5系統、クロックが18−6の1系統となっている。
【0031】
図2は本実施例1における各信号の出力タイミングを示すタイミングチャートである。なお、このタイミングチャートにおいて、DRO、DGO、DBOは、10ビットの画像データDOのうちの、R信号、G信号、及びB信号をそれぞれ示す。
【0032】
このように構成すると、低振幅差動出力が可能となり、部品追加なしに長距離伝送と高画素レート伝送を行うことができる。
【実施例2】
【0033】
図3は本発明の実施例2に係るアナログ信号処理部の構成を示すブロック図である。
【0034】
本実施例は、各色毎のデジタルデータを時間的にn重の多重化を行い、n倍のデータレートで伝送する例である。そこで、本実施例は、図1の実施例1に対してLVDブロック18の動作クロックをMAPブロック17からとり、図2と同様の構成で、画素レートの2倍のクロックCLKを基準に動作するように構成したものである。その他の各部は図1に示した実施例1と同等に構成され、同等に機能するので説明は省略する。これにより、図4のタイミングチャートに示すように低振幅差動信号TXA〜TXEは1画素期間中に2回画素データを繰返し出力する。同様に、伝送クロックTXCKも1画素中に2周期のクロックが出力される。なお、図4のタイミングチャートは図4A及び図4Bの2つのタイミングチャートからなる。又、図4B中のレシーバ出力はこのアナログ信号処理IC10の後段に設けられた図示しないレシーバから出力されるパラレル信号の出力タイミングを示す。
【0035】
その他、特に説明しない各部は実施例1のアナログ信号処理部と同等に構成され、同等に機能する。
【0036】
このように構成すると、画像データのn重の多重化により、低振幅差動信号の伝送周波数を高くすることが可能なので、低画素レートの場合に、図4Bのタイミングチャートに示すレシーバの動作周波数の下限の影響を軽減することができる。
【実施例3】
【0037】
図5は本発明の実施例3に係るアナログ信号処理部の構成を示すブロック図である。
【0038】
本実施例は、各色毎のデジタルデータ、及び各色毎のデジタルデータのデータレートに相当するクロックをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する例である。
【0039】
本実施例の構成は実施例2の構成とほぼ同じであるが、低振幅差動信号の中に低振幅差動信号のレシーバ出力をラッチするためのラッチクロックCLK2が埋め込まれ、画像データと同時に伝送される点。
【0040】
図6はこの実施例3に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートで、図6A及び図6Bのタイミングチャートからなる。同図から分かるようにCLK2に基づいてレシーバ出力CKが出力される。
【0041】
その他、特に説明しない各部は前述の実施例1及び2と同等に構成され、同等に機能する。
【0042】
このように構成すると、実施例1及び2の効果に加え、画像データと共に、多重化、分割化の復元のための識別信号を伝送するので、この識別信号に基づいて多重化、分割化の復元を容易に行うことが可能となり、多重化、分割化に伴うコストアップを最小に抑えることができる。
【実施例4】
【0043】
図7は本発明の実施例4に係るアナログ信号処理部の構成を示すブロック図である。
【0044】
本実施例は、各色毎のデジタルデータをn個の複数ビット群に分割し、順次時分割のデータに変換し、n倍のデータレートで複数のシリアル低振幅差動信号として伝送する例である。
【0045】
本実施例の構成は実施例2の構成とほぼ同じであるが、MAP17ブロックからのデータ出力がDA、DB、DCの3出力である点が異なる。すなわち、MAP17ブロックではADC16からの点順次画像データを、色毎のデータに分解し、さらに、各色毎に上位ビット群、下位ビット群に分割し、上位、下位の順に時系列でDA、DB、DCとして出力する。DA、DB、DCは各々7bitであり、この例では色毎の上位、下位ビット群は各々5bitであるが、残りのbitは“0”or“1”で埋められる。これらは、LVDS18ブロックにより3系統の低振幅差動信号として出力される。
【0046】
図8はこの実施例4に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートで、図8A及び図8Bのタイミングチャートからなる。
【0047】
その他、特に説明しない各部は前述の実施例1及び2と同等に構成され、同等に機能する。
【0048】
このように構成すると、実施例1及び2の効果に加え、画像データをビット群に分割し時分割で低振幅差動伝送するので、必要とする伝送線路数を少なくすることが可能となり、これにより低コスト化を図ることができる。
【実施例5】
【0049】
図9は本発明の実施例5に係るアナログ信号処理部の構成を示すブロック図である。
【0050】
本実施例は、n個の複数ビット群に分割した各色毎のデジタルデータの各ビット群のラッチクロック又は識別信号を、各色毎のデジタルデータとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する例である。
【0051】
この実施例は実施例4の構成とほぼ同じであるが、低振幅差動信号の中に、低振幅差動信号のレシーバ出力での上位ビット群を示す信号HENが埋め込まれ、画像データと同時に伝送される。
【0052】
図10はこの実施例5に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートで、図10A及び図10Bのタイミングチャートからなる。
【0053】
その他、特に説明しない各部は前述の実施例4と同等に構成され、同等に機能する。
【0054】
このように構成すると、実施例4の効果に加え、画像データと共に、多重化、分割化の復元のための識別信号を伝送するので、多重化、分割化の復元が容易となり、多重化・分割化に伴うコストアップを最小に抑えることができる。
【実施例6】
【0055】
図11は本発明の実施例6に係るアナログ信号処理部の構成を示すブロック図である。
【0056】
本実施例は、各色毎にデジタルデータを複数ビット群に分割し、順次、時分割で多ビット並列出力する例である。
【0057】
この実施例は、実施例5の回路からLDVS18、PLL19を省略し、ADC15出力の点順次画像データ:DO[9:0]を、MAP17ブロックで色毎に分解すると共に、さらに、各色毎に上位ビット群、下位ビット群に分割し、上位・下位の順に時系列でDA‘[4:0]、DB’[4:0]、DC’[4:0]の各5ビットのデータとして出力するものである。MAP17ブロックは、同時に、上位ビット群、下位ビット群をラッチするためのクロックCLKも出力する。
【0058】
図12はこの実施例6に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【0059】
その他、特に説明しない各部は前述の実施例5と同等に構成され、同等に機能する。
【0060】
このように構成すると、データを色毎に分け、複数ピット群に分割し、時分割で伝送するので、低画素レート、短距離伝送時の信号数を大幅に削減でき、点順次伝送時と比べ復元処理を簡略化することができる。
【実施例7】
【0061】
図13は本発明の実施例7に係るアナログ信号処理部の構成を示すブロック図である。
【0062】
本実施例は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力する例である。
【0063】
この実施例は、実施例6の回路に対してDA‘[4:0]〜DC’[4:0]、CLKの他に、DA‘[4:0]〜DC’[4:0]での上位ビット群を示す信号HENも併せて出力される。
【0064】
図14はこの実施例7に係るアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【0065】
その他、特に説明しない各部は前述の実施例6と同等に構成され、同等に機能する。
【0066】
このように構成すると、実施例6の効果に加え、画像データを色毎に分け、複数ピット群に分割し、さらにビット群識別信号を付加するので、ビット群分割の復元を容易に行うことができる。
【実施例8】
【0067】
図15は本発明の実施例8に係るアナログ信号処理部の構成を示すブロック図である。
【0068】
本実施例は、実施例1と実施例6の構成を併せたものである。本実施例では、低振幅差動信号出力TXA〜TXE、TXCKの他に、並列出力DA‘,DB’,〜DC’、上位ビット群識別信号HEN、上位・下位ビット群ラッチクロックCLKの出力端子を持っている。さらに、出力モードの切替端子LVENを備えている。このような回路では、出力モードの切替端子LVENが“H”のとき、低振幅差動信号TXA〜TXE、TXCKが有効となり、並列出力DA‘〜DC’・HEN・CLKはハイインピーダンス又はH/L固定出力となる。一方、出力モードの切替端子LVENが“L”のとき、並列出力DA‘〜DC’・HEN・CLKが有効となり、低振幅差動信号TXA〜TXE、TXCKはハイインピーダンス又はH/L固定出力となる。
【0069】
図16は出力モードの切替端子LVENが“H”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャート、図17は出力モードの切替端子LVENが“L”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【0070】
その他、特に説明しない各部は前述の実施例1及び実施例6と同等に構成され、同等に機能する。
【0071】
このように構成すると、低振幅差動伝送と並列伝送の機能を併せ持つので、低コストでシステムにマッチしたデータ伝送形態を取ることができる。
【実施例9】
【0072】
図18は本発明の実施例9に係るアナログ信号処理部の構成を示すブロック図である。
【0073】
本実施例は、実施例8の回路に対して低振幅差動出力端子TXA〜TXE、TXCKと並列出力端子DA‘,〜DC’・HEN・CLKを各々1つの端子で共用するようにした例である。本実施例では、出力モード切替端子の状態に応じて、LVEN=Hのときは低振幅差動出力モード、LVEN=Lのときは並列出力モードとなる。低振幅作動出力モードのときは、実施例8と同様に低振幅差動信号TXA〜TXE、TXCKが有効となり、並列出力DA‘〜DC’・HEN・CLKはハイインピーダンス又はH/L固定出力となる。一方、並列出力モードのときは、並列出力DA‘〜DC’・HEN・CLKが有効となり、低振幅差動信号TXA〜TXE、TXCKはハイインピーダンス又はH/L固定出力となる。
【0074】
図19は低振幅作動出力モードのときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャート、図20は並列出力モードのときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【0075】
その他、特に説明しない各部は前述の実施例8と同等に構成され、同等に機能する。
【0076】
このように構成すると、実施例8の効果に加え、低振幅差動伝送と並列伝送の機能を少ない端子数で実現することが可能となり、信号処理ICの小型・低コスト化を実現することができる。
【実施例10】
【0077】
図21は本発明の実施例に係る画像読み取り装置の概略構成を示す図である。画像読み取り装置は例えばPCに接続され、あるいはカラーデジタル複写機に搭載されるスキャナ装置である。この種の画像読み取り装置は、原稿画像をカラーリニアイメージセンサ1で読み取り、画像信号をデジタル信号に変換して処理する。本実施例に係る画像読み取り装置は、図21に示すように原稿112を載置するコンタクトガラス101、原稿露光用のハロゲンランプ102及び第1反射ミラー103を搭載した第1キャリッジ106、第2反射ミラー104及び第3反射ミラー105を搭載した第2キャリッジ107、入射した光を光電変換するカラーリニアイメージセンサ1、このカラーリニアイメージセンサ1に第3ミラー105から入射した読み取り光を結像するためのレンズユニット108、並びにスキャナ100本体の上部に設けられ、読み取り光学系等による各種の歪みを補正するための白基準板113から構成される。カラーリニアイメージセンサ1はセンサボードユニット110に搭載され、センサボードユニット110上でカラーリニアイメージセンサ1により光電変換した信号に対して所定の処理が施される。すなわち、実施例1ないし9のアナログ信号処理IC10は、このセンサボードユニット110上に搭載される。
【0078】
原稿走査時は第1キャリッジ3及び第2キャリッジ7はステッピングモータ(不図示)によって図示しないレールに沿って2対1の速度比で副走査方向Aに移動し、原稿を読み取る。
【0079】
図22は図21に示した画像読み取り装置を搭載したタンデム方式の画像形成装置の全体の概略構成を示す図である。同図において、画像形成装置は給紙部PS、画像形成装置本体PR、スキャナ(原稿読み取り装置)100及び自動原稿送り装置ADFから基本的に構成されている。画像形成装置本体PR内には、タンデム方式の作像部50とこの作像部50に給紙部PSから搬送路511を介して記録紙を供給するレジストローラ52と、光書き込み装置57と、定着、搬送部58と、両面トレイ59とを備えている。作像部50には、YMCK4色に対応して4本の感光体ドラム54が並設され、各感光体ドラム54の回りは帯電器、現像器55、転写器、クリーナ、及び除電器を含む作像要素が配置されている。また、転写器と感光体ドラム54との間には両者のニップに挟持された状態で駆動ローラと従動ローラとの間に張架された中間転写ベルト53が配置されている。
【0080】
このように構成されたタンデム方式の画像形成装置では、YMCKの各色毎に各色に対応する感光体ドラム54に光書き込みを行い、現像器55で各色のトナー毎に現像し、中間転写ベルト53上に例えばY,M,C,Kの順で1次転写する。そして、1次転写により4色重畳されたフルカラーの画像を記録紙に2次転写した後、定着して排紙することによりフルカラーの画像を記録紙上に形成する。
【0081】
実施例1ないし9で説明した読み取り信号処理装置は、このようにして画像形成を行い、あるいはPCに画像を取り込む際の最前段として機能する。
【図面の簡単な説明】
【0082】
【図1】本発明の実施例1に係るアナログ処理信号部の構成を示すブロック図である。
【図2】本実施例1における各信号の出力タイミングを示すタイミングチャートである。
【図3】実施例2に係るアナログ信号処理部の構成を示すブロック図である。
【図4A】実施例2における各信号の出力タイミングを示すタイミングチャート(その1)である。
【図4B】実施例2における各信号の出力タイミングを示すタイミングチャート(その2)である。
【図5】実施例3に係るアナログ信号処理部の構成を示すブロック図である。
【図6A】実施例3における各信号の出力タイミングを示すタイミングチャート(その1)である。
【図6B】実施例3における各信号の出力タイミングを示すタイミングチャート(その2)である。
【図7】実施例4に係るアナログ信号処理部の構成を示すブロック図である。
【図8A】実施例4における各信号の出力タイミングを示すタイミングチャート(その1)である。
【図8B】実施例4における各信号の出力タイミングを示すタイミングチャート(その2)である。
【図9】実施例5に係るアナログ信号処理部の構成を示すブロック図である。
【図10A】実施例5における各信号の出力タイミングを示すタイミングチャート(その1)である。
【図10B】実施例5における各信号の出力タイミングを示すタイミングチャート(その2)である。
【図11】実施例6に係るアナログ信号処理部の構成を示すブロック図である。
【図12】実施例6における各信号の出力タイミングを示すタイミングチャートである。
【図13】実施例7に係るアナログ信号処理部の構成を示すブロック図である。
【図14】実施例7における各信号の出力タイミングを示すタイミングチャートである。
【図15】実施例8に係るアナログ信号処理部の構成を示すブロック図である。
【図16】実施例8における出力モードの切替端子LVENが“H”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【図17】実施例8における出力モードの切替端子LVENが“L”のときのアナログ信号処理部の各信号の出力タイミングを示すタイミングチャートである。
【図18】実施例9に係るアナログ信号処理部の構成を示すブロック図である。
【図19】実施例9における低振幅作動出力モードのときの各信号の出力タイミングを示すタイミングチャートである。
【図20】実施例9における並列出力モードのときの各信号の出力タイミングを示すタイミングチャートである。
【図21】本発明の実施例に係る画像読み取り装置の概略構成を示す図である。
【図22】画像読み取り装置を搭載したタンデム方式の画像形成装置の全体の概略構成を示す図である。
【図23】従来から実施されている画像読み取り装置の信号処理部の構成を示すブロック図である。
【図24】図23のアナログ処理ICの各信号の出力タイミングを示すタイミングチャートである。
【符号の説明】
【0083】
1 カラーリニアイメージセンサ
2 コンデンサ
11R,11G,11B クランプ回路
12R,12G,12B サンプルホールド回路
13R,13G,13B 可変ゲインアンプ
14 アナログマルチプレクス回路
15 アナログ・デジタル変換回路
16 インターフェース
17 MAP
18,18−1〜6 LVDS
19 PLL
100 画像読み取り装置
PR 画像形成装置本体
【特許請求の範囲】
【請求項1】
入射光を3色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル&ホールドする手段と、
サンプル&ホールド後の信号を固定又は指定ゲインで増幅する手段と、
増幅された信号をアナログ・デジタル変換する手段と、
を備えた読み取り信号処理装置において、
各色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する手段を備えていることを特徴とする読み取り信号処理装置。
【請求項2】
請求項1記載の読み取り信号処理装置において、
前記出力する手段は、各色毎のデジタルデータを時間的にn重の多重化を行い、n倍のデータレートで伝送することを特徴とする読み取り信号処理装置。
【請求項3】
請求項2記載の読み取り信号処理装置において、
前記出力する手段は、前記各色毎のデジタルデータ、及び当該各色毎のデジタルデータのデータレートに相当するクロックをシリアル化して複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする読み取り信号処理装置。
【請求項4】
請求項1記載の読み取り信号処理装置において、
前記出力する手段は、前記各色毎のデジタルデータをn個の複数ビット群に分割し、順次時分割のデータに変換し、n倍のデータレートで複数のシリアル低振幅差動信号として伝送することを特徴とする読み取り信号処理装置。
【請求項5】
請求項4記載の読み取り信号処理装置において、
前記出力する手段は、n個の複数ビット群に分割した各色毎のデジタルデータの各ビット群のラッチクロック又は識別信号を、各色毎のデジタルデータとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする読み取り信号処理装置。
【請求項6】
入射光を3色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル&ホールドする手段と、
サンプル&ホールド後の信号を固定又は指定ゲインで増幅する手段と、
増幅された信号をアナログ・デジタル変換する手段と、
を備えた読み取り信号処理装置において、
各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする読み取り信号処理装置。
【請求項7】
請求項6記載の読み取り信号処理装置において、
前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする読み取り信号処理装置。
【請求項8】
請求項1ないし5のいずれか1項に記載の読み取り信号処理装置において、
各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする読み取り信号処理装置。
【請求項9】
請求項8記載の読み取り信号処理装置において、
前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする読み取り信号処理装置。
【請求項10】
請求項8又は9記載の読み取り信号処理装置において、
複数のシリアル低振幅差動信号用出力端子と多ビット並列出力及びクロック出力端子を一部又は全部共用することを特徴とする読み取り信号処理装置。
【請求項11】
請求項1ないし10のいずれか1項に記載の読み取り信号処理装置がICからなることを特徴とする読み取り信号処理装置。
【請求項12】
請求項1ないし11のいずれか1項に記載の読み取り信号処理装置を備えていることを特徴とする画像読み取り装置。
【請求項13】
請求項12記載の画像読み取り装置を備えていることを特徴とする画像形成装置。
【請求項1】
入射光を3色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル&ホールドする手段と、
サンプル&ホールド後の信号を固定又は指定ゲインで増幅する手段と、
増幅された信号をアナログ・デジタル変換する手段と、
を備えた読み取り信号処理装置において、
各色毎のデジタルデータの複数ビットをシリアル化し、複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力する手段を備えていることを特徴とする読み取り信号処理装置。
【請求項2】
請求項1記載の読み取り信号処理装置において、
前記出力する手段は、各色毎のデジタルデータを時間的にn重の多重化を行い、n倍のデータレートで伝送することを特徴とする読み取り信号処理装置。
【請求項3】
請求項2記載の読み取り信号処理装置において、
前記出力する手段は、前記各色毎のデジタルデータ、及び当該各色毎のデジタルデータのデータレートに相当するクロックをシリアル化して複数のシリアル信号とするとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする読み取り信号処理装置。
【請求項4】
請求項1記載の読み取り信号処理装置において、
前記出力する手段は、前記各色毎のデジタルデータをn個の複数ビット群に分割し、順次時分割のデータに変換し、n倍のデータレートで複数のシリアル低振幅差動信号として伝送することを特徴とする読み取り信号処理装置。
【請求項5】
請求項4記載の読み取り信号処理装置において、
前記出力する手段は、n個の複数ビット群に分割した各色毎のデジタルデータの各ビット群のラッチクロック又は識別信号を、各色毎のデジタルデータとともに、低振幅の差動信号に変換し、複数のシリアル低振幅差動信号として出力することを特徴とする読み取り信号処理装置。
【請求項6】
入射光を3色に相当する電気信号に変換し、各色毎に画像信号として出力するカラーリニアイメージセンサからの出力に対して、各色毎のセンサ出力信号の各画素の指定範囲をサンプル&ホールドする手段と、
サンプル&ホールド後の信号を固定又は指定ゲインで増幅する手段と、
増幅された信号をアナログ・デジタル変換する手段と、
を備えた読み取り信号処理装置において、
各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする読み取り信号処理装置。
【請求項7】
請求項6記載の読み取り信号処理装置において、
前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする読み取り信号処理装置。
【請求項8】
請求項1ないし5のいずれか1項に記載の読み取り信号処理装置において、
各色毎にデジタルデータを複数ビット群に分割し、順次時分割で多ビット並列出力する手段を備えていることを特徴とする読み取り信号処理装置。
【請求項9】
請求項8記載の読み取り信号処理装置において、
前記多ビット並列出力する手段は、各色毎に複数ビット毎に分割し、順次時分割で多ビット並列出力するデジタルデータに対し、各々の複数ビット群に対応するラッチクロック又は識別信号を併せて出力することを特徴とする読み取り信号処理装置。
【請求項10】
請求項8又は9記載の読み取り信号処理装置において、
複数のシリアル低振幅差動信号用出力端子と多ビット並列出力及びクロック出力端子を一部又は全部共用することを特徴とする読み取り信号処理装置。
【請求項11】
請求項1ないし10のいずれか1項に記載の読み取り信号処理装置がICからなることを特徴とする読み取り信号処理装置。
【請求項12】
請求項1ないし11のいずれか1項に記載の読み取り信号処理装置を備えていることを特徴とする画像読み取り装置。
【請求項13】
請求項12記載の画像読み取り装置を備えていることを特徴とする画像形成装置。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6A】
【図6B】
【図7】
【図8A】
【図8B】
【図9】
【図10A】
【図10B】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【公開番号】特開2008−78796(P2008−78796A)
【公開日】平成20年4月3日(2008.4.3)
【国際特許分類】
【出願番号】特願2006−253189(P2006−253189)
【出願日】平成18年9月19日(2006.9.19)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
【公開日】平成20年4月3日(2008.4.3)
【国際特許分類】
【出願日】平成18年9月19日(2006.9.19)
【出願人】(000006747)株式会社リコー (37,907)
【Fターム(参考)】
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