遅延回路
【課題】映像信号処理回路に用いられる遅延回路の回路規模の抑制化を適切に実現する。
【解決手段】スイッチドキャパシタ技術に基づくサンプルホールド回路として構成される遅延回路において、メモリ単位111の個数を省略させる場合に、差動増幅器150の非反転入力端子に接続される信号ラインL10と参照電源との間に設けられオン時に信号ラインL10を参照電源の電圧Vrに固定する第3のスイッチング素子T1を備え、シフトレジスタ120の初段のフリップフロップFF1の出力A1により当該第3のスイッチング素子T1をオフさせ、シフトレジスタ120の最終段のフリップフロップFF5の出力により第3のスイッチング素子T1をオンさせる電圧固定回路140を有する。
【解決手段】スイッチドキャパシタ技術に基づくサンプルホールド回路として構成される遅延回路において、メモリ単位111の個数を省略させる場合に、差動増幅器150の非反転入力端子に接続される信号ラインL10と参照電源との間に設けられオン時に信号ラインL10を参照電源の電圧Vrに固定する第3のスイッチング素子T1を備え、シフトレジスタ120の初段のフリップフロップFF1の出力A1により当該第3のスイッチング素子T1をオフさせ、シフトレジスタ120の最終段のフリップフロップFF5の出力により第3のスイッチング素子T1をオンさせる電圧固定回路140を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、映像信号処理に用いられる遅延回路に関する。
【背景技術】
【0002】
テレビ受信装置向けの映像信号処理回路にはアナログ信号を遅延させる遅延回路が種々用いられている。例えば、NTSC方式やPAL方式では、画質向上のため、色信号と輝度信号との分離回路に用いられる櫛型フィルタとして、遅延回路が必要とされる(特許文献1を参照)。また、PAL方式やSECAM方式では、多重変調された色差信号の復調回路に用いられる櫛型フィルタとして、遅延回路が必要とされる(特許文献2を参照)。
【0003】
以下、図10を用いて、PAL方式におけるテレビ受信装置における、色信号と輝度信号との分離回路(Y/C分離回路)に用いられる櫛形フィルタ、及び、色差信号の復調回路(色復調回路)に用いられる櫛型フィルタ(以下、色櫛形フィルタと称する)の構成を説明する。
【0004】
図10(a)に示すY/C分離回路に含まれる櫛形フィルタ200は、同一フィールド上の垂直方向に隣接した複数ライン(水平ライン)を用いて、コンポジット映像信号から輝度信号と色信号とを分離するものであり、遅延回路203と、加算器201と、減算器202とを有する。コンポジット映像信号は隣接する上下のライン間の相関(垂直相関)が比較的強い。また、PAL方式のテレビ信号の場合、色信号の位相は2H(Hは水平走査期間)毎に反転するよう規定されている。そのため、ある1ライン分のコンポジット映像信号を遅延回路203によって2H遅延させ、2H遅延させた当該1ライン分のコンポジット映像信号と、当該1ライン分のコンポジット映像信号の2H後の1ライン分のコンポジット映像信号と、を加算器201によって加算することで色信号が打ち消されて輝度信号が分離され、減算器202によって減算することで輝度信号が打ち消されて色信号が分離される。
【0005】
図10(b)に示す色復調回路に含まれる色櫛形フィルタ230は、同一フィールド上の垂直方向に隣接した複数ラインを用いて、色信号から色差信号R−Y、B−Yを復調する際に、色副搬送波の位相ずれを補正するものであり、遅延回路232と、加算器231とを有する。色復調回路に含まれる同期検波回路(不図示)により、色信号を色差信号B−Y、R−Yの基準搬送波で同期検波することで色差信号B−Y、R−Yが得られる。
【0006】
色副搬送波に位相ずれが生じている場合、色差信号B−Yには色差信号R−Y成分がゆがみ成分として、色差信号R−Yには色差信号B−Y成分がゆがみ成分として含まれる。PAL方式では、色差信号R−Yの色副搬送波は1H毎に位相が反転するため、色副搬送波の位相ゆがみに起因するゆがみ成分も1H毎にそれぞれ位相が反転する。そのため、ある1ライン分の色差信号B−Y、(又は色差信号R−Y)を遅延回路232によって1H遅延させ、1H遅延させた当該1ライン分の色差信号B−Y(又は、色差信号R−Y)と、当該1ライン分の色差信号B−Y(又は色差信号R−Y)の1H後の1ラインの分の色差信号B−Y、(又は色差信号R−Y)と、を加算器231によって加算することで、それぞれのゆがみ成分が打ち消されて、位相ゆがみが補正される。
【0007】
遅延回路203、232は、例えば、図11に示されるように、スイッチドキャパシタ技術に基づくサンプルホールド回路250として構成される(特許文献3を参照)。サンプルホールド回路250は、m個のメモリ単位253−1〜253−m及び差動増幅器254から成るアナログメモリ回路252と、m個のフリップフロップ(以下、FFと略称する。)を有するシフトレジスタ256と、を有して構成される。尚、メモリ単位253−1〜253−m及びシフトレジスタ256のFFの個数は、1H分の入力信号INに対するサンプリング数(m)と対応づけられる。
【0008】
メモリ単位253−1〜253−mの中の一つのメモリ単位253−1は、キャパシタC1と、入力信号INをキャパシタC1にサンプルホールドさせる第1のスイッチング素子Tia、Tibと、キャパシタC1にサンプルホールドされた入力信号INを差動増幅器254から出力するための第2のスイッチング素子Toa、Tobとを含んで構成される。
【0009】
第1のスイッチング素子Tia、Tibのゲートがハイレベルになると、第1のスイッチング素子Tiaのドレイン−ソース間を介してキャパシタC1の一端へ入力信号INが入力されるとともに、第1のスイッチング素子Tibのドレイン−ソース間を介してキャパシタC1の他端が接地される。これにより、キャパシタC1に入力信号INがサンプルホールドされる。
【0010】
第2のスイッチング素子Toa、Tobのゲートがハイレベルになると、第2のスイッチング素子Toaのドレイン−ソース間を介して差動増幅器254の出力端子とキャパシタC1の一端とが接続されるとともに、スイッチング素子Tobのドレイン−ソース間を介して差動増幅器254の反転入力端子とキャパシタC1の他端とが接続される。これにより、キャパシタC1にサンプルホールドされた入力信号INが差動増幅器254から出力される。
【0011】
メモリ単位253−2〜253−mについてもメモリ単位253−1と同様の構成を有する。メモリ単位253−1の第1のスイッチング素子Tia及び第1のスイッチング素子Tibのゲートは短絡されるとともに、次段のメモリ単位253−2の第2のスイッチング素子Toa及びスイッチング素子Tobのゲートに共通に接続される。同様に、メモリ単位253−(n−1)(n=1、2、…、m)もそれぞれ次段のメモリ単位253−nに接続される。
【0012】
制御回路256は、複数のメモリ単位253−1〜253−mの中から入力信号INをサンプルホールドさせるメモリ単位と、入力信号INを出力させるメモリ単位とを順に選択するために設けられる。制御回路120は、メモリ単位253−1〜253−mと等しい数(m)のFF1〜FFmの直列回路であるシフトレジスタを含んで構成される。
【0013】
FF(n−1)のQ端子はそれぞれ次段のFFnのD端子に接続される。第初段のFF1のD端子には、1Hの開始を示す同期パルスPが入力される。FF1〜FFmのクロック端子(C端子)にはサンプリング周期に同期したクロック信号CLKが入力される。
【0014】
また、FF(n−1)のQ端子は、第(n−1)段のメモリ単位253−nの第1のスイッチング素子Tia、Tibのゲート、及び第n段のメモリ単位253−nの第2のスイッチング素子Toa、Tobのゲートに共通に接続される。但し、第1段のメモリ単位253−1の第2のスイッチング素子Toa、TobのゲートにはFFmのQ端子が接続される。
【0015】
以上の構成によって、クロック信号CLKが制御回路256に入力される毎に、シフトレジスタの次段のFFに同期パルスPがシフトされる。クロック信号CLKが(n−1)回入力されると、FF(n−1)のQ端子がハイレベルに維持され、メモリ単位253−(n−1)のキャパシタC1に入力信号INが新たにサンプルホールドされ、メモリ単位253−nのキャパシタC1にサンプルホールドされていた入力信号INが差動増幅器254から出力される。
【0016】
m回目の同期パルスPについては、FFmのQ端子がハイレベルに維持され、メモリ単位253−mのキャパシタC1に入力信号INが新たにサンプルホールドされ、メモリ単位253−1のキャパシタC1にサンプルホールドされていた入力信号INのサンプリング値に応じた電圧が差動増幅器254から出力される。よって、1Hのサンプリング数mに応じて設定された、制御回路120のシフトレジスタの段数及び、メモリ単位253の個数と、サンプリング周波数に一致させたクロック信号CLKの周波数によって、遅延回路232は、入力信号INを1H遅延させて出力させる。
【0017】
以上より、遅延回路232に入力信号INが入力されてから出力されるまでの遅延時間は、主に、制御回路120のシフトレジスタの段数、及びメモリ単位253の個数と、遅延回路232に供給されるクロック信号の周波数と、によって定められる。
【特許文献1】特開2002−10290号公報
【特許文献2】特開平8−275190号公報
【特許文献3】特開2007−36872号公報
【発明の開示】
【発明が解決しようとする課題】
【0018】
ところで、テレビ受信装置向けの映像信号処理回路は、市場のグローバル化の進展に合わせて世界中の各種テレビ方式(PAL、SECAM、NTSC等)に対応させるとともに、アナログ・デジタル混載技術を用いてアナログ回路とデジタル回路とを一体的に集積化させる傾向にある。このため、映像信号処理回路に用いられる遅延回路は、回路規模を抑えて実現することが求められる。
【0019】
当該遅延回路が、図11に示されるように、スイッチドキャパシタ技術に基づくサンプルホールド回路250として構成される場合、映像信号処理回路全体の回路規模の中で、キャパシタを具備したメモリ単位253−1〜253−mの回路規模の大きさがネックとなる。例えば、PAL方式の場合、水平走査周波数が15.625kHzと規定されており、入力信号INのサンプリング周波数を水平走査周波数よりも高い4MHzとしたとき、入力信号INを1H分遅延させるために256個ものメモリ単位235−1〜253−mが必要となる。
【0020】
そこで、帰線走査期間中のコンポジット映像信号は画像の再現に不要である点に着眼し、帰線走査期間中では遅延処理を行わないように決めておくことで、サンプルホールド回路250中のメモリ単位253−1〜253−mの個数を省略する対策が考えられる。この結果、映像信号処理回路の回路規模の抑制化をかなりの度合いで進められる。しかし、メモリ単位253−1〜253−mの個数の省略を図っていく際に、遅延処理を行わない帰線走査期間中の遅延回路の出力が不安定(フローティング出力)になる等の課題に直面し、その実現が困難であった。
【課題を解決するための手段】
【0021】
前記課題を解決するための主たる本発明は、差動増幅器と、キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる第1のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続されオン時に当該キャパシタに保持されたサンプリング値を出力する第2のスイッチング素子と、を具備したn個のメモリ単位と、入力されるトリガービットをクロック信号に基づきシフトするn+1個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記n個のメモリ単位の中から選択された前記第1及び/又は前記第2のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、前記クロック信号のm(>n+1)周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、前記信号ラインと参照電源との間に設けられオン時に当該信号ラインを前記参照電源の電圧に固定する第3のスイッチング素子と、前記シフトレジスタを構成する前記n+1個のフリップフロップの所定の2出力に基づいて前記第3のスイッチング素子をオンオフさせる制御回路と、を有する遅延回路である。
【0022】
また、前記課題を解決するためのその他の主たる本発明は、差動増幅器と、キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる2個の第1のスイッチング素子と、当該キャパシタの両端を前記差動増幅器の反転入力端子と出力端子にそれぞれ接続させてオン時に当該キャパシタに保持されたサンプリング値を出力する2個の第2のスイッチング素子と、を具備したn個のメモリ単位と、入力されるトリガービットをクロック信号に基づきシフトするn+1個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記n個のメモリ単位の中から選択された前記第1及び/又は前記第2のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、前記クロック信号のm(>n+1)周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、前記差動増幅器の出力端子と反転入力端子との間に設けられオン時に前記差動増幅器の出力を前記参照電源の電圧に固定する第3のスイッチング素子と、前記シフトレジスタを構成する前記n+1個のフリップフロップの所定の2出力に基づいて前記第3のスイッチング素子をオンオフさせる制御回路と、を有する遅延回路である。
【0023】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【0024】
本発明によれば、映像信号処理回路に用いられる遅延回路の回路規模の抑制化を適切に実現することができる。
【発明を実施するための最良の形態】
【0025】
===実施例1===
<<遅延回路を具備したテレビ受信装置の構成>>
図1を用いて、本発明の実施例1に係る遅延回路100を具備したテレビ受信装置の全体的な構成を説明する。尚、遅延回路100は、Y/C分離回路20の櫛形フィルタ100aや、色復調回路23の色櫛形フィルタ100bに用いられ、コンポジット映像信号や色差信号を遅延させるものとする。
【0026】
テレビ受信装置10は、アンテナ11、チューナ12、SAW(Surface Acoustic Wave)フィルタ13、中間周波フィルタ14、映像検波回路15、同期偏向回路30、クランプ回路19、Y/C分離回路20、輝度信号処理回路21、色信号処理回路22、色復調回路23、マトリクス回路24、RGBドライバ25、ディスプレイ26を含んで構成されている。
【0027】
チューナ12は、アンテナ11を介して受信されるテレビ放送の信号から受信対象のチャンネルの信号を抽出して出力する。
SAWフィルタ13は、チューナ12から出力される信号に含まれる隣接チャンネルの信号を抑圧して出力する。
中間周波フィルタ14は、SAWフィルタ13から出力される信号を中間周波数の信号に変換して出力する。
映像検波回路15は、中間周波フィルタ14から出力される中間周波数の信号を検波し、コンポジット映像信号として出力する。
クランプ回路19は、映像検波回路15から出力されるコンポジット映像信号のペデスタルレベルを所定レベルに固定化する。
【0028】
Y/C分離回路20は、遅延回路100の構成要素を含んで構成される櫛形フィルタを有し、クランプ回路19から出力されるコンポジット映像信号を輝度信号と、色信号に分離する。
輝度信号処理回路21は、Y/C分離回路20から出力される輝度信号のコントラスト調整やブランキング調整を行う。
色信号処理回路22は、Y/C分離回路20から出力される色信号のチャネル毎のゲイン調整やカラーキラーなどの処理を行う回路である。
【0029】
色復調回路23は、遅延回路100の構成要素を含んで構成される色櫛形フィルタを有し、色信号処理回路22から出力される色信号に基づいて、色差信号R−Y、B−Yを復調する。
マトリクス回路24は、色復調回路23から出力される色差信号R−Y、B−Yと、輝度信号処理回路21から出力される輝度信号を合成して、R信号、G信号、B信号からなる映像信号を復元する。
RGBドライバ25は、マトリクス回路24から出力されるR信号、G信号、B信号に基づいて、ディスプレイ26に所望のカラー映像を再現するための駆動信号ROUT、GOUT、BOUTを生成する。
【0030】
同期偏向回路30は、映像検波回路15から出力されるコンポジット映像信号の組み立て走査を、テレビ信号送信側の分解走査のタイミングと一致させるように、ディスプレイ26の蛍光面に照射する電子ビームの方向を制御する。具体的には、同期偏向回路30は、コンポジット映像信号から水平同期信号及び垂直同期信号を分離する。そして、分離後の垂直同期信号と同期して電子ビームを垂直走査させるための垂直偏向波を生成するとともに、分離後の水平同期信号と同期して電子ビームを水平走査させるための水平偏向波を生成する。
【0031】
尚、図9に示されるように、水平偏向波に応じて駆動される電子ビームは、ディスプレイ26に映像を表示するための有効走査、及び電子ビームを次の走査線の開始点まで戻す帰線走査を行う。尚、帰線走査期間中のコンポジット映像信号は、画像の再現には不要な情報である。よって、帰線走査期間中は、コンポジット映像信号を確実にカットオフして、ディスプレイ26の画面には不要な画像が再現されないように、帰線走査期間の前後を含んだ期間を水平帰線消去期間としている。
【0032】
水平帰線消去期間のコンポジット映像信号は、クランプ回路19によってペデスタルレベルを黒レベル以下に固定され、コンポジット映像信号のうち、水平帰線消去期間を除いた有効映像期間のみディスプレイ26に表示される。尚、水平帰線消去期間中に水平同期信号が含まれる。例えば、PAL方式のコンポジット映像信号の場合1Hの周期のうち略1/6程度が水平帰線消去期間として規定されている。水平帰線消去期間は、水平同期信号から前の部分であるフロントポーチと、水平同期信号から後ろの部分であるバックポーチとから構成される。
【0033】
<<遅延回路の構成>>
図2を用いて、遅延回路100の詳細な構成について説明する。尚、図2に示す遅延回路100は、バッファ型と呼ばれるスイッチドキャパシタ技術を用いた複数のメモリ単位を具備するサンプルホールド回路により構成する場合、水平帰線消去期間中は遅延処理を行わないようにすることで、当該水平帰線消去期間に相当するメモリ単位の個数を省略したものである。本実施形態の場合、説明の便宜上、1H遅延のためにメモリ単位111が元々8個で構成されていたものを4個に省略した場合とする。
【0034】
遅延回路100は、クロック生成器105と、4個(n個)のメモリ単位111−1〜111−4と、5個(n+1個)のフリップフロップ(以下、FF1〜FF5と略称する。)を直列接続して構成されるシフトレジスタ120と、制御ビット生成器130と、電圧固定回路140と、差動増幅器150と、により構成される。
【0035】
クロック生成器105は、制御ビット生成器130とシフトレジスタ120に供給されるクロック信号CLKを生成する。
【0036】
メモリ単位111−1は、キャパシタC1と、オン時に入力信号INのサンプリング値をキャパシタC1に保持させる第1のスイッチング素子Tiaと、キャパシタC1に保持された入力信号INのサンプリング値をオン時に差動増幅器254から出力するための第2のスイッチング素子Toaと、により構成される。
【0037】
具体的には、第1のスイッチング素子Tia、第2のスイッチング素子Toaは、本実施形態の場合、N型MOSトランジスタが採用されており、第1のスイッチング素子Tiaのドレインは入力信号INの入力ラインと接続され、第2のスイッチング素子Toaのドレインは信号ラインL10を介して差動増幅器150の非反転入力端子と接続される。また、第1のスイッチング素子Tia、第2のスイッチング素子ToaのソースとGNDとの間にキャパシタC1が設けられる。メモリ単位111−2〜111−4についてもメモリ単位111−1と同様の構成である。
【0038】
シフトレジスタ120は、制御ビット生成器130から出力されるトリガービットAXが入力され、クロック信号CLKの立ち上がりエッジ毎に初段のFF1から最終段のFF5に向けてトリガービットAXをシフトしていく。この結果、メモリ単位111−1〜111−4の中で選択された第1のスイッチング素子Tia及び第2のスイッチング素子Toaの各制御電極に向けてシフト出力A1〜A5が順次出力される。
【0039】
尚、シフト出力A1は、初段のFF1から出力され、メモリ単位111−1の第1のスイッチング素子Tiaの制御電極に供給される制御信号となる。シフト出力A2は、2段目のFF2から出力され、メモリ単位111−2の第1のスイッチング素子Tia及びメモリ単位111−1の第2のスイッチング素子Toaの各制御電極に供給される制御信号となる。シフト出力A3は、3段目のFF3から出力され、メモリ単位111−2の第2のスイッチング素子Toa及びメモリ単位111−3の第1のスイッチング素子Tiaの各制御電極に供給される制御信号となる。シフト出力A4は、4段目のFF4から出力され、メモリ単位111−3の第2のスイッチング素子Toa及びメモリ単位111−4の第1のスイッチング素子Tiaの各制御電極に供給される制御信号となる。シフト出力A5は、最終段のFF5から出力され、メモリ単位111−4の第2のスイッチング素子Toaの制御電極に供給される制御信号となる。
【0040】
制御ビット生成器130は、カウンタ132と、フリップフロップ(以下、FFXと呼ぶ。)と、NOT(否定)素子133と、を備える。カウンタ132は、クロック信号CLKの8(m(>n+1))周期毎に、スタートビットSTARTを発生する。スタートビットSTARTは、NOT素子133を介したクロック信号CLKの立ち下がりエッジによりFFXにラッチされ、トリガービットAXとしてFF1に入力される。尚、スタートビットSTARTは、8周期毎のクロック信号CLKの立ち上がりエッジにより発生し、トリガービットAXは、8周期毎のクロック信号CLKの立ち下がりエッジにより発生する。
【0041】
電圧固定回路140は、2個のNOR(否定論理和)素子を襷がけ接続して構成されたRSフリップフロップ回路と、第2のスイッチング素子Toaのドレインと差動増幅器150の非反転入力端子とを接続する信号ラインL10と参照電源との間に設けられる第3のスイッチング素子T1と、により構成される。尚、RSフリップフロップ回路は、本願請求項に係る制御回路の一実施形態である。
【0042】
RSフリップフロップ回路は、初段のFF1から信号ラインL12を介して供給されるシフト出力A1によりセットされて出力MをHighレベルとさせる。また、最終段のFF5から信号ラインL14を介して供給されるシフト出力A5によりリセットされて出力MをLowレベルとさせる。
【0043】
第3のスイッチング素子T1は、RSフリップフロップの出力Mによってオンオフする。第3のスイッチング素子T1は、本実施形態の場合、P型MOSトランジスタであり、出力MがHighレベルの場合にはオフし、出力MがLowレベルの場合にはオンする。第3のスイッチング素子T1のドレイン電圧は参照電源の電圧Vrとなっており、第3のスイッチング素子T1がオンする場合、信号ラインL1の電圧は参照電源の電圧Vrに固定される。
【0044】
差動増幅器150は、キャパシタC1〜C4にサンプルホールドされた入力信号INが信号ラインL10を介して非反転入力端子に入力される。また、差動増幅器150は、出力端子と反転入力端子とを短絡することでボルテージフォロワを構成しており、非反転入力端子に入力された入力信号INが増幅率略1倍で出力信号OUTとして出力される。
【0045】
図3は、図2に示した遅延回路100の構成を模式的に示した図である。電圧固定回路140、差動増幅器150については上記と同様である。図3中において、スイッチSWは、メモリ単位111−1〜111−4の各第2のスイッチング素子Toaを表しており、キャパシタCは、キャパシタC1〜C4を表している。また、キャパシタCP1は、信号ラインL10の寄生容量を表している。
【0046】
<<遅延回路の動作>>
図4を用いて、遅延回路100の動作を説明するためのタイミングチャートである。尚、同図中に示される時刻t0〜t13の期間では、クロック信号CLKが1サイクル(時刻t0〜t1)から13サイクル(時刻t12〜t13)に至るものとする。尚、1サイクルの前には、キャパシタC1〜C4にデータR1〜R4がサンプルホールドされている場合とする。また、2サイクルから13サイクルにかけて入力信号INとしてデータW1〜W12が順に入力される場合とする。
【0047】
また、1サイクル(時刻t0〜t1)から5サイクル(時刻t4〜t5)までのトリガービットTXのシフトが行われる期間(以下、シフト期間と呼ぶ。)と、9サイクル(時刻t8〜t9)から13サイクル(時刻t12〜t13)までの同じくトリガービットTXのシフトが行われるシフト期間では、シフト出力A1〜A5が順に生成される場合とする。尚、シフト出力A1は、制御ビット生成器130が生成するトリガービットAXに対応しており、この場合、カウンタ132は、クロック信号CLKの立ち上がりエッジを8サイクル分カウントする毎に(1サイクル、9サイクル)、トリガービットAXを生成する。
【0048】
以下では、1サイクルから13サイクルまでの遅延回路100の動作を説明する。
1サイクル(時刻t0〜t1)の場合、制御ビット生成器130からのトリガービットAXを受けて、シフトレジスタ120のFF1よりシフト出力A1が出力される。このとき、電圧固定回路140のRSフリップフロップはセットされ、第3のスイッチング素子T1はオフするため、電圧固定回路140の機能は働かない。また、メモリ単位111−1の第2のスイッチング素子Toaがオンし、キャパシタC1にサンプルホールドされたデータR1が差動増幅器150より出力される。
【0049】
2サイクル(時刻t1〜t2)の場合、シフト出力A1がFF1からFF2にシフトすることで、FF2よりシフト出力A2が出力される。このとき、メモリ単位111−1の第1のスイッチング素子Tiaがオンし、キャパシタC1にデータW1がサンプルホールドされる。また、メモリ単位111−2の第2のスイッチング素子Toaがオンし、キャパシタC2にサンプルホールドされたデータR2が差動増幅器150より出力される。
【0050】
3サイクル(時刻t2〜t3)の場合、シフト出力A2がFF2からFF3にシフトすることで、FF3よりシフト出力A3が出力される。このとき、メモリ単位111−2の第1のスイッチング素子Tiaがオンし、キャパシタC2にデータW2がサンプルホールドされる。また、メモリ単位111−3の第2のスイッチング素子Toaがオンし、キャパシタC3にサンプルホールドされたデータR3が差動増幅器150より出力される。
【0051】
4サイクル(時刻t3〜t4)の場合、シフト出力A3がFF3からFF4にシフトすることで、FF4よりシフト出力A4が出力される。このとき、メモリ単位111−3の第1のスイッチング素子Tiaがオンし、キャパシタC3にデータW3がサンプルホールドされる。また、メモリ単位111−4の第2のスイッチング素子Toaがオンし、キャパシタC4にサンプルホールドされたデータR4が差動増幅器150より出力される。
【0052】
5サイクル(時刻t4〜t5)の場合、シフト出力A4がFF4からFF5にシフトすることで、FF5よりシフト出力A5が出力される。このとき、電圧固定回路140のRSフリップフロップはリセットされ、第3のスイッチング素子T1はオンするため、電圧固定回路140の機能が働くことになる。即ち、信号ラインL10、ひいては差動増幅器150の出力信号OUTは、第3のスイッチング素子T1を介して参照電源の電圧Vrに固定される。
【0053】
6サイクル(時刻t5〜t6)から8サイクル(時刻t7〜t8)にかけての期間(以下、冗長期間と呼ぶ。)では、シフト出力A1〜A5が生成されないため、キャパシタC1〜C4にはデータW1〜W4が保持され続けている。また、9サイクル(時刻t8〜t9)から13サイクル(時刻t12〜t13)までのシフト期間の流れは、1サイクルから5サイクルまでのシフト期間の流れと同様である。尚、9サイクル(時刻t8〜t9)から12サイクル(時刻t11〜t12)にかけて、2サイクル(時刻t1〜t2)から5サイクル(時刻t4〜t5)にかけてキャパシタC1〜C4に保持され続けていたデータW1〜W4が順に出力される。例えば、データW1は、2サイクルの時にキャパシタC1にサンプルホールドされ、9サイクルの時にキャパシタC1から出力されるため、8サイクル遅延されて出力されたことになる。
【0054】
以上のとおり、1H遅延のためにメモリ単位111が元々8個で構成されていたものを4個に省略した場合、データW1〜W8の中でデータW5〜W8は遅延させる必要の無い無効なデータである。従って、データW4がサンプルホールドされたタイミング(5サイクルにおけるクロック信号CLKの立ち上がりエッジ)からデータW1が出力されるタイミング(9サイクルにおけるクロック信号CLKの立ち上がりエッジ)までの間、信号ラインL10、ひいては差動増幅器150の出力信号OUTを参照電源の電圧Vrに固定させる。この結果、差動増幅器150の出力信号OUTがフローティング状態とならず、出力信号OUTを用いた処理を行う後段回路の動作が安定することになる。
【0055】
尚、RSフリップフロップ回路は、初段のFF1のシフト出力A1によりセットされ、最終段のFF5のシフト出力A5によりリセットされるとしたが、これに限らず、シフトレジスタ120を構成するフリップフロップの中の所定の二つのシフト出力に基づいてセット、リセットされるようにしてもよい。例えば、出力信号OUTの内容如何によって参照電源の電圧Vrに固定させる期間の延長や短縮を行う場合、RSフリップフロップ回路に入力されるシフト出力は、シフト出力A1、A5に限られない。
【0056】
===実施例2===
図5は、本発明の実施例2に係る遅延回路102の構成を示した図である。尚、実施例1として図2に示した遅延回路100と同様に、図5に示す遅延回路102は、1H遅延のためにメモリ単位112が元々8個で構成されていたものを4個に省略した場合の構成である。遅延回路102が遅延回路100と相違する点は、ダイレクトチャージ型と呼ばれるスイッチドキャパシタ技術を用いた複数のメモリ単位を有するサンプルホールド回路として構成した点である。このため、メモリ単位112の構成と、差動増幅器155の結線と、電圧固定回路145の構成と、が相違している。その他の構成は、図2に示した遅延回路100と同一であるため、同一の符号を付して説明を省略する。
【0057】
メモリ単位112は、オン時に入力信号INのサンプリング値をキャパシタC1に保持させる2個の第1のスイッチング素子Tia、Tibと、キャパシタC1の両端を差動増幅器155の反転入力端子と出力端子にそれぞれ接続させてオン時にキャパシタC1に保持された入力信号INのサンプリング値を差動増幅器254から出力するための2個の第2のスイッチング素子Toa、Tobと、により構成される。
【0058】
具体的には、第1のスイッチング素子Tia、Tib、第2のスイッチング素子Toa、Tobは、本実施形態の場合、N型MOSトランジスタが採用されており、第1のスイッチング素子Tiaのドレインは入力信号INの入力ラインと接続され、第2のスイッチング素子Toaのドレインは信号ラインL20を介して差動増幅器155の出力と接続され、第2のスイッチング素子Tobのソースは信号ラインL21を介して差動増幅器155の反転入力端子と接続される。また、第1のスイッチング素子Tia、第2のスイッチング素子Toaのソースと、第1のスイッチング素子Tib、第2のスイッチング素子Tobのドレインと、の間にキャパシタC1が設けられる。メモリ単位112−2〜112−4についてもメモリ単位112−1と同様の構成である。
【0059】
電圧固定回路145は、2個のNOR(否定論理和)素子を襷がけ接続して構成されたRSフリップフロップ回路と、差動増幅器155の出力端子と反転入力端子との間に設けられオン時に差動増幅器155の出力を参照電源の電圧Vrに固定させる2個の第3のスイッチング素子T1a、T1bと、により構成される。尚、メモリ単位112のトランジスタ構成とオン抵抗等の条件を合わせるために、2個の第3のスイッチング素子T1a、T1bが設けられている。
【0060】
RSフリップフロップ回路は、FF1から信号ラインL22を介して供給されるシフト出力A1によりセットされて出力MがHighレベルとなり、FF5から信号ラインL24を介して供給されるシフト出力A5によりリセットされ出力MがLowレベルとなる。第3のスイッチング素子T1a、T1bは、RSフリップフロップの出力Mによってオンオフする。第3のスイッチング素子T1a、T1bは、本実施形態の場合、P型MOSトランジスタであり、出力MがHighレベルの場合には共にオフし、出力MがLowレベルの場合には共にオンする。
【0061】
差動増幅器155は、第2のスイッチング素子Toa、Tobが共にオンした場合、キャパシタC1〜C4が負帰還経路上に接続されて積分回路を形成する。このとき、キャパシタC1〜C4にサンプルホールドされた入力信号INが積分された形で出力信号OUTとして出力される。また、第2のスイッチング素子Toa、Tobが共にオフしている場合において、第3のスイッチング素子T1a、T1bが共にオンした場合、差動増幅器155の出力端子と反転入力端子との間が第3のスイッチング素子T1a、T1bを介して短絡された状態(全帰還)となる。このとき、差動増幅器155はボルテージフォロワを構成することになり、非反転入力端子に印加される参照電源の電圧Vrが増幅率略1倍で出力信号OUTとして出力される。
【0062】
図6は、図5に示した遅延回路102の構成を模式的に示した図である。電圧固定回路145、差動増幅器155については上記と同様である。図6中において、スイッチSW1は、メモリ単位112−1〜112−4の各第1のスイッチング素子Tia、第2のスイッチング素子Toaを表しており、スイッチSW2は、メモリ単位112−1〜112−4の各第1のスイッチング素子Tib、第2のスイッチング素子Tobを表しており、キャパシタCは、キャパシタC1〜C4を表している。また、キャパシタCP2は、信号ラインL20の寄生容量を表している。
【0063】
尚、図3に示したバッファ型の場合、1個のスイッチSWで済む分だけ回路規模の抑制化としては有利であるが、キャパシタC1〜C4を表すキャパシタCと、信号ラインL10の寄生容量を表すキャパシタCP1と、は並列接続された形となり、キャパシタCP1の容量の分だけ大きくなるので、差動増幅器150の出力信号OUTの周波数特性がその分悪化する。一方、図6に示したダイレクトチャージ型の場合、2個のスイッチSW1、SW2が必要となるが、信号ラインL20の寄生容量を表すキャパシタCP2は、差動増幅器155の出力側に現れ、キャパシタC1〜C4を表すキャパシタCには影響を与えないため、差動増幅器155の出力信号OUTの周波数特性がその分改善される。
【0064】
遅延回路102の動作は図4に示した遅延回路100のタイミングチャートと同様である。即ち、遅延回路100と同様に、データW4がサンプルホールドされたタイミング(5サイクル)からデータW1が出力されるタイミング(9サイクル)までの間、第3のスイッチング素子T1a、T1bを共にオンさせて、差動増幅器155の出力信号OUTを参照電源の電圧Vrに固定させる。この結果、差動増幅器155の出力信号OUTがフローティング状態とならず、出力信号OUTを用いた処理を行う後段回路の動作が安定化することになる。
【0065】
===実施例3===
図7は、本発明の実施例3に係る遅延回路104の構成を示した図である。尚、図7に示す遅延回路104は、図2に示した実施例1の制御ビット生成器130から図7に示した実施例3の制御ビット生成器135に置き換え、図2に示した実施例1の電圧固定回路140のセット/リセット入力を図7に示した電圧固定回路140のセット/リセット入力に変更したものである。
【0066】
制御ビット生成器135は、カウンタ136と、トリガ−ビットAX生成用のフリップフロップ(FFX)と、シフト出力A1と同じタイミングで出力するシフト出力A1の代替ビットAY生成用のフリップフロップ(以下、FFYと呼ぶ。)と、NOT(否定)素子137と、を備える。
【0067】
カウンタ136は、クロック信号CLKの立ち上がりエッジが8回発生した場合に、スタートビットSTARTを発生する。スタートビットSTARTは、NOT素子137を介したクロック信号CLKの立ち下がりエッジによりFFXにラッチされるとともにFF1に入力される。
【0068】
また、カウンタ136は、スタ−トビットSTARTが発生したクロック信号CLKの0.5サイクル後に、セット用ビットSETを発生する。即ち、トリガービットAXに応じてFF1からシフト出力A1が出力されるタイミングで、セット用ビットSETが発生する。セット用ビットSETは、NOT素子137を介したクロック信号CLKの立ち下がりエッジによりFFYにラッチされるとともに、代替ビットAYとして電圧固定回路140に入力される。
【0069】
電圧固定回路140は、図2に示した構成と同じであるが、RSフリップフロップ回路に対して、制御ビット生成器135から出力される代替ビットAYと、シフトレジスタ120から出力されるシフト出力A5とが入力される点が相違する。即ち、制御ビット生成器135のFFYから信号ラインL16を介して供給される代替ビットAYによりセットされて出力MがHighレベルとなり、シフトレジスタ120のFF5から信号ラインL14を介して供給されるシフト出力A5によりリセットされて出力MがLowレベルとなる。
【0070】
ところで、図2に示した実施例1の場合、初段のFF1のシフト出力A1が信号ラインL12を介して最終段のFF5側に位置する電圧固定回路140に供給されるレイアウトとなる。従って、メモリ単位111の個数が増加する程に、信号ラインL12が長くなるレイアウトとなる。このため、信号ラインL12の配線インピーダンスによって、シフト出力A1によって出力信号OUTの電圧の固定を解除するタイミングに遅延が生じる虞がある。
【0071】
一方、図7に示した実施例3の場合、初段のFF1のシフト出力A1の代替として制御ビット生成器135のFFYからの代替ビットAYが信号ラインL16を介して電圧固定回路140に供給されるレイアウト構造となる。従って、メモリ単位111の個数が増加しても、制御ビット生成器135のFFYを出力電圧固定回路140のRSフリップフロップ付近に配置するレイアウトも可能であるため、信号ラインL16の長さに与える影響が少なくて済む。
【0072】
遅延回路104の動作は図4に示した遅延回路100のタイミングチャートと同様である。即ち、遅延回路100と同様に、データW4がサンプルホールドされたタイミング(5サイクル)からデータW1が出力されるタイミング(9サイクル)までの間、第3のスイッチング素子T1をオンさせて、差動増幅器150の出力信号OUTを参照電源の電圧Vrに固定させる。この結果、差動増幅器150の出力信号OUTがフローティング状態とならず、出力信号OUTを用いた処理を行う後段回路の動作が安定化することになる。
【0073】
===実施例4===
図8は、本発明の実施例4に係る遅延回路106の構成を示した図である。
遅延回路106は、実施例2の遅延回路102において、図5に示した実施例2の制御ビット生成器130から図7に示した制御ビット生成器135に置き換え、図5に示した実施例2の電圧固定回路145のセット/リセット入力を図7に示した電圧固定回路145のセット/リセット入力に変更したものである。尚、制御ビット生成器135の構成並びに電圧固定回路145のセット/リセット入力については、上記の実施例3で既に説明をしたので、その説明を省略する。
【0074】
ところで、図5に示した実施例2の場合、初段のFF1のシフト出力A1が信号ラインL22を介して最終段のFF5側に位置する電圧固定回路145に供給されるレイアウト構造となる。従って、メモリ単位112の個数が増加する程、信号ラインL22が長くなる。このため、信号ラインL22の配線インピーダンスによって、シフト出力A1によって出力信号OUTの電圧固定を解除するタイミングに遅延が生じる虞がある。
【0075】
一方、図8に示した実施例4の場合、初段のFF1のシフト出力A1の代替として制御ビット生成器135のFFYからの代替ビットAYが信号ラインL26を介して電圧固定回路145に供給されるレイアウト構造となる。従って、メモリ単位112の個数が増加しても、制御ビット生成器135のFFYを出力電圧固定回路145のRSフリップフロップ付近に配置するレイアウトも可能であるため、信号ラインL26の長さに与える影響が少なく済む。
【0076】
遅延回路104の動作は図4に示した遅延回路100のタイミングチャートと同様である。即ち、遅延回路100と同様に、データW4がサンプルホールドされたタイミング(5サイクル)からデータW1が出力されるタイミング(9サイクル)までの間、第3のスイッチング素子T1をオンさせて、差動増幅器150の出力信号OUTを参照電源の電圧Vrに固定させる。この結果、差動増幅器150の出力信号OUTがフローティング状態とならず、出力信号OUTを用いた処理を行う後段回路の動作が安定化する。
【0077】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更/改良され得るととともに、本発明にはその等価物も含まれる。
【0078】
例えば、遅延回路100、102、104、106は、同期検波前の色信号を遅延させる用途に用いてもよい。また、SECAM方式の色復調回路の色櫛形フィルタに適用され、色信号を1H遅延させて、間欠した色信号を連続した色信号に変換させる用途に用いてもよい。さらに、遅延回路100、102、104、106を直列接続することで、2H遅延が必要なPAL方式のY/C分離回路21の櫛形フィルタとして用いてもよい。また、NTSC方式のコンポジット映像信号を遅延させるY/C分離回路の櫛形フィルタとして用いてもよい。この他にも、櫛形フィルタに限らず、アナログ信号の遅延回路として種々採用できる。
【図面の簡単な説明】
【0079】
【図1】本発明の実施例1に係る遅延回路を具備したテレビ受信装置の全体的な構成を示した図である。
【図2】本発明の実施例1に係る遅延回路の構成を示した図である。
【図3】本発明の実施例1に係る遅延回路の構成を模式的に示した図である。
【図4】本発明の実施例1に係る遅延回路の動作を説明するためのタイミングチャートである。
【図5】本発明の実施例2に係る遅延回路の構成を示した図である。
【図6】本発明の実施例2に係る遅延回路の構成を模式的に示した図である。
【図7】本発明の実施例3に係る遅延回路の構成を示した図である。
【図8】本発明の実施例4に係る遅延回路の構成を示した図である。
【図9】映像信号における1Hを説明するための図である。
【図10】図10(a)はY/C分離回路に適用される櫛形フィルタの構成を示す図である。図10(b)は色復調回路に適用される櫛形フィルタの構成を示す図である。
【図11】遅延回路の構成を示す図である。
【符号の説明】
【0080】
111、112 メモリ単位
C1〜C4 キャパシタ
Tia、Tib 第1のスイッチング素子
Toa、Tob 第2のスイッチング素子
T1、T1a、T1b 第3のスイッチング素子
FF1〜FF5 フリップフロップ
120 シフトレジスタ
130、135 制御ビット生成器
140、145 電圧固定回路
150、155 差動増幅器
L20、L22 信号ライン
Vr 参照電圧
【技術分野】
【0001】
本発明は、映像信号処理に用いられる遅延回路に関する。
【背景技術】
【0002】
テレビ受信装置向けの映像信号処理回路にはアナログ信号を遅延させる遅延回路が種々用いられている。例えば、NTSC方式やPAL方式では、画質向上のため、色信号と輝度信号との分離回路に用いられる櫛型フィルタとして、遅延回路が必要とされる(特許文献1を参照)。また、PAL方式やSECAM方式では、多重変調された色差信号の復調回路に用いられる櫛型フィルタとして、遅延回路が必要とされる(特許文献2を参照)。
【0003】
以下、図10を用いて、PAL方式におけるテレビ受信装置における、色信号と輝度信号との分離回路(Y/C分離回路)に用いられる櫛形フィルタ、及び、色差信号の復調回路(色復調回路)に用いられる櫛型フィルタ(以下、色櫛形フィルタと称する)の構成を説明する。
【0004】
図10(a)に示すY/C分離回路に含まれる櫛形フィルタ200は、同一フィールド上の垂直方向に隣接した複数ライン(水平ライン)を用いて、コンポジット映像信号から輝度信号と色信号とを分離するものであり、遅延回路203と、加算器201と、減算器202とを有する。コンポジット映像信号は隣接する上下のライン間の相関(垂直相関)が比較的強い。また、PAL方式のテレビ信号の場合、色信号の位相は2H(Hは水平走査期間)毎に反転するよう規定されている。そのため、ある1ライン分のコンポジット映像信号を遅延回路203によって2H遅延させ、2H遅延させた当該1ライン分のコンポジット映像信号と、当該1ライン分のコンポジット映像信号の2H後の1ライン分のコンポジット映像信号と、を加算器201によって加算することで色信号が打ち消されて輝度信号が分離され、減算器202によって減算することで輝度信号が打ち消されて色信号が分離される。
【0005】
図10(b)に示す色復調回路に含まれる色櫛形フィルタ230は、同一フィールド上の垂直方向に隣接した複数ラインを用いて、色信号から色差信号R−Y、B−Yを復調する際に、色副搬送波の位相ずれを補正するものであり、遅延回路232と、加算器231とを有する。色復調回路に含まれる同期検波回路(不図示)により、色信号を色差信号B−Y、R−Yの基準搬送波で同期検波することで色差信号B−Y、R−Yが得られる。
【0006】
色副搬送波に位相ずれが生じている場合、色差信号B−Yには色差信号R−Y成分がゆがみ成分として、色差信号R−Yには色差信号B−Y成分がゆがみ成分として含まれる。PAL方式では、色差信号R−Yの色副搬送波は1H毎に位相が反転するため、色副搬送波の位相ゆがみに起因するゆがみ成分も1H毎にそれぞれ位相が反転する。そのため、ある1ライン分の色差信号B−Y、(又は色差信号R−Y)を遅延回路232によって1H遅延させ、1H遅延させた当該1ライン分の色差信号B−Y(又は、色差信号R−Y)と、当該1ライン分の色差信号B−Y(又は色差信号R−Y)の1H後の1ラインの分の色差信号B−Y、(又は色差信号R−Y)と、を加算器231によって加算することで、それぞれのゆがみ成分が打ち消されて、位相ゆがみが補正される。
【0007】
遅延回路203、232は、例えば、図11に示されるように、スイッチドキャパシタ技術に基づくサンプルホールド回路250として構成される(特許文献3を参照)。サンプルホールド回路250は、m個のメモリ単位253−1〜253−m及び差動増幅器254から成るアナログメモリ回路252と、m個のフリップフロップ(以下、FFと略称する。)を有するシフトレジスタ256と、を有して構成される。尚、メモリ単位253−1〜253−m及びシフトレジスタ256のFFの個数は、1H分の入力信号INに対するサンプリング数(m)と対応づけられる。
【0008】
メモリ単位253−1〜253−mの中の一つのメモリ単位253−1は、キャパシタC1と、入力信号INをキャパシタC1にサンプルホールドさせる第1のスイッチング素子Tia、Tibと、キャパシタC1にサンプルホールドされた入力信号INを差動増幅器254から出力するための第2のスイッチング素子Toa、Tobとを含んで構成される。
【0009】
第1のスイッチング素子Tia、Tibのゲートがハイレベルになると、第1のスイッチング素子Tiaのドレイン−ソース間を介してキャパシタC1の一端へ入力信号INが入力されるとともに、第1のスイッチング素子Tibのドレイン−ソース間を介してキャパシタC1の他端が接地される。これにより、キャパシタC1に入力信号INがサンプルホールドされる。
【0010】
第2のスイッチング素子Toa、Tobのゲートがハイレベルになると、第2のスイッチング素子Toaのドレイン−ソース間を介して差動増幅器254の出力端子とキャパシタC1の一端とが接続されるとともに、スイッチング素子Tobのドレイン−ソース間を介して差動増幅器254の反転入力端子とキャパシタC1の他端とが接続される。これにより、キャパシタC1にサンプルホールドされた入力信号INが差動増幅器254から出力される。
【0011】
メモリ単位253−2〜253−mについてもメモリ単位253−1と同様の構成を有する。メモリ単位253−1の第1のスイッチング素子Tia及び第1のスイッチング素子Tibのゲートは短絡されるとともに、次段のメモリ単位253−2の第2のスイッチング素子Toa及びスイッチング素子Tobのゲートに共通に接続される。同様に、メモリ単位253−(n−1)(n=1、2、…、m)もそれぞれ次段のメモリ単位253−nに接続される。
【0012】
制御回路256は、複数のメモリ単位253−1〜253−mの中から入力信号INをサンプルホールドさせるメモリ単位と、入力信号INを出力させるメモリ単位とを順に選択するために設けられる。制御回路120は、メモリ単位253−1〜253−mと等しい数(m)のFF1〜FFmの直列回路であるシフトレジスタを含んで構成される。
【0013】
FF(n−1)のQ端子はそれぞれ次段のFFnのD端子に接続される。第初段のFF1のD端子には、1Hの開始を示す同期パルスPが入力される。FF1〜FFmのクロック端子(C端子)にはサンプリング周期に同期したクロック信号CLKが入力される。
【0014】
また、FF(n−1)のQ端子は、第(n−1)段のメモリ単位253−nの第1のスイッチング素子Tia、Tibのゲート、及び第n段のメモリ単位253−nの第2のスイッチング素子Toa、Tobのゲートに共通に接続される。但し、第1段のメモリ単位253−1の第2のスイッチング素子Toa、TobのゲートにはFFmのQ端子が接続される。
【0015】
以上の構成によって、クロック信号CLKが制御回路256に入力される毎に、シフトレジスタの次段のFFに同期パルスPがシフトされる。クロック信号CLKが(n−1)回入力されると、FF(n−1)のQ端子がハイレベルに維持され、メモリ単位253−(n−1)のキャパシタC1に入力信号INが新たにサンプルホールドされ、メモリ単位253−nのキャパシタC1にサンプルホールドされていた入力信号INが差動増幅器254から出力される。
【0016】
m回目の同期パルスPについては、FFmのQ端子がハイレベルに維持され、メモリ単位253−mのキャパシタC1に入力信号INが新たにサンプルホールドされ、メモリ単位253−1のキャパシタC1にサンプルホールドされていた入力信号INのサンプリング値に応じた電圧が差動増幅器254から出力される。よって、1Hのサンプリング数mに応じて設定された、制御回路120のシフトレジスタの段数及び、メモリ単位253の個数と、サンプリング周波数に一致させたクロック信号CLKの周波数によって、遅延回路232は、入力信号INを1H遅延させて出力させる。
【0017】
以上より、遅延回路232に入力信号INが入力されてから出力されるまでの遅延時間は、主に、制御回路120のシフトレジスタの段数、及びメモリ単位253の個数と、遅延回路232に供給されるクロック信号の周波数と、によって定められる。
【特許文献1】特開2002−10290号公報
【特許文献2】特開平8−275190号公報
【特許文献3】特開2007−36872号公報
【発明の開示】
【発明が解決しようとする課題】
【0018】
ところで、テレビ受信装置向けの映像信号処理回路は、市場のグローバル化の進展に合わせて世界中の各種テレビ方式(PAL、SECAM、NTSC等)に対応させるとともに、アナログ・デジタル混載技術を用いてアナログ回路とデジタル回路とを一体的に集積化させる傾向にある。このため、映像信号処理回路に用いられる遅延回路は、回路規模を抑えて実現することが求められる。
【0019】
当該遅延回路が、図11に示されるように、スイッチドキャパシタ技術に基づくサンプルホールド回路250として構成される場合、映像信号処理回路全体の回路規模の中で、キャパシタを具備したメモリ単位253−1〜253−mの回路規模の大きさがネックとなる。例えば、PAL方式の場合、水平走査周波数が15.625kHzと規定されており、入力信号INのサンプリング周波数を水平走査周波数よりも高い4MHzとしたとき、入力信号INを1H分遅延させるために256個ものメモリ単位235−1〜253−mが必要となる。
【0020】
そこで、帰線走査期間中のコンポジット映像信号は画像の再現に不要である点に着眼し、帰線走査期間中では遅延処理を行わないように決めておくことで、サンプルホールド回路250中のメモリ単位253−1〜253−mの個数を省略する対策が考えられる。この結果、映像信号処理回路の回路規模の抑制化をかなりの度合いで進められる。しかし、メモリ単位253−1〜253−mの個数の省略を図っていく際に、遅延処理を行わない帰線走査期間中の遅延回路の出力が不安定(フローティング出力)になる等の課題に直面し、その実現が困難であった。
【課題を解決するための手段】
【0021】
前記課題を解決するための主たる本発明は、差動増幅器と、キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる第1のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続されオン時に当該キャパシタに保持されたサンプリング値を出力する第2のスイッチング素子と、を具備したn個のメモリ単位と、入力されるトリガービットをクロック信号に基づきシフトするn+1個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記n個のメモリ単位の中から選択された前記第1及び/又は前記第2のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、前記クロック信号のm(>n+1)周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、前記信号ラインと参照電源との間に設けられオン時に当該信号ラインを前記参照電源の電圧に固定する第3のスイッチング素子と、前記シフトレジスタを構成する前記n+1個のフリップフロップの所定の2出力に基づいて前記第3のスイッチング素子をオンオフさせる制御回路と、を有する遅延回路である。
【0022】
また、前記課題を解決するためのその他の主たる本発明は、差動増幅器と、キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる2個の第1のスイッチング素子と、当該キャパシタの両端を前記差動増幅器の反転入力端子と出力端子にそれぞれ接続させてオン時に当該キャパシタに保持されたサンプリング値を出力する2個の第2のスイッチング素子と、を具備したn個のメモリ単位と、入力されるトリガービットをクロック信号に基づきシフトするn+1個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記n個のメモリ単位の中から選択された前記第1及び/又は前記第2のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、前記クロック信号のm(>n+1)周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、前記差動増幅器の出力端子と反転入力端子との間に設けられオン時に前記差動増幅器の出力を前記参照電源の電圧に固定する第3のスイッチング素子と、前記シフトレジスタを構成する前記n+1個のフリップフロップの所定の2出力に基づいて前記第3のスイッチング素子をオンオフさせる制御回路と、を有する遅延回路である。
【0023】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【0024】
本発明によれば、映像信号処理回路に用いられる遅延回路の回路規模の抑制化を適切に実現することができる。
【発明を実施するための最良の形態】
【0025】
===実施例1===
<<遅延回路を具備したテレビ受信装置の構成>>
図1を用いて、本発明の実施例1に係る遅延回路100を具備したテレビ受信装置の全体的な構成を説明する。尚、遅延回路100は、Y/C分離回路20の櫛形フィルタ100aや、色復調回路23の色櫛形フィルタ100bに用いられ、コンポジット映像信号や色差信号を遅延させるものとする。
【0026】
テレビ受信装置10は、アンテナ11、チューナ12、SAW(Surface Acoustic Wave)フィルタ13、中間周波フィルタ14、映像検波回路15、同期偏向回路30、クランプ回路19、Y/C分離回路20、輝度信号処理回路21、色信号処理回路22、色復調回路23、マトリクス回路24、RGBドライバ25、ディスプレイ26を含んで構成されている。
【0027】
チューナ12は、アンテナ11を介して受信されるテレビ放送の信号から受信対象のチャンネルの信号を抽出して出力する。
SAWフィルタ13は、チューナ12から出力される信号に含まれる隣接チャンネルの信号を抑圧して出力する。
中間周波フィルタ14は、SAWフィルタ13から出力される信号を中間周波数の信号に変換して出力する。
映像検波回路15は、中間周波フィルタ14から出力される中間周波数の信号を検波し、コンポジット映像信号として出力する。
クランプ回路19は、映像検波回路15から出力されるコンポジット映像信号のペデスタルレベルを所定レベルに固定化する。
【0028】
Y/C分離回路20は、遅延回路100の構成要素を含んで構成される櫛形フィルタを有し、クランプ回路19から出力されるコンポジット映像信号を輝度信号と、色信号に分離する。
輝度信号処理回路21は、Y/C分離回路20から出力される輝度信号のコントラスト調整やブランキング調整を行う。
色信号処理回路22は、Y/C分離回路20から出力される色信号のチャネル毎のゲイン調整やカラーキラーなどの処理を行う回路である。
【0029】
色復調回路23は、遅延回路100の構成要素を含んで構成される色櫛形フィルタを有し、色信号処理回路22から出力される色信号に基づいて、色差信号R−Y、B−Yを復調する。
マトリクス回路24は、色復調回路23から出力される色差信号R−Y、B−Yと、輝度信号処理回路21から出力される輝度信号を合成して、R信号、G信号、B信号からなる映像信号を復元する。
RGBドライバ25は、マトリクス回路24から出力されるR信号、G信号、B信号に基づいて、ディスプレイ26に所望のカラー映像を再現するための駆動信号ROUT、GOUT、BOUTを生成する。
【0030】
同期偏向回路30は、映像検波回路15から出力されるコンポジット映像信号の組み立て走査を、テレビ信号送信側の分解走査のタイミングと一致させるように、ディスプレイ26の蛍光面に照射する電子ビームの方向を制御する。具体的には、同期偏向回路30は、コンポジット映像信号から水平同期信号及び垂直同期信号を分離する。そして、分離後の垂直同期信号と同期して電子ビームを垂直走査させるための垂直偏向波を生成するとともに、分離後の水平同期信号と同期して電子ビームを水平走査させるための水平偏向波を生成する。
【0031】
尚、図9に示されるように、水平偏向波に応じて駆動される電子ビームは、ディスプレイ26に映像を表示するための有効走査、及び電子ビームを次の走査線の開始点まで戻す帰線走査を行う。尚、帰線走査期間中のコンポジット映像信号は、画像の再現には不要な情報である。よって、帰線走査期間中は、コンポジット映像信号を確実にカットオフして、ディスプレイ26の画面には不要な画像が再現されないように、帰線走査期間の前後を含んだ期間を水平帰線消去期間としている。
【0032】
水平帰線消去期間のコンポジット映像信号は、クランプ回路19によってペデスタルレベルを黒レベル以下に固定され、コンポジット映像信号のうち、水平帰線消去期間を除いた有効映像期間のみディスプレイ26に表示される。尚、水平帰線消去期間中に水平同期信号が含まれる。例えば、PAL方式のコンポジット映像信号の場合1Hの周期のうち略1/6程度が水平帰線消去期間として規定されている。水平帰線消去期間は、水平同期信号から前の部分であるフロントポーチと、水平同期信号から後ろの部分であるバックポーチとから構成される。
【0033】
<<遅延回路の構成>>
図2を用いて、遅延回路100の詳細な構成について説明する。尚、図2に示す遅延回路100は、バッファ型と呼ばれるスイッチドキャパシタ技術を用いた複数のメモリ単位を具備するサンプルホールド回路により構成する場合、水平帰線消去期間中は遅延処理を行わないようにすることで、当該水平帰線消去期間に相当するメモリ単位の個数を省略したものである。本実施形態の場合、説明の便宜上、1H遅延のためにメモリ単位111が元々8個で構成されていたものを4個に省略した場合とする。
【0034】
遅延回路100は、クロック生成器105と、4個(n個)のメモリ単位111−1〜111−4と、5個(n+1個)のフリップフロップ(以下、FF1〜FF5と略称する。)を直列接続して構成されるシフトレジスタ120と、制御ビット生成器130と、電圧固定回路140と、差動増幅器150と、により構成される。
【0035】
クロック生成器105は、制御ビット生成器130とシフトレジスタ120に供給されるクロック信号CLKを生成する。
【0036】
メモリ単位111−1は、キャパシタC1と、オン時に入力信号INのサンプリング値をキャパシタC1に保持させる第1のスイッチング素子Tiaと、キャパシタC1に保持された入力信号INのサンプリング値をオン時に差動増幅器254から出力するための第2のスイッチング素子Toaと、により構成される。
【0037】
具体的には、第1のスイッチング素子Tia、第2のスイッチング素子Toaは、本実施形態の場合、N型MOSトランジスタが採用されており、第1のスイッチング素子Tiaのドレインは入力信号INの入力ラインと接続され、第2のスイッチング素子Toaのドレインは信号ラインL10を介して差動増幅器150の非反転入力端子と接続される。また、第1のスイッチング素子Tia、第2のスイッチング素子ToaのソースとGNDとの間にキャパシタC1が設けられる。メモリ単位111−2〜111−4についてもメモリ単位111−1と同様の構成である。
【0038】
シフトレジスタ120は、制御ビット生成器130から出力されるトリガービットAXが入力され、クロック信号CLKの立ち上がりエッジ毎に初段のFF1から最終段のFF5に向けてトリガービットAXをシフトしていく。この結果、メモリ単位111−1〜111−4の中で選択された第1のスイッチング素子Tia及び第2のスイッチング素子Toaの各制御電極に向けてシフト出力A1〜A5が順次出力される。
【0039】
尚、シフト出力A1は、初段のFF1から出力され、メモリ単位111−1の第1のスイッチング素子Tiaの制御電極に供給される制御信号となる。シフト出力A2は、2段目のFF2から出力され、メモリ単位111−2の第1のスイッチング素子Tia及びメモリ単位111−1の第2のスイッチング素子Toaの各制御電極に供給される制御信号となる。シフト出力A3は、3段目のFF3から出力され、メモリ単位111−2の第2のスイッチング素子Toa及びメモリ単位111−3の第1のスイッチング素子Tiaの各制御電極に供給される制御信号となる。シフト出力A4は、4段目のFF4から出力され、メモリ単位111−3の第2のスイッチング素子Toa及びメモリ単位111−4の第1のスイッチング素子Tiaの各制御電極に供給される制御信号となる。シフト出力A5は、最終段のFF5から出力され、メモリ単位111−4の第2のスイッチング素子Toaの制御電極に供給される制御信号となる。
【0040】
制御ビット生成器130は、カウンタ132と、フリップフロップ(以下、FFXと呼ぶ。)と、NOT(否定)素子133と、を備える。カウンタ132は、クロック信号CLKの8(m(>n+1))周期毎に、スタートビットSTARTを発生する。スタートビットSTARTは、NOT素子133を介したクロック信号CLKの立ち下がりエッジによりFFXにラッチされ、トリガービットAXとしてFF1に入力される。尚、スタートビットSTARTは、8周期毎のクロック信号CLKの立ち上がりエッジにより発生し、トリガービットAXは、8周期毎のクロック信号CLKの立ち下がりエッジにより発生する。
【0041】
電圧固定回路140は、2個のNOR(否定論理和)素子を襷がけ接続して構成されたRSフリップフロップ回路と、第2のスイッチング素子Toaのドレインと差動増幅器150の非反転入力端子とを接続する信号ラインL10と参照電源との間に設けられる第3のスイッチング素子T1と、により構成される。尚、RSフリップフロップ回路は、本願請求項に係る制御回路の一実施形態である。
【0042】
RSフリップフロップ回路は、初段のFF1から信号ラインL12を介して供給されるシフト出力A1によりセットされて出力MをHighレベルとさせる。また、最終段のFF5から信号ラインL14を介して供給されるシフト出力A5によりリセットされて出力MをLowレベルとさせる。
【0043】
第3のスイッチング素子T1は、RSフリップフロップの出力Mによってオンオフする。第3のスイッチング素子T1は、本実施形態の場合、P型MOSトランジスタであり、出力MがHighレベルの場合にはオフし、出力MがLowレベルの場合にはオンする。第3のスイッチング素子T1のドレイン電圧は参照電源の電圧Vrとなっており、第3のスイッチング素子T1がオンする場合、信号ラインL1の電圧は参照電源の電圧Vrに固定される。
【0044】
差動増幅器150は、キャパシタC1〜C4にサンプルホールドされた入力信号INが信号ラインL10を介して非反転入力端子に入力される。また、差動増幅器150は、出力端子と反転入力端子とを短絡することでボルテージフォロワを構成しており、非反転入力端子に入力された入力信号INが増幅率略1倍で出力信号OUTとして出力される。
【0045】
図3は、図2に示した遅延回路100の構成を模式的に示した図である。電圧固定回路140、差動増幅器150については上記と同様である。図3中において、スイッチSWは、メモリ単位111−1〜111−4の各第2のスイッチング素子Toaを表しており、キャパシタCは、キャパシタC1〜C4を表している。また、キャパシタCP1は、信号ラインL10の寄生容量を表している。
【0046】
<<遅延回路の動作>>
図4を用いて、遅延回路100の動作を説明するためのタイミングチャートである。尚、同図中に示される時刻t0〜t13の期間では、クロック信号CLKが1サイクル(時刻t0〜t1)から13サイクル(時刻t12〜t13)に至るものとする。尚、1サイクルの前には、キャパシタC1〜C4にデータR1〜R4がサンプルホールドされている場合とする。また、2サイクルから13サイクルにかけて入力信号INとしてデータW1〜W12が順に入力される場合とする。
【0047】
また、1サイクル(時刻t0〜t1)から5サイクル(時刻t4〜t5)までのトリガービットTXのシフトが行われる期間(以下、シフト期間と呼ぶ。)と、9サイクル(時刻t8〜t9)から13サイクル(時刻t12〜t13)までの同じくトリガービットTXのシフトが行われるシフト期間では、シフト出力A1〜A5が順に生成される場合とする。尚、シフト出力A1は、制御ビット生成器130が生成するトリガービットAXに対応しており、この場合、カウンタ132は、クロック信号CLKの立ち上がりエッジを8サイクル分カウントする毎に(1サイクル、9サイクル)、トリガービットAXを生成する。
【0048】
以下では、1サイクルから13サイクルまでの遅延回路100の動作を説明する。
1サイクル(時刻t0〜t1)の場合、制御ビット生成器130からのトリガービットAXを受けて、シフトレジスタ120のFF1よりシフト出力A1が出力される。このとき、電圧固定回路140のRSフリップフロップはセットされ、第3のスイッチング素子T1はオフするため、電圧固定回路140の機能は働かない。また、メモリ単位111−1の第2のスイッチング素子Toaがオンし、キャパシタC1にサンプルホールドされたデータR1が差動増幅器150より出力される。
【0049】
2サイクル(時刻t1〜t2)の場合、シフト出力A1がFF1からFF2にシフトすることで、FF2よりシフト出力A2が出力される。このとき、メモリ単位111−1の第1のスイッチング素子Tiaがオンし、キャパシタC1にデータW1がサンプルホールドされる。また、メモリ単位111−2の第2のスイッチング素子Toaがオンし、キャパシタC2にサンプルホールドされたデータR2が差動増幅器150より出力される。
【0050】
3サイクル(時刻t2〜t3)の場合、シフト出力A2がFF2からFF3にシフトすることで、FF3よりシフト出力A3が出力される。このとき、メモリ単位111−2の第1のスイッチング素子Tiaがオンし、キャパシタC2にデータW2がサンプルホールドされる。また、メモリ単位111−3の第2のスイッチング素子Toaがオンし、キャパシタC3にサンプルホールドされたデータR3が差動増幅器150より出力される。
【0051】
4サイクル(時刻t3〜t4)の場合、シフト出力A3がFF3からFF4にシフトすることで、FF4よりシフト出力A4が出力される。このとき、メモリ単位111−3の第1のスイッチング素子Tiaがオンし、キャパシタC3にデータW3がサンプルホールドされる。また、メモリ単位111−4の第2のスイッチング素子Toaがオンし、キャパシタC4にサンプルホールドされたデータR4が差動増幅器150より出力される。
【0052】
5サイクル(時刻t4〜t5)の場合、シフト出力A4がFF4からFF5にシフトすることで、FF5よりシフト出力A5が出力される。このとき、電圧固定回路140のRSフリップフロップはリセットされ、第3のスイッチング素子T1はオンするため、電圧固定回路140の機能が働くことになる。即ち、信号ラインL10、ひいては差動増幅器150の出力信号OUTは、第3のスイッチング素子T1を介して参照電源の電圧Vrに固定される。
【0053】
6サイクル(時刻t5〜t6)から8サイクル(時刻t7〜t8)にかけての期間(以下、冗長期間と呼ぶ。)では、シフト出力A1〜A5が生成されないため、キャパシタC1〜C4にはデータW1〜W4が保持され続けている。また、9サイクル(時刻t8〜t9)から13サイクル(時刻t12〜t13)までのシフト期間の流れは、1サイクルから5サイクルまでのシフト期間の流れと同様である。尚、9サイクル(時刻t8〜t9)から12サイクル(時刻t11〜t12)にかけて、2サイクル(時刻t1〜t2)から5サイクル(時刻t4〜t5)にかけてキャパシタC1〜C4に保持され続けていたデータW1〜W4が順に出力される。例えば、データW1は、2サイクルの時にキャパシタC1にサンプルホールドされ、9サイクルの時にキャパシタC1から出力されるため、8サイクル遅延されて出力されたことになる。
【0054】
以上のとおり、1H遅延のためにメモリ単位111が元々8個で構成されていたものを4個に省略した場合、データW1〜W8の中でデータW5〜W8は遅延させる必要の無い無効なデータである。従って、データW4がサンプルホールドされたタイミング(5サイクルにおけるクロック信号CLKの立ち上がりエッジ)からデータW1が出力されるタイミング(9サイクルにおけるクロック信号CLKの立ち上がりエッジ)までの間、信号ラインL10、ひいては差動増幅器150の出力信号OUTを参照電源の電圧Vrに固定させる。この結果、差動増幅器150の出力信号OUTがフローティング状態とならず、出力信号OUTを用いた処理を行う後段回路の動作が安定することになる。
【0055】
尚、RSフリップフロップ回路は、初段のFF1のシフト出力A1によりセットされ、最終段のFF5のシフト出力A5によりリセットされるとしたが、これに限らず、シフトレジスタ120を構成するフリップフロップの中の所定の二つのシフト出力に基づいてセット、リセットされるようにしてもよい。例えば、出力信号OUTの内容如何によって参照電源の電圧Vrに固定させる期間の延長や短縮を行う場合、RSフリップフロップ回路に入力されるシフト出力は、シフト出力A1、A5に限られない。
【0056】
===実施例2===
図5は、本発明の実施例2に係る遅延回路102の構成を示した図である。尚、実施例1として図2に示した遅延回路100と同様に、図5に示す遅延回路102は、1H遅延のためにメモリ単位112が元々8個で構成されていたものを4個に省略した場合の構成である。遅延回路102が遅延回路100と相違する点は、ダイレクトチャージ型と呼ばれるスイッチドキャパシタ技術を用いた複数のメモリ単位を有するサンプルホールド回路として構成した点である。このため、メモリ単位112の構成と、差動増幅器155の結線と、電圧固定回路145の構成と、が相違している。その他の構成は、図2に示した遅延回路100と同一であるため、同一の符号を付して説明を省略する。
【0057】
メモリ単位112は、オン時に入力信号INのサンプリング値をキャパシタC1に保持させる2個の第1のスイッチング素子Tia、Tibと、キャパシタC1の両端を差動増幅器155の反転入力端子と出力端子にそれぞれ接続させてオン時にキャパシタC1に保持された入力信号INのサンプリング値を差動増幅器254から出力するための2個の第2のスイッチング素子Toa、Tobと、により構成される。
【0058】
具体的には、第1のスイッチング素子Tia、Tib、第2のスイッチング素子Toa、Tobは、本実施形態の場合、N型MOSトランジスタが採用されており、第1のスイッチング素子Tiaのドレインは入力信号INの入力ラインと接続され、第2のスイッチング素子Toaのドレインは信号ラインL20を介して差動増幅器155の出力と接続され、第2のスイッチング素子Tobのソースは信号ラインL21を介して差動増幅器155の反転入力端子と接続される。また、第1のスイッチング素子Tia、第2のスイッチング素子Toaのソースと、第1のスイッチング素子Tib、第2のスイッチング素子Tobのドレインと、の間にキャパシタC1が設けられる。メモリ単位112−2〜112−4についてもメモリ単位112−1と同様の構成である。
【0059】
電圧固定回路145は、2個のNOR(否定論理和)素子を襷がけ接続して構成されたRSフリップフロップ回路と、差動増幅器155の出力端子と反転入力端子との間に設けられオン時に差動増幅器155の出力を参照電源の電圧Vrに固定させる2個の第3のスイッチング素子T1a、T1bと、により構成される。尚、メモリ単位112のトランジスタ構成とオン抵抗等の条件を合わせるために、2個の第3のスイッチング素子T1a、T1bが設けられている。
【0060】
RSフリップフロップ回路は、FF1から信号ラインL22を介して供給されるシフト出力A1によりセットされて出力MがHighレベルとなり、FF5から信号ラインL24を介して供給されるシフト出力A5によりリセットされ出力MがLowレベルとなる。第3のスイッチング素子T1a、T1bは、RSフリップフロップの出力Mによってオンオフする。第3のスイッチング素子T1a、T1bは、本実施形態の場合、P型MOSトランジスタであり、出力MがHighレベルの場合には共にオフし、出力MがLowレベルの場合には共にオンする。
【0061】
差動増幅器155は、第2のスイッチング素子Toa、Tobが共にオンした場合、キャパシタC1〜C4が負帰還経路上に接続されて積分回路を形成する。このとき、キャパシタC1〜C4にサンプルホールドされた入力信号INが積分された形で出力信号OUTとして出力される。また、第2のスイッチング素子Toa、Tobが共にオフしている場合において、第3のスイッチング素子T1a、T1bが共にオンした場合、差動増幅器155の出力端子と反転入力端子との間が第3のスイッチング素子T1a、T1bを介して短絡された状態(全帰還)となる。このとき、差動増幅器155はボルテージフォロワを構成することになり、非反転入力端子に印加される参照電源の電圧Vrが増幅率略1倍で出力信号OUTとして出力される。
【0062】
図6は、図5に示した遅延回路102の構成を模式的に示した図である。電圧固定回路145、差動増幅器155については上記と同様である。図6中において、スイッチSW1は、メモリ単位112−1〜112−4の各第1のスイッチング素子Tia、第2のスイッチング素子Toaを表しており、スイッチSW2は、メモリ単位112−1〜112−4の各第1のスイッチング素子Tib、第2のスイッチング素子Tobを表しており、キャパシタCは、キャパシタC1〜C4を表している。また、キャパシタCP2は、信号ラインL20の寄生容量を表している。
【0063】
尚、図3に示したバッファ型の場合、1個のスイッチSWで済む分だけ回路規模の抑制化としては有利であるが、キャパシタC1〜C4を表すキャパシタCと、信号ラインL10の寄生容量を表すキャパシタCP1と、は並列接続された形となり、キャパシタCP1の容量の分だけ大きくなるので、差動増幅器150の出力信号OUTの周波数特性がその分悪化する。一方、図6に示したダイレクトチャージ型の場合、2個のスイッチSW1、SW2が必要となるが、信号ラインL20の寄生容量を表すキャパシタCP2は、差動増幅器155の出力側に現れ、キャパシタC1〜C4を表すキャパシタCには影響を与えないため、差動増幅器155の出力信号OUTの周波数特性がその分改善される。
【0064】
遅延回路102の動作は図4に示した遅延回路100のタイミングチャートと同様である。即ち、遅延回路100と同様に、データW4がサンプルホールドされたタイミング(5サイクル)からデータW1が出力されるタイミング(9サイクル)までの間、第3のスイッチング素子T1a、T1bを共にオンさせて、差動増幅器155の出力信号OUTを参照電源の電圧Vrに固定させる。この結果、差動増幅器155の出力信号OUTがフローティング状態とならず、出力信号OUTを用いた処理を行う後段回路の動作が安定化することになる。
【0065】
===実施例3===
図7は、本発明の実施例3に係る遅延回路104の構成を示した図である。尚、図7に示す遅延回路104は、図2に示した実施例1の制御ビット生成器130から図7に示した実施例3の制御ビット生成器135に置き換え、図2に示した実施例1の電圧固定回路140のセット/リセット入力を図7に示した電圧固定回路140のセット/リセット入力に変更したものである。
【0066】
制御ビット生成器135は、カウンタ136と、トリガ−ビットAX生成用のフリップフロップ(FFX)と、シフト出力A1と同じタイミングで出力するシフト出力A1の代替ビットAY生成用のフリップフロップ(以下、FFYと呼ぶ。)と、NOT(否定)素子137と、を備える。
【0067】
カウンタ136は、クロック信号CLKの立ち上がりエッジが8回発生した場合に、スタートビットSTARTを発生する。スタートビットSTARTは、NOT素子137を介したクロック信号CLKの立ち下がりエッジによりFFXにラッチされるとともにFF1に入力される。
【0068】
また、カウンタ136は、スタ−トビットSTARTが発生したクロック信号CLKの0.5サイクル後に、セット用ビットSETを発生する。即ち、トリガービットAXに応じてFF1からシフト出力A1が出力されるタイミングで、セット用ビットSETが発生する。セット用ビットSETは、NOT素子137を介したクロック信号CLKの立ち下がりエッジによりFFYにラッチされるとともに、代替ビットAYとして電圧固定回路140に入力される。
【0069】
電圧固定回路140は、図2に示した構成と同じであるが、RSフリップフロップ回路に対して、制御ビット生成器135から出力される代替ビットAYと、シフトレジスタ120から出力されるシフト出力A5とが入力される点が相違する。即ち、制御ビット生成器135のFFYから信号ラインL16を介して供給される代替ビットAYによりセットされて出力MがHighレベルとなり、シフトレジスタ120のFF5から信号ラインL14を介して供給されるシフト出力A5によりリセットされて出力MがLowレベルとなる。
【0070】
ところで、図2に示した実施例1の場合、初段のFF1のシフト出力A1が信号ラインL12を介して最終段のFF5側に位置する電圧固定回路140に供給されるレイアウトとなる。従って、メモリ単位111の個数が増加する程に、信号ラインL12が長くなるレイアウトとなる。このため、信号ラインL12の配線インピーダンスによって、シフト出力A1によって出力信号OUTの電圧の固定を解除するタイミングに遅延が生じる虞がある。
【0071】
一方、図7に示した実施例3の場合、初段のFF1のシフト出力A1の代替として制御ビット生成器135のFFYからの代替ビットAYが信号ラインL16を介して電圧固定回路140に供給されるレイアウト構造となる。従って、メモリ単位111の個数が増加しても、制御ビット生成器135のFFYを出力電圧固定回路140のRSフリップフロップ付近に配置するレイアウトも可能であるため、信号ラインL16の長さに与える影響が少なくて済む。
【0072】
遅延回路104の動作は図4に示した遅延回路100のタイミングチャートと同様である。即ち、遅延回路100と同様に、データW4がサンプルホールドされたタイミング(5サイクル)からデータW1が出力されるタイミング(9サイクル)までの間、第3のスイッチング素子T1をオンさせて、差動増幅器150の出力信号OUTを参照電源の電圧Vrに固定させる。この結果、差動増幅器150の出力信号OUTがフローティング状態とならず、出力信号OUTを用いた処理を行う後段回路の動作が安定化することになる。
【0073】
===実施例4===
図8は、本発明の実施例4に係る遅延回路106の構成を示した図である。
遅延回路106は、実施例2の遅延回路102において、図5に示した実施例2の制御ビット生成器130から図7に示した制御ビット生成器135に置き換え、図5に示した実施例2の電圧固定回路145のセット/リセット入力を図7に示した電圧固定回路145のセット/リセット入力に変更したものである。尚、制御ビット生成器135の構成並びに電圧固定回路145のセット/リセット入力については、上記の実施例3で既に説明をしたので、その説明を省略する。
【0074】
ところで、図5に示した実施例2の場合、初段のFF1のシフト出力A1が信号ラインL22を介して最終段のFF5側に位置する電圧固定回路145に供給されるレイアウト構造となる。従って、メモリ単位112の個数が増加する程、信号ラインL22が長くなる。このため、信号ラインL22の配線インピーダンスによって、シフト出力A1によって出力信号OUTの電圧固定を解除するタイミングに遅延が生じる虞がある。
【0075】
一方、図8に示した実施例4の場合、初段のFF1のシフト出力A1の代替として制御ビット生成器135のFFYからの代替ビットAYが信号ラインL26を介して電圧固定回路145に供給されるレイアウト構造となる。従って、メモリ単位112の個数が増加しても、制御ビット生成器135のFFYを出力電圧固定回路145のRSフリップフロップ付近に配置するレイアウトも可能であるため、信号ラインL26の長さに与える影響が少なく済む。
【0076】
遅延回路104の動作は図4に示した遅延回路100のタイミングチャートと同様である。即ち、遅延回路100と同様に、データW4がサンプルホールドされたタイミング(5サイクル)からデータW1が出力されるタイミング(9サイクル)までの間、第3のスイッチング素子T1をオンさせて、差動増幅器150の出力信号OUTを参照電源の電圧Vrに固定させる。この結果、差動増幅器150の出力信号OUTがフローティング状態とならず、出力信号OUTを用いた処理を行う後段回路の動作が安定化する。
【0077】
以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更/改良され得るととともに、本発明にはその等価物も含まれる。
【0078】
例えば、遅延回路100、102、104、106は、同期検波前の色信号を遅延させる用途に用いてもよい。また、SECAM方式の色復調回路の色櫛形フィルタに適用され、色信号を1H遅延させて、間欠した色信号を連続した色信号に変換させる用途に用いてもよい。さらに、遅延回路100、102、104、106を直列接続することで、2H遅延が必要なPAL方式のY/C分離回路21の櫛形フィルタとして用いてもよい。また、NTSC方式のコンポジット映像信号を遅延させるY/C分離回路の櫛形フィルタとして用いてもよい。この他にも、櫛形フィルタに限らず、アナログ信号の遅延回路として種々採用できる。
【図面の簡単な説明】
【0079】
【図1】本発明の実施例1に係る遅延回路を具備したテレビ受信装置の全体的な構成を示した図である。
【図2】本発明の実施例1に係る遅延回路の構成を示した図である。
【図3】本発明の実施例1に係る遅延回路の構成を模式的に示した図である。
【図4】本発明の実施例1に係る遅延回路の動作を説明するためのタイミングチャートである。
【図5】本発明の実施例2に係る遅延回路の構成を示した図である。
【図6】本発明の実施例2に係る遅延回路の構成を模式的に示した図である。
【図7】本発明の実施例3に係る遅延回路の構成を示した図である。
【図8】本発明の実施例4に係る遅延回路の構成を示した図である。
【図9】映像信号における1Hを説明するための図である。
【図10】図10(a)はY/C分離回路に適用される櫛形フィルタの構成を示す図である。図10(b)は色復調回路に適用される櫛形フィルタの構成を示す図である。
【図11】遅延回路の構成を示す図である。
【符号の説明】
【0080】
111、112 メモリ単位
C1〜C4 キャパシタ
Tia、Tib 第1のスイッチング素子
Toa、Tob 第2のスイッチング素子
T1、T1a、T1b 第3のスイッチング素子
FF1〜FF5 フリップフロップ
120 シフトレジスタ
130、135 制御ビット生成器
140、145 電圧固定回路
150、155 差動増幅器
L20、L22 信号ライン
Vr 参照電圧
【特許請求の範囲】
【請求項1】
差動増幅器と、
キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる第1のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続されオン時に当該キャパシタに保持されたサンプリング値を出力する第2のスイッチング素子と、を具備したn個のメモリ単位と、
入力されるトリガービットをクロック信号に基づきシフトするn+1個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記n個のメモリ単位の中から選択された前記第1及び/又は前記第2のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、
前記クロック信号のm(>n+1)周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、
前記信号ラインと参照電源との間に設けられオン時に当該信号ラインを前記参照電源の電圧に固定する第3のスイッチング素子と、
前記シフトレジスタを構成する前記n+1個のフリップフロップの所定の2出力に基づいて前記第3のスイッチング素子をオンオフさせる制御回路と、
を有することを特徴とする遅延回路。
【請求項2】
請求項1に記載の遅延回路において、
前記制御回路は、前記シフトレジスタの初段の前記フリップフロップの出力により前記第3のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により前記第3のスイッチング素子をオンさせること、を特徴とする遅延回路。
【請求項3】
請求項1に記載の遅延回路において、
前記制御ビット生成器は、
前記シフトレジスタの初段の前記フリップフロップの出力と同じタイミングで、当該初段のフリップフロップの代替ビットを生成し、
前記制御回路は、
前記制御ビット生成器からの代替ビットより前記第3のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により前記第3のスイッチング素子をオンさせること、
を特徴とする遅延回路。
【請求項4】
差動増幅器と、
キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる2個の第1のスイッチング素子と、当該キャパシタの両端を前記差動増幅器の反転入力端子と出力端子にそれぞれ接続させてオン時に当該キャパシタに保持されたサンプリング値を出力する2個の第2のスイッチング素子と、を具備したn個のメモリ単位と、
入力されるトリガービットをクロック信号に基づきシフトするn+1個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記n個のメモリ単位の中から選択された前記第1及び/又は前記第2のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、
前記クロック信号のm(>n+1)周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、
前記差動増幅器の出力端子と反転入力端子との間に設けられオン時に前記差動増幅器の出力を前記参照電源の電圧に固定する第3のスイッチング素子と、
前記シフトレジスタを構成する前記n+1個のフリップフロップの所定の2出力に基づいて前記第3のスイッチング素子をオンオフさせる制御回路と、
を有することを特徴とする遅延回路。
【請求項5】
請求項4に記載の遅延回路において、
前記制御回路は、前記シフトレジスタの初段の前記フリップフロップの出力により前記第3のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により当該第3のスイッチング素子をオンさせること、を特徴とする遅延回路。
【請求項6】
請求項4に記載の遅延回路において、
前記制御ビット生成器は、
前記シフトレジスタの初段の前記フリップフロップの出力と同じタイミングで、当該初段のフリップフロップの代替ビットを生成し、
前記制御回路は、
前記制御ビット生成器の代替ビットより前記第3のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により前記第3のスイッチング素子をオンさせること、
を特徴とする遅延回路。
【請求項1】
差動増幅器と、
キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる第1のスイッチング素子と、前記差動増幅器の非反転入力端子に接続される信号ラインと接続されオン時に当該キャパシタに保持されたサンプリング値を出力する第2のスイッチング素子と、を具備したn個のメモリ単位と、
入力されるトリガービットをクロック信号に基づきシフトするn+1個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記n個のメモリ単位の中から選択された前記第1及び/又は前記第2のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、
前記クロック信号のm(>n+1)周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、
前記信号ラインと参照電源との間に設けられオン時に当該信号ラインを前記参照電源の電圧に固定する第3のスイッチング素子と、
前記シフトレジスタを構成する前記n+1個のフリップフロップの所定の2出力に基づいて前記第3のスイッチング素子をオンオフさせる制御回路と、
を有することを特徴とする遅延回路。
【請求項2】
請求項1に記載の遅延回路において、
前記制御回路は、前記シフトレジスタの初段の前記フリップフロップの出力により前記第3のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により前記第3のスイッチング素子をオンさせること、を特徴とする遅延回路。
【請求項3】
請求項1に記載の遅延回路において、
前記制御ビット生成器は、
前記シフトレジスタの初段の前記フリップフロップの出力と同じタイミングで、当該初段のフリップフロップの代替ビットを生成し、
前記制御回路は、
前記制御ビット生成器からの代替ビットより前記第3のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により前記第3のスイッチング素子をオンさせること、
を特徴とする遅延回路。
【請求項4】
差動増幅器と、
キャパシタと、オン時に当該キャパシタに入力信号のサンプリング値を保持させる2個の第1のスイッチング素子と、当該キャパシタの両端を前記差動増幅器の反転入力端子と出力端子にそれぞれ接続させてオン時に当該キャパシタに保持されたサンプリング値を出力する2個の第2のスイッチング素子と、を具備したn個のメモリ単位と、
入力されるトリガービットをクロック信号に基づきシフトするn+1個のフリップフロップを直列接続して構成され、前記フリップフロップの出力が、前記n個のメモリ単位の中から選択された前記第1及び/又は前記第2のスイッチング素子をオンさせる制御信号として用いられるシフトレジスタと、
前記クロック信号のm(>n+1)周期毎に前記トリガービットを生成して前記シフトレジスタの初段の前記フリップフロップに入力させる制御ビット生成器と、
前記差動増幅器の出力端子と反転入力端子との間に設けられオン時に前記差動増幅器の出力を前記参照電源の電圧に固定する第3のスイッチング素子と、
前記シフトレジスタを構成する前記n+1個のフリップフロップの所定の2出力に基づいて前記第3のスイッチング素子をオンオフさせる制御回路と、
を有することを特徴とする遅延回路。
【請求項5】
請求項4に記載の遅延回路において、
前記制御回路は、前記シフトレジスタの初段の前記フリップフロップの出力により前記第3のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により当該第3のスイッチング素子をオンさせること、を特徴とする遅延回路。
【請求項6】
請求項4に記載の遅延回路において、
前記制御ビット生成器は、
前記シフトレジスタの初段の前記フリップフロップの出力と同じタイミングで、当該初段のフリップフロップの代替ビットを生成し、
前記制御回路は、
前記制御ビット生成器の代替ビットより前記第3のスイッチング素子をオフさせ、前記シフトレジスタの最終段の前記フリップフロップの出力により前記第3のスイッチング素子をオンさせること、
を特徴とする遅延回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2009−272958(P2009−272958A)
【公開日】平成21年11月19日(2009.11.19)
【国際特許分類】
【出願番号】特願2008−122607(P2008−122607)
【出願日】平成20年5月8日(2008.5.8)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(506227884)三洋半導体株式会社 (1,155)
【Fターム(参考)】
【公開日】平成21年11月19日(2009.11.19)
【国際特許分類】
【出願日】平成20年5月8日(2008.5.8)
【出願人】(000001889)三洋電機株式会社 (18,308)
【出願人】(506227884)三洋半導体株式会社 (1,155)
【Fターム(参考)】
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