集積回路のパッケージング及び製造
集積回路の製造に関する装置、パッケージング及び方法が提供される。集積回路は、第１の材料を含む第１の基板上に製造される第１のタイプの素子、及び第２の材料を含む第２の基板上に製造される第２のタイプの素子を含む。第１の材料は、第１のタイプの素子の製造及び／又は性能に関して第２の材料よりも良好な適合性を有するが、第２の材料は、第２のタイプの素子の製造及び／又は性能に関して第１の材料よりも良好な適合性を有する。また、上述した集積回路を作製する方法も説明され、その方法は、数あるステップの中で、第１と第２の基板を互いに向き合って配置するステップ、及び素子間に電気接続を確立するステップを含む。
【発明の詳細な説明】
【背景技術】
【０００１】
集積回路（ＩＣ）は一般に、トランジスタ、抵抗、コンデンサ、及びインダクターのような種々の素子からなる電子回路が製造される基板を内蔵する。基板材料の選択は、ＩＣの設計および製造に関連した多数の要因によって影響を受ける。デバイスのコスト、デバイスのパッケージング密度、及びデバイスの性能のようなこれらの要因のいくつかは、時として不都合な態様で相互に依存する傾向がある。従って、基板の選択において、これらの要因に関連した特定の優先順位に基づいて、トレードオフがなされる必要がある。
【０００２】
係るトレードオフの１つは、パッケージング密度を最大化するために、次善のデバイス性能を受け入れることに関係する。一般に、係るパッケージング密度の最大化は、たとえ回路のいくつかの素子の性能が、これらの素子が選択された基板上に形成された場合に損なわれるとしても、共通に共用される基板上に素子の大部分または全てを形成することを課す。損なわれる性能の１つの例は、素子が選択された基板上に製造される場合に電子回路に導入される寄生容量に関係する。寄生容量の影響は、電子回路の設計にこの静電容量を適応させることにより、或る程度まで対処され得るが、特に高周波数信号に関して、この静電容量に関連した信号の損失は、回路の性能にかなりネガティブな影響を及ぼす可能性がある。損なわれる性能の別の例は、例えば、特定の基板上に製造された場合に最適な性能を提供するトランジスタのような素子がデバイスのコストのような他の要因に基づいて選択された別の基板上に代替的に製造された場合に生じる可能性がある製造問題に関係する。
【０００３】
いくつかの代替のパッケージング技術が上述したいくつかの不利益を克服するために提案されているが、係る代替の手法は、増大した製造コスト、及び扱いにくいハンドリング工程により負担がかかることが多い。係る代替のパッケージング技術の一例として、米国特許第６，４６２，６２０Ｂ１号（RF power amplifier circuitry and method for amplifying signals）に留意されたい。
【０００４】
従って、認識され得ることは、現在の技術における上述した欠点に鑑みて、集積回路の製造および性能の特性における改善が必要とされていることである。
【０００５】
開示の概要
概して、本開示の実施形態は、第１のタイプの素子が製造される第１の基板、及び第２のタイプの素子が製造される第２の基板を有する集積回路に関係する。第１の基板に含まれる材料は、１つ又は複数の態様において第２の基板に含まれる材料よりも、第１のタイプの素子と良好に適合する。第２の基板に含まれる材料は、１つ又は複数の態様において第１の基板に含まれる材料よりも、第２のタイプの素子と良好に適合する。
【０００６】
いくつかの例示的な実施形態の１つにおいて、集積回路を作製する方法は、第２のタイプの素子が製造される第２の基板に含まれる材料よりも、第１のタイプの素子と適合する第１の材料を含む第１の基板上に第１のタイプの素子を製造することを含む。第２の基板の材料は、第１の基板に含まれる材料よりも、第２のタイプの素子と適合する。方法はさらに、素子間に電気接続を確立することを含む。
【０００７】
明らかに、開示のいくつかの実施形態は、上述したものに加えて、又はそれらの代わりに利点を呈することができる。さらに、他のパッケージング及び製造方法が明らかになることができる。係る追加のシステム、方法、特徴、及び／又は利点の全てが、本開示の範囲内に含まれることが意図されている。
【０００８】
本発明の多くの態様は、以下の図面に関連してより良く理解され得る。図面の要素は、必ずしも一律の縮尺に従っておらず、代わりに本発明を明瞭に例示することに重点が置かれている。さらに、図面において、同様の参照符号は、いくつかの図面の全体にわたって対応する部品を示す。
【０００９】
詳細な説明
種々の実施形態が、集積回路の製造および性能の特性を改善するいくつかの態様を示す。いくつかの例示的な実施形態の１つにおいて、集積回路（ＩＣ）は、第１と第２の基板を含むように製造される。第１の基板は、例えば製造および性能のような種々の態様において、異なる材料を含む第２の基板上にではなく、この基板上に製造される特定のタイプの素子に良好な適合性を提供する材料を含む。第２の基板に含まれる材料は、この第２の基板上に製造される第２のタイプの素子に、より良好に適合する。素子の双方は、電子回路の一部であり、第１と第２の基板間の、１つ又は複数の導電性相互接続部を介して互いに電気接続される。
【００１０】
このように、２つの基板の選択、並びにこれらの基板上に製造される素子に使用される相互接続技術は、独立して実行されることができ、結果として集積回路に含まれる電子回路の全体的な性能を最適化する。この例示的な実施形態は２つの基板の使用を説明するが、他の実施形態において、３つ以上の基板が使用されてもよい。さて、上記で概説された例示的な実施形態、及び他の例示的な実施形態が、図面を用いてさらに詳細に説明される。
【００１１】
図１は、第１の例示的な実施形態に従って製造された集積回路１００の断面図である。基板１１０（以降、代わりに「蓋基板」と呼ばれる）は、集積回路１００の一部である２つの基板の１つである。基板１１５（以降、代わりに「底部基板」と呼ばれる）は、やはり集積回路１００の一部である第２の基板である。理解されるように、用語「蓋」および「底部」は、説明の便宜のためだけに使用されている。
【００１２】
図１において、回路素子１２５は基板１１０の表面１１１上に製造されるが、回路素子１３０は基板１１５の表面１４１上に製造されるように示される。導電性ポスト１２０の形態の導電性相互接続部が、２つの基板間に延在する。この例示的な実施形態において、導電性ポスト１２０は、例えば、ポリイミド又はコンプライアンスのあるポリマーのようなコンプライアンスのある材料からなる。ポリマーは一般に、不良の導電体である。従って、導電性ポスト１２０の少なくとも一部は、導電性材料の層１２１でコーティングされる。導電性ポスト１２０は、２つの基板１１０と１１５が互いに結合される前に蓋基板１１０上に形成される。代案として、ポスト１２０は、底部基板１１５上に形成され得る。結合される場合、導電性ポスト１２０が、底部基板１１５上に配置された導電性パッド１２２と電気接触する。導電性パッド１２２は、回路１００が組み立てられる際に導電性ポスト１２０と電気接触するための比較的幅の広い導電性領域を提供することにより、電気接続を形成するのを助ける。図１において、導電性パッド１２２は、基板１１５の表面１４１の外側に位置するように示される。代替の実施形態において、導電性パッド１２２は、表面１４１の上に部分的に、又は全体的に製造されてもよい。
【００１３】
回路素子１２５は、基板１１０の表面１１１上に製造された導電性トレース１２６を介して導電ポスト１２０に接続される。代替の実施形態において、導電性トレース１２６は、基板１１０の表面１１１の上に位置する１つ又は複数のメタライゼーション層上に製造される。
【００１４】
回路素子１３０は、基板１１５の表面１４１上に位置する導電性トレース１３１を介して導電性パッド１２２に接続される。導電性パッド１２２は、上述したように導電性ポスト１２０に電気接続される。従って、電気相互接続が、導電性トレース１２６、導電性ポスト１２０、導電性パッド１２２、及び導電性トレース１３１を介して回路素子１２５と１３０との間に存在する。
【００１５】
ガスケット１３５が集積回路１００の周辺部の周りに延在し、基板１１０と１１５によってさらに画定されたチャンバ１４０にハーメチックシールを提供する。本明細書で使用される場合、チャンバにハーメチックシールを提供するガスケットは、「ハーメチックガスケット」と呼ばれる。ガスケット１３５の種々の構成が、種々の実施形態において使用され得る。例えば、共通に譲渡された米国特許第６，０９０，６８７号および米国特許第６，１１８，１８１号は、ハーメチックシールを提供するガスケットを形成するために使用され得る技術を説明しており、それら双方の特許文献は参照により本明細書に組み込まれる。図１に示された例示的な実施形態において、ガスケット１３５は、ポリイミド又はコンプライアンスのあるポリマーのようなコンプライアンスのある材料からなる。しかしながら、ポリマーはハーメチックではなく、ハーメチックシールを形成するために一般に使用されていない。従って、ガスケット１３５の少なくとも一部は、金、銅、ガラス、又は窒化ケイ素のようなシール材料の層１３６でコーティングされる。ポリマーをシール材料でコーティングすることにより、ガスケット１３５がハーメチックシールを形成することを可能にする。ガスケット１３５は、任意の所望の形状（例えば、円、正方形、長方形など）からなることができる。必要であれば、ガスケット１３５の形状に類似したパッド１３７が、底部基板１１５上に形成されて、集積回路１００が組み立てられる際にガスケット１３５と接触することができる。
【００１６】
回路素子１２５が、表面１１１と表面１１２との間の基板１１０を貫通して延在するバイア１２７を用いて外部導電性パッド１２８に接続されるように示される。パッド１２８を用いて、図１に示されていない他のデバイスに集積回路１００を接続することができる。同様に、回路素子１３０は、表面１４１と表面１４２との間の基板１１５を貫通して延在するバイア１１６により外部導電性パッド１１７に接続される。パッド１１７を用いて、図１に示されていない他のデバイスに集積回路１００を接続することができる。
【００１７】
理解されるように、他の代替の実施形態において、外部電気接続は、パッド１１７と１２８の代替の実施形態により提供され得る。パッド１１７は、例えば、第１の代替の実施形態において、導電性ピンと置き換えられ得るが、第２の代替の実施形態において、２つのパッド１１７と１２８の一方は除去され得る。また、代替の実施形態において、導電性ポスト１２０は、回路素子１２５と１３０の端子間で、例えば超音波により適切にボンディングされる金ワイヤのような導電性ワイヤと置き換えられる。さらに別の代替の実施形態において、導電性ポスト１２０が底部基板１１５上に形成される。
【００１８】
次に、図２に注目すると、図２は、例えば、図１の基板１１０と１１５のような２つ以上の基板上に製造され得る例示的な回路を示す。例示的な回路図は、既知の二段無線周波数（ＲＦ）増幅器２００を示す。簡略にするため、ＲＦ増幅器２００の回路動作は、微細に説明されない。一方、本開示に関連する回路の特定の態様は、より詳細に以下に説明される。
【００１９】
ＲＦ増幅器２００は、２つの主な分類、即ち「能動素子」と「受動素子」に概して分類され得る多数の素子からなる。能動素子のいくつかの例は、トランジスタ及びダイオードであり、受動素子のいくつかの例は、抵抗、コンデンサ、インダクター、伝送線回路、及びトランスである。能動素子の中で、種々のタイプの材料と技術を用いて製造される種々のタイプの素子が存在する。例えば、トランジスタの中で、バイポーラトランジスタ、単接トランジスタ（ＵＪＴ）、及び電界効果トランジスタ（ＦＥＴ）のような、いくつかのタイプのトランジスタが存在する。これらのトランジスタは、シリコン、ゲルマニウム、ヒ化ガリウム、及びリン化インジウムのような種々のタイプの材料を用いて、モノリシックバイポーラ、相補型バイポーラ、接合ゲートＦＥＴ（ＪＦＥＴ）、及び絶縁ゲートＦＥＴ（ＩＧＦＥＴ）のデバイスを製造するために使用されるような種々の技術を採用して製造される。
【００２０】
バイポーラトランジスタの中で、ｎｐｎトランジスタは、バイポーラＩＣで広く使用されている。ｎｐｎトランジスタ構造の選択および選択された基板の不純物特性は、バイポーラＩＣの製造に関する出発点となる。次いで、受動素子および追加の能動素子が、選択された基板の材料特性の制限を考慮しながら、この選択された基板上に製造される。残念ながら、例えば、ＪＦＥＴ又はＩＧＦＥＴのような追加の能動素子、又はコンデンサのような受動素子がこの同じ基板上に製造される必要がある場合、基板材料の特性に起因して、何らかの調整が行われる必要がある。
【００２１】
能動素子に関連した特定のパラメータに対処することについて、図３に注目すると、図３は、ピンチ領域（pinched region）において動作するＪＦＥＴのＡＣ等価回路を示す。一実施形態において、図２のＲＦ増幅器２００のトランジスタ２０５は、係るＪＦＥＴである。ＡＣ等価回路は、ＪＦＥＴの周波数応答を画定するために使用され得る近似を提供する。Ｒｓは、ソース端子に直列の寄生バルク抵抗を表し、Ｃｇｓ及びＣｇｄは、ゲートソース及びゲートドレインの静電容量であり、ｇｄは、チャネル長変調効果に起因したダイナミック出力コンダクタンスである。１つの典型的な構成において、ドレイン面積は、Ｃｇｄを最小限にするために、できる限り小さく作製される。その理由は、この静電容量がドレイン端子とゲート端子間に寄生結合を提供し、ＪＦＥＴの周波数能力を低減するからである。Ｃｄｓｓ３１０は、ドレインと基板との間に存在する寄生容量であり、Ｃｓｓｓ３２０は、ソースと基板との間に存在する寄生容量である。基板の材料によって主に画定されるこれら寄生容量は、特により高い周波数において、信号振幅を低減することにより、デバイス性能の大幅な劣化の一因となる。
【００２２】
受動素子に目を向けると、例示的な実施形態において、図２のコンデンサ２１２に使用されるような薄膜コンデンサは一般に、誘電体により分離された２つの導電層からなる。薄膜コンデンサは、図４Ａに示されるような金属酸化物半導体（ＭＯＳ）構造を用いて製造され得るか、又は代案として、図４Ｂに示されるように２つの導電金属層間に薄膜誘電体層を用いることにより製造され得る。ＭＯＳ構造は、従来の処理技術と容易に適合し、複数のメタライゼーション層を必要としないので、モノリシック回路に一般に使用される。
【００２３】
薄膜か、又はＭＯＳであるコンデンサは、コンデンサの一部とコンデンサが製造される基板との間に存在する寄生容量に関連した望ましくない信号損失の点で、不利益をこうむる。寄生容量は、コンデンサにより与えられる実効インピーダンスの１つの成分を構成する。この実効インピーダンスが基板により与えられるインピーダンスに匹敵する場合、コンデンサの実効インピーダンスが基板のインピーダンスに共役整合する際に信号損失が最大化される。従って、信号損失は、コンデンサと基板との間のインピーダンス不整合を意図的に導入することにより、低減され得る。係るインピーダンス不整合は、比較的高い抵抗率を有するか、又は理想的な導体である基板を用いることにより、導入され得る。高い抵抗率を有する半導体基板材料の例は、ガリウムヒ素（ＧａＡｓ）及びリン化インジウム（ＩｎＰ）である。これらの材料は、高品質の受動素子を製造するために使用され得る。しかしながら、多くの場合、能動素子を製造するために選択された基板は、この基板上に製造される典型的なコンデンサにより与えられるインピーダンスに近い次善のインピーダンス特性を与える。従って、係る「損失の大きい」基板上に製造されたコンデンサは、望ましくない信号損失を提供する。
【００２４】
また、コンデンサの上述した特性はさておき、図２のインダクター２０９のような、別の受動素子のインダクターも、インダクターが実装される基板によってもたらされる寄生容量の存在に起因して生じた信号損失をこうむる。寄生容量のネガティブな影響に加えて、インダクターの性能は、インダクターの周りに存在する磁界の結果として、基板に流れる過電流の存在によってさらに脅かされる。過電流および寄生容量は、基板材料の適切な選択により、最小限にされ得る。材料は、能動素子を念頭に置いて選択された基板上にインダクターを製造することにより支障を来す代わりに、これら望ましくない影響を最小限にするために選択される。
【００２５】
種々の望ましくない影響が上述されたが、基板上の様々な素子の製造および性能は、不十分な温度係数、不十分な絶対値許容誤差、及び基板材料の限られた電力操作能力のような、さらなる要因によってさらに影響を受ける。
【００２６】
さて、もう一度、図２に示されたＲＦ増幅器２００に注目する。ＲＦ増幅器２００は、２つのセクションに分割され、１つのセクションは、能動素子（トランジスタ２０５、２１０）を含み、別のセクションは、受動素子だけを有する回路網２２５である。上述したように、基板上に製造される場合、能動素子は、特定の損失の大きい寄生容量および望ましくない抵抗を組み込む。従って、第１の実施形態において、第１の材料を含む第１の基板は、能動素子だけを製造するために選択される。一例として、この第１の材料は、１００Ωｃｍ未満のバルク抵抗率を有するシリコンである。次いで、第１の基板に含まれる材料とは異なる材料を含む第２の基板が、回路網２２５の受動素子を製造するために選択される。この第２の材料のバルク抵抗率は、例えば、１ｋΩｃｍより大きい、又は１ｋΩｃｍに等しい。一般に、より高い抵抗率を備える基板は、より低い抵抗率を備える基板よりも損失が少ない。
【００２７】
第２の実施形態において、第１の基板は、能動素子（例えば、トランジスタ２０５と２１０）だけでなく、回路網２２５の外側に示された他の素子（例えば、インダクター２０３、コンデンサ２０６、伝送線２０７）も製造するために使用される。同様に、第２の基板も、図２に示されない能動素子を含む。これら代替の実施形態は、例えば、デバイスの性能、デバイスのパッケージング密度、基板の層の数、及び製造の容易性のような種々の目標を満たすために実施される。
【００２８】
上記の例から理解されるように、集積回路は、基板のそれぞれに製造される素子の所望の性能によって決まる、２つの異なる材料を有する２つの基板を使用することができる。さらに、２つの基板の第１の基板に製造される素子は、第１の相互接続技術を用いて互いに相互接続され得る。例えば、インピーダンス整合回路網として動作する回路網２２５が第１の基板上に製造される場合、電気接続は、特に所望の特性インピーダンスを提供するような寸法に作られた金属トレースからなることができる。当業者ならば理解されるように、係る特性インピーダンスは、基板の誘電率に加えて、金属トレースの幅により、或る程度決定される。また、空間があれば、場合によっては、例えば、より広い金属トレースを使用することによって回路網２２５の受動素子を相互接続する場合には、信号損失が低減される。
【００２９】
一方、例えば、ＲＦ増幅器２００の２つの増幅段を相互接続するために利用される相互接続技術は、トレースの幅の代わりに、相互接続の距離とサイズを最小限にすることをめざしている。これは、コストの観点から望ましくない複数のメタライゼーション層の使用につながる。その理由は、各追加のメタライゼーション層が製造コスト及び製品原価を増すからである。
【００３０】
上述した態様は、１つの例示的な実施形態において要約されることができ、この場合、特定の素子、例えば図２の能動素子の全ては、特定のタイプの材料からなる第１の基板上に製造される。この第１の基板は、例えば、基板上に能動素子を製造するための適合性、この基板上に製造された場合のこれら素子の性能、材料のコスト、及び製造コストのような、１つ又は複数の要因に基づいて選択される。次いで、別のタイプの材料からなる第２の基板が、第２の素子のセットを製造するために選択される。第２の素子のセット、例えば、図２の受動素子の全ては、第１の基板よりも第２の基板と適合する。やはり、第２の基板は、製造、性能、及びコストのような１つ又は複数の要因に基づいて選択される。この例示的な実施形態において、第１の基板上にではなく、第２の基板上に受動素子の全てを製造することにより、材料コストの低い第２の基板の独立した選択が可能になり、受動素子のより良好な回路性能が提供され、その上、組み込まれるメタライゼーション層の数がより少なくなり、より低い材料コスト及び製造コストにつながる。
【００３１】
別の実施形態において、第１の基板は、第１の熱膨張係数（ＣＴＥ）を有する材料から選択され、第２の基板は、第１の基板のＣＴＥに適合したＣＴＥを有する材料から選択される。これら２つの基板から製造されたＩＣは、特定の機械的および電気的利点を提供する。
【００３２】
図５は、１つの例示的な実施形態に従って製造された集積回路５００の断面図である。図５の集積回路５００は、説明のために素子のいくつかが示された図２の素子を組み込む。基板５１０は、受動素子を有する回路網２２５（図２を参照）と連係して使用される場合に特定の所望の特性を提供するように、高い抵抗率の材料からなる。係る所望の特性の一例は、信号伝送損失を低減するための低い寄生容量に関係する。
【００３３】
受動素子の２つ、インダクター２０９及びコンデンサ２１２が、基板５１５に面する基板５１０の表面５５１上に製造されるように示される。インダクター２０９及びコンデンサ２１２は、金属トレース２２４を介して互いに電気的に相互接続される。金属トレース２２４は、基板５１０の誘電率と連係して所望の特性インピーダンスを提供するような寸法に作られている。インダクター２０９は、金属トレース２１６により、導電性ポスト５２０にさらに接続される。
【００３４】
集積回路５００の第２の基板は、基板５１０に含まれる材料の抵抗率よりも低い抵抗率を有する材料からなる基板５１５である。図２の３つの素子、コンデンサ２０１、及びトランジスタ２０５と２１０が、基板５１５の表面５５２上に製造されるように示される。図２の回路において入力結合コンデンサとして動作するコンデンサ２０１が、金属トレース２１５により入力端子２２１に接続される。入力端子２２１は、基板５１５の下に延在する金属ピンであり、プリント基板（ＰＣＢ）（図示せず）上に集積回路５００を実装するために使用され、例えば、同じＰＣＢ上に同様に実装され得る他のデバイスに集積回路５００の回路を電気接続するための手段を提供する。当業者には理解されるように、例えば、表面実装パッド及び表面実装リードを含む入力端子２２１の代替の実施形態がいくつか存在する。
【００３５】
導電性ポスト５２０及びガスケット５３５は、図１の導電性ポスト１２０及びガスケット１３５の実施形態である。理解されるように、導電性ポスト５２０及びガスケット５３５は、いくつかの代替の態様で実施され得る。参照により本明細書に組み込まれる、２００４年７月１３日に出願され、「A Film Bulk Acoustic Resonator Package and Method of Fabricating same」と題する、共通に譲渡された米国特許出願第１０／８９０３４３号は、導電性ポスト５２０、ガスケット５３５を形成するために使用され得る例示的な技術、及び集積回路５００のようなデバイスを製造する方法を説明する。
【００３６】
また、必要であれば、形状がガスケット５３５に類似したパッド５３７が、集積回路５００が組み立てられる場合にガスケット５３５と接触するように、基板３１５の表面５５２上に配置され得る。同様に、導電性ポスト５２０に接触するための導電性パッド５２２が、基板５１５の表面５５２上に形成され得る。
【００３７】
さて、図６に注目すると、図６は、基板５１０、並びに導電性ポスト５２０、ガスケット５３５、及び基板５１０上に製造された素子の断面図を示す。断面図は、集積回路５００の１つのセクション、即ち、蓋セクションの製造の特徴に関する何らかの情報を提供する。図７は、基板５１０の表面５５１、及び図６に示された他の関連部品の図である。ガスケット５３５に注目すると、ガスケット５３５は、集積回路５００の周辺部に沿って形成され、基板５１０が底部基板に結合された場合に形成されるチャンバの内側に素子を密閉する。
【００３８】
図８は、基板５１５、並びにパッド５３７、導電性パッド５２２、及び基板５１５上に組み立てられた素子の断面図である。断面図は、集積回路５００の別のセクション、即ち、底部セクションの製造の特徴に関する何らかの情報を提供する。図９は、基板５１５の表面５５２、及び図８に示された他の関連部品の図である。パッド５３７に注目すると、パッド５３７は、集積回路５００の周辺部に沿って形成され、図４及び図５に示されたガスケット５３５と接合する。また、図６及び図７に示された対応する導電性ポスト５２０と機械的および電気的に接触する導電性パッド５２２も示される。
【００３９】
図１０は、集積回路５００のような集積回路を製造する１つの例示的な方法を示すフローチャートである。単に便宜のために、図５（及び他の関連する図面）に示された例示的な実施形態が、図１０のフローチャートを説明するために使用される。理解されるように、特定の例示的なプロセスのステップが以下に説明されるが、代替の具現化形態も実現可能である。さらに、ステップは、実質的に同時に、又は逆の順番を含む、図示された又は説明された順番から無関係に実行され得る。
【００４０】
ブロック１０１において、それぞれ第１及び第２の材料からなる第１及び第２の基板５１０と５１５が準備される。ブロック１０２において、例えば、インダクター２０９のような第１のタイプの素子が、基板５１０上に製造される。ブロック１０３において、例えば、トランジスタ２０５のような第２のタイプの素子が、基板５１５上に製造される。ブロック１０４において、第１の基板５１０が、第２の基板５１５に向き合って配置される。例えば、この配置は、基板５１０を基板５１５に対して押しつけて結合することにより実施される。特に、基板５１０は、導電性ポスト５２０が導電性パッド５２２と接触し、ガスケット５３５がパッド５３７と接触しながら、基板５１５に押しつけられる。導電性ポスト５２０のコンプライアンスのある材料により、２つの基板が互いに押しつけられる際に、ポストが破損または故障せずに変形することを可能にする。さらに、ガスケット５３５のコンプライアンスのある材料により、基板５１０と５１５が互いに押しつけられる際に、ガスケット５３５が破損または故障せずに変形することを可能にする。基板５１０と５１５は、互いに押しつけられながら、結合され得る。熱圧着またはハンダ結合のような様々な既知の、又は将来に開発される結合技術を用いて、基板５１０と５１５を結合することができる。
【００４１】
一実施形態において、導電性ポスト５２０及びガスケット５３５をコーティングするために使用される導電性材料は金（Ａｕ）である。係る実施形態において、基板５１０と５１５がハンダ結合を用いて結合される前に、スズ（Ｓｎ）の層が、金でコーティングされた導電性ポスト５２０とガスケット５３５に堆積される。次いで、ハンダ結合を用いて基板５１０と５１５を結合するために、基板５１０と５１５は、導電性ポスト５２０とガスケット５３５が基板５１５と密接に接触するまで、互いに押しつけられ、集積回路５００は、導電性ポスト５２０とガスケット５３５上の金とスズの材料が溶融し始めるまで加熱され、それにより、この材料が基板５１５に拡散して付着する。次いで、集積回路５００の加熱が停止され、基板５１０と５１５が冷えることを許容される。溶融した金とスズの材料は、集積回路５００が冷えると硬化し、硬化された材料は、基板５１５と導電性ポスト５２０並びにガスケット５３５との間に結合を形成する。上述したように、金でコーティングされた導電性ポスト５２０とガスケット５３５にスズを導入することは、ハンダ結合中に、より強い結合を形成するのに役立つ。
【００４２】
導電性ポスト５２０及びガスケット５３５のコンプライアンスのある材料は、確実に導電性ポスト５２０及びガスケット５３５が基板５１５に密接に接触することに役立つ。この点に関して、導電性ポスト５２０及びガスケット５３５のコンプライアンスのある材料により、導電性ポスト５２０及びガスケット５３５の全周辺部が基板５１５と接触するまで、導電性ポスト５２０及びガスケット５３５が変形することが可能になる。一例として、導電性ポスト５２０及びガスケット５３５の製造における欠陥により、導電性ポスト５２０がパッド５２２に接触する前に、ガスケット５３５がパッド５３７に接触する可能性がある。係る状況において、ガスケット５３５は、導電性ポスト５２０がパッド５２２と密接に接触するまで、基板５１０と５１５が互いにさらに押しつけられることを可能にするように変形する。同様に、導電性ポスト５２０又はガスケット５３５の一部は、ガスケット５３５の全周辺部がパッド５３７と密接に接触することを可能にするように変形することができる。結合中に、導電性ポスト５２０とパッド５２２との間、及びガスケット５３５とパッド５３７との間の密接な接触を保証することは、確実に導電性ポスト５２０が基板５１０と５１５との間に信頼できる低インピーダンスの導通を提供し、且つガスケット５３５がチャンバ５４０の信頼できるハーメチックシールを提供することに役立つ。
【００４３】
集積回路５００の組み立て後、基板５１５は、必要に応じて、その厚みを低減して、この基板上に実装された素子のより良好な熱放散を提供するために、薄くされ得る。例えば、バックラッピング又は研磨のような、基板５１５を薄くするための任意の適切な製造技術を用いて、基板５１５を薄くすることができる。一実施形態において、基板５１０は、基板５１５が破損または機械的完全性をあまり気にせずに薄くされ得るように、十分な構造的支持を提供する。
【００４４】
導電性ポスト５２０及びガスケット５３５の何れか、又は双方は、同じ基板５１０上に形成される必要がある。代案として、導電性ポスト５２０及びガスケット５３５の何れか、又は双方は、基板５１５上に形成され得る。この場合、パッド５３７と５２２に類似したパッドが、基板５１０上に形成される。次いで、導電性ポスト５２０及び／又はガスケット５３５は、結合中に基板５１０上に位置するパッドに対して押しつけられる。
【００４５】
１つの例示的な実施形態において、ガスケット５３５は、ガスケット５３５をシールするだけでなく導電性にもする金または銅のような材料でコーティングされる。係る実施形態において、ガスケット５３５は、基板５１０と５１５との間に電気接続を提供する。必要に応じて、ガスケット５３５は導電性ポスト５２０に加えて、又はその代わりに、２つの基板上に製造された回路素子間に電気接続を提供することができる。係る実施形態において、導電性ポスト５２０の形成は、必要ないかもしれない。
【００４６】
図５に注目すると、図５は、図１０によって説明された方法の１つの例示的な具現化形態を示す。特に、ブロック１０４に関連して、２つの素子は、第１及び第２の基板が互いに結合される場合に形成されるチャンバ５４０の内部に収容され得る。
【００４７】
さらに図１０のブロック１０４に関連して、第１の材料は、第１のタイプの素子に関連した１つ又は複数の態様に対して、第２の材料よりも適合する。例えば、第１の材料は、基板の表面上に受動素子を製造するという点で、より適合する。さらに、第１の材料は、例えば、第１のタイプの素子に関連した寄生容量が低減されることにより、より良好な性能を提供する。逆に、第２の材料は、第２のタイプの素子に関連した１つ又は複数の態様に対して、第１の材料よりも適合する。例えば、第２の材料は、トランジスタ２０５のような能動素子の製造に、より適合する。また、第２の材料は、第２の素子のより良好な性能も提供することができる。
【００４８】
上記の例は、第１の基板上に受動素子を製造し、第２の基板上に能動素子を製造することに言及したが、理解されるように、追加の能動素子および受動素子も、一方または双方の基板上に、例示的な素子に加えて、又は例示的な素子の代わりに製造され得る。
【００４９】
本発明の上述した実施形態は単に、本発明の原理を明瞭に理解するために説明されている。多くの変形形態および修正形態が、本発明から実質的に逸脱せずに行われ得る。係る修正形態および変形形態の全ては、本明細書において本開示の範囲内に含まれる。
【図面の簡単な説明】
【００５０】
【図１】本開示の１つの例示的な実施形態に従って製造された集積回路の断面図である。
【図２】能動素子および受動素子を組み込む無線周波数（ＲＦ）増幅器の例示的な回路図である。
【図３】図２のＲＦ増幅器の一実施形態で使用されるＪＦＥＴのＡＣ等価回路を示す図である。
【図４Ａ】図２のＲＦ増幅器の実施形態に使用される金属酸化物半導体（ＭＯＳ）コンデンサの構造を示す図である。
【図４Ｂ】図２のＲＦ増幅器の実施形態に使用される薄膜コンデンサの構造を示す図である。
【図５】別の例示的な実施形態に従って製造された、図２の素子を含む集積回路の断面図である。
【図６】図５の集積回路の一部である、蓋基板、コンプライアンスのある接続部、及びコンプライアンスのあるガスケットを含む例示的な実施形態の断面図である。
【図７】図６の蓋基板の底面図である。
【図８】図５の集積回路の一部である、底部基板、及び外部接続部を含む例示的な実施形態の断面図である。
【図９】図８に示された底部基板の底面図である。
【図１０】図５の集積回路を製造する１つの例示的な方法を示すフローチャートである。
【背景技術】
【０００１】
集積回路（ＩＣ）は一般に、トランジスタ、抵抗、コンデンサ、及びインダクターのような種々の素子からなる電子回路が製造される基板を内蔵する。基板材料の選択は、ＩＣの設計および製造に関連した多数の要因によって影響を受ける。デバイスのコスト、デバイスのパッケージング密度、及びデバイスの性能のようなこれらの要因のいくつかは、時として不都合な態様で相互に依存する傾向がある。従って、基板の選択において、これらの要因に関連した特定の優先順位に基づいて、トレードオフがなされる必要がある。
【０００２】
係るトレードオフの１つは、パッケージング密度を最大化するために、次善のデバイス性能を受け入れることに関係する。一般に、係るパッケージング密度の最大化は、たとえ回路のいくつかの素子の性能が、これらの素子が選択された基板上に形成された場合に損なわれるとしても、共通に共用される基板上に素子の大部分または全てを形成することを課す。損なわれる性能の１つの例は、素子が選択された基板上に製造される場合に電子回路に導入される寄生容量に関係する。寄生容量の影響は、電子回路の設計にこの静電容量を適応させることにより、或る程度まで対処され得るが、特に高周波数信号に関して、この静電容量に関連した信号の損失は、回路の性能にかなりネガティブな影響を及ぼす可能性がある。損なわれる性能の別の例は、例えば、特定の基板上に製造された場合に最適な性能を提供するトランジスタのような素子がデバイスのコストのような他の要因に基づいて選択された別の基板上に代替的に製造された場合に生じる可能性がある製造問題に関係する。
【０００３】
いくつかの代替のパッケージング技術が上述したいくつかの不利益を克服するために提案されているが、係る代替の手法は、増大した製造コスト、及び扱いにくいハンドリング工程により負担がかかることが多い。係る代替のパッケージング技術の一例として、米国特許第６，４６２，６２０Ｂ１号（RF power amplifier circuitry and method for amplifying signals）に留意されたい。
【０００４】
従って、認識され得ることは、現在の技術における上述した欠点に鑑みて、集積回路の製造および性能の特性における改善が必要とされていることである。
【０００５】
開示の概要
概して、本開示の実施形態は、第１のタイプの素子が製造される第１の基板、及び第２のタイプの素子が製造される第２の基板を有する集積回路に関係する。第１の基板に含まれる材料は、１つ又は複数の態様において第２の基板に含まれる材料よりも、第１のタイプの素子と良好に適合する。第２の基板に含まれる材料は、１つ又は複数の態様において第１の基板に含まれる材料よりも、第２のタイプの素子と良好に適合する。
【０００６】
いくつかの例示的な実施形態の１つにおいて、集積回路を作製する方法は、第２のタイプの素子が製造される第２の基板に含まれる材料よりも、第１のタイプの素子と適合する第１の材料を含む第１の基板上に第１のタイプの素子を製造することを含む。第２の基板の材料は、第１の基板に含まれる材料よりも、第２のタイプの素子と適合する。方法はさらに、素子間に電気接続を確立することを含む。
【０００７】
明らかに、開示のいくつかの実施形態は、上述したものに加えて、又はそれらの代わりに利点を呈することができる。さらに、他のパッケージング及び製造方法が明らかになることができる。係る追加のシステム、方法、特徴、及び／又は利点の全てが、本開示の範囲内に含まれることが意図されている。
【０００８】
本発明の多くの態様は、以下の図面に関連してより良く理解され得る。図面の要素は、必ずしも一律の縮尺に従っておらず、代わりに本発明を明瞭に例示することに重点が置かれている。さらに、図面において、同様の参照符号は、いくつかの図面の全体にわたって対応する部品を示す。
【０００９】
詳細な説明
種々の実施形態が、集積回路の製造および性能の特性を改善するいくつかの態様を示す。いくつかの例示的な実施形態の１つにおいて、集積回路（ＩＣ）は、第１と第２の基板を含むように製造される。第１の基板は、例えば製造および性能のような種々の態様において、異なる材料を含む第２の基板上にではなく、この基板上に製造される特定のタイプの素子に良好な適合性を提供する材料を含む。第２の基板に含まれる材料は、この第２の基板上に製造される第２のタイプの素子に、より良好に適合する。素子の双方は、電子回路の一部であり、第１と第２の基板間の、１つ又は複数の導電性相互接続部を介して互いに電気接続される。
【００１０】
このように、２つの基板の選択、並びにこれらの基板上に製造される素子に使用される相互接続技術は、独立して実行されることができ、結果として集積回路に含まれる電子回路の全体的な性能を最適化する。この例示的な実施形態は２つの基板の使用を説明するが、他の実施形態において、３つ以上の基板が使用されてもよい。さて、上記で概説された例示的な実施形態、及び他の例示的な実施形態が、図面を用いてさらに詳細に説明される。
【００１１】
図１は、第１の例示的な実施形態に従って製造された集積回路１００の断面図である。基板１１０（以降、代わりに「蓋基板」と呼ばれる）は、集積回路１００の一部である２つの基板の１つである。基板１１５（以降、代わりに「底部基板」と呼ばれる）は、やはり集積回路１００の一部である第２の基板である。理解されるように、用語「蓋」および「底部」は、説明の便宜のためだけに使用されている。
【００１２】
図１において、回路素子１２５は基板１１０の表面１１１上に製造されるが、回路素子１３０は基板１１５の表面１４１上に製造されるように示される。導電性ポスト１２０の形態の導電性相互接続部が、２つの基板間に延在する。この例示的な実施形態において、導電性ポスト１２０は、例えば、ポリイミド又はコンプライアンスのあるポリマーのようなコンプライアンスのある材料からなる。ポリマーは一般に、不良の導電体である。従って、導電性ポスト１２０の少なくとも一部は、導電性材料の層１２１でコーティングされる。導電性ポスト１２０は、２つの基板１１０と１１５が互いに結合される前に蓋基板１１０上に形成される。代案として、ポスト１２０は、底部基板１１５上に形成され得る。結合される場合、導電性ポスト１２０が、底部基板１１５上に配置された導電性パッド１２２と電気接触する。導電性パッド１２２は、回路１００が組み立てられる際に導電性ポスト１２０と電気接触するための比較的幅の広い導電性領域を提供することにより、電気接続を形成するのを助ける。図１において、導電性パッド１２２は、基板１１５の表面１４１の外側に位置するように示される。代替の実施形態において、導電性パッド１２２は、表面１４１の上に部分的に、又は全体的に製造されてもよい。
【００１３】
回路素子１２５は、基板１１０の表面１１１上に製造された導電性トレース１２６を介して導電ポスト１２０に接続される。代替の実施形態において、導電性トレース１２６は、基板１１０の表面１１１の上に位置する１つ又は複数のメタライゼーション層上に製造される。
【００１４】
回路素子１３０は、基板１１５の表面１４１上に位置する導電性トレース１３１を介して導電性パッド１２２に接続される。導電性パッド１２２は、上述したように導電性ポスト１２０に電気接続される。従って、電気相互接続が、導電性トレース１２６、導電性ポスト１２０、導電性パッド１２２、及び導電性トレース１３１を介して回路素子１２５と１３０との間に存在する。
【００１５】
ガスケット１３５が集積回路１００の周辺部の周りに延在し、基板１１０と１１５によってさらに画定されたチャンバ１４０にハーメチックシールを提供する。本明細書で使用される場合、チャンバにハーメチックシールを提供するガスケットは、「ハーメチックガスケット」と呼ばれる。ガスケット１３５の種々の構成が、種々の実施形態において使用され得る。例えば、共通に譲渡された米国特許第６，０９０，６８７号および米国特許第６，１１８，１８１号は、ハーメチックシールを提供するガスケットを形成するために使用され得る技術を説明しており、それら双方の特許文献は参照により本明細書に組み込まれる。図１に示された例示的な実施形態において、ガスケット１３５は、ポリイミド又はコンプライアンスのあるポリマーのようなコンプライアンスのある材料からなる。しかしながら、ポリマーはハーメチックではなく、ハーメチックシールを形成するために一般に使用されていない。従って、ガスケット１３５の少なくとも一部は、金、銅、ガラス、又は窒化ケイ素のようなシール材料の層１３６でコーティングされる。ポリマーをシール材料でコーティングすることにより、ガスケット１３５がハーメチックシールを形成することを可能にする。ガスケット１３５は、任意の所望の形状（例えば、円、正方形、長方形など）からなることができる。必要であれば、ガスケット１３５の形状に類似したパッド１３７が、底部基板１１５上に形成されて、集積回路１００が組み立てられる際にガスケット１３５と接触することができる。
【００１６】
回路素子１２５が、表面１１１と表面１１２との間の基板１１０を貫通して延在するバイア１２７を用いて外部導電性パッド１２８に接続されるように示される。パッド１２８を用いて、図１に示されていない他のデバイスに集積回路１００を接続することができる。同様に、回路素子１３０は、表面１４１と表面１４２との間の基板１１５を貫通して延在するバイア１１６により外部導電性パッド１１７に接続される。パッド１１７を用いて、図１に示されていない他のデバイスに集積回路１００を接続することができる。
【００１７】
理解されるように、他の代替の実施形態において、外部電気接続は、パッド１１７と１２８の代替の実施形態により提供され得る。パッド１１７は、例えば、第１の代替の実施形態において、導電性ピンと置き換えられ得るが、第２の代替の実施形態において、２つのパッド１１７と１２８の一方は除去され得る。また、代替の実施形態において、導電性ポスト１２０は、回路素子１２５と１３０の端子間で、例えば超音波により適切にボンディングされる金ワイヤのような導電性ワイヤと置き換えられる。さらに別の代替の実施形態において、導電性ポスト１２０が底部基板１１５上に形成される。
【００１８】
次に、図２に注目すると、図２は、例えば、図１の基板１１０と１１５のような２つ以上の基板上に製造され得る例示的な回路を示す。例示的な回路図は、既知の二段無線周波数（ＲＦ）増幅器２００を示す。簡略にするため、ＲＦ増幅器２００の回路動作は、微細に説明されない。一方、本開示に関連する回路の特定の態様は、より詳細に以下に説明される。
【００１９】
ＲＦ増幅器２００は、２つの主な分類、即ち「能動素子」と「受動素子」に概して分類され得る多数の素子からなる。能動素子のいくつかの例は、トランジスタ及びダイオードであり、受動素子のいくつかの例は、抵抗、コンデンサ、インダクター、伝送線回路、及びトランスである。能動素子の中で、種々のタイプの材料と技術を用いて製造される種々のタイプの素子が存在する。例えば、トランジスタの中で、バイポーラトランジスタ、単接トランジスタ（ＵＪＴ）、及び電界効果トランジスタ（ＦＥＴ）のような、いくつかのタイプのトランジスタが存在する。これらのトランジスタは、シリコン、ゲルマニウム、ヒ化ガリウム、及びリン化インジウムのような種々のタイプの材料を用いて、モノリシックバイポーラ、相補型バイポーラ、接合ゲートＦＥＴ（ＪＦＥＴ）、及び絶縁ゲートＦＥＴ（ＩＧＦＥＴ）のデバイスを製造するために使用されるような種々の技術を採用して製造される。
【００２０】
バイポーラトランジスタの中で、ｎｐｎトランジスタは、バイポーラＩＣで広く使用されている。ｎｐｎトランジスタ構造の選択および選択された基板の不純物特性は、バイポーラＩＣの製造に関する出発点となる。次いで、受動素子および追加の能動素子が、選択された基板の材料特性の制限を考慮しながら、この選択された基板上に製造される。残念ながら、例えば、ＪＦＥＴ又はＩＧＦＥＴのような追加の能動素子、又はコンデンサのような受動素子がこの同じ基板上に製造される必要がある場合、基板材料の特性に起因して、何らかの調整が行われる必要がある。
【００２１】
能動素子に関連した特定のパラメータに対処することについて、図３に注目すると、図３は、ピンチ領域（pinched region）において動作するＪＦＥＴのＡＣ等価回路を示す。一実施形態において、図２のＲＦ増幅器２００のトランジスタ２０５は、係るＪＦＥＴである。ＡＣ等価回路は、ＪＦＥＴの周波数応答を画定するために使用され得る近似を提供する。Ｒｓは、ソース端子に直列の寄生バルク抵抗を表し、Ｃｇｓ及びＣｇｄは、ゲートソース及びゲートドレインの静電容量であり、ｇｄは、チャネル長変調効果に起因したダイナミック出力コンダクタンスである。１つの典型的な構成において、ドレイン面積は、Ｃｇｄを最小限にするために、できる限り小さく作製される。その理由は、この静電容量がドレイン端子とゲート端子間に寄生結合を提供し、ＪＦＥＴの周波数能力を低減するからである。Ｃｄｓｓ３１０は、ドレインと基板との間に存在する寄生容量であり、Ｃｓｓｓ３２０は、ソースと基板との間に存在する寄生容量である。基板の材料によって主に画定されるこれら寄生容量は、特により高い周波数において、信号振幅を低減することにより、デバイス性能の大幅な劣化の一因となる。
【００２２】
受動素子に目を向けると、例示的な実施形態において、図２のコンデンサ２１２に使用されるような薄膜コンデンサは一般に、誘電体により分離された２つの導電層からなる。薄膜コンデンサは、図４Ａに示されるような金属酸化物半導体（ＭＯＳ）構造を用いて製造され得るか、又は代案として、図４Ｂに示されるように２つの導電金属層間に薄膜誘電体層を用いることにより製造され得る。ＭＯＳ構造は、従来の処理技術と容易に適合し、複数のメタライゼーション層を必要としないので、モノリシック回路に一般に使用される。
【００２３】
薄膜か、又はＭＯＳであるコンデンサは、コンデンサの一部とコンデンサが製造される基板との間に存在する寄生容量に関連した望ましくない信号損失の点で、不利益をこうむる。寄生容量は、コンデンサにより与えられる実効インピーダンスの１つの成分を構成する。この実効インピーダンスが基板により与えられるインピーダンスに匹敵する場合、コンデンサの実効インピーダンスが基板のインピーダンスに共役整合する際に信号損失が最大化される。従って、信号損失は、コンデンサと基板との間のインピーダンス不整合を意図的に導入することにより、低減され得る。係るインピーダンス不整合は、比較的高い抵抗率を有するか、又は理想的な導体である基板を用いることにより、導入され得る。高い抵抗率を有する半導体基板材料の例は、ガリウムヒ素（ＧａＡｓ）及びリン化インジウム（ＩｎＰ）である。これらの材料は、高品質の受動素子を製造するために使用され得る。しかしながら、多くの場合、能動素子を製造するために選択された基板は、この基板上に製造される典型的なコンデンサにより与えられるインピーダンスに近い次善のインピーダンス特性を与える。従って、係る「損失の大きい」基板上に製造されたコンデンサは、望ましくない信号損失を提供する。
【００２４】
また、コンデンサの上述した特性はさておき、図２のインダクター２０９のような、別の受動素子のインダクターも、インダクターが実装される基板によってもたらされる寄生容量の存在に起因して生じた信号損失をこうむる。寄生容量のネガティブな影響に加えて、インダクターの性能は、インダクターの周りに存在する磁界の結果として、基板に流れる過電流の存在によってさらに脅かされる。過電流および寄生容量は、基板材料の適切な選択により、最小限にされ得る。材料は、能動素子を念頭に置いて選択された基板上にインダクターを製造することにより支障を来す代わりに、これら望ましくない影響を最小限にするために選択される。
【００２５】
種々の望ましくない影響が上述されたが、基板上の様々な素子の製造および性能は、不十分な温度係数、不十分な絶対値許容誤差、及び基板材料の限られた電力操作能力のような、さらなる要因によってさらに影響を受ける。
【００２６】
さて、もう一度、図２に示されたＲＦ増幅器２００に注目する。ＲＦ増幅器２００は、２つのセクションに分割され、１つのセクションは、能動素子（トランジスタ２０５、２１０）を含み、別のセクションは、受動素子だけを有する回路網２２５である。上述したように、基板上に製造される場合、能動素子は、特定の損失の大きい寄生容量および望ましくない抵抗を組み込む。従って、第１の実施形態において、第１の材料を含む第１の基板は、能動素子だけを製造するために選択される。一例として、この第１の材料は、１００Ωｃｍ未満のバルク抵抗率を有するシリコンである。次いで、第１の基板に含まれる材料とは異なる材料を含む第２の基板が、回路網２２５の受動素子を製造するために選択される。この第２の材料のバルク抵抗率は、例えば、１ｋΩｃｍより大きい、又は１ｋΩｃｍに等しい。一般に、より高い抵抗率を備える基板は、より低い抵抗率を備える基板よりも損失が少ない。
【００２７】
第２の実施形態において、第１の基板は、能動素子（例えば、トランジスタ２０５と２１０）だけでなく、回路網２２５の外側に示された他の素子（例えば、インダクター２０３、コンデンサ２０６、伝送線２０７）も製造するために使用される。同様に、第２の基板も、図２に示されない能動素子を含む。これら代替の実施形態は、例えば、デバイスの性能、デバイスのパッケージング密度、基板の層の数、及び製造の容易性のような種々の目標を満たすために実施される。
【００２８】
上記の例から理解されるように、集積回路は、基板のそれぞれに製造される素子の所望の性能によって決まる、２つの異なる材料を有する２つの基板を使用することができる。さらに、２つの基板の第１の基板に製造される素子は、第１の相互接続技術を用いて互いに相互接続され得る。例えば、インピーダンス整合回路網として動作する回路網２２５が第１の基板上に製造される場合、電気接続は、特に所望の特性インピーダンスを提供するような寸法に作られた金属トレースからなることができる。当業者ならば理解されるように、係る特性インピーダンスは、基板の誘電率に加えて、金属トレースの幅により、或る程度決定される。また、空間があれば、場合によっては、例えば、より広い金属トレースを使用することによって回路網２２５の受動素子を相互接続する場合には、信号損失が低減される。
【００２９】
一方、例えば、ＲＦ増幅器２００の２つの増幅段を相互接続するために利用される相互接続技術は、トレースの幅の代わりに、相互接続の距離とサイズを最小限にすることをめざしている。これは、コストの観点から望ましくない複数のメタライゼーション層の使用につながる。その理由は、各追加のメタライゼーション層が製造コスト及び製品原価を増すからである。
【００３０】
上述した態様は、１つの例示的な実施形態において要約されることができ、この場合、特定の素子、例えば図２の能動素子の全ては、特定のタイプの材料からなる第１の基板上に製造される。この第１の基板は、例えば、基板上に能動素子を製造するための適合性、この基板上に製造された場合のこれら素子の性能、材料のコスト、及び製造コストのような、１つ又は複数の要因に基づいて選択される。次いで、別のタイプの材料からなる第２の基板が、第２の素子のセットを製造するために選択される。第２の素子のセット、例えば、図２の受動素子の全ては、第１の基板よりも第２の基板と適合する。やはり、第２の基板は、製造、性能、及びコストのような１つ又は複数の要因に基づいて選択される。この例示的な実施形態において、第１の基板上にではなく、第２の基板上に受動素子の全てを製造することにより、材料コストの低い第２の基板の独立した選択が可能になり、受動素子のより良好な回路性能が提供され、その上、組み込まれるメタライゼーション層の数がより少なくなり、より低い材料コスト及び製造コストにつながる。
【００３１】
別の実施形態において、第１の基板は、第１の熱膨張係数（ＣＴＥ）を有する材料から選択され、第２の基板は、第１の基板のＣＴＥに適合したＣＴＥを有する材料から選択される。これら２つの基板から製造されたＩＣは、特定の機械的および電気的利点を提供する。
【００３２】
図５は、１つの例示的な実施形態に従って製造された集積回路５００の断面図である。図５の集積回路５００は、説明のために素子のいくつかが示された図２の素子を組み込む。基板５１０は、受動素子を有する回路網２２５（図２を参照）と連係して使用される場合に特定の所望の特性を提供するように、高い抵抗率の材料からなる。係る所望の特性の一例は、信号伝送損失を低減するための低い寄生容量に関係する。
【００３３】
受動素子の２つ、インダクター２０９及びコンデンサ２１２が、基板５１５に面する基板５１０の表面５５１上に製造されるように示される。インダクター２０９及びコンデンサ２１２は、金属トレース２２４を介して互いに電気的に相互接続される。金属トレース２２４は、基板５１０の誘電率と連係して所望の特性インピーダンスを提供するような寸法に作られている。インダクター２０９は、金属トレース２１６により、導電性ポスト５２０にさらに接続される。
【００３４】
集積回路５００の第２の基板は、基板５１０に含まれる材料の抵抗率よりも低い抵抗率を有する材料からなる基板５１５である。図２の３つの素子、コンデンサ２０１、及びトランジスタ２０５と２１０が、基板５１５の表面５５２上に製造されるように示される。図２の回路において入力結合コンデンサとして動作するコンデンサ２０１が、金属トレース２１５により入力端子２２１に接続される。入力端子２２１は、基板５１５の下に延在する金属ピンであり、プリント基板（ＰＣＢ）（図示せず）上に集積回路５００を実装するために使用され、例えば、同じＰＣＢ上に同様に実装され得る他のデバイスに集積回路５００の回路を電気接続するための手段を提供する。当業者には理解されるように、例えば、表面実装パッド及び表面実装リードを含む入力端子２２１の代替の実施形態がいくつか存在する。
【００３５】
導電性ポスト５２０及びガスケット５３５は、図１の導電性ポスト１２０及びガスケット１３５の実施形態である。理解されるように、導電性ポスト５２０及びガスケット５３５は、いくつかの代替の態様で実施され得る。参照により本明細書に組み込まれる、２００４年７月１３日に出願され、「A Film Bulk Acoustic Resonator Package and Method of Fabricating same」と題する、共通に譲渡された米国特許出願第１０／８９０３４３号は、導電性ポスト５２０、ガスケット５３５を形成するために使用され得る例示的な技術、及び集積回路５００のようなデバイスを製造する方法を説明する。
【００３６】
また、必要であれば、形状がガスケット５３５に類似したパッド５３７が、集積回路５００が組み立てられる場合にガスケット５３５と接触するように、基板３１５の表面５５２上に配置され得る。同様に、導電性ポスト５２０に接触するための導電性パッド５２２が、基板５１５の表面５５２上に形成され得る。
【００３７】
さて、図６に注目すると、図６は、基板５１０、並びに導電性ポスト５２０、ガスケット５３５、及び基板５１０上に製造された素子の断面図を示す。断面図は、集積回路５００の１つのセクション、即ち、蓋セクションの製造の特徴に関する何らかの情報を提供する。図７は、基板５１０の表面５５１、及び図６に示された他の関連部品の図である。ガスケット５３５に注目すると、ガスケット５３５は、集積回路５００の周辺部に沿って形成され、基板５１０が底部基板に結合された場合に形成されるチャンバの内側に素子を密閉する。
【００３８】
図８は、基板５１５、並びにパッド５３７、導電性パッド５２２、及び基板５１５上に組み立てられた素子の断面図である。断面図は、集積回路５００の別のセクション、即ち、底部セクションの製造の特徴に関する何らかの情報を提供する。図９は、基板５１５の表面５５２、及び図８に示された他の関連部品の図である。パッド５３７に注目すると、パッド５３７は、集積回路５００の周辺部に沿って形成され、図４及び図５に示されたガスケット５３５と接合する。また、図６及び図７に示された対応する導電性ポスト５２０と機械的および電気的に接触する導電性パッド５２２も示される。
【００３９】
図１０は、集積回路５００のような集積回路を製造する１つの例示的な方法を示すフローチャートである。単に便宜のために、図５（及び他の関連する図面）に示された例示的な実施形態が、図１０のフローチャートを説明するために使用される。理解されるように、特定の例示的なプロセスのステップが以下に説明されるが、代替の具現化形態も実現可能である。さらに、ステップは、実質的に同時に、又は逆の順番を含む、図示された又は説明された順番から無関係に実行され得る。
【００４０】
ブロック１０１において、それぞれ第１及び第２の材料からなる第１及び第２の基板５１０と５１５が準備される。ブロック１０２において、例えば、インダクター２０９のような第１のタイプの素子が、基板５１０上に製造される。ブロック１０３において、例えば、トランジスタ２０５のような第２のタイプの素子が、基板５１５上に製造される。ブロック１０４において、第１の基板５１０が、第２の基板５１５に向き合って配置される。例えば、この配置は、基板５１０を基板５１５に対して押しつけて結合することにより実施される。特に、基板５１０は、導電性ポスト５２０が導電性パッド５２２と接触し、ガスケット５３５がパッド５３７と接触しながら、基板５１５に押しつけられる。導電性ポスト５２０のコンプライアンスのある材料により、２つの基板が互いに押しつけられる際に、ポストが破損または故障せずに変形することを可能にする。さらに、ガスケット５３５のコンプライアンスのある材料により、基板５１０と５１５が互いに押しつけられる際に、ガスケット５３５が破損または故障せずに変形することを可能にする。基板５１０と５１５は、互いに押しつけられながら、結合され得る。熱圧着またはハンダ結合のような様々な既知の、又は将来に開発される結合技術を用いて、基板５１０と５１５を結合することができる。
【００４１】
一実施形態において、導電性ポスト５２０及びガスケット５３５をコーティングするために使用される導電性材料は金（Ａｕ）である。係る実施形態において、基板５１０と５１５がハンダ結合を用いて結合される前に、スズ（Ｓｎ）の層が、金でコーティングされた導電性ポスト５２０とガスケット５３５に堆積される。次いで、ハンダ結合を用いて基板５１０と５１５を結合するために、基板５１０と５１５は、導電性ポスト５２０とガスケット５３５が基板５１５と密接に接触するまで、互いに押しつけられ、集積回路５００は、導電性ポスト５２０とガスケット５３５上の金とスズの材料が溶融し始めるまで加熱され、それにより、この材料が基板５１５に拡散して付着する。次いで、集積回路５００の加熱が停止され、基板５１０と５１５が冷えることを許容される。溶融した金とスズの材料は、集積回路５００が冷えると硬化し、硬化された材料は、基板５１５と導電性ポスト５２０並びにガスケット５３５との間に結合を形成する。上述したように、金でコーティングされた導電性ポスト５２０とガスケット５３５にスズを導入することは、ハンダ結合中に、より強い結合を形成するのに役立つ。
【００４２】
導電性ポスト５２０及びガスケット５３５のコンプライアンスのある材料は、確実に導電性ポスト５２０及びガスケット５３５が基板５１５に密接に接触することに役立つ。この点に関して、導電性ポスト５２０及びガスケット５３５のコンプライアンスのある材料により、導電性ポスト５２０及びガスケット５３５の全周辺部が基板５１５と接触するまで、導電性ポスト５２０及びガスケット５３５が変形することが可能になる。一例として、導電性ポスト５２０及びガスケット５３５の製造における欠陥により、導電性ポスト５２０がパッド５２２に接触する前に、ガスケット５３５がパッド５３７に接触する可能性がある。係る状況において、ガスケット５３５は、導電性ポスト５２０がパッド５２２と密接に接触するまで、基板５１０と５１５が互いにさらに押しつけられることを可能にするように変形する。同様に、導電性ポスト５２０又はガスケット５３５の一部は、ガスケット５３５の全周辺部がパッド５３７と密接に接触することを可能にするように変形することができる。結合中に、導電性ポスト５２０とパッド５２２との間、及びガスケット５３５とパッド５３７との間の密接な接触を保証することは、確実に導電性ポスト５２０が基板５１０と５１５との間に信頼できる低インピーダンスの導通を提供し、且つガスケット５３５がチャンバ５４０の信頼できるハーメチックシールを提供することに役立つ。
【００４３】
集積回路５００の組み立て後、基板５１５は、必要に応じて、その厚みを低減して、この基板上に実装された素子のより良好な熱放散を提供するために、薄くされ得る。例えば、バックラッピング又は研磨のような、基板５１５を薄くするための任意の適切な製造技術を用いて、基板５１５を薄くすることができる。一実施形態において、基板５１０は、基板５１５が破損または機械的完全性をあまり気にせずに薄くされ得るように、十分な構造的支持を提供する。
【００４４】
導電性ポスト５２０及びガスケット５３５の何れか、又は双方は、同じ基板５１０上に形成される必要がある。代案として、導電性ポスト５２０及びガスケット５３５の何れか、又は双方は、基板５１５上に形成され得る。この場合、パッド５３７と５２２に類似したパッドが、基板５１０上に形成される。次いで、導電性ポスト５２０及び／又はガスケット５３５は、結合中に基板５１０上に位置するパッドに対して押しつけられる。
【００４５】
１つの例示的な実施形態において、ガスケット５３５は、ガスケット５３５をシールするだけでなく導電性にもする金または銅のような材料でコーティングされる。係る実施形態において、ガスケット５３５は、基板５１０と５１５との間に電気接続を提供する。必要に応じて、ガスケット５３５は導電性ポスト５２０に加えて、又はその代わりに、２つの基板上に製造された回路素子間に電気接続を提供することができる。係る実施形態において、導電性ポスト５２０の形成は、必要ないかもしれない。
【００４６】
図５に注目すると、図５は、図１０によって説明された方法の１つの例示的な具現化形態を示す。特に、ブロック１０４に関連して、２つの素子は、第１及び第２の基板が互いに結合される場合に形成されるチャンバ５４０の内部に収容され得る。
【００４７】
さらに図１０のブロック１０４に関連して、第１の材料は、第１のタイプの素子に関連した１つ又は複数の態様に対して、第２の材料よりも適合する。例えば、第１の材料は、基板の表面上に受動素子を製造するという点で、より適合する。さらに、第１の材料は、例えば、第１のタイプの素子に関連した寄生容量が低減されることにより、より良好な性能を提供する。逆に、第２の材料は、第２のタイプの素子に関連した１つ又は複数の態様に対して、第１の材料よりも適合する。例えば、第２の材料は、トランジスタ２０５のような能動素子の製造に、より適合する。また、第２の材料は、第２の素子のより良好な性能も提供することができる。
【００４８】
上記の例は、第１の基板上に受動素子を製造し、第２の基板上に能動素子を製造することに言及したが、理解されるように、追加の能動素子および受動素子も、一方または双方の基板上に、例示的な素子に加えて、又は例示的な素子の代わりに製造され得る。
【００４９】
本発明の上述した実施形態は単に、本発明の原理を明瞭に理解するために説明されている。多くの変形形態および修正形態が、本発明から実質的に逸脱せずに行われ得る。係る修正形態および変形形態の全ては、本明細書において本開示の範囲内に含まれる。
【図面の簡単な説明】
【００５０】
【図１】本開示の１つの例示的な実施形態に従って製造された集積回路の断面図である。
【図２】能動素子および受動素子を組み込む無線周波数（ＲＦ）増幅器の例示的な回路図である。
【図３】図２のＲＦ増幅器の一実施形態で使用されるＪＦＥＴのＡＣ等価回路を示す図である。
【図４Ａ】図２のＲＦ増幅器の実施形態に使用される金属酸化物半導体（ＭＯＳ）コンデンサの構造を示す図である。
【図４Ｂ】図２のＲＦ増幅器の実施形態に使用される薄膜コンデンサの構造を示す図である。
【図５】別の例示的な実施形態に従って製造された、図２の素子を含む集積回路の断面図である。
【図６】図５の集積回路の一部である、蓋基板、コンプライアンスのある接続部、及びコンプライアンスのあるガスケットを含む例示的な実施形態の断面図である。
【図７】図６の蓋基板の底面図である。
【図８】図５の集積回路の一部である、底部基板、及び外部接続部を含む例示的な実施形態の断面図である。
【図９】図８に示された底部基板の底面図である。
【図１０】図５の集積回路を製造する１つの例示的な方法を示すフローチャートである。
【特許請求の範囲】
【請求項１】
第１のタイプの素子が製造される、第１の材料からなる第１の基板（510）と、
前記第１の基板に向き合って配置され、第２のタイプの素子が製造される、第２の材料からなる第２の基板（515）と、
前記素子間の電気接続（520）とを含み、
前記第１の材料が、前記第１のタイプの素子の（ａ）製造および（ｂ）性能の少なくとも１つに関して、前記第２の材料よりも良好な適合性を有し、
前記第２の材料が、前記第２のタイプの素子の（ａ）製造および（ｂ）性能の少なくとも１つに関して、前記第１の材料よりも良好な適合性を有する、集積回路（500）。
【請求項２】
前記第１のタイプの素子が受動素子（209）であり、
前記第２のタイプの素子が能動素子（205）である、請求項１に記載の集積回路。
【請求項３】
前記第１の材料が、１ｋΩｃｍより大きい、又は１ｋΩｃｍに等しい抵抗率を有する、請求項１に記載の集積回路。
【請求項４】
前記第２の材料が、１００Ωｃｍ未満の抵抗率を有する、請求項１に記載の集積回路。
【請求項５】
前記第１の基板および前記第２の基板が互いに結合されて、チャンバ（540）を画定し、
前記素子が前記チャンバ内に位置する、請求項１に記載の集積回路。
【請求項６】
第１の材料からなる第１の基板を準備（101）し、
第２の材料からなる第２の基板を準備（101）し、
前記第１の基板上に第１のタイプの素子を製造（102）し、
前記第２の基板上に第２のタイプの素子を製造（103）し、
前記第１の基板および前記第２の基板を互いに向き合って配置（104）し、
前記素子間に電気接続を確立する（104）ことを含み、
前記第１の材料が、前記第１のタイプの素子の（ａ）製造および（ｂ）性能の少なくとも１つに関して、前記第２の材料より適合し、
前記第２の材料が、前記第２のタイプの素子の（ａ）製造および（ｂ）性能の少なくとも１つに関して、前記第１の材料より適合する、集積回路を作製する方法。
【請求項７】
前記第１のタイプの素子が、能動素子および受動素子の１つであり、
前記第２のタイプの素子が能動素子である、請求項６に記載の方法。
【請求項８】
前記準備することが、前記第１の基板が一部分を構成する第１のウェハー、及び前記第２の基板が一部分を構成する第２のウェハーを準備することを含み、
前記製造すること、前記配置すること、及び前記確立することが、２つ以上の集積回路を作製するために前記ウェハーに適用される、請求項６に記載の方法。
【請求項９】
前記第１のタイプの素子を製造することが、第１のプロセスからなり、
前記第２のタイプの素子を製造することが、第２のプロセスからなる、請求項６に記載の方法。
【請求項１０】
前記第１のプロセスと前記第２のプロセスが、互換性のない動作からなる、請求項９に記載の方法。
【請求項１】
第１のタイプの素子が製造される、第１の材料からなる第１の基板（510）と、
前記第１の基板に向き合って配置され、第２のタイプの素子が製造される、第２の材料からなる第２の基板（515）と、
前記素子間の電気接続（520）とを含み、
前記第１の材料が、前記第１のタイプの素子の（ａ）製造および（ｂ）性能の少なくとも１つに関して、前記第２の材料よりも良好な適合性を有し、
前記第２の材料が、前記第２のタイプの素子の（ａ）製造および（ｂ）性能の少なくとも１つに関して、前記第１の材料よりも良好な適合性を有する、集積回路（500）。
【請求項２】
前記第１のタイプの素子が受動素子（209）であり、
前記第２のタイプの素子が能動素子（205）である、請求項１に記載の集積回路。
【請求項３】
前記第１の材料が、１ｋΩｃｍより大きい、又は１ｋΩｃｍに等しい抵抗率を有する、請求項１に記載の集積回路。
【請求項４】
前記第２の材料が、１００Ωｃｍ未満の抵抗率を有する、請求項１に記載の集積回路。
【請求項５】
前記第１の基板および前記第２の基板が互いに結合されて、チャンバ（540）を画定し、
前記素子が前記チャンバ内に位置する、請求項１に記載の集積回路。
【請求項６】
第１の材料からなる第１の基板を準備（101）し、
第２の材料からなる第２の基板を準備（101）し、
前記第１の基板上に第１のタイプの素子を製造（102）し、
前記第２の基板上に第２のタイプの素子を製造（103）し、
前記第１の基板および前記第２の基板を互いに向き合って配置（104）し、
前記素子間に電気接続を確立する（104）ことを含み、
前記第１の材料が、前記第１のタイプの素子の（ａ）製造および（ｂ）性能の少なくとも１つに関して、前記第２の材料より適合し、
前記第２の材料が、前記第２のタイプの素子の（ａ）製造および（ｂ）性能の少なくとも１つに関して、前記第１の材料より適合する、集積回路を作製する方法。
【請求項７】
前記第１のタイプの素子が、能動素子および受動素子の１つであり、
前記第２のタイプの素子が能動素子である、請求項６に記載の方法。
【請求項８】
前記準備することが、前記第１の基板が一部分を構成する第１のウェハー、及び前記第２の基板が一部分を構成する第２のウェハーを準備することを含み、
前記製造すること、前記配置すること、及び前記確立することが、２つ以上の集積回路を作製するために前記ウェハーに適用される、請求項６に記載の方法。
【請求項９】
前記第１のタイプの素子を製造することが、第１のプロセスからなり、
前記第２のタイプの素子を製造することが、第２のプロセスからなる、請求項６に記載の方法。
【請求項１０】
前記第１のプロセスと前記第２のプロセスが、互換性のない動作からなる、請求項９に記載の方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２００８−５１８４６７（Ｐ２００８−５１８４６７Ａ）
【公表日】平成２０年５月２９日（２００８．５．２９）
【国際特許分類】
【出願番号】特願２００７−５３８９３１（Ｐ２００７−５３８９３１）
【出願日】平成１７年９月２８日（２００５．９．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０３４６２４
【国際公開番号】ＷＯ２００６／０４９７５１
【国際公開日】平成１８年５月１１日（２００６．５．１１）
【出願人】（５０６０７６６０６）アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド (129)
【公表日】平成２０年５月２９日（２００８．５．２９）
【国際特許分類】
【出願日】平成１７年９月２８日（２００５．９．２８）
【国際出願番号】ＰＣＴ／ＵＳ２００５／０３４６２４
【国際公開番号】ＷＯ２００６／０４９７５１
【国際公開日】平成１８年５月１１日（２００６．５．１１）
【出願人】（５０６０７６６０６）アバゴ・テクノロジーズ・ジェネラル・アイピー（シンガポール）プライベート・リミテッド (129)
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