集積回路
【課題】内部クロック発生回路を備え、実動作試験が、安定して正確に行える集積回路の実現。
【解決手段】外部クロックEXCLKを逓倍して内部クロックPLLCLKを発生する内部クロック発生回路20と、PLLCLKで動作し、外部バスとは非同期でデータを入出力するインターフェースを含み、トランザクション信号CSに応じて、外部バスとの間でデータの入出力動作を行う内部回路11と、を備える集積回路であって、CSを所定時間遅延し、CSの変化から所定時間の間アクティブになる停止信号CSEDGEを発生する遅延回路22-24と、試験モード時に、内部回路への内部クロックの供給を停止信号がアクティブの間停止し、停止信号が非アクティブなった後、内部クロックに同期して内部回路への内部クロックの供給を再開するように制御するクロック制御回路21と、を備える。
【解決手段】外部クロックEXCLKを逓倍して内部クロックPLLCLKを発生する内部クロック発生回路20と、PLLCLKで動作し、外部バスとは非同期でデータを入出力するインターフェースを含み、トランザクション信号CSに応じて、外部バスとの間でデータの入出力動作を行う内部回路11と、を備える集積回路であって、CSを所定時間遅延し、CSの変化から所定時間の間アクティブになる停止信号CSEDGEを発生する遅延回路22-24と、試験モード時に、内部回路への内部クロックの供給を停止信号がアクティブの間停止し、停止信号が非アクティブなった後、内部クロックに同期して内部回路への内部クロックの供給を再開するように制御するクロック制御回路21と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部クロックを逓倍して内部クロックを発生する内部クロック発生回路を備える集積回路に関する。
【背景技術】
【０００２】
近年、ＤＦＴ(Defect For Design)のみでは排除できない集積回路の不良品が増えてきている。この原因の１つは、集積回路の動作速度の高速化である。外部から供給できるクロック速度は制限されるため、外部クロックを逓倍して、外部クロックより高速の内部クロックを発生する内部クロック発生回路を集積回路内に設け、集積回路の内部は高速の内部クロックで動作することが行われている。内部クロック発生回路は、例えば、ＰＬＬ(Phase Locked Loop)で実現される。
【０００３】
このような集積回路をテスターを用いて動作試験する場合、集積回路の実速度実動作試験は、テスターから外部クロックを供給し、内蔵ＰＬＬで外部クロックを逓倍して発生した内部クロックで、内部回路を動作させて行うことになる。このとき、外部クロックに同期した入力信号を集積回路に入力し、集積回路内部では、外部クロックからＰＬＬ回路で逓倍した内部クロックへ乗り換え、入力信号を処理する必要がある。ＰＬＬ回路で逓倍して発生した内部クロックは周期に揺らぎがあるので、このクロック乗り換えは非同期乗り換えとなり、テスターと集積回路を完全に同期させることは困難である。
【０００４】
そのため、従来は、実速度実動作試験自体を行わないという選択や、低速の実動作試験または実動作ではないが内蔵メモリのみが高速で動作する実速度試験またはその両方を行う、という選択をしていた。そのため、試験時間の増大、不良品の流出という問題があった。
【０００５】
図１は、このような集積回路の概略構成を示す図である。ここでは、集積回路１０の内部を、内部クロック発生回路２０と、それ以外の内部回路１１に分けて示している。内部クロック発生回路２０は、ＰＬＬ回路であり、外部クロックEXCLKを逓倍して周波数がＮ倍の内部クロックPLLCLKを発生する。
【０００６】
図２は、内部回路１１の構成例を示す図である。図２に示すように、内部回路１１は、外部インターフェース（Ｉ／Ｆ）１２と、調停回路１３と、ＣＰＵ１４と、リソース１５と、ＲＡＭ１６と、機能マクロ１７と、を備え、内部バスで相互に接続されている。リセット信号XRESETおよびクロックCLKは内部バスに直接供給され、他の信号は外部Ｉ／Ｆ１２に入出力される。外部Ｉ／Ｆ１２は、外部からの入力信号に応じて内部バスに信号を出力すると共に、内部バスから信号を受けて外部に出力信号を出す。調停回路１３以外の各部が内部バスのマスターとなってバス使用権を調停回路１３に要求し、調停回路１３がこれらの要求に対してバス使用権の制御を行う。
【０００７】
上記のように、外部クロックと内部クロックは同期していないので、テスターと、集積回路１０に内蔵するＰＬＬ回路２０が発生する内部クロックで動作する内部回路１１とは同期していない。そのため、テスターからのデータを集積回路１０が受け取るときに、外部クロックから内部クロックへ非同期で乗り換える必要がある。クロックの非同期乗り換え時は、乗り換え前のクロックと乗り換え後のクロックのタイミングによって、乗り換えが前の周期に間に合うか後の周期になるか一定しない場合がある。また、テスターと接続される外部インターフェースが内部回路１１にアクセス要求を出すタイミングも一定しない場合がある。
【０００８】
図３は、乗り換え前のクロックと乗り換え後のクロックのタイミングにより、乗り換え後の信号が一定しない例を示す。図３において、DATA0はCLK1の立ち上がりでDATA1に伝わり、DATA1はCLK2の立ち上がりでDATA2に伝わる。ここで、DATA1はCLK2のセットアップタイムを満たすかギリギリの場合、T1の期間はDATA2のH/Lが一定しない。CLK1をテスターから入力される外部クロック、CLK2を集積回路１０の内部のＰＬＬ回路２０で発生した内部クロックすると、ＰＬＬ回路２０のジッタによってCLK2の立ち上がりが揺らぐので、DATA2のT1期間は信号が一定しない。DATA2のT1期間のように一定しない信号を基にして発生した、内部バスのアクセス要求信号も一定しない。この一定しない期間に他の内部リソースからのアクセス要求があると、外部Ｉ／Ｆ１２と他の内部リソースのどちらが先にバスを使用可能となるか一定しない。上記のように、内部回路１１では、外部Ｉ／Ｆ１２、ＣＰＵ１４、リソース１５、ＲＡＭ１６および機能マクロ１７が内部バスのマスターとなってバス使用権を調停回路に要求する。そのため、実速度実動作試験用パターン作成時と、実際の試験時の動作を同じにできない場合が生じる。言い換えれば、作成した実速度実動作試験用パターンが、実際の試験時の動作では、想定どおりに入出力されないという問題が生じることがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−４０６８７号公報
【特許文献２】特開昭６１−２１３９５７号公報
【発明の概要】
【課題を解決するための手段】
【００１０】
実施形態の第１の態様は、外部クロックを逓倍して内部クロックを発生する内部クロック発生回路と、内部クロックで動作し、外部バスとは非同期でデータを入出力するインターフェースを含み、トランザクション信号に応じて、外部バスとの間でデータの入出力動作を行う内部回路と、を備えるインターフェース搭載集積回路であって、トランザクション信号を所定時間遅延し、トランザクション信号の変化から所定時間の間アクティブになる停止信号を発生する遅延回路と、試験モード時に、内部回路への内部クロックの供給を停止信号がアクティブの間停止し、停止信号が非アクティブなった後、内部クロックに同期して内部回路への内部クロックの供給を再開するように制御するクロック制御回路と、を備える。
【発明の効果】
【００１１】
記載された実施形態では、外部クロックから内部クロックを発生する内部クロック発生回路を備える集積回路、およびそのような集積回路を備える回路システムの実動作試験が、安定して正確に行えるようになる。
【図面の簡単な説明】
【００１２】
【図１】図１は、外部クロックから内部クロックを発生する内部クロック発生回路を備え、内部回路は内部クロックで動作し、外部バスとのインターフェースを非同期で行う集積回路の概略構成を示す図である。
【図２】図２は、集積回路の内部回路の構成例を示す図である。
【図３】図３は、外部クロックと内部クロックの間で乗り換える場合に、乗り換え前のクロックと乗り換え後のクロックのタイミングにより、乗り換え後の信号が一定しない例を示す図である。
【図４】図４は、第１実施形態の集積回路の構成を示す図である。
【図５】図５は、第１実施形態におけるリセット解除時のクロック制御回路の動作波形を示す図である。
【図６】図６は、従来例の集積回路における動作波形を示す図である。
【図７】図７は、第１実施形態の集積回路における動作波形を示す図である。
【図８】図８は、第２実施形態の集積回路の構成を示す図である。
【図９】図９は、従来例および第２実施形態におけるリセット解除時のクロック制御回路の動作波形を示す図である。
【図１０】図１０は、第２実施形態の集積回路における動作波形を示す図である。
【図１１】図１１は、第２実施形態の集積回路における動作波形を示す図である。
【図１２】図１２は、第２実施形態において、ＰＬＬ回路のジッタ有無による、クロック制御波形の違いを示す図である。
【図１３】図１３は、第２実施形態において、ＰＬＬ回路のジッタ有無による、クロック制御波形の違いを示す図である。
【図１４】図１４は、第２実施形態において、内部回路のトランザクション信号(CS)が下がってからリクエスト信号(REQ1)をネゲートする場合の動作波形を示す図である。
【図１５】図１５は、第２実施形態において、内部回路のトランザクション信号(CS)が下がってからリクエスト信号(REQ1)をネゲートする場合の動作波形を示す図である。
【図１６】図１６は、第３実施形態の集積回路の構成を示す図である。
【図１７】図１７は、第３実施形態の集積回路における動作波形を示す図である。
【図１８】図１８は、第３実施形態の集積回路における動作波形を示す図である。
【図１９】図１９は、第４実施形態の集積回路の構成を示す図である。
【図２０】図２０は、第４実施形態の集積回路における動作波形を示す図である。
【図２１】図２１は、第４実施形態の集積回路における動作波形を示す図である。
【図２２】図２２は、第５実施形態の回路システムの構成を示す図である。
【図２３】図２３は、第５実施形態の回路システムにおける動作波形を示す図である。
【図２４】図２４は、第５実施形態の回路システムにおける動作波形を示す図である。
【発明を実施するための形態】
【００１３】
図４は、第１実施形態の集積回路１０の構成を示す図である。図４に示すように、第１実施形態の集積回路１０は、内部回路１１および内部クロック発生回路２０に加えて、クロック制御回路２１、遅延回路２２、ＡＮＤゲート２３、フリップフロップ（ＦＦ）２４、セレクタ２５、ＦＦ２６および波形成形回路２７を備える。内部クロック発生回路２０は、ＰＬＬ回路であり、外部クロックEXCLKを逓倍して周波数がＮ倍の内部クロックPLLCLKを発生する。
【００１４】
図４において、EXCLKは外部クロック、XRESETは外部リセット信号、CSは外部バストランザクション信号、TESTMODEは実速度実動作試験時にアサートする信号、REは外部バスから内部回路へのリード信号、WEは外部バスから内部回路へのライト信号、ADRは内部回路のリソースを区別して選択する信号、DATAは外部バスのリード/ライトデータ、READYは内部回路から外部バスへのトランザクション終了信号を表す。ここでは、外部バストランザクション信号CSは、チップ選択信号である。
【００１５】
PLLCLKは、クロック制御回路２１を経由して内部回路１１に入力される。CSは、セレクタ２５に直接入力する第１経路と、遅延回路２２を経由してセレクタ２５に入力する第２経路と、を通る。セレクタ２５は、TESTMODE信号が通常動作時を示す時には第１経路のCSを選択し、TESTMODE信号が実速度実動作試験時を示す時には第２経路のCSを選択する。選択されたCSは、内部回路１１に入力する。
【００１６】
遅延回路２２は、CSをEXCLKに同期させた後、EXCLK周期の整数倍だけ遅延させる。ＡＮＤゲート２３は、遅延させたCSの反転信号と遅延させないCSの論理積を取って、CLKの供給/停止を制御するＦＦ２４の入力データを発生する。ＦＦ２４は、CS立ち上がりの最初部分だけCLKを停止する信号を発生する。このCLKを停止する信号は、クロック制御回路２１のCSEDGEに入力される。クロック制御回路２１は、このCLKを停止する信号が入力される間、内部回路１１へのクロックの供給を停止する。
【００１７】
ここで、ＦＦ２６は、外部から入力したXRESETをEXCLKでラッチする。波形成形回路２７は、ＦＦ２６の出力を内部クロックPLLCLKに同期させてXRESETIを発生する。クロック制御回路２１は、内部回路１１のクロックの供給/停止のタイミングがEXCLKに対して一定になるよう、XRESETIでリセットされる。内部回路１１もクロック制御回路２１と同じ信号XRESETIでリセットされ、リセット解除とCLK供給/停止の位相がEXCLKに対して確定するので、CLK停止するときの内部回路の状態はPLLCLKの揺らぎに影響されない。
【００１８】
図５は、リセット解除時のクロック制御回路２１の動作波形を示す図である。図５の（Ａ）と（Ｂ）は、XRESETの立ち上がりのタイミングが異なる場合を示す。しかし、図示のように、XRESETをEXCLKでラッチしたＦＦ２６の出力信号Aのタイミングに違いはなく、XRESETIにもタイミングの違いがないので、（Ａ）と（Ｂ）でクロック制御回路２１の動作が同じになる。
【００１９】
次に、内部回路１１における動作について説明する。まず、比較のために、図１の従来例の集積回路の構成の場合の動作波形を、図６に示す。図６の（Ａ）と（Ｂ）は、ＣＳのEXCLK及びPLLCLKに対する動作タイミングが異なる場合を示している。図６において、REQ1は外部Ｉ／Ｆ１２から内部バスへのアクセス要求信号、REQ2はＣＰＵ１４から内部バスへのアクセス要求信号、ACKは内部バスの調停結果、CLKの下に書いてあるn+1等はXRESET立ち上がり後のPLLCLKの立ち上がりの数を表す。ACK1はREQ1に対するバス使用許可を、ACK2はREQ2に対するバス使用許可を表し、REQ2はREQ1より優先度が高いとする。この例では、REQ2に対するACK2が出力されるので、ＣＰＵ１４に対してバス使用許可が与えられる。
【００２０】
図６の（Ａ）では、PLLCLKのn+7番目の立ち上がりの直前でCSが立ち上がり、図６の（Ｂ）では、CLKのn+7番目の立ち上がりの後にCSが立ち上がっている。図６の（Ａ）および（Ｂ）において、n+6以前にREQ1のタイミングが異なることがないとする。図６の（Ａ）では、REQ1がREQ2よりPLLCLKの１クロック分早いためACKはACK1となるが、図６の（Ｂ）では、REQ1とREQ2が同時のため、ACKはACK2となり、図６の（Ａ）と異なる。
【００２１】
図７は、第１実施形態の集積回路の場合の動作波形を示す図である。図６の場合と同様に、図７の（Ａ）と（Ｂ）は、ＣＳのEXCLK及びPLLCLKに対する動作タイミングが異なる場合を示している。図７における各信号は、図６の場合と同じである。図７の（Ａ）および（Ｂ）では、どちらも内部回路１１のCS立ち上がり時にPLLCLKが停止しているので、CLK停止が終わった直後のPLLCLKの立ち上がりn+7に同期してREQ1が立ち上がる。
【００２２】
図８は、第２実施形態の集積回路１０の構成を示す図である。図８に示すように、第２実施形態の集積回路１０は、内部回路１１および内部クロック発生回路（ＰＬＬ回路）２０に加えて、分周器３０、ＦＦ３１、ＯＲゲート３２、ＦＦ４１、ＦＦ４２、ＡＮＤゲート４３、セレクタ２５、ＦＦ２６、ＦＦ２８およびＦＦ２９を備える。分周器３０、ＦＦ３１およびＯＲゲート３２が、第１実施形態のクロック制御回路２１に類似の機能部分を形成する。ＦＦ４１、ＦＦ４２およびＡＮＤゲート４３が、第１実施形態の遅延回路２２、ＡＮＤゲート２３およびＦＦ２４の機能部分に類似の部分を形成する。ＦＦ２８およびＦＦ２９が、第１実施形態の波形成形回路２７に類似の機能部分を形成する。
【００２３】
ＦＦ２６、ＦＦ２８およびＦＦ２９は、XRESET=Lでリセットされ、XRESET立ち上がり後の最初のEXCLK立ち上がりで動作を開始する。ＦＦ２６は、外部から入力したXRESETをEXCLKでラッチする。ＦＦ２８およびＦＦ２９は、ＦＦ２６の出力をPLLCLKに同期させた後、PLLCLK の２周期分遅延したXRESETIを発生する。
【００２４】
分周器３０は、PLLCLKを分周して、PLLCLKの周波数を１／Ｎに分周し、PLLCLKの１周期分アサートする信号Ｃを発生する。したがって、信号Ｃは、EXCLKと同じ周期を有する。ＦＦ３１は、分周器３０の出力がアサートの時のPLLCLK立ち上がりでCSEDGEをラッチし、ＦＦ３１の出力で内部回路１１へのPLLCLKの供給/停止を制御する。そのため、PLLCLKの供給／停止はPLLCLKに同期する。
【００２５】
ＦＦ４１および４２は、CSをEXCLKに同期させた後、EXCLKの１周期分遅延させた信号を発生する。ＡＮＤゲート４３は、EXCLKに同期させたCSの立ち上がりからEXCLKの１周期分アクティブになる信号CSEDGEを発生する。
【００２６】
EXCLKの端子からＰＬＬ２０までの遅延と、EXCLKからＦＦ２６までの遅延が同じ時、XRESETIはEXCLKに対するタイミングがPLLCLKの１クロック周期分のバラツキ内で確定する。
【００２７】
図９は、第２実施形態において、リセット解除時にバラツキがある場合の動作波形を示す。比較のために、図９の（Ａ）に、図１の従来例の集積回路の構成の場合の動作波形を、図９の（Ｂ）に、第２実施形態における動作波形を示す。
【００２８】
図９の（Ａ）に示すように、従来例の動作波形では、XRESET(外部)は外部端子で見たXRESET、XRESET(内部)は内部回路のXRESETが実際に作用する箇所のXRESETを表す。XRESET(外部)とXRESET(内部)の違いは、XRESETが端子の入力回路と内部配線に遅延があるために生じる。内部配線の遅延は、電源電圧、温度、製造バラツキによって生じる。図９の（Ａ）では、内部配線の遅延が最小のときと最大のときの遅延時間差がPLLCLKの１周期分あり、点線の位置にあるPLLCLKに対してギリギリのため、内部回路１１の動作がリセット状態か動作状態か確定しない期間がPLLCLKの２周期分ある。一方、図９の（Ｂ）に示す第２実施形態では、XRESET(外部)からXRESET(内部)までの遅延とそのバラツキは図９の（Ａ）と同じであるが、EXCLKで動作するＦＦ２６でXRESETをラッチするので、内部回路１１の状態が確定しない期間はPLLCLKの１周期分の時間になる。以下、PLLCLKの１周期分の時間を１クロックと称する。
【００２９】
図１０および図１１は、第２実施形態における動作波形を示す。この例では、ＰＬＬ回路２０の逓倍率と分周器３０の分周比は３である。また、この例では、書き込み（ライト）要求を例としているので、REに変化がなく、ADRはDATAと同じタイミングで変わるので、REとADRは省略している。図１０および図１１において、A, B, XRESETIはXRESETが伝搬して行く波形を図示している。図１０および図１１は、図９の（Ｂ）のリセット解除不定の期間がPLLCLKの１周期（１クロック）あり、PLLCLKのジッタが±0.5クロックとした場合に、PLLCLKが最も早い時と、最も遅い時の動作波形を表している。図１０のCS立ち上がりはPLLCLKがm+02とm+03の間、図１１のCSの立ち上がりはPLLCLKがm+04とm+05の間にある。CS立ち上がり時に、図１０ではXRESET解除後PLLCLKがm+2個内部回路１１に供給されるが、図１１では図１０より２つ多い、m+4個が内部回路１１に供給される。
【００３０】
図１０および図１１の両方で、CSから内部回路１１への経路は、EXCLK立ち上がりに同期してCSからＦＦ４１の出力Dになり、DはEXCLK立ち上がりに同期してEになり、セレクタ２５で選択されて内部回路１１に入力される。CSからCLK制御部分への経路は、DとEの逆論理の論理積（ＡＮＤ）がCSEDGEになり、CSEDGEはCが“H”の期間のPLLCLKの立ち上がりでFとして出力され、CLKの供給/停止を制御する。CSEDGEはDとEの逆論理のAND となるので、CSの立ち上がり時のみ“H”となる。
【００３１】
XRESETIの立ち上がりから２クロック遅れてCが“H”になるように分周器を設定すると、CはEXCLKの１周期期間に１回、PLLCLKの１周期期間だけアサートされるので、FはEより先に出力される。
【００３２】
図１２および図１３は、ＰＬＬ回路２０のジッタ有無による、クロック制御波形の違いを示す。図１２の（Ａ）〜（Ｄ）の分周器(1/N)は分周器３０のカウンタの値で、この値が２の時にCが“H”になる。図１２の（Ａ）はＰＬＬ回路２０のジッタに影響されない信号を、図１２の（Ｂ）はPLLCLKにジッタがない時を、図１２の（Ｃ）はジッタによってPLLCLKが0.5クロック遅れた時を、図１２の（Ｄ）はジッタによってPLLCLKが0.5クロック進んだ時を示す。図１３は、図１２の（Ｂ）〜（Ｄ）の信号Gをまとめて比較している。XRESET(内部)のタイミングによって2つ状態を取り得るので、分周器(1/N)は分周器３０の状態を表すために0/1, 1/2, 2/0と書いて2つの状態を表し、Cは実線と破線で2つの状態を表している。XRESETのタイミングの違いやPLLCLKのジッタがあると、CSEDGEと分周器３０の出力Cの相互タイミングはずれるが、分周器３０の出力Cとクロック制御信号Fの相互タイミングは変わらない。
【００３３】
ここで、Gを止めている期間はEXCLKの周期の整数倍であり、内部回路１１のリセット解除の不確定期間と、ＰＬＬ回路２０のジッタ分を加えた時間より長いことが必要となる。図１０から図１３に示した動作の場合、リセット解除の不確定期間がPLLCLKの1クロック、ＰＬＬ回路２０のジッタがPLLCLKの±0.5クロックのため、１＋０．５＋０．５＝２となり、PLLCLKの周期がEXCLKの周期の1/3のため、EXCLKの１周期分以上Gを停止するとこが必要になる。
【００３４】
図１０および図１１において、CS, WE, DATA はEXCLKの立ち下がりに同期して入力され、REQ1, REQ2, ACKはGの立ち上がりに同期して出力され、READYはGの立ち上がりに同期して出力されるが、READYを出力するとCSIの立ち下がりを待たずにREQ1を下げる。外部から入力したCSがD、Eを経由してCSIに伝わる前に、CSからD、CSEDGEを経由してFとして伝わり、内部回路１１のクロックを停止する。図１０および図１１では、共にCSIの立ち上がりがFの立ち上がりより遅く、Fの立ち下がりより早いので、どちらもDがm+08の時にCSIが内部回路に認識される。そのため、REQ1とREQ2の競合の程度は変わらない。
【００３５】
図１４および図１５は、第２実施形態において、内部回路１１のCSが下がってからREQ1をネゲートする場合の動作波形を示す。内部回路１１のCSが下がってからREQ1をネゲートするので、内部回路１１のCSとPLLCLKの位相が変わる場合がある。図１４は、PLLCLKが0.5クロック遅く、XRESETがPLLCLKの立ち上がりに間に合わない場合を示し、図１５は、PLLCLKが0.5クロック早く、XRESETがPLLCLKの立ち上がりに間に合う場合を示している。図１４では、Gがm+42の時にACK2が出力されるが、図１５では、Gがm+44の時にACK2が出力される。そのため、以降の内部回路１１の動作に違いが生じる。
【００３６】
図１６は、第３実施形態の集積回路１０の構成を示す図である。第３実施形態は、第２実施形態のＡＮＤゲート４３を、ＥＸＯＲゲート８０で置き換えたことが、第２実施形態と異なる。
【００３７】
第２実施形態では、Eの反転信号とDの論理積（ＡＮＤ）からCSEDGEを発生させていたが、第３実施形態では、Eの反転信号とDの排他的論理和ＥＸＯＲからCSEDGEを発生するのでCSの立ち上がりと立ち下がりでCSEDGEにパルスが出る。そのため、CSの立ち上がりと立ち下がりでGを停止できる。
【００３８】
図１７および図１８は、第３実施形態における動作波形を示す。図１４および図１５と同様に、図１７は、PLLCLKが0.5クロック遅く、XRESETがPLLCLKの立ち上がりに間に合わない場合を、図１８は、PLLCLKが0.5クロック早く、XRESETがPLLCLKの立ち上がりに間に合う場合を示している。図１７および図１８の場合、CS立ち下がり時にGを停止するので、図１７および図１８の両方で、Gがm+42の時にACK2が出力される。
【００３９】
図１９は、第４実施形態の集積回路１０の構成を示す図である。第４実施形態では、外部バスのトランザクション信号として、CSの代りにREとWEを使用する。
【００４０】
図１９に示すように、第４実施形態の集積回路１０は、第２実施形態の集積回路１０においてＦＦ４１、ＦＦ４２、ＡＮＤゲート４３およびセレクタ２５をなくし、ＦＦ５１、ＦＦ５２、ＡＮＤゲート５３、ＦＦ５４、ＦＦ５５、ＡＮＤゲート５６、ＯＲゲート５７、セレクタ５８およびセレクタ５８を加えた構成を備える。ＦＦ５１、ＦＦ５２およびＡＮＤゲート５３は、第２実施形態においてＦＦ４１、ＦＦ４２およびＡＮＤゲート４３がCSに対して発生したのと類似の信号をREに対して発生する。セレクタ５８は、通常動作時には外部から入力されるREを、試験動作時にはＦＦ５２の出力E1を、選択して内部回路１１に入力する。同様に、ＦＦ５４、ＦＦ５５およびＡＮＤゲート５６は、第２実施形態においてＦＦ４１、ＦＦ４２およびＡＮＤゲート４３がCSに対して発生したのと類似の信号をWEに対して発生する。セレクタ５９は、通常動作時には外部から入力されるWEを、試験動作時にはＦＦ５５の出力E2を、選択して内部回路１１に入力する。ＯＲゲート５７は、ＡＮＤゲート５３の出力REEDGEとＡＮＤゲート５６の出力WEEDGEの論理和を発生してＦＦ３１に入力する。
【００４１】
第４実施形態は、外部バスのトランザクション信号として、CSの代りにREとWEを使用する場合である。トランザクション信号が２つあるので第１実施形態の遅延回路に相当する回路が２つある。
【００４２】
図２０および図２１は、第４実施形態における動作波形を示す。図１０および図１１に示した第２実施形態では、EXCLKの立ち上がりに同期してCSからDが出力されるが、図２０および図２１では、EXCLK立ち上がりに同期してWEからD1が出力される点を除いて、第２実施形態と同じ動作となる。
【００４３】
図２２は、第５実施形態の回路システムの構成を示す図である。第５実施形態の回路システムでは、第２実施形態の集積回路１０内の遅延回路の一部を集積回路１０に設け、内部回路１１へのクロック停止のタイミングを外部で発生し、集積回路１０に入力する。
【００４４】
第５実施形態の回路システムは、集積回路１０、外部ホスト７１、外部リソース７２、アドレスデコーダー７３、ＦＦ７４、ＦＦ７５、ＦＦ７６、ＡＮＤゲート７７およびセレクタ７８を備える。ＦＦ７４、ＦＦ７５、ＦＦ７６、ＡＮＤゲート７７およびセレクタ７８が、集積回路１０外に設ける遅延回路を形成する。集積回路１０は、図８の第２実施形態の集積回路から、ＦＦ４１、ＦＦ４２、ＡＮＤゲート４３およびセレクタ２５が除かれ、ＦＦ６０を新たに備える。ＦＦ７４、ＦＦ７５およびＡＮＤゲート７７は、第２実施形態のCSEDGEと同じ信号XCLKENを発生する。XCLKENは、集積回路１０のＦＦ６０でEXCLKの１周期分遅延されてＦＦ３１に入力される。ＦＦ７６は、XCLKENのＦＦ６０での遅延に合わせて、ＦＦ７５の出力するCSの遅延信号EをEXCLKの１周期分遅延する。
【００４５】
第５実施形態のように、外部でクロック停止のタイミング信号を発生する場合も、PLLCLKとEXCLKの位相を合わせるために、ＦＦ２６〜ＦＦ２８からなる波形成形回路は必要である。
【００４６】
例えば、第５実施形態の回路システムにおいて、外部ホスト７１は、主制御部であり、集積回路１０の動作を制御する。実速度実動作試験の時は、集積回路１０に複雑な演算などを行わせ、その結果を受け取る。実速度実動作試験のためのテストパターンは、外部ホスト７１、外部リソース７２、 アドレスデコーダー７３、集積回路１０外に設ける遅延回路を形成するＦＦ７４、ＦＦ７５、ＦＦ７６、ＡＮＤゲート７７およびセレクタ７８は、集積回路１０同様にシミュレーションモデルで形成してもよい。
【００４７】
図２３および図２４は、第５実施形態における動作波形を示す。第５実施形態の場合、集積回路１０外でクロック停止信号XCLKENを作り、XCLKENを集積回路１０に入力後にEXCLKでラッチしてEXCLK同期とする。集積回路１０外にある、XCLKENを作る回路もEXCLKで動作するが、集積回路１０の入力回路の遅延バラツキの影響を受けないように、XCLKENを集積回路に入力後にEXCLKでラッチする。そのため、集積回路１０内部でクロック停止に使用するCDEDGEを作るときよりも、内部回路のCSがEXCLKの１クロック分遅くなる。
【００４８】
以上説明したように、実施形態では、外部からの外部バストランザクション信号を被試験集積回路内で遅延させ、その間に内部回路のクロック供給を止め、トランザクション信号が内部回路に伝わった後に内部回路のクロック供給を再開することで非同期入力による動作の違いを防ぎ、ＰＬＬ回路を使用した試験を安定して実施可能になる。
【００４９】
外部信号をもとにして外部バストランザクションを終了する場合も、外部バストランザクション終了信号を被試験集積回路内で遅延させ、その間に内部回路のクロック供給を止め、トランザクション終了信号が内部回路に伝わった後に内部回路のクロック供給を再開することで非同期入力による動作の違いを防ぎ、PLLを使用した試験を安定して実施可能になる。
【００５０】
ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００５１】
以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
外部クロックを逓倍して内部クロックを発生する内部クロック発生回路と、
前記内部クロックで動作し、外部バスとは非同期でデータを入出力するインターフェースを含み、トランザクション信号に応じて、外部バスとの間でデータの入出力動作を行う内部回路と、を備える集積回路であって、
前記トランザクション信号を所定時間遅延し、前記トランザクション信号の変化から前記所定時間の間アクティブになる停止信号を発生する遅延回路と、
試験モード時に、前記内部回路への前記内部クロックの供給を前記停止信号がアクティブの間停止し、前記停止信号が非アクティブなった後、前記内部クロックに同期して前記内部回路への前記内部クロックの供給を再開するように制御するクロック制御回路と、を備えることを特徴とする集積回路。
（付記２）
前記内部クロック発生回路は、ＰＬＬ回路を備える付記１に記載の集積回路。
（付記３）
前記集積回路の動作状態を制御するリセット信号を遅延すると共に前記内部クロックに同期する内部リセット信号に変換するリセット信号処理回路を備え、
前記内部リセット信号が前記クロック制御回路および前記内部回路に供給される付記１または２に記載の集積回路。
（付記４）
前記リセット信号処理回路は、
前記集積回路の動作状態を制御するリセット信号を前記外部クロックに同期してラッチする第１フリップフロップと、
前記第１フリップフロップの出力を前記内部クロックに同期してラッチする第２フリップフロップと、
前記第２フリップフロップの出力を前記内部クロックの周期分順次遅延させる１個以上のフリップフロップを備えるリセット遅延回路と、を備え、
前記リセット遅延回路の出力が前記内部回路に供給される付記３に記載の集積回路。
（付記５）
前記クロック制御回路は、
前記内部クロックを分周して、前記外部クロックと同じ周期の分周クロックを発生し、前記内部リセット信号に同期して動作を開始する分周器と、
前記分周クロックに同期して動作状態となり、前記内部クロックに同期して動作し、前記停止信号がアクティブの間クロック供給停止信号を発生するフリップフロップと、
前記内部クロックの前記内部回路への供給を、前記クロック供給停止信号がアクティブの間停止するゲートと、を備える付記１から４のいずれかに記載の集積回路。
（付記６）
前記トランザクション信号は、チップセレクト信号、またはリードイネーブル信号およびライトイネーブル信号である付記１から５のいずれかに記載の集積回路。
（付記７）
外部回路と、前記外部回路からアクセスされる集積回路と、を備える回路システムであって、
前記外部回路は、前記集積回路へのアクセス動作を前記第１クロックに同期して行い、
前記集積回路は、
前記外部回路から入力される前記第１クロックを逓倍して内部クロックを発生する内部クロック発生回路と、
前記内部クロックで動作し、前記外部回路とは非同期でデータを入出力するインターフェースを含み、前記外部回路からのトランザクション信号に応じて、前記外部回路との間でデータの入出力動作を開始する内部回路と、を備え、
前記外部回路は、前記集積回路にアクセスするために発生する前記トランザクション信号を第１所定時間遅延した第１遅延トランザクション信号、および前記第１遅延トランザクション信号をさらに第２所定時間遅延した第２遅延トランザクション信号、および前記トランザクション信号の発生から前記第１所定時間の間アクティブになる停止信号を発生する遅延回路を備え、
前記第１および第２遅延トランザクション信号、および前記停止信号が前記集積回路に入力され、
前記集積回路は、前記停止信号を前記第２所定時間遅延した遅延停止信号を発生する遅延回路と、試験モード時に、前記内部回路への前記内部クロックの供給を前記遅延停止信号がアクティブになる停止期間停止し、前記停止期間経過後、前記内部クロックに同期して前記内部回路への前記内部クロックの供給を再開するように制御するクロック制御回路と、を備え、前記第２遅延トランザクション信号が前記トランザクション信号として入力されることを特徴とする回路システム。
【符号の説明】
【００５２】
１０ 集積回路
１１ 内部回路
２０ 内部クロック発生回路（ＰＬＬ回路）
２１ クロック制御回路
２２ 遅延回路
２５ セレクタ
２７ 波形成形回路
３０ 分周器
【技術分野】
【０００１】
本発明は、外部クロックを逓倍して内部クロックを発生する内部クロック発生回路を備える集積回路に関する。
【背景技術】
【０００２】
近年、ＤＦＴ(Defect For Design)のみでは排除できない集積回路の不良品が増えてきている。この原因の１つは、集積回路の動作速度の高速化である。外部から供給できるクロック速度は制限されるため、外部クロックを逓倍して、外部クロックより高速の内部クロックを発生する内部クロック発生回路を集積回路内に設け、集積回路の内部は高速の内部クロックで動作することが行われている。内部クロック発生回路は、例えば、ＰＬＬ(Phase Locked Loop)で実現される。
【０００３】
このような集積回路をテスターを用いて動作試験する場合、集積回路の実速度実動作試験は、テスターから外部クロックを供給し、内蔵ＰＬＬで外部クロックを逓倍して発生した内部クロックで、内部回路を動作させて行うことになる。このとき、外部クロックに同期した入力信号を集積回路に入力し、集積回路内部では、外部クロックからＰＬＬ回路で逓倍した内部クロックへ乗り換え、入力信号を処理する必要がある。ＰＬＬ回路で逓倍して発生した内部クロックは周期に揺らぎがあるので、このクロック乗り換えは非同期乗り換えとなり、テスターと集積回路を完全に同期させることは困難である。
【０００４】
そのため、従来は、実速度実動作試験自体を行わないという選択や、低速の実動作試験または実動作ではないが内蔵メモリのみが高速で動作する実速度試験またはその両方を行う、という選択をしていた。そのため、試験時間の増大、不良品の流出という問題があった。
【０００５】
図１は、このような集積回路の概略構成を示す図である。ここでは、集積回路１０の内部を、内部クロック発生回路２０と、それ以外の内部回路１１に分けて示している。内部クロック発生回路２０は、ＰＬＬ回路であり、外部クロックEXCLKを逓倍して周波数がＮ倍の内部クロックPLLCLKを発生する。
【０００６】
図２は、内部回路１１の構成例を示す図である。図２に示すように、内部回路１１は、外部インターフェース（Ｉ／Ｆ）１２と、調停回路１３と、ＣＰＵ１４と、リソース１５と、ＲＡＭ１６と、機能マクロ１７と、を備え、内部バスで相互に接続されている。リセット信号XRESETおよびクロックCLKは内部バスに直接供給され、他の信号は外部Ｉ／Ｆ１２に入出力される。外部Ｉ／Ｆ１２は、外部からの入力信号に応じて内部バスに信号を出力すると共に、内部バスから信号を受けて外部に出力信号を出す。調停回路１３以外の各部が内部バスのマスターとなってバス使用権を調停回路１３に要求し、調停回路１３がこれらの要求に対してバス使用権の制御を行う。
【０００７】
上記のように、外部クロックと内部クロックは同期していないので、テスターと、集積回路１０に内蔵するＰＬＬ回路２０が発生する内部クロックで動作する内部回路１１とは同期していない。そのため、テスターからのデータを集積回路１０が受け取るときに、外部クロックから内部クロックへ非同期で乗り換える必要がある。クロックの非同期乗り換え時は、乗り換え前のクロックと乗り換え後のクロックのタイミングによって、乗り換えが前の周期に間に合うか後の周期になるか一定しない場合がある。また、テスターと接続される外部インターフェースが内部回路１１にアクセス要求を出すタイミングも一定しない場合がある。
【０００８】
図３は、乗り換え前のクロックと乗り換え後のクロックのタイミングにより、乗り換え後の信号が一定しない例を示す。図３において、DATA0はCLK1の立ち上がりでDATA1に伝わり、DATA1はCLK2の立ち上がりでDATA2に伝わる。ここで、DATA1はCLK2のセットアップタイムを満たすかギリギリの場合、T1の期間はDATA2のH/Lが一定しない。CLK1をテスターから入力される外部クロック、CLK2を集積回路１０の内部のＰＬＬ回路２０で発生した内部クロックすると、ＰＬＬ回路２０のジッタによってCLK2の立ち上がりが揺らぐので、DATA2のT1期間は信号が一定しない。DATA2のT1期間のように一定しない信号を基にして発生した、内部バスのアクセス要求信号も一定しない。この一定しない期間に他の内部リソースからのアクセス要求があると、外部Ｉ／Ｆ１２と他の内部リソースのどちらが先にバスを使用可能となるか一定しない。上記のように、内部回路１１では、外部Ｉ／Ｆ１２、ＣＰＵ１４、リソース１５、ＲＡＭ１６および機能マクロ１７が内部バスのマスターとなってバス使用権を調停回路に要求する。そのため、実速度実動作試験用パターン作成時と、実際の試験時の動作を同じにできない場合が生じる。言い換えれば、作成した実速度実動作試験用パターンが、実際の試験時の動作では、想定どおりに入出力されないという問題が生じることがある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平５−４０６８７号公報
【特許文献２】特開昭６１−２１３９５７号公報
【発明の概要】
【課題を解決するための手段】
【００１０】
実施形態の第１の態様は、外部クロックを逓倍して内部クロックを発生する内部クロック発生回路と、内部クロックで動作し、外部バスとは非同期でデータを入出力するインターフェースを含み、トランザクション信号に応じて、外部バスとの間でデータの入出力動作を行う内部回路と、を備えるインターフェース搭載集積回路であって、トランザクション信号を所定時間遅延し、トランザクション信号の変化から所定時間の間アクティブになる停止信号を発生する遅延回路と、試験モード時に、内部回路への内部クロックの供給を停止信号がアクティブの間停止し、停止信号が非アクティブなった後、内部クロックに同期して内部回路への内部クロックの供給を再開するように制御するクロック制御回路と、を備える。
【発明の効果】
【００１１】
記載された実施形態では、外部クロックから内部クロックを発生する内部クロック発生回路を備える集積回路、およびそのような集積回路を備える回路システムの実動作試験が、安定して正確に行えるようになる。
【図面の簡単な説明】
【００１２】
【図１】図１は、外部クロックから内部クロックを発生する内部クロック発生回路を備え、内部回路は内部クロックで動作し、外部バスとのインターフェースを非同期で行う集積回路の概略構成を示す図である。
【図２】図２は、集積回路の内部回路の構成例を示す図である。
【図３】図３は、外部クロックと内部クロックの間で乗り換える場合に、乗り換え前のクロックと乗り換え後のクロックのタイミングにより、乗り換え後の信号が一定しない例を示す図である。
【図４】図４は、第１実施形態の集積回路の構成を示す図である。
【図５】図５は、第１実施形態におけるリセット解除時のクロック制御回路の動作波形を示す図である。
【図６】図６は、従来例の集積回路における動作波形を示す図である。
【図７】図７は、第１実施形態の集積回路における動作波形を示す図である。
【図８】図８は、第２実施形態の集積回路の構成を示す図である。
【図９】図９は、従来例および第２実施形態におけるリセット解除時のクロック制御回路の動作波形を示す図である。
【図１０】図１０は、第２実施形態の集積回路における動作波形を示す図である。
【図１１】図１１は、第２実施形態の集積回路における動作波形を示す図である。
【図１２】図１２は、第２実施形態において、ＰＬＬ回路のジッタ有無による、クロック制御波形の違いを示す図である。
【図１３】図１３は、第２実施形態において、ＰＬＬ回路のジッタ有無による、クロック制御波形の違いを示す図である。
【図１４】図１４は、第２実施形態において、内部回路のトランザクション信号(CS)が下がってからリクエスト信号(REQ1)をネゲートする場合の動作波形を示す図である。
【図１５】図１５は、第２実施形態において、内部回路のトランザクション信号(CS)が下がってからリクエスト信号(REQ1)をネゲートする場合の動作波形を示す図である。
【図１６】図１６は、第３実施形態の集積回路の構成を示す図である。
【図１７】図１７は、第３実施形態の集積回路における動作波形を示す図である。
【図１８】図１８は、第３実施形態の集積回路における動作波形を示す図である。
【図１９】図１９は、第４実施形態の集積回路の構成を示す図である。
【図２０】図２０は、第４実施形態の集積回路における動作波形を示す図である。
【図２１】図２１は、第４実施形態の集積回路における動作波形を示す図である。
【図２２】図２２は、第５実施形態の回路システムの構成を示す図である。
【図２３】図２３は、第５実施形態の回路システムにおける動作波形を示す図である。
【図２４】図２４は、第５実施形態の回路システムにおける動作波形を示す図である。
【発明を実施するための形態】
【００１３】
図４は、第１実施形態の集積回路１０の構成を示す図である。図４に示すように、第１実施形態の集積回路１０は、内部回路１１および内部クロック発生回路２０に加えて、クロック制御回路２１、遅延回路２２、ＡＮＤゲート２３、フリップフロップ（ＦＦ）２４、セレクタ２５、ＦＦ２６および波形成形回路２７を備える。内部クロック発生回路２０は、ＰＬＬ回路であり、外部クロックEXCLKを逓倍して周波数がＮ倍の内部クロックPLLCLKを発生する。
【００１４】
図４において、EXCLKは外部クロック、XRESETは外部リセット信号、CSは外部バストランザクション信号、TESTMODEは実速度実動作試験時にアサートする信号、REは外部バスから内部回路へのリード信号、WEは外部バスから内部回路へのライト信号、ADRは内部回路のリソースを区別して選択する信号、DATAは外部バスのリード/ライトデータ、READYは内部回路から外部バスへのトランザクション終了信号を表す。ここでは、外部バストランザクション信号CSは、チップ選択信号である。
【００１５】
PLLCLKは、クロック制御回路２１を経由して内部回路１１に入力される。CSは、セレクタ２５に直接入力する第１経路と、遅延回路２２を経由してセレクタ２５に入力する第２経路と、を通る。セレクタ２５は、TESTMODE信号が通常動作時を示す時には第１経路のCSを選択し、TESTMODE信号が実速度実動作試験時を示す時には第２経路のCSを選択する。選択されたCSは、内部回路１１に入力する。
【００１６】
遅延回路２２は、CSをEXCLKに同期させた後、EXCLK周期の整数倍だけ遅延させる。ＡＮＤゲート２３は、遅延させたCSの反転信号と遅延させないCSの論理積を取って、CLKの供給/停止を制御するＦＦ２４の入力データを発生する。ＦＦ２４は、CS立ち上がりの最初部分だけCLKを停止する信号を発生する。このCLKを停止する信号は、クロック制御回路２１のCSEDGEに入力される。クロック制御回路２１は、このCLKを停止する信号が入力される間、内部回路１１へのクロックの供給を停止する。
【００１７】
ここで、ＦＦ２６は、外部から入力したXRESETをEXCLKでラッチする。波形成形回路２７は、ＦＦ２６の出力を内部クロックPLLCLKに同期させてXRESETIを発生する。クロック制御回路２１は、内部回路１１のクロックの供給/停止のタイミングがEXCLKに対して一定になるよう、XRESETIでリセットされる。内部回路１１もクロック制御回路２１と同じ信号XRESETIでリセットされ、リセット解除とCLK供給/停止の位相がEXCLKに対して確定するので、CLK停止するときの内部回路の状態はPLLCLKの揺らぎに影響されない。
【００１８】
図５は、リセット解除時のクロック制御回路２１の動作波形を示す図である。図５の（Ａ）と（Ｂ）は、XRESETの立ち上がりのタイミングが異なる場合を示す。しかし、図示のように、XRESETをEXCLKでラッチしたＦＦ２６の出力信号Aのタイミングに違いはなく、XRESETIにもタイミングの違いがないので、（Ａ）と（Ｂ）でクロック制御回路２１の動作が同じになる。
【００１９】
次に、内部回路１１における動作について説明する。まず、比較のために、図１の従来例の集積回路の構成の場合の動作波形を、図６に示す。図６の（Ａ）と（Ｂ）は、ＣＳのEXCLK及びPLLCLKに対する動作タイミングが異なる場合を示している。図６において、REQ1は外部Ｉ／Ｆ１２から内部バスへのアクセス要求信号、REQ2はＣＰＵ１４から内部バスへのアクセス要求信号、ACKは内部バスの調停結果、CLKの下に書いてあるn+1等はXRESET立ち上がり後のPLLCLKの立ち上がりの数を表す。ACK1はREQ1に対するバス使用許可を、ACK2はREQ2に対するバス使用許可を表し、REQ2はREQ1より優先度が高いとする。この例では、REQ2に対するACK2が出力されるので、ＣＰＵ１４に対してバス使用許可が与えられる。
【００２０】
図６の（Ａ）では、PLLCLKのn+7番目の立ち上がりの直前でCSが立ち上がり、図６の（Ｂ）では、CLKのn+7番目の立ち上がりの後にCSが立ち上がっている。図６の（Ａ）および（Ｂ）において、n+6以前にREQ1のタイミングが異なることがないとする。図６の（Ａ）では、REQ1がREQ2よりPLLCLKの１クロック分早いためACKはACK1となるが、図６の（Ｂ）では、REQ1とREQ2が同時のため、ACKはACK2となり、図６の（Ａ）と異なる。
【００２１】
図７は、第１実施形態の集積回路の場合の動作波形を示す図である。図６の場合と同様に、図７の（Ａ）と（Ｂ）は、ＣＳのEXCLK及びPLLCLKに対する動作タイミングが異なる場合を示している。図７における各信号は、図６の場合と同じである。図７の（Ａ）および（Ｂ）では、どちらも内部回路１１のCS立ち上がり時にPLLCLKが停止しているので、CLK停止が終わった直後のPLLCLKの立ち上がりn+7に同期してREQ1が立ち上がる。
【００２２】
図８は、第２実施形態の集積回路１０の構成を示す図である。図８に示すように、第２実施形態の集積回路１０は、内部回路１１および内部クロック発生回路（ＰＬＬ回路）２０に加えて、分周器３０、ＦＦ３１、ＯＲゲート３２、ＦＦ４１、ＦＦ４２、ＡＮＤゲート４３、セレクタ２５、ＦＦ２６、ＦＦ２８およびＦＦ２９を備える。分周器３０、ＦＦ３１およびＯＲゲート３２が、第１実施形態のクロック制御回路２１に類似の機能部分を形成する。ＦＦ４１、ＦＦ４２およびＡＮＤゲート４３が、第１実施形態の遅延回路２２、ＡＮＤゲート２３およびＦＦ２４の機能部分に類似の部分を形成する。ＦＦ２８およびＦＦ２９が、第１実施形態の波形成形回路２７に類似の機能部分を形成する。
【００２３】
ＦＦ２６、ＦＦ２８およびＦＦ２９は、XRESET=Lでリセットされ、XRESET立ち上がり後の最初のEXCLK立ち上がりで動作を開始する。ＦＦ２６は、外部から入力したXRESETをEXCLKでラッチする。ＦＦ２８およびＦＦ２９は、ＦＦ２６の出力をPLLCLKに同期させた後、PLLCLK の２周期分遅延したXRESETIを発生する。
【００２４】
分周器３０は、PLLCLKを分周して、PLLCLKの周波数を１／Ｎに分周し、PLLCLKの１周期分アサートする信号Ｃを発生する。したがって、信号Ｃは、EXCLKと同じ周期を有する。ＦＦ３１は、分周器３０の出力がアサートの時のPLLCLK立ち上がりでCSEDGEをラッチし、ＦＦ３１の出力で内部回路１１へのPLLCLKの供給/停止を制御する。そのため、PLLCLKの供給／停止はPLLCLKに同期する。
【００２５】
ＦＦ４１および４２は、CSをEXCLKに同期させた後、EXCLKの１周期分遅延させた信号を発生する。ＡＮＤゲート４３は、EXCLKに同期させたCSの立ち上がりからEXCLKの１周期分アクティブになる信号CSEDGEを発生する。
【００２６】
EXCLKの端子からＰＬＬ２０までの遅延と、EXCLKからＦＦ２６までの遅延が同じ時、XRESETIはEXCLKに対するタイミングがPLLCLKの１クロック周期分のバラツキ内で確定する。
【００２７】
図９は、第２実施形態において、リセット解除時にバラツキがある場合の動作波形を示す。比較のために、図９の（Ａ）に、図１の従来例の集積回路の構成の場合の動作波形を、図９の（Ｂ）に、第２実施形態における動作波形を示す。
【００２８】
図９の（Ａ）に示すように、従来例の動作波形では、XRESET(外部)は外部端子で見たXRESET、XRESET(内部)は内部回路のXRESETが実際に作用する箇所のXRESETを表す。XRESET(外部)とXRESET(内部)の違いは、XRESETが端子の入力回路と内部配線に遅延があるために生じる。内部配線の遅延は、電源電圧、温度、製造バラツキによって生じる。図９の（Ａ）では、内部配線の遅延が最小のときと最大のときの遅延時間差がPLLCLKの１周期分あり、点線の位置にあるPLLCLKに対してギリギリのため、内部回路１１の動作がリセット状態か動作状態か確定しない期間がPLLCLKの２周期分ある。一方、図９の（Ｂ）に示す第２実施形態では、XRESET(外部)からXRESET(内部)までの遅延とそのバラツキは図９の（Ａ）と同じであるが、EXCLKで動作するＦＦ２６でXRESETをラッチするので、内部回路１１の状態が確定しない期間はPLLCLKの１周期分の時間になる。以下、PLLCLKの１周期分の時間を１クロックと称する。
【００２９】
図１０および図１１は、第２実施形態における動作波形を示す。この例では、ＰＬＬ回路２０の逓倍率と分周器３０の分周比は３である。また、この例では、書き込み（ライト）要求を例としているので、REに変化がなく、ADRはDATAと同じタイミングで変わるので、REとADRは省略している。図１０および図１１において、A, B, XRESETIはXRESETが伝搬して行く波形を図示している。図１０および図１１は、図９の（Ｂ）のリセット解除不定の期間がPLLCLKの１周期（１クロック）あり、PLLCLKのジッタが±0.5クロックとした場合に、PLLCLKが最も早い時と、最も遅い時の動作波形を表している。図１０のCS立ち上がりはPLLCLKがm+02とm+03の間、図１１のCSの立ち上がりはPLLCLKがm+04とm+05の間にある。CS立ち上がり時に、図１０ではXRESET解除後PLLCLKがm+2個内部回路１１に供給されるが、図１１では図１０より２つ多い、m+4個が内部回路１１に供給される。
【００３０】
図１０および図１１の両方で、CSから内部回路１１への経路は、EXCLK立ち上がりに同期してCSからＦＦ４１の出力Dになり、DはEXCLK立ち上がりに同期してEになり、セレクタ２５で選択されて内部回路１１に入力される。CSからCLK制御部分への経路は、DとEの逆論理の論理積（ＡＮＤ）がCSEDGEになり、CSEDGEはCが“H”の期間のPLLCLKの立ち上がりでFとして出力され、CLKの供給/停止を制御する。CSEDGEはDとEの逆論理のAND となるので、CSの立ち上がり時のみ“H”となる。
【００３１】
XRESETIの立ち上がりから２クロック遅れてCが“H”になるように分周器を設定すると、CはEXCLKの１周期期間に１回、PLLCLKの１周期期間だけアサートされるので、FはEより先に出力される。
【００３２】
図１２および図１３は、ＰＬＬ回路２０のジッタ有無による、クロック制御波形の違いを示す。図１２の（Ａ）〜（Ｄ）の分周器(1/N)は分周器３０のカウンタの値で、この値が２の時にCが“H”になる。図１２の（Ａ）はＰＬＬ回路２０のジッタに影響されない信号を、図１２の（Ｂ）はPLLCLKにジッタがない時を、図１２の（Ｃ）はジッタによってPLLCLKが0.5クロック遅れた時を、図１２の（Ｄ）はジッタによってPLLCLKが0.5クロック進んだ時を示す。図１３は、図１２の（Ｂ）〜（Ｄ）の信号Gをまとめて比較している。XRESET(内部)のタイミングによって2つ状態を取り得るので、分周器(1/N)は分周器３０の状態を表すために0/1, 1/2, 2/0と書いて2つの状態を表し、Cは実線と破線で2つの状態を表している。XRESETのタイミングの違いやPLLCLKのジッタがあると、CSEDGEと分周器３０の出力Cの相互タイミングはずれるが、分周器３０の出力Cとクロック制御信号Fの相互タイミングは変わらない。
【００３３】
ここで、Gを止めている期間はEXCLKの周期の整数倍であり、内部回路１１のリセット解除の不確定期間と、ＰＬＬ回路２０のジッタ分を加えた時間より長いことが必要となる。図１０から図１３に示した動作の場合、リセット解除の不確定期間がPLLCLKの1クロック、ＰＬＬ回路２０のジッタがPLLCLKの±0.5クロックのため、１＋０．５＋０．５＝２となり、PLLCLKの周期がEXCLKの周期の1/3のため、EXCLKの１周期分以上Gを停止するとこが必要になる。
【００３４】
図１０および図１１において、CS, WE, DATA はEXCLKの立ち下がりに同期して入力され、REQ1, REQ2, ACKはGの立ち上がりに同期して出力され、READYはGの立ち上がりに同期して出力されるが、READYを出力するとCSIの立ち下がりを待たずにREQ1を下げる。外部から入力したCSがD、Eを経由してCSIに伝わる前に、CSからD、CSEDGEを経由してFとして伝わり、内部回路１１のクロックを停止する。図１０および図１１では、共にCSIの立ち上がりがFの立ち上がりより遅く、Fの立ち下がりより早いので、どちらもDがm+08の時にCSIが内部回路に認識される。そのため、REQ1とREQ2の競合の程度は変わらない。
【００３５】
図１４および図１５は、第２実施形態において、内部回路１１のCSが下がってからREQ1をネゲートする場合の動作波形を示す。内部回路１１のCSが下がってからREQ1をネゲートするので、内部回路１１のCSとPLLCLKの位相が変わる場合がある。図１４は、PLLCLKが0.5クロック遅く、XRESETがPLLCLKの立ち上がりに間に合わない場合を示し、図１５は、PLLCLKが0.5クロック早く、XRESETがPLLCLKの立ち上がりに間に合う場合を示している。図１４では、Gがm+42の時にACK2が出力されるが、図１５では、Gがm+44の時にACK2が出力される。そのため、以降の内部回路１１の動作に違いが生じる。
【００３６】
図１６は、第３実施形態の集積回路１０の構成を示す図である。第３実施形態は、第２実施形態のＡＮＤゲート４３を、ＥＸＯＲゲート８０で置き換えたことが、第２実施形態と異なる。
【００３７】
第２実施形態では、Eの反転信号とDの論理積（ＡＮＤ）からCSEDGEを発生させていたが、第３実施形態では、Eの反転信号とDの排他的論理和ＥＸＯＲからCSEDGEを発生するのでCSの立ち上がりと立ち下がりでCSEDGEにパルスが出る。そのため、CSの立ち上がりと立ち下がりでGを停止できる。
【００３８】
図１７および図１８は、第３実施形態における動作波形を示す。図１４および図１５と同様に、図１７は、PLLCLKが0.5クロック遅く、XRESETがPLLCLKの立ち上がりに間に合わない場合を、図１８は、PLLCLKが0.5クロック早く、XRESETがPLLCLKの立ち上がりに間に合う場合を示している。図１７および図１８の場合、CS立ち下がり時にGを停止するので、図１７および図１８の両方で、Gがm+42の時にACK2が出力される。
【００３９】
図１９は、第４実施形態の集積回路１０の構成を示す図である。第４実施形態では、外部バスのトランザクション信号として、CSの代りにREとWEを使用する。
【００４０】
図１９に示すように、第４実施形態の集積回路１０は、第２実施形態の集積回路１０においてＦＦ４１、ＦＦ４２、ＡＮＤゲート４３およびセレクタ２５をなくし、ＦＦ５１、ＦＦ５２、ＡＮＤゲート５３、ＦＦ５４、ＦＦ５５、ＡＮＤゲート５６、ＯＲゲート５７、セレクタ５８およびセレクタ５８を加えた構成を備える。ＦＦ５１、ＦＦ５２およびＡＮＤゲート５３は、第２実施形態においてＦＦ４１、ＦＦ４２およびＡＮＤゲート４３がCSに対して発生したのと類似の信号をREに対して発生する。セレクタ５８は、通常動作時には外部から入力されるREを、試験動作時にはＦＦ５２の出力E1を、選択して内部回路１１に入力する。同様に、ＦＦ５４、ＦＦ５５およびＡＮＤゲート５６は、第２実施形態においてＦＦ４１、ＦＦ４２およびＡＮＤゲート４３がCSに対して発生したのと類似の信号をWEに対して発生する。セレクタ５９は、通常動作時には外部から入力されるWEを、試験動作時にはＦＦ５５の出力E2を、選択して内部回路１１に入力する。ＯＲゲート５７は、ＡＮＤゲート５３の出力REEDGEとＡＮＤゲート５６の出力WEEDGEの論理和を発生してＦＦ３１に入力する。
【００４１】
第４実施形態は、外部バスのトランザクション信号として、CSの代りにREとWEを使用する場合である。トランザクション信号が２つあるので第１実施形態の遅延回路に相当する回路が２つある。
【００４２】
図２０および図２１は、第４実施形態における動作波形を示す。図１０および図１１に示した第２実施形態では、EXCLKの立ち上がりに同期してCSからDが出力されるが、図２０および図２１では、EXCLK立ち上がりに同期してWEからD1が出力される点を除いて、第２実施形態と同じ動作となる。
【００４３】
図２２は、第５実施形態の回路システムの構成を示す図である。第５実施形態の回路システムでは、第２実施形態の集積回路１０内の遅延回路の一部を集積回路１０に設け、内部回路１１へのクロック停止のタイミングを外部で発生し、集積回路１０に入力する。
【００４４】
第５実施形態の回路システムは、集積回路１０、外部ホスト７１、外部リソース７２、アドレスデコーダー７３、ＦＦ７４、ＦＦ７５、ＦＦ７６、ＡＮＤゲート７７およびセレクタ７８を備える。ＦＦ７４、ＦＦ７５、ＦＦ７６、ＡＮＤゲート７７およびセレクタ７８が、集積回路１０外に設ける遅延回路を形成する。集積回路１０は、図８の第２実施形態の集積回路から、ＦＦ４１、ＦＦ４２、ＡＮＤゲート４３およびセレクタ２５が除かれ、ＦＦ６０を新たに備える。ＦＦ７４、ＦＦ７５およびＡＮＤゲート７７は、第２実施形態のCSEDGEと同じ信号XCLKENを発生する。XCLKENは、集積回路１０のＦＦ６０でEXCLKの１周期分遅延されてＦＦ３１に入力される。ＦＦ７６は、XCLKENのＦＦ６０での遅延に合わせて、ＦＦ７５の出力するCSの遅延信号EをEXCLKの１周期分遅延する。
【００４５】
第５実施形態のように、外部でクロック停止のタイミング信号を発生する場合も、PLLCLKとEXCLKの位相を合わせるために、ＦＦ２６〜ＦＦ２８からなる波形成形回路は必要である。
【００４６】
例えば、第５実施形態の回路システムにおいて、外部ホスト７１は、主制御部であり、集積回路１０の動作を制御する。実速度実動作試験の時は、集積回路１０に複雑な演算などを行わせ、その結果を受け取る。実速度実動作試験のためのテストパターンは、外部ホスト７１、外部リソース７２、 アドレスデコーダー７３、集積回路１０外に設ける遅延回路を形成するＦＦ７４、ＦＦ７５、ＦＦ７６、ＡＮＤゲート７７およびセレクタ７８は、集積回路１０同様にシミュレーションモデルで形成してもよい。
【００４７】
図２３および図２４は、第５実施形態における動作波形を示す。第５実施形態の場合、集積回路１０外でクロック停止信号XCLKENを作り、XCLKENを集積回路１０に入力後にEXCLKでラッチしてEXCLK同期とする。集積回路１０外にある、XCLKENを作る回路もEXCLKで動作するが、集積回路１０の入力回路の遅延バラツキの影響を受けないように、XCLKENを集積回路に入力後にEXCLKでラッチする。そのため、集積回路１０内部でクロック停止に使用するCDEDGEを作るときよりも、内部回路のCSがEXCLKの１クロック分遅くなる。
【００４８】
以上説明したように、実施形態では、外部からの外部バストランザクション信号を被試験集積回路内で遅延させ、その間に内部回路のクロック供給を止め、トランザクション信号が内部回路に伝わった後に内部回路のクロック供給を再開することで非同期入力による動作の違いを防ぎ、ＰＬＬ回路を使用した試験を安定して実施可能になる。
【００４９】
外部信号をもとにして外部バストランザクションを終了する場合も、外部バストランザクション終了信号を被試験集積回路内で遅延させ、その間に内部回路のクロック供給を止め、トランザクション終了信号が内部回路に伝わった後に内部回路のクロック供給を再開することで非同期入力による動作の違いを防ぎ、PLLを使用した試験を安定して実施可能になる。
【００５０】
ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００５１】
以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
外部クロックを逓倍して内部クロックを発生する内部クロック発生回路と、
前記内部クロックで動作し、外部バスとは非同期でデータを入出力するインターフェースを含み、トランザクション信号に応じて、外部バスとの間でデータの入出力動作を行う内部回路と、を備える集積回路であって、
前記トランザクション信号を所定時間遅延し、前記トランザクション信号の変化から前記所定時間の間アクティブになる停止信号を発生する遅延回路と、
試験モード時に、前記内部回路への前記内部クロックの供給を前記停止信号がアクティブの間停止し、前記停止信号が非アクティブなった後、前記内部クロックに同期して前記内部回路への前記内部クロックの供給を再開するように制御するクロック制御回路と、を備えることを特徴とする集積回路。
（付記２）
前記内部クロック発生回路は、ＰＬＬ回路を備える付記１に記載の集積回路。
（付記３）
前記集積回路の動作状態を制御するリセット信号を遅延すると共に前記内部クロックに同期する内部リセット信号に変換するリセット信号処理回路を備え、
前記内部リセット信号が前記クロック制御回路および前記内部回路に供給される付記１または２に記載の集積回路。
（付記４）
前記リセット信号処理回路は、
前記集積回路の動作状態を制御するリセット信号を前記外部クロックに同期してラッチする第１フリップフロップと、
前記第１フリップフロップの出力を前記内部クロックに同期してラッチする第２フリップフロップと、
前記第２フリップフロップの出力を前記内部クロックの周期分順次遅延させる１個以上のフリップフロップを備えるリセット遅延回路と、を備え、
前記リセット遅延回路の出力が前記内部回路に供給される付記３に記載の集積回路。
（付記５）
前記クロック制御回路は、
前記内部クロックを分周して、前記外部クロックと同じ周期の分周クロックを発生し、前記内部リセット信号に同期して動作を開始する分周器と、
前記分周クロックに同期して動作状態となり、前記内部クロックに同期して動作し、前記停止信号がアクティブの間クロック供給停止信号を発生するフリップフロップと、
前記内部クロックの前記内部回路への供給を、前記クロック供給停止信号がアクティブの間停止するゲートと、を備える付記１から４のいずれかに記載の集積回路。
（付記６）
前記トランザクション信号は、チップセレクト信号、またはリードイネーブル信号およびライトイネーブル信号である付記１から５のいずれかに記載の集積回路。
（付記７）
外部回路と、前記外部回路からアクセスされる集積回路と、を備える回路システムであって、
前記外部回路は、前記集積回路へのアクセス動作を前記第１クロックに同期して行い、
前記集積回路は、
前記外部回路から入力される前記第１クロックを逓倍して内部クロックを発生する内部クロック発生回路と、
前記内部クロックで動作し、前記外部回路とは非同期でデータを入出力するインターフェースを含み、前記外部回路からのトランザクション信号に応じて、前記外部回路との間でデータの入出力動作を開始する内部回路と、を備え、
前記外部回路は、前記集積回路にアクセスするために発生する前記トランザクション信号を第１所定時間遅延した第１遅延トランザクション信号、および前記第１遅延トランザクション信号をさらに第２所定時間遅延した第２遅延トランザクション信号、および前記トランザクション信号の発生から前記第１所定時間の間アクティブになる停止信号を発生する遅延回路を備え、
前記第１および第２遅延トランザクション信号、および前記停止信号が前記集積回路に入力され、
前記集積回路は、前記停止信号を前記第２所定時間遅延した遅延停止信号を発生する遅延回路と、試験モード時に、前記内部回路への前記内部クロックの供給を前記遅延停止信号がアクティブになる停止期間停止し、前記停止期間経過後、前記内部クロックに同期して前記内部回路への前記内部クロックの供給を再開するように制御するクロック制御回路と、を備え、前記第２遅延トランザクション信号が前記トランザクション信号として入力されることを特徴とする回路システム。
【符号の説明】
【００５２】
１０ 集積回路
１１ 内部回路
２０ 内部クロック発生回路（ＰＬＬ回路）
２１ クロック制御回路
２２ 遅延回路
２５ セレクタ
２７ 波形成形回路
３０ 分周器
【特許請求の範囲】
【請求項１】
外部クロックを逓倍して内部クロックを発生する内部クロック発生回路と、
前記内部クロックで動作し、外部バスとは非同期でデータを入出力するインターフェースを含み、トランザクション信号に応じて、外部バスとの間でデータの入出力動作を行う内部回路と、を備える集積回路であって、
前記トランザクション信号を所定時間遅延し、前記トランザクション信号の変化から前記所定時間の間アクティブになる停止信号を発生する遅延回路と、
試験モード時に、前記内部回路への前記内部クロックの供給を前記停止信号がアクティブの間停止し、前記停止信号が非アクティブなった後、前記内部クロックに同期して前記内部回路への前記内部クロックの供給を再開するように制御するクロック制御回路と、を備えることを特徴とする集積回路。
【請求項２】
前記内部クロック発生回路は、ＰＬＬ回路を備える請求項１に記載の集積回路。
【請求項３】
前記集積回路の動作状態を制御するリセット信号を遅延すると共に前記内部クロックに同期する内部リセット信号に変換するリセット信号処理回路を備え、
前記内部リセット信号が前記クロック制御回路および前記内部回路に供給される請求項１または２に記載の集積回路。
【請求項４】
前記クロック制御回路は、
前記内部クロックを分周して、前記外部クロックと同じ周期の分周クロックを発生し、前記内部リセット信号に同期して動作を開始する分周器と、
前記分周クロックに同期して動作状態となり、前記内部クロックに同期して動作し、前記停止信号がアクティブの間クロック供給停止信号を発生するフリップフロップと、
前記内部クロックの前記内部回路への供給を、前記クロック供給停止信号がアクティブの間停止するゲートと、を備える請求項１から３のいずれか１項に記載の集積回路。
【請求項５】
前記トランザクション信号は、チップセレクト信号、またはリードイネーブル信号およびライトイネーブル信号である請求項１から４のいずれか１項に記載の集積回路。
【請求項１】
外部クロックを逓倍して内部クロックを発生する内部クロック発生回路と、
前記内部クロックで動作し、外部バスとは非同期でデータを入出力するインターフェースを含み、トランザクション信号に応じて、外部バスとの間でデータの入出力動作を行う内部回路と、を備える集積回路であって、
前記トランザクション信号を所定時間遅延し、前記トランザクション信号の変化から前記所定時間の間アクティブになる停止信号を発生する遅延回路と、
試験モード時に、前記内部回路への前記内部クロックの供給を前記停止信号がアクティブの間停止し、前記停止信号が非アクティブなった後、前記内部クロックに同期して前記内部回路への前記内部クロックの供給を再開するように制御するクロック制御回路と、を備えることを特徴とする集積回路。
【請求項２】
前記内部クロック発生回路は、ＰＬＬ回路を備える請求項１に記載の集積回路。
【請求項３】
前記集積回路の動作状態を制御するリセット信号を遅延すると共に前記内部クロックに同期する内部リセット信号に変換するリセット信号処理回路を備え、
前記内部リセット信号が前記クロック制御回路および前記内部回路に供給される請求項１または２に記載の集積回路。
【請求項４】
前記クロック制御回路は、
前記内部クロックを分周して、前記外部クロックと同じ周期の分周クロックを発生し、前記内部リセット信号に同期して動作を開始する分周器と、
前記分周クロックに同期して動作状態となり、前記内部クロックに同期して動作し、前記停止信号がアクティブの間クロック供給停止信号を発生するフリップフロップと、
前記内部クロックの前記内部回路への供給を、前記クロック供給停止信号がアクティブの間停止するゲートと、を備える請求項１から３のいずれか１項に記載の集積回路。
【請求項５】
前記トランザクション信号は、チップセレクト信号、またはリードイネーブル信号およびライトイネーブル信号である請求項１から４のいずれか１項に記載の集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１１−１５０５３３（Ｐ２０１１−１５０５３３Ａ）
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願番号】特願２０１０−１１２３０（Ｐ２０１０−１１２３０）
【出願日】平成２２年１月２１日（２０１０．１．２１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２３年８月４日（２０１１．８．４）
【国際特許分類】
【出願日】平成２２年１月２１日（２０１０．１．２１）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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