集積回路
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、さらに詳細には、半導体基板上に製造される渦巻きインダクタおよび他の受動構成要素に関する。
【０００２】
【従来の技術】アナログ用途および無線用途用に設計されたＲＦデバイスおよびマイクロ波デバイスは、一般に、周波数範囲およびトランジスタ動作速度のためにＩＩＩ−Ｖ族ガリウムヒ素（ＧａＡｓ）材料を使用して製造されている。
【０００３】従来のシリコン・バイポーラ技術およびＣＭＯＳ技術が最新技術を進歩させ続け、特にバイポーラ回路がＧａＡｓ集積回路の動作周波数に近づくにつれて、回路設計者は、大手メーカにおいて使用される低コスト、高収量、大ウエハ直径のシリコン・ファンドリを利用して、いわゆる「ＩＩＩ−Ｖ族」構成要素の性能に匹敵しうる集積回路を製造するようになった。
【０００４】アナログ／混合信号回路の重要な構成要素は受動素子である。受動素子、すなわちインダクタおよび金属−絶縁体−金属（ＭＩＭ）コンデンサは、特に電圧制御発振器（ＶＣＯ）中のタンク回路の一部として高周波アナログ・デバイス中で必要とされる。
【０００５】１０〜１８オーム・センチメートルのシリコンとＩＩＩ−Ｖ族材料との主要な差の１つは、シリコンの比較的低い基板抵抗率であり、これは、１〜３桁程度低くなりうる。この低い抵抗率はバイポーラ・デバイスの機能にとって必要であるが、受動素子、特にオンチップ・インダクタのクオリティ（Ｑ）ファクタが著しく劣化する。例えば、直列共振ＬＣ回路のＱは、共振周波数におけるインダクタまたはコンデンサのリアクタンスを回路中の直列抵抗で割った値によって決定され、Ｑ＝Ｘ／Ｒで表される。Ｘは、インダクタのリアクタンス（２πｆＬ）またはコンデンサのリアクタンス（１／２πｆＣ）であり、Ｒは抵抗である。これらのインダクタには、基板に対する容量損失があり、それらのインダクタンスおよびＱファクタが高い周波数範囲において大きく低下する。シリコン基板上のインダクタ用のシミュレーション（ＳＰＩＣＥ）モデルは、クオリティ（Ｑ）値に悪影響を及ぼすファクタとして「インダクタ−基板間容量」を挙げている。
【０００６】シリコン技術またはシリコン・ゲルマニウム技術では、（ＩＩＩ−Ｖ族材料と比較して）抵抗率の比較的低い基板を使用して、デバイス間のクロストークおよび雑音を少なくする。低抵抗率ウエハ上に製造されるオンチップ・インダクタは、一般に不十分なＱファクタを有し、チップ・メーカは、追加の製造コストおよび複雑さを加えるオンチップ解決策または外来オンチップ解決策あるいはその両方を実施せざるを得ない。
【０００７】
【発明が解決しようとする課題】本発明は、低いＱおよび低い自己共振周波数を有する渦巻きインダクタなど受動構成要素の問題を克服する。
【０００８】
【課題を解決するための手段】本発明の集積回路は、半導体基板と、半導体基板中に形成された互いに実質上平行な複数の離間したトレンチであって、半導体基板の抵抗よりも大きい抵抗を有する材料で充填された分離トレンチと、前記複数の分離トレンチを実質的に覆うように半導体基板中に形成され、二酸化ケイ素、窒化ケイ素、およびポリシリコンからなるグループから選択される材料で充填された、前記分離トレンチよりも浅いトレンチと、半導体基板上に形成された絶縁層と、前記複数の分離トレンチ上の前記絶縁層の領域上に形成された、インダクタなどの受動構成要素とを含み、受動構成要素の下の前記複数の分離トレンチが半導体基板の抵抗に対して高い抵抗領域を形成する。本発明は、基板に対する容量損失を低減し、それによりオンチップ・インダクタのＱ値をさらに高める簡単な技法（トレンチ）を提供する。
【０００９】本発明はさらに、電子デバイスがその上に製造される真性シリコン半導体基板領域を、真性ポリシリコンで充填された酸化物被覆のディープ（深い）トレンチによって形成された高抵抗領域で置換し、それにより電子デバイスの基板に対する容量損失を低減する方法を提供する。電子デバイスがインダクタである場合、この技法は、インダクタのピークＱファクタを高める。
【００１０】本発明はさらに、１つまたは複数の高Ｑインダクタがその上に製造される、基板中にディープ・トレンチのアレイを製造する方法を提供する。
【００１１】本発明はさらに、回路間の電子クロストークに対して物理的障壁を形成するために半導体基板中にエッチングされるディープ・トレンチを形成することによってバイポーラ・デバイスを分離する方法を提供する。
【００１２】本発明はさらに、半導体基板中にエッチングされ、次いで低圧化学気相付着（ＬＰＣＶＤ）によって付着した酸化物で被覆され、ＬＰＣＶＤ真性ポリシリコンで充填されるトレンチを提供する。
【００１３】本発明はさらに、できるだけ多くの真性シリコン基板領域を酸化物／ポリシリコン充填ディープ・トレンチで置換し、実質上ただで、基板に対する容量損失が低減される方法を提供する。Ｑファクタの測定可能な増大が実現する。
【００１４】さらに、インダクタなど電子デバイスの下のディープ・トレンチの総面積を最大にし、かつ設計のグランド・ルールを維持することが望ましい。隣接する電子デバイス要素に衝撃を与えないように適切なトレンチ幅、およびトレンチ間の間隔を維持しなければならない。
【００１５】本発明はさらに、シリコンなど半導体基板のディープ・トレンチ置換を最大にするためにインダクタなど電子デバイスの下の全領域を覆う「クロスハッチした」トレンチの領域を提供する。
【００１６】本発明はさらに、一般にＣＭＯＳ集積回路中で使用される単一レベルまたは多重レベル金属層から構成される渦巻きインダクタを提供する。
【００１７】
【発明の実施の形態】次に図面を参照すると、図１に集積回路１０の断面図が示されている。インダクタ２０がその上に形成されるＳｉやＳｉＧｅなど半導体である基板１２が示されている。基板１２中には、分離トレンチ３０が製造されている。分離トレンチ３０は、デバイス分離またはコンデンサ電荷記憶のために基板１２中にエッチングされる。分離トレンチ３０の深さは、可変であり、設計グランド・ルールおよびデバイス動作ガイドラインによって決定される。インダクタのクオリティ（Ｑ）ファクタを最大にする好ましい実施形態は、分離トレンチ３０をシリコン基板１２中にできるだけ深く、例えば４μｍないし１０μｍの範囲内でエッチングすることである。分離トレンチ３０は、一般に基板１２の表面１４に対して深さ６μｍであり、一般に幅１μｍであり、中心間間隔２．５μｍで離間する。浅いトレンチ１５は、上面１４中に形成され、分離トレンチ３０が形成され、かつ材料で充填された後で材料で充填される。
【００１８】図２に、分離トレンチ３０の一部の拡大図を示す。分離トレンチ３０中には、２ないし５００（キロオーム）などの範囲内で半絶縁材料または高抵抗材料の層または複数の層がある。例えば真性ポリシリコンなどの材料３５は、トレンチ３０の底面から、例えばシリコンなどの基板１２の表面１４まで充填されるか、または共形付着で充填し、かつエッチバック方法または平坦化方法によって基板１２の表面１４から余分の膜を除去することによって充填される。本発明の好ましい実施形態は、低圧化学気相付着テトラエチルオルトケイ酸塩（ＬＰＣＶＤ ＴＥＯＳ）などによってトレンチ３０の内壁面を数千オングストロームの酸化ケイ素３２で被覆することである。酸化ケイ素３２は共形度が高い。酸化ケイ素３２または他の絶縁体を付着または形成した後、トレンチ３０を、例えばドープされていないＬＰＣＶＤポリシリコンなどの材料３５で過充填する。材料３５および上面１４は、化学機械研磨（ＣＭＰ）によって平坦化する。二酸化ケイ素３２に代えて、窒化ケイ素を用いることもできる。
【００１９】追加の処理ステップを実施して、例えば深さ５５００オングストロームの浅いトレンチ１５を上面１４の下に形成する。浅いトレンチ１５は、トレンチ３０の上部を除去し、また上面が長方形形状または正方形形状を有するようにすべてのトレンチよりも広く、かつすべてのトレンチと同じ長さか、またはすべてのトレンチよりも長い。浅いトレンチ１５は二酸化ケイ素、窒化ケイ素または真性ポリシリコンのような材料で充填される。
【００２０】また、追加のステップを実施して、バイポーラｎ型およびｐ型ＦＥＴなどのデバイスを基板１２中に形成する。
【００２１】上面１４の上には、金属層３７、３８、３９から構成されるメタライゼーションの３つの層が示されている。金属層３７、３８、３９をそれぞれ絶縁層４１、４２、４３上に形成する。ビアまたはスタッドをそれぞれ絶縁層４１、４２、４３中に穿孔し、タングステン、Ａｌ、ＡｌＣｕ、Ａｌ2Ｃｕ、およびＣｕからなるグループから選択される金属など導電性金属で充填して、基板１２中のデバイスと金属層３７間および金属層３７〜３９間に電気相互接続を形成する。金属層３７、３８、３９をパターニングまたはエッチングし、次いでＳｉＯ2などレベル間誘電体４６、４７、４８をそれぞれ付着するか、またはフロー可能な酸化物でフローさせる。あるいは、金属層３７、３８、３９を、最初にレベル間誘電体中に形成されたチャネルまたはグルーブ中にブランケット付着し、化学機械研磨（ＣＭＰ）を実施して、チャネル中の金属を分離するレベル間誘電体との共面を形成する。金属層３９が最後の金属層である場合、レベル間誘電体４８は省略できる。図１に示すように、金属層およびレベル間誘電体はＣＭＰによって平坦化される。絶縁層４１、４２、４３もＣＭＰによって平坦化される。
【００２２】金属層３７〜３９とともに、リソグラフィ・パターニング、配線金属層のサブトラクティブ・エッチング、またはレベル間層４１〜４３のパターニング、金属による誘電体充填、およびＣＭＰによるダマシン研磨によってオンチップ・インダクタ２０を製造する。渦巻きインダクタなどインダクタ２０は、金属層３７〜３９の単一レベルまたは多重レベルから形成することができる。図１において、２つの金属レベル、金属層３８および３９は、参照により本発明の一部となる１９９５年８月２９日発行のＭ．ソユール（Soyuer）他の米国特許出願第５４４６３１１号に詳細に説明されているレベル間ビア４５を介して一緒に分路される。
【００２３】図３は、図１に断面で示されたようなオンチップ・インダクタ２０の平面図である。渦巻きインダクタ２０は浅いトレンチ１５上に形成される。浅いトレンチ１５は、互いに平行な複数の分離トレンチ３０上にある。インダクタ２０の一端は端子５１のところにあり、他端は端子５２のところにある。
【００２４】図４は、浅いトレンチ１５、ならびに平行な分離トレンチ３０と分離トレンチ３０に交差する平行な分離トレンチ５４とによって形成されるクロスハッチ分離トレンチの平面図である。その上に形成されたインダクタ２０は図４に示されていない。いわゆる「クロスハッチ」レイアウトは、シリコン基板材料の体積を３：１よりも大きい率で交換する。
【００２５】図５は、渦巻きインダクタのインダクタンス対周波数を示すグラフである。渦巻きインダクタは、図１に従って構成した。曲線６２は、結合された金属層３８および３９を有する６巻き渦巻きインダクタのインダクタンスを示す。真下にあるディープ・トレンチ３０を有するデバイスは、曲線６４によって示されるより高いピークＱ値を有する。曲線６４はまた、所与の周波数に対してより高いＱ値を示す。
【００２６】曲線６３は、６巻き渦巻きインダクタの下にディープ・トレンチ３０がない場合の上記のインダクタンスを示す。
【００２７】曲線６５は、６巻き渦巻きインダクタの下にディープ・トレンチ３０がない場合の上記のＱ値を示す。
【００２８】以上、半導体基板中に形成された高抵抗領域上にインダクタなど受動構成要素を含み、高抵抗領域または体積が複数の平行な分離トレンチまたはクロスハッチ分離トレンチを含む集積回路について説明し、図示したが、頭記の請求の範囲によってのみ限定される本発明の広い範囲から逸脱することなく修正および変更を加えることができることが当業者には明らかであろう。
【００２９】まとめとして、本発明の構成に関して以下の事項を開示する。
【００３０】（１）半導体基板と、前記半導体基板中に形成された互いに実質上平行な複数の離間した分離トレンチであって、前記基板の抵抗よりも大きい抵抗を有する材料で充填され、かつ前記複数のトレンチ上に連続的な表面を形成するために前記トレンチの上面まで充填される複数の離間した分離トレンチと、前記複数の離間したトレンチ上に形成された絶縁層と、前記複数の離間したトレンチ上に形成された受動構成要素とを含み、それにより前記受動構成要素の下の前記複数の離間したトレンチが前記基板の抵抗に対して高い抵抗領域を形成する集積回路。
（２）前記分離トレンチが、前記複数の分離トレンチの側壁上に形成された絶縁層をさらに含む上記（１）に記載の集積回路。
（３）前記絶縁層が、二酸化ケイ素および窒化ケイ素からなるグループから選択される上記（２）に記載の集積回路。
（４）前記分離トレンチが、二酸化ケイ素、窒化ケイ素、およびポリシリコンからなるグループから選択される材料で充填される上記（２）に記載の集積回路。
（５）二酸化ケイ素、窒化ケイ素、およびポリシリコンからなるグループから選択される材料で充填される浅いトレンチをさらに含み、かつ前記浅いトレンチが、３つの前記分離トレンチよりも広く、かつ前記複数の分離トレンチが配置される前記基板中に形成される上記（１）に記載の集積回路。
（６）前記第１の複数の離間したトレンチに交差する、前記半導体基板中に形成された互いに実質上平行な第２の複数の離間したトレンチをさらに含む上記（１）に記載の集積回路。
（７）前記第２の複数の離間したトレンチが前記第１の複数のトレンチと同じ位置に形成され、クロスハッチ・パターンを形成する上記（６）に記載の集積回路。
（８）前記第１および第２の複数の離間したトレンチが前記基板の体積を３対１またはそれよりも大きい比率で置換する上記（７）に記載の集積回路。
（９）半導体基板中に互いに実質上平行な複数の離間したトレンチを形成するステップと、前記トレンチを前記基板の抵抗よりも大きい抵抗を有する材料で充填し、かつ前記複数のトレンチ上に連続的な表面を形成するために前記トレンチを前記トレンチの上面まで充填するステップと、前記複数のトレンチ上に絶縁層を形成するステップと、前記複数のトレンチ上の前記絶縁層上に受動構成要素を形成するステップとを含む集積回路を形成する方法。
【図面の簡単な説明】
【図１】本発明の一実施形態の断面図（縮尺は一定でない）である。
【図２】分離トレンチ３０を示す図１の一部の拡大図である。
【図３】図１の実施形態の平面図である。
【図４】クロスハッチ分離トレンチ上にビアおよび金属層３７〜３９を付着する前の図１の代替実施形態の平面図である。
【図５】図１に従って作成した渦巻きインダクタのインダクタンスを周波数の関数として示すグラフである。参照のために、下に分離トレンチを使用せずに作成した渦巻きインダクタのインダクタンスも同じシリコン・ウエハ上に製造されたものとして示してある。周波数の関数としてのインダクタのＱファクタも示してある。
【符号の説明】
１０ 集積回路
１２ 基板
１４ 表面
１５ 浅いトレンチ
２０ インダクタ
３０ 分離トレンチ
３２ 酸化ケイ素
３５ 材料
３７ 金属層
３８ 金属層
３９ 金属層
４１ 絶縁層
４２ 絶縁層
４３ 絶縁層
４５ レベル間ビア
４８ レベル間誘電体
５１ 端子
５２ 端子
【０００１】
【発明の属する技術分野】本発明は、集積回路に関し、さらに詳細には、半導体基板上に製造される渦巻きインダクタおよび他の受動構成要素に関する。
【０００２】
【従来の技術】アナログ用途および無線用途用に設計されたＲＦデバイスおよびマイクロ波デバイスは、一般に、周波数範囲およびトランジスタ動作速度のためにＩＩＩ−Ｖ族ガリウムヒ素（ＧａＡｓ）材料を使用して製造されている。
【０００３】従来のシリコン・バイポーラ技術およびＣＭＯＳ技術が最新技術を進歩させ続け、特にバイポーラ回路がＧａＡｓ集積回路の動作周波数に近づくにつれて、回路設計者は、大手メーカにおいて使用される低コスト、高収量、大ウエハ直径のシリコン・ファンドリを利用して、いわゆる「ＩＩＩ−Ｖ族」構成要素の性能に匹敵しうる集積回路を製造するようになった。
【０００４】アナログ／混合信号回路の重要な構成要素は受動素子である。受動素子、すなわちインダクタおよび金属−絶縁体−金属（ＭＩＭ）コンデンサは、特に電圧制御発振器（ＶＣＯ）中のタンク回路の一部として高周波アナログ・デバイス中で必要とされる。
【０００５】１０〜１８オーム・センチメートルのシリコンとＩＩＩ−Ｖ族材料との主要な差の１つは、シリコンの比較的低い基板抵抗率であり、これは、１〜３桁程度低くなりうる。この低い抵抗率はバイポーラ・デバイスの機能にとって必要であるが、受動素子、特にオンチップ・インダクタのクオリティ（Ｑ）ファクタが著しく劣化する。例えば、直列共振ＬＣ回路のＱは、共振周波数におけるインダクタまたはコンデンサのリアクタンスを回路中の直列抵抗で割った値によって決定され、Ｑ＝Ｘ／Ｒで表される。Ｘは、インダクタのリアクタンス（２πｆＬ）またはコンデンサのリアクタンス（１／２πｆＣ）であり、Ｒは抵抗である。これらのインダクタには、基板に対する容量損失があり、それらのインダクタンスおよびＱファクタが高い周波数範囲において大きく低下する。シリコン基板上のインダクタ用のシミュレーション（ＳＰＩＣＥ）モデルは、クオリティ（Ｑ）値に悪影響を及ぼすファクタとして「インダクタ−基板間容量」を挙げている。
【０００６】シリコン技術またはシリコン・ゲルマニウム技術では、（ＩＩＩ−Ｖ族材料と比較して）抵抗率の比較的低い基板を使用して、デバイス間のクロストークおよび雑音を少なくする。低抵抗率ウエハ上に製造されるオンチップ・インダクタは、一般に不十分なＱファクタを有し、チップ・メーカは、追加の製造コストおよび複雑さを加えるオンチップ解決策または外来オンチップ解決策あるいはその両方を実施せざるを得ない。
【０００７】
【発明が解決しようとする課題】本発明は、低いＱおよび低い自己共振周波数を有する渦巻きインダクタなど受動構成要素の問題を克服する。
【０００８】
【課題を解決するための手段】本発明の集積回路は、半導体基板と、半導体基板中に形成された互いに実質上平行な複数の離間したトレンチであって、半導体基板の抵抗よりも大きい抵抗を有する材料で充填された分離トレンチと、前記複数の分離トレンチを実質的に覆うように半導体基板中に形成され、二酸化ケイ素、窒化ケイ素、およびポリシリコンからなるグループから選択される材料で充填された、前記分離トレンチよりも浅いトレンチと、半導体基板上に形成された絶縁層と、前記複数の分離トレンチ上の前記絶縁層の領域上に形成された、インダクタなどの受動構成要素とを含み、受動構成要素の下の前記複数の分離トレンチが半導体基板の抵抗に対して高い抵抗領域を形成する。本発明は、基板に対する容量損失を低減し、それによりオンチップ・インダクタのＱ値をさらに高める簡単な技法（トレンチ）を提供する。
【０００９】本発明はさらに、電子デバイスがその上に製造される真性シリコン半導体基板領域を、真性ポリシリコンで充填された酸化物被覆のディープ（深い）トレンチによって形成された高抵抗領域で置換し、それにより電子デバイスの基板に対する容量損失を低減する方法を提供する。電子デバイスがインダクタである場合、この技法は、インダクタのピークＱファクタを高める。
【００１０】本発明はさらに、１つまたは複数の高Ｑインダクタがその上に製造される、基板中にディープ・トレンチのアレイを製造する方法を提供する。
【００１１】本発明はさらに、回路間の電子クロストークに対して物理的障壁を形成するために半導体基板中にエッチングされるディープ・トレンチを形成することによってバイポーラ・デバイスを分離する方法を提供する。
【００１２】本発明はさらに、半導体基板中にエッチングされ、次いで低圧化学気相付着（ＬＰＣＶＤ）によって付着した酸化物で被覆され、ＬＰＣＶＤ真性ポリシリコンで充填されるトレンチを提供する。
【００１３】本発明はさらに、できるだけ多くの真性シリコン基板領域を酸化物／ポリシリコン充填ディープ・トレンチで置換し、実質上ただで、基板に対する容量損失が低減される方法を提供する。Ｑファクタの測定可能な増大が実現する。
【００１４】さらに、インダクタなど電子デバイスの下のディープ・トレンチの総面積を最大にし、かつ設計のグランド・ルールを維持することが望ましい。隣接する電子デバイス要素に衝撃を与えないように適切なトレンチ幅、およびトレンチ間の間隔を維持しなければならない。
【００１５】本発明はさらに、シリコンなど半導体基板のディープ・トレンチ置換を最大にするためにインダクタなど電子デバイスの下の全領域を覆う「クロスハッチした」トレンチの領域を提供する。
【００１６】本発明はさらに、一般にＣＭＯＳ集積回路中で使用される単一レベルまたは多重レベル金属層から構成される渦巻きインダクタを提供する。
【００１７】
【発明の実施の形態】次に図面を参照すると、図１に集積回路１０の断面図が示されている。インダクタ２０がその上に形成されるＳｉやＳｉＧｅなど半導体である基板１２が示されている。基板１２中には、分離トレンチ３０が製造されている。分離トレンチ３０は、デバイス分離またはコンデンサ電荷記憶のために基板１２中にエッチングされる。分離トレンチ３０の深さは、可変であり、設計グランド・ルールおよびデバイス動作ガイドラインによって決定される。インダクタのクオリティ（Ｑ）ファクタを最大にする好ましい実施形態は、分離トレンチ３０をシリコン基板１２中にできるだけ深く、例えば４μｍないし１０μｍの範囲内でエッチングすることである。分離トレンチ３０は、一般に基板１２の表面１４に対して深さ６μｍであり、一般に幅１μｍであり、中心間間隔２．５μｍで離間する。浅いトレンチ１５は、上面１４中に形成され、分離トレンチ３０が形成され、かつ材料で充填された後で材料で充填される。
【００１８】図２に、分離トレンチ３０の一部の拡大図を示す。分離トレンチ３０中には、２ないし５００（キロオーム）などの範囲内で半絶縁材料または高抵抗材料の層または複数の層がある。例えば真性ポリシリコンなどの材料３５は、トレンチ３０の底面から、例えばシリコンなどの基板１２の表面１４まで充填されるか、または共形付着で充填し、かつエッチバック方法または平坦化方法によって基板１２の表面１４から余分の膜を除去することによって充填される。本発明の好ましい実施形態は、低圧化学気相付着テトラエチルオルトケイ酸塩（ＬＰＣＶＤ ＴＥＯＳ）などによってトレンチ３０の内壁面を数千オングストロームの酸化ケイ素３２で被覆することである。酸化ケイ素３２は共形度が高い。酸化ケイ素３２または他の絶縁体を付着または形成した後、トレンチ３０を、例えばドープされていないＬＰＣＶＤポリシリコンなどの材料３５で過充填する。材料３５および上面１４は、化学機械研磨（ＣＭＰ）によって平坦化する。二酸化ケイ素３２に代えて、窒化ケイ素を用いることもできる。
【００１９】追加の処理ステップを実施して、例えば深さ５５００オングストロームの浅いトレンチ１５を上面１４の下に形成する。浅いトレンチ１５は、トレンチ３０の上部を除去し、また上面が長方形形状または正方形形状を有するようにすべてのトレンチよりも広く、かつすべてのトレンチと同じ長さか、またはすべてのトレンチよりも長い。浅いトレンチ１５は二酸化ケイ素、窒化ケイ素または真性ポリシリコンのような材料で充填される。
【００２０】また、追加のステップを実施して、バイポーラｎ型およびｐ型ＦＥＴなどのデバイスを基板１２中に形成する。
【００２１】上面１４の上には、金属層３７、３８、３９から構成されるメタライゼーションの３つの層が示されている。金属層３７、３８、３９をそれぞれ絶縁層４１、４２、４３上に形成する。ビアまたはスタッドをそれぞれ絶縁層４１、４２、４３中に穿孔し、タングステン、Ａｌ、ＡｌＣｕ、Ａｌ2Ｃｕ、およびＣｕからなるグループから選択される金属など導電性金属で充填して、基板１２中のデバイスと金属層３７間および金属層３７〜３９間に電気相互接続を形成する。金属層３７、３８、３９をパターニングまたはエッチングし、次いでＳｉＯ2などレベル間誘電体４６、４７、４８をそれぞれ付着するか、またはフロー可能な酸化物でフローさせる。あるいは、金属層３７、３８、３９を、最初にレベル間誘電体中に形成されたチャネルまたはグルーブ中にブランケット付着し、化学機械研磨（ＣＭＰ）を実施して、チャネル中の金属を分離するレベル間誘電体との共面を形成する。金属層３９が最後の金属層である場合、レベル間誘電体４８は省略できる。図１に示すように、金属層およびレベル間誘電体はＣＭＰによって平坦化される。絶縁層４１、４２、４３もＣＭＰによって平坦化される。
【００２２】金属層３７〜３９とともに、リソグラフィ・パターニング、配線金属層のサブトラクティブ・エッチング、またはレベル間層４１〜４３のパターニング、金属による誘電体充填、およびＣＭＰによるダマシン研磨によってオンチップ・インダクタ２０を製造する。渦巻きインダクタなどインダクタ２０は、金属層３７〜３９の単一レベルまたは多重レベルから形成することができる。図１において、２つの金属レベル、金属層３８および３９は、参照により本発明の一部となる１９９５年８月２９日発行のＭ．ソユール（Soyuer）他の米国特許出願第５４４６３１１号に詳細に説明されているレベル間ビア４５を介して一緒に分路される。
【００２３】図３は、図１に断面で示されたようなオンチップ・インダクタ２０の平面図である。渦巻きインダクタ２０は浅いトレンチ１５上に形成される。浅いトレンチ１５は、互いに平行な複数の分離トレンチ３０上にある。インダクタ２０の一端は端子５１のところにあり、他端は端子５２のところにある。
【００２４】図４は、浅いトレンチ１５、ならびに平行な分離トレンチ３０と分離トレンチ３０に交差する平行な分離トレンチ５４とによって形成されるクロスハッチ分離トレンチの平面図である。その上に形成されたインダクタ２０は図４に示されていない。いわゆる「クロスハッチ」レイアウトは、シリコン基板材料の体積を３：１よりも大きい率で交換する。
【００２５】図５は、渦巻きインダクタのインダクタンス対周波数を示すグラフである。渦巻きインダクタは、図１に従って構成した。曲線６２は、結合された金属層３８および３９を有する６巻き渦巻きインダクタのインダクタンスを示す。真下にあるディープ・トレンチ３０を有するデバイスは、曲線６４によって示されるより高いピークＱ値を有する。曲線６４はまた、所与の周波数に対してより高いＱ値を示す。
【００２６】曲線６３は、６巻き渦巻きインダクタの下にディープ・トレンチ３０がない場合の上記のインダクタンスを示す。
【００２７】曲線６５は、６巻き渦巻きインダクタの下にディープ・トレンチ３０がない場合の上記のＱ値を示す。
【００２８】以上、半導体基板中に形成された高抵抗領域上にインダクタなど受動構成要素を含み、高抵抗領域または体積が複数の平行な分離トレンチまたはクロスハッチ分離トレンチを含む集積回路について説明し、図示したが、頭記の請求の範囲によってのみ限定される本発明の広い範囲から逸脱することなく修正および変更を加えることができることが当業者には明らかであろう。
【００２９】まとめとして、本発明の構成に関して以下の事項を開示する。
【００３０】（１）半導体基板と、前記半導体基板中に形成された互いに実質上平行な複数の離間した分離トレンチであって、前記基板の抵抗よりも大きい抵抗を有する材料で充填され、かつ前記複数のトレンチ上に連続的な表面を形成するために前記トレンチの上面まで充填される複数の離間した分離トレンチと、前記複数の離間したトレンチ上に形成された絶縁層と、前記複数の離間したトレンチ上に形成された受動構成要素とを含み、それにより前記受動構成要素の下の前記複数の離間したトレンチが前記基板の抵抗に対して高い抵抗領域を形成する集積回路。
（２）前記分離トレンチが、前記複数の分離トレンチの側壁上に形成された絶縁層をさらに含む上記（１）に記載の集積回路。
（３）前記絶縁層が、二酸化ケイ素および窒化ケイ素からなるグループから選択される上記（２）に記載の集積回路。
（４）前記分離トレンチが、二酸化ケイ素、窒化ケイ素、およびポリシリコンからなるグループから選択される材料で充填される上記（２）に記載の集積回路。
（５）二酸化ケイ素、窒化ケイ素、およびポリシリコンからなるグループから選択される材料で充填される浅いトレンチをさらに含み、かつ前記浅いトレンチが、３つの前記分離トレンチよりも広く、かつ前記複数の分離トレンチが配置される前記基板中に形成される上記（１）に記載の集積回路。
（６）前記第１の複数の離間したトレンチに交差する、前記半導体基板中に形成された互いに実質上平行な第２の複数の離間したトレンチをさらに含む上記（１）に記載の集積回路。
（７）前記第２の複数の離間したトレンチが前記第１の複数のトレンチと同じ位置に形成され、クロスハッチ・パターンを形成する上記（６）に記載の集積回路。
（８）前記第１および第２の複数の離間したトレンチが前記基板の体積を３対１またはそれよりも大きい比率で置換する上記（７）に記載の集積回路。
（９）半導体基板中に互いに実質上平行な複数の離間したトレンチを形成するステップと、前記トレンチを前記基板の抵抗よりも大きい抵抗を有する材料で充填し、かつ前記複数のトレンチ上に連続的な表面を形成するために前記トレンチを前記トレンチの上面まで充填するステップと、前記複数のトレンチ上に絶縁層を形成するステップと、前記複数のトレンチ上の前記絶縁層上に受動構成要素を形成するステップとを含む集積回路を形成する方法。
【図面の簡単な説明】
【図１】本発明の一実施形態の断面図（縮尺は一定でない）である。
【図２】分離トレンチ３０を示す図１の一部の拡大図である。
【図３】図１の実施形態の平面図である。
【図４】クロスハッチ分離トレンチ上にビアおよび金属層３７〜３９を付着する前の図１の代替実施形態の平面図である。
【図５】図１に従って作成した渦巻きインダクタのインダクタンスを周波数の関数として示すグラフである。参照のために、下に分離トレンチを使用せずに作成した渦巻きインダクタのインダクタンスも同じシリコン・ウエハ上に製造されたものとして示してある。周波数の関数としてのインダクタのＱファクタも示してある。
【符号の説明】
１０ 集積回路
１２ 基板
１４ 表面
１５ 浅いトレンチ
２０ インダクタ
３０ 分離トレンチ
３２ 酸化ケイ素
３５ 材料
３７ 金属層
３８ 金属層
３９ 金属層
４１ 絶縁層
４２ 絶縁層
４３ 絶縁層
４５ レベル間ビア
４８ レベル間誘電体
５１ 端子
５２ 端子
【特許請求の範囲】
【請求項１】半導体基板と、前記半導体基板中に形成された互いに実質上平行な複数の離間した分離トレンチであって、前記半導体基板の抵抗よりも大きい抵抗を有する材料で充填された分離トレンチと、前記複数の分離トレンチを実質的に覆うように前記半導体基板中に形成され、二酸化ケイ素、窒化ケイ素、およびポリシリコンからなるグループから選択される材料で充填された、前記分離トレンチよりも浅いトレンチと、前記半導体基板上に形成された絶縁層と、前記複数の分離トレンチ上の前記絶縁層の領域上に形成された受動構成要素とを含み、前記受動構成要素の下の前記複数の分離トレンチが前記半導体基板の抵抗に対して高い抵抗領域を形成する集積回路。
【請求項２】前記複数の分離トレンチと交差し、前記複数の分離トレンチとクロスハッチ・パターンを形成する、前記半導体基板中に形成された互いに実質上平行な複数の離間した第２の分離トレンチをさらに含む請求項１に記載の集積回路。
【請求項３】前記交差する２組のトレンチが前記基板の体積を３対１またはそれよりも大きい比率で置換する請求項２に記載の集積回路。
【請求項４】前記受動構成要素がインダクタである、請求項１〜３のいずれか１項に記載の集積回路。
【請求項１】半導体基板と、前記半導体基板中に形成された互いに実質上平行な複数の離間した分離トレンチであって、前記半導体基板の抵抗よりも大きい抵抗を有する材料で充填された分離トレンチと、前記複数の分離トレンチを実質的に覆うように前記半導体基板中に形成され、二酸化ケイ素、窒化ケイ素、およびポリシリコンからなるグループから選択される材料で充填された、前記分離トレンチよりも浅いトレンチと、前記半導体基板上に形成された絶縁層と、前記複数の分離トレンチ上の前記絶縁層の領域上に形成された受動構成要素とを含み、前記受動構成要素の下の前記複数の分離トレンチが前記半導体基板の抵抗に対して高い抵抗領域を形成する集積回路。
【請求項２】前記複数の分離トレンチと交差し、前記複数の分離トレンチとクロスハッチ・パターンを形成する、前記半導体基板中に形成された互いに実質上平行な複数の離間した第２の分離トレンチをさらに含む請求項１に記載の集積回路。
【請求項３】前記交差する２組のトレンチが前記基板の体積を３対１またはそれよりも大きい比率で置換する請求項２に記載の集積回路。
【請求項４】前記受動構成要素がインダクタである、請求項１〜３のいずれか１項に記載の集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【特許番号】特許第３０５３６１３号（Ｐ３０５３６１３）
【登録日】平成１２年４月７日（２０００．４．７）
【発行日】平成１２年６月１９日（２０００．６．１９）
【国際特許分類】
【出願番号】特願平１０−１９６８３４
【出願日】平成１０年７月１３日（１９９８．７．１３）
【公開番号】特開２０００−４０７８９（Ｐ２０００−４０７８９Ａ）
【公開日】平成１２年２月８日（２０００．２．８）
【審査請求日】平成１１年７月１２日（１９９９．７．１２）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレイション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【参考文献】
【文献】特開 平１０−３２１８０２（ＪＰ，Ａ）
【登録日】平成１２年４月７日（２０００．４．７）
【発行日】平成１２年６月１９日（２０００．６．１９）
【国際特許分類】
【出願日】平成１０年７月１３日（１９９８．７．１３）
【公開番号】特開２０００−４０７８９（Ｐ２０００−４０７８９Ａ）
【公開日】平成１２年２月８日（２０００．２．８）
【審査請求日】平成１１年７月１２日（１９９９．７．１２）
【出願人】（３９０００９５３１）インターナショナル・ビジネス・マシーンズ・コーポレイション (4,084)
【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＳＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ
【参考文献】
【文献】特開 平１０−３２１８０２（ＪＰ，Ａ）
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