電子端末装置及び電子連動装置
【課題】ＣＰＵから入出力のポートを指定する出力用アドレスバスと入力用アドレスバスのアドレスバスを共通化してアドレスバスのいずれかのビットに生じた固定故障を確実に検知する。
【解決手段】 出力用アドレスデコーダ１３及びフィードバック用アドレスデコーダ１４とＣＰＵ１１との間を共通のアドレスバス１８で接続し、出力用アドレスデコーダ１３の制御出力端子を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子を指定するアドレスはデコード順を逆に設定して、アドレスバス１８のいずれかのビットが「０」又は「１」に固定故障すると正常と異なる入力ポート１６をＣＰＵ１１で読み取り、アドレスバス１８の固定故障を確実に検知する。
【解決手段】 出力用アドレスデコーダ１３及びフィードバック用アドレスデコーダ１４とＣＰＵ１１との間を共通のアドレスバス１８で接続し、出力用アドレスデコーダ１３の制御出力端子を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子を指定するアドレスはデコード順を逆に設定して、アドレスバス１８のいずれかのビットが「０」又は「１」に固定故障すると正常と異なる入力ポート１６をＣＰＵ１１で読み取り、アドレスバス１８の固定故障を確実に検知する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、鉄道の信号保安装置の入出力回路として使用する電子端末装置及び電子連動装置に関するものである。
【背景技術】
【０００２】
鉄道で信号機や転てつ器などの相互間で、その取扱いについて一定の順序及び制限を付ける電子連動装置は、外部機器との入出力回路にＣＰＵと制御出力ユニットを有する電子端末装置を使用し、電子端末装置と連動論理部との間を例えば光ＬＡＮからなる伝送路で接続している。この電子端末装置の制御出力ユニットは、出力回路とこの出力回路に対応したフィードバック入力回路を有し、回路の健全性確認を行っている。そして特許文献１や特許文献２に示すように、ＣＰＵから入出力のポートを指定するアドレスバスの固定故障を検知するために、アドレスバスを出力用アドレスバスと入力用アドレスバスとに分けて構成している。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
装置の小型化をはかるために、出力用アドレスバスと入力用アドレスバスを共通化すると、アドレスバスのいずれかのビットが「０」又は「１」に固定故障した場合に、意図した個所と違うポートに対して出力されるが、それに対応したフィードバック入力も同じポートを指定してしまうため、出力ポートと入力ポートが一致して固定故障を検知できず、このため装置の小型化が求められているにもかかわらず、アドレスバスを出力用アドレスバスと入力用アドレスバスとに分けて構成せざるを得なかった。
【０００４】
この発明は、このような問題を解消し、ＣＰＵから入出力のポートを指定する出力用アドレスバスと入力用アドレスバスを共通化するとともにアドレスバスのいずれかのビットに生じた固定故障を確実に検知することができる電子端末装置とそれを使用した電子連動装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
この発明の電子端末装置は、送信されたデータをＣＰＵで処理して制御出力ユニットを介して外部機器に出力させる電子端末装置において、前記制御出力ユニットは、出力用アドレスデコーダとフィードバック用アドレスデコーダと複数系の出力ポートと該出力ポートにそれぞれ対応する複数系の入力ポート及び前記同系の前記出力ポートと前記入力ポートにそれぞれ接続された複数系の出力回路を有し、前記出力用アドレスデコーダと前記フィードバック用アドレスデコーダは、前記ＣＰＵと共通のアドレスバスで接続され、前記出力アドレスデコーダは前記複数系の出力ポートにそれぞれ対応する出力選択信号を出力する制御出力端子を有し、前記フィードバック用アドレスデコーダは前記複数系の入力ポートにそれぞれ対応するフィードバック選択信号を出力する制御出力端子を有し、前記出力用アドレスデコーダの制御出力端子を指定するアドレスとそれに対応する前記フィードバック用アドレスデコーダの制御出力端子を指定するアドレスはデコード順を逆に設定され、前記出力ポートと前記入力ポートは、前記ＣＰＵとデータバスで接続され、前記出力ポートはそれぞれ前記出力アドレスデコーダから出力する出力選択信号を入力して前記ＣＰＵから出力される駆動信号を前記出力回路に出力し、前記入力ポートはそれぞれ前記フィードバック用アドレスデコーダから出力するフィードバック選択信号を入力して前記出力回路から入力するフィードバック信号を前記ＣＰＵに出力することを特徴とする。
【０００６】
この発明の電子連動装置は、前記電子端末装置と、該電子端末装置に伝送路を介して接続された連動論理部を有することを特徴とする。
【発明の効果】
【０００７】
制御出力ユニットの出力用アドレスデコーダ及びフィードバック用アドレスデコーダとＣＰＵとの間を共通のアドレスバスで接続し、出力用アドレスデコーダの制御出力端子を指定するアドレスとそれに対応するフィードバック用アドレスデコーダの制御出力端子を指定するアドレスはデコード順を逆に設定することにより、アドレスバスのいずれかのビットが「０」又は「１」に固定故障すると正常と異なる入力ポートをＣＰＵで読み取り、アドレスバスの固定故障を確実に検知することができる。
【０００８】
また、制御出力ユニットの出力用アドレスデコーダ及びフィードバック用アドレスデコーダとＣＰＵとの間を共通のアドレスバスで接続することにより、アドレスバスの本数を半減して故障率を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】この発明の電子端末装置の構成を示すブロック図である。
【図２】制御出力ユニットの構成を示すブロック図である。
【図３】アドレスバスの最下位ビットに「１」固定故障が生じたときの制御出力アドレスとフィードバックアドレスの状態図である。
【発明を実施するための形態】
【００１０】
図１は、この発明の電子端末装置の構成を示すブロック図である。電子端末装置１０は、ＣＰＵ１１と制御出力ユニット１２を有する。ＣＰＵ１１は連動論理部２０から伝送路３０を介して送信された受信データを処理して制御出力ユニット１２を介して外部機器のリレーユニット４０に出力させる。
【００１１】
制御出力ユニット１２は出力用アドレスデコーダ１３とフィードバック用アドレスデコーダ１４と１系から８系の出力ポート１５ａ〜１５ｈと１系から８系の入力ポート１６ａ〜１６ｈ及び１系から８系のリレー出力回路１７ａ〜１７ｈを有する。出力用アドレスデコーダ１３とフィードバック用アドレスデコーダ１４はＣＰＵ１１と例えば３ビットの共通アドレスバス１８で接続され、出力アドレスデコーダ１３は８個の出力選択信号ＷＲ０〜ＷＲ７を出力する制御出力端子１〜８を有し、フィードバック用アドレスデコーダ１４も８個のフィードバック選択信号ＲＤ０〜ＲＤ７を出力する制御出力端子１〜８を有する。この出力用アドレスデコーダ１３の制御出力子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８を指定するアドレスはデコード順を逆にしている。
【００１２】
出力ポート１５ａ〜１５ｈと入力ポート１６ａ〜１６ｈはＣＰＵ１１とデータバス１９で接続されている。出力ポート１５ａ〜１５ｈはそれぞれ出力アドレスデコーダ１３から出力する出力選択信号ＷＲ０〜ＷＲ７を入力してＣＰＵ１１から出力されるリレー駆動信号をリレー出力回路１７ａ〜１７ｈに出力する。入力ポート１６ａ〜１６ｈはそれぞれフィードバック用アドレスデコーダ１４から出力するフィードバック選択信号ＲＤ０〜ＲＤ７を入力してリレー出力回路１７ａ〜１７ｈから入力するフィードバック信号をＣＰＵ１１に出力する。
【００１３】
リレー出力回路１７ａ〜１７ｈはそれぞれ図２のブロック図に示すように、制御出力回路１７１とフィードバック回路１７２を有し、制御出力回路１７１は出力ポート１５ａ〜１５ｈから入力するリレー駆動信号によりリレーユニット４０のリレーを駆動させ、そのフィードバック信号をフィードバック回路１７２により入力ポート１６ａ〜１６ｈに出力する。
【００１４】
この電子端末装置１０で出力用アドレスデコーダ１３の制御出力端子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８はデコード順が逆になっているため、例えばＣＰＵ１１からアドレスバス１８を介して出力用アドレスデコーダ１３に対して出力ポート１５ａを指定するアドレス信号（０Ｘ０００）を出力し、その直後のフィードバック入力処理でフィードバック用アドレスデコーダ１４に対して入力ポート１６ａを指定するアドレス信号（０Ｘ１１１）を出力すると、出力用アドレスデコーダ１３は制御出力端子１から出力選択信号ＷＲ０を出力ポート１５ａに出力し、フィードバック用アドレスデコーダ１４は制御出力端子１からフィードバック選択信号ＲＤ０を入力ポート１６ａに出力する。出力ポート１５ａは出力選択信号ＷＲ０を入力すると、ＣＰＵ１１から出力されるリレー駆動信号をリレー出力回路１７ａの制御出力回路１７１に出力してリレーユニット４０のリレー出力回路１７ａの制御出力回路１７１に対応するリレー１Ｒからリレー８ＲのうちＣＰＵ１１から出力されるリレー駆動信号に該当するリレー例えばリレー１Ｒを駆動させる。入力ポート１６ａはフィードバック選択信号ＲＤ０を入力すると、リレー出力回路１７ａの制御出力回路１７１に接続されたフィードバック回路１７２から入力するフィードバック信号をＣＰＵ１１に出力する。この動作をＣＰＵ１１からアドレスバス１８を介して出力用アドレスデコーダ１３とフィードバック用アドレスデコーダ１４に出力されるアドレス信号に応じて行う。
【００１５】
この電子端末装置１０のＣＰＵ１１と出力用アドレスデコーダ１３とフィードバック用アドレスデコーダ１４を接続するアドレスバス１８の例えば最下位ビットが「１」に固定故障した場合、ＣＰＵ１１から出力用アドレスデコーダ１３に出力ポート１５ａを指定するアドレス信号（０Ｘ０００）を出力しても出力用アドレスデコーダ１３にはアドレスバスの最下位ビットが「１」に固定故障しているためアドレス信号（０Ｘ００１）が入力して制御出力端子２から出力ポート１５ｂを指定する出力選択信号ＷＲ１を出力する。この出力選択信号ＷＲ１を入力した出力ポート１５ｂは、ＣＰＵ１１から出力されるリレー駆動信号をリレー出力回路１７ｂの制御出力回路１７１に出力してリレーユニット４０のリレー出力回路１７ｂの制御出力回路１７１に対応するリレー９Ｒからリレー１６ＲのうちＣＰＵ１１から出力されるリレー駆動信号に該当するリレー例えばリレー９Ｒを駆動させて、ＣＰＵ１１が指定した出力ポート１５ａとは異なる出力ポート１５ｂからリレー駆動信号を出力する。一方、その直後のフィードバック入力処理でＣＰＵ１１からフィードバック用アドレスデコーダ１４に入力ポート１６ａを指定するアドレス信号（０Ｘ１１１）を出力すると、フィードバック用アドレスデコーダ１４から入力ポート１６ａを指定するフィードバック選択信号ＲＤ０を入力ポート１６ａに出力して、ＣＰＵ１１が指定した入力ポート１６ａからフィードバック信号を入力する。このようにＣＰＵ１１が指定した出力ポート１５ａとは異なる出力ポート１５ｂからリレー駆動信号を出力し、ＣＰＵ１１が指定した入力ポート１６ａからフィードバック信号を入力することにより、ＣＰＵ１１は出力と入力の不一致を検出してアドレスバス１８に固定故障が生じたことを検知することができる。
【００１６】
アドレスバス１８の例えば最下位ビットが「１」に固定故障した場合、ＣＰＵ１１から出力用アドレスデコーダ１３に出力ポート１５ｂを指定するアドレス信号（０Ｘ００１）を出力すると、出力用アドレスデコーダ１３は制御出力端子２から出力ポート１５ｂを指定する出力選択信号ＷＲ１を出力する。この出力選択信号ＷＲ１を入力した出力ポート１５ｂは、ＣＰＵ１１から出力されるリレー駆動信号をリレー出力回路１７ｂの制御出力回路１７１に出力してリレーユニット４０の制御出力回路１７１に対応するリレー９Ｒからリレー１６ＲのうちＣＰＵ１１から出力されるリレー駆動信号に該当するリレー例えばリレー９Ｒを駆動させる。一方、その直後のフィードバック入力処理でＣＰＵ１１からフィードバック用アドレスデコーダ１４に入力ポート１６ｂを指定するアドレス信号（０Ｘ１１０）を出力すると、フィードバック用アドレスデコーダ１４にはアドレスバスの最下位ビットが「１」に固定故障しているためアドレス信号（０Ｘ１１１）が入力し、フィードバック用アドレスデコーダ１４から入力ポート１６ａを指定するフィードバック選択信号ＲＤ０を入力ポート１６ａに出力し、ＣＰＵ１１が指定した入力ポート１６ｂとは異なる入力ポート１６ａからフィードバック信号を入力する。このようにＣＰＵ１１が指定した出力ポート１５ｂからリレー駆動信号を出力し、ＣＰＵ１１が指定した入力ポート１６ｂとは異なる入力ポート１６ａからフィードバック信号を入力することにより、ＣＰＵ１１は出力と入力の不一致を検出してアドレスバス１８に固定故障が生じたことを検知することができる。
【００１７】
このように出力用アドレスデコーダ１３の制御出力端子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８を指定するアドレスはデコード順を逆にした状態で、アドレスバス１８の最下位ビットが「１」に固定故障した場合、ＣＰＵ１１からアドレスバス１８を介して出力用アドレスデコーダ１３に入力する制御出力アドレス信号と、フードバック用アドレスデコーダ１４に入力するフィードバックアドレス信号と、実際に出力用アドレスデコーダ１３に入力する制御出力アドレス信号と、実際にフードバック用アドレスデコーダ１４に入力するフィードバックアドレス信号と、出力用アドレスデコーダ１３とフードバック用アドレスデコーダ１４の制御出力端子の端子番号を図３（ａ）に示す。また、出力用アドレスデコーダ１３の制御出力端子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８を指定するアドレスはデコード順を逆にしない状態で、アドレスバス１８の最下位ビットが「１」に固定故障した場合、ＣＰＵ１１からアドレスバス１８を介して出力用アドレスデコーダ１３に入力する制御出力アドレス信号と、フードバック用アドレスデコーダ１４に入力するフィードバックアドレス信号と、実際に出力用アドレスデコーダ１３に入力する制御出力アドレス信号と、実際にフードバック用アドレスデコーダ１４に入力するフィードバックアドレス信号と、出力用アドレスデコーダ１３とフードバック用アドレスデコーダ１４の制御出力端子の端子番号を図３（ｂ）に示す。
【００１８】
図３（ｂ）に示すように、出力用アドレスデコーダ１３の制御出力端子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８を指定するアドレスのデコード順を逆にしない場合は、アドレスバス１８の最下位ビットが「１」に固定故障しても、出力用アドレスデコーダ１３の制御出力端子の端子番号とフードバック用アドレスデコーダ１４の制御出力端子の端子番号が同一であるため、アドレスバス１８の最下位ビットが「１」に固定故障を検知できないのに対して、図３（ａ）に示すように、出力用アドレスデコーダ１３の制御出力端子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８を指定するアドレスのデコード順を逆にした場合、アドレスバス１８の最下位ビットが「１」に固定故障すると、出力用アドレスデコーダ１３の制御出力端子の端子番号とフードバック用アドレスデコーダ１４の制御出力端子の端子番号が異なるためアドレスバス１８の最下位ビットが「１」に固定故障を確実に検知することができる。
【００１９】
また、アドレスバス１８のいずれかのビットが「０」または「１」に固定故障した場合又は複数のビットに同時に固定故障が生じた場合にも出力ポート１５と入力ポート１６が異なるため固定故障を検知することができる。
【符号の説明】
【００２０】
１０；電子端末装置、１１；ＣＰＵ、１２；制御出力ユニット、
１３；出力用アドレスデコーダ、１４；フィードバック用アドレスデコーダ、
１５；出力ポート、１６；入力ポート、１７；リレー出力回路、
１８；アドレスバス、１９；データバス、１７１；制御出力回路、
１７２；フィードバック回路、２０；連動論理部、３０；伝送路、
４０；リレーユニット。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００９−９２７７号公報
【特許文献２】特開２００６−１３９４９８号公報
【技術分野】
【０００１】
この発明は、鉄道の信号保安装置の入出力回路として使用する電子端末装置及び電子連動装置に関するものである。
【背景技術】
【０００２】
鉄道で信号機や転てつ器などの相互間で、その取扱いについて一定の順序及び制限を付ける電子連動装置は、外部機器との入出力回路にＣＰＵと制御出力ユニットを有する電子端末装置を使用し、電子端末装置と連動論理部との間を例えば光ＬＡＮからなる伝送路で接続している。この電子端末装置の制御出力ユニットは、出力回路とこの出力回路に対応したフィードバック入力回路を有し、回路の健全性確認を行っている。そして特許文献１や特許文献２に示すように、ＣＰＵから入出力のポートを指定するアドレスバスの固定故障を検知するために、アドレスバスを出力用アドレスバスと入力用アドレスバスとに分けて構成している。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
装置の小型化をはかるために、出力用アドレスバスと入力用アドレスバスを共通化すると、アドレスバスのいずれかのビットが「０」又は「１」に固定故障した場合に、意図した個所と違うポートに対して出力されるが、それに対応したフィードバック入力も同じポートを指定してしまうため、出力ポートと入力ポートが一致して固定故障を検知できず、このため装置の小型化が求められているにもかかわらず、アドレスバスを出力用アドレスバスと入力用アドレスバスとに分けて構成せざるを得なかった。
【０００４】
この発明は、このような問題を解消し、ＣＰＵから入出力のポートを指定する出力用アドレスバスと入力用アドレスバスを共通化するとともにアドレスバスのいずれかのビットに生じた固定故障を確実に検知することができる電子端末装置とそれを使用した電子連動装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
この発明の電子端末装置は、送信されたデータをＣＰＵで処理して制御出力ユニットを介して外部機器に出力させる電子端末装置において、前記制御出力ユニットは、出力用アドレスデコーダとフィードバック用アドレスデコーダと複数系の出力ポートと該出力ポートにそれぞれ対応する複数系の入力ポート及び前記同系の前記出力ポートと前記入力ポートにそれぞれ接続された複数系の出力回路を有し、前記出力用アドレスデコーダと前記フィードバック用アドレスデコーダは、前記ＣＰＵと共通のアドレスバスで接続され、前記出力アドレスデコーダは前記複数系の出力ポートにそれぞれ対応する出力選択信号を出力する制御出力端子を有し、前記フィードバック用アドレスデコーダは前記複数系の入力ポートにそれぞれ対応するフィードバック選択信号を出力する制御出力端子を有し、前記出力用アドレスデコーダの制御出力端子を指定するアドレスとそれに対応する前記フィードバック用アドレスデコーダの制御出力端子を指定するアドレスはデコード順を逆に設定され、前記出力ポートと前記入力ポートは、前記ＣＰＵとデータバスで接続され、前記出力ポートはそれぞれ前記出力アドレスデコーダから出力する出力選択信号を入力して前記ＣＰＵから出力される駆動信号を前記出力回路に出力し、前記入力ポートはそれぞれ前記フィードバック用アドレスデコーダから出力するフィードバック選択信号を入力して前記出力回路から入力するフィードバック信号を前記ＣＰＵに出力することを特徴とする。
【０００６】
この発明の電子連動装置は、前記電子端末装置と、該電子端末装置に伝送路を介して接続された連動論理部を有することを特徴とする。
【発明の効果】
【０００７】
制御出力ユニットの出力用アドレスデコーダ及びフィードバック用アドレスデコーダとＣＰＵとの間を共通のアドレスバスで接続し、出力用アドレスデコーダの制御出力端子を指定するアドレスとそれに対応するフィードバック用アドレスデコーダの制御出力端子を指定するアドレスはデコード順を逆に設定することにより、アドレスバスのいずれかのビットが「０」又は「１」に固定故障すると正常と異なる入力ポートをＣＰＵで読み取り、アドレスバスの固定故障を確実に検知することができる。
【０００８】
また、制御出力ユニットの出力用アドレスデコーダ及びフィードバック用アドレスデコーダとＣＰＵとの間を共通のアドレスバスで接続することにより、アドレスバスの本数を半減して故障率を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】この発明の電子端末装置の構成を示すブロック図である。
【図２】制御出力ユニットの構成を示すブロック図である。
【図３】アドレスバスの最下位ビットに「１」固定故障が生じたときの制御出力アドレスとフィードバックアドレスの状態図である。
【発明を実施するための形態】
【００１０】
図１は、この発明の電子端末装置の構成を示すブロック図である。電子端末装置１０は、ＣＰＵ１１と制御出力ユニット１２を有する。ＣＰＵ１１は連動論理部２０から伝送路３０を介して送信された受信データを処理して制御出力ユニット１２を介して外部機器のリレーユニット４０に出力させる。
【００１１】
制御出力ユニット１２は出力用アドレスデコーダ１３とフィードバック用アドレスデコーダ１４と１系から８系の出力ポート１５ａ〜１５ｈと１系から８系の入力ポート１６ａ〜１６ｈ及び１系から８系のリレー出力回路１７ａ〜１７ｈを有する。出力用アドレスデコーダ１３とフィードバック用アドレスデコーダ１４はＣＰＵ１１と例えば３ビットの共通アドレスバス１８で接続され、出力アドレスデコーダ１３は８個の出力選択信号ＷＲ０〜ＷＲ７を出力する制御出力端子１〜８を有し、フィードバック用アドレスデコーダ１４も８個のフィードバック選択信号ＲＤ０〜ＲＤ７を出力する制御出力端子１〜８を有する。この出力用アドレスデコーダ１３の制御出力子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８を指定するアドレスはデコード順を逆にしている。
【００１２】
出力ポート１５ａ〜１５ｈと入力ポート１６ａ〜１６ｈはＣＰＵ１１とデータバス１９で接続されている。出力ポート１５ａ〜１５ｈはそれぞれ出力アドレスデコーダ１３から出力する出力選択信号ＷＲ０〜ＷＲ７を入力してＣＰＵ１１から出力されるリレー駆動信号をリレー出力回路１７ａ〜１７ｈに出力する。入力ポート１６ａ〜１６ｈはそれぞれフィードバック用アドレスデコーダ１４から出力するフィードバック選択信号ＲＤ０〜ＲＤ７を入力してリレー出力回路１７ａ〜１７ｈから入力するフィードバック信号をＣＰＵ１１に出力する。
【００１３】
リレー出力回路１７ａ〜１７ｈはそれぞれ図２のブロック図に示すように、制御出力回路１７１とフィードバック回路１７２を有し、制御出力回路１７１は出力ポート１５ａ〜１５ｈから入力するリレー駆動信号によりリレーユニット４０のリレーを駆動させ、そのフィードバック信号をフィードバック回路１７２により入力ポート１６ａ〜１６ｈに出力する。
【００１４】
この電子端末装置１０で出力用アドレスデコーダ１３の制御出力端子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８はデコード順が逆になっているため、例えばＣＰＵ１１からアドレスバス１８を介して出力用アドレスデコーダ１３に対して出力ポート１５ａを指定するアドレス信号（０Ｘ０００）を出力し、その直後のフィードバック入力処理でフィードバック用アドレスデコーダ１４に対して入力ポート１６ａを指定するアドレス信号（０Ｘ１１１）を出力すると、出力用アドレスデコーダ１３は制御出力端子１から出力選択信号ＷＲ０を出力ポート１５ａに出力し、フィードバック用アドレスデコーダ１４は制御出力端子１からフィードバック選択信号ＲＤ０を入力ポート１６ａに出力する。出力ポート１５ａは出力選択信号ＷＲ０を入力すると、ＣＰＵ１１から出力されるリレー駆動信号をリレー出力回路１７ａの制御出力回路１７１に出力してリレーユニット４０のリレー出力回路１７ａの制御出力回路１７１に対応するリレー１Ｒからリレー８ＲのうちＣＰＵ１１から出力されるリレー駆動信号に該当するリレー例えばリレー１Ｒを駆動させる。入力ポート１６ａはフィードバック選択信号ＲＤ０を入力すると、リレー出力回路１７ａの制御出力回路１７１に接続されたフィードバック回路１７２から入力するフィードバック信号をＣＰＵ１１に出力する。この動作をＣＰＵ１１からアドレスバス１８を介して出力用アドレスデコーダ１３とフィードバック用アドレスデコーダ１４に出力されるアドレス信号に応じて行う。
【００１５】
この電子端末装置１０のＣＰＵ１１と出力用アドレスデコーダ１３とフィードバック用アドレスデコーダ１４を接続するアドレスバス１８の例えば最下位ビットが「１」に固定故障した場合、ＣＰＵ１１から出力用アドレスデコーダ１３に出力ポート１５ａを指定するアドレス信号（０Ｘ０００）を出力しても出力用アドレスデコーダ１３にはアドレスバスの最下位ビットが「１」に固定故障しているためアドレス信号（０Ｘ００１）が入力して制御出力端子２から出力ポート１５ｂを指定する出力選択信号ＷＲ１を出力する。この出力選択信号ＷＲ１を入力した出力ポート１５ｂは、ＣＰＵ１１から出力されるリレー駆動信号をリレー出力回路１７ｂの制御出力回路１７１に出力してリレーユニット４０のリレー出力回路１７ｂの制御出力回路１７１に対応するリレー９Ｒからリレー１６ＲのうちＣＰＵ１１から出力されるリレー駆動信号に該当するリレー例えばリレー９Ｒを駆動させて、ＣＰＵ１１が指定した出力ポート１５ａとは異なる出力ポート１５ｂからリレー駆動信号を出力する。一方、その直後のフィードバック入力処理でＣＰＵ１１からフィードバック用アドレスデコーダ１４に入力ポート１６ａを指定するアドレス信号（０Ｘ１１１）を出力すると、フィードバック用アドレスデコーダ１４から入力ポート１６ａを指定するフィードバック選択信号ＲＤ０を入力ポート１６ａに出力して、ＣＰＵ１１が指定した入力ポート１６ａからフィードバック信号を入力する。このようにＣＰＵ１１が指定した出力ポート１５ａとは異なる出力ポート１５ｂからリレー駆動信号を出力し、ＣＰＵ１１が指定した入力ポート１６ａからフィードバック信号を入力することにより、ＣＰＵ１１は出力と入力の不一致を検出してアドレスバス１８に固定故障が生じたことを検知することができる。
【００１６】
アドレスバス１８の例えば最下位ビットが「１」に固定故障した場合、ＣＰＵ１１から出力用アドレスデコーダ１３に出力ポート１５ｂを指定するアドレス信号（０Ｘ００１）を出力すると、出力用アドレスデコーダ１３は制御出力端子２から出力ポート１５ｂを指定する出力選択信号ＷＲ１を出力する。この出力選択信号ＷＲ１を入力した出力ポート１５ｂは、ＣＰＵ１１から出力されるリレー駆動信号をリレー出力回路１７ｂの制御出力回路１７１に出力してリレーユニット４０の制御出力回路１７１に対応するリレー９Ｒからリレー１６ＲのうちＣＰＵ１１から出力されるリレー駆動信号に該当するリレー例えばリレー９Ｒを駆動させる。一方、その直後のフィードバック入力処理でＣＰＵ１１からフィードバック用アドレスデコーダ１４に入力ポート１６ｂを指定するアドレス信号（０Ｘ１１０）を出力すると、フィードバック用アドレスデコーダ１４にはアドレスバスの最下位ビットが「１」に固定故障しているためアドレス信号（０Ｘ１１１）が入力し、フィードバック用アドレスデコーダ１４から入力ポート１６ａを指定するフィードバック選択信号ＲＤ０を入力ポート１６ａに出力し、ＣＰＵ１１が指定した入力ポート１６ｂとは異なる入力ポート１６ａからフィードバック信号を入力する。このようにＣＰＵ１１が指定した出力ポート１５ｂからリレー駆動信号を出力し、ＣＰＵ１１が指定した入力ポート１６ｂとは異なる入力ポート１６ａからフィードバック信号を入力することにより、ＣＰＵ１１は出力と入力の不一致を検出してアドレスバス１８に固定故障が生じたことを検知することができる。
【００１７】
このように出力用アドレスデコーダ１３の制御出力端子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８を指定するアドレスはデコード順を逆にした状態で、アドレスバス１８の最下位ビットが「１」に固定故障した場合、ＣＰＵ１１からアドレスバス１８を介して出力用アドレスデコーダ１３に入力する制御出力アドレス信号と、フードバック用アドレスデコーダ１４に入力するフィードバックアドレス信号と、実際に出力用アドレスデコーダ１３に入力する制御出力アドレス信号と、実際にフードバック用アドレスデコーダ１４に入力するフィードバックアドレス信号と、出力用アドレスデコーダ１３とフードバック用アドレスデコーダ１４の制御出力端子の端子番号を図３（ａ）に示す。また、出力用アドレスデコーダ１３の制御出力端子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８を指定するアドレスはデコード順を逆にしない状態で、アドレスバス１８の最下位ビットが「１」に固定故障した場合、ＣＰＵ１１からアドレスバス１８を介して出力用アドレスデコーダ１３に入力する制御出力アドレス信号と、フードバック用アドレスデコーダ１４に入力するフィードバックアドレス信号と、実際に出力用アドレスデコーダ１３に入力する制御出力アドレス信号と、実際にフードバック用アドレスデコーダ１４に入力するフィードバックアドレス信号と、出力用アドレスデコーダ１３とフードバック用アドレスデコーダ１４の制御出力端子の端子番号を図３（ｂ）に示す。
【００１８】
図３（ｂ）に示すように、出力用アドレスデコーダ１３の制御出力端子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８を指定するアドレスのデコード順を逆にしない場合は、アドレスバス１８の最下位ビットが「１」に固定故障しても、出力用アドレスデコーダ１３の制御出力端子の端子番号とフードバック用アドレスデコーダ１４の制御出力端子の端子番号が同一であるため、アドレスバス１８の最下位ビットが「１」に固定故障を検知できないのに対して、図３（ａ）に示すように、出力用アドレスデコーダ１３の制御出力端子１〜８を指定するアドレスとそれに対応するフィードバック用アドレスデコーダ１４の制御出力端子１〜８を指定するアドレスのデコード順を逆にした場合、アドレスバス１８の最下位ビットが「１」に固定故障すると、出力用アドレスデコーダ１３の制御出力端子の端子番号とフードバック用アドレスデコーダ１４の制御出力端子の端子番号が異なるためアドレスバス１８の最下位ビットが「１」に固定故障を確実に検知することができる。
【００１９】
また、アドレスバス１８のいずれかのビットが「０」または「１」に固定故障した場合又は複数のビットに同時に固定故障が生じた場合にも出力ポート１５と入力ポート１６が異なるため固定故障を検知することができる。
【符号の説明】
【００２０】
１０；電子端末装置、１１；ＣＰＵ、１２；制御出力ユニット、
１３；出力用アドレスデコーダ、１４；フィードバック用アドレスデコーダ、
１５；出力ポート、１６；入力ポート、１７；リレー出力回路、
１８；アドレスバス、１９；データバス、１７１；制御出力回路、
１７２；フィードバック回路、２０；連動論理部、３０；伝送路、
４０；リレーユニット。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００９−９２７７号公報
【特許文献２】特開２００６−１３９４９８号公報
【特許請求の範囲】
【請求項１】
送信されたデータをＣＰＵで処理して制御出力ユニットを介して外部機器に出力させる電子端末装置において、
前記制御出力ユニットは、出力用アドレスデコーダとフィードバック用アドレスデコーダと複数系の出力ポートと該出力ポートにそれぞれ対応する複数系の入力ポート及び前記同系の前記出力ポートと前記入力ポートにそれぞれ接続された複数系の出力回路を有し、
前記出力用アドレスデコーダと前記フィードバック用アドレスデコーダは、前記ＣＰＵと共通のアドレスバスで接続され、前記出力アドレスデコーダは前記複数系の出力ポートにそれぞれ対応する出力選択信号を出力する制御出力端子を有し、前記フィードバック用アドレスデコーダは前記複数系の入力ポートにそれぞれ対応するフィードバック選択信号を出力する制御出力端子を有し、前記出力用アドレスデコーダの制御出力端子を指定するアドレスとそれに対応する前記フィードバック用アドレスデコーダの制御出力端子を指定するアドレスはデコード順を逆に設定され、
前記出力ポートと前記入力ポートは、前記ＣＰＵとデータバスで接続され、前記出力ポートはそれぞれ前記出力アドレスデコーダから出力する出力選択信号を入力して前記ＣＰＵから出力される駆動信号を前記出力回路に出力し、前記入力ポートはそれぞれ前記フィードバック用アドレスデコーダから出力するフィードバック選択信号を入力して前記出力回路から入力するフィードバック信号を前記ＣＰＵに出力することを特徴とする電子端末装置。
【請求項２】
請求項１に記載の電子端末装置と、該電子端末装置に伝送路を介して接続された連動論理部を有することを特徴とする電子連動装置。
【請求項１】
送信されたデータをＣＰＵで処理して制御出力ユニットを介して外部機器に出力させる電子端末装置において、
前記制御出力ユニットは、出力用アドレスデコーダとフィードバック用アドレスデコーダと複数系の出力ポートと該出力ポートにそれぞれ対応する複数系の入力ポート及び前記同系の前記出力ポートと前記入力ポートにそれぞれ接続された複数系の出力回路を有し、
前記出力用アドレスデコーダと前記フィードバック用アドレスデコーダは、前記ＣＰＵと共通のアドレスバスで接続され、前記出力アドレスデコーダは前記複数系の出力ポートにそれぞれ対応する出力選択信号を出力する制御出力端子を有し、前記フィードバック用アドレスデコーダは前記複数系の入力ポートにそれぞれ対応するフィードバック選択信号を出力する制御出力端子を有し、前記出力用アドレスデコーダの制御出力端子を指定するアドレスとそれに対応する前記フィードバック用アドレスデコーダの制御出力端子を指定するアドレスはデコード順を逆に設定され、
前記出力ポートと前記入力ポートは、前記ＣＰＵとデータバスで接続され、前記出力ポートはそれぞれ前記出力アドレスデコーダから出力する出力選択信号を入力して前記ＣＰＵから出力される駆動信号を前記出力回路に出力し、前記入力ポートはそれぞれ前記フィードバック用アドレスデコーダから出力するフィードバック選択信号を入力して前記出力回路から入力するフィードバック信号を前記ＣＰＵに出力することを特徴とする電子端末装置。
【請求項２】
請求項１に記載の電子端末装置と、該電子端末装置に伝送路を介して接続された連動論理部を有することを特徴とする電子連動装置。
【図１】
【図２】
【図３】
【図２】
【図３】
【公開番号】特開２０１２−１４８７２９（Ｐ２０１２−１４８７２９Ａ）
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願番号】特願２０１１−１０５６０（Ｐ２０１１−１０５６０）
【出願日】平成２３年１月２１日（２０１１．１．２１）
【出願人】（０００００１２９２）株式会社京三製作所 (324)
【Ｆターム（参考）】
【公開日】平成２４年８月９日（２０１２．８．９）
【国際特許分類】
【出願日】平成２３年１月２１日（２０１１．１．２１）
【出願人】（０００００１２９２）株式会社京三製作所 (324)
【Ｆターム（参考）】
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