電子部品
【課題】コイルと外部電極との間に発生する浮遊容量の増大を抑制しつつ、回路基板への実装ずれによる周囲の電子部品への悪影響を抑制できる電子部品を提供することである。
【解決手段】積層体１２は、直方体状をなしていると共に、実装面（下面Ｓ２）を有している。コイルは、積層体１２に内蔵され、かつ、下面Ｓ２に沿って延在するコイル軸を有する。外部電極１４ａ，１４ｂは、コイルの両端のそれぞれと電気的に接続され、かつ、コイル軸が延在している方向に並ぶように設けられている。外部電極１４ａ，１４ｂはそれぞれ、下面Ｓ２に隣接する積層体１２の端面Ｓ３，Ｓ４及び側面Ｓ５，Ｓ６の内のコイル軸と交差していない側面Ｓ５，Ｓ６及び下面Ｓ２に設けられている。
【解決手段】積層体１２は、直方体状をなしていると共に、実装面（下面Ｓ２）を有している。コイルは、積層体１２に内蔵され、かつ、下面Ｓ２に沿って延在するコイル軸を有する。外部電極１４ａ，１４ｂは、コイルの両端のそれぞれと電気的に接続され、かつ、コイル軸が延在している方向に並ぶように設けられている。外部電極１４ａ，１４ｂはそれぞれ、下面Ｓ２に隣接する積層体１２の端面Ｓ３，Ｓ４及び側面Ｓ５，Ｓ６の内のコイル軸と交差していない側面Ｓ５，Ｓ６及び下面Ｓ２に設けられている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子部品に関し、より特定的には、コイルを内蔵している電子部品に関する。
【背景技術】
【０００２】
従来の電子部品としては、例えば、特許文献１に記載の積層チップインダクタが知られている。図４及び図５は、特許文献１に記載の積層チップインダクタ５００，６００の外観斜視図である。
【０００３】
積層チップインダクタ５００は、図４に示すように、チップ５０２、コイル５０４及び外部端子電極５０６ａ，５０６ｂを備えている。チップ５０２は、絶縁材料シートが複数積層されて構成されており、直方体状をなしている。コイル５０４は、その周回中心線がチップ５０２の積層方向に伸びるように形成されている。外部端子電極５０６ａ，５０６ｂはそれぞれ、コイル５０４の両端に接続されていると共に、積層方向の両端の端面及び端面に隣接する表面（側面や実装面等）の一部を覆うように設けられている。
【０００４】
前記積層チップインダクタ５００によれば、回路基板に実装する際のリフロー工程において実装ずれが発生しにくい。より詳細には、積層チップインダクタ５００が回路基板に実装される際には、外部端子電極５０６ａ，５０６ｂと回路基板のランドとが半田により接続される。そして、リフロー工程において、半田は、表面張力によって、外部端子電極５０６ａ，５０６ｂの側面に形成されている部分（以下、側面部分と称す）に濡れ上がってくる。すなわち、フィレットが形成される。このようなフィレットは、表面張力により、積層チップインダクタ５００を回路基板に押さえつけると共に、側面部分の法線方向に積層チップインダクタ５００を引っ張る力を発生する。そして、外部端子電極５０６ａの２つの側面部分に働く力同士が釣り合い、外部端子電極５０６ｂの２つの側面部分に働く力同士が釣り合うことにより、積層チップインダクタ５００は、回路基板のランド上に実装ずれを発生することなく実装される。
【０００５】
しかしながら、積層チップインダクタ５００は、コイル５０４と外部端子電極５０６ａ，５０６ｂとの間に大きな浮遊容量が発生するという問題を有している。積層チップインダクタ５００では、外部端子電極５０６ａ，５０６ｂは、チップ５０２の端面及び端面に隣接する表面の一部に設けられている。そのため、コイル５０４と外部端子電極５０６ａ，５０６ｂとが対向する面積が比較的に大きい。そのため、コイル５０４と外部端子電極５０６ａ，５０６ｂとの間には、比較的に大きな浮遊容量が発生する。
【０００６】
かかる問題を解決しうる積層チップインダクタとしては、例えば、図５に記載の積層チップインダクタ６００が知られている。積層チップインダクタ６００では、外部端子電極６０６ａ，６０６ｂは、実装面にのみ設けられている。そのため、積層チップインダクタ６００において外部端子電極６０６ａ，６０６ｂがコイル６０４と対向している面積は、積層チップインダクタ５００において外部端子電極５０６ａ，５０６ｂがコイル５０４と対向している面積に比べて小さくなる。その結果、積層チップインダクタ６００では、外部端子電極６０６ａ，６０６ｂとコイル６０４との間に発生する浮遊容量が低減される。
【０００７】
しかしながら、積層チップインダクタ６００は、外部端子電極６０６ａ，６０６ｂが側面部分を有していないので、回路基板に実装する際に実装ずれが発生しやすいという問題を有している。実装ずれが発生すると、回路基板上において積層チップインダクタ６００が発生した磁束の方向が変化するので、積層チップインダクタ６００の周囲に配置されている電子部品への磁束による影響が変化する。その結果、積層チップインダクタ６００の周囲に配置されている電子部品の特性が変動してしまうおそれがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−３１７３０８号公報（図１及び図３）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、コイルと外部電極との間に発生する浮遊容量の増大を抑制しつつ、回路基板への実装ずれによる周囲の電子部品への悪影響を抑制できる電子部品を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る電子部品は、直方体状をなしていると共に、実装面を有している本体と、前記本体に内蔵され、かつ、前記実装面に沿って延在するコイル軸を有するコイルと、前記コイルの両端のそれぞれと電気的に接続され、かつ、前記コイル軸が延在している方向に並ぶように設けられている第１の外部電極及び第２の外部電極と、を備えており、前記第１の外部電極及び前記第２の外部電極はそれぞれ、前記実装面に隣接する前記本体の４つの表面の内の前記コイル軸と交差していない２つの表面及び該実装面に設けられていること、を特徴とする。
【発明の効果】
【００１１】
本発明によれば、コイルと外部電極との間に発生する浮遊容量の増大を抑制しつつ、回路基板への実装ずれによる周囲の電子部品への悪影響を抑制できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る電子部品の外観斜視図である。
【図２】図１の電子部品の積層体の分解図である。
【図３】図３（ａ）は、積層チップインダクタが回路基板上に実装ずれを生じた状態で実装された様子を示した図である。図３（ｂ）は、電子部品が回路基板上に実装ずれを生じた状態で実装された様子を示した図である。
【図４】特許文献１に記載の積層チップインダクタの外観斜視図である。
【図５】特許文献１に記載の積層チップインダクタの外観斜視図である。
【発明を実施するための形態】
【００１３】
（電子部品の構成）
本発明の一実施形態に係る電子部品の構成について説明する。図１は、本発明の一実施形態に係る電子部品１０の外観斜視図である。図２は、図１の電子部品１０の積層体１２の分解図である。
【００１４】
以下、電子部品１０の積層方向をｙ軸方向と定義し、電子部品１０のｙ軸方向の負方向側の面の２辺に沿った方向をｘ軸方向及びｚ軸方向と定義する。ｘ軸方向とｙ軸方向とｚ軸方向とは直交している。
【００１５】
電子部品１０は、図１及び図２に示すように、積層体１２、外部電極１４（１４ａ，１４ｂ）、接続部１９，２１及びコイルＬ（図２参照）を備えている。
【００１６】
積層体１２は、直方体状をなしており、電子部品１０が回路基板に実装される際に、回路基板と対向する実装面を有している。以下では、積層体１２のｚ軸方向の正方向側の面を上面Ｓ１と称し、積層体１２のｚ軸方向の負方向側の面を下面Ｓ２と称す。下面Ｓ２は、前記実装面である。更に、積層体１２の下面Ｓ２に隣接する４つの面を端面Ｓ３，Ｓ４及び側面Ｓ５，Ｓ６と称す。端面Ｓ３はｙ軸方向の正方向側に位置し、端面Ｓ４はｙ軸方向の負方向側に位置し、側面Ｓ５はｘ軸方向の正方向側に位置し、側面Ｓ６はｘ軸方向の負方向側に位置している。
【００１７】
積層体１２は、図２に示すように、絶縁体層１６（１６ａ〜１６ｊ）がｙ軸方向の負方向側から正方向側へとこの順に積層されることにより構成されている。よって、実装面である下面Ｓ２は、絶縁体層１６の外縁（ｚ軸方向の負方向側の辺）が連なって構成されている。絶縁体層１６は、磁性体材料からなる矩形状の層である。なお、磁性体材料とは、−５５℃以上＋１２５℃以下の温度範囲において、磁性体材料として機能する材料を意味する。以下では、絶縁体層１６のｙ軸方向の負方向側の面を表面と称し、絶縁体層１６のｙ軸方向の正方向側の面を裏面と称す。
【００１８】
コイルＬは、積層体１２に内蔵され、図２に示すように、コイル導体１８（１８ａ〜１８ｄ）及びビアホール導体ｖ３〜ｖ５を含んでいる。コイルＬは、コイル導体１８ａ〜１８ｄ及びビアホール導体ｖ３〜ｖ５が接続されることにより螺旋状をなすように構成され、下面Ｓ２に沿って延在するコイル軸を有している。電子部品１０では、コイル軸は、ｙ軸方向に延在している。
【００１９】
コイル導体１８ａ〜１８ｄは、図２に示すように、絶縁体層１６ｄ〜１６ｇの表面上に設けられており、ｙ軸方向の負方向側から平面視したときに、時計回りに旋回するコ字型の線状導体層である。すなわち、コイル導体１８ａ〜１８ｄは、３／４ターンのターン数を有しており、絶縁体層１６ｄ〜１６ｇの三辺に沿っている。なお、コイル導体１８のターン数は、３／４ターンに限らない。よって、コイル導体１８のターン数は、例えば、１／２ターンであってもよいし、７／８ターンであってもよい。
【００２０】
以下では、コイル導体１８において、ｙ軸方向の負方向側から平面視したときに、時計回りの上流側の端部を上流端とし、時計回りの下流側の端部を下流端とする。
【００２１】
ビアホール導体ｖ３〜ｖ５は、図２に示すように、絶縁体層１６ｄ〜１６ｆをｙ軸方向に貫通するように設けられている。ビアホール導体ｖ３は、絶縁体層１６ｄをｙ軸方向に貫通し、コイル導体１８ａの下流端及びコイル導体１８ｂの上流端に接続されている。ビアホール導体ｖ４は、絶縁体層１６ｅをｙ軸方向に貫通し、コイル導体１８ｂの下流端及びコイル導体１８ｃの上流端に接続されている。ビアホール導体ｖ５は、絶縁体層１６ｆをｙ軸方向に貫通し、コイル導体１８ｃの下流端及びコイル導体１８ｄの上流端に接続されている。
【００２２】
以上のように構成されたコイルＬは、図２に示すように、時計回りに旋回しながら、ｙ軸方向の負方向側から正方向側に進行する構造を有する。
【００２３】
外部電極１４ａ，１４ｂはそれぞれ、コイルＬの両端と電気的に接続され、かつ、積層体１２の下面Ｓ２及び側面Ｓ５，Ｓ６の一部に設けられている。側面Ｓ５，Ｓ６は、下面Ｓ２に隣接する本体１２の４つの面の内のコイル軸と交差していない表面である。外部電極１４ａ，１４ｂは、コイル軸が延在している方向（すなわち、ｙ軸方向）に並んでいる。
【００２４】
接続部１９は、図２に示すように、接続導体２０（２０ａ，２０ｂ）及びビアホール導体ｖ１，ｖ２を含んでおり、コイルのｙ軸方向の負方向側の端部と外部電極１４ａとを接続している。接続導体２０ａ，２０ｂはそれぞれ、絶縁体層１６ｂ，１６ｃの表面上に設けられており、絶縁体層１６ｂ，１６ｃのｚ軸方向の負方向側の辺に沿って設けられている帯状の導体である。接続導体２０ａ，２０ｂのｘ軸方向の負方向側の端部及びｘ軸方向の正方向側の端部はそれぞれ、絶縁体層１６ｂ，１６ｃのｘ軸方向の負方向側の辺及びｘ軸方向の正方向側の辺に接している。これにより、接続導体２０ａ，２０ｂは、積層体１２の下面Ｓ２及び側面Ｓ５，Ｓ６において絶縁体層１６間から露出している。これにより、接続導体２０ａ，２０ｂは、外部電極１４ａと接触している。
【００２５】
ビアホール導体ｖ１，ｖ２はそれぞれ、絶縁体層１６ｂ，１６ｃをｙ軸方向に貫通するように設けられている。ビアホール導体ｖ１は、接続導体２０ａと接続導体２０ｂとを接続している。ビアホール導体ｖ２は、接続導体２０ｂとコイル導体１８ａの上流端とを接続している。
【００２６】
接続部２１は、図２に示すように、接続導体２２（２２ａ，２２ｂ）及びビアホール導体ｖ６，ｖ７を含んでおり、コイルのｙ軸方向の正方向側の端部と外部電極１４ｂとを接続している。接続導体２２ａ，２２ｂはそれぞれ、絶縁体層１６ｈ，１６ｉの表面上に設けられており、絶縁体層１６ｈ，１６ｉのｚ軸方向の負方向側の辺に沿って設けられている帯状の導体である。接続導体２２ａ，２２ｂのｘ軸方向の負方向側の端部及びｘ軸方向の正方向側の端部はそれぞれ、絶縁体層１６ｈ，１６ｉのｘ軸方向の負方向側の辺及びｘ軸方向の正方向側の辺に接している。これにより、接続導体２２ａ，２２ｂは、積層体１２の下面Ｓ２及び側面Ｓ５，Ｓ６において絶縁体層１６間から露出している。これにより、接続導体２２ａ，２２ｂは、外部電極１４ｂと接触している。
【００２７】
ビアホール導体ｖ６，ｖ７はそれぞれ、絶縁体層１６ｇ，１６ｈをｙ軸方向に貫通するように設けられている。ビアホール導体ｖ６は、コイル導体１８ｄの下流端と接続導体２２ａとを接続している。ビアホール導体ｖ７は、接続導体２２ａと接続導体２２ｂとを接続している。
【００２８】
（電子部品の製造方法）
以下に、電子部品１０の製造方法について図面を参照しながら説明する。
【００２９】
まず、絶縁体層１６となるべきセラミックグリーンシートを準備する。具体的には、酸化第二鉄（Ｆｅ2Ｏ3）、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）及び酸化銅（ＣｕＯ）を所定の比率で秤量したそれぞれの材料を原材料としてボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を８００℃で１時間仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、フェライトセラミック粉末を得る。
【００３０】
このフェライトセラミック粉末に対して結合剤（酢酸ビニル、水溶性アクリル等）と可塑剤、湿潤材及び分散剤を加えてボールミルで混合を行い、その後、減圧により脱泡を行う。得られたセラミックスラリーをドクターブレード法により、キャリアシート上にシート状に形成して乾燥させ、セラミックグリーンシートを作製する。
【００３１】
次に、絶縁体層１６ｂ〜１６ｈとなるべきセラミックグリーンシートのそれぞれに、ビアホール導体ｖ１〜ｖ７を形成する。具体的には、セラミックグリーンシートにレーザビームを照射してビアホールを形成する。更に、ビアホールに対して、Ａｇ，Ｐｄ，Ｃｕ，Ａｕやこれらの合金などの導電性材料からなるペーストを印刷塗布などの方法により充填して、ビアホール導体ｖ１〜ｖ７を形成する。
【００３２】
次に、絶縁体層１６ｂ〜１６ｉとなるべきセラミックグリーンシート上に、導電性材料からなるペーストをスクリーン印刷法やフォトリソグラフィ法などの方法で塗布することにより、コイル導体１８（１８ａ〜１８ｄ）及び接続導体２０（２０ａ，２０ｂ），２２（２２ａ，２２ｂ）を形成する。導電性材料からなるペーストは、例えば、Ａｇに、ワニス及び溶剤が加えられたものである。
【００３３】
なお、コイル導体１８（１８ａ〜１８ｄ）及び接続導体２０（２０ａ，２０ｂ），２２（２２ａ，２２ｂ）を形成する工程とビアホールに対して導電性材料（Ａｇ又はＡｇ−Ｐｔ）からなるペーストを充填する工程とを、同じ工程において行ってもよい。
【００３４】
次に、絶縁体層１６ａ〜１６ｊとなるべきセラミックグリーンシートをｙ軸方向の負方向側から正方向側へとこの順に並ぶように積層及び圧着して未焼成のマザー積層体を得る。具体的には、セラミックグリーンシートを１枚ずつ積層及び仮圧着する。この後、未焼成のマザー積層体に対して、静水圧プレスにて本圧着を施す。静水圧プレスの条件は、１００ＭＰａの圧力及び４５℃の温度である。
【００３５】
次に、未焼成のマザー積層体をカットして、個別の未焼成の積層体１２を得る。更に、積層体１２の表面に、バレル研磨処理を施して、面取りを行う。この後、未焼成の積層体１２に、脱バインダー処理及び焼成を施す。脱バインダー処理は、例えば、低酸素雰囲気中においておよそ５００℃で２時間の条件で行う。焼成は、例えば、８７０℃〜９００℃で２．５時間の条件で行う。
【００３６】
次に、めっき工法により外部電極１４（１４ａ，１４ｂ）を形成する。本実施形態では、ストライクめっき工法及び厚付めっき工法の２工程により外部電極１４（１４ａ，１４ｂ）を形成する。
【００３７】
ストライクめっき工法とは、めっきの密着性をよくしたり、被覆力を向上させる目的で、短時間めっきをすることである。ストライクめっき工法では、導電性メディアが入れられたバレル内に、積層体１２を投入する。そして、バレルをめっき液内に浸し、所定時間の間だけ回転させる。これにより、接続導体２０，２２が積層体１２から露出している部分に導電性メディアが接触して給電が行われる。
【００３８】
厚付めっき工法では、導電性メディアが入れられたバレル内に、積層体１２を投入する。そして、バレルをめっき液内に浸し、所定時間の間だけ回転させる。これにより、接続導体２０，２２が積層体１２から露出している部分に導電性メディアが接触して給電が行われる。
【００３９】
ここで、接続導体２０，２２はそれぞれ、下面Ｓ２及び側面Ｓ５，Ｓ６の一部において積層体１２から露出している。そのため、外部電極１４は、接続導体２０，２２が積層体１２から露出している部分を覆うように形成される。その結果、外部電極１４は、下面Ｓ２及び側面Ｓ５，Ｓ６の一部にまたがって形成される。以上の工程を経て、電子部品１０が完成する。
【００４０】
（効果）
以上のような電子部品１０によれば、以下に説明するように、コイルＬと外部電極１４との間に発生する浮遊容量の増大を抑制しつつ、回路基板への実装ずれによる周囲の電子部品への悪影響を抑制できる。図３（ａ）は、積層チップインダクタ６００が回路基板１００上に実装ずれを生じた状態で実装された様子を示した図である。図３（ｂ）は、電子部品１０が回路基板１００上に実装ずれを生じた状態で実装された様子を示した図である。図３（ａ）及び図３（ｂ）において、点線は、積層チップインダクタ６００及び電子部品１０が回路基板１００上に実装ずれを生じることなく実装された様子を示した図である。
【００４１】
特許文献１に記載の図５の積層チップインダクタ６００では、チップ６０２の実装面にのみ外部端子電極６０６ａ，６０６ｂが設けられている。そのため、リフロー工程において、外部からの衝撃などによって、図３（ａ）に示すように、積層チップインダクタ６００が回路基板１００の法線方向を中心として回転することがある。この場合、積層チップインダクタ６００が発生した磁束φ１も、積層チップインダクタ６００と共に回転してしまう。その結果、実装ずれを生じていない積層チップインダクタ６００が発生した磁束φ１は、電子部品１０２ａ，１０２ｂを通過していたのに対して、実装ずれを生じた積層チップインダクタ６００が発生した磁束φ１は、電子部品１０２ｃ，１０２ｄを通過するようになる。すなわち、実装ずれによって、磁束φ１が通過する電子部品が変化してしまう。ここで、回路基板１００の設計時に、電子部品１０２ａ，１０２ｂには、磁束φ１が通過することが想定されて、磁束による特性の変動が小さな電子部品が選択されることが多い。一方、電子部品１０２ｃ，１０２ｄには、磁束φ１が通過することが想定されていないので、磁束による特性の変動が小さな電子部品が選択されない。そのため、積層チップインダクタ６００に実装ずれが発生すると、磁束φ１が電子部品１０２ｃ，１０２ｄを通過するようになり、電子部品１０２ｃ，１０２ｄの特性が大きく変動してしまう。
【００４２】
一方、電子部品１０では、積層体１２の下面Ｓ２及び側面Ｓ５，Ｓ６の一部に外部電極１４ａ，１４ｂが設けられている。そのため、電子部品１０が回路基板１００の法線方向を中心として回転することが抑制される。ただし、外部電極１４ａ，１４ｂは、端面Ｓ３，Ｓ４には設けられていないので、電子部品１０は、図３（ｂ）に示すように、コイル軸が延在している方向（図３（ｂ）の左右方向）にずれることがある。ただし、実装ずれを生じていない電子部品１０が発生した磁束φ２、及び、実装ずれを生じた電子部品１０が発生した磁束φ２は共に、電子部品１０２ａ，１０２ｂを通過している。すなわち、電子部品１０では、実装ずれによって、磁束φ２が通過する電子部品が変化しない。よって、電子部品１０では、電子部品１０２ｃ，１０２ｄの特性が大きく変動しない。以上より、電子部品１０では、回路基板１００への実装ずれによる周囲の電子部品への悪影響を抑制できる。
【００４３】
また、電子部品１０では、外部電極１４ａ，１４ｂは、積層体１２の下面Ｓ２及び側面Ｓ５，Ｓ６に設けられている。すなわち、電子部品１０の外部電極１４ａ，１４ｂは、積層チップインダクタ６００の外部端子電極６０６ａ，６０６ｂに比べて、積層体１２の側面Ｓ５，Ｓ６に設けられている部分の面積だけ大きい。そのため、電子部品１０においてコイルＬと外部電極１４ａ，１４ｂとの間に発生する浮遊容量は、積層チップインダクタ６００のコイル６０４と外部端子電極６０６ａ，６０６ｂとの間に発生する浮遊容量よりも大きくなってしまう。ただし、外部電極１４ａ，１４ｂは、図２に示すように、側面Ｓ５，Ｓ６において、コイル導体１８の主面ではなくコイル導体１８の側面と対向しているので、コイル導体１８と非常に小さな面積で対向している。よって、電子部品１０の浮遊容量の積層チップインダクタ６００の浮遊容量に対する増加量はわずかである。以上より、電子部品１０では、回路基板１００への実装ずれによる周囲の電子部品への悪影響を抑制したとしても、コイルＬと外部電極１４との間に発生する浮遊容量の増加を抑制できる。
【産業上の利用可能性】
【００４４】
以上のように、本発明は、電子部品に有用であり、特に、コイルと外部電極との間に発生する浮遊容量の増大を抑制しつつ、回路基板への実装ずれによる周囲の電子部品への悪影響を抑制できる点において優れている。
【符号の説明】
【００４５】
Ｌ コイル
Ｓ１ 上面
Ｓ２ 下面
Ｓ３，Ｓ４ 端面
Ｓ５，Ｓ６ 側面
ｖ１〜ｖ７ ビアホール導体
１０ 電子部品
１２ 積層体
１４ａ，１４ｂ 外部電極
１６ａ〜１６ｊ 絶縁体層
１８ａ〜１８ｄ コイル導体
１９，２１ 接続部
２０ａ，２０ｂ，２２ａ，２２ｂ 接続導体
【技術分野】
【０００１】
本発明は、電子部品に関し、より特定的には、コイルを内蔵している電子部品に関する。
【背景技術】
【０００２】
従来の電子部品としては、例えば、特許文献１に記載の積層チップインダクタが知られている。図４及び図５は、特許文献１に記載の積層チップインダクタ５００，６００の外観斜視図である。
【０００３】
積層チップインダクタ５００は、図４に示すように、チップ５０２、コイル５０４及び外部端子電極５０６ａ，５０６ｂを備えている。チップ５０２は、絶縁材料シートが複数積層されて構成されており、直方体状をなしている。コイル５０４は、その周回中心線がチップ５０２の積層方向に伸びるように形成されている。外部端子電極５０６ａ，５０６ｂはそれぞれ、コイル５０４の両端に接続されていると共に、積層方向の両端の端面及び端面に隣接する表面（側面や実装面等）の一部を覆うように設けられている。
【０００４】
前記積層チップインダクタ５００によれば、回路基板に実装する際のリフロー工程において実装ずれが発生しにくい。より詳細には、積層チップインダクタ５００が回路基板に実装される際には、外部端子電極５０６ａ，５０６ｂと回路基板のランドとが半田により接続される。そして、リフロー工程において、半田は、表面張力によって、外部端子電極５０６ａ，５０６ｂの側面に形成されている部分（以下、側面部分と称す）に濡れ上がってくる。すなわち、フィレットが形成される。このようなフィレットは、表面張力により、積層チップインダクタ５００を回路基板に押さえつけると共に、側面部分の法線方向に積層チップインダクタ５００を引っ張る力を発生する。そして、外部端子電極５０６ａの２つの側面部分に働く力同士が釣り合い、外部端子電極５０６ｂの２つの側面部分に働く力同士が釣り合うことにより、積層チップインダクタ５００は、回路基板のランド上に実装ずれを発生することなく実装される。
【０００５】
しかしながら、積層チップインダクタ５００は、コイル５０４と外部端子電極５０６ａ，５０６ｂとの間に大きな浮遊容量が発生するという問題を有している。積層チップインダクタ５００では、外部端子電極５０６ａ，５０６ｂは、チップ５０２の端面及び端面に隣接する表面の一部に設けられている。そのため、コイル５０４と外部端子電極５０６ａ，５０６ｂとが対向する面積が比較的に大きい。そのため、コイル５０４と外部端子電極５０６ａ，５０６ｂとの間には、比較的に大きな浮遊容量が発生する。
【０００６】
かかる問題を解決しうる積層チップインダクタとしては、例えば、図５に記載の積層チップインダクタ６００が知られている。積層チップインダクタ６００では、外部端子電極６０６ａ，６０６ｂは、実装面にのみ設けられている。そのため、積層チップインダクタ６００において外部端子電極６０６ａ，６０６ｂがコイル６０４と対向している面積は、積層チップインダクタ５００において外部端子電極５０６ａ，５０６ｂがコイル５０４と対向している面積に比べて小さくなる。その結果、積層チップインダクタ６００では、外部端子電極６０６ａ，６０６ｂとコイル６０４との間に発生する浮遊容量が低減される。
【０００７】
しかしながら、積層チップインダクタ６００は、外部端子電極６０６ａ，６０６ｂが側面部分を有していないので、回路基板に実装する際に実装ずれが発生しやすいという問題を有している。実装ずれが発生すると、回路基板上において積層チップインダクタ６００が発生した磁束の方向が変化するので、積層チップインダクタ６００の周囲に配置されている電子部品への磁束による影響が変化する。その結果、積層チップインダクタ６００の周囲に配置されている電子部品の特性が変動してしまうおそれがある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平１１−３１７３０８号公報（図１及び図３）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
そこで、本発明の目的は、コイルと外部電極との間に発生する浮遊容量の増大を抑制しつつ、回路基板への実装ずれによる周囲の電子部品への悪影響を抑制できる電子部品を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一形態に係る電子部品は、直方体状をなしていると共に、実装面を有している本体と、前記本体に内蔵され、かつ、前記実装面に沿って延在するコイル軸を有するコイルと、前記コイルの両端のそれぞれと電気的に接続され、かつ、前記コイル軸が延在している方向に並ぶように設けられている第１の外部電極及び第２の外部電極と、を備えており、前記第１の外部電極及び前記第２の外部電極はそれぞれ、前記実装面に隣接する前記本体の４つの表面の内の前記コイル軸と交差していない２つの表面及び該実装面に設けられていること、を特徴とする。
【発明の効果】
【００１１】
本発明によれば、コイルと外部電極との間に発生する浮遊容量の増大を抑制しつつ、回路基板への実装ずれによる周囲の電子部品への悪影響を抑制できる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態に係る電子部品の外観斜視図である。
【図２】図１の電子部品の積層体の分解図である。
【図３】図３（ａ）は、積層チップインダクタが回路基板上に実装ずれを生じた状態で実装された様子を示した図である。図３（ｂ）は、電子部品が回路基板上に実装ずれを生じた状態で実装された様子を示した図である。
【図４】特許文献１に記載の積層チップインダクタの外観斜視図である。
【図５】特許文献１に記載の積層チップインダクタの外観斜視図である。
【発明を実施するための形態】
【００１３】
（電子部品の構成）
本発明の一実施形態に係る電子部品の構成について説明する。図１は、本発明の一実施形態に係る電子部品１０の外観斜視図である。図２は、図１の電子部品１０の積層体１２の分解図である。
【００１４】
以下、電子部品１０の積層方向をｙ軸方向と定義し、電子部品１０のｙ軸方向の負方向側の面の２辺に沿った方向をｘ軸方向及びｚ軸方向と定義する。ｘ軸方向とｙ軸方向とｚ軸方向とは直交している。
【００１５】
電子部品１０は、図１及び図２に示すように、積層体１２、外部電極１４（１４ａ，１４ｂ）、接続部１９，２１及びコイルＬ（図２参照）を備えている。
【００１６】
積層体１２は、直方体状をなしており、電子部品１０が回路基板に実装される際に、回路基板と対向する実装面を有している。以下では、積層体１２のｚ軸方向の正方向側の面を上面Ｓ１と称し、積層体１２のｚ軸方向の負方向側の面を下面Ｓ２と称す。下面Ｓ２は、前記実装面である。更に、積層体１２の下面Ｓ２に隣接する４つの面を端面Ｓ３，Ｓ４及び側面Ｓ５，Ｓ６と称す。端面Ｓ３はｙ軸方向の正方向側に位置し、端面Ｓ４はｙ軸方向の負方向側に位置し、側面Ｓ５はｘ軸方向の正方向側に位置し、側面Ｓ６はｘ軸方向の負方向側に位置している。
【００１７】
積層体１２は、図２に示すように、絶縁体層１６（１６ａ〜１６ｊ）がｙ軸方向の負方向側から正方向側へとこの順に積層されることにより構成されている。よって、実装面である下面Ｓ２は、絶縁体層１６の外縁（ｚ軸方向の負方向側の辺）が連なって構成されている。絶縁体層１６は、磁性体材料からなる矩形状の層である。なお、磁性体材料とは、−５５℃以上＋１２５℃以下の温度範囲において、磁性体材料として機能する材料を意味する。以下では、絶縁体層１６のｙ軸方向の負方向側の面を表面と称し、絶縁体層１６のｙ軸方向の正方向側の面を裏面と称す。
【００１８】
コイルＬは、積層体１２に内蔵され、図２に示すように、コイル導体１８（１８ａ〜１８ｄ）及びビアホール導体ｖ３〜ｖ５を含んでいる。コイルＬは、コイル導体１８ａ〜１８ｄ及びビアホール導体ｖ３〜ｖ５が接続されることにより螺旋状をなすように構成され、下面Ｓ２に沿って延在するコイル軸を有している。電子部品１０では、コイル軸は、ｙ軸方向に延在している。
【００１９】
コイル導体１８ａ〜１８ｄは、図２に示すように、絶縁体層１６ｄ〜１６ｇの表面上に設けられており、ｙ軸方向の負方向側から平面視したときに、時計回りに旋回するコ字型の線状導体層である。すなわち、コイル導体１８ａ〜１８ｄは、３／４ターンのターン数を有しており、絶縁体層１６ｄ〜１６ｇの三辺に沿っている。なお、コイル導体１８のターン数は、３／４ターンに限らない。よって、コイル導体１８のターン数は、例えば、１／２ターンであってもよいし、７／８ターンであってもよい。
【００２０】
以下では、コイル導体１８において、ｙ軸方向の負方向側から平面視したときに、時計回りの上流側の端部を上流端とし、時計回りの下流側の端部を下流端とする。
【００２１】
ビアホール導体ｖ３〜ｖ５は、図２に示すように、絶縁体層１６ｄ〜１６ｆをｙ軸方向に貫通するように設けられている。ビアホール導体ｖ３は、絶縁体層１６ｄをｙ軸方向に貫通し、コイル導体１８ａの下流端及びコイル導体１８ｂの上流端に接続されている。ビアホール導体ｖ４は、絶縁体層１６ｅをｙ軸方向に貫通し、コイル導体１８ｂの下流端及びコイル導体１８ｃの上流端に接続されている。ビアホール導体ｖ５は、絶縁体層１６ｆをｙ軸方向に貫通し、コイル導体１８ｃの下流端及びコイル導体１８ｄの上流端に接続されている。
【００２２】
以上のように構成されたコイルＬは、図２に示すように、時計回りに旋回しながら、ｙ軸方向の負方向側から正方向側に進行する構造を有する。
【００２３】
外部電極１４ａ，１４ｂはそれぞれ、コイルＬの両端と電気的に接続され、かつ、積層体１２の下面Ｓ２及び側面Ｓ５，Ｓ６の一部に設けられている。側面Ｓ５，Ｓ６は、下面Ｓ２に隣接する本体１２の４つの面の内のコイル軸と交差していない表面である。外部電極１４ａ，１４ｂは、コイル軸が延在している方向（すなわち、ｙ軸方向）に並んでいる。
【００２４】
接続部１９は、図２に示すように、接続導体２０（２０ａ，２０ｂ）及びビアホール導体ｖ１，ｖ２を含んでおり、コイルのｙ軸方向の負方向側の端部と外部電極１４ａとを接続している。接続導体２０ａ，２０ｂはそれぞれ、絶縁体層１６ｂ，１６ｃの表面上に設けられており、絶縁体層１６ｂ，１６ｃのｚ軸方向の負方向側の辺に沿って設けられている帯状の導体である。接続導体２０ａ，２０ｂのｘ軸方向の負方向側の端部及びｘ軸方向の正方向側の端部はそれぞれ、絶縁体層１６ｂ，１６ｃのｘ軸方向の負方向側の辺及びｘ軸方向の正方向側の辺に接している。これにより、接続導体２０ａ，２０ｂは、積層体１２の下面Ｓ２及び側面Ｓ５，Ｓ６において絶縁体層１６間から露出している。これにより、接続導体２０ａ，２０ｂは、外部電極１４ａと接触している。
【００２５】
ビアホール導体ｖ１，ｖ２はそれぞれ、絶縁体層１６ｂ，１６ｃをｙ軸方向に貫通するように設けられている。ビアホール導体ｖ１は、接続導体２０ａと接続導体２０ｂとを接続している。ビアホール導体ｖ２は、接続導体２０ｂとコイル導体１８ａの上流端とを接続している。
【００２６】
接続部２１は、図２に示すように、接続導体２２（２２ａ，２２ｂ）及びビアホール導体ｖ６，ｖ７を含んでおり、コイルのｙ軸方向の正方向側の端部と外部電極１４ｂとを接続している。接続導体２２ａ，２２ｂはそれぞれ、絶縁体層１６ｈ，１６ｉの表面上に設けられており、絶縁体層１６ｈ，１６ｉのｚ軸方向の負方向側の辺に沿って設けられている帯状の導体である。接続導体２２ａ，２２ｂのｘ軸方向の負方向側の端部及びｘ軸方向の正方向側の端部はそれぞれ、絶縁体層１６ｈ，１６ｉのｘ軸方向の負方向側の辺及びｘ軸方向の正方向側の辺に接している。これにより、接続導体２２ａ，２２ｂは、積層体１２の下面Ｓ２及び側面Ｓ５，Ｓ６において絶縁体層１６間から露出している。これにより、接続導体２２ａ，２２ｂは、外部電極１４ｂと接触している。
【００２７】
ビアホール導体ｖ６，ｖ７はそれぞれ、絶縁体層１６ｇ，１６ｈをｙ軸方向に貫通するように設けられている。ビアホール導体ｖ６は、コイル導体１８ｄの下流端と接続導体２２ａとを接続している。ビアホール導体ｖ７は、接続導体２２ａと接続導体２２ｂとを接続している。
【００２８】
（電子部品の製造方法）
以下に、電子部品１０の製造方法について図面を参照しながら説明する。
【００２９】
まず、絶縁体層１６となるべきセラミックグリーンシートを準備する。具体的には、酸化第二鉄（Ｆｅ2Ｏ3）、酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）及び酸化銅（ＣｕＯ）を所定の比率で秤量したそれぞれの材料を原材料としてボールミルに投入し、湿式調合を行う。得られた混合物を乾燥してから粉砕し、得られた粉末を８００℃で１時間仮焼する。得られた仮焼粉末をボールミルにて湿式粉砕した後、乾燥してから解砕して、フェライトセラミック粉末を得る。
【００３０】
このフェライトセラミック粉末に対して結合剤（酢酸ビニル、水溶性アクリル等）と可塑剤、湿潤材及び分散剤を加えてボールミルで混合を行い、その後、減圧により脱泡を行う。得られたセラミックスラリーをドクターブレード法により、キャリアシート上にシート状に形成して乾燥させ、セラミックグリーンシートを作製する。
【００３１】
次に、絶縁体層１６ｂ〜１６ｈとなるべきセラミックグリーンシートのそれぞれに、ビアホール導体ｖ１〜ｖ７を形成する。具体的には、セラミックグリーンシートにレーザビームを照射してビアホールを形成する。更に、ビアホールに対して、Ａｇ，Ｐｄ，Ｃｕ，Ａｕやこれらの合金などの導電性材料からなるペーストを印刷塗布などの方法により充填して、ビアホール導体ｖ１〜ｖ７を形成する。
【００３２】
次に、絶縁体層１６ｂ〜１６ｉとなるべきセラミックグリーンシート上に、導電性材料からなるペーストをスクリーン印刷法やフォトリソグラフィ法などの方法で塗布することにより、コイル導体１８（１８ａ〜１８ｄ）及び接続導体２０（２０ａ，２０ｂ），２２（２２ａ，２２ｂ）を形成する。導電性材料からなるペーストは、例えば、Ａｇに、ワニス及び溶剤が加えられたものである。
【００３３】
なお、コイル導体１８（１８ａ〜１８ｄ）及び接続導体２０（２０ａ，２０ｂ），２２（２２ａ，２２ｂ）を形成する工程とビアホールに対して導電性材料（Ａｇ又はＡｇ−Ｐｔ）からなるペーストを充填する工程とを、同じ工程において行ってもよい。
【００３４】
次に、絶縁体層１６ａ〜１６ｊとなるべきセラミックグリーンシートをｙ軸方向の負方向側から正方向側へとこの順に並ぶように積層及び圧着して未焼成のマザー積層体を得る。具体的には、セラミックグリーンシートを１枚ずつ積層及び仮圧着する。この後、未焼成のマザー積層体に対して、静水圧プレスにて本圧着を施す。静水圧プレスの条件は、１００ＭＰａの圧力及び４５℃の温度である。
【００３５】
次に、未焼成のマザー積層体をカットして、個別の未焼成の積層体１２を得る。更に、積層体１２の表面に、バレル研磨処理を施して、面取りを行う。この後、未焼成の積層体１２に、脱バインダー処理及び焼成を施す。脱バインダー処理は、例えば、低酸素雰囲気中においておよそ５００℃で２時間の条件で行う。焼成は、例えば、８７０℃〜９００℃で２．５時間の条件で行う。
【００３６】
次に、めっき工法により外部電極１４（１４ａ，１４ｂ）を形成する。本実施形態では、ストライクめっき工法及び厚付めっき工法の２工程により外部電極１４（１４ａ，１４ｂ）を形成する。
【００３７】
ストライクめっき工法とは、めっきの密着性をよくしたり、被覆力を向上させる目的で、短時間めっきをすることである。ストライクめっき工法では、導電性メディアが入れられたバレル内に、積層体１２を投入する。そして、バレルをめっき液内に浸し、所定時間の間だけ回転させる。これにより、接続導体２０，２２が積層体１２から露出している部分に導電性メディアが接触して給電が行われる。
【００３８】
厚付めっき工法では、導電性メディアが入れられたバレル内に、積層体１２を投入する。そして、バレルをめっき液内に浸し、所定時間の間だけ回転させる。これにより、接続導体２０，２２が積層体１２から露出している部分に導電性メディアが接触して給電が行われる。
【００３９】
ここで、接続導体２０，２２はそれぞれ、下面Ｓ２及び側面Ｓ５，Ｓ６の一部において積層体１２から露出している。そのため、外部電極１４は、接続導体２０，２２が積層体１２から露出している部分を覆うように形成される。その結果、外部電極１４は、下面Ｓ２及び側面Ｓ５，Ｓ６の一部にまたがって形成される。以上の工程を経て、電子部品１０が完成する。
【００４０】
（効果）
以上のような電子部品１０によれば、以下に説明するように、コイルＬと外部電極１４との間に発生する浮遊容量の増大を抑制しつつ、回路基板への実装ずれによる周囲の電子部品への悪影響を抑制できる。図３（ａ）は、積層チップインダクタ６００が回路基板１００上に実装ずれを生じた状態で実装された様子を示した図である。図３（ｂ）は、電子部品１０が回路基板１００上に実装ずれを生じた状態で実装された様子を示した図である。図３（ａ）及び図３（ｂ）において、点線は、積層チップインダクタ６００及び電子部品１０が回路基板１００上に実装ずれを生じることなく実装された様子を示した図である。
【００４１】
特許文献１に記載の図５の積層チップインダクタ６００では、チップ６０２の実装面にのみ外部端子電極６０６ａ，６０６ｂが設けられている。そのため、リフロー工程において、外部からの衝撃などによって、図３（ａ）に示すように、積層チップインダクタ６００が回路基板１００の法線方向を中心として回転することがある。この場合、積層チップインダクタ６００が発生した磁束φ１も、積層チップインダクタ６００と共に回転してしまう。その結果、実装ずれを生じていない積層チップインダクタ６００が発生した磁束φ１は、電子部品１０２ａ，１０２ｂを通過していたのに対して、実装ずれを生じた積層チップインダクタ６００が発生した磁束φ１は、電子部品１０２ｃ，１０２ｄを通過するようになる。すなわち、実装ずれによって、磁束φ１が通過する電子部品が変化してしまう。ここで、回路基板１００の設計時に、電子部品１０２ａ，１０２ｂには、磁束φ１が通過することが想定されて、磁束による特性の変動が小さな電子部品が選択されることが多い。一方、電子部品１０２ｃ，１０２ｄには、磁束φ１が通過することが想定されていないので、磁束による特性の変動が小さな電子部品が選択されない。そのため、積層チップインダクタ６００に実装ずれが発生すると、磁束φ１が電子部品１０２ｃ，１０２ｄを通過するようになり、電子部品１０２ｃ，１０２ｄの特性が大きく変動してしまう。
【００４２】
一方、電子部品１０では、積層体１２の下面Ｓ２及び側面Ｓ５，Ｓ６の一部に外部電極１４ａ，１４ｂが設けられている。そのため、電子部品１０が回路基板１００の法線方向を中心として回転することが抑制される。ただし、外部電極１４ａ，１４ｂは、端面Ｓ３，Ｓ４には設けられていないので、電子部品１０は、図３（ｂ）に示すように、コイル軸が延在している方向（図３（ｂ）の左右方向）にずれることがある。ただし、実装ずれを生じていない電子部品１０が発生した磁束φ２、及び、実装ずれを生じた電子部品１０が発生した磁束φ２は共に、電子部品１０２ａ，１０２ｂを通過している。すなわち、電子部品１０では、実装ずれによって、磁束φ２が通過する電子部品が変化しない。よって、電子部品１０では、電子部品１０２ｃ，１０２ｄの特性が大きく変動しない。以上より、電子部品１０では、回路基板１００への実装ずれによる周囲の電子部品への悪影響を抑制できる。
【００４３】
また、電子部品１０では、外部電極１４ａ，１４ｂは、積層体１２の下面Ｓ２及び側面Ｓ５，Ｓ６に設けられている。すなわち、電子部品１０の外部電極１４ａ，１４ｂは、積層チップインダクタ６００の外部端子電極６０６ａ，６０６ｂに比べて、積層体１２の側面Ｓ５，Ｓ６に設けられている部分の面積だけ大きい。そのため、電子部品１０においてコイルＬと外部電極１４ａ，１４ｂとの間に発生する浮遊容量は、積層チップインダクタ６００のコイル６０４と外部端子電極６０６ａ，６０６ｂとの間に発生する浮遊容量よりも大きくなってしまう。ただし、外部電極１４ａ，１４ｂは、図２に示すように、側面Ｓ５，Ｓ６において、コイル導体１８の主面ではなくコイル導体１８の側面と対向しているので、コイル導体１８と非常に小さな面積で対向している。よって、電子部品１０の浮遊容量の積層チップインダクタ６００の浮遊容量に対する増加量はわずかである。以上より、電子部品１０では、回路基板１００への実装ずれによる周囲の電子部品への悪影響を抑制したとしても、コイルＬと外部電極１４との間に発生する浮遊容量の増加を抑制できる。
【産業上の利用可能性】
【００４４】
以上のように、本発明は、電子部品に有用であり、特に、コイルと外部電極との間に発生する浮遊容量の増大を抑制しつつ、回路基板への実装ずれによる周囲の電子部品への悪影響を抑制できる点において優れている。
【符号の説明】
【００４５】
Ｌ コイル
Ｓ１ 上面
Ｓ２ 下面
Ｓ３，Ｓ４ 端面
Ｓ５，Ｓ６ 側面
ｖ１〜ｖ７ ビアホール導体
１０ 電子部品
１２ 積層体
１４ａ，１４ｂ 外部電極
１６ａ〜１６ｊ 絶縁体層
１８ａ〜１８ｄ コイル導体
１９，２１ 接続部
２０ａ，２０ｂ，２２ａ，２２ｂ 接続導体
【特許請求の範囲】
【請求項１】
直方体状をなしていると共に、実装面を有している本体と、
前記本体に内蔵され、かつ、前記実装面に沿って延在するコイル軸を有するコイルと、
前記コイルの両端のそれぞれと電気的に接続され、かつ、前記コイル軸が延在している方向に並ぶように設けられている第１の外部電極及び第２の外部電極と、
を備えており、
前記第１の外部電極及び前記第２の外部電極はそれぞれ、前記実装面に隣接する前記本体の４つの表面の内の前記コイル軸と交差していない２つの表面及び該実装面に設けられていること、
を特徴とする電子部品。
【請求項２】
前記本体は、複数の絶縁体層が積層されることにより構成されており、
前記コイルは、前記絶縁体層上に設けられている複数のコイル導体が接続されて螺旋状をなしており、
前記実装面は、前記複数の絶縁体層の外縁が連なって構成されている表面であること、
を特徴とする請求項１に記載の電子部品。
【請求項３】
前記絶縁体層上に設けられている第１の接続導体を含む第１の接続部であって、前記コイルの一端と前記第１の外部電極とを接続する第１の接続部を、
更に備えており、
前記第１の接続導体は、前記実装面において前記絶縁体層間から露出することにより前記第１の外部電極と接触していること、
を特徴とする請求項２に記載の電子部品。
【請求項４】
前記第１の外部電極は、めっき工法により形成されていること、
を特徴とする請求項３に記載の電子部品。
【請求項１】
直方体状をなしていると共に、実装面を有している本体と、
前記本体に内蔵され、かつ、前記実装面に沿って延在するコイル軸を有するコイルと、
前記コイルの両端のそれぞれと電気的に接続され、かつ、前記コイル軸が延在している方向に並ぶように設けられている第１の外部電極及び第２の外部電極と、
を備えており、
前記第１の外部電極及び前記第２の外部電極はそれぞれ、前記実装面に隣接する前記本体の４つの表面の内の前記コイル軸と交差していない２つの表面及び該実装面に設けられていること、
を特徴とする電子部品。
【請求項２】
前記本体は、複数の絶縁体層が積層されることにより構成されており、
前記コイルは、前記絶縁体層上に設けられている複数のコイル導体が接続されて螺旋状をなしており、
前記実装面は、前記複数の絶縁体層の外縁が連なって構成されている表面であること、
を特徴とする請求項１に記載の電子部品。
【請求項３】
前記絶縁体層上に設けられている第１の接続導体を含む第１の接続部であって、前記コイルの一端と前記第１の外部電極とを接続する第１の接続部を、
更に備えており、
前記第１の接続導体は、前記実装面において前記絶縁体層間から露出することにより前記第１の外部電極と接触していること、
を特徴とする請求項２に記載の電子部品。
【請求項４】
前記第１の外部電極は、めっき工法により形成されていること、
を特徴とする請求項３に記載の電子部品。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１２−６００４９（Ｐ２０１２−６００４９Ａ）
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願番号】特願２０１０−２０４０５０（Ｐ２０１０−２０４０５０）
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
【公開日】平成２４年３月２２日（２０１２．３．２２）
【国際特許分類】
【出願日】平成２２年９月１３日（２０１０．９．１３）
【出願人】（０００００６２３１）株式会社村田製作所 (3,635)
【Ｆターム（参考）】
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