電流源回路のための電流補正回路
【課題】回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる、電流源回路のための電流補正回路を提供する。
【解決手段】電流加減算回路３は、電流制御信号ＤＤ１，ＤＤ２，ＤＤ３，ＤＵ１，ＤＵ２，ＤＵ３に応答して、微少電流ＩＮに所定のステップ電流を加算し又は減算し微少電流ＩＮを補正して、基準電流ＩＲＥＦとして出力する。電流電圧変換回路４は、電流源回路２からの基準電流ＩＲＥＦを出力電圧ＶＣに変換する。電流制御信号発生回路１０１は、出力電圧ＶＣを基準電圧ＶＲＥＦ１及び基準電圧ＶＲＥＦ１より小さい基準電圧ＶＲＥＦ２と比較し、当該比較結果に基づいて、出力電圧ＶＣが基準電圧ＶＲＥＦ１より低く、かつ基準電圧ＶＲＥＦ２より高くなるように電流制御信号ＤＤ１，ＤＤ２，ＤＤ３，ＤＵ１，ＤＵ２，ＤＵ３を発生する。
【解決手段】電流加減算回路３は、電流制御信号ＤＤ１，ＤＤ２，ＤＤ３，ＤＵ１，ＤＵ２，ＤＵ３に応答して、微少電流ＩＮに所定のステップ電流を加算し又は減算し微少電流ＩＮを補正して、基準電流ＩＲＥＦとして出力する。電流電圧変換回路４は、電流源回路２からの基準電流ＩＲＥＦを出力電圧ＶＣに変換する。電流制御信号発生回路１０１は、出力電圧ＶＣを基準電圧ＶＲＥＦ１及び基準電圧ＶＲＥＦ１より小さい基準電圧ＶＲＥＦ２と比較し、当該比較結果に基づいて、出力電圧ＶＣが基準電圧ＶＲＥＦ１より低く、かつ基準電圧ＶＲＥＦ２より高くなるように電流制御信号ＤＤ１，ＤＤ２，ＤＤ３，ＤＵ１，ＤＵ２，ＤＵ３を発生する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流源回路のための電流補正回路に関し、特に、ナノアンペアオーダの微少電流領域で動作する電流源回路のための電流補正回路に関する。
【背景技術】
【０００２】
近年、医療用埋め込みデバイスやセンサデバイスなどの多くのマイクロシステムの出現によって、ＬＳＩの消費電力は大幅な低電力化が必要となっている。回路システムの消費電力を格段に低減する手法として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をサブスレッショルド領域で動作させることを前提として回路システムを設計することが挙げられる。ＭＯＳＦＥＴをサブスレッショルド領域で動作させたときの電流はナノアンペア（ｎＡ）オーダであるため、回路システムの消費電力をマイクロワット（μＷ）オーダ以下に抑えることができる。しかしながら、サブスレッショルド領域でのＭＯＳＦＥＴの電気的特性は、動作温度変化、電源電圧の変動、及びプロセスバラツキに対して敏感に変動する問題がある。このため、このような回路システムを安定動作させるためには、あらゆる環境において常に一定の電流を供給する必要があり、そのためには超低消費電力であり、かつ動作温度変化、電源電圧の変動、及びプロセスバラツキに対して安定に動作する基準電流源回路の構築が必要となる。
【０００３】
特許文献１及び非特許文献記載の基準電流源回路は、電流生成用ｎＭＯＳＦＥＴを備え、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路と、電流生成用ｐＭＯＳＦＥＴを備え、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路と、第１の電流から第２の電流を減算することにより一定の基準電流を生成する電流減算回路とを備えたことを特徴としている。従って、特許文献１及び非特許文献記載の基準電流源回路によれば、温度や電源電圧などの周囲環境が変化しても一定の基準電流を出力できる。また、非特許文献２記載の基準電流源回路は、出力電流の温度依存性を補償するためのオフセット電圧を生成するオフセット電圧生成回路を備えたことを特徴とする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１３７７４号公報。
【非特許文献】
【０００５】
【非特許文献１】T. Hirose et al., "A Nano-Ampere Current Reference Circuit and its Temperature Dependence Control by using Temperature Characteristics of Carrier Mobilities", The 36th European Solid-State Circuits Conference (ESSCIRC 2010), September 2010, pp. 114-117.
【非特許文献２】Y. Osaki et al., "Temperature Compensated Nano-Ampere CMOS Current Reference Circuit Using Small Offset Voltage", in Extended Abstract of the 2010 International Conference on Solid State Devices and Materials, September 2010, pp. 814-815.
【非特許文献３】鬼頭豊明ほか，「ＭＯＳＦＥＴのキャリア移動度温度特性を利用した基準電流源回路」，電子情報通信学会総合大会講演論文集，Ａ−１−４０，電子情報通信学会発行，２００９年３月．
【非特許文献４】Y. Taur et al., "Fundamentals of modern VLSI devices", Cambridge University Press, 2002, pp. 19-20.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１及び非特許文献記載の基準電流源回路では、２種類の移動度に依存する電流を生成するために相補構造を有する２つの電流源回路を用いる必要があるので、回路面積及び消費電力が増加する課題があった。また、非特許文献２記載の基準電流源回路は、出力電流の温度依存性を改善できるが、プロセスバラツキに起因する出力電流のバラツキを改善できないという課題があった。
【０００７】
本発明の目的は以上の問題点を解決し、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる、電流源回路のための電流補正回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る電流補正回路は、サブスレッショルド領域で動作し電源電圧から微小電流を発生する電流源回路からの微小電流を補正して基準電流として出力する電流補正回路であって、
上記基準電流を出力電圧に変換する変換回路と、
上記出力電圧が、所定の第１の基準電圧と、上記第１の基準電圧よりも低い所定の第２の基準電圧との間となるように上記微小電流を増減して基準電流として出力する電流増減回路とを備えたことを特徴とする。
【０００９】
上記電流補正回路において、
上記電流増減回路は、
入力される電流制御信号に従って、上記微小電流を増減して基準電流として出力する電流加減算回路と、
上記出力電圧が上記第１の基準電圧より高いときは上記微小電流を減少させる電流制御信号を発生して上記電流加減算回路に出力する一方、上記出力電圧が上記第２の基準電圧より低いときは上記微小電流を増加させる電流制御信号を発生して上記電流加減算回路に出力する電流制御信号発生回路とを備えたことを特徴とする。
【００１０】
また、上記電流補正回路において、上記電流加減算回路は、上記微小電流を減少させる１個の電流制御信号に応答して上記微小電流を所定のステップ電流だけ減少させる一方、上記微小電流を増加させる１個の電流制御信号に応答して上記微小電流を上記ステップ電流だけ増加させることにより、上記微小電流を増減することを特徴とする。
【００１１】
さらに、上記電流補正回路において、上記変換回路はキャパシタを含み、上記基準電流を用いて上記キャパシタを充電して上記キャパシタの両端電圧を上記出力電圧として出力することを特徴とする。
【００１２】
またさらに、上記電流補正回路において、
上記変換回路は、所定の積分期間において上記微少電流を積分し、
上記電流制御信号発生回路は、上記積分期間に続く所定の電圧判定期間において上記電流制御信号を発生することを特徴とする。
【発明の効果】
【００１３】
本発明に係る電流補正回路によれば、基準電流を出力電圧に変換する変換回路と、出力電圧が、所定の第１の基準電圧と、第１の基準電圧よりも低い所定の第２の基準電圧との間となるように電流源回路からの微小電流を増減して基準電流として出力する電流増減回路とを備えたので、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る、電流源回路２のための電流補正回路１００の構成を示すブロック図である。
【図２】図１の電流源回路２と、電流加減算回路３と、電流電圧変換回路４と、電圧判定回路５と、カウンタ回路６とを示す回路図である。
【図３】図１の制御クロック発生回路１の回路図である。
【図４】図３の制御クロック発生回路１から出力される制御クロックφ１及び制御クロックφ２を示すタイミングチャートである。
【図５】図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、電流電圧変換回路４からの出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。
【図６】図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、電流電圧変換回路４からの出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。
【図７】図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、電流電圧変換回路４からの出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。
【図８】図２のカウントダウン回路６Ｄからの電流制御信号ＤＤ１，ＤＤ２，ＤＤ３とカウント値とを示すタイミングチャートである。
【図９】図２のカウントアップ回路６Ｕからの電流制御信号ＤＵ１，ＤＵ２，ＤＵ３とカウント値とを示すタイミングチャートである。
【図１０】（ａ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。
【図１１】（ａ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。
【図１２】（ａ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。
【図１３】（ａ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。
【図１４】（ａ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。
【図１５】図１の電流源回路２に対して電流補正回路１００を設けないときのモンテカルロシミュレーション（１００回）の結果であって、電流源回路２からの微少電流ＩＮの分布を示すヒストグラムである。
【図１６】図１の電流源回路２に対して電流補正回路１００を設けたときのモンテカルロシミュレーション（１００回）の結果であって、電流補正回路１００からの基準電流ＩＲＥＦの分布を示すヒストグラムである。
【図１７】図１の電流源回路２に対して電流補正回路１００を設けないときのシミュレーションの結果であって、電流源回路２からの微少電流ＩＮの温度依存性を示すグラフと、図１の電流源回路２に対して電流補正回路１００を設けたときのシミュレーションの結果であって、電流補正回路１００からの基準電流ＩＲＥＦの温度依存性を示すグラフである。
【図１８】本発明の第２の実施形態に係る、電流源回路２のための電流補正回路１００Ａの構成を示すブロック図である。
【図１９】図１８の電流源回路２と、電流加減算回路３と、電流電圧変換回路４Ａと、電圧判定回路５Ａと、カウンタ回路６とを示す回路図である。
【図２０】図１８の制御クロック発生回路１Ａの回路図である。
【図２１】図２０の制御クロック発生回路１Ａから出力される制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａとを示すタイミングチャートである。
【図２２】図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。
【図２３】図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲であるときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。
【図２４】図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１６】
第１の実施形態．
図１は、本発明の第１の実施形態に係る、電流源回路２のための電流補正回路１００の構成を示すブロック図である。また、図２は、図１の電流源回路２と、電流加減算回路３と、電流電圧変換回路４と、電圧判定回路５と、カウンタ回路６とを示す回路図であり、図３は、図１の制御クロック発生回路１の回路図である。
【００１７】
図１において、電流源回路２のための電流補正回路１００は、制御クロック発生回路１と、電流加減算回路３と、電流電圧変換回路４と、電圧判定回路５と、カウンタ回路６と、所定の基準電圧ＶＲＥＦ１を出力する電圧源８と、所定の基準電圧ＶＲＥＦ２（ＶＲＥＦ１＞ＶＲＥＦ２）を出力する電圧源９とを備えて構成される。ここで、電圧判定回路５と、カウンタ回路６とは電流制御信号発生回路１０１を構成する。また、電流加減算回路３と電流制御信号発生回路１０１とは電流増減回路を構成する。詳細後述するように、電流補正回路１００は、サブスレッショルド領域で動作し電源電圧Ｖｄｄから微小電流ＩＮを発生する電流源回路２からの微小電流ＩＮを補正して基準電流ＩＲＥＦとして出力する電流補正回路１００であって、基準電流ＩＲＥＦを出力電圧ＶＣに変換する電流電圧変換回路４と、出力電圧ＶＣが、基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２との間となるように微小電流ＩＮを増減して基準電流ＩＲＥＦとして出力する電流増減回路とを備えたことを特徴としている。
【００１８】
図２において、電流源回路２は、電流生成回路２０と、バイアス電圧生成回路３０と、スタートアップ回路４０とを備えて構成される。電流生成回路２０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタという。）ＭＰ２１，ＭＰ２２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタという。）ＭＮ２１，ＭＮ２２と、ｎＭＯＳトランジスタであるＭＯＳ抵抗ＭＲとを備えて構成される。
【００１９】
ここで、電流生成回路２０において、ｐＭＯＳトランジスタＭＰ２１のソースは、電源Ｖｄｄに接続される。ｐＭＯＳトランジスタＭＰ２１のドレインは、ｎＭＯＳトランジスタＭＮ２１のドレインに接続される。ｐＭＯＳトランジスタＭＰ２２のソースは、電源Ｖｄｄに接続され、ｐＭＯＳトランジスタＭＰ２２のドレインは、ｐＭＯＳトランジスタＭＰ２２のゲート及びｎＭＯＳトランジスタＭＮ２２のドレインに接続される。ｎＭＯＳトランジスタＭＮ２１のゲートは、ｎＭＯＳトランジスタＭＮ２２のゲート及びｎＭＯＳトランジスタＭＮ２１のドレインに接続され、ｎＭＯＳトランジスタＭＮ２１のソースは、接地される。ｎＭＯＳトランジスタＭＮ２２のソースは、ＭＯＳ抵抗ＭＲのドレインに接続される。ＭＯＳ抵抗ＭＲのゲートは、ｐＭＯＳトランジスタＭＰ３０２のドレインとｎＭＯＳトランジスタＭＮ３０３のドレインとの接続点に接続され、ＭＯＳ抵抗ＭＲのソースは接地される。
【００２０】
また、バイアス電圧生成回路３０は、ｐＭＯＳトランジスタＭＰ３０１，ＭＰ３０２と、ｎＭＯＳトランジスタＭＮ３０１，ＭＮ３０２，ＭＮ３０３とを備えて構成される。
【００２１】
ここで、バイアス電圧生成回路３０において、ｐＭＯＳトランジスタＭＰ３０１のソースは電源Ｖｄｄに接続され、ｐＭＯＳトランジスタＭＰ３０１のドレインは、ｎＭＯＳトランジスタＭＮ３０１のドレインとｎＭＯＳトランジスタＭＮ３０１のゲートとｎＭＯＳトランジスタＭＮ３０２のゲートとに接続される。ｎＭＯＳトランジスタＭＮ３０１のソースは、ｎＭＯＳトランジスタＭＮ３０２のドレインとｎＭＯＳトランジスタＭＮ３０３のソースとに接続される。ｎＭＯＳトランジスタＭＮ３０２のソースは接地される。ｐＭＯＳトランジスタＭＰ３０２のソースは電源Ｖｄｄに接続され、ｐＭＯＳトランジスタＭＰ３０２のドレインは、ｎＭＯＳトランジスタＭＮ３０３のドレインとｎＭＯＳトランジスタＭＮ３０３のゲートとＭＯＳ抵抗ＭＲのゲートとに接続される。
【００２２】
電流源回路２において、電流生成回路２０及びバイアス電圧生成回路３０はそれぞれ、非特許文献３の電圧源回路における電流生成回路及びバイアス電圧生成回路と同様の構成を有する。また、ｐＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ３０１，ＭＰ３０２の各ゲートは互いに接続されてカレントミラー回路ＣＭ１１を構成し、ｐＭＯＳトランジスタＭＰ２２に流れる微少電流ＩＮに対応する微小電流が、ｐＭＯＳトランジスタＭＰ２１，ＭＰ３０１，ＭＰ３０２のそれぞれに流れる。ｐＭＯＳトランジスタＭＰ２１，ＭＰ２２とｎＭＯＳトランジスタＭＮ２１，ＭＮ２２とは微小電流発生回路ＣＧ１１を構成し、ｐＭＯＳトランジスタＭＰ２２及びｎＭＯＳトランジスタＭＮ２２に流れる微少電流ＩＮに対応する微小電流がｐＭＯＳトランジスタＭＰ２１及びｎＭＯＳトランジスタＭＮ２１に流れる。また、ｎＭＯＳトランジスタＭＮ３０１，ＭＮ３０３は差動対を構成する。また、ＭＯＳ抵抗ＭＲは強反転線形領域で動作して所定の電圧ＶＤＳＲを発生し、その他のトランジスタはサブスレッショルド領域で動作する。非特許文献３の電圧源回路では、温度に対して一定の電圧を得るために、バイアス電圧生成回路において２段の差動対を用いる。しかし、電流を生成する場合は温度に対して一定の電圧は必要ないので、バイアス電圧生成回路３０は、１段の差動対を用いる。
【００２３】
以下、電流源回路２の動作を詳細に説明する。一般に、ＭＯＳＦＥＴがサブスレッショルド領域で動作している場合、ＭＯＳＦＥＴに流れる電流Ｉ（サブスレッショルド電流ともいう。）は、ドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以下（サブスレッショルド線形領域）であるときは、以下の式（１）で表される。
【００２４】
【数１】
【００２５】
ここで、Ｋ（＝Ｗ／Ｌ）はチャネル長Ｌとチャネル幅Ｗとのアスペクト比、Ｉ０（＝μＣＯＸ（η−１）ＶＴ２）はサブスレッショルド電流の前置係数、μはキャリア移動度、ＣＯＸ（＝εｏｘ／ｔｏｘ）は単位面積当たりの酸化膜容量、ｔｏｘは酸化膜厚、εｏｘは酸化膜の誘電率、ηはサブスレッショルドスロープ係数、ＶＴ（＝ｋＢＴ／ｑ）は熱電圧、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電気素量、ＶＧＳはゲート・ソース間電圧、ＶＴＨはしきい値電圧である（非特許文献４参照。）。
【００２６】
また、ドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以上（サブスレッショルド飽和領域）であるときは、ＭＯＳＦＥＴに流れる電流Ｉは、式（２）で表される。
【００２７】
【数２】
【００２８】
また、キャリア移動度μの温度依存性は、式（３）で表される。
【００２９】
【数３】
【００３０】
ここで、μ０は室温Ｔ０におけるキャリア移動度、ｍはキャリア移動度の温度係数である。
【００３１】
図１の電流源回路２を流れる微少電流ＩＮは、線形領域で動作するＭＯＳ抵抗ＭＲの電気的特性によって決まる。ＭＯＳ抵抗ＭＲのドレイン・ソース間電圧ＶＤＳＲが十分小さいとき、微少電流ＩＮは、式（４）で表される。
【００３２】
【数４】
【００３３】
さらに、図２において、スタートアップ回路４０を設ける理由は以下の通りである。電流源回路２において、ｎＭＯＳトランジスタのゲート電圧がすべて０Ｖであり、ｐＭＯＳトランジスタのゲートがすべて電源Ｖｄｄによって発生される電圧となる場合がある。このとき、電流源回路２には動作電流が流れず、電流源回路２は動作しない。以下、上述した電流源回路２が動作しない状態を、電流源回路２の非動作時又はゼロ電流状態という。スタートアップ回路４０は、ゼロ電流状態を回避するために用いられる。
【００３４】
スタートアップ回路４０は、複数段のダイオード接続のｐＭＯＳトランジスタＭＰ４０１〜４０６と、カレントミラー回路を構成するｐＭＯＳトランジスタＭＰ４０７と、インバータ５０を構成するｐＭＯＳトランジスタＭＰ４０８及びｎＭＯＳトランジスタＭＮ４０１と、動作電流を引き抜いて流すｎＭＯＳトランジスタＭＮ４０２とを備えて構成される。ここで、スタートアップ回路４０は、上記ゼロ電流状態時のみに動作し、電流源回路２が正常な動作点で動作している場合は、動作しない。
【００３５】
スタートアップ回路４０において、インバータ５０は、ＭＯＳ抵抗ＭＲのゲート電圧をモニタして、電流源回路２の非動作時を検出する。ＭＯＳ抵抗ＭＲのゲート電圧が０Ｖであるとき（非動作時）、インバータ５０の出力信号はハイレベルになり、当該ハイレベルの信号がｎＭＯＳトランジスタＭＮ４０２のゲートに印加されて、ｎＭＯＳトランジスタＭＮ４０２がオンされる。これにより、ｎＭＯＳトランジスタＭＮ４０２は、ｐＭＯＳトランジスタＭＰ２２から電流を引き抜き、これが電流源回路２の起動電流となって、電流源回路２を起動させて安定に動作させる。一方、インバータ５０によってモニタされる電圧が動作電圧であるとき、インバータ５０の出力信号はローレベル（０Ｖ）になり、当該ローレベルの信号がｎＭＯＳトランジスタＭＮ４０２のゲートに印加されて、ｎＭＯＳトランジスタＭＮ４０２はオフ状態のままである。したがって、ｎＭＯＳトランジスタＭＮ４０２は電流を流さない。すなわち、スタートアップ回路４０は、正常動作時には電流源回路２の動作に影響を与えない。なお、複数段のダイオード接続のｐＭＯＳトランジスタＭＰ４０１〜ＭＰ４０６により、一定の微小電流を発生し、そのカレントミラー回路であるｐＭＯＳトランジスタＭＰ４０７は、上記微小電流に対応する微小電流をインバータ５０にバイアス動作電流として供給し、消費電力の低減のためにインバータ５０を流れる電流が大きくならないように制御している。
【００３６】
また、図２において、電流加減算回路３は、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４，ＭＰ３５，ＭＰ３６，ＭＰ３７と、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６，ＭＮ３７，ＭＮ３８，ＭＮ３９，ＭＮ４０，ＭＮ４１とを備えて構成される。ここで、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６はそれぞれ制御スイッチトランジスタとして動作する。ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６の各ゲートに対して、カウンタ回路６から電流制御信号ＤＵ１，ＤＵ２，ＤＵ３，ＤＤ１，ＤＤ２，ＤＤ３がそれぞれ出力され、これに応答して、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６はオンオフされる。
【００３７】
電流加減算回路３において、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４の各ソースは電源Ｖｄｄに接続され、各ゲートはｐＭＯＳトランジスタＭＰ３０２のゲートに接続される。ｐＭＯＳトランジスタＭＰ３４のドレインは、ｎＭＯＳトランジスタＭＮ３１のソースとｎＭＯＳトランジスタＭＮ３４のドレインとの接続点に接続される。また、ｐＭＯＳトランジスタＭＰ３１のドレインはｎＭＯＳトランジスタＭＮ３１のドレインに接続され、ｐＭＯＳトランジスタＭＰ３２のドレインはｎＭＯＳトランジスタＭＮ３２のドレインに接続され、ｐＭＯＳトランジスタＭＰ３３のドレインはｎＭＯＳトランジスタＭＮ３３のドレインに接続される。さらに、ｎＭＯＳトランジスタＭＮ３１のソースはｎＭＯＳトランジスタＭＮ３４のドレインに接続され、ｎＭＯＳトランジスタＭＮ３２のソースはｎＭＯＳトランジスタＭＮ３５のドレインに接続され、ｎＭＯＳトランジスタＭＮ３３のソースはｎＭＯＳトランジスタＭＮ３６のドレインに接続される。そして、ｎＭＯＳトランジスタＭＮ３１のソースとｎＭＯＳトランジスタＭＮ３４のドレインとの接続点は、ｎＭＯＳトランジスタＭＮ３２のソースとｎＭＯＳトランジスタＭＮ３５のドレインとの接続点を介して、ｎＭＯＳトランジスタＭＮ３３のソースとｎＭＯＳトランジスタＭＮ３６のドレインとの接続点に接続される。
【００３８】
また、電流加減算回路３において、ｎＭＯＳトランジスタＭＮ３７のドレインはｎＭＯＳトランジスタＭＮ３４のソースに接続され、ｎＭＯＳトランジスタＭＮ３８のドレインはｎＭＯＳトランジスタＭＮ３５のソースに接続され、ｎＭＯＳトランジスタＭＮ３９のドレインはｎＭＯＳトランジスタＭＮ３６のソースに接続される。さらに、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９の各ゲートはｎＭＯＳトランジスタＭＮ２１のゲートに接続され、各ソースは接地される。
【００３９】
さらに、電流加減算回路３において、ｎＭＯＳトランジスタＭＮ４０のドレインは、ｎＭＯＳトランジスタＭＮ３３のソースとｎＭＯＳトランジスタＭＮ３６のドレインとの接続点と、ｎＭＯＳトランジスタＭＮ４０のゲートとに接続され、ｎＭＯＳトランジスタＭＮ４０のソースは接地される。また、ｎＭＯＳトランジスタＭＮ４１のゲートはｎＭＯＳトランジスタＭＮ４０のゲートに接続され、ソースは接地され、ドレインはｐＭＯＳトランジスタＭＰ３５のドレイン及びゲートに接続される。さらに、ｐＭＯＳトランジスタＭＰ３５のソースは電源Ｖｄｄに接続される。ｐＭＯＳトランジスタＭＰ３６のゲートはｐＭＯＳトランジスタＭＰ３５のゲートと、ｐＭＯＳトランジスタＭＰ３７のゲートとに接続され、ソースは電源Ｖｄｄに接続され、ドレインは詳細後述する電流電圧判定回路４のｐＭＯＳトランジスタＭＰ４のソースに接続される。そして、ｐＭＯＳトランジスタＭＰ３７のソースは電源Ｖｄｄに接続され、ドレインは出力端子ＴＯに接続される。
【００４０】
図２の電流加減算回路３において、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４は、電流源回路２のｐＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ３０１，ＭＰ３０２とともにカレントミラー回路を構成し、ｐＭＯＳトランジスタＭＰ２２及びｎＭＯＳトランジスタＭＮ２２に流れる微少電流ＩＮと同一の電流がｐＭＯＳトランジスタＭＰ３４に流れる。また、ｐＭＯＳトランジスタＭＰ３１のサイズは、ｐＭＯＳトランジスタＭＰ３１に、微少電流ＩＮのＮ分の１（Ｎは所定の正の実数であり、１／Ｎはミラー比（トランジスタサイズ比）である。）のステップ電流ΔＩ（＝ＩＮ／Ｎ）が流れるように設定される。さらに、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３のサイズ比は１：２：４に設定される。従って、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３には、ステップ電流ΔＩ，２ΔＩ，４ΔＩが流れる。また、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９は、電流源回路２のｎＭＯＳトランジスタＭＮ２１とともにカレントミラー回路を構成し、ｎＭＯＳトランジスタＭＮ３７のサイズは、ｎＭＯＳトランジスタＭＮ３７に、微少電流ＩＮのＮ分の１のステップ電流ΔＩ（＝ＩＮ／Ｎ）が流れるように設定される。さらに、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９のサイズ比は１：２：４に設定される。従って、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９には、ステップ電流ΔＩ，２ΔＩ，４ΔＩが流れる。このため、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３がそれぞれオン又はオフし、ｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３５がオフしているとき、微少電流ＩＮに対して所定の電流量のステップ電流（ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩ）が加算されてｎＭＯＳトランジスタＭＮ４０のドレインに出力される。一方、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３がオフし、ｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３５がそれぞれオン又はオフしているとき、微少電流ＩＮから所定の電流量のステップ電流（ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩ）が減算されてｎＭＯＳトランジスタＭＮ４０のドレインに出力される。また、全てのｎＭＯＳトランジスタＭＮ３１〜ＭＮ３６がオフしているとき、微少電流ＩＮはそのままｎＭＯＳトランジスタＭＮ４０のドレインに出力される。
【００４１】
ｎＭＯＳトランジスタＭＮ４０及び４１はミラー比１のカレントミラー回路を構成し、ｐＭＯＳトランジスタＭＰ３５，ＭＰ３６，ＭＰ３７はミラー比１のカレントミラー回路を構成する。従って、電流加減算回路３は、微小電流ＩＮを減少させる各電流制御信号ＤＤ１，ＤＤ２，ＤＤ３に応答して微小電流ＩＮを所定のステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩだけ減少させる一方、微小電流ＩＮを増加させる各電流制御信号ＤＵ１，ＤＵ２，ＤＵ３に応答して微小電流ＩＮをステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩだけ増加させることにより、微小電流ＩＮを増減し、基準電流ＩＲＥＦとして出力端子ＴＯ及びｐＭＯＳトランジスタＭＰ４のソースに出力する。
【００４２】
図３において、制御クロック発生回路１はインバータチェーン回路であって、縦続接続されたＭ個のインバータ１−１〜１−Ｍ（Ｍは２以上の偶数）を備えて構成される。例えば水晶発振器又はオンチップのクロック源である基準クロック発生回路１０からの基準クロックは、最上流のインバータ１−１に出力されるとともに、制御クロックφ１として電流電圧変換回路４のｐＭＯＳトランジスタＭＰ４のゲートと、電圧判定回路５のナンドゲート５３の第１の入力端子に出力される。また、最下流のインバータ１−Ｍからの出力信号は、制御クロックφ２として電流電圧変換回路４のｎＭＯＳトランジスタＭＮ４のゲートに出力される。さらに、最下流のインバータ１−Ｍへの入力信号は、反転制御クロックφ２ｂとしてナンドゲート５３の第２の入力端子に出力される。
【００４３】
図４は、図３の制御クロック発生回路１から出力される制御クロックφ１及び制御クロックφ２を示すタイミングチャートである。図４に示すように、制御クロック発生回路１は、制御クロックφ１をインバータ１−１〜１−Ｍの個数Ｍに対応する移相量だけ移相して制御クロックφ２を発生する。図４において、制御クロックφ１及びφ２がハイレベルの期間をリセット期間Ｔｒｓｔと定義し、制御クロックφ１及びφ２がローレベルの期間を積分期間Ｔｉｎｔと定義する。また、制御クロックφ１がローレベルでありかつ制御クロックφ２がハイレベルである期間をオン期間Ｔｏｎと定義し、制御クロックφ１がハイレベルでありかつ制御クロックφ２がローレベルである期間を電圧判定期間Ｔｓｍｐｌと定義する。なお、オン期間Ｔｏｎの期間長は電圧判定期間Ｔｓｍｐｌの期間長と等しい。
【００４４】
図２において、電流電圧変換回路４は、スイッチトランジスタとして動作するｐＭＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ４と、キャパシタＣとを備えて構成される。ここで、ｐＭＯＳトランジスタＭＰ４のゲートには制御クロックφ１が出力され、ｐＭＯＳトランジスタＭＰ４のソースはｐＭＯＳトランジスタＭＰ３６のドレインに接続され、ｐＭＯＳトランジスタＭＰ４のドレインはキャパシタＣを介して接地される。また、ｎＭＯＳトランジスタＭＮ４のゲートには制御クロックφ２が出力され、ソースは接地され、ドレインはｐＭＯＳトランジスタＭＰ４のドレインとキャパシタＣとの接続点に接続される。さらに、ｐＭＯＳトランジスタＭＰ４のドレインとキャパシタＣとの接続点は、比較器５１及び５２の各反転入力端子に接続される。ここで、キャパシタＣの両端電圧を出力電圧ＶＣと定義する。
【００４５】
次に、図２及び図４を参照して、電流電圧変換回路４の動作を説明する。積分期間Ｔｉｎｔにおいて、ｐＭＯＳトランジスタＭＰ４がオンし、ｎＭＯＳトランジスタＭＮ４がオフするので、キャパシタＣは基準電流ＩＲＥＦで充電される。次に、電圧判定期間ＴｓｍｐｌにおいてｐＭＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ４がオフする。さらに、リセット期間Ｔｒｓｔにおいて、ｐＭＯＳトランジスタＭＰ４がオフし、ｎＭＯＳトランジスタＭＮ４がオンするので、キャパシタＣは放電する。引き続き、オン期間ＴｏｎにおいてｐＭＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ４がオンして、基準電流ＩＲＥＦは接地に流れる。従って、積分期間Ｔｉｎｔにおいて基準電流ＩＲＥＦは積分され、ランプ形状を有する出力電圧ＶＣに変換される。ここで、出力電圧ＶＣのピーク値は基準電流ＩＲＥＦの電流値に対応する。
【００４６】
図２において、電圧判定回路５は、ウィンドウコンパレータを構成する比較器５１及び５２と、ナンドゲート５３とを備えて構成される。ここで、比較器５１の反転入力端子には出力電圧ＶＣが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ１が出力される。また、比較器５２の反転入力端子には出力電圧ＶＣが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ２が出力される。さらに、比較器５１からの出力信号は、カウントダウン信号Ｓｄとしてカウンタ回路６に出力される。また、ナンドゲート５３の第１の入力端子には制御クロックφ１が出力され、第２の入力端子には反転制御クロックφ２ｂが出力され、第３の入力端子には比較器５２の出力信号Ｓ５２が出力される。そして、ナンドゲート５３からの出力信号は、カウントアップ信号Ｓｕとしてカウンタ回路６に出力される。
【００４７】
図５〜図７を参照して、電圧判定回路５の動作を説明する。図５は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。また、図６は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。さらに、図７は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。ここで、基準電流ＩＲＥＦの電流値の所定の範囲の上限値は基準電圧ＶＲＥＦ１に対応し、下限値は基準電圧ＶＲＥＦ２に対応する。
【００４８】
図５において、基準電流ＩＲＥＦの電流値が所定の範囲より大きいので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ１より高くなり、これに応答して、電圧判定期間Ｔｓｍｐｌにおいて、ローレベルのカウントダウン信号Ｓｄが発生される。このとき、カウントアップ信号Ｓｕのレベルはハイレベルである。また、図６において、基準電流ＩＲＥＦの電流値が所定の範囲内にあるので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ２より高くかつ基準電圧ＶＲＥＦ１より低くなる。従って、電圧判定期間Ｔｓｍｐｌにおいて、ハイレベルのカウントダウン信号Ｓｄが発生される。また、電圧判定期間Ｔｓｍｐｌにおいて、比較器５２の出力信号Ｓ５２のレベルはローレベルに変化するが、カウントアップ信号Ｓｕのレベルはハイレベルのまま変化しない。さらに、図７において、基準電流ＩＲＥＦの電流値が所定の範囲より小さいので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ２より低くなる。このため、カウントダウン信号Ｓｄのレベル及び比較器５２の出力信号Ｓ５２のレベルはそれぞれハイレベルのままである。電圧判定期間Ｔｓｍｐｌにおいて、ナンドゲート５３によりハイレベルの出力信号Ｓ５２が検出され、これに応答してローレベルのカウントアップ信号Ｓｕが発生される。
【００４９】
図２において、カウンタ回路６は、３ビットのカウントダウン回路６Ｄを構成するＪＫフリップフロップ６１，６２，６３と、３ビットのカウントアップ回路６Ｕを構成するＪＫフリップフロップ６４，６５，６６とを備えて構成される。ここで、ＪＫフリップフロップ６１〜６６の各Ｊ入力端子及び各Ｋ入力端子は電源Ｖｄｄに接続される。また、カウントダウン信号ＳｄはＪＫフリップフロップ６１のクロック入力端子に出力され、ＪＫフリップフロップ６１のＱ出力端子からの出力信号は、ＪＫフリップフロップ６２のクロック入力端子に出力されるとともに、電流制御信号ＤＤ１としてｎＭＯＳトランジスタＭＮ３４のゲートに出力される。さらに、ＪＫフリップフロップ６２のＱ出力端子からの出力信号は、ＪＫフリップフロップ６３のクロック入力端子に出力されるとともに、電流制御信号ＤＤ２としてｎＭＯＳトランジスタＭＮ３５のゲートに出力される。またさらに、ＪＫフリップフロップ６２のＱ出力端子からの出力信号は、電流制御信号ＤＤ３としてｎＭＯＳトランジスタＭＮ３６のゲートに出力される。
【００５０】
また、カウンタ回路６において、カウントアップ信号ＳｕはＪＫフリップフロップ６４のクロック入力端子に出力され、ＪＫフリップフロップ６４のＱ出力端子からの出力信号は、ＪＫフリップフロップ６５のクロック入力端子に出力されるとともに、電流制御信号ＤＵ１としてｎＭＯＳトランジスタＭＮ３１のゲートに出力される。さらに、ＪＫフリップフロップ６５のＱ出力端子からの出力信号は、ＪＫフリップフロップ６６のクロック入力端子に出力されるとともに、電流制御信号ＤＵ２としてｎＭＯＳトランジスタＭＮ３２のゲートに出力される。またさらに、ＪＫフリップフロップ６６のＱ出力端子からの出力信号は、電流制御信号ＤＵ３としてｎＭＯＳトランジスタＭＮ３３のゲートに出力される。
【００５１】
図８は、図２のカウントダウン回路６Ｄからの電流制御信号ＤＤ１，ＤＤ２，ＤＤ３とカウント値とを示すタイミングチャートである。図８に示すように、カウントダウン回路６Ｄは、ローレベルのカウントダウン信号Ｓｄに応答して、３ビットのカウント値を１ずつインクリメントして当該カウント値を表す電流制御信号ＤＤ１，ＤＤ２，ＤＤ３をｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３の各ゲートに出力する。また、図９は、図２のカウントアップ回路６Ｕからの電流制御信号ＤＵ１，ＤＵ２，ＤＵ３とカウント値とを示すタイミングチャートである。図９に示すように、カウントアップ回路６Ｕは、ローレベルのカウントアップ信号Ｓｕに応答して、３ビットのカウント値を１ずつインクリメントして当該カウント値を表す電流制御信号ＤＵ１，ＤＵ２，ＤＵ３をｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３６の各ゲートに出力する。なお、電流補正回路１００の動作開始時には、ＪＫフリップフロップ６１〜６６はリセットされている。
【００５２】
すなわち、電流制御信号発生回路１０１は、出力電圧ＶＣが基準電圧ＶＲＥＦ１より高いときは微小電流ＩＮを減少させる電流制御信号ＤＤ１，ＤＤ２，ＤＤ３を発生して電流加減算回路３に出力する一方、出力電圧ＶＣが基準電圧ＶＲＥＦ２より低いときは微小電流ＩＮを増加させる電流制御信号ＤＵ１，ＤＵ２，ＤＵ３を発生して電流加減算回路３に出力する。
【００５３】
従って、本実施形態に係る電流補正回路１００によれば、動作開始時には、ＪＫフリップフロップ６１〜６６はリセットされているので、電流加減算回路３のｎＭＯＳトランジスタＭＮ３１〜ＭＮ３６はオフしており、微少電流ＩＮはそのまま基準電流ＩＲＥＦとして電流電圧変換回路４に出力される。電流電圧変換回路４において、基準電流ＩＲＥＦは、当該基準電流ＩＲＥＦの電流値に対応するピーク値を有する出力電圧ＶＣに変換され、出力電圧ＶＣは電圧判定回路５に出力される。さらに、電圧判定回路５は、出力電圧ＶＣを基準電圧ＶＲＥＦ１及びＶＲＥＦ２と比較し、当該比較結果を示すカウントアップ信号Ｓｕ及びカウントダウン信号Ｓｄを発生してカウンタ回路６に出力する。そして、カウンタ回路６は、カウントアップ信号Ｓｕに対応する電流制御信号ＤＵ１，ＤＵ２，ＤＵ３及びカウントダウン信号Ｓｄに対応するＤＤ１，ＤＤ２，ＤＤ３を発生して電流加減算回路３に出力する。これに応答して、電流加減算回路３は、基準電流ＩＲＥＦの電流値が所定の範囲より大きいときは微少電流ＩＮからステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩを減算する一方、基準電流ＩＲＥＦの電流値が所定の範囲より小さいときは微少電流ＩＮにステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩを加算して基準電流ＩＲＥＦとして出力する。従って、基準電流ＩＲＥＦの電流値は、基準電圧ＶＲＥＦ２に対応する電流値より大きく、かつ基準電圧ＶＲＥＦ１に対応する電流値より小さい値になるように制御される。
【実施例】
【００５４】
次に、図１の電流補正回路１００について、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーションを用いて評価を行った結果について説明を行う。使用した標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスは、ＷＩＤ（Within-Die）バラツキ及びＤ２Ｄ（Die-to-Die）バラツキを考慮した０．３５μｍＣＭＯＳプロセスである。また、電源電圧Ｖｄｄを２．０Ｖに設定し、微少電流ＩＮを約４０ｎＡに設定した。さらに、基準電圧ＶＲＥＦ１を７５０ｍＶに設定し、基準電圧ＶＲＥＦ２を７００ｍＶに設定し、キャパシタＣのキャパシタンスを１０ｐＦに設定し、制御クロックφ１及びφ２の周波数を２．５ｋＨｚに設定し、図４のオン期間Ｔｏｎ及び電圧判定期間Ｔｓｍｐｌの期間長（遅延時間である。）を１０μ秒に設定した。電流源回路２に対してモンテカルロシミュレーションを１００回行い、電流補正回路１００がないときの微少電流ＩＮのバラツキと、電流補正回路１００があるときの基準電流ＩＲＥＦのバラツキとを比較する。さらに、温度変化に対する微少電流ＩＮの変動と基準電流ＩＲＥＦの変動とを比較する。
【００５５】
図１０（ａ）〜図１０（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、図１０（ａ）は制御クロックφ１のグラフであり、図１０（ｂ）は制御クロックφ２のグラフであり、図１０（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１０（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１０（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１０（ｆ）はカウントアップ信号Ｓｕのグラフである。図１０（ｄ）及び図１０（ｅ）に示すように、基準電流ＩＲＥＦの電流値が所定の範囲より大きいときは、比較器５１の出力信号であるカウントダウン信号Ｓｄ及び比較器５２の出力信号Ｓ５２の各電圧レベルは、ハイレベルからローレベルに反転している。カウントダウン信号Ｓｄの電圧レベルが反転したことは、後段のカウントダウン回路６Ｄにより検出され、その結果、電流加減算回路３において微少電流ＩＮからステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩが減算される。
【００５６】
図１１（ａ）〜図１１（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、図１１（ａ）は制御クロックφ１のグラフであり、図１１（ｂ）は制御クロックφ２のグラフであり、図１１（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１１（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１１（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１１（ｆ）はカウントアップ信号Ｓｕのグラフである。図１１（ｄ）及び図１１（ｅ）に示すように、基準電流ＩＲＥＦの電流値が所定の範囲内にあるときは、比較器５１の出力信号であるカウントダウン信号Ｓｄの電圧レベルは反転せず、比較器５２の出力信号Ｓ５２の電圧レベルは、ハイレベルからローレベルに反転している。従って、カウンタ回路６はカウントアップ動作及びカウントダウン動作を行わない。
【００５７】
図１２（ａ）〜図１２（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、図１２（ａ）は制御クロックφ１のグラフであり、図１２（ｂ）は制御クロックφ２のグラフであり、図１２（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１２（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１２（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１２（ｆ）はカウントアップ信号Ｓｕのグラフである。図１２（ｄ）及び図１２（ｅ）に示すように、基準電流ＩＲＥＦの電流値が所定の範囲より小さいときは、比較器５１の出力信号であるカウントダウン信号Ｓｄ及び比較器５２の出力信号Ｓ５２の各電圧レベルは、ハイレベルのまま反転しない。これに応答して、カウントアップ信号Ｓｕはハイレベルからローレベルに反転し、その結果、電流加減算回路３において微少電流ＩＮにステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩが加算される。
【００５８】
図１３（ａ）〜図１３（ｆ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、図１３（ａ）は制御クロックφ１のグラフであり、図１３（ｂ）は制御クロックφ２のグラフであり、図１３（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１３（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１３（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１３（ｆ）はカウントアップ信号Ｓｕのグラフである。初期の微少電流ＩＮの電流値が所定の範囲より小さいとき、図１３（ｄ）、図１３（ｅ）及び図１３（ｆ）に示すように、比較器５１の出力信号であるカウントダウン信号Ｓｄ及び比較器５２の出力信号Ｓ５２の各電圧レベルは、ハイレベルのまま反転せず、カウントアップ信号Ｓｕの電圧レベルは反転動作を３回繰り返している。カウントアップ信号Ｓｕの電圧レベルがハイレベルからローレベルに反転するたびに微少電流ＩＮにステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，及び７ΔＩが順次加算され、基準電流ＩＲＥＦの電流値は増加し、出力電圧ＶＣは上昇する。最終的に、基準電流ＩＲＥＦが目標電流量に到達すると、カウントダウン信号Ｓｄが反転せず、出力信号Ｓ５２が反転する状態になり、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３のオンオフ状態は保持される。
【００５９】
図１４（ａ）〜図１４（ｆ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、図１４（ａ）は制御クロックφ１のグラフであり、図１４（ｂ）は制御クロックφ２のグラフであり、図１４（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１４（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１４（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１４（ｆ）はカウントアップ信号Ｓｕのグラフである。初期の微少電流ＩＮの電流値が所定の範囲より大きいとき、図１４（ｄ）、図１４（ｅ）及び図１４（ｆ）に示すように、カウントダウン信号Ｓｄ及び出力信号Ｓ５２の各電圧レベルは反転を繰り返し、カウントアップ信号Ｓｕはハイレベルのまま反転しない。カウントダウン信号Ｓｄがハイレベルからローレベルに反転するたびに微少電流ＩＮからステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，及び７ΔＩが順次減算され、基準電流ＩＲＥＦの電流値は減少し、出力電圧ＶＣは低下する。最終的に、基準電流ＩＲＥＦが目標電流量に到達すると、カウントダウン信号Ｓｄが反転せず、出力信号Ｓ５２が反転する状態になり、ｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３６のオンオフ状態は保持される。
【００６０】
図１５は、図１の電流源回路２に対して電流補正回路１００を設けないときのモンテカルロシミュレーション（１００回）の結果であって、電流源回路２からの微少電流ＩＮの分布を示すヒストグラムであり、図１６は、図１の電流源回路２に対して電流補正回路１００を設けたときのモンテカルロシミュレーション（１００回）の結果であって、基準電流ＩＲＥＦの分布を示すヒストグラムである。図１５に示すように、電流補正回路１００を設けない場合、バラツキを評価する指標である変動係数（標準偏差σ／平均値μ）は、６．９３％であり、最小値は３２．８ｎＡであり、最大値は４７．０ｎＡであった。それに対し、電流補正回路１００を設けた場合は、図１６に示すように、変動係数は２．８５％であり、最小値は３６．２ｎＡであり、最大値は４２．８ｎＡであった。すなわち、電子移動度の温度係数に依存した温度特性を持つ電流源回路２に対して電流補正回路１００を設けることにより、プロセスバラツキによる微少電流ＩＮの変動を補正して、６．９３％から２．８５％へ低減できることを確認した。従って、第１の実施形態によれば、電流補正回路１００を用いて電流源回路２の微少電流ＩＮを補正することにより、バラツキを低減した基準電流ＩＲＥＦを出力できる。なお、図１６において、発生回数の分布が２つの極大値を有するのは、電流加減算回路３において、電流加算による補正と、電流減算による補正のそれぞれが独立して機能するためである。
【００６１】
図１７を参照して、−２０℃から１００℃における微少電流ＩＮ及び基準電流ＩＲＥＦの変動幅を評価した結果を説明する。図１７は、図１の電流源回路２に対して電流補正回路１００を設けないときのシミュレーションの結果であって、電流源回路２からの微少電流ＩＮの温度依存性を示すグラフと、図１の電流源回路２に対して電流補正回路１００を設けたときのシミュレーションの結果であって、基準電流ＩＲＥＦの温度依存性を示すグラフである。電流補正回路１００を設けない場合、微少電流ＩＮが温度上昇に伴い増加しており、そのときの最大値と最小値の差は１３．２ｎＡとなった。それに対して、電流補正回路１００を設けた場合、温度変化によって微少電流ＩＮが変化しても、電流加減算回路３によって定まる電流加算量の上限値と下限値の間で電流加算量が変化し、電流減算量の上限値と下限値の間で電流減算量が変化することで、基準電流ＩＲＥＦの最大値と最小値の差は１．８ｎＡとなり、８６％低減できた。すなわち、電流補正回路１００を用いて微少電流ＩＮを補正することにより、変動幅を抑えた基準電流ＩＲＥＦを生成できることが確認できた。
【００６２】
以上説明したように、第１の実施形態によれば、１つの電流源回路２からの微少電流ＩＮを、電流補正回路１００を用いて補正して基準電流ＩＲＥＦとして出力するので、従来技術に比較して回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流ＩＲＥＦを生成できる。
【００６３】
第２の実施形態．
図１８は、本発明の第２の実施形態に係る、電流源回路２のための電流補正回路１００Ａの構成を示すブロック図である。また、図１９は、図１８の電流源回路２と、電流加減算回路３と、電流電圧変換回路４Ａと、電圧判定回路５Ａと、カウンタ回路６とを示す回路図であり、図２０は、図１８の制御クロック発生回路１Ａの回路図である。本実施形態に係る電流補正回路１００Ａは、電流補正回路１００に比較して、制御クロック発生回路１、電流電圧変換回路４及び電圧判定回路５に代えて、制御クロック発生回路１Ａ、電流電圧変換回路４Ａ及び電圧判定回路５Ａを備えた点が異なる。また、電圧判定回路５Ａと、カウンタ回路６とは電流制御信号発生回路１０１Ａを構成する。
【００６４】
図２０において、制御クロック発生回路１Ａは、ノンオーバーラップクロック発生回路であって、インバータ１１と、ナンドゲート１２，１５と、インバータ１３−１〜１３−Ｊ（Ｊは２以上の偶数である。）と、インバータ１６−１〜１６−Ｊと、インバータ１４，１７と、ＲＳフリップフロップ１８と、ノアゲート１９とを備えて構成される。例えば水晶発振器又はオンチップのクロック源である基準クロック発生回路１０Ａからの基準クロックφ０は、ナンドゲート１２の第１の入力端子に出力されるとともに、インバータ１１を介してナンドゲート１５の第１の入力端子に出力される。ナンドゲート１２の出力信号は、縦続接続されたインバータ１３−１〜１３−Ｊを介してインバータ１４に出力されるとともに、ナンドゲート１５の第２の入力端子に出力される。一方、ナンドゲート１５の出力信号は、縦続接続されたインバータ１６−１〜１６−Ｊを介してインバータ１７に出力されるとともに、ナンドゲート１２の第２の入力端子に出力される。インバータ１４からの出力信号は、制御クロックφ１Ａとして電流電圧変換回路４ＡのｎＭＯＳトランジスタＭＮ４Ａ（図１９参照。）のゲートに出力されるとともに、ＲＳフリップフロップ１８のセット入力端子と、ノアゲート１９の第１の入力端子とに出力される。また、インバータ１７からの出力信号は、制御クロックφ２Ａとして電流電圧変換回路４ＡのｎＭＯＳトランジスタＭＮ４（図１９参照。）のゲートに出力されるとともに、ＲＳフリップフロップ１８のリセット入力端子に出力される。従って、ＲＳフリップフロップ１８のＱ出力端子からは、ハイレベルの制御クロックφ１Ａが入力されるタイミングから、ハイレベルの制御クロックφ２Ａが入力されるタイミングまでハイレベルの信号が出力される。このＱ出力端子からの出力信号の反転信号（すなわち、反転Ｑ出力端子からの出力信号。）はノアゲート１８の第２の入力端子に出力され、ノアゲート１８は、制御クロックφ３Ａを発生して、電圧発生回路５Ａのナンドゲート１５（図１９参照。）の第１の入力端子に出力する。
【００６５】
図２１は、図２０の制御クロック発生回路１Ａから出力される制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａとを示すタイミングチャートである。図２１に示すように、制御クロックφ１Ａと制御クロックφ２Ａとは、同時にハイレベルにならないノンオーバーラップクロックである。図２１において、制御クロックφ１Ａの電圧レベルがハイレベルの期間を積分期間ＴｉｎｔＡと定義し、制御クロックφ２Ａの電圧レベルがハイレベルの期間をリセット期間ＴｒｓｔＡと定義し、制御クロックφ３Ａの電圧レベルがハイレベルの期間を電圧判定期間Ｔｒｓｔと定義する。また、制御クロックφ１Ａ、制御クロックφ２Ａ及び制御クロックφ３Ａの各電圧レベルがローレベルの期間をオフ期間Ｔｏｆｆと定義する。ここで、電圧判定期間Ｔｒｓｔの期間長及びオフ期間Ｔｏｆｆの期間長は互いに等しく、インバータ１３−１〜１３−Ｊ又はインバータ１６−１〜１６−Ｊの個数Ｊに対応する。
【００６６】
図１９において、電圧電流変換回路４Ａは、スイッチトランジスタとして動作するｎＭＯＳトランジスタＭＮ４Ａ及びｎＭＯＳトランジスタＭＮ４と、キャパシタＣとを備えて構成される。ここで、ｎＭＯＳトランジスタＭＮ４Ａのゲートには制御クロックφ１Ａが出力され、ｎＭＯＳトランジスタＭＮ４ＡのドレインはｐＭＯＳトランジスタＭＰ３６のドレインに接続され、ｎＭＯＳトランジスタＭＮ４ＡのソースはキャパシタＣを介して接地される。また、ｎＭＯＳトランジスタＭＮ４のゲートには制御クロックφ２Ａが出力され、ソースは接地され、ドレインはｎＭＯＳトランジスタＭＮ４ＡのソースとキャパシタＣとの接続点に接続される。さらに、ｎＭＯＳトランジスタＭＮ４ＡのソースとキャパシタＣとの接続点は、比較器５１及び５２の各反転入力端子に接続される。ここで、キャパシタＣの両端電圧を出力電圧ＶＣＡと定義する。
【００６７】
次に、図１９及び図２１を参照して、電流電圧変換回路４Ａの動作を説明する。積分期間ＴｉｎｔＡにおいて、ｎＭＯＳトランジスタＭＮ４Ａがオンし、ｎＭＯＳトランジスタＭＮ４がオフするので、キャパシタＣは基準電流ＩＲＥＦで充電される。次に、電圧判定期間ＴｓｍｐｌＡにおいてｎＭＯＳトランジスタＭＮ４Ａ及びｎＭＯＳトランジスタＭＮ４がオフする。さらに、リセット期間ＴｒｓｔＡにおいて、ｎＭＯＳトランジスタＭＮ４Ａがオフし、ｎＭＯＳトランジスタＭＮ４がオンするので、キャパシタＣは放電する。引き続き、オフ期間ＴｏｆｆにおいてｎＭＯＳトランジスタＭＮ４Ａ及びｎＭＯＳトランジスタＭＮ４がオフする。従って、第１の実施形態と同様に、積分期間ＴｉｎｔＡにおいて基準電流ＩＲＥＦは積分され、ランプ形状を有する出力電圧ＶＣＡに変換される。ここで、出力電圧ＶＣＡのピーク値は基準電流ＩＲＥＦの電流値に対応する。
【００６８】
図１９において、電圧判定回路５Ａは、ウィンドウコンパレータを構成する比較器５１及び５２と、ナンドゲート５４とを備えて構成される。ここで、比較器５１の反転入力端子には出力電圧ＶＣＡが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ１が出力される。また、比較器５２の反転入力端子には出力電圧ＶＣＡが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ２が出力される。さらに、比較器５１からの出力信号は、カウントダウン信号ＳｄＡとしてカウンタ回路６に出力される。また、ナンドゲート５４の第１の入力端子には制御クロックφ３Ａが出力され、第３の入力端子には比較器５２の出力信号Ｓ５２が出力される。そして、ナンドゲート５４からの出力信号は、カウントアップ信号ＳｕＡとしてカウンタ回路６に出力される。
【００６９】
図２２〜図２４を参照して、電圧判定回路５Ａの動作を説明する。図２２は、図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。図２３は、図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲であるときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。図２４は、図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。ここで、基準電流ＩＲＥＦの電流値の所定の範囲の上限値は基準電圧ＶＲＥＦ１に対応し、下限値は基準電圧ＶＲＥＦ２に対応する。
【００７０】
図２２において、基準電流ＩＲＥＦの電流値が所定の範囲より大きいので、出力電圧ＶＣＡのピーク値は基準電圧ＶＲＥＦ１より高くなり、これに応答して、電圧判定期間ＴｓｍｐｌＡにおいて、ローレベルのカウントダウン信号ＳｄＡが発生される。このとき、カウントアップ信号ＳｕＡのレベルはハイレベルである。また、図２３において、基準電流ＩＲＥＦの電流値が所定の範囲内にあるので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ２より高くかつ基準電圧ＶＲＥＦ１より低くなる。従って、電圧判定期間ＴｓｍｐｌＡにおいて、ハイレベルのカウントダウン信号ＳｄＡが発生される。また、電圧判定期間ＴｓｍｐｌＡにおいて、比較器５２の出力信号Ｓ５２のレベルはローレベルに変化するが、カウントアップ信号ＳｕＡのレベルはハイレベルのまま変化しない。さらに、図２４において、基準電流ＩＲＥＦの電流値が所定の範囲より小さいので、出力電圧ＶＣＡのピーク値は基準電圧ＶＲＥＦ２より低くなる。このため、カウントダウン信号ＳｄＡのレベル及び比較器５２の出力信号Ｓ５２のレベルはそれぞれハイレベルのままである。電圧判定期間ＴｓｍｐｌＡにおいて、ナンドゲート５４によりハイレベルの出力信号Ｓ５２が検出され、これに応答してローレベルのカウントアップ信号ＳｕＡが発生される。
【００７１】
従って、本実施形態によれば、ナンドゲート５４により、制御クロックφ３Ａを用いて、出力電圧ＶＣＡが基準電圧ＶＲＥＦ２より小さいことを検出できるので、第１の実施形態に係るカウントアップ信号Ｓｕ及びカウントダウン信号Ｓｄと同様に、カウントアップ信号ＳｕＡ及びカウントダウン信号ＳｄＡを発生できる。
【００７２】
なお、上記各実施形態において、カウントダウン回路６Ｄ及びカウントアップ回路６Ｕは、それぞれ３ビットのカウント回路であったが、本発明はこれに限られず、カウントダウン回路６Ｄをｎ１（ｎ１は２以上の整数。）ビットのカウンタ回路とし、カウントアップ回路６Ｕをｎ２（ｎ１は２以上の整数。）としてもよい。ビット数ｎ１及びｎ２を増やすことにより、微少電流ＩＮに加算されるステップ電流の電流値の組み合わせの数を増やし、微少電流ＩＮから減算されるステップ電流の電流値の組み合わせの数を増やすことができるので、より高精度で微少電流ＩＮを補正できる。
【００７３】
また、上記各実施形態において、電流源回路２は出力電流の温度特性が電子移動度に依存するｎＭＯＳトランジスタＭＲを用いて微少電流ＩＮを生成するｎＭＯＳ構成の電流源回路であった。しかしながら、本発明はこれに限られず、電流源回路２と相補的な回路であって、出力電流の温度特性がホール移動度に依存するｐＭＯＳトランジスタを用いて微少電流を生成するｐＭＯＳ構成の電流源回路であってもよい。この場合、ｐＭＯＳ構成の電流源回路からの微小電流を補正して基準電流として出力する電流補正回路は、当該基準電流を出力電圧に変換する変換回路と、上記出力電圧が、所定の第１の基準電圧と、上記第１の基準電圧よりも低い所定の第２の基準電圧との間となるように微小電流ＩＰを増減して基準電流として出力する電流増減回路とを備えて構成される。
【産業上の利用可能性】
【００７４】
以上説明したように、本発明に係る電流補正回路によれば、基準電流を出力電圧に変換する変換回路と、出力電圧が、所定の第１の基準電圧と、第１の基準電圧よりも低い所定の第２の基準電圧との間となるように電流源回路からの微小電流を増減して基準電流として出力する電流増減回路とを備えたので、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる。
【符号の説明】
【００７５】
１，１Ａ…制御クロック発生回路、
２…電流源回路、
３…電流加減算回路、
４，４Ａ…電流電圧変換回路、
５，５Ａ…電圧判定回路、
６…カウンタ回路、
８，９…電圧源、
１０，１０Ａ…基準クロック発生回路、
２０…電流生成回路、
３０…バイアス電圧生成回路、
４０…スタートアップ回路、
１００，１００Ａ…電流補正回路，
１０１，１０１Ａ…電流制御信号発生回路。
【技術分野】
【０００１】
本発明は、電流源回路のための電流補正回路に関し、特に、ナノアンペアオーダの微少電流領域で動作する電流源回路のための電流補正回路に関する。
【背景技術】
【０００２】
近年、医療用埋め込みデバイスやセンサデバイスなどの多くのマイクロシステムの出現によって、ＬＳＩの消費電力は大幅な低電力化が必要となっている。回路システムの消費電力を格段に低減する手法として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）をサブスレッショルド領域で動作させることを前提として回路システムを設計することが挙げられる。ＭＯＳＦＥＴをサブスレッショルド領域で動作させたときの電流はナノアンペア（ｎＡ）オーダであるため、回路システムの消費電力をマイクロワット（μＷ）オーダ以下に抑えることができる。しかしながら、サブスレッショルド領域でのＭＯＳＦＥＴの電気的特性は、動作温度変化、電源電圧の変動、及びプロセスバラツキに対して敏感に変動する問題がある。このため、このような回路システムを安定動作させるためには、あらゆる環境において常に一定の電流を供給する必要があり、そのためには超低消費電力であり、かつ動作温度変化、電源電圧の変動、及びプロセスバラツキに対して安定に動作する基準電流源回路の構築が必要となる。
【０００３】
特許文献１及び非特許文献記載の基準電流源回路は、電流生成用ｎＭＯＳＦＥＴを備え、電子移動度に依存する出力電流の温度特性を有して第１の電流を生成する第１の電源回路と、電流生成用ｐＭＯＳＦＥＴを備え、ホール移動度に依存する出力電流の温度特性を有して第２の電流を生成する第２の電源回路と、第１の電流から第２の電流を減算することにより一定の基準電流を生成する電流減算回路とを備えたことを特徴としている。従って、特許文献１及び非特許文献記載の基準電流源回路によれば、温度や電源電圧などの周囲環境が変化しても一定の基準電流を出力できる。また、非特許文献２記載の基準電流源回路は、出力電流の温度依存性を補償するためのオフセット電圧を生成するオフセット電圧生成回路を備えたことを特徴とする。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０１０−２１３７７４号公報。
【非特許文献】
【０００５】
【非特許文献１】T. Hirose et al., "A Nano-Ampere Current Reference Circuit and its Temperature Dependence Control by using Temperature Characteristics of Carrier Mobilities", The 36th European Solid-State Circuits Conference (ESSCIRC 2010), September 2010, pp. 114-117.
【非特許文献２】Y. Osaki et al., "Temperature Compensated Nano-Ampere CMOS Current Reference Circuit Using Small Offset Voltage", in Extended Abstract of the 2010 International Conference on Solid State Devices and Materials, September 2010, pp. 814-815.
【非特許文献３】鬼頭豊明ほか，「ＭＯＳＦＥＴのキャリア移動度温度特性を利用した基準電流源回路」，電子情報通信学会総合大会講演論文集，Ａ−１−４０，電子情報通信学会発行，２００９年３月．
【非特許文献４】Y. Taur et al., "Fundamentals of modern VLSI devices", Cambridge University Press, 2002, pp. 19-20.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１及び非特許文献記載の基準電流源回路では、２種類の移動度に依存する電流を生成するために相補構造を有する２つの電流源回路を用いる必要があるので、回路面積及び消費電力が増加する課題があった。また、非特許文献２記載の基準電流源回路は、出力電流の温度依存性を改善できるが、プロセスバラツキに起因する出力電流のバラツキを改善できないという課題があった。
【０００７】
本発明の目的は以上の問題点を解決し、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる、電流源回路のための電流補正回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る電流補正回路は、サブスレッショルド領域で動作し電源電圧から微小電流を発生する電流源回路からの微小電流を補正して基準電流として出力する電流補正回路であって、
上記基準電流を出力電圧に変換する変換回路と、
上記出力電圧が、所定の第１の基準電圧と、上記第１の基準電圧よりも低い所定の第２の基準電圧との間となるように上記微小電流を増減して基準電流として出力する電流増減回路とを備えたことを特徴とする。
【０００９】
上記電流補正回路において、
上記電流増減回路は、
入力される電流制御信号に従って、上記微小電流を増減して基準電流として出力する電流加減算回路と、
上記出力電圧が上記第１の基準電圧より高いときは上記微小電流を減少させる電流制御信号を発生して上記電流加減算回路に出力する一方、上記出力電圧が上記第２の基準電圧より低いときは上記微小電流を増加させる電流制御信号を発生して上記電流加減算回路に出力する電流制御信号発生回路とを備えたことを特徴とする。
【００１０】
また、上記電流補正回路において、上記電流加減算回路は、上記微小電流を減少させる１個の電流制御信号に応答して上記微小電流を所定のステップ電流だけ減少させる一方、上記微小電流を増加させる１個の電流制御信号に応答して上記微小電流を上記ステップ電流だけ増加させることにより、上記微小電流を増減することを特徴とする。
【００１１】
さらに、上記電流補正回路において、上記変換回路はキャパシタを含み、上記基準電流を用いて上記キャパシタを充電して上記キャパシタの両端電圧を上記出力電圧として出力することを特徴とする。
【００１２】
またさらに、上記電流補正回路において、
上記変換回路は、所定の積分期間において上記微少電流を積分し、
上記電流制御信号発生回路は、上記積分期間に続く所定の電圧判定期間において上記電流制御信号を発生することを特徴とする。
【発明の効果】
【００１３】
本発明に係る電流補正回路によれば、基準電流を出力電圧に変換する変換回路と、出力電圧が、所定の第１の基準電圧と、第１の基準電圧よりも低い所定の第２の基準電圧との間となるように電流源回路からの微小電流を増減して基準電流として出力する電流増減回路とを備えたので、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態に係る、電流源回路２のための電流補正回路１００の構成を示すブロック図である。
【図２】図１の電流源回路２と、電流加減算回路３と、電流電圧変換回路４と、電圧判定回路５と、カウンタ回路６とを示す回路図である。
【図３】図１の制御クロック発生回路１の回路図である。
【図４】図３の制御クロック発生回路１から出力される制御クロックφ１及び制御クロックφ２を示すタイミングチャートである。
【図５】図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、電流電圧変換回路４からの出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。
【図６】図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、電流電圧変換回路４からの出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。
【図７】図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、電流電圧変換回路４からの出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。
【図８】図２のカウントダウン回路６Ｄからの電流制御信号ＤＤ１，ＤＤ２，ＤＤ３とカウント値とを示すタイミングチャートである。
【図９】図２のカウントアップ回路６Ｕからの電流制御信号ＤＵ１，ＤＵ２，ＤＵ３とカウント値とを示すタイミングチャートである。
【図１０】（ａ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。
【図１１】（ａ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。
【図１２】（ａ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。
【図１３】（ａ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。
【図１４】（ａ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ１のグラフであり、（ｂ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、制御クロックφ２のグラフであり、（ｃ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、電流電圧変換回路４からの出力電圧ＶＣのグラフであり、（ｄ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントダウン信号Ｓｄのグラフであり、（ｅ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、比較器５２からの出力信号Ｓ５２のグラフであり、（ｆ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、カウントアップ信号Ｓｕのグラフである。
【図１５】図１の電流源回路２に対して電流補正回路１００を設けないときのモンテカルロシミュレーション（１００回）の結果であって、電流源回路２からの微少電流ＩＮの分布を示すヒストグラムである。
【図１６】図１の電流源回路２に対して電流補正回路１００を設けたときのモンテカルロシミュレーション（１００回）の結果であって、電流補正回路１００からの基準電流ＩＲＥＦの分布を示すヒストグラムである。
【図１７】図１の電流源回路２に対して電流補正回路１００を設けないときのシミュレーションの結果であって、電流源回路２からの微少電流ＩＮの温度依存性を示すグラフと、図１の電流源回路２に対して電流補正回路１００を設けたときのシミュレーションの結果であって、電流補正回路１００からの基準電流ＩＲＥＦの温度依存性を示すグラフである。
【図１８】本発明の第２の実施形態に係る、電流源回路２のための電流補正回路１００Ａの構成を示すブロック図である。
【図１９】図１８の電流源回路２と、電流加減算回路３と、電流電圧変換回路４Ａと、電圧判定回路５Ａと、カウンタ回路６とを示す回路図である。
【図２０】図１８の制御クロック発生回路１Ａの回路図である。
【図２１】図２０の制御クロック発生回路１Ａから出力される制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａとを示すタイミングチャートである。
【図２２】図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。
【図２３】図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲であるときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。
【図２４】図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。
【発明を実施するための形態】
【００１５】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１６】
第１の実施形態．
図１は、本発明の第１の実施形態に係る、電流源回路２のための電流補正回路１００の構成を示すブロック図である。また、図２は、図１の電流源回路２と、電流加減算回路３と、電流電圧変換回路４と、電圧判定回路５と、カウンタ回路６とを示す回路図であり、図３は、図１の制御クロック発生回路１の回路図である。
【００１７】
図１において、電流源回路２のための電流補正回路１００は、制御クロック発生回路１と、電流加減算回路３と、電流電圧変換回路４と、電圧判定回路５と、カウンタ回路６と、所定の基準電圧ＶＲＥＦ１を出力する電圧源８と、所定の基準電圧ＶＲＥＦ２（ＶＲＥＦ１＞ＶＲＥＦ２）を出力する電圧源９とを備えて構成される。ここで、電圧判定回路５と、カウンタ回路６とは電流制御信号発生回路１０１を構成する。また、電流加減算回路３と電流制御信号発生回路１０１とは電流増減回路を構成する。詳細後述するように、電流補正回路１００は、サブスレッショルド領域で動作し電源電圧Ｖｄｄから微小電流ＩＮを発生する電流源回路２からの微小電流ＩＮを補正して基準電流ＩＲＥＦとして出力する電流補正回路１００であって、基準電流ＩＲＥＦを出力電圧ＶＣに変換する電流電圧変換回路４と、出力電圧ＶＣが、基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２との間となるように微小電流ＩＮを増減して基準電流ＩＲＥＦとして出力する電流増減回路とを備えたことを特徴としている。
【００１８】
図２において、電流源回路２は、電流生成回路２０と、バイアス電圧生成回路３０と、スタートアップ回路４０とを備えて構成される。電流生成回路２０は、Ｐチャネル型ＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳトランジスタという。）ＭＰ２１，ＭＰ２２と、Ｎチャネル型ＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳトランジスタという。）ＭＮ２１，ＭＮ２２と、ｎＭＯＳトランジスタであるＭＯＳ抵抗ＭＲとを備えて構成される。
【００１９】
ここで、電流生成回路２０において、ｐＭＯＳトランジスタＭＰ２１のソースは、電源Ｖｄｄに接続される。ｐＭＯＳトランジスタＭＰ２１のドレインは、ｎＭＯＳトランジスタＭＮ２１のドレインに接続される。ｐＭＯＳトランジスタＭＰ２２のソースは、電源Ｖｄｄに接続され、ｐＭＯＳトランジスタＭＰ２２のドレインは、ｐＭＯＳトランジスタＭＰ２２のゲート及びｎＭＯＳトランジスタＭＮ２２のドレインに接続される。ｎＭＯＳトランジスタＭＮ２１のゲートは、ｎＭＯＳトランジスタＭＮ２２のゲート及びｎＭＯＳトランジスタＭＮ２１のドレインに接続され、ｎＭＯＳトランジスタＭＮ２１のソースは、接地される。ｎＭＯＳトランジスタＭＮ２２のソースは、ＭＯＳ抵抗ＭＲのドレインに接続される。ＭＯＳ抵抗ＭＲのゲートは、ｐＭＯＳトランジスタＭＰ３０２のドレインとｎＭＯＳトランジスタＭＮ３０３のドレインとの接続点に接続され、ＭＯＳ抵抗ＭＲのソースは接地される。
【００２０】
また、バイアス電圧生成回路３０は、ｐＭＯＳトランジスタＭＰ３０１，ＭＰ３０２と、ｎＭＯＳトランジスタＭＮ３０１，ＭＮ３０２，ＭＮ３０３とを備えて構成される。
【００２１】
ここで、バイアス電圧生成回路３０において、ｐＭＯＳトランジスタＭＰ３０１のソースは電源Ｖｄｄに接続され、ｐＭＯＳトランジスタＭＰ３０１のドレインは、ｎＭＯＳトランジスタＭＮ３０１のドレインとｎＭＯＳトランジスタＭＮ３０１のゲートとｎＭＯＳトランジスタＭＮ３０２のゲートとに接続される。ｎＭＯＳトランジスタＭＮ３０１のソースは、ｎＭＯＳトランジスタＭＮ３０２のドレインとｎＭＯＳトランジスタＭＮ３０３のソースとに接続される。ｎＭＯＳトランジスタＭＮ３０２のソースは接地される。ｐＭＯＳトランジスタＭＰ３０２のソースは電源Ｖｄｄに接続され、ｐＭＯＳトランジスタＭＰ３０２のドレインは、ｎＭＯＳトランジスタＭＮ３０３のドレインとｎＭＯＳトランジスタＭＮ３０３のゲートとＭＯＳ抵抗ＭＲのゲートとに接続される。
【００２２】
電流源回路２において、電流生成回路２０及びバイアス電圧生成回路３０はそれぞれ、非特許文献３の電圧源回路における電流生成回路及びバイアス電圧生成回路と同様の構成を有する。また、ｐＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ３０１，ＭＰ３０２の各ゲートは互いに接続されてカレントミラー回路ＣＭ１１を構成し、ｐＭＯＳトランジスタＭＰ２２に流れる微少電流ＩＮに対応する微小電流が、ｐＭＯＳトランジスタＭＰ２１，ＭＰ３０１，ＭＰ３０２のそれぞれに流れる。ｐＭＯＳトランジスタＭＰ２１，ＭＰ２２とｎＭＯＳトランジスタＭＮ２１，ＭＮ２２とは微小電流発生回路ＣＧ１１を構成し、ｐＭＯＳトランジスタＭＰ２２及びｎＭＯＳトランジスタＭＮ２２に流れる微少電流ＩＮに対応する微小電流がｐＭＯＳトランジスタＭＰ２１及びｎＭＯＳトランジスタＭＮ２１に流れる。また、ｎＭＯＳトランジスタＭＮ３０１，ＭＮ３０３は差動対を構成する。また、ＭＯＳ抵抗ＭＲは強反転線形領域で動作して所定の電圧ＶＤＳＲを発生し、その他のトランジスタはサブスレッショルド領域で動作する。非特許文献３の電圧源回路では、温度に対して一定の電圧を得るために、バイアス電圧生成回路において２段の差動対を用いる。しかし、電流を生成する場合は温度に対して一定の電圧は必要ないので、バイアス電圧生成回路３０は、１段の差動対を用いる。
【００２３】
以下、電流源回路２の動作を詳細に説明する。一般に、ＭＯＳＦＥＴがサブスレッショルド領域で動作している場合、ＭＯＳＦＥＴに流れる電流Ｉ（サブスレッショルド電流ともいう。）は、ドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以下（サブスレッショルド線形領域）であるときは、以下の式（１）で表される。
【００２４】
【数１】
【００２５】
ここで、Ｋ（＝Ｗ／Ｌ）はチャネル長Ｌとチャネル幅Ｗとのアスペクト比、Ｉ０（＝μＣＯＸ（η−１）ＶＴ２）はサブスレッショルド電流の前置係数、μはキャリア移動度、ＣＯＸ（＝εｏｘ／ｔｏｘ）は単位面積当たりの酸化膜容量、ｔｏｘは酸化膜厚、εｏｘは酸化膜の誘電率、ηはサブスレッショルドスロープ係数、ＶＴ（＝ｋＢＴ／ｑ）は熱電圧、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電気素量、ＶＧＳはゲート・ソース間電圧、ＶＴＨはしきい値電圧である（非特許文献４参照。）。
【００２６】
また、ドレイン・ソース間電圧ＶＤＳが例えば０．１Ｖ以上（サブスレッショルド飽和領域）であるときは、ＭＯＳＦＥＴに流れる電流Ｉは、式（２）で表される。
【００２７】
【数２】
【００２８】
また、キャリア移動度μの温度依存性は、式（３）で表される。
【００２９】
【数３】
【００３０】
ここで、μ０は室温Ｔ０におけるキャリア移動度、ｍはキャリア移動度の温度係数である。
【００３１】
図１の電流源回路２を流れる微少電流ＩＮは、線形領域で動作するＭＯＳ抵抗ＭＲの電気的特性によって決まる。ＭＯＳ抵抗ＭＲのドレイン・ソース間電圧ＶＤＳＲが十分小さいとき、微少電流ＩＮは、式（４）で表される。
【００３２】
【数４】
【００３３】
さらに、図２において、スタートアップ回路４０を設ける理由は以下の通りである。電流源回路２において、ｎＭＯＳトランジスタのゲート電圧がすべて０Ｖであり、ｐＭＯＳトランジスタのゲートがすべて電源Ｖｄｄによって発生される電圧となる場合がある。このとき、電流源回路２には動作電流が流れず、電流源回路２は動作しない。以下、上述した電流源回路２が動作しない状態を、電流源回路２の非動作時又はゼロ電流状態という。スタートアップ回路４０は、ゼロ電流状態を回避するために用いられる。
【００３４】
スタートアップ回路４０は、複数段のダイオード接続のｐＭＯＳトランジスタＭＰ４０１〜４０６と、カレントミラー回路を構成するｐＭＯＳトランジスタＭＰ４０７と、インバータ５０を構成するｐＭＯＳトランジスタＭＰ４０８及びｎＭＯＳトランジスタＭＮ４０１と、動作電流を引き抜いて流すｎＭＯＳトランジスタＭＮ４０２とを備えて構成される。ここで、スタートアップ回路４０は、上記ゼロ電流状態時のみに動作し、電流源回路２が正常な動作点で動作している場合は、動作しない。
【００３５】
スタートアップ回路４０において、インバータ５０は、ＭＯＳ抵抗ＭＲのゲート電圧をモニタして、電流源回路２の非動作時を検出する。ＭＯＳ抵抗ＭＲのゲート電圧が０Ｖであるとき（非動作時）、インバータ５０の出力信号はハイレベルになり、当該ハイレベルの信号がｎＭＯＳトランジスタＭＮ４０２のゲートに印加されて、ｎＭＯＳトランジスタＭＮ４０２がオンされる。これにより、ｎＭＯＳトランジスタＭＮ４０２は、ｐＭＯＳトランジスタＭＰ２２から電流を引き抜き、これが電流源回路２の起動電流となって、電流源回路２を起動させて安定に動作させる。一方、インバータ５０によってモニタされる電圧が動作電圧であるとき、インバータ５０の出力信号はローレベル（０Ｖ）になり、当該ローレベルの信号がｎＭＯＳトランジスタＭＮ４０２のゲートに印加されて、ｎＭＯＳトランジスタＭＮ４０２はオフ状態のままである。したがって、ｎＭＯＳトランジスタＭＮ４０２は電流を流さない。すなわち、スタートアップ回路４０は、正常動作時には電流源回路２の動作に影響を与えない。なお、複数段のダイオード接続のｐＭＯＳトランジスタＭＰ４０１〜ＭＰ４０６により、一定の微小電流を発生し、そのカレントミラー回路であるｐＭＯＳトランジスタＭＰ４０７は、上記微小電流に対応する微小電流をインバータ５０にバイアス動作電流として供給し、消費電力の低減のためにインバータ５０を流れる電流が大きくならないように制御している。
【００３６】
また、図２において、電流加減算回路３は、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４，ＭＰ３５，ＭＰ３６，ＭＰ３７と、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６，ＭＮ３７，ＭＮ３８，ＭＮ３９，ＭＮ４０，ＭＮ４１とを備えて構成される。ここで、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６はそれぞれ制御スイッチトランジスタとして動作する。ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６の各ゲートに対して、カウンタ回路６から電流制御信号ＤＵ１，ＤＵ２，ＤＵ３，ＤＤ１，ＤＤ２，ＤＤ３がそれぞれ出力され、これに応答して、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３，ＭＮ３４，ＭＮ３５，ＭＮ３６はオンオフされる。
【００３７】
電流加減算回路３において、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４の各ソースは電源Ｖｄｄに接続され、各ゲートはｐＭＯＳトランジスタＭＰ３０２のゲートに接続される。ｐＭＯＳトランジスタＭＰ３４のドレインは、ｎＭＯＳトランジスタＭＮ３１のソースとｎＭＯＳトランジスタＭＮ３４のドレインとの接続点に接続される。また、ｐＭＯＳトランジスタＭＰ３１のドレインはｎＭＯＳトランジスタＭＮ３１のドレインに接続され、ｐＭＯＳトランジスタＭＰ３２のドレインはｎＭＯＳトランジスタＭＮ３２のドレインに接続され、ｐＭＯＳトランジスタＭＰ３３のドレインはｎＭＯＳトランジスタＭＮ３３のドレインに接続される。さらに、ｎＭＯＳトランジスタＭＮ３１のソースはｎＭＯＳトランジスタＭＮ３４のドレインに接続され、ｎＭＯＳトランジスタＭＮ３２のソースはｎＭＯＳトランジスタＭＮ３５のドレインに接続され、ｎＭＯＳトランジスタＭＮ３３のソースはｎＭＯＳトランジスタＭＮ３６のドレインに接続される。そして、ｎＭＯＳトランジスタＭＮ３１のソースとｎＭＯＳトランジスタＭＮ３４のドレインとの接続点は、ｎＭＯＳトランジスタＭＮ３２のソースとｎＭＯＳトランジスタＭＮ３５のドレインとの接続点を介して、ｎＭＯＳトランジスタＭＮ３３のソースとｎＭＯＳトランジスタＭＮ３６のドレインとの接続点に接続される。
【００３８】
また、電流加減算回路３において、ｎＭＯＳトランジスタＭＮ３７のドレインはｎＭＯＳトランジスタＭＮ３４のソースに接続され、ｎＭＯＳトランジスタＭＮ３８のドレインはｎＭＯＳトランジスタＭＮ３５のソースに接続され、ｎＭＯＳトランジスタＭＮ３９のドレインはｎＭＯＳトランジスタＭＮ３６のソースに接続される。さらに、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９の各ゲートはｎＭＯＳトランジスタＭＮ２１のゲートに接続され、各ソースは接地される。
【００３９】
さらに、電流加減算回路３において、ｎＭＯＳトランジスタＭＮ４０のドレインは、ｎＭＯＳトランジスタＭＮ３３のソースとｎＭＯＳトランジスタＭＮ３６のドレインとの接続点と、ｎＭＯＳトランジスタＭＮ４０のゲートとに接続され、ｎＭＯＳトランジスタＭＮ４０のソースは接地される。また、ｎＭＯＳトランジスタＭＮ４１のゲートはｎＭＯＳトランジスタＭＮ４０のゲートに接続され、ソースは接地され、ドレインはｐＭＯＳトランジスタＭＰ３５のドレイン及びゲートに接続される。さらに、ｐＭＯＳトランジスタＭＰ３５のソースは電源Ｖｄｄに接続される。ｐＭＯＳトランジスタＭＰ３６のゲートはｐＭＯＳトランジスタＭＰ３５のゲートと、ｐＭＯＳトランジスタＭＰ３７のゲートとに接続され、ソースは電源Ｖｄｄに接続され、ドレインは詳細後述する電流電圧判定回路４のｐＭＯＳトランジスタＭＰ４のソースに接続される。そして、ｐＭＯＳトランジスタＭＰ３７のソースは電源Ｖｄｄに接続され、ドレインは出力端子ＴＯに接続される。
【００４０】
図２の電流加減算回路３において、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３，ＭＰ３４は、電流源回路２のｐＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ３０１，ＭＰ３０２とともにカレントミラー回路を構成し、ｐＭＯＳトランジスタＭＰ２２及びｎＭＯＳトランジスタＭＮ２２に流れる微少電流ＩＮと同一の電流がｐＭＯＳトランジスタＭＰ３４に流れる。また、ｐＭＯＳトランジスタＭＰ３１のサイズは、ｐＭＯＳトランジスタＭＰ３１に、微少電流ＩＮのＮ分の１（Ｎは所定の正の実数であり、１／Ｎはミラー比（トランジスタサイズ比）である。）のステップ電流ΔＩ（＝ＩＮ／Ｎ）が流れるように設定される。さらに、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３のサイズ比は１：２：４に設定される。従って、ｐＭＯＳトランジスタＭＰ３１，ＭＰ３２，ＭＰ３３には、ステップ電流ΔＩ，２ΔＩ，４ΔＩが流れる。また、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９は、電流源回路２のｎＭＯＳトランジスタＭＮ２１とともにカレントミラー回路を構成し、ｎＭＯＳトランジスタＭＮ３７のサイズは、ｎＭＯＳトランジスタＭＮ３７に、微少電流ＩＮのＮ分の１のステップ電流ΔＩ（＝ＩＮ／Ｎ）が流れるように設定される。さらに、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９のサイズ比は１：２：４に設定される。従って、ｎＭＯＳトランジスタＭＮ３７，ＭＮ３８，ＭＮ３９には、ステップ電流ΔＩ，２ΔＩ，４ΔＩが流れる。このため、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３がそれぞれオン又はオフし、ｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３５がオフしているとき、微少電流ＩＮに対して所定の電流量のステップ電流（ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩ）が加算されてｎＭＯＳトランジスタＭＮ４０のドレインに出力される。一方、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３がオフし、ｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３５がそれぞれオン又はオフしているとき、微少電流ＩＮから所定の電流量のステップ電流（ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩ）が減算されてｎＭＯＳトランジスタＭＮ４０のドレインに出力される。また、全てのｎＭＯＳトランジスタＭＮ３１〜ＭＮ３６がオフしているとき、微少電流ＩＮはそのままｎＭＯＳトランジスタＭＮ４０のドレインに出力される。
【００４１】
ｎＭＯＳトランジスタＭＮ４０及び４１はミラー比１のカレントミラー回路を構成し、ｐＭＯＳトランジスタＭＰ３５，ＭＰ３６，ＭＰ３７はミラー比１のカレントミラー回路を構成する。従って、電流加減算回路３は、微小電流ＩＮを減少させる各電流制御信号ＤＤ１，ＤＤ２，ＤＤ３に応答して微小電流ＩＮを所定のステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩだけ減少させる一方、微小電流ＩＮを増加させる各電流制御信号ＤＵ１，ＤＵ２，ＤＵ３に応答して微小電流ＩＮをステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩだけ増加させることにより、微小電流ＩＮを増減し、基準電流ＩＲＥＦとして出力端子ＴＯ及びｐＭＯＳトランジスタＭＰ４のソースに出力する。
【００４２】
図３において、制御クロック発生回路１はインバータチェーン回路であって、縦続接続されたＭ個のインバータ１−１〜１−Ｍ（Ｍは２以上の偶数）を備えて構成される。例えば水晶発振器又はオンチップのクロック源である基準クロック発生回路１０からの基準クロックは、最上流のインバータ１−１に出力されるとともに、制御クロックφ１として電流電圧変換回路４のｐＭＯＳトランジスタＭＰ４のゲートと、電圧判定回路５のナンドゲート５３の第１の入力端子に出力される。また、最下流のインバータ１−Ｍからの出力信号は、制御クロックφ２として電流電圧変換回路４のｎＭＯＳトランジスタＭＮ４のゲートに出力される。さらに、最下流のインバータ１−Ｍへの入力信号は、反転制御クロックφ２ｂとしてナンドゲート５３の第２の入力端子に出力される。
【００４３】
図４は、図３の制御クロック発生回路１から出力される制御クロックφ１及び制御クロックφ２を示すタイミングチャートである。図４に示すように、制御クロック発生回路１は、制御クロックφ１をインバータ１−１〜１−Ｍの個数Ｍに対応する移相量だけ移相して制御クロックφ２を発生する。図４において、制御クロックφ１及びφ２がハイレベルの期間をリセット期間Ｔｒｓｔと定義し、制御クロックφ１及びφ２がローレベルの期間を積分期間Ｔｉｎｔと定義する。また、制御クロックφ１がローレベルでありかつ制御クロックφ２がハイレベルである期間をオン期間Ｔｏｎと定義し、制御クロックφ１がハイレベルでありかつ制御クロックφ２がローレベルである期間を電圧判定期間Ｔｓｍｐｌと定義する。なお、オン期間Ｔｏｎの期間長は電圧判定期間Ｔｓｍｐｌの期間長と等しい。
【００４４】
図２において、電流電圧変換回路４は、スイッチトランジスタとして動作するｐＭＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ４と、キャパシタＣとを備えて構成される。ここで、ｐＭＯＳトランジスタＭＰ４のゲートには制御クロックφ１が出力され、ｐＭＯＳトランジスタＭＰ４のソースはｐＭＯＳトランジスタＭＰ３６のドレインに接続され、ｐＭＯＳトランジスタＭＰ４のドレインはキャパシタＣを介して接地される。また、ｎＭＯＳトランジスタＭＮ４のゲートには制御クロックφ２が出力され、ソースは接地され、ドレインはｐＭＯＳトランジスタＭＰ４のドレインとキャパシタＣとの接続点に接続される。さらに、ｐＭＯＳトランジスタＭＰ４のドレインとキャパシタＣとの接続点は、比較器５１及び５２の各反転入力端子に接続される。ここで、キャパシタＣの両端電圧を出力電圧ＶＣと定義する。
【００４５】
次に、図２及び図４を参照して、電流電圧変換回路４の動作を説明する。積分期間Ｔｉｎｔにおいて、ｐＭＯＳトランジスタＭＰ４がオンし、ｎＭＯＳトランジスタＭＮ４がオフするので、キャパシタＣは基準電流ＩＲＥＦで充電される。次に、電圧判定期間ＴｓｍｐｌにおいてｐＭＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ４がオフする。さらに、リセット期間Ｔｒｓｔにおいて、ｐＭＯＳトランジスタＭＰ４がオフし、ｎＭＯＳトランジスタＭＮ４がオンするので、キャパシタＣは放電する。引き続き、オン期間ＴｏｎにおいてｐＭＯＳトランジスタＭＰ４及びｎＭＯＳトランジスタＭＮ４がオンして、基準電流ＩＲＥＦは接地に流れる。従って、積分期間Ｔｉｎｔにおいて基準電流ＩＲＥＦは積分され、ランプ形状を有する出力電圧ＶＣに変換される。ここで、出力電圧ＶＣのピーク値は基準電流ＩＲＥＦの電流値に対応する。
【００４６】
図２において、電圧判定回路５は、ウィンドウコンパレータを構成する比較器５１及び５２と、ナンドゲート５３とを備えて構成される。ここで、比較器５１の反転入力端子には出力電圧ＶＣが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ１が出力される。また、比較器５２の反転入力端子には出力電圧ＶＣが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ２が出力される。さらに、比較器５１からの出力信号は、カウントダウン信号Ｓｄとしてカウンタ回路６に出力される。また、ナンドゲート５３の第１の入力端子には制御クロックφ１が出力され、第２の入力端子には反転制御クロックφ２ｂが出力され、第３の入力端子には比較器５２の出力信号Ｓ５２が出力される。そして、ナンドゲート５３からの出力信号は、カウントアップ信号Ｓｕとしてカウンタ回路６に出力される。
【００４７】
図５〜図７を参照して、電圧判定回路５の動作を説明する。図５は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。また、図６は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。さらに、図７は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１と、制御クロックφ２と、反転制御クロックφ２ｂと、出力電圧ＶＣと、カウントダウン信号Ｓｄと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号Ｓｕとを示すタイミングチャートである。ここで、基準電流ＩＲＥＦの電流値の所定の範囲の上限値は基準電圧ＶＲＥＦ１に対応し、下限値は基準電圧ＶＲＥＦ２に対応する。
【００４８】
図５において、基準電流ＩＲＥＦの電流値が所定の範囲より大きいので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ１より高くなり、これに応答して、電圧判定期間Ｔｓｍｐｌにおいて、ローレベルのカウントダウン信号Ｓｄが発生される。このとき、カウントアップ信号Ｓｕのレベルはハイレベルである。また、図６において、基準電流ＩＲＥＦの電流値が所定の範囲内にあるので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ２より高くかつ基準電圧ＶＲＥＦ１より低くなる。従って、電圧判定期間Ｔｓｍｐｌにおいて、ハイレベルのカウントダウン信号Ｓｄが発生される。また、電圧判定期間Ｔｓｍｐｌにおいて、比較器５２の出力信号Ｓ５２のレベルはローレベルに変化するが、カウントアップ信号Ｓｕのレベルはハイレベルのまま変化しない。さらに、図７において、基準電流ＩＲＥＦの電流値が所定の範囲より小さいので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ２より低くなる。このため、カウントダウン信号Ｓｄのレベル及び比較器５２の出力信号Ｓ５２のレベルはそれぞれハイレベルのままである。電圧判定期間Ｔｓｍｐｌにおいて、ナンドゲート５３によりハイレベルの出力信号Ｓ５２が検出され、これに応答してローレベルのカウントアップ信号Ｓｕが発生される。
【００４９】
図２において、カウンタ回路６は、３ビットのカウントダウン回路６Ｄを構成するＪＫフリップフロップ６１，６２，６３と、３ビットのカウントアップ回路６Ｕを構成するＪＫフリップフロップ６４，６５，６６とを備えて構成される。ここで、ＪＫフリップフロップ６１〜６６の各Ｊ入力端子及び各Ｋ入力端子は電源Ｖｄｄに接続される。また、カウントダウン信号ＳｄはＪＫフリップフロップ６１のクロック入力端子に出力され、ＪＫフリップフロップ６１のＱ出力端子からの出力信号は、ＪＫフリップフロップ６２のクロック入力端子に出力されるとともに、電流制御信号ＤＤ１としてｎＭＯＳトランジスタＭＮ３４のゲートに出力される。さらに、ＪＫフリップフロップ６２のＱ出力端子からの出力信号は、ＪＫフリップフロップ６３のクロック入力端子に出力されるとともに、電流制御信号ＤＤ２としてｎＭＯＳトランジスタＭＮ３５のゲートに出力される。またさらに、ＪＫフリップフロップ６２のＱ出力端子からの出力信号は、電流制御信号ＤＤ３としてｎＭＯＳトランジスタＭＮ３６のゲートに出力される。
【００５０】
また、カウンタ回路６において、カウントアップ信号ＳｕはＪＫフリップフロップ６４のクロック入力端子に出力され、ＪＫフリップフロップ６４のＱ出力端子からの出力信号は、ＪＫフリップフロップ６５のクロック入力端子に出力されるとともに、電流制御信号ＤＵ１としてｎＭＯＳトランジスタＭＮ３１のゲートに出力される。さらに、ＪＫフリップフロップ６５のＱ出力端子からの出力信号は、ＪＫフリップフロップ６６のクロック入力端子に出力されるとともに、電流制御信号ＤＵ２としてｎＭＯＳトランジスタＭＮ３２のゲートに出力される。またさらに、ＪＫフリップフロップ６６のＱ出力端子からの出力信号は、電流制御信号ＤＵ３としてｎＭＯＳトランジスタＭＮ３３のゲートに出力される。
【００５１】
図８は、図２のカウントダウン回路６Ｄからの電流制御信号ＤＤ１，ＤＤ２，ＤＤ３とカウント値とを示すタイミングチャートである。図８に示すように、カウントダウン回路６Ｄは、ローレベルのカウントダウン信号Ｓｄに応答して、３ビットのカウント値を１ずつインクリメントして当該カウント値を表す電流制御信号ＤＤ１，ＤＤ２，ＤＤ３をｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３の各ゲートに出力する。また、図９は、図２のカウントアップ回路６Ｕからの電流制御信号ＤＵ１，ＤＵ２，ＤＵ３とカウント値とを示すタイミングチャートである。図９に示すように、カウントアップ回路６Ｕは、ローレベルのカウントアップ信号Ｓｕに応答して、３ビットのカウント値を１ずつインクリメントして当該カウント値を表す電流制御信号ＤＵ１，ＤＵ２，ＤＵ３をｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３６の各ゲートに出力する。なお、電流補正回路１００の動作開始時には、ＪＫフリップフロップ６１〜６６はリセットされている。
【００５２】
すなわち、電流制御信号発生回路１０１は、出力電圧ＶＣが基準電圧ＶＲＥＦ１より高いときは微小電流ＩＮを減少させる電流制御信号ＤＤ１，ＤＤ２，ＤＤ３を発生して電流加減算回路３に出力する一方、出力電圧ＶＣが基準電圧ＶＲＥＦ２より低いときは微小電流ＩＮを増加させる電流制御信号ＤＵ１，ＤＵ２，ＤＵ３を発生して電流加減算回路３に出力する。
【００５３】
従って、本実施形態に係る電流補正回路１００によれば、動作開始時には、ＪＫフリップフロップ６１〜６６はリセットされているので、電流加減算回路３のｎＭＯＳトランジスタＭＮ３１〜ＭＮ３６はオフしており、微少電流ＩＮはそのまま基準電流ＩＲＥＦとして電流電圧変換回路４に出力される。電流電圧変換回路４において、基準電流ＩＲＥＦは、当該基準電流ＩＲＥＦの電流値に対応するピーク値を有する出力電圧ＶＣに変換され、出力電圧ＶＣは電圧判定回路５に出力される。さらに、電圧判定回路５は、出力電圧ＶＣを基準電圧ＶＲＥＦ１及びＶＲＥＦ２と比較し、当該比較結果を示すカウントアップ信号Ｓｕ及びカウントダウン信号Ｓｄを発生してカウンタ回路６に出力する。そして、カウンタ回路６は、カウントアップ信号Ｓｕに対応する電流制御信号ＤＵ１，ＤＵ２，ＤＵ３及びカウントダウン信号Ｓｄに対応するＤＤ１，ＤＤ２，ＤＤ３を発生して電流加減算回路３に出力する。これに応答して、電流加減算回路３は、基準電流ＩＲＥＦの電流値が所定の範囲より大きいときは微少電流ＩＮからステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩを減算する一方、基準電流ＩＲＥＦの電流値が所定の範囲より小さいときは微少電流ＩＮにステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩを加算して基準電流ＩＲＥＦとして出力する。従って、基準電流ＩＲＥＦの電流値は、基準電圧ＶＲＥＦ２に対応する電流値より大きく、かつ基準電圧ＶＲＥＦ１に対応する電流値より小さい値になるように制御される。
【実施例】
【００５４】
次に、図１の電流補正回路１００について、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）によるシミュレーションを用いて評価を行った結果について説明を行う。使用した標準ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスは、ＷＩＤ（Within-Die）バラツキ及びＤ２Ｄ（Die-to-Die）バラツキを考慮した０．３５μｍＣＭＯＳプロセスである。また、電源電圧Ｖｄｄを２．０Ｖに設定し、微少電流ＩＮを約４０ｎＡに設定した。さらに、基準電圧ＶＲＥＦ１を７５０ｍＶに設定し、基準電圧ＶＲＥＦ２を７００ｍＶに設定し、キャパシタＣのキャパシタンスを１０ｐＦに設定し、制御クロックφ１及びφ２の周波数を２．５ｋＨｚに設定し、図４のオン期間Ｔｏｎ及び電圧判定期間Ｔｓｍｐｌの期間長（遅延時間である。）を１０μ秒に設定した。電流源回路２に対してモンテカルロシミュレーションを１００回行い、電流補正回路１００がないときの微少電流ＩＮのバラツキと、電流補正回路１００があるときの基準電流ＩＲＥＦのバラツキとを比較する。さらに、温度変化に対する微少電流ＩＮの変動と基準電流ＩＲＥＦの変動とを比較する。
【００５５】
図１０（ａ）〜図１０（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、図１０（ａ）は制御クロックφ１のグラフであり、図１０（ｂ）は制御クロックφ２のグラフであり、図１０（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１０（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１０（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１０（ｆ）はカウントアップ信号Ｓｕのグラフである。図１０（ｄ）及び図１０（ｅ）に示すように、基準電流ＩＲＥＦの電流値が所定の範囲より大きいときは、比較器５１の出力信号であるカウントダウン信号Ｓｄ及び比較器５２の出力信号Ｓ５２の各電圧レベルは、ハイレベルからローレベルに反転している。カウントダウン信号Ｓｄの電圧レベルが反転したことは、後段のカウントダウン回路６Ｄにより検出され、その結果、電流加減算回路３において微少電流ＩＮからステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩが減算される。
【００５６】
図１１（ａ）〜図１１（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲内にあるときの、図１の電流補正回路１００の測定結果であって、図１１（ａ）は制御クロックφ１のグラフであり、図１１（ｂ）は制御クロックφ２のグラフであり、図１１（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１１（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１１（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１１（ｆ）はカウントアップ信号Ｓｕのグラフである。図１１（ｄ）及び図１１（ｅ）に示すように、基準電流ＩＲＥＦの電流値が所定の範囲内にあるときは、比較器５１の出力信号であるカウントダウン信号Ｓｄの電圧レベルは反転せず、比較器５２の出力信号Ｓ５２の電圧レベルは、ハイレベルからローレベルに反転している。従って、カウンタ回路６はカウントアップ動作及びカウントダウン動作を行わない。
【００５７】
図１２（ａ）〜図１２（ｆ）は、図１の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、図１２（ａ）は制御クロックφ１のグラフであり、図１２（ｂ）は制御クロックφ２のグラフであり、図１２（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１２（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１２（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１２（ｆ）はカウントアップ信号Ｓｕのグラフである。図１２（ｄ）及び図１２（ｅ）に示すように、基準電流ＩＲＥＦの電流値が所定の範囲より小さいときは、比較器５１の出力信号であるカウントダウン信号Ｓｄ及び比較器５２の出力信号Ｓ５２の各電圧レベルは、ハイレベルのまま反転しない。これに応答して、カウントアップ信号Ｓｕはハイレベルからローレベルに反転し、その結果、電流加減算回路３において微少電流ＩＮにステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，又は７ΔＩが加算される。
【００５８】
図１３（ａ）〜図１３（ｆ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より小さいときの、図１の電流補正回路１００の測定結果であって、図１３（ａ）は制御クロックφ１のグラフであり、図１３（ｂ）は制御クロックφ２のグラフであり、図１３（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１３（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１３（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１３（ｆ）はカウントアップ信号Ｓｕのグラフである。初期の微少電流ＩＮの電流値が所定の範囲より小さいとき、図１３（ｄ）、図１３（ｅ）及び図１３（ｆ）に示すように、比較器５１の出力信号であるカウントダウン信号Ｓｄ及び比較器５２の出力信号Ｓ５２の各電圧レベルは、ハイレベルのまま反転せず、カウントアップ信号Ｓｕの電圧レベルは反転動作を３回繰り返している。カウントアップ信号Ｓｕの電圧レベルがハイレベルからローレベルに反転するたびに微少電流ＩＮにステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，及び７ΔＩが順次加算され、基準電流ＩＲＥＦの電流値は増加し、出力電圧ＶＣは上昇する。最終的に、基準電流ＩＲＥＦが目標電流量に到達すると、カウントダウン信号Ｓｄが反転せず、出力信号Ｓ５２が反転する状態になり、ｎＭＯＳトランジスタＭＮ３１，ＭＮ３２，ＭＮ３３のオンオフ状態は保持される。
【００５９】
図１４（ａ）〜図１４（ｆ）は、図１の電流源回路２からの初期の微少電流ＩＮの電流値が所定の範囲より大きいときの、図１の電流補正回路１００の測定結果であって、図１４（ａ）は制御クロックφ１のグラフであり、図１４（ｂ）は制御クロックφ２のグラフであり、図１４（ｃ）は電流電圧変換回路４からの出力電圧ＶＣのグラフであり、図１４（ｄ）はカウントダウン信号Ｓｄのグラフであり、図１４（ｅ）は比較器５２からの出力信号Ｓ５２のグラフであり、図１４（ｆ）はカウントアップ信号Ｓｕのグラフである。初期の微少電流ＩＮの電流値が所定の範囲より大きいとき、図１４（ｄ）、図１４（ｅ）及び図１４（ｆ）に示すように、カウントダウン信号Ｓｄ及び出力信号Ｓ５２の各電圧レベルは反転を繰り返し、カウントアップ信号Ｓｕはハイレベルのまま反転しない。カウントダウン信号Ｓｄがハイレベルからローレベルに反転するたびに微少電流ＩＮからステップ電流ΔＩ，２ΔＩ，３ΔＩ，４ΔＩ，５ΔＩ，６ΔＩ，及び７ΔＩが順次減算され、基準電流ＩＲＥＦの電流値は減少し、出力電圧ＶＣは低下する。最終的に、基準電流ＩＲＥＦが目標電流量に到達すると、カウントダウン信号Ｓｄが反転せず、出力信号Ｓ５２が反転する状態になり、ｎＭＯＳトランジスタＭＮ３４，ＭＮ３５，ＭＮ３６のオンオフ状態は保持される。
【００６０】
図１５は、図１の電流源回路２に対して電流補正回路１００を設けないときのモンテカルロシミュレーション（１００回）の結果であって、電流源回路２からの微少電流ＩＮの分布を示すヒストグラムであり、図１６は、図１の電流源回路２に対して電流補正回路１００を設けたときのモンテカルロシミュレーション（１００回）の結果であって、基準電流ＩＲＥＦの分布を示すヒストグラムである。図１５に示すように、電流補正回路１００を設けない場合、バラツキを評価する指標である変動係数（標準偏差σ／平均値μ）は、６．９３％であり、最小値は３２．８ｎＡであり、最大値は４７．０ｎＡであった。それに対し、電流補正回路１００を設けた場合は、図１６に示すように、変動係数は２．８５％であり、最小値は３６．２ｎＡであり、最大値は４２．８ｎＡであった。すなわち、電子移動度の温度係数に依存した温度特性を持つ電流源回路２に対して電流補正回路１００を設けることにより、プロセスバラツキによる微少電流ＩＮの変動を補正して、６．９３％から２．８５％へ低減できることを確認した。従って、第１の実施形態によれば、電流補正回路１００を用いて電流源回路２の微少電流ＩＮを補正することにより、バラツキを低減した基準電流ＩＲＥＦを出力できる。なお、図１６において、発生回数の分布が２つの極大値を有するのは、電流加減算回路３において、電流加算による補正と、電流減算による補正のそれぞれが独立して機能するためである。
【００６１】
図１７を参照して、−２０℃から１００℃における微少電流ＩＮ及び基準電流ＩＲＥＦの変動幅を評価した結果を説明する。図１７は、図１の電流源回路２に対して電流補正回路１００を設けないときのシミュレーションの結果であって、電流源回路２からの微少電流ＩＮの温度依存性を示すグラフと、図１の電流源回路２に対して電流補正回路１００を設けたときのシミュレーションの結果であって、基準電流ＩＲＥＦの温度依存性を示すグラフである。電流補正回路１００を設けない場合、微少電流ＩＮが温度上昇に伴い増加しており、そのときの最大値と最小値の差は１３．２ｎＡとなった。それに対して、電流補正回路１００を設けた場合、温度変化によって微少電流ＩＮが変化しても、電流加減算回路３によって定まる電流加算量の上限値と下限値の間で電流加算量が変化し、電流減算量の上限値と下限値の間で電流減算量が変化することで、基準電流ＩＲＥＦの最大値と最小値の差は１．８ｎＡとなり、８６％低減できた。すなわち、電流補正回路１００を用いて微少電流ＩＮを補正することにより、変動幅を抑えた基準電流ＩＲＥＦを生成できることが確認できた。
【００６２】
以上説明したように、第１の実施形態によれば、１つの電流源回路２からの微少電流ＩＮを、電流補正回路１００を用いて補正して基準電流ＩＲＥＦとして出力するので、従来技術に比較して回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流ＩＲＥＦを生成できる。
【００６３】
第２の実施形態．
図１８は、本発明の第２の実施形態に係る、電流源回路２のための電流補正回路１００Ａの構成を示すブロック図である。また、図１９は、図１８の電流源回路２と、電流加減算回路３と、電流電圧変換回路４Ａと、電圧判定回路５Ａと、カウンタ回路６とを示す回路図であり、図２０は、図１８の制御クロック発生回路１Ａの回路図である。本実施形態に係る電流補正回路１００Ａは、電流補正回路１００に比較して、制御クロック発生回路１、電流電圧変換回路４及び電圧判定回路５に代えて、制御クロック発生回路１Ａ、電流電圧変換回路４Ａ及び電圧判定回路５Ａを備えた点が異なる。また、電圧判定回路５Ａと、カウンタ回路６とは電流制御信号発生回路１０１Ａを構成する。
【００６４】
図２０において、制御クロック発生回路１Ａは、ノンオーバーラップクロック発生回路であって、インバータ１１と、ナンドゲート１２，１５と、インバータ１３−１〜１３−Ｊ（Ｊは２以上の偶数である。）と、インバータ１６−１〜１６−Ｊと、インバータ１４，１７と、ＲＳフリップフロップ１８と、ノアゲート１９とを備えて構成される。例えば水晶発振器又はオンチップのクロック源である基準クロック発生回路１０Ａからの基準クロックφ０は、ナンドゲート１２の第１の入力端子に出力されるとともに、インバータ１１を介してナンドゲート１５の第１の入力端子に出力される。ナンドゲート１２の出力信号は、縦続接続されたインバータ１３−１〜１３−Ｊを介してインバータ１４に出力されるとともに、ナンドゲート１５の第２の入力端子に出力される。一方、ナンドゲート１５の出力信号は、縦続接続されたインバータ１６−１〜１６−Ｊを介してインバータ１７に出力されるとともに、ナンドゲート１２の第２の入力端子に出力される。インバータ１４からの出力信号は、制御クロックφ１Ａとして電流電圧変換回路４ＡのｎＭＯＳトランジスタＭＮ４Ａ（図１９参照。）のゲートに出力されるとともに、ＲＳフリップフロップ１８のセット入力端子と、ノアゲート１９の第１の入力端子とに出力される。また、インバータ１７からの出力信号は、制御クロックφ２Ａとして電流電圧変換回路４ＡのｎＭＯＳトランジスタＭＮ４（図１９参照。）のゲートに出力されるとともに、ＲＳフリップフロップ１８のリセット入力端子に出力される。従って、ＲＳフリップフロップ１８のＱ出力端子からは、ハイレベルの制御クロックφ１Ａが入力されるタイミングから、ハイレベルの制御クロックφ２Ａが入力されるタイミングまでハイレベルの信号が出力される。このＱ出力端子からの出力信号の反転信号（すなわち、反転Ｑ出力端子からの出力信号。）はノアゲート１８の第２の入力端子に出力され、ノアゲート１８は、制御クロックφ３Ａを発生して、電圧発生回路５Ａのナンドゲート１５（図１９参照。）の第１の入力端子に出力する。
【００６５】
図２１は、図２０の制御クロック発生回路１Ａから出力される制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａとを示すタイミングチャートである。図２１に示すように、制御クロックφ１Ａと制御クロックφ２Ａとは、同時にハイレベルにならないノンオーバーラップクロックである。図２１において、制御クロックφ１Ａの電圧レベルがハイレベルの期間を積分期間ＴｉｎｔＡと定義し、制御クロックφ２Ａの電圧レベルがハイレベルの期間をリセット期間ＴｒｓｔＡと定義し、制御クロックφ３Ａの電圧レベルがハイレベルの期間を電圧判定期間Ｔｒｓｔと定義する。また、制御クロックφ１Ａ、制御クロックφ２Ａ及び制御クロックφ３Ａの各電圧レベルがローレベルの期間をオフ期間Ｔｏｆｆと定義する。ここで、電圧判定期間Ｔｒｓｔの期間長及びオフ期間Ｔｏｆｆの期間長は互いに等しく、インバータ１３−１〜１３−Ｊ又はインバータ１６−１〜１６−Ｊの個数Ｊに対応する。
【００６６】
図１９において、電圧電流変換回路４Ａは、スイッチトランジスタとして動作するｎＭＯＳトランジスタＭＮ４Ａ及びｎＭＯＳトランジスタＭＮ４と、キャパシタＣとを備えて構成される。ここで、ｎＭＯＳトランジスタＭＮ４Ａのゲートには制御クロックφ１Ａが出力され、ｎＭＯＳトランジスタＭＮ４ＡのドレインはｐＭＯＳトランジスタＭＰ３６のドレインに接続され、ｎＭＯＳトランジスタＭＮ４ＡのソースはキャパシタＣを介して接地される。また、ｎＭＯＳトランジスタＭＮ４のゲートには制御クロックφ２Ａが出力され、ソースは接地され、ドレインはｎＭＯＳトランジスタＭＮ４ＡのソースとキャパシタＣとの接続点に接続される。さらに、ｎＭＯＳトランジスタＭＮ４ＡのソースとキャパシタＣとの接続点は、比較器５１及び５２の各反転入力端子に接続される。ここで、キャパシタＣの両端電圧を出力電圧ＶＣＡと定義する。
【００６７】
次に、図１９及び図２１を参照して、電流電圧変換回路４Ａの動作を説明する。積分期間ＴｉｎｔＡにおいて、ｎＭＯＳトランジスタＭＮ４Ａがオンし、ｎＭＯＳトランジスタＭＮ４がオフするので、キャパシタＣは基準電流ＩＲＥＦで充電される。次に、電圧判定期間ＴｓｍｐｌＡにおいてｎＭＯＳトランジスタＭＮ４Ａ及びｎＭＯＳトランジスタＭＮ４がオフする。さらに、リセット期間ＴｒｓｔＡにおいて、ｎＭＯＳトランジスタＭＮ４Ａがオフし、ｎＭＯＳトランジスタＭＮ４がオンするので、キャパシタＣは放電する。引き続き、オフ期間ＴｏｆｆにおいてｎＭＯＳトランジスタＭＮ４Ａ及びｎＭＯＳトランジスタＭＮ４がオフする。従って、第１の実施形態と同様に、積分期間ＴｉｎｔＡにおいて基準電流ＩＲＥＦは積分され、ランプ形状を有する出力電圧ＶＣＡに変換される。ここで、出力電圧ＶＣＡのピーク値は基準電流ＩＲＥＦの電流値に対応する。
【００６８】
図１９において、電圧判定回路５Ａは、ウィンドウコンパレータを構成する比較器５１及び５２と、ナンドゲート５４とを備えて構成される。ここで、比較器５１の反転入力端子には出力電圧ＶＣＡが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ１が出力される。また、比較器５２の反転入力端子には出力電圧ＶＣＡが出力される一方、非反転入力端子には基準電圧ＶＲＥＦ２が出力される。さらに、比較器５１からの出力信号は、カウントダウン信号ＳｄＡとしてカウンタ回路６に出力される。また、ナンドゲート５４の第１の入力端子には制御クロックφ３Ａが出力され、第３の入力端子には比較器５２の出力信号Ｓ５２が出力される。そして、ナンドゲート５４からの出力信号は、カウントアップ信号ＳｕＡとしてカウンタ回路６に出力される。
【００６９】
図２２〜図２４を参照して、電圧判定回路５Ａの動作を説明する。図２２は、図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より大きいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。図２３は、図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲であるときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。図２４は、図１９の電流加減算回路３からの基準電流ＩＲＥＦの電流値が所定の範囲より小さいときの、制御クロックφ１Ａと、制御クロックφ２Ａと、制御クロックφ３Ａと、電流電圧変換回路４Ａからの出力電圧ＶＣＡと、カウントダウン信号ＳｄＡと、比較器５２からの出力信号Ｓ５２と、カウントアップ信号ＳｕＡとを示すタイミングチャートである。ここで、基準電流ＩＲＥＦの電流値の所定の範囲の上限値は基準電圧ＶＲＥＦ１に対応し、下限値は基準電圧ＶＲＥＦ２に対応する。
【００７０】
図２２において、基準電流ＩＲＥＦの電流値が所定の範囲より大きいので、出力電圧ＶＣＡのピーク値は基準電圧ＶＲＥＦ１より高くなり、これに応答して、電圧判定期間ＴｓｍｐｌＡにおいて、ローレベルのカウントダウン信号ＳｄＡが発生される。このとき、カウントアップ信号ＳｕＡのレベルはハイレベルである。また、図２３において、基準電流ＩＲＥＦの電流値が所定の範囲内にあるので、出力電圧ＶＣのピーク値は基準電圧ＶＲＥＦ２より高くかつ基準電圧ＶＲＥＦ１より低くなる。従って、電圧判定期間ＴｓｍｐｌＡにおいて、ハイレベルのカウントダウン信号ＳｄＡが発生される。また、電圧判定期間ＴｓｍｐｌＡにおいて、比較器５２の出力信号Ｓ５２のレベルはローレベルに変化するが、カウントアップ信号ＳｕＡのレベルはハイレベルのまま変化しない。さらに、図２４において、基準電流ＩＲＥＦの電流値が所定の範囲より小さいので、出力電圧ＶＣＡのピーク値は基準電圧ＶＲＥＦ２より低くなる。このため、カウントダウン信号ＳｄＡのレベル及び比較器５２の出力信号Ｓ５２のレベルはそれぞれハイレベルのままである。電圧判定期間ＴｓｍｐｌＡにおいて、ナンドゲート５４によりハイレベルの出力信号Ｓ５２が検出され、これに応答してローレベルのカウントアップ信号ＳｕＡが発生される。
【００７１】
従って、本実施形態によれば、ナンドゲート５４により、制御クロックφ３Ａを用いて、出力電圧ＶＣＡが基準電圧ＶＲＥＦ２より小さいことを検出できるので、第１の実施形態に係るカウントアップ信号Ｓｕ及びカウントダウン信号Ｓｄと同様に、カウントアップ信号ＳｕＡ及びカウントダウン信号ＳｄＡを発生できる。
【００７２】
なお、上記各実施形態において、カウントダウン回路６Ｄ及びカウントアップ回路６Ｕは、それぞれ３ビットのカウント回路であったが、本発明はこれに限られず、カウントダウン回路６Ｄをｎ１（ｎ１は２以上の整数。）ビットのカウンタ回路とし、カウントアップ回路６Ｕをｎ２（ｎ１は２以上の整数。）としてもよい。ビット数ｎ１及びｎ２を増やすことにより、微少電流ＩＮに加算されるステップ電流の電流値の組み合わせの数を増やし、微少電流ＩＮから減算されるステップ電流の電流値の組み合わせの数を増やすことができるので、より高精度で微少電流ＩＮを補正できる。
【００７３】
また、上記各実施形態において、電流源回路２は出力電流の温度特性が電子移動度に依存するｎＭＯＳトランジスタＭＲを用いて微少電流ＩＮを生成するｎＭＯＳ構成の電流源回路であった。しかしながら、本発明はこれに限られず、電流源回路２と相補的な回路であって、出力電流の温度特性がホール移動度に依存するｐＭＯＳトランジスタを用いて微少電流を生成するｐＭＯＳ構成の電流源回路であってもよい。この場合、ｐＭＯＳ構成の電流源回路からの微小電流を補正して基準電流として出力する電流補正回路は、当該基準電流を出力電圧に変換する変換回路と、上記出力電圧が、所定の第１の基準電圧と、上記第１の基準電圧よりも低い所定の第２の基準電圧との間となるように微小電流ＩＰを増減して基準電流として出力する電流増減回路とを備えて構成される。
【産業上の利用可能性】
【００７４】
以上説明したように、本発明に係る電流補正回路によれば、基準電流を出力電圧に変換する変換回路と、出力電圧が、所定の第１の基準電圧と、第１の基準電圧よりも低い所定の第２の基準電圧との間となるように電流源回路からの微小電流を増減して基準電流として出力する電流増減回路とを備えたので、従来技術に比較して、回路面積を削減し、かつ温度変化及びプロセスバラツキに対して安定な基準電流を生成できる。
【符号の説明】
【００７５】
１，１Ａ…制御クロック発生回路、
２…電流源回路、
３…電流加減算回路、
４，４Ａ…電流電圧変換回路、
５，５Ａ…電圧判定回路、
６…カウンタ回路、
８，９…電圧源、
１０，１０Ａ…基準クロック発生回路、
２０…電流生成回路、
３０…バイアス電圧生成回路、
４０…スタートアップ回路、
１００，１００Ａ…電流補正回路，
１０１，１０１Ａ…電流制御信号発生回路。
【特許請求の範囲】
【請求項１】
サブスレッショルド領域で動作し電源電圧から微小電流を発生する電流源回路からの微小電流を補正して基準電流として出力する電流補正回路であって、
上記基準電流を出力電圧に変換する変換回路と、
上記出力電圧が、所定の第１の基準電圧と、上記第１の基準電圧よりも低い所定の第２の基準電圧との間となるように上記微小電流を増減して基準電流として出力する電流増減回路とを備えたことを特徴とする電流補正回路。
【請求項２】
上記電流増減回路は、
入力される電流制御信号に従って、上記微小電流を増減して基準電流として出力する電流加減算回路と、
上記出力電圧が上記第１の基準電圧より高いときは上記微小電流を減少させる電流制御信号を発生して上記電流加減算回路に出力する一方、上記出力電圧が上記第２の基準電圧より低いときは上記微小電流を増加させる電流制御信号を発生して上記電流加減算回路に出力する電流制御信号発生回路とを備えたことを特徴とする請求項１記載の電流補正回路。
【請求項３】
上記電流加減算回路は、上記微小電流を減少させる１個の電流制御信号に応答して上記微小電流を所定のステップ電流だけ減少させる一方、上記微小電流を増加させる１個の電流制御信号に応答して上記微小電流を上記ステップ電流だけ増加させることにより、上記微小電流を増減することを特徴とする請求項２記載の電流補正回路。
【請求項４】
上記変換回路はキャパシタを含み、上記基準電流を用いて上記キャパシタを充電して上記キャパシタの両端電圧を上記出力電圧として出力することを特徴とする請求項１乃至３のうちのいずれか１つに記載の電流補正回路。
【請求項５】
上記変換回路は、所定の積分期間において上記微少電流を積分し、
上記電流制御信号発生回路は、上記積分期間に続く所定の電圧判定期間において上記電流制御信号を発生することを特徴とする請求項４記載の電流補正回路。
【請求項１】
サブスレッショルド領域で動作し電源電圧から微小電流を発生する電流源回路からの微小電流を補正して基準電流として出力する電流補正回路であって、
上記基準電流を出力電圧に変換する変換回路と、
上記出力電圧が、所定の第１の基準電圧と、上記第１の基準電圧よりも低い所定の第２の基準電圧との間となるように上記微小電流を増減して基準電流として出力する電流増減回路とを備えたことを特徴とする電流補正回路。
【請求項２】
上記電流増減回路は、
入力される電流制御信号に従って、上記微小電流を増減して基準電流として出力する電流加減算回路と、
上記出力電圧が上記第１の基準電圧より高いときは上記微小電流を減少させる電流制御信号を発生して上記電流加減算回路に出力する一方、上記出力電圧が上記第２の基準電圧より低いときは上記微小電流を増加させる電流制御信号を発生して上記電流加減算回路に出力する電流制御信号発生回路とを備えたことを特徴とする請求項１記載の電流補正回路。
【請求項３】
上記電流加減算回路は、上記微小電流を減少させる１個の電流制御信号に応答して上記微小電流を所定のステップ電流だけ減少させる一方、上記微小電流を増加させる１個の電流制御信号に応答して上記微小電流を上記ステップ電流だけ増加させることにより、上記微小電流を増減することを特徴とする請求項２記載の電流補正回路。
【請求項４】
上記変換回路はキャパシタを含み、上記基準電流を用いて上記キャパシタを充電して上記キャパシタの両端電圧を上記出力電圧として出力することを特徴とする請求項１乃至３のうちのいずれか１つに記載の電流補正回路。
【請求項５】
上記変換回路は、所定の積分期間において上記微少電流を積分し、
上記電流制御信号発生回路は、上記積分期間に続く所定の電圧判定期間において上記電流制御信号を発生することを特徴とする請求項４記載の電流補正回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【公開番号】特開２０１２−１７８００８（Ｐ２０１２−１７８００８Ａ）
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願番号】特願２０１１−３９９８７（Ｐ２０１１−３９９８７）
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２４年９月１３日（２０１２．９．１３）
【国際特許分類】
【出願日】平成２３年２月２５日（２０１１．２．２５）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
[ Back to top ]