電源装置及び画像形成装置
【課題】 サージ電流による導電性ゴムの劣化を防ぐ。
【解決手段】 圧電素子と圧電端子を保持する保持部を導電性ゴムで接続した圧電トランスを駆動する際に生じるサージ電流を規制する電流規制部を圧電トランスの一次側に設けた電源。
【解決手段】 圧電素子と圧電端子を保持する保持部を導電性ゴムで接続した圧電トランスを駆動する際に生じるサージ電流を規制する電流規制部を圧電トランスの一次側に設けた電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電トランスを用いて高電圧を出力する電源に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置では、像担持体としての感光体に形成された画像を記録材に転写することによって記録材に画像を形成する。記録材に画像を転写するために、転写部材としての転写ローラに直流の高電圧を印加して、感光体に形成された画像を記録材に転写する。感光体に形成された画像を記録材に良好に転写するためには、数ｋＶ以上の高電圧を印加する必要がある。
【０００３】
このような高電圧出力用の電源装置として、従来から巻線式の電磁トランスを使用している。しかし、電磁トランスは、銅線，ボビン，磁芯で構成されており、電子写真方式の画像形成装置に用いる場合は、高電圧を出力する際の電磁トランスからの漏れ電流をできるだけ少なくする必要がある。そのため、電磁トランスをモールド等により絶縁する構成が必須であり、電源装置の小型化及び軽量化が容易に実現できなかった。
【０００４】
このような電源装置の小型化及び軽量化を実現するために、圧電トランスを用いて高電圧を発生させる電源装置が提案されている（特許文献１参照）。
【０００５】
セラミックを素材である薄型かつ軽量の圧電トランスを用いることにより、電磁トランス以上の効率で高電圧を生成することが可能となる。また圧電トランスを用いることにより、電源装置の一次側と二次側の電極間の距離を離すことが可能となる。その結果、電磁トランスのように絶縁のためにモールド加工を施す必要がなくなる。従って圧電トランスを用いれば、電源装置を小型化及び軽量化が実現できる。
【０００６】
なお、圧電トランスを用いて高電圧を出力する電源装置は、上記のような画像形成装置に限らず、高電圧を必要とする様々な装置に適用することが検討されている。
【０００７】
このような圧電トランスを用いた電源装置を製造する場合に、圧電トランスの基板への取り付けの作業性を向上させ、製造コストが安価な構成が特許文献１に提案されている。特許文献２では、矩形箱状のケース内に縦姿勢で圧電トランスを収納し、圧電トランスの電極とプリント基板上のパターンを接続するために、ケースの端子と圧電トランスをリード線で接続され半田付けされている。
【０００８】
また、特許文献２と類似の構成で、より組立て工数の低減、部材のコストダウンを実現した構成が特許文献３に提案されている。特許文献３には、矩形箱状のケース内に縦姿勢で圧電トランスを収納し、圧電トランスの電極とプリント基板上のパターンを接続するために、ケースの端子を導電性ゴムを介して圧電トランスと接続して導通させる。この構成によれば、組み立て工数を削減でき、かつコストダウンが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−２０６１１３号公報
【特許文献２】特開２００６−１０８３３２号公報
【特許文献３】特開平１０−７４９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献３のような導電性の弾性部材としてゴムを用いた構成の場合、導電性ゴムの許容電流は、数百ミリアンペア（ｍＡ）であり、リード線のように数アンペア（Ａ）程度の許容電流よりも大幅に許容電流が低い。そのため、上記のような直流の高電圧を出力する際に、電源の端子から圧電トランスの一次側の静電容量に電荷が充電された状態になり、その電荷が瞬時に引き抜かれてサージ電流が発生する。このサージ電流は上記の導電性ゴムを劣化させる要因となる。従って、高電圧を出力する毎にサージ電流によって導電性ゴムが劣化してしまう。
【００１１】
これでは、例えば上記の画像形成装置のように、画像形成のために頻繁にかつ長期に高電圧を出力する装置に適用すると、導電性ゴムが劣化してしまい、長期間の使用に耐えることが困難である。また、このサージ電流は、導電性ゴムを劣化させるだけでなく、圧電トランスを駆動する駆動電圧のピーク値を低下させてしまう要因にもなる。
【課題を解決するための手段】
【００１２】
上記課題を解決するための、本発明の電源は、圧電トランスと、前記圧電トランスを保持する保持部と、前記圧電トランスと保持部を接続する導電性ゴムと、前記圧電トランスの一次側に駆動電圧を供給する駆動部と、前記駆動部を駆動する信号を入力する駆動信号入力部と、前記駆動部からの駆動電圧に応じて前記圧電トランスの二次側から高電圧を出力する出力部と、前記駆動部と前記圧電トランスの一次側との間に設けられ、前記駆動部が駆動する際に生じるサージ電流を規制する電流規制部とを有することを特徴とする。
【００１３】
また、本発明の画像形成装置は、記録材に画像を形成する画像形成部と、前記画像形成部に高電圧を出力する電源部とを有し、前記電源部は、圧電素子と、前記圧電トランスを保持する保持部と、前記圧電トランスと前記保持部を接続する導電性ゴムと、前記圧電トランスの一次側に駆動電圧を供給する駆動部と、前記駆動部を駆動する信号を入力する駆動信号入力部と、前記駆動部からの駆動電圧に応じて前記圧電トランスの二次側から高電圧を出力する出力部と、前記駆動部と前記圧電トランスの一次側との間に設けられ、前記駆動部が駆動する際に生じるサージ電流を規制する電流規制部とを有することを特徴とする。
【発明の効果】
【００１４】
以上説明したように、本発明によれば、ケースと圧電トランスを接続する導電性ゴムをサージ電流から保護し、かつ、サージ電流による圧電トランスの駆動電圧への影響を低減することが可能になる
【図面の簡単な説明】
【００１５】
【図１】実施例１の高圧電源の回路図
【図２】本発明の圧電トランスを用いた高圧電源の回路を駆動した際の電圧及び電流波形図
【図３】実施例２の高圧電源の回路図
【図４】実施例３に係る、圧電トランスを用いた高圧電源回路図
【図５】実施例４に係る、圧電トランスを用いた高圧電源回路図
【図６】本発明の前提となる圧電トランスを用いた高圧電源回路図
【図７】本発明の前提となる圧電トランスを用いた高圧電源回路を駆動した際の電圧及び電流波形図
【図８】本発明の前提となる圧電トランスを用いた高圧電源回路図
【図９】本発明の前提となる圧電トランスを用いた高圧電源回路を駆動した際の電圧及び電流波形図
【図１０】本発明の電源が適用されるカラーレーザプリンタの構成図
【図１１】圧電トランスを駆動する周波数と出力電圧の特性を表す図
【図１２】圧電トランスの電極を導電性ゴムを使用してケースの電極と接続した場合の構成図
【発明を実施するための形態】
【００１６】
以下に、本発明の前提となる圧電トランス用いて高電圧を出力する電源装置の構成及び動作について説明する。前提構成及び動作を説明した後に具体的な実施例について説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
【００１７】
図６は、圧電トランスを用いて高電圧を出力する電源装置の前提構成を示している。なお、この前提構成は、前述したサージ電流に対する対策がなされる前の構成である。
【００１８】
図６において、オペアンプ１０９の反転入力端子（−端子）に抵抗１１４を介して不図示のコントローラから出力されたアナログ信号である高圧出力制御信号（以降Ｖｃｏｎｔとする）が端子１１８から入力される。この抵抗１１４、オペアンプ１０９、コンデンサ１１３は出力電圧制御回路（積分回路）として機能する。
【００１９】
オペアンプ１０９の非反転入力端子（＋端子）には出力電圧（以降Ｖｏｕｔとする）を抵抗１０５、１０６、１０７によって分圧した電圧が、コンデンサ１１５及び保護用抵抗１０８を介して入力される。オペアンプ１０９は反転入力端子（−端子）に入力されるＶｃｏｎｔの電圧値と、Ｖｏｕｔを抵抗１０５、１０６、１０７によって分圧した電圧が同じになるように出力端子から電圧を出力する。
【００２０】
オペアンプ１０９の出力端子は電圧制御発振器ＶＣＯ１１０（以降ＶＣＯ１１０とする）に接続される。ＶＣＯ１１０は、入力される電圧に応じてスイッチング素子１１１を駆動するための周波数信号を出力する駆動信号入力部として機能する発振器である。
【００２１】
ＶＣＯ１１０はオペアンプ１０９の出力電圧に応じた周波数でスイッチング素子１１１をスイッチングさせ圧電トランス１０１の一次側に電圧を供給する。なお、圧電トランス１０１の一次側には駆動信号を入力するための２つの電極（３１０）と、高電圧を出力するための１つの電極（３１１）が設けられている。
【００２２】
ここで、圧電トランス１０１を駆動した場合の電圧信号及び電流信号の波形を図７に示す。なお本実施例では、図６のスイッチング素子１１１としてＦＥＴを使用している。以降スイッチング素子１１１をＦＥＴ１１１として説明する。
【００２３】
図７における各信号は、ＶＣＯ１１０からＦＥＴ１１１に入力された信号波形を（Ａ）として示す。信号波形（Ａ）はＦＥＴ１１１への入力信号の一周期内においてオン状態（ゲート電圧が高い状態）をＴｏｎとして示している。なお入力信号の電圧値はＶｃｃよりも低いＶｇｓである。
【００２４】
ＦＥＴ１１１に入力された信号のｔ０、ｔ１、ｔ２、ｔ３のタイミングに同期した電圧信号及び電流信号は次のとおりである。（Ｄ）は、ＦＥＴ１１１のドレイン電流Ｉｄ、（Ｃ）は、インダクタ１１２に流れる電流ＩＬ、（Ｂ）は、ドレイン−ソース間電圧をＶｄｓを示している。さらに、（Ｅ）は、共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量を合わせた容量に流れる電流Ｉｃを示す。
【００２５】
ＦＥＴ１１１がオン状態のＴｏｎ期間（ｔ０〜ｔ１の期間）において、電流ＩＬとＩｄは一致している。これは、インダクタ１１２の電流が全てＦＥＴ１１１に流れ込むことを示している。ＦＥＴ１１１がオフされると、電流Ｉｄは瞬時に零となる。それまでＦＥＴ１１１に流れていたインダクタ電流ＩＬは、共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に流入し充電される。
【００２６】
すると、ＦＥＴ１１１のドレイン−ソース間電圧Ｖｄｓは上昇を始める。ＦＥＴ１１１がオフした直後、Ｖｄｓの電圧値は急激に大きくなる。このようなＶｄｓの電圧上昇は、インダクタ１１２と共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量のＬＣ共振現象である。そして、このときの周波数ｆｌ０は次式（１）で表される。
【００２７】
【数１】
【００２８】
また、ＦＥＴ１１１がオン状態の期間（ｔ０〜ｔ１の期間）において、ドレイン電流Ｉｄｐは次式で表される。
【００２９】
【数２】
【００３０】
ドレイン電流Ｉｄｐによって、インダクタ１１２に蓄えられるエネルギーＥは、インダクタ１１２の抵抗成分や配線抵抗などによる損失がゼロと考えれば、Ｖｄｓの電圧振幅値Ｖｄｓｐによって共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に蓄えられるエネルギーＥと等価である。したがって、次式（３）が成立する。
【００３１】
【数３】
【００３２】
これを電圧振幅値Ｖｄｓｐについて解くと、次式が成立する。
【００３３】
【数４】
【００３４】
ドレイン−ソース間電圧Ｖｄｓｐによって、ｔ１〜ｔ２まで共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に電荷を充電し、ｔ２〜ｔ３間で共振コンデンサ１１６と前記圧電トランス１０１の一次側の静電容量に蓄えられた電荷を放電する。このとき、充電された電荷と放電される電荷は等価である。
【００３５】
このＬＣ電圧共振により、入力電圧としてフライバック電圧を生成し、圧電トランスの一次側に供給している。圧電トランス１０１は一次側に供給された入力電圧信号の駆動周波数に応じて振動し、二次側に圧電トランス１０１のサイズに応じた昇圧比で入力電圧を増幅した交流電圧を発生させる。発生した交流電圧はダイオード１０２、１０３及びコンデンサ１０４によって正の電圧に整流及び平滑された後、端子１１７から負荷に供給される。
【００３６】
なお、電圧が供給される負荷としては、前述した画像形成装置の転写部材としての転写ローラである。なお、電圧が供給される対象としては画像形成装置における現像部、帯電部などの部材にも適用可能である。
【００３７】
ここで、圧電トランス１０１の周波数と出力電圧の特性は、図１１に示すような共振周波数ｆ０において、出力電圧が最大電圧となるような裾広がりの特性となる。この特性は周波数を可変制御して出力電圧の制御が可能であることを示している。
【００３８】
最大電圧が出力される共振周波数ｆ０よりも高い駆動周波数で出力電圧の制御を行う場合は、圧電トランスの出力電圧を増加させるには駆動周波数を高い方から低い方へ変化させればよい。逆に、共振周波数ｆ０よりも低い、駆動周波数で出力電圧の制御を行う場合は、駆動周波数を低い方から高い方へ変化させることになる。
【００３９】
次に、このような圧電トランスを用いた電源装置において、前述したような導電性の弾性部材（導電性ゴム）を使用して保持部材であるケースの端子と圧電トランスとを接続する構成における、サージ電流の発生とサージ電流による導電性ゴムの劣化について説明する。
【００４０】
なお、導電性ゴムを使用した圧電トランスの構成概略図を図１２に示す。図１２において、圧電トランス１０１（圧電素子１０１）には、駆動信号を入力する一次側に電極３１０、電圧を出力する二次側に電極３１１が設けられている。圧電トランス１０１（圧電素子１０１）は保持部材としてのケース３１６内に保持される。そして電極３１０とケース３１６の電極３１４とが導電性ゴム３１２で接続され、電極３１１とケース３１６の電極３１５とが導電性ゴム３１３で接続される構成となっている。
【００４１】
このような構成において、圧電トランスを駆動する際に発生するサージ電流が導電性ゴムを劣化する要因となる。本例の構成では、導電性のゴム（弾性部材）として、シリコンゴムを母体として構成しシリコンゴム内に導電材として銀を混入したものを用いた。なお、シリコンゴムや導電材としての銀以外でも例えばカーボン等を混入したもの等、弾性及び導電性を有する部材を適宜選択可能である。
【００４２】
以下にサージ電流の発生と導電性ゴムの劣化について説明する。
【００４３】
電源装置がオンして、電源の端子から圧電トランスの一次側の静電容量に電荷が充電された状態になり、圧電トランスを駆動するＦＥＴに駆動信号が入力される。ＦＥＴがオンした際に、圧電トランスの一次側の静電容量に充電された電荷が瞬時に引き抜かれるためサージ電流が発生する。このサージ電流は、数アンペア（Ａ）程度であって導電性ゴムの許容電流（数百ミリアンペア）よりも大きいため、ＦＥＴがオンする毎に導電性ゴムが劣化することになる。
【００４４】
次に、サージ電流による圧電トランスの駆動電圧への影響について説明する。上述した図６を前提として、インダクタ１１２とＦＥＴ１１１の接続点から抵抗１２０を介して共振コンデンサ１１６に接続する構成を図８示す。図８の電源装置における圧電トランスの駆動信号波形をそれぞれ図９に表す。
【００４５】
圧電トランス１０１を駆動する駆動信号の１クロック（１ｃｌｋとも表記する）目がＦＥＴ１１１に入力され、ＦＥＴ１１１がオンした際に、圧電トランス１０１の一次側の静電容量に充電された電荷が瞬時に引き抜かれてサージ電流が発生する。このサージ電流は、抵抗１２０が制限抵抗となり低減する。
【００４６】
図７（Ｅ）、図９（Ｅ）に示すように、圧電トランス１０１の一次側の静電容量に充電された電荷が瞬時に引き抜かれ発生するサージ電流は、Ｉｃｐ１＞Ｉｃｐ２となり、低減することが分る。
【００４７】
従って、ＦＥＴ１１１のドレインに流れるサージ電流はＩｄｒ１＞Ｉｄｒ２となる。ただし、ＦＥＴ１１１がオフする際、インダクタ１１２に蓄えられたエネルギーは、抵抗１２０により損失されるため、インダクタ１１２に流れる電流ＩＬｌ２は、図７（Ｃ）のＩＬｌ１に比べて、ＩＬｌ１＞ＩＬｌ２となり、ＩＬの平均電流が低下することになる。したがって圧電トランス１０１の駆動電圧Ｖｄｓのピーク電圧がＶｄｓｐ２（＜Ｖｄｓｐ１）と低下してしまう。
【００４８】
このようなサージ電流の発生によって生じる導電性ゴムの劣化、及び、駆動電圧の電圧振幅値の低下を抑制するための構成について、以下に実施例に基づき説明する。
【実施例１】
【００４９】
以下、実施例１について説明する。但し、本実施例で説明する構成は一例であって、以下に説明する構成のみに限定される主旨のものではない。
【００５０】
次に、実施例１における圧電トランスを用いて高電圧を出力する電源（以下高圧電源または高圧電源装置として説明する）の回路構成および駆動した際の電圧及び電流波形について図１、図２を参照して説明する。
【００５１】
図１は実施例１の回路であり、直流電源の正極端子（Ｖｃｃ）に接続されたインダクタ１１２と、前記インダクタ１１２と直流電源の負極端子（ＧＮＤ）間に直列接続されたスイッチング素子（以下ＦＥＴと言う）１１１を有している。そして、インダクタ１１２とＦＥＴ１１１の接続点から抵抗１２０を介して圧電トランス１０１に接続し、圧電トランス１０１のもう一方の端子を直流電源の負極端子（ＧＮＤ）に接続する。
【００５２】
さらに、圧電トランス１０１に並列接続された共振コンデンサ１１６を接続すし、インダクタ１１２とＦＥＴ１１１の直列に接続した接続点からダイオード１１９のアノードを接続し、カソードを圧電トランス１０１に接続する。
【００５３】
本実施例の回路は、従来の回路構成（図６）と比べると、ダイオード１１９と抵抗１２０と共振コンデンサ１１６を新たに加えて構成した点が特徴である。このダイオード１１９と抵抗１２０、共振コンデンサ１１６の回路がサージ電流を抑制する電流抑制回路として機能する。また、インダクタ１１２、ＦＥＴ１１１、ダイオード１１９、抵抗１２０、共振コンデンサ１１６で構成された回路は圧電トランス１０１の駆動回路として機能する。
【００５４】
このような電源装置の回路構成において、圧電トランス１０１は、前述したように導電性ゴムを使用してケースの端子と圧電トランスとを接続した構成である。さらに、直流電源がオンした後に圧電トランスを駆動する入力信号がＦＥＴ１１１に入力される構成である。
【００５５】
図２は本実施例１の回路を動作させた場合の電流及び電圧波形である。図２における各信号は図７、図９で説明した波形と対応する波形である。
【００５６】
図７、図９と同様に、電圧制御発振器（ＶＣＯ）１１０からＦＥＴ１１１に入力された信号波形を（Ａ）として示す。信号波形（Ａ）はＦＥＴ１１１への入力信号の一周期内においてオン状態（ゲート電圧が高い状態）をＴｏｎとして示している。なお入力信号の電圧値はＶｃｃよりも低いＶｇｓである。
【００５７】
ＦＥＴ１１１に入力された信号におけるｔ０、ｔ１、ｔ２、ｔ３のタイミングに同期した電圧信号及び電流信号として（Ｄ）は、ＦＥＴ１１１のドレイン電流Ｉｄ、（Ｃ）は、インダクタ１１２に流れる電流ＩＬ、（Ｂ）は、ドレイン−ソース間電圧をＶｄｓを示している。さらに、（Ｅ）は、共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量を合わせた容量に流れる電流Ｉｃを示している。そして、（Ｆ）は、本実施例の回路で新たに加えた、ダイオード１１９に流れる電流ＩＤ、抵抗１２０に流れる電流ＩＲを示している。
【００５８】
ＦＥＴ１１１がオン状態のＴｏｎ（ｔ０〜ｔ１の期間）において、ＩＬとＩｄは略一致している。これは、インダクタ１１２の電流が全てＦＥＴ１１１に流れ込むことを示している。ＦＥＴ１１１がオフされると、Ｉｄは瞬時に零となる（ｔ１のタイミング）。
【００５９】
それまでＦＥＴ１１１に流れていたインダクタ電流ＩＬは、共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に流入して充電される。すると、ＦＥＴ１１１のドレイン−ソース間電圧Ｖｄｓは上昇を始める。ＦＥＴ１１１がオフした直後、ドレイン−ソース間電圧Ｖｄｓは大きく跳ね上がる（ｔ１〜ｔ２の期間）。このドレインーソース間電圧波形Ｖｄｓの周波数ｆｌ０は、前述した式（１）で示される。
【００６０】
また、ＦＥＴ１１１が（追記）オン状態のＴｏｎ（ｔ０〜ｔ１の期間）における、ドレイン電流Ｉｄｐは前述した式（２）で示される。また、ドレイン−ソース間電圧Ｖｄｓは大きく跳ね上がった際（ｔ１〜ｔ２の期間）の電圧値は前述した式（３）で示される。
【００６１】
ドレイン電流Ｉｄｐによって、インダクタ１１２に蓄えられるエネルギーＥは、インダクタ１１２の抵抗成分、配線抵抗などで損失される。しかし、それらの損失は微小であり無視することができる。
【００６２】
さらに、ドレイン−ソース間電圧Ｖｄｓが上昇しダイオード１１９を動作させ共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に電荷を充電する際、ダイオード１１９の損失電圧（Ｖｆとする）がある。しかし、この損失電圧は、ドレイン−ソース間電圧の電圧振幅値Ｖｄｓｐ３≫Ｖｆであり、圧電トランスを駆動するドレイン−ソース間電圧Ｖｄｓの実効電圧値としては影響を受けない。
【００６３】
よって、ドレイン−ソース間電圧Ｖｄｓの電圧振幅値Ｖｄｓｐ３によって共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に蓄えられるエネルギーＥは等価である。したがって、前述した式（３）が成立する。そして、ｔ２〜ｔ３の期間で、共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に蓄えられた電荷を抵抗１２０を介して放電させる。
【００６４】
実施例１の回路構成により、電荷の充電をダイオード１１９を介して行い、従来構成と比較し前記圧電トランス１０１の駆動電圧Ｖｄｓに影響を与えることなく駆動が可能になる。さらに、ＦＥＴ１１１に駆動信号の１ｃｌｋ目が入力されてＦＥＴ１１１がオンする際に発生するサージ電流に対し、抵抗１２０が制限抵抗として機能する。そのため、サージ電流は、Ｉｃｐ１（図７）＞Ｉｃｐ３かつＩｄｒ１（図７）＞Ｉｄｒ３となり、低減することができる。
【００６５】
つまり、実施例１のダイオード１１９と抵抗１２０、共振コンデンサ１１６の回路がサージ電流を規制または抑制する電流規制回路（または電流抑制回路）として機能する。これにより、ＦＥＴ１１１及び圧電トランス１０１の導電性ゴムをサージ電流から保護して、その劣化を低減することができる。
【００６６】
また、図８で示した抵抗１２０を設けた構成と比べると、ＦＥＴ１１１による電圧振幅値Ｖｄｓｐ３＞Ｖｄｓｐ２（図８）となる。従って、ＦＥＴの電圧振幅値の低減が発生しにくくなる。
【００６７】
また、共振コンデンサ１１６は圧電トランスの一次側の静電容量と並列接続し、圧電トランス個体バラツキを相対的に低減する為と、圧電トランスの共振周波数近傍のフライバック電圧を所望の値にするために機能している。圧電トランスの個体バラツキが大きくなければ、この共振コンデンサ１１６を設けない回路構成であっても同様の効果を得ることが可能である。
【００６８】
また、本実施例ではスイッチング素子１１１としてＦＥＴを使用したが、ＦＥＴではなくバイポーラトランジスタを用いても同様に動作可能である。
【００６９】
以上、本実施例によれば、導電性ゴムを使用してケースの端子と圧電トランスとを接続する構成の電源装置において、スイッチング素子をオンする際に発生するサージ電流から導電性ゴムを保護して、導電性ゴムの劣化を低減することが可能となる。また、本実施例によれば、スイッチング素子からの駆動電圧の振幅値の低下を軽減できる。
【００７０】
次に、本実施例の高圧電源装置を電子写真方式の画像形成装置に適用する例を説明する。なお適用される画像形成装置としてはカラーレーザプリンタを一例として説明する。
【００７１】
図１０にカラーレーザプリンタの概略断面図を示す。図１０において、カラーレーザプリンタ本体４０１は、４０２は記録材Ｐを収納する給紙部としての給紙カセット、４０３は給紙カセット４０２内の記録材Ｐの有無を検知する紙有無センサを有する。
【００７２】
４０４は給紙カセット４０２から記録材３２を供給する給紙ローラである。４０５は給紙ローラ４０４によって供給された記録材３２を搬送する搬送ローラ、４０６は搬送ローラ４０５と対をなし記録材３２の重送を防止するための分離ローラである。そして、搬送ローラ４０５の下流には記録材３２を画像と同期して搬送するレジストローラ対４０７、レジストローラ対４０７への記録材３２の搬送状態を検知するセンサ４０８が配設されている。
【００７３】
また、レジストローラ対４０７の下流には、静電吸着搬送転写ベルト（以下ＥＴＢという）４０９が配設されている。このＥＴＢ４０９は記録材３２を静電的に吸着して搬送するものである。ＥＴＢ４０９に対向して、後述する画像を形成するための４色（イエローＹ、マゼンタＭ、シアンＣ、ブラックＢｋ）のプロセスカートリッジ４１０Ｙ、４１０Ｍ、４１０Ｃ、４１０Ｂｋが設置される。
【００７４】
さらに、レーザビームを各カートリッジの像担持体としての感光ドラムに照射するスキャナユニット４２０Ｙ、４２０Ｍ、４２０Ｃ、４２０Ｂｋが設けられている。このスキャナユニット及びプロセスカートリッジを含む画像形成部によって形成された各色の画像が、転写ローラ４３０Ｙ、４３０Ｍ、４３０Ｃ、４３０Ｂｋによって順次記録材に重ね合わされて転写されてカラー画像が形成される。
【００７５】
その後、記録材３２に転写されたカラー画像を熱と加圧力によって記録材に定着する定着部に搬送される、定着部は内部に加熱用のヒータ４３２を備えた定着ローラ４３３と加圧ローラ４３４から構成される。定着部の下流には、定着部からの記録材３２を搬送するための、排紙ローラ対４３５、定着部からの搬送状態を検知する排紙センサ４３６が配設されている。
【００７６】
また、各スキャナユニット４２０（４２０Ｙ、４２０Ｍ、４２０Ｃ、４２０Ｂｋ）は、ビデオコントローラ４４０から送出される画像信号に基づいて変調されたレーザ光を発光するユニットである。各スキャナユニットは、レーザユニット４２１と、レーザユニット４２１からのレーザ光を感光ドラム３０５に走査するためのポリゴンミラー４２２、ポリゴンミラー４２２を回転するモータ４２３、結像レンズ群４２４より構成されている。なお各スキャナユニットの夫々は同様の構成になっている。
【００７７】
図１０では、レーザユニット４２１、ポリゴンミラー４２２、モータ４２３の夫々の末尾にＹ、Ｍ、Ｃ、Ｂｋの符号をつけて示している。そして、前記各プロセスカートリッジ４１０には感光ドラム３０５（３０５Ｙ、３０５Ｍ、３０５Ｃ、３０５Ｂｋ）、感光ドラム３０５を帯電する帯電ローラ３０３（３０３Ｙ、３０３Ｍ、３０３Ｃ、３０３Ｂｋ）を有する。
【００７８】
また、感光ドラム３０５に形成された静電潜像を現像する現像ローラ３０２（３０２Ｙ、３０２Ｍ、３０２Ｃ、３０２Ｂｋ）と、トナー格納容器４１１（４１１Ｙ、４１１Ｍ、４１１Ｃ、４１１Ｂｋ）を備えている。そして、各プロセスカートリッジはレーザプリンタ４０１本体に対して着脱可能に構成されている。
【００７９】
なお、ビデオコントローラ４４０は、パーソナルコンピュータ等の外部装置４４１から送出される印字指示及び画像データを受け取り、受け取った画像データをビットマップデータに展開し、画像形成用の画像信号を生成する。
【００８０】
また、２０１はレーザプリンタ４０１による画像形成動作を制御する制御部であるＤＣコントローラである。ＤＣコントローラ２０１はＲＡＭ２０７ａ、ＲＯＭ２０７ｂ等を備えたＭＰＵ（マイクロコンピュータ）２０７、及び各種制御回路（不図示）等で構成されている。このＤＣコントローラによって前述した記録材の供給や画像形成動作を制御する。
【００８１】
２０２は、前述した圧電トランスを用いた高電圧出力用の高圧電源である。高圧電源としては、各プロセスカートリッジ４１０に対応した帯電用の高圧電源（不図示）と、現像用の高圧電源（不図示）と、各転写ローラ４３０に対応した転写用の高圧電源を夫々有している。
【００８２】
なお、画像形成装置の構成について、複数の感光ドラム（４つの感光ドラム）を用いて現像剤を多重転写する方式（タンデム方式とも言う）のカラー画像形成装置を例に説明した。しかしながら、高電圧（高圧バイアスとも言う）を用いた画像形成装置として、感光ドラムが１つで複数の現像装置を有する装置、また、中間転写体を用いた装置、モノクロ画像形成装置にも適用可能である。
【実施例２】
【００８３】
次に、実施例２について図３に基づいて説明する。なお、上記の実施例１と重複する部分の説明は省略する。
【００８４】
実施例２の回路構成は、図３に示すような接続関係になっている。具体的には、直流電源の正極端子（Ｖｃｃ）に接続されたインダクタ１１２と、インダクタ１１２と直流電源の負極端子（ＧＮＤ）間に直列接続されたスイッチング素子１１１と、インダクタ１１２とスイッチング素子１１１の接続点から抵抗１２０を介して圧電トランス１０１に接続し、圧電トランスのもう一方の端子を直流電源の正極端子に接続する。
【００８５】
さらに抵抗１２０と圧電トランス１０１の接続点から共振コンデンサ１１６を接続し、共振コンデンサ１１６のもう一方の端子を直流電源の負極端子に接続する。さらに、インダクタ１１２とスイッチング素子を直列に接続した接続点からダイオード１１９のアノードを接続し、カソードを圧電トランス１０１に接続する。
【００８６】
なお、実施例２ではスイッチング素子１１１としてＦＥＴを使用している。以降はスイッチング素子１１１をＦＥＴ１１１として説明する。
【００８７】
このような高圧電源装置の回路構成であれば、実施例１と同様にサージ電流を低減することが可能である。つまり、圧電トランス駆動用のＦＥＴ１１１がオンする際に、発生するサージ電流に対して、抵抗１２０が制限抵抗として機能してサージ電流が低減される。
【００８８】
また、圧電トランス１０１の駆動電圧であるＦＥＴのドレイン−ソース間電圧Ｖｄｓに影響を与えないように、ダイオード１１９が動作するため、昇圧能力を低下させることなく圧電トランス１０１を駆動することができる。
【００８９】
なお、実施例２で説明した回路構成は、実施例１の回路構成の変形例であり、回路動作は実施例１で示したものと同様（図２で示される動作）であるため説明を省略する。
【００９０】
また、本実施例ではスイッチング素子１１１にＦＥＴを使用したが、ＦＥＴではなくバイポーラトランジスタを使用しても同様に動作可能である。
【００９１】
また、実施例１と同様に、共振コンデンサ１１６は圧電トランス１０１の一次側の静電容量と並列接続し、圧電トランスの個体バラツキを相対的に低減するためと、圧電トランスの共振周波数近傍のフライバック電圧を所望の値にするために機能している。なお、例えば圧電トランスの個体バラツキが大きくなければ、共振コンデンサ１１６を設けない回路構成であっても良い。
【００９２】
以上、実施例２によれば、導電性ゴムを使用してケースの端子と圧電トランスとを接続する構成の電源装置において、スイッチング素子をオンする際に発生するサージ電流から導電性ゴムを保護して、導電性ゴムの劣化を低減することが可能となる。また、本実施例によれば、スイッチング素子からの駆動電圧の振幅値の低下を軽減できる。
【実施例３】
【００９３】
次に、実施例３いついて図４に基づいて説明する。なお、上記の実施例１と重複する部分の説明は省略する。
【００９４】
実施例３の回路構成は、図４に示すような接続関係になっている。具体的には、直流電源の正極端子（Ｖｃｃ）に接続されたインダクタ１１２と、インダクタ１１２と直流電源の負極端子（ＧＮＤ）間に直列接続されたスイッチング素子１１１と、インダクタ１１２とスイッチング素子１１１の接続点から抵抗１２０を介して圧電トランス１０１を接続する。そして、圧電トランス１０１のもう一方の端子を直流電源の正極端子に接続する。
【００９５】
さらに圧電トランス１０１に並列接続された共振コンデンサ１１６を直流電源の正極端子に接続し、インダクタ１１２とスイッチング素子１１１を直列に接続した接続点からダイオード１１９のアノードを接続し、カソードを圧電トランス１０１に接続する。なお、実施例３ではスイッチング素子１１１としてＦＥＴを使用している。以降はスイッチング素子１１１をＦＥＴ１１１として説明する。
【００９６】
このような高圧電源装置の回路構成であれば、実施例１と同様にサージ電流を低減することが可能である。つまり、ＦＥＴ１１１がオンする際に発生するサージ電流に対して、抵抗１２０が制限抵抗として機能してサージ電流を低減される。
【００９７】
また、圧電トランス１０１の駆動電圧であるＦＥＴ１１１のドレイン−ソース間電圧Ｖｄｓに影響を与えないように、ダイオード１１９を動作するため、昇圧能力を低下させることなく圧電トランス１０１を駆動することができる。
【００９８】
また、実施例１と同様に、共振コンデンサ１１６は圧電トランス１０１の一次側の静電容量と並列接続し、圧電トランスの個体バラツキを相対的に低減するためと、圧電トランスの共振周波数近傍のフライバック電圧を所望の値にするために機能している。なお、例えば圧電トランスの個体バラツキが大きくなければ、共振コンデンサ１１６を設けない回路構成であっても良い。
【００９９】
また、実施例３ではスイッチング素子１１１にＦＥＴを使用したが、ＦＥＴではなくバイポーラトランジスタを使用しても同様（図２で示される動作）に動作可能である。
【０１００】
以上、本実施例によれば、導電性ゴムを使用してケースの端子と圧電トランスとを接続する構成の電源装置において、スイッチング素子をオンする際に発生するサージ電流から導電性ゴムを保護して、導電性ゴムの劣化を低減することが可能となる。本実施例によれば、スイッチング素子からの駆動電圧の振幅値の低下を軽減できる。
【実施例４】
【０１０１】
次に、実施例４について図５に基づいて説明する。なお、上記の実施例１と重複する部分の説明は省略する。
【０１０２】
実施例４の回路構成は、図５に示すような接続関係である。具体的には、直流電源の正極端子に接続されたインダクタ１１２と、インダクタ１１２と直流電源の負極端子間に直列接続されたスイッチング素子１１１と、前記スイッチング素子１１１と前記直流電源の負極端子との接続点から抵抗１２０を介して圧電トランス１０１を接続する。
【０１０３】
さらに、圧電トランス１０１のもう一方の端子をインダクタ１１２とスイッチング素子１１１の接続点に接続し、圧電トランス１０１に並列接続された共振コンデンサ１１６を接続する。さらにスイッチング素子１１１と直流電源との接続点から整流素子のカソードを接続し、アノードを圧電トランス１０１に接続する。
【０１０４】
このような高圧電源装置の回路構成であれば、実施例１と同様に、ＦＥＴ１１１をオンした際に発生するサージ電流に対して、抵抗１２０が制限抵抗として機能してサージ電流が低減される。また、圧電トランス１０１の駆動電圧あるＦＥＴ１１１のドレイン−ソース間電圧Ｖｄｓに影響を与えないように、ダイオード１１９が動作するため、昇圧能力を低下させることなく圧電トランス１０１を駆動することができる。
【０１０５】
また、実施例１と同様に、共振コンデンサ１１６は圧電トランス１０１の一次側の静電容量と並列接続し、圧電トランスの個体バラツキを相対的に低減するためと、圧電トランスの共振周波数近傍のフライバック電圧を所望の値にするために機能している。なお、例えば圧電トランスの個体バラツキが大きくなければ、共振コンデンサ１１６を設けない回路構成であっても良い。
【０１０６】
また、実施例４ではスイッチング素子１１１にＦＥＴを使用したが、ＦＥＴではなくバイポーラトランジスタを使用しても同様に動作可能である。
【０１０７】
以上、本実施例によれば、導電性ゴムを使用してケースの端子と圧電トランスとを接続する構成の電源装置において、スイッチング素子をオンする際に発生するサージ電流から導電性ゴムを保護して、導電性ゴムの劣化を低減することが可能となる。本実施例によれば、スイッチング素子からの駆動電圧の振幅値の低下を軽減できる。
【技術分野】
【０００１】
本発明は、圧電トランスを用いて高電圧を出力する電源に関する。
【背景技術】
【０００２】
電子写真方式の画像形成装置では、像担持体としての感光体に形成された画像を記録材に転写することによって記録材に画像を形成する。記録材に画像を転写するために、転写部材としての転写ローラに直流の高電圧を印加して、感光体に形成された画像を記録材に転写する。感光体に形成された画像を記録材に良好に転写するためには、数ｋＶ以上の高電圧を印加する必要がある。
【０００３】
このような高電圧出力用の電源装置として、従来から巻線式の電磁トランスを使用している。しかし、電磁トランスは、銅線，ボビン，磁芯で構成されており、電子写真方式の画像形成装置に用いる場合は、高電圧を出力する際の電磁トランスからの漏れ電流をできるだけ少なくする必要がある。そのため、電磁トランスをモールド等により絶縁する構成が必須であり、電源装置の小型化及び軽量化が容易に実現できなかった。
【０００４】
このような電源装置の小型化及び軽量化を実現するために、圧電トランスを用いて高電圧を発生させる電源装置が提案されている（特許文献１参照）。
【０００５】
セラミックを素材である薄型かつ軽量の圧電トランスを用いることにより、電磁トランス以上の効率で高電圧を生成することが可能となる。また圧電トランスを用いることにより、電源装置の一次側と二次側の電極間の距離を離すことが可能となる。その結果、電磁トランスのように絶縁のためにモールド加工を施す必要がなくなる。従って圧電トランスを用いれば、電源装置を小型化及び軽量化が実現できる。
【０００６】
なお、圧電トランスを用いて高電圧を出力する電源装置は、上記のような画像形成装置に限らず、高電圧を必要とする様々な装置に適用することが検討されている。
【０００７】
このような圧電トランスを用いた電源装置を製造する場合に、圧電トランスの基板への取り付けの作業性を向上させ、製造コストが安価な構成が特許文献１に提案されている。特許文献２では、矩形箱状のケース内に縦姿勢で圧電トランスを収納し、圧電トランスの電極とプリント基板上のパターンを接続するために、ケースの端子と圧電トランスをリード線で接続され半田付けされている。
【０００８】
また、特許文献２と類似の構成で、より組立て工数の低減、部材のコストダウンを実現した構成が特許文献３に提案されている。特許文献３には、矩形箱状のケース内に縦姿勢で圧電トランスを収納し、圧電トランスの電極とプリント基板上のパターンを接続するために、ケースの端子を導電性ゴムを介して圧電トランスと接続して導通させる。この構成によれば、組み立て工数を削減でき、かつコストダウンが可能となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−２０６１１３号公報
【特許文献２】特開２００６−１０８３３２号公報
【特許文献３】特開平１０−７４９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献３のような導電性の弾性部材としてゴムを用いた構成の場合、導電性ゴムの許容電流は、数百ミリアンペア（ｍＡ）であり、リード線のように数アンペア（Ａ）程度の許容電流よりも大幅に許容電流が低い。そのため、上記のような直流の高電圧を出力する際に、電源の端子から圧電トランスの一次側の静電容量に電荷が充電された状態になり、その電荷が瞬時に引き抜かれてサージ電流が発生する。このサージ電流は上記の導電性ゴムを劣化させる要因となる。従って、高電圧を出力する毎にサージ電流によって導電性ゴムが劣化してしまう。
【００１１】
これでは、例えば上記の画像形成装置のように、画像形成のために頻繁にかつ長期に高電圧を出力する装置に適用すると、導電性ゴムが劣化してしまい、長期間の使用に耐えることが困難である。また、このサージ電流は、導電性ゴムを劣化させるだけでなく、圧電トランスを駆動する駆動電圧のピーク値を低下させてしまう要因にもなる。
【課題を解決するための手段】
【００１２】
上記課題を解決するための、本発明の電源は、圧電トランスと、前記圧電トランスを保持する保持部と、前記圧電トランスと保持部を接続する導電性ゴムと、前記圧電トランスの一次側に駆動電圧を供給する駆動部と、前記駆動部を駆動する信号を入力する駆動信号入力部と、前記駆動部からの駆動電圧に応じて前記圧電トランスの二次側から高電圧を出力する出力部と、前記駆動部と前記圧電トランスの一次側との間に設けられ、前記駆動部が駆動する際に生じるサージ電流を規制する電流規制部とを有することを特徴とする。
【００１３】
また、本発明の画像形成装置は、記録材に画像を形成する画像形成部と、前記画像形成部に高電圧を出力する電源部とを有し、前記電源部は、圧電素子と、前記圧電トランスを保持する保持部と、前記圧電トランスと前記保持部を接続する導電性ゴムと、前記圧電トランスの一次側に駆動電圧を供給する駆動部と、前記駆動部を駆動する信号を入力する駆動信号入力部と、前記駆動部からの駆動電圧に応じて前記圧電トランスの二次側から高電圧を出力する出力部と、前記駆動部と前記圧電トランスの一次側との間に設けられ、前記駆動部が駆動する際に生じるサージ電流を規制する電流規制部とを有することを特徴とする。
【発明の効果】
【００１４】
以上説明したように、本発明によれば、ケースと圧電トランスを接続する導電性ゴムをサージ電流から保護し、かつ、サージ電流による圧電トランスの駆動電圧への影響を低減することが可能になる
【図面の簡単な説明】
【００１５】
【図１】実施例１の高圧電源の回路図
【図２】本発明の圧電トランスを用いた高圧電源の回路を駆動した際の電圧及び電流波形図
【図３】実施例２の高圧電源の回路図
【図４】実施例３に係る、圧電トランスを用いた高圧電源回路図
【図５】実施例４に係る、圧電トランスを用いた高圧電源回路図
【図６】本発明の前提となる圧電トランスを用いた高圧電源回路図
【図７】本発明の前提となる圧電トランスを用いた高圧電源回路を駆動した際の電圧及び電流波形図
【図８】本発明の前提となる圧電トランスを用いた高圧電源回路図
【図９】本発明の前提となる圧電トランスを用いた高圧電源回路を駆動した際の電圧及び電流波形図
【図１０】本発明の電源が適用されるカラーレーザプリンタの構成図
【図１１】圧電トランスを駆動する周波数と出力電圧の特性を表す図
【図１２】圧電トランスの電極を導電性ゴムを使用してケースの電極と接続した場合の構成図
【発明を実施するための形態】
【００１６】
以下に、本発明の前提となる圧電トランス用いて高電圧を出力する電源装置の構成及び動作について説明する。前提構成及び動作を説明した後に具体的な実施例について説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
【００１７】
図６は、圧電トランスを用いて高電圧を出力する電源装置の前提構成を示している。なお、この前提構成は、前述したサージ電流に対する対策がなされる前の構成である。
【００１８】
図６において、オペアンプ１０９の反転入力端子（−端子）に抵抗１１４を介して不図示のコントローラから出力されたアナログ信号である高圧出力制御信号（以降Ｖｃｏｎｔとする）が端子１１８から入力される。この抵抗１１４、オペアンプ１０９、コンデンサ１１３は出力電圧制御回路（積分回路）として機能する。
【００１９】
オペアンプ１０９の非反転入力端子（＋端子）には出力電圧（以降Ｖｏｕｔとする）を抵抗１０５、１０６、１０７によって分圧した電圧が、コンデンサ１１５及び保護用抵抗１０８を介して入力される。オペアンプ１０９は反転入力端子（−端子）に入力されるＶｃｏｎｔの電圧値と、Ｖｏｕｔを抵抗１０５、１０６、１０７によって分圧した電圧が同じになるように出力端子から電圧を出力する。
【００２０】
オペアンプ１０９の出力端子は電圧制御発振器ＶＣＯ１１０（以降ＶＣＯ１１０とする）に接続される。ＶＣＯ１１０は、入力される電圧に応じてスイッチング素子１１１を駆動するための周波数信号を出力する駆動信号入力部として機能する発振器である。
【００２１】
ＶＣＯ１１０はオペアンプ１０９の出力電圧に応じた周波数でスイッチング素子１１１をスイッチングさせ圧電トランス１０１の一次側に電圧を供給する。なお、圧電トランス１０１の一次側には駆動信号を入力するための２つの電極（３１０）と、高電圧を出力するための１つの電極（３１１）が設けられている。
【００２２】
ここで、圧電トランス１０１を駆動した場合の電圧信号及び電流信号の波形を図７に示す。なお本実施例では、図６のスイッチング素子１１１としてＦＥＴを使用している。以降スイッチング素子１１１をＦＥＴ１１１として説明する。
【００２３】
図７における各信号は、ＶＣＯ１１０からＦＥＴ１１１に入力された信号波形を（Ａ）として示す。信号波形（Ａ）はＦＥＴ１１１への入力信号の一周期内においてオン状態（ゲート電圧が高い状態）をＴｏｎとして示している。なお入力信号の電圧値はＶｃｃよりも低いＶｇｓである。
【００２４】
ＦＥＴ１１１に入力された信号のｔ０、ｔ１、ｔ２、ｔ３のタイミングに同期した電圧信号及び電流信号は次のとおりである。（Ｄ）は、ＦＥＴ１１１のドレイン電流Ｉｄ、（Ｃ）は、インダクタ１１２に流れる電流ＩＬ、（Ｂ）は、ドレイン−ソース間電圧をＶｄｓを示している。さらに、（Ｅ）は、共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量を合わせた容量に流れる電流Ｉｃを示す。
【００２５】
ＦＥＴ１１１がオン状態のＴｏｎ期間（ｔ０〜ｔ１の期間）において、電流ＩＬとＩｄは一致している。これは、インダクタ１１２の電流が全てＦＥＴ１１１に流れ込むことを示している。ＦＥＴ１１１がオフされると、電流Ｉｄは瞬時に零となる。それまでＦＥＴ１１１に流れていたインダクタ電流ＩＬは、共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に流入し充電される。
【００２６】
すると、ＦＥＴ１１１のドレイン−ソース間電圧Ｖｄｓは上昇を始める。ＦＥＴ１１１がオフした直後、Ｖｄｓの電圧値は急激に大きくなる。このようなＶｄｓの電圧上昇は、インダクタ１１２と共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量のＬＣ共振現象である。そして、このときの周波数ｆｌ０は次式（１）で表される。
【００２７】
【数１】
【００２８】
また、ＦＥＴ１１１がオン状態の期間（ｔ０〜ｔ１の期間）において、ドレイン電流Ｉｄｐは次式で表される。
【００２９】
【数２】
【００３０】
ドレイン電流Ｉｄｐによって、インダクタ１１２に蓄えられるエネルギーＥは、インダクタ１１２の抵抗成分や配線抵抗などによる損失がゼロと考えれば、Ｖｄｓの電圧振幅値Ｖｄｓｐによって共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に蓄えられるエネルギーＥと等価である。したがって、次式（３）が成立する。
【００３１】
【数３】
【００３２】
これを電圧振幅値Ｖｄｓｐについて解くと、次式が成立する。
【００３３】
【数４】
【００３４】
ドレイン−ソース間電圧Ｖｄｓｐによって、ｔ１〜ｔ２まで共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に電荷を充電し、ｔ２〜ｔ３間で共振コンデンサ１１６と前記圧電トランス１０１の一次側の静電容量に蓄えられた電荷を放電する。このとき、充電された電荷と放電される電荷は等価である。
【００３５】
このＬＣ電圧共振により、入力電圧としてフライバック電圧を生成し、圧電トランスの一次側に供給している。圧電トランス１０１は一次側に供給された入力電圧信号の駆動周波数に応じて振動し、二次側に圧電トランス１０１のサイズに応じた昇圧比で入力電圧を増幅した交流電圧を発生させる。発生した交流電圧はダイオード１０２、１０３及びコンデンサ１０４によって正の電圧に整流及び平滑された後、端子１１７から負荷に供給される。
【００３６】
なお、電圧が供給される負荷としては、前述した画像形成装置の転写部材としての転写ローラである。なお、電圧が供給される対象としては画像形成装置における現像部、帯電部などの部材にも適用可能である。
【００３７】
ここで、圧電トランス１０１の周波数と出力電圧の特性は、図１１に示すような共振周波数ｆ０において、出力電圧が最大電圧となるような裾広がりの特性となる。この特性は周波数を可変制御して出力電圧の制御が可能であることを示している。
【００３８】
最大電圧が出力される共振周波数ｆ０よりも高い駆動周波数で出力電圧の制御を行う場合は、圧電トランスの出力電圧を増加させるには駆動周波数を高い方から低い方へ変化させればよい。逆に、共振周波数ｆ０よりも低い、駆動周波数で出力電圧の制御を行う場合は、駆動周波数を低い方から高い方へ変化させることになる。
【００３９】
次に、このような圧電トランスを用いた電源装置において、前述したような導電性の弾性部材（導電性ゴム）を使用して保持部材であるケースの端子と圧電トランスとを接続する構成における、サージ電流の発生とサージ電流による導電性ゴムの劣化について説明する。
【００４０】
なお、導電性ゴムを使用した圧電トランスの構成概略図を図１２に示す。図１２において、圧電トランス１０１（圧電素子１０１）には、駆動信号を入力する一次側に電極３１０、電圧を出力する二次側に電極３１１が設けられている。圧電トランス１０１（圧電素子１０１）は保持部材としてのケース３１６内に保持される。そして電極３１０とケース３１６の電極３１４とが導電性ゴム３１２で接続され、電極３１１とケース３１６の電極３１５とが導電性ゴム３１３で接続される構成となっている。
【００４１】
このような構成において、圧電トランスを駆動する際に発生するサージ電流が導電性ゴムを劣化する要因となる。本例の構成では、導電性のゴム（弾性部材）として、シリコンゴムを母体として構成しシリコンゴム内に導電材として銀を混入したものを用いた。なお、シリコンゴムや導電材としての銀以外でも例えばカーボン等を混入したもの等、弾性及び導電性を有する部材を適宜選択可能である。
【００４２】
以下にサージ電流の発生と導電性ゴムの劣化について説明する。
【００４３】
電源装置がオンして、電源の端子から圧電トランスの一次側の静電容量に電荷が充電された状態になり、圧電トランスを駆動するＦＥＴに駆動信号が入力される。ＦＥＴがオンした際に、圧電トランスの一次側の静電容量に充電された電荷が瞬時に引き抜かれるためサージ電流が発生する。このサージ電流は、数アンペア（Ａ）程度であって導電性ゴムの許容電流（数百ミリアンペア）よりも大きいため、ＦＥＴがオンする毎に導電性ゴムが劣化することになる。
【００４４】
次に、サージ電流による圧電トランスの駆動電圧への影響について説明する。上述した図６を前提として、インダクタ１１２とＦＥＴ１１１の接続点から抵抗１２０を介して共振コンデンサ１１６に接続する構成を図８示す。図８の電源装置における圧電トランスの駆動信号波形をそれぞれ図９に表す。
【００４５】
圧電トランス１０１を駆動する駆動信号の１クロック（１ｃｌｋとも表記する）目がＦＥＴ１１１に入力され、ＦＥＴ１１１がオンした際に、圧電トランス１０１の一次側の静電容量に充電された電荷が瞬時に引き抜かれてサージ電流が発生する。このサージ電流は、抵抗１２０が制限抵抗となり低減する。
【００４６】
図７（Ｅ）、図９（Ｅ）に示すように、圧電トランス１０１の一次側の静電容量に充電された電荷が瞬時に引き抜かれ発生するサージ電流は、Ｉｃｐ１＞Ｉｃｐ２となり、低減することが分る。
【００４７】
従って、ＦＥＴ１１１のドレインに流れるサージ電流はＩｄｒ１＞Ｉｄｒ２となる。ただし、ＦＥＴ１１１がオフする際、インダクタ１１２に蓄えられたエネルギーは、抵抗１２０により損失されるため、インダクタ１１２に流れる電流ＩＬｌ２は、図７（Ｃ）のＩＬｌ１に比べて、ＩＬｌ１＞ＩＬｌ２となり、ＩＬの平均電流が低下することになる。したがって圧電トランス１０１の駆動電圧Ｖｄｓのピーク電圧がＶｄｓｐ２（＜Ｖｄｓｐ１）と低下してしまう。
【００４８】
このようなサージ電流の発生によって生じる導電性ゴムの劣化、及び、駆動電圧の電圧振幅値の低下を抑制するための構成について、以下に実施例に基づき説明する。
【実施例１】
【００４９】
以下、実施例１について説明する。但し、本実施例で説明する構成は一例であって、以下に説明する構成のみに限定される主旨のものではない。
【００５０】
次に、実施例１における圧電トランスを用いて高電圧を出力する電源（以下高圧電源または高圧電源装置として説明する）の回路構成および駆動した際の電圧及び電流波形について図１、図２を参照して説明する。
【００５１】
図１は実施例１の回路であり、直流電源の正極端子（Ｖｃｃ）に接続されたインダクタ１１２と、前記インダクタ１１２と直流電源の負極端子（ＧＮＤ）間に直列接続されたスイッチング素子（以下ＦＥＴと言う）１１１を有している。そして、インダクタ１１２とＦＥＴ１１１の接続点から抵抗１２０を介して圧電トランス１０１に接続し、圧電トランス１０１のもう一方の端子を直流電源の負極端子（ＧＮＤ）に接続する。
【００５２】
さらに、圧電トランス１０１に並列接続された共振コンデンサ１１６を接続すし、インダクタ１１２とＦＥＴ１１１の直列に接続した接続点からダイオード１１９のアノードを接続し、カソードを圧電トランス１０１に接続する。
【００５３】
本実施例の回路は、従来の回路構成（図６）と比べると、ダイオード１１９と抵抗１２０と共振コンデンサ１１６を新たに加えて構成した点が特徴である。このダイオード１１９と抵抗１２０、共振コンデンサ１１６の回路がサージ電流を抑制する電流抑制回路として機能する。また、インダクタ１１２、ＦＥＴ１１１、ダイオード１１９、抵抗１２０、共振コンデンサ１１６で構成された回路は圧電トランス１０１の駆動回路として機能する。
【００５４】
このような電源装置の回路構成において、圧電トランス１０１は、前述したように導電性ゴムを使用してケースの端子と圧電トランスとを接続した構成である。さらに、直流電源がオンした後に圧電トランスを駆動する入力信号がＦＥＴ１１１に入力される構成である。
【００５５】
図２は本実施例１の回路を動作させた場合の電流及び電圧波形である。図２における各信号は図７、図９で説明した波形と対応する波形である。
【００５６】
図７、図９と同様に、電圧制御発振器（ＶＣＯ）１１０からＦＥＴ１１１に入力された信号波形を（Ａ）として示す。信号波形（Ａ）はＦＥＴ１１１への入力信号の一周期内においてオン状態（ゲート電圧が高い状態）をＴｏｎとして示している。なお入力信号の電圧値はＶｃｃよりも低いＶｇｓである。
【００５７】
ＦＥＴ１１１に入力された信号におけるｔ０、ｔ１、ｔ２、ｔ３のタイミングに同期した電圧信号及び電流信号として（Ｄ）は、ＦＥＴ１１１のドレイン電流Ｉｄ、（Ｃ）は、インダクタ１１２に流れる電流ＩＬ、（Ｂ）は、ドレイン−ソース間電圧をＶｄｓを示している。さらに、（Ｅ）は、共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量を合わせた容量に流れる電流Ｉｃを示している。そして、（Ｆ）は、本実施例の回路で新たに加えた、ダイオード１１９に流れる電流ＩＤ、抵抗１２０に流れる電流ＩＲを示している。
【００５８】
ＦＥＴ１１１がオン状態のＴｏｎ（ｔ０〜ｔ１の期間）において、ＩＬとＩｄは略一致している。これは、インダクタ１１２の電流が全てＦＥＴ１１１に流れ込むことを示している。ＦＥＴ１１１がオフされると、Ｉｄは瞬時に零となる（ｔ１のタイミング）。
【００５９】
それまでＦＥＴ１１１に流れていたインダクタ電流ＩＬは、共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に流入して充電される。すると、ＦＥＴ１１１のドレイン−ソース間電圧Ｖｄｓは上昇を始める。ＦＥＴ１１１がオフした直後、ドレイン−ソース間電圧Ｖｄｓは大きく跳ね上がる（ｔ１〜ｔ２の期間）。このドレインーソース間電圧波形Ｖｄｓの周波数ｆｌ０は、前述した式（１）で示される。
【００６０】
また、ＦＥＴ１１１が（追記）オン状態のＴｏｎ（ｔ０〜ｔ１の期間）における、ドレイン電流Ｉｄｐは前述した式（２）で示される。また、ドレイン−ソース間電圧Ｖｄｓは大きく跳ね上がった際（ｔ１〜ｔ２の期間）の電圧値は前述した式（３）で示される。
【００６１】
ドレイン電流Ｉｄｐによって、インダクタ１１２に蓄えられるエネルギーＥは、インダクタ１１２の抵抗成分、配線抵抗などで損失される。しかし、それらの損失は微小であり無視することができる。
【００６２】
さらに、ドレイン−ソース間電圧Ｖｄｓが上昇しダイオード１１９を動作させ共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に電荷を充電する際、ダイオード１１９の損失電圧（Ｖｆとする）がある。しかし、この損失電圧は、ドレイン−ソース間電圧の電圧振幅値Ｖｄｓｐ３≫Ｖｆであり、圧電トランスを駆動するドレイン−ソース間電圧Ｖｄｓの実効電圧値としては影響を受けない。
【００６３】
よって、ドレイン−ソース間電圧Ｖｄｓの電圧振幅値Ｖｄｓｐ３によって共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に蓄えられるエネルギーＥは等価である。したがって、前述した式（３）が成立する。そして、ｔ２〜ｔ３の期間で、共振コンデンサ１１６と圧電トランス１０１の一次側の静電容量に蓄えられた電荷を抵抗１２０を介して放電させる。
【００６４】
実施例１の回路構成により、電荷の充電をダイオード１１９を介して行い、従来構成と比較し前記圧電トランス１０１の駆動電圧Ｖｄｓに影響を与えることなく駆動が可能になる。さらに、ＦＥＴ１１１に駆動信号の１ｃｌｋ目が入力されてＦＥＴ１１１がオンする際に発生するサージ電流に対し、抵抗１２０が制限抵抗として機能する。そのため、サージ電流は、Ｉｃｐ１（図７）＞Ｉｃｐ３かつＩｄｒ１（図７）＞Ｉｄｒ３となり、低減することができる。
【００６５】
つまり、実施例１のダイオード１１９と抵抗１２０、共振コンデンサ１１６の回路がサージ電流を規制または抑制する電流規制回路（または電流抑制回路）として機能する。これにより、ＦＥＴ１１１及び圧電トランス１０１の導電性ゴムをサージ電流から保護して、その劣化を低減することができる。
【００６６】
また、図８で示した抵抗１２０を設けた構成と比べると、ＦＥＴ１１１による電圧振幅値Ｖｄｓｐ３＞Ｖｄｓｐ２（図８）となる。従って、ＦＥＴの電圧振幅値の低減が発生しにくくなる。
【００６７】
また、共振コンデンサ１１６は圧電トランスの一次側の静電容量と並列接続し、圧電トランス個体バラツキを相対的に低減する為と、圧電トランスの共振周波数近傍のフライバック電圧を所望の値にするために機能している。圧電トランスの個体バラツキが大きくなければ、この共振コンデンサ１１６を設けない回路構成であっても同様の効果を得ることが可能である。
【００６８】
また、本実施例ではスイッチング素子１１１としてＦＥＴを使用したが、ＦＥＴではなくバイポーラトランジスタを用いても同様に動作可能である。
【００６９】
以上、本実施例によれば、導電性ゴムを使用してケースの端子と圧電トランスとを接続する構成の電源装置において、スイッチング素子をオンする際に発生するサージ電流から導電性ゴムを保護して、導電性ゴムの劣化を低減することが可能となる。また、本実施例によれば、スイッチング素子からの駆動電圧の振幅値の低下を軽減できる。
【００７０】
次に、本実施例の高圧電源装置を電子写真方式の画像形成装置に適用する例を説明する。なお適用される画像形成装置としてはカラーレーザプリンタを一例として説明する。
【００７１】
図１０にカラーレーザプリンタの概略断面図を示す。図１０において、カラーレーザプリンタ本体４０１は、４０２は記録材Ｐを収納する給紙部としての給紙カセット、４０３は給紙カセット４０２内の記録材Ｐの有無を検知する紙有無センサを有する。
【００７２】
４０４は給紙カセット４０２から記録材３２を供給する給紙ローラである。４０５は給紙ローラ４０４によって供給された記録材３２を搬送する搬送ローラ、４０６は搬送ローラ４０５と対をなし記録材３２の重送を防止するための分離ローラである。そして、搬送ローラ４０５の下流には記録材３２を画像と同期して搬送するレジストローラ対４０７、レジストローラ対４０７への記録材３２の搬送状態を検知するセンサ４０８が配設されている。
【００７３】
また、レジストローラ対４０７の下流には、静電吸着搬送転写ベルト（以下ＥＴＢという）４０９が配設されている。このＥＴＢ４０９は記録材３２を静電的に吸着して搬送するものである。ＥＴＢ４０９に対向して、後述する画像を形成するための４色（イエローＹ、マゼンタＭ、シアンＣ、ブラックＢｋ）のプロセスカートリッジ４１０Ｙ、４１０Ｍ、４１０Ｃ、４１０Ｂｋが設置される。
【００７４】
さらに、レーザビームを各カートリッジの像担持体としての感光ドラムに照射するスキャナユニット４２０Ｙ、４２０Ｍ、４２０Ｃ、４２０Ｂｋが設けられている。このスキャナユニット及びプロセスカートリッジを含む画像形成部によって形成された各色の画像が、転写ローラ４３０Ｙ、４３０Ｍ、４３０Ｃ、４３０Ｂｋによって順次記録材に重ね合わされて転写されてカラー画像が形成される。
【００７５】
その後、記録材３２に転写されたカラー画像を熱と加圧力によって記録材に定着する定着部に搬送される、定着部は内部に加熱用のヒータ４３２を備えた定着ローラ４３３と加圧ローラ４３４から構成される。定着部の下流には、定着部からの記録材３２を搬送するための、排紙ローラ対４３５、定着部からの搬送状態を検知する排紙センサ４３６が配設されている。
【００７６】
また、各スキャナユニット４２０（４２０Ｙ、４２０Ｍ、４２０Ｃ、４２０Ｂｋ）は、ビデオコントローラ４４０から送出される画像信号に基づいて変調されたレーザ光を発光するユニットである。各スキャナユニットは、レーザユニット４２１と、レーザユニット４２１からのレーザ光を感光ドラム３０５に走査するためのポリゴンミラー４２２、ポリゴンミラー４２２を回転するモータ４２３、結像レンズ群４２４より構成されている。なお各スキャナユニットの夫々は同様の構成になっている。
【００７７】
図１０では、レーザユニット４２１、ポリゴンミラー４２２、モータ４２３の夫々の末尾にＹ、Ｍ、Ｃ、Ｂｋの符号をつけて示している。そして、前記各プロセスカートリッジ４１０には感光ドラム３０５（３０５Ｙ、３０５Ｍ、３０５Ｃ、３０５Ｂｋ）、感光ドラム３０５を帯電する帯電ローラ３０３（３０３Ｙ、３０３Ｍ、３０３Ｃ、３０３Ｂｋ）を有する。
【００７８】
また、感光ドラム３０５に形成された静電潜像を現像する現像ローラ３０２（３０２Ｙ、３０２Ｍ、３０２Ｃ、３０２Ｂｋ）と、トナー格納容器４１１（４１１Ｙ、４１１Ｍ、４１１Ｃ、４１１Ｂｋ）を備えている。そして、各プロセスカートリッジはレーザプリンタ４０１本体に対して着脱可能に構成されている。
【００７９】
なお、ビデオコントローラ４４０は、パーソナルコンピュータ等の外部装置４４１から送出される印字指示及び画像データを受け取り、受け取った画像データをビットマップデータに展開し、画像形成用の画像信号を生成する。
【００８０】
また、２０１はレーザプリンタ４０１による画像形成動作を制御する制御部であるＤＣコントローラである。ＤＣコントローラ２０１はＲＡＭ２０７ａ、ＲＯＭ２０７ｂ等を備えたＭＰＵ（マイクロコンピュータ）２０７、及び各種制御回路（不図示）等で構成されている。このＤＣコントローラによって前述した記録材の供給や画像形成動作を制御する。
【００８１】
２０２は、前述した圧電トランスを用いた高電圧出力用の高圧電源である。高圧電源としては、各プロセスカートリッジ４１０に対応した帯電用の高圧電源（不図示）と、現像用の高圧電源（不図示）と、各転写ローラ４３０に対応した転写用の高圧電源を夫々有している。
【００８２】
なお、画像形成装置の構成について、複数の感光ドラム（４つの感光ドラム）を用いて現像剤を多重転写する方式（タンデム方式とも言う）のカラー画像形成装置を例に説明した。しかしながら、高電圧（高圧バイアスとも言う）を用いた画像形成装置として、感光ドラムが１つで複数の現像装置を有する装置、また、中間転写体を用いた装置、モノクロ画像形成装置にも適用可能である。
【実施例２】
【００８３】
次に、実施例２について図３に基づいて説明する。なお、上記の実施例１と重複する部分の説明は省略する。
【００８４】
実施例２の回路構成は、図３に示すような接続関係になっている。具体的には、直流電源の正極端子（Ｖｃｃ）に接続されたインダクタ１１２と、インダクタ１１２と直流電源の負極端子（ＧＮＤ）間に直列接続されたスイッチング素子１１１と、インダクタ１１２とスイッチング素子１１１の接続点から抵抗１２０を介して圧電トランス１０１に接続し、圧電トランスのもう一方の端子を直流電源の正極端子に接続する。
【００８５】
さらに抵抗１２０と圧電トランス１０１の接続点から共振コンデンサ１１６を接続し、共振コンデンサ１１６のもう一方の端子を直流電源の負極端子に接続する。さらに、インダクタ１１２とスイッチング素子を直列に接続した接続点からダイオード１１９のアノードを接続し、カソードを圧電トランス１０１に接続する。
【００８６】
なお、実施例２ではスイッチング素子１１１としてＦＥＴを使用している。以降はスイッチング素子１１１をＦＥＴ１１１として説明する。
【００８７】
このような高圧電源装置の回路構成であれば、実施例１と同様にサージ電流を低減することが可能である。つまり、圧電トランス駆動用のＦＥＴ１１１がオンする際に、発生するサージ電流に対して、抵抗１２０が制限抵抗として機能してサージ電流が低減される。
【００８８】
また、圧電トランス１０１の駆動電圧であるＦＥＴのドレイン−ソース間電圧Ｖｄｓに影響を与えないように、ダイオード１１９が動作するため、昇圧能力を低下させることなく圧電トランス１０１を駆動することができる。
【００８９】
なお、実施例２で説明した回路構成は、実施例１の回路構成の変形例であり、回路動作は実施例１で示したものと同様（図２で示される動作）であるため説明を省略する。
【００９０】
また、本実施例ではスイッチング素子１１１にＦＥＴを使用したが、ＦＥＴではなくバイポーラトランジスタを使用しても同様に動作可能である。
【００９１】
また、実施例１と同様に、共振コンデンサ１１６は圧電トランス１０１の一次側の静電容量と並列接続し、圧電トランスの個体バラツキを相対的に低減するためと、圧電トランスの共振周波数近傍のフライバック電圧を所望の値にするために機能している。なお、例えば圧電トランスの個体バラツキが大きくなければ、共振コンデンサ１１６を設けない回路構成であっても良い。
【００９２】
以上、実施例２によれば、導電性ゴムを使用してケースの端子と圧電トランスとを接続する構成の電源装置において、スイッチング素子をオンする際に発生するサージ電流から導電性ゴムを保護して、導電性ゴムの劣化を低減することが可能となる。また、本実施例によれば、スイッチング素子からの駆動電圧の振幅値の低下を軽減できる。
【実施例３】
【００９３】
次に、実施例３いついて図４に基づいて説明する。なお、上記の実施例１と重複する部分の説明は省略する。
【００９４】
実施例３の回路構成は、図４に示すような接続関係になっている。具体的には、直流電源の正極端子（Ｖｃｃ）に接続されたインダクタ１１２と、インダクタ１１２と直流電源の負極端子（ＧＮＤ）間に直列接続されたスイッチング素子１１１と、インダクタ１１２とスイッチング素子１１１の接続点から抵抗１２０を介して圧電トランス１０１を接続する。そして、圧電トランス１０１のもう一方の端子を直流電源の正極端子に接続する。
【００９５】
さらに圧電トランス１０１に並列接続された共振コンデンサ１１６を直流電源の正極端子に接続し、インダクタ１１２とスイッチング素子１１１を直列に接続した接続点からダイオード１１９のアノードを接続し、カソードを圧電トランス１０１に接続する。なお、実施例３ではスイッチング素子１１１としてＦＥＴを使用している。以降はスイッチング素子１１１をＦＥＴ１１１として説明する。
【００９６】
このような高圧電源装置の回路構成であれば、実施例１と同様にサージ電流を低減することが可能である。つまり、ＦＥＴ１１１がオンする際に発生するサージ電流に対して、抵抗１２０が制限抵抗として機能してサージ電流を低減される。
【００９７】
また、圧電トランス１０１の駆動電圧であるＦＥＴ１１１のドレイン−ソース間電圧Ｖｄｓに影響を与えないように、ダイオード１１９を動作するため、昇圧能力を低下させることなく圧電トランス１０１を駆動することができる。
【００９８】
また、実施例１と同様に、共振コンデンサ１１６は圧電トランス１０１の一次側の静電容量と並列接続し、圧電トランスの個体バラツキを相対的に低減するためと、圧電トランスの共振周波数近傍のフライバック電圧を所望の値にするために機能している。なお、例えば圧電トランスの個体バラツキが大きくなければ、共振コンデンサ１１６を設けない回路構成であっても良い。
【００９９】
また、実施例３ではスイッチング素子１１１にＦＥＴを使用したが、ＦＥＴではなくバイポーラトランジスタを使用しても同様（図２で示される動作）に動作可能である。
【０１００】
以上、本実施例によれば、導電性ゴムを使用してケースの端子と圧電トランスとを接続する構成の電源装置において、スイッチング素子をオンする際に発生するサージ電流から導電性ゴムを保護して、導電性ゴムの劣化を低減することが可能となる。本実施例によれば、スイッチング素子からの駆動電圧の振幅値の低下を軽減できる。
【実施例４】
【０１０１】
次に、実施例４について図５に基づいて説明する。なお、上記の実施例１と重複する部分の説明は省略する。
【０１０２】
実施例４の回路構成は、図５に示すような接続関係である。具体的には、直流電源の正極端子に接続されたインダクタ１１２と、インダクタ１１２と直流電源の負極端子間に直列接続されたスイッチング素子１１１と、前記スイッチング素子１１１と前記直流電源の負極端子との接続点から抵抗１２０を介して圧電トランス１０１を接続する。
【０１０３】
さらに、圧電トランス１０１のもう一方の端子をインダクタ１１２とスイッチング素子１１１の接続点に接続し、圧電トランス１０１に並列接続された共振コンデンサ１１６を接続する。さらにスイッチング素子１１１と直流電源との接続点から整流素子のカソードを接続し、アノードを圧電トランス１０１に接続する。
【０１０４】
このような高圧電源装置の回路構成であれば、実施例１と同様に、ＦＥＴ１１１をオンした際に発生するサージ電流に対して、抵抗１２０が制限抵抗として機能してサージ電流が低減される。また、圧電トランス１０１の駆動電圧あるＦＥＴ１１１のドレイン−ソース間電圧Ｖｄｓに影響を与えないように、ダイオード１１９が動作するため、昇圧能力を低下させることなく圧電トランス１０１を駆動することができる。
【０１０５】
また、実施例１と同様に、共振コンデンサ１１６は圧電トランス１０１の一次側の静電容量と並列接続し、圧電トランスの個体バラツキを相対的に低減するためと、圧電トランスの共振周波数近傍のフライバック電圧を所望の値にするために機能している。なお、例えば圧電トランスの個体バラツキが大きくなければ、共振コンデンサ１１６を設けない回路構成であっても良い。
【０１０６】
また、実施例４ではスイッチング素子１１１にＦＥＴを使用したが、ＦＥＴではなくバイポーラトランジスタを使用しても同様に動作可能である。
【０１０７】
以上、本実施例によれば、導電性ゴムを使用してケースの端子と圧電トランスとを接続する構成の電源装置において、スイッチング素子をオンする際に発生するサージ電流から導電性ゴムを保護して、導電性ゴムの劣化を低減することが可能となる。本実施例によれば、スイッチング素子からの駆動電圧の振幅値の低下を軽減できる。
【特許請求の範囲】
【請求項１】
圧電トランスと、
前記圧電トランスを保持する保持部と、
前記圧電トランスと保持部を接続する導電性ゴムと、
前記圧電トランスの一次側に駆動電圧を供給する駆動部と、
前記駆動部を駆動する信号を入力する駆動信号入力部と、
前記駆動部からの駆動電圧に応じて前記圧電トランスの二次側から高電圧を出力する出力部と、
前記駆動部と前記圧電トランスの一次側との間に設けられ、前記駆動部が駆動する際に生じるサージ電流を規制する電流規制部と
を有することを特徴とする電源。
【請求項２】
前記電流規制部は、抵抗とダイオードから構成され、
前記抵抗と前記ダイオードが、前記駆動部と前記圧電トランスの一次側との間に接続されることを特徴とする請求項１に記載の電源。
【請求項３】
前記駆動部は、インダクタと、前記インダクタと直列に接続されたスイッチング素子とを有し、
前記ダイオードのアノードが前記インダクタと前記スイッチング素子の接続点に接続され、前記ダイオードのカソードが前記圧電トランスの一次側に接続され、前記抵抗が前記ダイオードに並列に接続されることを特徴とする請求項２に記載の電源。
【請求項４】
更に、前記ダイオードのカソードと前記圧電トランスの一次側との間にコンデンサを接続することを特徴とする請求項３に記載の電源。
【請求項５】
前記駆動部は、電圧が供給される端子に接続されたインダクタと、前記インダクタと直列に接続されたスイッチング素子とを有し、
前記端子と前記圧電トランスの一次側の第１の電極とが接続され、前記ダイオードのアノードが前記インダクタと前記スイッチング素子の接続点に接続され、前記ダイオードのカソードが前記圧電トランスの一次側の第２の電極に接続され、前記抵抗が前記ダイオードに並列に接続されることを特徴とする請求項２に記載の電源。
【請求項６】
更に、前記第１の電極と前記スイッチング素子のグランド側の接続点との間にコンデンサを接続することを特徴とする請求項５に記載の電源。
【請求項７】
更に、前記第１の電極と前記第２の電極との間にコンデンサを接続することを特徴とする請求項５に記載の電源。
【請求項８】
前記駆動手段は、電圧が供給される端子に接続されたインダクタと、前記インダクタと直列に接続されたスイッチング素子とを有し、
前記インダクタと前記スイッチング素子の接続点と前記圧電トランスの一次側の第１の電極とが接続され、
前記スイッチング素子のグランド側と前記ダイオードのカソードとが接続され、
前記ダイオードのアノードが前記圧電トランスの一次側の第２の電極に接続され、前記抵抗が前記ダイオードに並列に接続されることを特徴とする請求項２に記載の電源。
【請求項９】
更に、前記圧電トランスの第１の電極と第２の電極との間に並列にコンデンサを接続することを特徴とする請求項５記載の電源。
【請求項１０】
記録材に画像を形成する画像形成部と、
前記画像形成部に高電圧を出力する電源部と、を有し、
前記電源部は、
圧電素子と、
前記圧電トランスを保持する保持部と、
前記圧電トランスと前記保持部を接続する導電性ゴムと、
前記圧電トランスの一次側に駆動電圧を供給する駆動部と、
前記駆動部を駆動する信号を入力する駆動信号入力部と、
前記駆動部からの駆動電圧に応じて前記圧電トランスの二次側から高電圧を出力する出力部と、
前記駆動部と前記圧電トランスの一次側との間に設けられ、前記駆動部が駆動する際に生じるサージ電流を規制する電流規制部と
を有することを特徴とする画像形成装置。
【請求項１１】
前記画像形成部は、像担持体と、前記像担持体に形成された潜像を現像する現像部と、前記像担持体に現像された画像を記録材に転写する転写部とを備え、
前記電源部から出力される高電圧が前記現像部、または、前記転写部に供給されることを特徴とする請求項１０に記載の画像形成装置。
【請求項１】
圧電トランスと、
前記圧電トランスを保持する保持部と、
前記圧電トランスと保持部を接続する導電性ゴムと、
前記圧電トランスの一次側に駆動電圧を供給する駆動部と、
前記駆動部を駆動する信号を入力する駆動信号入力部と、
前記駆動部からの駆動電圧に応じて前記圧電トランスの二次側から高電圧を出力する出力部と、
前記駆動部と前記圧電トランスの一次側との間に設けられ、前記駆動部が駆動する際に生じるサージ電流を規制する電流規制部と
を有することを特徴とする電源。
【請求項２】
前記電流規制部は、抵抗とダイオードから構成され、
前記抵抗と前記ダイオードが、前記駆動部と前記圧電トランスの一次側との間に接続されることを特徴とする請求項１に記載の電源。
【請求項３】
前記駆動部は、インダクタと、前記インダクタと直列に接続されたスイッチング素子とを有し、
前記ダイオードのアノードが前記インダクタと前記スイッチング素子の接続点に接続され、前記ダイオードのカソードが前記圧電トランスの一次側に接続され、前記抵抗が前記ダイオードに並列に接続されることを特徴とする請求項２に記載の電源。
【請求項４】
更に、前記ダイオードのカソードと前記圧電トランスの一次側との間にコンデンサを接続することを特徴とする請求項３に記載の電源。
【請求項５】
前記駆動部は、電圧が供給される端子に接続されたインダクタと、前記インダクタと直列に接続されたスイッチング素子とを有し、
前記端子と前記圧電トランスの一次側の第１の電極とが接続され、前記ダイオードのアノードが前記インダクタと前記スイッチング素子の接続点に接続され、前記ダイオードのカソードが前記圧電トランスの一次側の第２の電極に接続され、前記抵抗が前記ダイオードに並列に接続されることを特徴とする請求項２に記載の電源。
【請求項６】
更に、前記第１の電極と前記スイッチング素子のグランド側の接続点との間にコンデンサを接続することを特徴とする請求項５に記載の電源。
【請求項７】
更に、前記第１の電極と前記第２の電極との間にコンデンサを接続することを特徴とする請求項５に記載の電源。
【請求項８】
前記駆動手段は、電圧が供給される端子に接続されたインダクタと、前記インダクタと直列に接続されたスイッチング素子とを有し、
前記インダクタと前記スイッチング素子の接続点と前記圧電トランスの一次側の第１の電極とが接続され、
前記スイッチング素子のグランド側と前記ダイオードのカソードとが接続され、
前記ダイオードのアノードが前記圧電トランスの一次側の第２の電極に接続され、前記抵抗が前記ダイオードに並列に接続されることを特徴とする請求項２に記載の電源。
【請求項９】
更に、前記圧電トランスの第１の電極と第２の電極との間に並列にコンデンサを接続することを特徴とする請求項５記載の電源。
【請求項１０】
記録材に画像を形成する画像形成部と、
前記画像形成部に高電圧を出力する電源部と、を有し、
前記電源部は、
圧電素子と、
前記圧電トランスを保持する保持部と、
前記圧電トランスと前記保持部を接続する導電性ゴムと、
前記圧電トランスの一次側に駆動電圧を供給する駆動部と、
前記駆動部を駆動する信号を入力する駆動信号入力部と、
前記駆動部からの駆動電圧に応じて前記圧電トランスの二次側から高電圧を出力する出力部と、
前記駆動部と前記圧電トランスの一次側との間に設けられ、前記駆動部が駆動する際に生じるサージ電流を規制する電流規制部と
を有することを特徴とする画像形成装置。
【請求項１１】
前記画像形成部は、像担持体と、前記像担持体に形成された潜像を現像する現像部と、前記像担持体に現像された画像を記録材に転写する転写部とを備え、
前記電源部から出力される高電圧が前記現像部、または、前記転写部に供給されることを特徴とする請求項１０に記載の画像形成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１０−１５８１４９（Ｐ２０１０−１５８１４９Ａ）
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２００９−２５５２２６（Ｐ２００９−２５５２２６）
【出願日】平成２１年１１月６日（２００９．１１．６）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２１年１１月６日（２００９．１１．６）
【出願人】（０００００１００７）キヤノン株式会社 (59,756)
【Ｆターム（参考）】
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