３次元グラフィック加速器及びそのピクセル分配方法
【課題】テクスチャキャッシュのミス率を減少させることができるピクセル分配器を提供する。
【解決手段】３次元グラフィック加速器は、制御信号を中央処理装置から受けて格納するレジスタと、前記レジスタから前記制御信号に応答してポリゴンの情報を生成する幾何学処理部と、前記幾何学処理部から前記ポリゴンの情報を受信してピクセルを出力するラスタライザと、前記ラスタライザから前記ピクセルを受信し、前記制御信号に応答して、前記ピクセルを複数のピクセルシェイダに分配するピクセル分配器と、を備え、前記制御信号は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用する場合に活性化される。
【解決手段】３次元グラフィック加速器は、制御信号を中央処理装置から受けて格納するレジスタと、前記レジスタから前記制御信号に応答してポリゴンの情報を生成する幾何学処理部と、前記幾何学処理部から前記ポリゴンの情報を受信してピクセルを出力するラスタライザと、前記ラスタライザから前記ピクセルを受信し、前記制御信号に応答して、前記ピクセルを複数のピクセルシェイダに分配するピクセル分配器と、を備え、前記制御信号は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用する場合に活性化される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元グラフィック加速器に係り、さらに詳細には、ラスタライザで生成されたピクセルを複数のピクセルシェイダに効果的に分配する装置に関する。
【背景技術】
【０００２】
急速なハードウェアの発展により、ＰＣ級のデータ処理装置でもリアルタイムレンダリングが可能になるに伴い、多様な分野において３次元グラフィックの活用が増大しつつある。特に、グラフィックシステムにおいて幾何学的演算量を増加させずに現実的な３次元映像を提供するために、テクスチャマッピング技術が用いられる。テクスチャマッピングは、グラフィックシステムが生成した画素のカラーをテクスチャイメージのカラーに置き換える技術であって、少ない数のポリゴン（ｐｏｌｙｇｏｎ）に抽象化された客体をより細かくかつ現実感あるようにする。
【０００３】
テクスチャとは、３次元客体の表面グラフィックである。テクスチャがないと、３Ｄ客体は、真裸になったポリゴンの骨組みのように見えるようになる。テクスチャは、事実感を追加する。レンガ壁、とかげの皮膚、又はギラギラする宇宙船の金属表面は、テクスチャが適用されて表現されたものである。３次元プログラムは、テクスチャをグラフィックパターンとして格納し、これをポリゴンの構造として適用する。
【０００４】
ポリゴンとは、３次元映像客体の形態を作る２次元の形態（一般に、三角形又は長方形）を意味する。一般に、３次元客体の骨組みを構成するためには、数百又は数千のポリゴンが使用される。
【０００５】
テクスチャマッピング技法は、大きく画面空間（ｓｃｒｅｅｎ ｓｐａｃｅ）をテクスチャ空間（ｔｅｘｔｕｒｅ ｓｐａｃｅ）にマッピングする過程と、マッピングされた領域で画面画素のカラーを決定するフィルタリング過程と、に区分される。テクスチャ空間の１つの画素（すなわち、Ｔｅｘｅｌ）は、正確に１つの画面画素に該当しない。例えば、いくつかのテクスチャ画素が１つの画面画素に該当する場合（すなわち、縮小）と、１つのテクスチャ画素がいくつかの画面画素に対応する場合（すなわち、拡大）がある。この場合、発生する歪み現象（ａｌｉａｓｉｎｇ）を減らすために、フィルタリングが行われる。フィルタリングは、オブジェクト（すなわち、ポリゴン）に覆われるテクスチャ（すなわち、マッピングソース）の品質を高めるための一般的な技術を通称するものであって、ミップマッピング（Ｍｉｐ ｍａｐｐｉｎｇ）技法が最も広く用いられる。
【０００６】
Ｔｅｘｅｌとは、ＴＥＸｔｕｒｅ ＥＬｅｍｅｎｔの略語である。すなわち、Ｔｅｘｅｌとは、各々のピクセルがポリゴンに適用される際に、テクスチャとして用いられるビットマップグラフィックを構成する各々のピクセルを意味する。
【０００７】
３次元グラフィックの特性上、ソフトウェアユーザは、多様なフォーマットとサイズの様々なテクスチャを使用して、３次元映像をレンダリング（Ｒｅｎｄｅｒｉｎｇ）する。一般に、３次元グラフィックは、ポリゴンをベース（Ｂａｓｅ）としてレンダリングし、１つのポリゴン内では、スキャン順にラスタライズ（Ｒａｓｔｅｒｉｚａｔｉｏｎ）を行う。ラスタライズ（Ｒａｓｔｅｒｉｚａｔｉｏｎ）とは、グラフィックをそれに対応するピクセルパターンイメージに変換することを意味する。
【０００８】
３次元グラフィック加速器で行われる３次元グラフィック処理は、パイプライン方式で構成され、３次元グラフィック加速器で行われる一連のデータ処理をグラフィックスパイプライン（ｇｒａｐｈｉｃｓ ｐｉｐｅｌｉｎｅ）という。グラフィックスパイプラインの速度を改善するために、テクスチャユニットと外部メモリとの間に中間データ格納媒体であるテクスチャキャッシュが使用される。したがって、テクスチャキャッシュのヒット率（ｈｉｔ ｒａｔｅ）は、３次元グラフィック加速器の性能を決定するのに重要な要素である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の３次元グラフィック加速器は、ラスタライザ（Ｒａｓｔｅｒｉｚｅｒ）が生成するピクセルを各ピクセルのＸ、Ｙ座標値を用いて、固定された方式で複数のピクセルシェイダに分配する。すなわち、ラスタライザが生成するピクセルは、各ピクセルの座標値によりピクセルシェイダに分配される。したがって、従来の３次元グラフィック加速器のハードウェアの構成は、単純になる反面、多様な３次元グラフィック映像の特性を反映できないという問題が存在する。
【００１０】
本発明では、このような問題点を解決するために、ピクセルの座標値だけでなく、３次元グラフィック映像を生成するための多様な特性、例えば、テクスチャマッピング（Ｔｅｘｔｕｒｅ Ｍａｐｐｉｎｇ）、デプステスト（Ｄｅｐｔｈ Ｔｅｓｔ）、ブレンディング（Ｂｌｅｎｄｉｎｇ）を使用するか否かを考慮して、ラスタライザで生成されたピクセルを複数のピクセルシェイダに分配する。したがって、テクスチャキャッシュのミス率（Ｃａｃｈｅ Ｍｉｓｓ Ｒａｔｅ）を減少させ、レンダリング（Ｒｅｎｄｅｒｉｎｇ）時間を短縮することができる３次元グラフィック加速器を提供する。
【００１１】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、テクスチャキャッシュのミス率を減少させることができるピクセル分配器を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成すべく、本発明の特徴による３次元グラフィック加速器は、制御信号を格納するレジスタと、前記レジスタから前記制御信号に応答してポリゴンの情報を生成する幾何学処理部と、前記幾何学処理部から前記ポリゴンの情報を受信してピクセルを出力するラスタライザと、前記ラスタライザから前記ピクセルを受信し、前記制御信号に応答して、前記ピクセルを複数のピクセルシェイダに分配するピクセル分配器と、を備え、前記制御信号は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用する場合に活性化される。
【発明の効果】
【００１３】
本発明によれば、ピクセルの座標値とテクスチャマッピング、デプステスト、ブレンディングの使用の有無を考慮して、ラスタライザで生成されたピクセルを複数のピクセルシェイダに分配することによって、テクスチャキャッシュのミス率を減少させ、レンダリング時間を短縮して３次元グラフィック加速器の性能を向上させる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明による実施の形態を、添付された図面を参照して詳細に説明する。
図１は、３次元グラフィックシステムの概略的な構成を示すブロック図であり、図２は、本発明による３次元グラフィック加速器を詳細に示すブロック図である。
【００１５】
図１と図２に示すように、本発明による３次元グラフィックシステムは、システムバス（ｓｙｓｔｅｍ ｂｕｓ）１５と、システムバス１５に共通に接続している複数のバスマスタ（ｂｕｓ ｍａｓｔｅｒｓ）と、複数のバススレーブ（ｂｕｓ ｓｌａｖｅｓ）とで構成される。バスマスタは、３次元グラフィックシステムのある動作時点でシステムバス１５に印加されるアドレス信号と制御信号などの発生を制御する。バスマスタには、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）１２、３次元グラフィック加速器（３−Ｄｉｍｅｎｓｉｏｎａｌ Ｇｒａｐｈｉｃ Ａｃｃｅｌｅｒａｔｏｒ）１０などがあり、バススレーブには、メモリコントローラ１３などがある。
【００１６】
ＣＰＵ１１は、３次元グラフィックシステムの諸般動作を制御する。ＤＭＡ１２は、ＣＰＵ１１によるプログラムの実行無しで、３次元グラフィックシステムに備えられている周辺装置にデータを送信する機能を遂行する。すなわち、ＣＰＵ１１は、データ送信に直接関与しなくなるので、システムの全体的なデータ送信性能が良くなる。３次元グラフィック加速器１０は、３次元グラフィック処理を行う。３次元グラフィックは、３次元空間の物体を高さ（ｈｅｉｇｈｔ）、幅（ｗｉｄｔｈ）、長さ（ｌｅｎｇｔｈ）の３つの軸を用いて表現した後に、その映像を２次元モニタ上に事実的に表示する技術である。３次元グラフィック加速器１０は、行われる機能によって大きく幾何学処理部１００、ラスタライズ部１１０及びＳＦＲ１３０を含む。
【００１７】
ＳＦＲ１３０は、特別な機能を遂行するために用いられるレジスタである。プログラマ又はソフトウェアユーザは、外部のインタフェースを介してＳＦＲ１３０をセット（ｓｅｔｔｉｎｇ）することができる。
プログラマ又はソフトウェアユーザは、ピクセルがテクスチャマッピングを使用するか、デプステストを行うか、又はブレンディングをするかを決定して、該決定された状態値をＳＦＲ１３０に格納する。
デプステストとは、他の物体により隠された部分が見えないようにレンダリングする技術であり、ブレンディングとは、透明、又は半透明の客体をレンダリングする技術である。
【００１８】
幾何学処理部１２０は、３次元座標系で表された映像を２次元座標系に投影する幾何学的変換を行う。ラスタライズ部１１０は、幾何学処理部１２０で処理されたポリゴンに対して、画面に出力される最終のピクセル値を決定する。ラスタライズ部１１０は、現実的な３次元映像を提供するために、多様な種類のフィルタリングを行う。このために、ラスタライズ部１１０は、ラスタライザ１１１、ピクセル分配器１１２、複数のピクセルシェイダ１１３＿１〜１１３＿ｎ、複数のテクスチャユニット（ｔｅｘｔｕｒｅ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１１４＿１〜１１４＿ｎ、複数のテクスチャキャッシュ（ｔｅｘｔｕｒｅ ｃａｃｈｅ）１１５＿１〜１１５＿ｎ、及びピクセル演算器１１６を備える。
ラスタライザ１１１は、幾何学処理部１２０からポリゴンに関する情報ｐｏｌｙ＿ｉｎｆｏを受信して、ポリゴン内のピクセルｐｒｅ＿ｐｉｘｅｌを生成する。
【００１９】
ピクセル分配器１１２は、ラスタライザ１１１からピクセルｐｒｅ＿ｐｉｘｅｌを受信して、複数のピクセルシェイダ１１３＿１〜１１３＿ｎに分配する。従来のピクセル分配器１１２は、ピクセルｐｒｅ＿ｐｉｘｅｌの座標値（Ｘ、Ｙ）のみを考慮して、ピクセルシェイダ１１３＿１〜１１３＿ｎに分配する。しかしながら、本発明によるピクセル分配器１１２は、各ピクセルがテクスチャマッピングを使用するか、又はデプステスト、ブレンディングを使用するかを判別して、複数のピクセルシェイダ１１３＿１〜１１３＿ｎに分配する。
ｎ個のピクセルシェイダＬ１１３＿１〜１１３＿ｎは、それぞれのテクスチャユニット１１４＿１〜１１４＿ｎと、テクスチャキャッシュ１１５＿１〜１１５＿ｎとを含む。
【００２０】
それぞれのテクスチャユニット１１４＿１〜１１４＿ｎは、幾何学処理部１２０から入力されたポリゴン情報ｐｏｌｙ＿ｉｎｆｏに基づいて、テクスチャフィルタリングを行う。テクスチャフィルタリングに用いられる多様な種類のテクスチャデータは、基本的に３次元グラフィック加速器１０の外部に位置している外部メモリ１４内に存在し、外部メモリ１４に格納されているテクスチャデータのうちの一部が複写されて、ｎ個のテクスチャキャッシュ１１５＿１〜１１５＿ｎに格納される。ポリゴン情報ｐｏｌｙ＿ｉｎｆｏは、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法などを含む。
ピクセル演算器１１６は、複数のピクセルシェイダ１１３＿１〜１１３＿ｎからのピクセルｐｏｓｔ＿ｐｉｘｅｌを受信して、デプステスト又はブレンディングを行う。
【００２１】
図３は、図２に示すラスタライザにより生成された１６ピクセルを示す図であり、図４は、図２に示すテクスチャキャッシュブロックを示すブロック図であり、図５は、図２に示す各ピクセルを従来の方法によってピクセルシェイダに分配する場合と、本発明によってピクセルシェイダに分配する場合と、を比較した表である。
【００２２】
図１〜図５に示すように、図３は、ラスタライズされた１６ピクセルを示し、各ピクセルは、テクスチャマッピングを使用する。
ピクセル０、１、４、５は、図４に示すテクスチャキャッシュのコンテンツＡを参照する。ピクセル２、３、６、７は、図４に示すテクスチャキャッシュのコンテンツＢを参照する。ピクセル８、９、１２、１３は、図４に示すテクスチャキャッシュのコンテンツＣを参照する。ピクセル１０、１１、１４、１５は、図４に示すテクスチャキャッシュのコンテンツＤを参照する。
【００２３】
ピクセル分配器１１２は、ラスタライザ１１１からピクセルｐｒｅ＿ｐｉｘｅｌを受けて、複数のピクセルシェイダ１１３＿１〜１１３＿ｎに分配する。
仮に、従来の方法でピクセルの座標のみを用いて、ピクセル０〜１５を４個のピクセルシェイダ１１３＿１〜１１３＿４に分配すると仮定する。ピクセル分配器１１２は、ピクセルのＸ軸座標ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）とＹ軸座標ＬＳＢとを用して、ピクセル０〜１５をピクセルシェイダ１１３＿１〜１１３＿４に分配する。
【００２４】
ピクセル０、２、８、１０は、第１ピクセルシェイダ１１３＿１に分配され、ピクセル１、３、９、１１は、第２ピクセルシェイダ１１３＿２に分配され、ピクセル４、６、１２、１４は、第３ピクセルシェイダ１１３＿３に分配され、ピクセル５、７、１３、１５は、第４ピクセルシェイダ１１３＿４に分配される。
ピクセル０は、第１テクスチャキャッシュ１１５＿１のコンテンツＡを参照するので、仮にキャッシュミスが発生すると、第１テクスチャキャッシュ１１５＿１は、外部メモリ１４からコンテンツＡを複写する。
【００２５】
ピクセル２は、第１テクスチャキャッシュ１１５＿１のコンテンツＢを参照する。しかしながら、第１テクスチャキャッシュ１１５＿１にはコンテンツＢがないことから、キャッシュミスが発生する。したがって、第１テクスチャキャッシュ１１５＿１は、外部メモリ１４からコンテンツＢを複写する。
ピクセル８は、第１テクスチャキャッシュ１１５＿１のコンテンツＣを参照する。しかしながら、第１テクスチャキャッシュ１１５＿１にはコンテンツＣがないことから、キャッシュミスが発生する。したがって、第１テクスチャキャッシュ１１５＿１は、外部メモリ１４からコンテンツＣを複写する。
【００２６】
ピクセル１０は、第１テクスチャキャッシュ１１５＿１のコンテンツＤを参照する。しかしながら、第１テクスチャキャッシュ１１５＿１には、コンテンツＤがないことから、キャッシュミスが発生する。したがって、第１テクスチャキャッシュ１１５＿１は、外部メモリ１４からコンテンツＤを複写する。
ピクセル１、３、９、１１、ピクセル４、６、１２、１４、及びピクセル５、７、１３、１５に対しては、上述した内容と同様なので、以下省略する。
したがって、従来の技術によるピクセル分配器１１２は、最大１６回のキャッシュミスが発生する。
【００２７】
本発明によるピクセル分配器１１２は、ピクセルｐｒｅ＿ｐｉｘｅｌの座標とテクスチャマッピングの使用の有無を判別して、ピクセル０〜１５を４個のピクセルシェイダ１１３＿１〜１１３＿４に分配すると仮定する。ピクセル分配器１１２は、ピクセルのＸ軸座標ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）とＹ軸座標ＭＳＢとを用いて、ピクセル０〜１５をピクセルシェイダ１１３＿１〜１１３＿４に分配する。
【００２８】
ピクセル０、１、４、５は、第１ピクセルシェイダ１１３＿１に分配され、ピクセル２、３、６、７は、第２ピクセルシェイダ１１３＿２に分配され、ピクセル８、９、１２、１３は、第３ピクセルシェイダ１１３＿３に分配され、ピクセル１０、１１、１４、１５は、第４ピクセルシェイダ１１３＿４に分配される。
ピクセル０は、第１テクスチャキャッシュ１１５＿１のコンテンツＡを参照するので、仮にキャッシュミスが発生すると、外部メモリ１４から第１テクスチャキャッシュ１１５＿１はコンテンツＡを複写する。
【００２９】
ピクセル１は、第１テクスチャキャッシュ１１５＿１のコンテンツＡを参照する。第１テクスチャキャッシュ１１５＿１には、コンテンツＡを格納しているので、キャッシュヒットが発生する。
ピクセル４は、第１テクスチャキャッシュ１１５＿１のコンテンツＡを参照する。第１テクスチャキャッシュ１１５＿１にはコンテンツＡを格納しているので、キャッシュヒットが発生する。
ピクセル５は、第１テクスチャキャッシュ１１５＿１のコンテンツＡを参照する。第１テクスチャキャッシュ１１５＿１には、コンテンツＡを格納しているので、キャッシュヒットが発生する。
【００３０】
ピクセル２、３、６、７、ピクセル８、９、１２、１３、及びピクセル１０、１１、１４、１５については上述と同様なので、以下省略する。
したがって、本発明によるピクセル分配器１１２は、最大４回のキャッシュミスが発生する。
【００３１】
本発明では、ピクセルの座標値とテクスチャマッピング、デプステスト、ブレンディングの使用有無を考慮して、ラスタライザで生成されたピクセルを複数のピクセルシェイダに分配することによって、テクスチャキャッシュのミス率（Ｃａｃｈｅ Ｍｉｓｓ Ｒａｔｅ）を減少させ、レンダリング（Ｒｅｎｄｅｒｉｎｇ）時間を短縮して、３次元グラフィック加速器の性能を向上させる。
【００３２】
図６は、図２に示す３次元グラフィック加速器の動作を示すフローチャートである。
図２〜図６によれば、ステップＳ１０において、ピクセル分配器１１２は、ラスタライザ１１１からピクセルｐｒｅ＿ｐｉｘｅｌを伝送される。
ステップＳ２０において、ピクセル分配器１１２は、ＳＦＲ１３０の制御信号ｐｉｘｅｌ＿ｓｔａｔｅに応じて、ピクセルｐｒｅ＿ｐｉｘｅｌを複数のピクセルシェイダ１１３＿１〜１１３＿ｎに分配する。
【００３３】
仮に、ピクセルｐｒｅ＿ｐｉｘｅｌがテクスチャマッピング、デプステスト、そしてブレンディングのうちの１つ以上を使用すると、ピクセル分配器１１２は、ステップＳ４０を行い、そうでない場合、ピクセル分配器１１２はステップＳ３０を行う。
ステップＳ３０では、ピクセルｐｒｅ＿ｐｉｘｅｌがテクスチャマッピング、デプステスト、そしてブランディングのうちのいずれか１つでも使用しないと、ピクセル分配器１１２は、ピクセルの座標のみを考慮して、ピクセルをピクセルシェイダに分配する。
【００３４】
ステップＳ４０では、ピクセルｐｒｅ＿ｐｉｘｅｌがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用すると、ピクセル分配器１１２は、ピクセルの座標、テクスチャマッピング、デプステスト、及びブレンディングを考慮して、ピクセルをピクセルシェイダに分配する。
ステップＳ５０においてピクセル演算器１１６は、複数のピクセルシェイダ１１３＿１〜１１３＿ｎからのピクセルｐｏｓｔ＿ｐｉｘｅｌを受信して、デプステスト又はブレンディングを行う。
【００３５】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００３６】
【図１】３次元グラフィックシステムの概略的な構成を示すブロック図である。
【図２】本発明による３次元グラフィック加速器を詳細に示すブロック図である。
【図３】図２に示すラスタライザにより生成された１６ピクセルを示す図である。
【図４】図２に示すテクスチャキャッシュブロックを示すブロック図である。
【図５】図２に示す各ピクセルを従来の方法によってピクセルシェイダに分配する場合と、本発明によってピクセルシェイダに分配する場合とを比較した表である。
【図６】図２に示す３次元グラフィック加速器の動作を示すフローチャートである。
【符号の説明】
【００３７】
１０ ３次元グラフィック加速器
１００ 幾何学処理部
１１０ ラスタライズ部
１１１ ラスタライザ
１１２ ピクセル分配器
１３０ ＳＦＲ
１１３ ピクセルシェイダ
１１４ テクスチャユニット
１１５ テクスチャキャッシュ
１１６ ピクセル演算器
【技術分野】
【０００１】
本発明は、３次元グラフィック加速器に係り、さらに詳細には、ラスタライザで生成されたピクセルを複数のピクセルシェイダに効果的に分配する装置に関する。
【背景技術】
【０００２】
急速なハードウェアの発展により、ＰＣ級のデータ処理装置でもリアルタイムレンダリングが可能になるに伴い、多様な分野において３次元グラフィックの活用が増大しつつある。特に、グラフィックシステムにおいて幾何学的演算量を増加させずに現実的な３次元映像を提供するために、テクスチャマッピング技術が用いられる。テクスチャマッピングは、グラフィックシステムが生成した画素のカラーをテクスチャイメージのカラーに置き換える技術であって、少ない数のポリゴン（ｐｏｌｙｇｏｎ）に抽象化された客体をより細かくかつ現実感あるようにする。
【０００３】
テクスチャとは、３次元客体の表面グラフィックである。テクスチャがないと、３Ｄ客体は、真裸になったポリゴンの骨組みのように見えるようになる。テクスチャは、事実感を追加する。レンガ壁、とかげの皮膚、又はギラギラする宇宙船の金属表面は、テクスチャが適用されて表現されたものである。３次元プログラムは、テクスチャをグラフィックパターンとして格納し、これをポリゴンの構造として適用する。
【０００４】
ポリゴンとは、３次元映像客体の形態を作る２次元の形態（一般に、三角形又は長方形）を意味する。一般に、３次元客体の骨組みを構成するためには、数百又は数千のポリゴンが使用される。
【０００５】
テクスチャマッピング技法は、大きく画面空間（ｓｃｒｅｅｎ ｓｐａｃｅ）をテクスチャ空間（ｔｅｘｔｕｒｅ ｓｐａｃｅ）にマッピングする過程と、マッピングされた領域で画面画素のカラーを決定するフィルタリング過程と、に区分される。テクスチャ空間の１つの画素（すなわち、Ｔｅｘｅｌ）は、正確に１つの画面画素に該当しない。例えば、いくつかのテクスチャ画素が１つの画面画素に該当する場合（すなわち、縮小）と、１つのテクスチャ画素がいくつかの画面画素に対応する場合（すなわち、拡大）がある。この場合、発生する歪み現象（ａｌｉａｓｉｎｇ）を減らすために、フィルタリングが行われる。フィルタリングは、オブジェクト（すなわち、ポリゴン）に覆われるテクスチャ（すなわち、マッピングソース）の品質を高めるための一般的な技術を通称するものであって、ミップマッピング（Ｍｉｐ ｍａｐｐｉｎｇ）技法が最も広く用いられる。
【０００６】
Ｔｅｘｅｌとは、ＴＥＸｔｕｒｅ ＥＬｅｍｅｎｔの略語である。すなわち、Ｔｅｘｅｌとは、各々のピクセルがポリゴンに適用される際に、テクスチャとして用いられるビットマップグラフィックを構成する各々のピクセルを意味する。
【０００７】
３次元グラフィックの特性上、ソフトウェアユーザは、多様なフォーマットとサイズの様々なテクスチャを使用して、３次元映像をレンダリング（Ｒｅｎｄｅｒｉｎｇ）する。一般に、３次元グラフィックは、ポリゴンをベース（Ｂａｓｅ）としてレンダリングし、１つのポリゴン内では、スキャン順にラスタライズ（Ｒａｓｔｅｒｉｚａｔｉｏｎ）を行う。ラスタライズ（Ｒａｓｔｅｒｉｚａｔｉｏｎ）とは、グラフィックをそれに対応するピクセルパターンイメージに変換することを意味する。
【０００８】
３次元グラフィック加速器で行われる３次元グラフィック処理は、パイプライン方式で構成され、３次元グラフィック加速器で行われる一連のデータ処理をグラフィックスパイプライン（ｇｒａｐｈｉｃｓ ｐｉｐｅｌｉｎｅ）という。グラフィックスパイプラインの速度を改善するために、テクスチャユニットと外部メモリとの間に中間データ格納媒体であるテクスチャキャッシュが使用される。したがって、テクスチャキャッシュのヒット率（ｈｉｔ ｒａｔｅ）は、３次元グラフィック加速器の性能を決定するのに重要な要素である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来の３次元グラフィック加速器は、ラスタライザ（Ｒａｓｔｅｒｉｚｅｒ）が生成するピクセルを各ピクセルのＸ、Ｙ座標値を用いて、固定された方式で複数のピクセルシェイダに分配する。すなわち、ラスタライザが生成するピクセルは、各ピクセルの座標値によりピクセルシェイダに分配される。したがって、従来の３次元グラフィック加速器のハードウェアの構成は、単純になる反面、多様な３次元グラフィック映像の特性を反映できないという問題が存在する。
【００１０】
本発明では、このような問題点を解決するために、ピクセルの座標値だけでなく、３次元グラフィック映像を生成するための多様な特性、例えば、テクスチャマッピング（Ｔｅｘｔｕｒｅ Ｍａｐｐｉｎｇ）、デプステスト（Ｄｅｐｔｈ Ｔｅｓｔ）、ブレンディング（Ｂｌｅｎｄｉｎｇ）を使用するか否かを考慮して、ラスタライザで生成されたピクセルを複数のピクセルシェイダに分配する。したがって、テクスチャキャッシュのミス率（Ｃａｃｈｅ Ｍｉｓｓ Ｒａｔｅ）を減少させ、レンダリング（Ｒｅｎｄｅｒｉｎｇ）時間を短縮することができる３次元グラフィック加速器を提供する。
【００１１】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、テクスチャキャッシュのミス率を減少させることができるピクセル分配器を提供することにある。
【課題を解決するための手段】
【００１２】
上記の目的を達成すべく、本発明の特徴による３次元グラフィック加速器は、制御信号を格納するレジスタと、前記レジスタから前記制御信号に応答してポリゴンの情報を生成する幾何学処理部と、前記幾何学処理部から前記ポリゴンの情報を受信してピクセルを出力するラスタライザと、前記ラスタライザから前記ピクセルを受信し、前記制御信号に応答して、前記ピクセルを複数のピクセルシェイダに分配するピクセル分配器と、を備え、前記制御信号は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用する場合に活性化される。
【発明の効果】
【００１３】
本発明によれば、ピクセルの座標値とテクスチャマッピング、デプステスト、ブレンディングの使用の有無を考慮して、ラスタライザで生成されたピクセルを複数のピクセルシェイダに分配することによって、テクスチャキャッシュのミス率を減少させ、レンダリング時間を短縮して３次元グラフィック加速器の性能を向上させる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明による実施の形態を、添付された図面を参照して詳細に説明する。
図１は、３次元グラフィックシステムの概略的な構成を示すブロック図であり、図２は、本発明による３次元グラフィック加速器を詳細に示すブロック図である。
【００１５】
図１と図２に示すように、本発明による３次元グラフィックシステムは、システムバス（ｓｙｓｔｅｍ ｂｕｓ）１５と、システムバス１５に共通に接続している複数のバスマスタ（ｂｕｓ ｍａｓｔｅｒｓ）と、複数のバススレーブ（ｂｕｓ ｓｌａｖｅｓ）とで構成される。バスマスタは、３次元グラフィックシステムのある動作時点でシステムバス１５に印加されるアドレス信号と制御信号などの発生を制御する。バスマスタには、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１１、ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）１２、３次元グラフィック加速器（３−Ｄｉｍｅｎｓｉｏｎａｌ Ｇｒａｐｈｉｃ Ａｃｃｅｌｅｒａｔｏｒ）１０などがあり、バススレーブには、メモリコントローラ１３などがある。
【００１６】
ＣＰＵ１１は、３次元グラフィックシステムの諸般動作を制御する。ＤＭＡ１２は、ＣＰＵ１１によるプログラムの実行無しで、３次元グラフィックシステムに備えられている周辺装置にデータを送信する機能を遂行する。すなわち、ＣＰＵ１１は、データ送信に直接関与しなくなるので、システムの全体的なデータ送信性能が良くなる。３次元グラフィック加速器１０は、３次元グラフィック処理を行う。３次元グラフィックは、３次元空間の物体を高さ（ｈｅｉｇｈｔ）、幅（ｗｉｄｔｈ）、長さ（ｌｅｎｇｔｈ）の３つの軸を用いて表現した後に、その映像を２次元モニタ上に事実的に表示する技術である。３次元グラフィック加速器１０は、行われる機能によって大きく幾何学処理部１００、ラスタライズ部１１０及びＳＦＲ１３０を含む。
【００１７】
ＳＦＲ１３０は、特別な機能を遂行するために用いられるレジスタである。プログラマ又はソフトウェアユーザは、外部のインタフェースを介してＳＦＲ１３０をセット（ｓｅｔｔｉｎｇ）することができる。
プログラマ又はソフトウェアユーザは、ピクセルがテクスチャマッピングを使用するか、デプステストを行うか、又はブレンディングをするかを決定して、該決定された状態値をＳＦＲ１３０に格納する。
デプステストとは、他の物体により隠された部分が見えないようにレンダリングする技術であり、ブレンディングとは、透明、又は半透明の客体をレンダリングする技術である。
【００１８】
幾何学処理部１２０は、３次元座標系で表された映像を２次元座標系に投影する幾何学的変換を行う。ラスタライズ部１１０は、幾何学処理部１２０で処理されたポリゴンに対して、画面に出力される最終のピクセル値を決定する。ラスタライズ部１１０は、現実的な３次元映像を提供するために、多様な種類のフィルタリングを行う。このために、ラスタライズ部１１０は、ラスタライザ１１１、ピクセル分配器１１２、複数のピクセルシェイダ１１３＿１〜１１３＿ｎ、複数のテクスチャユニット（ｔｅｘｔｕｒｅ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）１１４＿１〜１１４＿ｎ、複数のテクスチャキャッシュ（ｔｅｘｔｕｒｅ ｃａｃｈｅ）１１５＿１〜１１５＿ｎ、及びピクセル演算器１１６を備える。
ラスタライザ１１１は、幾何学処理部１２０からポリゴンに関する情報ｐｏｌｙ＿ｉｎｆｏを受信して、ポリゴン内のピクセルｐｒｅ＿ｐｉｘｅｌを生成する。
【００１９】
ピクセル分配器１１２は、ラスタライザ１１１からピクセルｐｒｅ＿ｐｉｘｅｌを受信して、複数のピクセルシェイダ１１３＿１〜１１３＿ｎに分配する。従来のピクセル分配器１１２は、ピクセルｐｒｅ＿ｐｉｘｅｌの座標値（Ｘ、Ｙ）のみを考慮して、ピクセルシェイダ１１３＿１〜１１３＿ｎに分配する。しかしながら、本発明によるピクセル分配器１１２は、各ピクセルがテクスチャマッピングを使用するか、又はデプステスト、ブレンディングを使用するかを判別して、複数のピクセルシェイダ１１３＿１〜１１３＿ｎに分配する。
ｎ個のピクセルシェイダＬ１１３＿１〜１１３＿ｎは、それぞれのテクスチャユニット１１４＿１〜１１４＿ｎと、テクスチャキャッシュ１１５＿１〜１１５＿ｎとを含む。
【００２０】
それぞれのテクスチャユニット１１４＿１〜１１４＿ｎは、幾何学処理部１２０から入力されたポリゴン情報ｐｏｌｙ＿ｉｎｆｏに基づいて、テクスチャフィルタリングを行う。テクスチャフィルタリングに用いられる多様な種類のテクスチャデータは、基本的に３次元グラフィック加速器１０の外部に位置している外部メモリ１４内に存在し、外部メモリ１４に格納されているテクスチャデータのうちの一部が複写されて、ｎ個のテクスチャキャッシュ１１５＿１〜１１５＿ｎに格納される。ポリゴン情報ｐｏｌｙ＿ｉｎｆｏは、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法などを含む。
ピクセル演算器１１６は、複数のピクセルシェイダ１１３＿１〜１１３＿ｎからのピクセルｐｏｓｔ＿ｐｉｘｅｌを受信して、デプステスト又はブレンディングを行う。
【００２１】
図３は、図２に示すラスタライザにより生成された１６ピクセルを示す図であり、図４は、図２に示すテクスチャキャッシュブロックを示すブロック図であり、図５は、図２に示す各ピクセルを従来の方法によってピクセルシェイダに分配する場合と、本発明によってピクセルシェイダに分配する場合と、を比較した表である。
【００２２】
図１〜図５に示すように、図３は、ラスタライズされた１６ピクセルを示し、各ピクセルは、テクスチャマッピングを使用する。
ピクセル０、１、４、５は、図４に示すテクスチャキャッシュのコンテンツＡを参照する。ピクセル２、３、６、７は、図４に示すテクスチャキャッシュのコンテンツＢを参照する。ピクセル８、９、１２、１３は、図４に示すテクスチャキャッシュのコンテンツＣを参照する。ピクセル１０、１１、１４、１５は、図４に示すテクスチャキャッシュのコンテンツＤを参照する。
【００２３】
ピクセル分配器１１２は、ラスタライザ１１１からピクセルｐｒｅ＿ｐｉｘｅｌを受けて、複数のピクセルシェイダ１１３＿１〜１１３＿ｎに分配する。
仮に、従来の方法でピクセルの座標のみを用いて、ピクセル０〜１５を４個のピクセルシェイダ１１３＿１〜１１３＿４に分配すると仮定する。ピクセル分配器１１２は、ピクセルのＸ軸座標ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）とＹ軸座標ＬＳＢとを用して、ピクセル０〜１５をピクセルシェイダ１１３＿１〜１１３＿４に分配する。
【００２４】
ピクセル０、２、８、１０は、第１ピクセルシェイダ１１３＿１に分配され、ピクセル１、３、９、１１は、第２ピクセルシェイダ１１３＿２に分配され、ピクセル４、６、１２、１４は、第３ピクセルシェイダ１１３＿３に分配され、ピクセル５、７、１３、１５は、第４ピクセルシェイダ１１３＿４に分配される。
ピクセル０は、第１テクスチャキャッシュ１１５＿１のコンテンツＡを参照するので、仮にキャッシュミスが発生すると、第１テクスチャキャッシュ１１５＿１は、外部メモリ１４からコンテンツＡを複写する。
【００２５】
ピクセル２は、第１テクスチャキャッシュ１１５＿１のコンテンツＢを参照する。しかしながら、第１テクスチャキャッシュ１１５＿１にはコンテンツＢがないことから、キャッシュミスが発生する。したがって、第１テクスチャキャッシュ１１５＿１は、外部メモリ１４からコンテンツＢを複写する。
ピクセル８は、第１テクスチャキャッシュ１１５＿１のコンテンツＣを参照する。しかしながら、第１テクスチャキャッシュ１１５＿１にはコンテンツＣがないことから、キャッシュミスが発生する。したがって、第１テクスチャキャッシュ１１５＿１は、外部メモリ１４からコンテンツＣを複写する。
【００２６】
ピクセル１０は、第１テクスチャキャッシュ１１５＿１のコンテンツＤを参照する。しかしながら、第１テクスチャキャッシュ１１５＿１には、コンテンツＤがないことから、キャッシュミスが発生する。したがって、第１テクスチャキャッシュ１１５＿１は、外部メモリ１４からコンテンツＤを複写する。
ピクセル１、３、９、１１、ピクセル４、６、１２、１４、及びピクセル５、７、１３、１５に対しては、上述した内容と同様なので、以下省略する。
したがって、従来の技術によるピクセル分配器１１２は、最大１６回のキャッシュミスが発生する。
【００２７】
本発明によるピクセル分配器１１２は、ピクセルｐｒｅ＿ｐｉｘｅｌの座標とテクスチャマッピングの使用の有無を判別して、ピクセル０〜１５を４個のピクセルシェイダ１１３＿１〜１１３＿４に分配すると仮定する。ピクセル分配器１１２は、ピクセルのＸ軸座標ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）とＹ軸座標ＭＳＢとを用いて、ピクセル０〜１５をピクセルシェイダ１１３＿１〜１１３＿４に分配する。
【００２８】
ピクセル０、１、４、５は、第１ピクセルシェイダ１１３＿１に分配され、ピクセル２、３、６、７は、第２ピクセルシェイダ１１３＿２に分配され、ピクセル８、９、１２、１３は、第３ピクセルシェイダ１１３＿３に分配され、ピクセル１０、１１、１４、１５は、第４ピクセルシェイダ１１３＿４に分配される。
ピクセル０は、第１テクスチャキャッシュ１１５＿１のコンテンツＡを参照するので、仮にキャッシュミスが発生すると、外部メモリ１４から第１テクスチャキャッシュ１１５＿１はコンテンツＡを複写する。
【００２９】
ピクセル１は、第１テクスチャキャッシュ１１５＿１のコンテンツＡを参照する。第１テクスチャキャッシュ１１５＿１には、コンテンツＡを格納しているので、キャッシュヒットが発生する。
ピクセル４は、第１テクスチャキャッシュ１１５＿１のコンテンツＡを参照する。第１テクスチャキャッシュ１１５＿１にはコンテンツＡを格納しているので、キャッシュヒットが発生する。
ピクセル５は、第１テクスチャキャッシュ１１５＿１のコンテンツＡを参照する。第１テクスチャキャッシュ１１５＿１には、コンテンツＡを格納しているので、キャッシュヒットが発生する。
【００３０】
ピクセル２、３、６、７、ピクセル８、９、１２、１３、及びピクセル１０、１１、１４、１５については上述と同様なので、以下省略する。
したがって、本発明によるピクセル分配器１１２は、最大４回のキャッシュミスが発生する。
【００３１】
本発明では、ピクセルの座標値とテクスチャマッピング、デプステスト、ブレンディングの使用有無を考慮して、ラスタライザで生成されたピクセルを複数のピクセルシェイダに分配することによって、テクスチャキャッシュのミス率（Ｃａｃｈｅ Ｍｉｓｓ Ｒａｔｅ）を減少させ、レンダリング（Ｒｅｎｄｅｒｉｎｇ）時間を短縮して、３次元グラフィック加速器の性能を向上させる。
【００３２】
図６は、図２に示す３次元グラフィック加速器の動作を示すフローチャートである。
図２〜図６によれば、ステップＳ１０において、ピクセル分配器１１２は、ラスタライザ１１１からピクセルｐｒｅ＿ｐｉｘｅｌを伝送される。
ステップＳ２０において、ピクセル分配器１１２は、ＳＦＲ１３０の制御信号ｐｉｘｅｌ＿ｓｔａｔｅに応じて、ピクセルｐｒｅ＿ｐｉｘｅｌを複数のピクセルシェイダ１１３＿１〜１１３＿ｎに分配する。
【００３３】
仮に、ピクセルｐｒｅ＿ｐｉｘｅｌがテクスチャマッピング、デプステスト、そしてブレンディングのうちの１つ以上を使用すると、ピクセル分配器１１２は、ステップＳ４０を行い、そうでない場合、ピクセル分配器１１２はステップＳ３０を行う。
ステップＳ３０では、ピクセルｐｒｅ＿ｐｉｘｅｌがテクスチャマッピング、デプステスト、そしてブランディングのうちのいずれか１つでも使用しないと、ピクセル分配器１１２は、ピクセルの座標のみを考慮して、ピクセルをピクセルシェイダに分配する。
【００３４】
ステップＳ４０では、ピクセルｐｒｅ＿ｐｉｘｅｌがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用すると、ピクセル分配器１１２は、ピクセルの座標、テクスチャマッピング、デプステスト、及びブレンディングを考慮して、ピクセルをピクセルシェイダに分配する。
ステップＳ５０においてピクセル演算器１１６は、複数のピクセルシェイダ１１３＿１〜１１３＿ｎからのピクセルｐｏｓｔ＿ｐｉｘｅｌを受信して、デプステスト又はブレンディングを行う。
【００３５】
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００３６】
【図１】３次元グラフィックシステムの概略的な構成を示すブロック図である。
【図２】本発明による３次元グラフィック加速器を詳細に示すブロック図である。
【図３】図２に示すラスタライザにより生成された１６ピクセルを示す図である。
【図４】図２に示すテクスチャキャッシュブロックを示すブロック図である。
【図５】図２に示す各ピクセルを従来の方法によってピクセルシェイダに分配する場合と、本発明によってピクセルシェイダに分配する場合とを比較した表である。
【図６】図２に示す３次元グラフィック加速器の動作を示すフローチャートである。
【符号の説明】
【００３７】
１０ ３次元グラフィック加速器
１００ 幾何学処理部
１１０ ラスタライズ部
１１１ ラスタライザ
１１２ ピクセル分配器
１３０ ＳＦＲ
１１３ ピクセルシェイダ
１１４ テクスチャユニット
１１５ テクスチャキャッシュ
１１６ ピクセル演算器
【特許請求の範囲】
【請求項１】
複数のピクセルシェイダと、
ピクセルを受信し、映像変換情報に応答して、前記ピクセルを前記複数のピクセルシェイダに分配するピクセル分配器と
を備えることを特徴とする３次元グラフィック加速器。
【請求項２】
前記映像変換情報は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用したか否かを表すことを特徴とする請求項１に記載の３次元グラフィック加速器。
【請求項３】
前記映像変換情報を格納するレジスタをさらに備えることを特徴とする請求項２に記載の３次元グラフィック加速器。
【請求項４】
前記映像変換情報に応答して、ポリゴンの情報を生成する幾何学処理部をさらに備えることを特徴とする請求項２に記載の３次元グラフィック加速器。
【請求項５】
前記ポリゴンの情報は、テクスチャキャッシュのブロックの大きさ、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法を含むことを特徴とする請求項２に記載の３次元グラフィック加速器。
【請求項６】
前記幾何学処理部から前記ポリゴンの情報を受信して、前記ピクセルを出力するラスタライザをさらに備えることを特徴とする請求項４に記載の３次元グラフィック加速器。
【請求項７】
ソフトウェアユーザによって前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングを使用するかが決定されると、前記ピクセルのテクスチャマッピングインデックス、デプステストインデックス、及びブレンディングインデックスを格納することを特徴とする請求項３に記載の３次元グラフィック加速器。
【請求項８】
前記ソフトウェアは、前記３次元グラフィック加速器を活用するプログラムであることを特徴とする請求項４に記載の３次元グラフィック加速器。
【請求項９】
前記ピクセルシェイダは、テクスチャユニットとテクスチャキャッシュとを含むことを特徴とする請求項２に記載の３次元グラフィック加速器。
【請求項１０】
前記テクスチャユニットは、前記ピクセルに対応するテクスチャデータをフェッチするために、テクスチャアドレスを前記テクスチャキャッシュに伝送することを特徴とする請求項９に記載の３次元グラフィック加速器。
【請求項１１】
前記テクスチャユニットは、前記ピクセルシェイダから前記ピクセルを受信して、前記ピクセルに対応する前記テクスチャキャッシュに格納されたテクスチャデータを出力することを特徴とする請求項８に記載の３次元グラフィック加速器。
【請求項１２】
制御信号を生成するレジスタと、
前記レジスタから前記制御信号に応答してポリゴンの情報を生成する幾何学処理部と、
前記幾何学処理部から前記ポリゴンの情報を受信してピクセルを出力するラスタライザと、
前記ラスタライザから前記ピクセルを受信し、前記制御信号に応答して、前記ピクセルを複数のピクセルシェイダに分配するピクセル分配器と、を備え、
前記制御信号は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用する場合に活性化されることを特徴とする３次元グラフィック加速器。
【請求項１３】
前記レジスタは、
ソフトウェアユーザによって前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングを使用するかが決定されると、前記ピクセルのテクスチャマッピングインデックス、デプステストインデックス、及びブレンディングインデックスを格納することを特徴とする請求項１２に記載の３次元グラフィック加速器。
【請求項１４】
前記ソフトウェアは、前記３次元グラフィック加速器を活用するプログラムであることを特徴とする請求項１３に記載の３次元グラフィック加速器。
【請求項１５】
前記ピクセルシェイダは、テクスチャユニットとテクスチャキャッシュとを含むことを特徴とする請求項１２に記載の３次元グラフィック加速器。
【請求項１６】
前記テクスチャユニットは、前記ピクセルに対応するテクスチャデータをフェッチするために、テクスチャアドレスを前記テクスチャキャッシュに送信することを特徴とする請求項１５に記載の３次元グラフィック加速器。
【請求項１７】
前記テクスチャユニットは、前記ピクセルシェイダから前記ピクセルを受信して、前記ピクセルに対応する前記テクスチャキャッシュに格納されたテクスチャデータを出力することを特徴とする請求項１５に記載の３次元グラフィック加速器。
【請求項１８】
前記制御信号は、
前記ピクセルがテクスチャマッピングを使用する場合、前記ピクセルに対応するテクスチャデータを格納する前記テクスチャキャッシュを含む前記ピクセルシェイダに分配されるように活性化されることを特徴とする請求項１７に記載の３次元グラフィック加速器。
【請求項１９】
前記ポリゴンの情報は、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法を含むことを特徴とする請求項１２に記載の３次元グラフィック加速器。
【請求項２０】
複数のピクセルシェイダを含む３次元グラフィック加速器のピクセル分配方法であって、
前記ピクセルを受信するステップと、
映像変換情報に応答して、前記ピクセルを前記複数のピクセルシェイダに分配するステップと
を含むことを特徴とする３次元グラフィック加速器のピクセル分配方法。
【請求項２１】
前記映像変換情報は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用したか否かを示すことを特徴とする請求項２０に記載の３次元グラフィック加速器のピクセル分配方法。
【請求項２２】
前記映像変換情報を格納するステップをさらに含むことを特徴とする請求項２１に記載の３次元グラフィック加速器のピクセル分配方法。
【請求項２３】
前記映像変換情報に応答して、ポリゴンの情報を生成するステップと、
前記ポリゴンの情報を受信して、前記ピクセルを出力するステップと
をさらに含むことを特徴とする請求項２１に記載の３次元グラフィック加速器のピクセル分配方法。
【請求項２４】
前記ポリゴンの情報は、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法を含むことを特徴とする請求項２３に記載の３次元グラフィック加速器のピクセル分配方法。
【請求項２５】
複数のピクセルシェイダを含む３次元グラフィック加速器のピクセル分配方法であって、
前記ピクセルをピクセル分配器に入力するステップと、
前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用するか否かを判別するステップと、
前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングのうちのいずれか１つ以上を使用する場合、前記ピクセルは、前記ピクセルの座標、前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングを考慮して、前記複数のピクセルシェイダに分配されるステップと、
前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングのうちのいずれか１つも使用しない場合、前記ピクセルは、前記ピクセルの座標を用いて前記複数のピクセルシェイダに分配されるステップと
を含むことを特徴とする３次元グラフィック加速器のピクセル分配方法。
【請求項１】
複数のピクセルシェイダと、
ピクセルを受信し、映像変換情報に応答して、前記ピクセルを前記複数のピクセルシェイダに分配するピクセル分配器と
を備えることを特徴とする３次元グラフィック加速器。
【請求項２】
前記映像変換情報は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用したか否かを表すことを特徴とする請求項１に記載の３次元グラフィック加速器。
【請求項３】
前記映像変換情報を格納するレジスタをさらに備えることを特徴とする請求項２に記載の３次元グラフィック加速器。
【請求項４】
前記映像変換情報に応答して、ポリゴンの情報を生成する幾何学処理部をさらに備えることを特徴とする請求項２に記載の３次元グラフィック加速器。
【請求項５】
前記ポリゴンの情報は、テクスチャキャッシュのブロックの大きさ、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法を含むことを特徴とする請求項２に記載の３次元グラフィック加速器。
【請求項６】
前記幾何学処理部から前記ポリゴンの情報を受信して、前記ピクセルを出力するラスタライザをさらに備えることを特徴とする請求項４に記載の３次元グラフィック加速器。
【請求項７】
ソフトウェアユーザによって前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングを使用するかが決定されると、前記ピクセルのテクスチャマッピングインデックス、デプステストインデックス、及びブレンディングインデックスを格納することを特徴とする請求項３に記載の３次元グラフィック加速器。
【請求項８】
前記ソフトウェアは、前記３次元グラフィック加速器を活用するプログラムであることを特徴とする請求項４に記載の３次元グラフィック加速器。
【請求項９】
前記ピクセルシェイダは、テクスチャユニットとテクスチャキャッシュとを含むことを特徴とする請求項２に記載の３次元グラフィック加速器。
【請求項１０】
前記テクスチャユニットは、前記ピクセルに対応するテクスチャデータをフェッチするために、テクスチャアドレスを前記テクスチャキャッシュに伝送することを特徴とする請求項９に記載の３次元グラフィック加速器。
【請求項１１】
前記テクスチャユニットは、前記ピクセルシェイダから前記ピクセルを受信して、前記ピクセルに対応する前記テクスチャキャッシュに格納されたテクスチャデータを出力することを特徴とする請求項８に記載の３次元グラフィック加速器。
【請求項１２】
制御信号を生成するレジスタと、
前記レジスタから前記制御信号に応答してポリゴンの情報を生成する幾何学処理部と、
前記幾何学処理部から前記ポリゴンの情報を受信してピクセルを出力するラスタライザと、
前記ラスタライザから前記ピクセルを受信し、前記制御信号に応答して、前記ピクセルを複数のピクセルシェイダに分配するピクセル分配器と、を備え、
前記制御信号は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用する場合に活性化されることを特徴とする３次元グラフィック加速器。
【請求項１３】
前記レジスタは、
ソフトウェアユーザによって前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングを使用するかが決定されると、前記ピクセルのテクスチャマッピングインデックス、デプステストインデックス、及びブレンディングインデックスを格納することを特徴とする請求項１２に記載の３次元グラフィック加速器。
【請求項１４】
前記ソフトウェアは、前記３次元グラフィック加速器を活用するプログラムであることを特徴とする請求項１３に記載の３次元グラフィック加速器。
【請求項１５】
前記ピクセルシェイダは、テクスチャユニットとテクスチャキャッシュとを含むことを特徴とする請求項１２に記載の３次元グラフィック加速器。
【請求項１６】
前記テクスチャユニットは、前記ピクセルに対応するテクスチャデータをフェッチするために、テクスチャアドレスを前記テクスチャキャッシュに送信することを特徴とする請求項１５に記載の３次元グラフィック加速器。
【請求項１７】
前記テクスチャユニットは、前記ピクセルシェイダから前記ピクセルを受信して、前記ピクセルに対応する前記テクスチャキャッシュに格納されたテクスチャデータを出力することを特徴とする請求項１５に記載の３次元グラフィック加速器。
【請求項１８】
前記制御信号は、
前記ピクセルがテクスチャマッピングを使用する場合、前記ピクセルに対応するテクスチャデータを格納する前記テクスチャキャッシュを含む前記ピクセルシェイダに分配されるように活性化されることを特徴とする請求項１７に記載の３次元グラフィック加速器。
【請求項１９】
前記ポリゴンの情報は、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法を含むことを特徴とする請求項１２に記載の３次元グラフィック加速器。
【請求項２０】
複数のピクセルシェイダを含む３次元グラフィック加速器のピクセル分配方法であって、
前記ピクセルを受信するステップと、
映像変換情報に応答して、前記ピクセルを前記複数のピクセルシェイダに分配するステップと
を含むことを特徴とする３次元グラフィック加速器のピクセル分配方法。
【請求項２１】
前記映像変換情報は、前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用したか否かを示すことを特徴とする請求項２０に記載の３次元グラフィック加速器のピクセル分配方法。
【請求項２２】
前記映像変換情報を格納するステップをさらに含むことを特徴とする請求項２１に記載の３次元グラフィック加速器のピクセル分配方法。
【請求項２３】
前記映像変換情報に応答して、ポリゴンの情報を生成するステップと、
前記ポリゴンの情報を受信して、前記ピクセルを出力するステップと
をさらに含むことを特徴とする請求項２１に記載の３次元グラフィック加速器のピクセル分配方法。
【請求項２４】
前記ポリゴンの情報は、テクスチャフォーマット、テクスチャサイズ、ポリゴンサイズ、ポリゴン回転情報、及びテクスチャフィルタリング方法を含むことを特徴とする請求項２３に記載の３次元グラフィック加速器のピクセル分配方法。
【請求項２５】
複数のピクセルシェイダを含む３次元グラフィック加速器のピクセル分配方法であって、
前記ピクセルをピクセル分配器に入力するステップと、
前記ピクセルがテクスチャマッピング、デプステスト、及びブレンディングのうちのいずれか１つ以上を使用するか否かを判別するステップと、
前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングのうちのいずれか１つ以上を使用する場合、前記ピクセルは、前記ピクセルの座標、前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングを考慮して、前記複数のピクセルシェイダに分配されるステップと、
前記ピクセルが前記テクスチャマッピング、前記デプステスト、及び前記ブレンディングのうちのいずれか１つも使用しない場合、前記ピクセルは、前記ピクセルの座標を用いて前記複数のピクセルシェイダに分配されるステップと
を含むことを特徴とする３次元グラフィック加速器のピクセル分配方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図２】
【図３】
【図４】
【図５】
【図６】
【公開番号】特開２００８−１７６７８８（Ｐ２００８−１７６７８８Ａ）
【公開日】平成２０年７月３１日（２００８．７．３１）
【国際特許分類】
【出願番号】特願２００８−５８７３（Ｐ２００８−５８７３）
【出願日】平成２０年１月１５日（２００８．１．１５）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
【公開日】平成２０年７月３１日（２００８．７．３１）
【国際特許分類】
【出願日】平成２０年１月１５日（２００８．１．１５）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】ＳＡＭＳＵＮＧ ＥＬＥＣＴＲＯＮＩＣＳ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ ４４２−７４２（ＫＲ）
【Ｆターム（参考）】
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