3相及び極性符号化されたシリアルインタフェース
高速シリアルインタフェースが提供されている。一態様において、高速シリアルインタフェースは、データ及びクロック情報を連帯的に符号化するために、3相変調を使用する。したがって、インタフェースの受信エンドにおいて回路をデスキューする必要性は、削除され、減らされたリンクスタートアップ時間(reduced link start-up time)と、改善されたリンク効率及び電力消費(improved link efficiency and power consumption)と、を結果としてもたらす。一実施形態においては、高速シリアルインタフェースは、データ及びクロック情報についての別々のコンダクタを有している従来システムよりも、より少ない信号コンダクタを使用する。別の実施形態においては、シリアルインタフェースは、データが、送信データレートのプライア知識を有している受信エンドなしに、いずれの速度で送信されることを可能にする。別の態様においては、高速シリアルインタフェースは、データ及びクロック情報を連帯的に符号化するために、極性符号化された3相変調を使用する。このことは、1以上のビットがいずれの単一のボーインターバルにおいて送信されることを可能にすることによって、シリアルインタフェースのリンクキャパシティを増大させる。
【発明の詳細な説明】
【背景】
【0001】
(分野)
本発明は、一般に高速シリアル通信(high speed serial communication)に関する。より具体的には、本発明は、高速シリアル通信のための3相変調データ符号化スキーム(three phase modulation data encoding schemes)に関する。
【0002】
(背景)
高速シリアル通信の分野において、絶え間なく増加するデータレート(ever increasing data rates)に関する需要は増し続けている。
【0003】
多くの従来の高速シリアルインタフェースシステム(high speed serial interface systems)は、別のデータ及びクロック信号(separate data and clock signals)を用いて、非ゼロ復帰(non-return to zero)(NRZ)データ符号化を使用している。しかしながら、このデータ及びクロック信号の分離(separation)は、インタフェースの最大可能リンクデータレートを制限して、2つの信号間のスキュー(skew)を典型的に結果としてもたらす。
【0004】
典型的には、データとクロック信号との間のスキューを削除する(eliminate)ためにシリアルインタフェースの受信エンド(receiving end)において、デスキューイング回路構成(de-skewing circuitry)が使用されている。結果、シリアルインタフェースのリンクスタートアップ時間及び不動産の必要要件(the real estate requirements and the link start-up time of the serial interface)の双方は増大し、後者は、システム電力消費を最小化するために、インタフェースが低い負荷サイクル(low duty cycle)で断続的に(intermittently)使用されているときに不利益となる。
【0005】
他の従来のシリアルインタフェースシステムは、データ信号及びストローブ信号を使用することによるスキューの影響をあまり受けないが(more immune to skew)、高速で動作するときに、スキュー問題に苦しむ。
【0006】
さらに、ある統合された受信機デバイス(integrated receiver devices)は、高電圧を駆動するためにより大きい特徴サイズ(feature sizes)を有しているので、典型的により遅いロジックで作られている。これは、例えば、LCDパネルを駆動するために使用される、統合されたLCDコントローラドライバ回路(integrated LCD Controller-Driver circuits)のケースである。そのため、従来システムを使用しているそのようなデバイスにとって、高速シリアルインタフェースをインプリメントすることは難しいであろう。
【0007】
したがって、従来のシリアルインタフェースシステムの上記で説明された問題を解決する、高速シリアルインタフェースが必要とされている。さらに、従来のシステムと比較して、増大したキャパシティ及び低減された電力消費を備えた高速シリアルインタフェースが必要とされている。
【発明の概要】
【0008】
高速シリアルインタフェースは、ここにおいて提供されている。
【0009】
一態様においては、高速シリアルインタフェースは、データ及びクロック情報を連帯的に符号化する(jointly encoding)ために、3相変調データ符号化スキーム(a three phase modulation data encoding scheme)を使用する。したがって、インタフェースの受信エンドにおいて回路構成をデスキューする(de-skewing)必要性は削除され、縮小されたリンクスタートアップ時間と改善されたリンク効率と電力消費、を結果としてもたらす。一実施形態においては、高速シリアルインタフェースは、データ及びクロック情報のための別々のコンダクタを備えた従来システムよりも、少ない信号コンダクタ(signal conductors)を使用する。別の実施形態においては、シリアルインタフェースは、データが、送信データレートのいかなる予備知識を有している受信エンドなしに、いずれの速度において送信されることを可能にする。
【0010】
別の態様においては、高速シリアルインタフェースは、データ及びクロック情報を連帯的に符号化する、極性符号化された3相変調データ符号化スキーム(polarity encoded three phase modulation data encoding scheme)を使用する。上記説明された利益に加えて、このことは、1以上のビットが、いずれの単一のボーインターバル(baud interval)において送信されることを可能にすることによって、シリアルインタフェースのリンクキャパシティをさらに増大させる。
【0011】
さらなる態様においては、極性符号化された3相変調データ符号化スキームは、より遅いロジック回路を備えたある受信機ドライバ(certain receiver drivers with slower logic circuits)のための高速シリアルインタフェースをインプリメントするために使用されている。インタフェース上で遷移ごとに少なくとも2ビット(at least two bits per transition)を符号化することによって、符号化スキームは、データ遷移レートが、通常のシリアルデータレートの半分となることを可能にする。
【0012】
ここにおいて提供されている3相変調データ符号化スキームを使用している高速インタフェースは、同じドライバを使用している他の高速インタフェースとして電流の半分を消費する。これは、一般に、他のシリアルインタフェース(例、データ及びクロック、あるいはデータ及びストロボ)におけるケースとして、2つの同時アクティブ出力を有する代わりに、1つのドライバ出力だけが一度において(at one time)アクティブ状態であるためである。この電力消費の縮小は、他のシリアルインタフェースのレートの少なくとも2倍でデータを送るために、3相変調データ符号化スキームを利用している高速インタフェースの機能と結合される。
【0013】
本発明のさらなる実施形態、特徴、及び利益は、本発明の様々な実施形態の構造及びオペレーションと同様に、添付図面を参照して下記で詳細に説明されている。
【図面の簡単な説明】
【0014】
【図1】図1は、スキームにしたがって3レベルの異なるデータ符号化スキームにおける例示的な遷移を図示する。
【図2】図2は、環状状態図(circular state diagram)を図示する。
【図3】図3は、3相変調データ符号化スキームを図示する一例である。
【図4】図4は、3相変調データ符号化スキームをインプリメントするためのシリアルインタフェース送信機を図示する。
【図5】図5は、3相変調データ符号化スキームにしたがって、符号化状態に対応する電流のフローシナリオを図示する。
【図6】図6は、3相変調データ符号化スキームのためのデータ回復回路の一例を図示する。
【図7】図7は、図3の3相変調データ符号化スキーム上のタイミングオフセットの影響(impact)を図示する。
【図8】図8は、極性符号化された3相変調データ符号化スキームの状態の表(state table)の一例である。
【図9】図9は、図8の状態図にしたがった、極性符号化された3相変調データ符号化スキームを図示する一例である。
【図10】図10は、3相変調データ符号化スキームをイネーブルするための、プリント配線板(printed wiring board)上の信号コンダクタのインプリメンテーションの一例を図示する。
【図11】図11は、3相変調データ符号化スキームをイネーブルするための、ケーブルにおける信号コンダクタのインプリメンテーションの一例を図示する。
【図12】図12は、極性符号化された3相変調データ符号化スキームの状態図の一例を図示する。
【図13】図13は、極性符号化された3相変調データ符号化スキームのためのデータ回復回路の一例を図示する。
【図14】図14は、図13の例示的なデータ回復回路の追加の回路構成を図示する。
【図15】図15は、図13及び図14のデータ回復回路の出力を復号するためのデータデコーダの一例を図示する。
【詳細な説明】
【0015】
ここにおいて組み込まれており、明細書の一部分を形成する添付図面は、詳細な説明と一緒に本発明を図示しており、本発明の原理を説明すること、関連技術において熟練している人(a person skilled in the pertinent art)が本発明を行ない使用することをできるようにすること、にさらに役に立つ。
【0016】
本発明は、添付図面を参照して説明されるであろう。エレメントが最初に現れる図面は、対応する参照数字における一番左のデジット(単数または複数)によって、典型的に示されている。
【0017】
本明細書は、本発明の特徴を組み込む1つまたは複数の実施形態を開示する。開示された実施形態(単数または複数)は、発明を単に例示する。本発明の範囲は、開示された実施形態(単数または複数)に制限されていない。本発明は、ここに添付された請求項(claims)によって定義されている。
【0018】
説明された実施形態(単数または複数)、また「一実施形態(one embodiment)」、「実施形態(an embodiment)」、「実施形態の一例(an example embodiment)」等に対する明細書における参照は、記載された実施形態(単数または複数)は特定の特徴、構造、あるいは特性(characteristic)を含むことができるということを示しているが、すべての実施形態はかならずしも特定の特徴、構造、あるいは特性を含まなくてもよい。さらに、そのような言いまわし(phrase)は必ずしも同じ実施形態を指していない。さらに、特定の特徴、構造、あるいは特性が一実施形態に関連して説明されているとき、明示的に説明されているかどうかに関わらず、他の実施形態に関連して、当業者の知識(knowledge)内で、そのような特徴、構造、あるいは特性に影響を及ぼす、ということが提示されている(submitted)。
【0019】
本発明の実施形態はハードウェア、ファームウェア、ソフトウェア、あるいはそれらのいずれの組み合わせにおいてインプリメントされることができる。本発明の実施形態はまた、マシン可読媒体(machine-readable medium)上で保存されたインストラクション(instructions)としてインプリメントされることができ、そしてそれは、1つまたは複数のプロセッサによって読み取られ、実行されることができる。マシン可読媒体は、マシン(例、コンピューティングデバイス)によって読み取られることができる形式で情報を保存するためにあるいは送信するために、いずれのメカニズムも含むことができる。例えば、マシン可読媒体は、読み取り専用メモリ(ROM);ランダムアクセスメモリ(RAM);磁気ディスクストレージ媒体;光学ストレージ媒体;フラッシュメモリデバイス;電子、光学、可聴あるいは他の形態の、伝播信号(例、キャリア波、赤外線信号、デジタル信号等)及び他のものを含むことができる。さらに、ファームウェア、ソフトウェア、ルーチン、インストラクションは、ある動作(certain actions)を実行するものとしてここにおいて説明されることができる。しかしながら、そのような記載は、単なる便宜のためであるということと、そのような動作はコンピューティングデバイス、プロセッサ、コントローラ、あるいはファームウェア、ソフトウェア、ルーチン、インストラクション等を実行する他のデバイスに実際には帰因するということ、が理解されるべきである。
【0020】
埋め込まれたタイミング情報を備えたデータ符号化(Data Encoding with Embedded Timing Information)
上記で説明されるように、データとクロック信号との間のスキューを削除するために、あるいは、シリアルインタフェースにおいて回路構成をデスキューする必要性のために、データ及びクロック情報(あるいはデータ信号においてタイミング情報を埋め込む)を連帯的に符号化することが望ましい。それを実現するための1つの共通技術は、異なるデータ符号化スキームを使用することによるものであり、それによって、データ及びクロック情報は、単一信号の状態遷移(state transitions)において連帯的に符号化される。
【0021】
異なるデータ符号化スキームの大部分は、レベルの異なるスキームであり、それによって、状態遷移は、データ及びクロック信号(the data and clock signal)のレベル(大きさ)における変更の点において定義されている。
【0022】
図1は、3レベルの異なるデータ符号化スキームにおける遷移の例を図示している。図1のスキームによると、−Vから0の信号レベル(電圧)遷移はロジック0であり、−Vから+Vの信号レベル(電圧)遷移はロジック1であり、0から−Vの信号レベル(電圧)遷移はロジック0であり、0から+Vの信号レベル(電圧)遷移はロジック1であり、+Vから0の信号レベル(電圧)遷移はロジック1であり、+Vから−Vの信号レベル(電圧)遷移はロジック0である。
【0023】
遷移102及び遷移104の例は、信号のレベルが−Vから+Vへと変わることによって、2つの信号レベル遷移を図示している。遷移102は、01データシーケンスを送信するために、0から+Vへの第2の遷移が続く−Vから0への第1の遷移を含んでいる。遷移104は、ロジック1を送信するために、−Vから+Vへの単一の遷移を含んでいる。
【0024】
しかしながら、図1に示されているように、受信エンドにおけるデータ回復回路構成のレスポンス時間と比較して遅い信号スリュ−レート(signal slew rate)に帰因して、両方の遷移102及び104は、同一に見られ、回復回路構成によって01と解釈される。同様の遷移復号の問題は、図1で図示されるケースの+Vから−Vの遷移の際、あるいは、スリューレートがデータ回復回路のレスポンス時間よりも早いときに、生じる。
【0025】
復号状態遷移におけるこの曖昧さは、望ましい状態に到達するために、中間状態を通じて受け渡さなければならない遷移を有することに帰因している。したがって、「環状(circular)」状態遷移を備えた異なるデータ符号化スキームは、異なるデータ符号化スキームにおける曖昧な状態遷移を解決するために必要とされている。
【0026】
環状状態遷移を備えた異なるデータ符号化(Differential Data Encoding with Circular State Transitions)
図2は、環状状態図200を図示しており、異なるデータ符号化スキームの状態遷移を定義するために使用されることができる。状態図200によると、データは、3つの状態a、b、及びcの間の遷移に基づいて符号化されている。いずれの2つの状態(aからb、bからa、bからc、cからb、aからc、及びcからa)の間の遷移も、中間状態をトラバースすることなく単一のステップにおいて生じるということに注意してください。そのため、上記で議論されているように、状態図200に基づいた異なるデータ符号化スキームは、状態遷移の復号問題を解消するであろう。
【0027】
図3は、図2の循環状態図200に基づいた、3相変調データ符号化スキーム300を図示している。データ符号化スキーム300にしたがって、2つの方角で回転する(rotates)3相信号は、3つのコンダクタA、コンダクタB、及びコンダクタCを使用して送信される。3相信号を構成する3つの信号(コンダクタA、コンダクタB、及びコンダクタCによって搬送される)は独立しており、各信号は、残りの2つと比較して、120度の位相の不一致(120 degrees out of phase)である。
【0028】
いずれのときにおいても、コンダクタA、コンダクタB、及びコンダクタCのうちまさに2つは、信号を搬送しており、データ符号化状態は、コンダクタ間の信号フローの点において定義されている。一実施形態において、3つの状態(図2の状態a、状態b、状態cにそれぞれ対応している)は、AからB(A to B)、BからC(B to C)、及びCからA(C to A)と、信号フローで定義されている。3つの状態の間の遷移は、そのあとで、環状状態遷移を確実にするために状態図200にしたがって、定義される。一実施形態において、(AからB)から(BからC)のクロックワイズ遷移(clockwise transitions)、(BからC)から(CからA)のクロックワイズ遷移、及び(CからA)から(AからB)のクロックワイズ遷移は、ロジック1を送信するために使用されているが、(BからC)から(AからB)の逆クロックワイズ遷移(counter-clockwise transitions)、(AからB)から(CからA)への逆クロックワイズ遷移、及び(CからA)から(BからC)の逆クロックワイズ遷移は、ロジック0を送信するために使用されている。
【0029】
図3に戻って参照すると、3相変調スキームを使用しているデータ符号化の一例が示されている。信号302、信号304、及び信号306は、コンダクタA、コンダクタB、及びコンダクタC、それぞれに適用された電圧信号を図示している。いずれのときにおいても、第1コンダクタは正の電圧(例えば、+V)に結合されており、第2コンダクタは、負の電圧(例えば−V)に結合されている一方で、残りの第3コンダクタは、開路されている(open circuited)。そのため、符号化状態は、第1コンダクタと第2コンダクタとの間の電流フローによって決定される。状態(AからB)、状態(BからC)、及び状態(CからA)のうち1つは、信号308(A>B)、信号310(B>C)、及び信号312(CからA)によって図示されるように、いずれのときにおいても真であることができ(can be true at any time)、クロックワイズ状態遷移は、ロジック1を送信するために使用され、逆クロックワイズ状態遷移は、ロジック0を送信するために使用される。一実施形態においては、信号308、信号310、及び信号312は、コンダクタA、コンダクタB、及びコンダクタCにわたる電圧を比較する比較器(comparators)を使用して、生成される。
【0030】
図4は、図3の3相変調データ符号化スキーム300をインプリメントするためのシリアルインタフェース送信機回路400を図示する。回路400は、電流ドライバ回路構成(current driver circuitry)を使用してインプリメントされる。他の回路のインプリメンテーションはまた、ここにおける教示に基づいて当業者によって理解されることができるように、存在する。
【0031】
回路400は、コンダクタAの第1のエンド、コンダクタBの第1のエンド、及びコンダクタCの第1のエンドに対して、スイッチ404a−fを使用して結合されることができる複数の電流ソース402a−fを含んでいる。コンダクタAの第2のエンド、コンダクタBの第2のエンド、及びコンダクタCの第2のエンドは、終了インピーダンス(termination impedances)406a−cを使用して一緒に結合されている。一実施形態においては、コンダクタA、コンダクタB、及びコンダクタCのそれぞれは、値Z0のナチュラルインピーダンスを有しており、終了インピーダンス406a−cは、それぞれ3Z0のインピーダンス値を有している。
【0032】
いずれのときにおいても、スイッチ404a−fのうちまさに2つは、コンダクタA、コンダクタB、及びコンダクタCのうちまさに2つの間で電流フローを引き起こすように閉じている。そのため、単一の電流パスは、回路において、いずれのときにおいても存在する。さらに、符号化スキーム300にしたがって、電流は、コンダクタAからコンダクタBへ、コンダクタBからコンダクタCへ、あるいはコンダクタCからコンダクタAへと、のみ流れることを許可されている。これらの3つの電流フローのシナリオは、データ符号化スキーム300の3つの有効符号化状態のみに対応しており、送信回路400について図5で図示されている。
【0033】
データ回復回路(Data Recovery Circuit)
シリアルインタフェースの受信エンドにおいて、データ回復回路は、送信機回路によって送信されたデータを復号するように使用されている。一実施形態においては、送信機回路400における終了抵抗器406a−bにわたる電圧は、状態遷移を検出するようにモニタされる。例えば、図3の信号A>B 308、信号B>C 310、及び信号C>A 312に似た信号が生成されており、それによって、いずれのときにおいても、これらの信号のうち確実に1つは高く、電流符号化状態を示している。
【0034】
図6は、3相変調データ符号化スキームにしたがって送信されたデータを復号するために使用されることができるデータ回復回路600の例を図示している。他のデータ回復回路のインプリメンテーションはまた、ここにおける教示に基づいて当業者によって理解されるように、使用されることができる。
【0035】
データ回復回路600は、Dフリップフロップの第1層610、第2層624、及び第3層638、及びマルチプレクサ回路646、を含んでいる。
【0036】
データ回復回路600は、入力信号A−to−B602、入力信号B−to−C604、及び入力信号C−to−A606を受信する。いずれのときにおいても、信号602、604、及び606のうちちょうど1つは高く、電流符号化状態が送信されているということを示している。信号602、信号604、及び信号606は、第1層のDフリップフロップ612、614、及び616へとそれぞれ、入力される。
【0037】
第1層のDフリップフロップ612、614、及び616は、信号602、604、及び606によって示されているように、最新の状態遷移(most recent state transition)をキャプチャする(capture)。Dフリップフロップ612、614、及び616のそれぞれは、ロジック1に結合されたそのDデータ入力を有しており、また、そのそれぞれのクロック入力602、604、あるいは606がライジングエッジの遷移(rising edge transition)を経験するときにはいつでも設定されている、ということに注意してください。さらにDフリップフロップ612、614、及び616のうちの1つが設定されるときにはいつでも、それは、他の2つの第1層のDフリップフロップをアシンクロナスで(asynchronously)リセットするということにも注意してください。一実施形態において、これは、他の2つの第1層のDフリップフロップのリセット入力に、ライジングエッジのトリガーされたパルス回路を通じて、各第1層のDフリップフロップのQ出力を結合することによってなされる。例えば、図6の実施形態においては、Dフリップフロップ612のQ出力は、Dフリップフロップ614及び616のリセット入力に、それぞれ、ORゲート620及び622を通じて、結合される。一実施形態において、Dフリップフロップ612、614、及び616は、非各自の状態(non-respective state)が生じるときにのみ瞬間的にリセットされ、Dフリップフロップ612、614、及び616のQ出力は、回路構成を通じてORゲート618、620、及び622に結合され、ORゲート618、620、及び622は、値1の継続信号(continuous signal)ではなく、狭い正パルス(a narrow positive pulse)のみを提供することを確実にする。例えば、Dフリップフロップ612のQ出力は、ANDゲートを通じて、ORゲート620及び622に結合され、入力として、前記Q出力及びそれの遅延された反転バージョン(a delayed inverted version thereof)を受信する。
【0038】
第2層のDフリップフロップ626、628、及び630は、それらのD入力に接続されたそれらのQ_bar出力を備えたトグルフリップフロップ(toggle flip flops)として構成されている。したがって、第2層フリップフロップ626、628、及び630は、それらのそれぞれのクロック入力信号602、604、及び606のライジングエッジ(rising edges)においてトグルする(toggle)。信号602、604、及び606におけるライジングエッジは、データ符号化スキームにおける状態遷移に対応するということに注意してください。そのため、ちょうど1つの状態遷移がいずれのときにおいて生じることができるので、第2層のDフリップフロップ626、628、630のうちの1つのみがいずれのときにおいてトグルする。フリップフロップ626、628、及び630のQ_bar出力は、受信機のクロックRx_Clk636を生成するために、3つの入力XORゲート632へと入力される。受信機636は、フリップフロップ626、628、及び630のQ_bar出力のうちいずれか1つがトグルするたびにトグルするであろう、その結果、ハーフレートのクロック(half rate clock)を生成する。
【0039】
第3層のDフリップフロップ640、642、及び644は、それぞれ、信号A−to−B602によって駆動されるクロック入力、信号B−to−C604によって駆動されるクロック入力、及び信号C−to−A606によって駆動されるクロック入力を有する。それらのD入力は、第1層のフリップフロップ616のQ出力がフリップフロップ640のD入力に結合されるように第1層のQ出力に相互結合され、第1層のフリップフロップ612のQ出力は、フリップフロップ642のD入力に結合され、第1層フリップフロップ614のQ出力は、フリップフロップ644のD入力に結合される。
【0040】
そのため、第3層のフリップフロップ640、642、及び644は、それぞれ、C−to−A状態の発生、A−to−B状態の発生、及びB−to−C状態の発生、そして、(C−to−A)から(A−to−B)の遷移、(A−to−B)から(B−to−C)の遷移、及び(B−to−C)から(C−to−A)の遷移についてはそれぞれ出力ロジック1、をキャプチャする。これらの遷移は、図3に関して上記で説明されているように、クロックワイズ遷移である。逆クロックワイズ遷移については、フリップフロップ640、642、及び644は、ロジック0をすべて出力する。ちょうど1つの状態遷移がいずれのときにおいて生じることができるので、フリップフロップ640、642、及び644のQ出力のうち1つのみは、いずれのときにおいても、ロジック1であることができることに注意してください。
【0041】
フリップフロップ640、642、及び644のQ出力は、マルチプレクサ回路646へと入力され、第1フリップフロップ層610からのQ出力は、マルチプレクサの選択入力を供給する。一実施形態においては、マルチプレクサ646は、3つの入力ORゲート654が続くANDゲート648、650、及び652を含んでいる。ANDゲート648、650、及び652は、ORゲート654の入力を供給しており、データ回復回路600の出力信号656を供給する。ANDゲート648、650、及び652のうちいずれか1つがロジック1を出力するときにはいつでも、出力信号656がロジック1であり、上記で説明されているように、クロックワイズ状態遷移のときにのみ生じるということに注意してください。したがって、出力信号656は、クロックワイズ状態遷移についてはロジック1であり、逆クロックワイズ状態遷移についてはロジック0であり、その結果、3相変調スキームにしたがって符号化された情報を回復する能力を有する。
【0042】
3相変調上のタイミングオフセットの影響(Impact of Timing Offset on Three Phase Modulation)
図7は、3相変調データ符号化スキーム上のタイミングオフセットの影響を図示する、例700である。図7に示されているように、3相データ及びクロック信号(the 3-phase data and clock signal)の信号A702、信号B704、及び信号C706間のタイミングオフセットは、3相信号において、位相オーバーラップ(phase overlaps)をもたらす。典型的には、このタイミングオフセットは、コンダクタA、コンダクタB、及びコンダクタCの間の信号遅延の差に帰因することができる。結果、曖昧な条件は、信号A>B708、信号B>C710、及び信号C>A712において表されており、データ回復回路の入力を表す。しかしながら幸運なことに、これらの曖昧な条件は、信号714、信号716、及び信号718において図示されているように、電圧あるいは電流オフセットを加えることで解決されることができる。
【0043】
極性符号化された3相変調(Polarity Encoded Three Phase Modulation)
上記に説明されているように、3相変調データ符号化スキームは、複数のロジック1(logic ones)を送信するクロックワイズ状態遷移を使用し、複数のロジック0(logic zeros)を送信する逆クロックワイズ状態遷移を使用する。そのため、ちょうど1つのデータビットは、クロックワイズであろうが逆クロックワイズであろうが、各状態遷移の間に送信される。
【0044】
しかしながら、3相変調データ符号化スキームのキャパシティは、状態遷移の指向性(directionality)に加えて、符号化状態の極性を利用することによりさらに増加されることができる。例えば、図5に戻って参照すると、電流フローの極性は、A−to−Bの正(A-to-B positive)、A−to−Bの負(A-to-B negative)、B−to−Cの正(B-to-C positive)、B−to−Cの負(B-to-C negative)、C−to−Aの正(C-to-A positive)、及びC−to−Aの負(C-to-A negative)、のような追加符号化状態を生成するために使用されることができる。
【0045】
符号化状態の数の二倍にすることで、状態遷移の数、及び引き続いて、各状態遷移の間に符号化されることができるデータビットの数は、増大されることができる。この符号化スキームは、極性符号化された3相変調と呼ばれる。
【0046】
図8は、一例の、極性符号化された3相変調データ符号化スキームの、状態の表800を図示している。ここにおける教示に基づいて当業者によって理解されるように、他の状態図はまた、様々だが、送信されたビットへの状態遷移の均等なマッピング、が可能である。
【0047】
状態の表800によると、2つのデータビットは各状態遷移の間に送信されており、図3のデータ符号化スキームのキャパシティの倍増を結果としてもたらす。また、状態の表800の状態遷移はまだ、図2の状態図200で図示されているように環状であるように適合させるということにも注意してください。
【0048】
他の実施形態においては、状態の表800における状態遷移は、追加の遷移を生成するためにさらに分けられることができ、結果、符号化スキームのキャパシティにおけるさらなる増加を可能にする。例えば、状態遷移(A−to−Bの正あるいは負、から、B−to−Cの正)は、2つの遷移(A−to−Bの正、から、B−to−Cの正)と、(A−to−Bの負、から、B−to−Cの正)と、に分けられることができる。例えば、状態A−to−Bの正から、次の状態は、次の5つの状態:A−to−Bの負、B−to−Cの正、B−to−Cの負、C−to−Aの正、あるいは、C−to−Aの負、のうちのいずれか1つであることができる。これは、log2(5)あるいはおよそ2.3216ビットの情報が単一の状態遷移に符号化されることを可能にする。この技術を使用して、7連続の状態遷移において16ビットの情報を符号化することが可能である。
【0049】
図12は、極性符号化された3相変調データ符号化スキームに基づいた状態図1200の一例を図示しており、異なる符号化状態の間ですべての可能のある状態遷移を示している。
【0050】
図9は、図8の状態図800にしたがって、極性符号化された3相変調データ符号化スキームを図示する一例900である。
【0051】
2方向において回転する3相信号は、3つのコンダクタA、コンダクタB、及びコンダクタCを使用して送信される。3相信号を構成する3つの信号902、904、及び906(コンダクタA、コンダクタB、及びコンダクタCによって搬送される)は、独立しており、各信号は、残りの2つと比較して、120度の位相の不一致である。
【0052】
いずれのときにおいても、コンダクタA、コンダクタB、及びコンダクタCのうちまさに2つは、信号を搬送しており、データ符号化状態は、コンダクタ間の信号フローと前記信号フローの極性との両方の点において定義されている。データ符号化は、状態図800で定義されるように、状態遷移にしたがって、なされている。一実施形態においては、クロックワイズ状態遷移(A−to−BからB−to−C、B−to−CからC−to−A、及びC−to−AからA−to−B)は、ロジック1で始まるデータシーケンス(10及び11)を送信するために使用され、また逆クロックワイズ状態(A−to−BからC−to−A、B−to−CからA−to−B、及びC−to−AからB−to−C)は、ロジック0で始まるデータシーケンス(00及び01)を送信するために使用される。
【0053】
図13は、極性符号化された3相変調データ符号化スキームにしたがって送信されるデータを複合するために使用されることができる、データ回復回路の一例1300を図示する。他のデータ回復回路インプリメンテーションはまた、ここにおける教示に基づいた当業者によって理解されるように、使用されることができる。回復回路1300のオペレーションが下記で述べられている。
【0054】
回復回路1300は、前述のアナログ回路から、入力信号1302、1304、1306、1308、1310、及び1312を受信する。いずれのときにおいても、信号1302、1304、1306、1308、1310、及び1312のうちの1つだけが、符号化状態がすぐ起きたことに依存して、1の値(a value of one)を有することができる。インプリメンテーションにおいて、信号間のオーバーラップあるいはギャップが生じる可能性がある。入力信号1302、1304、1306、1308、1310、及び1312は、それぞれ、Dフリップフロップ11−16のクロック入力に結合される。Dフリップフロップ11−16のそれぞれは、ロジック1に結合されたそのDデータ入力を有しており、そのそれぞれのクロック入力がライジングエッジ遷移を経験するときにはいつでも、Q出力が1の値を有させる。例えば、Dフリップフロップ11は、入力信号1302がライジングエッジ遷移を経験するときにはいつでも、あるいは、均等的に、状態A−to−Bの正が生じるときにはいつでも、1のQ出力(a Q output of one)を有するであろう。そのために、Dフリップフロップ11−16は、それらのそれぞれのQ出力1322、1324、1326、1328、1330、1332によって示されるように、6状態のうちどれがすぐに起きたかをキャプチャする。ただ1つの状態だけがいずれのときにおいても生じることができるので、出力1322、1324、1326、1328、1330、1332のうちの1つだけが、いずれのときにおいても1の値を有し続けることができる。下記でさらに説明されるように、フリップフロップをリセットするための遅延の持続時間の間に1の値を両方有している現在の状態及び新しい状態に対応するQ出力で新しい状態が生じるときにはいつでも、ショートオーバーラップ(a short overlap)があるであろう。
【0055】
状態のうちのいずれかがDフリップフロップ11−16のうちの1つによってキャプチャされるとき、他のフリップフロップはリセットされるであろう。回路1300においては、これはORゲート1−6を使用して達成され、そしてそれは、それぞれのDフリップフロップ11−16のためのリセット信号を生成する。ORゲート1−6は、そのそれぞれのDフリップフロップのQ出力及びリセット信号1314以外で、Dフリップフロップ11−16のQ出力上でライジングエッジによって引き起こされた入力パルスとしてそれぞれ受信する。例えば、ORゲート1は、リセット信号1314と、Dフリップフロップ12−16のQ出力1324、1326、1328、1330、及び1330(ただし、そのそれぞれのDフリップフロップ11のQ出力1322ではない)上でライジングエッジによって引き起こされたパルスを受信する。したがって、ORゲート1の出力は、A−to−Bの正以外のいずれの状態が生じるときにはいつでも、あるいは、リセット信号1314がアサートされる(asserted)場合には、1であろう。反対に(One the other hand)、状態A−to−Bの正が生じ、またリセット信号1341がアサートされないとき、ORゲート1は、0の値を出力するであろう。
【0056】
一実施形態においては、非各自の状態が生じるときにDフリップフロップ11−16は瞬間的にリセットされるということを確実にするために、Dフリップフロップ11−16のQ出力は回路構成を通じてORゲート1−6に結合されており、ORゲート1−6は、値1の継続信号ではなく、パルスのみを提供する。例えば、Dフリップフロップ11のQ出力1322は、ANDゲート71を通じてORゲート2−6に結合される。ANDゲート71は、入力として、Q出力1322と、Q出力1322の遅延された反転バージョンとを受信する。Dフリップフロップ11がA−to−Bの正状態の発生をキャプチャする前に、Q出力1322は0であるので(Dフリップフロップ11は以前にリセットされたであろう)ANDゲート71の出力は0であるということに注意してください。他方で、Qの遅延された反転バージョンは、1値を有している。A−to−Bの正の入力(A-to-B positive input)が生じるとき、Q出力1322は、1に変わる。Qの遅延された反転バージョンは、0に変わる前に、遅延(図示されているように遅延素子によって生成される)の持続時間の間、1の値を保持する。したがって、遅延の持続期間の間、ANDゲート71は、フリップフロップ12−16をリセットするパルスを作って、1の値を出力するであろう。
【0057】
Dフリップフロップ21−26は、ダブルデータレートクロック信号Rx_clk1316を生成するために使用されており、新しい入力が提示されるときにはいつでも遷移する。Dフリップフロップ21−26は、クロック入力として、入力信号1302、1304、1306、1308、1310、及び1312をそれぞれ受信する。Dフリップフロップ21−26はまた、リセット信号1314を受信する。図13に示されているように、Dフリップフロップ21−26のそれぞれは、そのDデータ入力にフィードバックされる、そのQ_bar出力を有している。そのため、Dフリップフロップ21−26のそれぞれについては、そのそれぞれの入力クロック信号がライジングエッジ遷移を経験するときにはいつでも、そのQ_bar出力は、1から0へと、あるいは、0から1へとトグルするであろう。Dフリップフロップ21−26のQ_bar出力は、図13において図示されているように、XORゲート35及び36を通じて、一緒に入力される。XORゲート35及び36の出力は、順番に、XORゲート37を通じて一緒に入力される。XORゲート37は、Dフリップフロップ21−26のQ_bar出力の奇数が1の値を有するときにはいつでも、1の値を出力するであろう。他が同じ値を保持している一方でDフリップフロップ21−26のQ_bar出力のうちの1つだけが常に(at any one time)トグルするので、XOR37の出力は、入力1302、1304、1306、1308、1310、及び1312の各変更についてトグルするであろう。これは、ダブルデータレートのクロック信号Rx_Clk1316を生成する。一実施形態においては、遅延素子62は、Rx_Clk信号がデータ回復回路1300によって出力される他の信号ときちんと同期しないということを確実にするために使用される。
【0058】
ORゲート31は、Rx_Data_Polarity信号1318を生成しており、すぐに生じた状態が+あるいは−の極性であるかどうかを示している。ORゲート31は、Dフリップフロップ11−13のQ出力1322、1324、及び1326をそれぞれ入力として受信する。そのため、ORゲート31は、正の極性(A−to−Bの正、B−to−C正、あるいはC−to−Aの正)入力が生じるときはいつでも、1の値を出力する。他方で、−の極性状態が生じるとき、Rx_Data_Polarity信号1318は、0の値を有するであろう。
【0059】
ORゲート32、33、及び34は、C−to−A状態(正あるいは負の極性)、A−to−B状態(正あるいは負の極性)、及びB−to−C状態(正あるいは負の極性)が極性に関わらず生じるとき、それぞれ、キャプチャするために使用されている。例えば、ORゲート32は、入力として、Dフリップフロップ13及び16のQ_outputs1326及び1332をそれぞれ受信する。そのため、ORゲート32は、C−to−Aの正あるいはC−to−Aの負が生じるときにはいつでも1つの値を出力する。
【0060】
ORゲート32−34の出力は、図13に図示されているように、Dフリップフロップ41−46のDデータ入力に結合されている。ORゲート32の出力は、Dフリップフロップ41及び44のD入力に結合される。同様に、ORゲート33の出力は、Dフリップフロップ42及び45のD入力に結合されており、ORゲート34の出力は、Dフリップフロップ43及び46のD入力に結合されている。同時に、Dフリップフロップ41−46のクロック入力は、入力1302、1304、1306、1308、1310、及び1312に、それぞれ結合される。したがって、例えば、Dフリップフロップ41は、前の状態がC−to−A(極性に関わらず)であり、現在の状態がA−to−Bの正であるときにはいつでも、値1の出力(a Q output of value one)を有するであろう。図12を参照すると、このことは、状態C−to−Aの正あるいはC−to−Aの負のうちいずれから、状態A−to−Bの正へのクロックワイズ遷移に対応する。同様に、Dフリップフロップ44は、以前の状態がC−to−A(極性は問わない)であり、また、現在の状態がA−to−Bの負であるときにはいつでも、値1のQ出力を有するであろう。図12を参照すると、これは、状態C−to−Aの正あるいは状態C−to−Aの負のうちいずれかからA−to−Bの負へのクロックワイズ遷移に対応する。したがって、Dフリップフロップ41−46は、図12の状態図1200における6つのクロックワイズ遷移のうちの1つをそれぞれキャプチャする。
【0061】
Dフリップフロップ41−46のQ出力は、図13に図示されているように、Dフリップフロップ11−16のそれぞれのQ出力と一緒に、それぞれのANDゲート51−56へと入力される。例えば、Dフリップフロップ41のQ出力は、Dフリップフロップ11のQ出力1322と一緒にANDゲート51へと入力される。ANDゲート51−56は、6つのクロックワイズ遷移のうちの1つのみがいずれのときにおいて反映されるということを確実にするために使用される。言いかえれば、ANDゲート51−56の出力のうちの1つだけが、いずれのときにおいても1の値を有することができる。ANDゲート51−56の出力は、Rx_Data_Phase1320を生成するために、ORゲート61へと一緒に入力される。したがって、Rx_Data_Phase1320は、クロックワイズ位相遷移が生じるときにはいつでも1の値を有しており、また、そうでないときには0の値を有する。逆クロックワイズ遷移あるいは極性のみ(同じ位相の遷移:例、A−to−Bの正からA−to−Bの負)の遷移が生じる場合には、Rx_Data_Phase1320は、0の値を有することができる。例えば、現在の状態がA−to−Bの正である場合には、回復回路1300は、次の状態がC−to−Aの負あるいはA−to−Bの負である場合には、Rx_Data_polarity1318及びRx_Data_phase1320について同じ値を出力するであろう。したがって、追加の回路構成は、これらのタイプの遷移間で区別することが必要とされている。
【0062】
図14は、極性のみの遷移をキャプチャするための追加の回路構成1400を図示している。回路構成1400に対する入力は、入力信号1302、1304、1306、1308、1310、1312、Dフリップフロップ11−16のQ出力1322、1324、1326、1328、1330、及び1332を含んでいる。回路構成1400は、Dフリップフロップ71−76を含んでおり、極性のみの遷移をキャプチャするために使用されている。例えば、Dフリップフロップ71は、クロック入力として入力信号1302と、Dデータ入力としてQ出力信号1328と、を受信し、そしてA−to−Bの負からA−to−Bの正への遷移をキャプチャするために使用される。A−to−Bの負が生じるとき、Q出力1328は、1の値を有するであろうということに注意してください。引き続いて、A−to−Bの正が生じるときには、Q出力1328は、Q出力1322が値を1に変更するときの時間とフリップフロップ12−16がリセットされるときの時間との間の遅延の持続時間の間、1の値を有し続けるであろう。遅延持続時間の間、入力信号1302及びQ出力1328の両方は、1の値を有するであろう、そして、Dフリップフロップ71のQ出力が1の値に変更することをもたらす。これはまた、ANDゲート81の出力が1の値を有することをもたらす。Dフリップフロップ72−76及びそれぞれのANDゲート82−86のオペレーションは同様である。
【0063】
ANDゲート81−86の出力は、ORゲート87へと一緒に入力され、出力信号Rx_Data_same_phase1402を生成する。したがって、出力信号Rx_Data_same_phase1402は、6つの可能な極性のみの状態遷移のうちのいずれか1つが生じるときにはいつでも、1の値を有する。そのため、Rx_Data_same_phase1402は、回路構成1300のRx_Data_phase1320が0の値を有するときにはいつでも、遷移が極性のみあるいは逆クロックワイズであるかどうかを決定するために使用されることができる。
【0064】
回路構成1400は、図13のデータ回復回路1300と一緒に動作可能である。言いかえれば、回路構成1400の出力Rx_Data_same_phase1402は、下記でさらに図示されているように、復号のための後続デコーダステージ(subsequent decoder stage)へ、回路1300の出力Rx_Clk1316、出力Rx_Data_polarity1318、及び出力Rx_Data_phase1320を一緒に提供される。
【0065】
図15は、図13及び14において図示されたデータ回復回路によって生成された出力を復号するために使用されることができるデコーダ1502の実施形態1500の一例である。デコーダ1502は、7つの入力セット1504、1506、1508、1510、1512、及び1516を受信する。例示的な実施形態1500においては、各入力セットは、図13及び14において図示されたデータ回復回路のRx_Data_phase出力、Rx_Data_polarity出力、及びRx_Data_same_phase出力のそれぞれの1ビットを備えた、3ビット入力である。デコーダ1502は、16ビットデータ出力1518を生成するために、受信された7つの3ビット入力セットを復号する。デコーダ1502の他の変更もまた、当業者によって理解されることができるように、可能である。例えば、デコーダ1502は、7つの入力セットよりも多いあるいは少なく受信すること、及び/または、異なる長さのデータ出力1518を生成すること、ができる。
【0066】
シリアルインタフェースのインプリメンテーションの例(Example Serial Interface Implementations)
図10及び11は、本発明の3相変調データ符号化スキームを使用している、シリアルインタフェースのインプリメンテーションの例を図示している。図10は、プリント配線板に関するインプリメンテーション1000の例を図示している。示されているように、3つのコンダクタA、B、及びCは、下層のグラウンドからそれらを分離して、誘電コア(dielectric core)を備えた上層のグラウンドでインターリーブされる。一実施形態においては、グラウンドに対するいずれのコンダクタからのインピーダンスは値Z0を有している。図11は、ツイストされたトリオケーブル(twisted trio cable)を使用しているインプリメンテーション1100の一例を図示している。
【0067】
モバイルディスプレイデジタルインタフェース(MDDI)のための3相変調(Three Phase Modulation for Mobile Display Digital Interface (MDDI))
モバイルディスプレイデジタルインタフェース(Mobile Display Digital Interface)(MDDI)は、ホストとクライアントとの間の短距離通信リンクにわたる超高速スピードシリアルデータ転送(very-high-speed serial data transfer)を可能にする、コストエフェクティブ(cost-effective)で、低電力消費の転送メカニズムである。ある実施形態においては、MDDIインタフェースは、本発明の3相変調データ符号化スキームを使用することから、利益を得ることができる。
【0068】
一態様においては、MDDIホストは、本発明のデータ符号化スキームを使用することから利益を得ることができるいくつかのタイプのデバイスのうちの1つを備えることができる。例えば、ホストは、ハンドヘルド、ラップトップあるいは同様のモバイルコンピューティングデバイスの形態におけるポータブルコンピュータであることができる。また、パーソナルデータアシスタント(Personal Data Assistant)(PDA)、ページングデバイス、あるいはワイヤレス電話あるいはモデムのうちの1つであることもできる。代替的に、ホストは、ポータブルDVDあるいはCDプレーヤー、あるいはゲームプレイイングデバイス(game playing device)のような、ポータブルエンタテイメントあるいはプレゼンテーションデバイスであることができる。さらに、ホストは、クライアントを備えた高速通信リンクが望まれる、様々な他の広く使用される、あるいは、計画された、商業製品において、ホストデバイスあるいは制御エレメントとして常駐することができる。例えば、ホストは、ビデオ記録デバイスから、改善されたレスポンスのためにストレージベースのクライアントに対して、あるいはプレゼンテーション(presentations)のために高い解像度のより大きなスクリーンに対して、高いレートでデータを転送するために使用されることができる。一般に、当業者は、新しく加えられたあるいは既存の、コネクタあるいはケーブルにおいて利用可能な限定された数のコンダクタを使用して、情報のより高いデータレートのトランスポート(transport)で、より古いデバイスを組み込む(retrofit)能力同様に、このインタフェースの使用から利益を得ることができる広範囲のモダン電子デバイス及び器具(appliances)、を理解するであろう。同時に、MDDIクライアントは、エンドユーザに対して情報を提示すること、あるいは、ユーザからホストへ情報を提示すること、に便利な様々なデバイスを備えることができる。例えば、ゴーグルあるいは眼鏡に組み込まれたマイクロディスプレイ、帽子あるいはヘルメットに組み込まれたプロジェクションデバイス、例えば、ウィンドウあるいはウィンドシールドのような乗り物に組み込まれた小さなスクリーンあるいはホログラフィックエレメント、あるいは、高品質の音声あるいは音楽を提示するための様々なスピーカー、ヘッドホン、あるいは音声システム、がある。他のプレゼンテーションデバイスは、ミーティングのための、あるいは、映画及びテレビ画像のための、情報を提示するために使用されるプロジェクタあるいはプロジェクションデバイスを含む。他の例は、ユーザからのタッチあるいは音のほかに、少しの実際の「入力(input)」でデバイスあるいはシステムのユーザからかなりの量を転送することを要求することができる、タッチパッドあるいは感度の高いデバイス(sensitive devices)、音声認識入力デバイス、セキュリティスキャナ、等の使用を含む。さらに、コンピュータのためのドッキングステーション、無線電話のためのカーキットあるいはデスクトップキット及びホルダー(docking stations for computers and car kits or desk-top kits and holders for wireless telephones)は、エンドユーザに対して、あるいは他のデバイスおよび機器に対して、インタフェースデバイスとして作用し、そして、データの転送、特に高速ネットワークが含まれているデータの転送、を援助するためにクライアント(マイスのような出力デバイスあるいは入力デバイス)あるいはホストのいずれかを利用することができる。しかしながら、当業者は、本発明がこれらのデバイスに限定されないということを容易に認識するであろう、また、市場には多くの他のデバイスがあり、使用を提唱するために(proposed for use)、ストレージ及びトランスポートの点において、あるいは、プレイバックにおけるプレゼンテーションの点において、のいずれかで、エンドユーザに、高品質の画像及び音を提供するように意図されている。本発明は、望ましいユーザ体験を実現するために必要とされる高いデータレートに適応するために、様々なエレメントあるいはデバイス間のデータスループットを増加することにおいて便利である。
【0069】
結び(Conclusion)
本発明の様々な実施形態は上記で説明されてきたが、それは、制限するものとしてではなく、例としてのみ提示されたということが理解されるべきである。詳細および形式における様々な変更が本発明の精神及び範囲から逸脱することなく、ここにおいてなされることができるということは、関連技術の当業者にとって明白であろう。したがって、本発明の幅及び範囲は、上記で説明される例示的な実施形態のいずれによって制限されるべきではないが、下記の特許請求の範囲及びそれらの均等物にしたがってのみ定義されるべきである。
【背景】
【0001】
(分野)
本発明は、一般に高速シリアル通信(high speed serial communication)に関する。より具体的には、本発明は、高速シリアル通信のための3相変調データ符号化スキーム(three phase modulation data encoding schemes)に関する。
【0002】
(背景)
高速シリアル通信の分野において、絶え間なく増加するデータレート(ever increasing data rates)に関する需要は増し続けている。
【0003】
多くの従来の高速シリアルインタフェースシステム(high speed serial interface systems)は、別のデータ及びクロック信号(separate data and clock signals)を用いて、非ゼロ復帰(non-return to zero)(NRZ)データ符号化を使用している。しかしながら、このデータ及びクロック信号の分離(separation)は、インタフェースの最大可能リンクデータレートを制限して、2つの信号間のスキュー(skew)を典型的に結果としてもたらす。
【0004】
典型的には、データとクロック信号との間のスキューを削除する(eliminate)ためにシリアルインタフェースの受信エンド(receiving end)において、デスキューイング回路構成(de-skewing circuitry)が使用されている。結果、シリアルインタフェースのリンクスタートアップ時間及び不動産の必要要件(the real estate requirements and the link start-up time of the serial interface)の双方は増大し、後者は、システム電力消費を最小化するために、インタフェースが低い負荷サイクル(low duty cycle)で断続的に(intermittently)使用されているときに不利益となる。
【0005】
他の従来のシリアルインタフェースシステムは、データ信号及びストローブ信号を使用することによるスキューの影響をあまり受けないが(more immune to skew)、高速で動作するときに、スキュー問題に苦しむ。
【0006】
さらに、ある統合された受信機デバイス(integrated receiver devices)は、高電圧を駆動するためにより大きい特徴サイズ(feature sizes)を有しているので、典型的により遅いロジックで作られている。これは、例えば、LCDパネルを駆動するために使用される、統合されたLCDコントローラドライバ回路(integrated LCD Controller-Driver circuits)のケースである。そのため、従来システムを使用しているそのようなデバイスにとって、高速シリアルインタフェースをインプリメントすることは難しいであろう。
【0007】
したがって、従来のシリアルインタフェースシステムの上記で説明された問題を解決する、高速シリアルインタフェースが必要とされている。さらに、従来のシステムと比較して、増大したキャパシティ及び低減された電力消費を備えた高速シリアルインタフェースが必要とされている。
【発明の概要】
【0008】
高速シリアルインタフェースは、ここにおいて提供されている。
【0009】
一態様においては、高速シリアルインタフェースは、データ及びクロック情報を連帯的に符号化する(jointly encoding)ために、3相変調データ符号化スキーム(a three phase modulation data encoding scheme)を使用する。したがって、インタフェースの受信エンドにおいて回路構成をデスキューする(de-skewing)必要性は削除され、縮小されたリンクスタートアップ時間と改善されたリンク効率と電力消費、を結果としてもたらす。一実施形態においては、高速シリアルインタフェースは、データ及びクロック情報のための別々のコンダクタを備えた従来システムよりも、少ない信号コンダクタ(signal conductors)を使用する。別の実施形態においては、シリアルインタフェースは、データが、送信データレートのいかなる予備知識を有している受信エンドなしに、いずれの速度において送信されることを可能にする。
【0010】
別の態様においては、高速シリアルインタフェースは、データ及びクロック情報を連帯的に符号化する、極性符号化された3相変調データ符号化スキーム(polarity encoded three phase modulation data encoding scheme)を使用する。上記説明された利益に加えて、このことは、1以上のビットが、いずれの単一のボーインターバル(baud interval)において送信されることを可能にすることによって、シリアルインタフェースのリンクキャパシティをさらに増大させる。
【0011】
さらなる態様においては、極性符号化された3相変調データ符号化スキームは、より遅いロジック回路を備えたある受信機ドライバ(certain receiver drivers with slower logic circuits)のための高速シリアルインタフェースをインプリメントするために使用されている。インタフェース上で遷移ごとに少なくとも2ビット(at least two bits per transition)を符号化することによって、符号化スキームは、データ遷移レートが、通常のシリアルデータレートの半分となることを可能にする。
【0012】
ここにおいて提供されている3相変調データ符号化スキームを使用している高速インタフェースは、同じドライバを使用している他の高速インタフェースとして電流の半分を消費する。これは、一般に、他のシリアルインタフェース(例、データ及びクロック、あるいはデータ及びストロボ)におけるケースとして、2つの同時アクティブ出力を有する代わりに、1つのドライバ出力だけが一度において(at one time)アクティブ状態であるためである。この電力消費の縮小は、他のシリアルインタフェースのレートの少なくとも2倍でデータを送るために、3相変調データ符号化スキームを利用している高速インタフェースの機能と結合される。
【0013】
本発明のさらなる実施形態、特徴、及び利益は、本発明の様々な実施形態の構造及びオペレーションと同様に、添付図面を参照して下記で詳細に説明されている。
【図面の簡単な説明】
【0014】
【図1】図1は、スキームにしたがって3レベルの異なるデータ符号化スキームにおける例示的な遷移を図示する。
【図2】図2は、環状状態図(circular state diagram)を図示する。
【図3】図3は、3相変調データ符号化スキームを図示する一例である。
【図4】図4は、3相変調データ符号化スキームをインプリメントするためのシリアルインタフェース送信機を図示する。
【図5】図5は、3相変調データ符号化スキームにしたがって、符号化状態に対応する電流のフローシナリオを図示する。
【図6】図6は、3相変調データ符号化スキームのためのデータ回復回路の一例を図示する。
【図7】図7は、図3の3相変調データ符号化スキーム上のタイミングオフセットの影響(impact)を図示する。
【図8】図8は、極性符号化された3相変調データ符号化スキームの状態の表(state table)の一例である。
【図9】図9は、図8の状態図にしたがった、極性符号化された3相変調データ符号化スキームを図示する一例である。
【図10】図10は、3相変調データ符号化スキームをイネーブルするための、プリント配線板(printed wiring board)上の信号コンダクタのインプリメンテーションの一例を図示する。
【図11】図11は、3相変調データ符号化スキームをイネーブルするための、ケーブルにおける信号コンダクタのインプリメンテーションの一例を図示する。
【図12】図12は、極性符号化された3相変調データ符号化スキームの状態図の一例を図示する。
【図13】図13は、極性符号化された3相変調データ符号化スキームのためのデータ回復回路の一例を図示する。
【図14】図14は、図13の例示的なデータ回復回路の追加の回路構成を図示する。
【図15】図15は、図13及び図14のデータ回復回路の出力を復号するためのデータデコーダの一例を図示する。
【詳細な説明】
【0015】
ここにおいて組み込まれており、明細書の一部分を形成する添付図面は、詳細な説明と一緒に本発明を図示しており、本発明の原理を説明すること、関連技術において熟練している人(a person skilled in the pertinent art)が本発明を行ない使用することをできるようにすること、にさらに役に立つ。
【0016】
本発明は、添付図面を参照して説明されるであろう。エレメントが最初に現れる図面は、対応する参照数字における一番左のデジット(単数または複数)によって、典型的に示されている。
【0017】
本明細書は、本発明の特徴を組み込む1つまたは複数の実施形態を開示する。開示された実施形態(単数または複数)は、発明を単に例示する。本発明の範囲は、開示された実施形態(単数または複数)に制限されていない。本発明は、ここに添付された請求項(claims)によって定義されている。
【0018】
説明された実施形態(単数または複数)、また「一実施形態(one embodiment)」、「実施形態(an embodiment)」、「実施形態の一例(an example embodiment)」等に対する明細書における参照は、記載された実施形態(単数または複数)は特定の特徴、構造、あるいは特性(characteristic)を含むことができるということを示しているが、すべての実施形態はかならずしも特定の特徴、構造、あるいは特性を含まなくてもよい。さらに、そのような言いまわし(phrase)は必ずしも同じ実施形態を指していない。さらに、特定の特徴、構造、あるいは特性が一実施形態に関連して説明されているとき、明示的に説明されているかどうかに関わらず、他の実施形態に関連して、当業者の知識(knowledge)内で、そのような特徴、構造、あるいは特性に影響を及ぼす、ということが提示されている(submitted)。
【0019】
本発明の実施形態はハードウェア、ファームウェア、ソフトウェア、あるいはそれらのいずれの組み合わせにおいてインプリメントされることができる。本発明の実施形態はまた、マシン可読媒体(machine-readable medium)上で保存されたインストラクション(instructions)としてインプリメントされることができ、そしてそれは、1つまたは複数のプロセッサによって読み取られ、実行されることができる。マシン可読媒体は、マシン(例、コンピューティングデバイス)によって読み取られることができる形式で情報を保存するためにあるいは送信するために、いずれのメカニズムも含むことができる。例えば、マシン可読媒体は、読み取り専用メモリ(ROM);ランダムアクセスメモリ(RAM);磁気ディスクストレージ媒体;光学ストレージ媒体;フラッシュメモリデバイス;電子、光学、可聴あるいは他の形態の、伝播信号(例、キャリア波、赤外線信号、デジタル信号等)及び他のものを含むことができる。さらに、ファームウェア、ソフトウェア、ルーチン、インストラクションは、ある動作(certain actions)を実行するものとしてここにおいて説明されることができる。しかしながら、そのような記載は、単なる便宜のためであるということと、そのような動作はコンピューティングデバイス、プロセッサ、コントローラ、あるいはファームウェア、ソフトウェア、ルーチン、インストラクション等を実行する他のデバイスに実際には帰因するということ、が理解されるべきである。
【0020】
埋め込まれたタイミング情報を備えたデータ符号化(Data Encoding with Embedded Timing Information)
上記で説明されるように、データとクロック信号との間のスキューを削除するために、あるいは、シリアルインタフェースにおいて回路構成をデスキューする必要性のために、データ及びクロック情報(あるいはデータ信号においてタイミング情報を埋め込む)を連帯的に符号化することが望ましい。それを実現するための1つの共通技術は、異なるデータ符号化スキームを使用することによるものであり、それによって、データ及びクロック情報は、単一信号の状態遷移(state transitions)において連帯的に符号化される。
【0021】
異なるデータ符号化スキームの大部分は、レベルの異なるスキームであり、それによって、状態遷移は、データ及びクロック信号(the data and clock signal)のレベル(大きさ)における変更の点において定義されている。
【0022】
図1は、3レベルの異なるデータ符号化スキームにおける遷移の例を図示している。図1のスキームによると、−Vから0の信号レベル(電圧)遷移はロジック0であり、−Vから+Vの信号レベル(電圧)遷移はロジック1であり、0から−Vの信号レベル(電圧)遷移はロジック0であり、0から+Vの信号レベル(電圧)遷移はロジック1であり、+Vから0の信号レベル(電圧)遷移はロジック1であり、+Vから−Vの信号レベル(電圧)遷移はロジック0である。
【0023】
遷移102及び遷移104の例は、信号のレベルが−Vから+Vへと変わることによって、2つの信号レベル遷移を図示している。遷移102は、01データシーケンスを送信するために、0から+Vへの第2の遷移が続く−Vから0への第1の遷移を含んでいる。遷移104は、ロジック1を送信するために、−Vから+Vへの単一の遷移を含んでいる。
【0024】
しかしながら、図1に示されているように、受信エンドにおけるデータ回復回路構成のレスポンス時間と比較して遅い信号スリュ−レート(signal slew rate)に帰因して、両方の遷移102及び104は、同一に見られ、回復回路構成によって01と解釈される。同様の遷移復号の問題は、図1で図示されるケースの+Vから−Vの遷移の際、あるいは、スリューレートがデータ回復回路のレスポンス時間よりも早いときに、生じる。
【0025】
復号状態遷移におけるこの曖昧さは、望ましい状態に到達するために、中間状態を通じて受け渡さなければならない遷移を有することに帰因している。したがって、「環状(circular)」状態遷移を備えた異なるデータ符号化スキームは、異なるデータ符号化スキームにおける曖昧な状態遷移を解決するために必要とされている。
【0026】
環状状態遷移を備えた異なるデータ符号化(Differential Data Encoding with Circular State Transitions)
図2は、環状状態図200を図示しており、異なるデータ符号化スキームの状態遷移を定義するために使用されることができる。状態図200によると、データは、3つの状態a、b、及びcの間の遷移に基づいて符号化されている。いずれの2つの状態(aからb、bからa、bからc、cからb、aからc、及びcからa)の間の遷移も、中間状態をトラバースすることなく単一のステップにおいて生じるということに注意してください。そのため、上記で議論されているように、状態図200に基づいた異なるデータ符号化スキームは、状態遷移の復号問題を解消するであろう。
【0027】
図3は、図2の循環状態図200に基づいた、3相変調データ符号化スキーム300を図示している。データ符号化スキーム300にしたがって、2つの方角で回転する(rotates)3相信号は、3つのコンダクタA、コンダクタB、及びコンダクタCを使用して送信される。3相信号を構成する3つの信号(コンダクタA、コンダクタB、及びコンダクタCによって搬送される)は独立しており、各信号は、残りの2つと比較して、120度の位相の不一致(120 degrees out of phase)である。
【0028】
いずれのときにおいても、コンダクタA、コンダクタB、及びコンダクタCのうちまさに2つは、信号を搬送しており、データ符号化状態は、コンダクタ間の信号フローの点において定義されている。一実施形態において、3つの状態(図2の状態a、状態b、状態cにそれぞれ対応している)は、AからB(A to B)、BからC(B to C)、及びCからA(C to A)と、信号フローで定義されている。3つの状態の間の遷移は、そのあとで、環状状態遷移を確実にするために状態図200にしたがって、定義される。一実施形態において、(AからB)から(BからC)のクロックワイズ遷移(clockwise transitions)、(BからC)から(CからA)のクロックワイズ遷移、及び(CからA)から(AからB)のクロックワイズ遷移は、ロジック1を送信するために使用されているが、(BからC)から(AからB)の逆クロックワイズ遷移(counter-clockwise transitions)、(AからB)から(CからA)への逆クロックワイズ遷移、及び(CからA)から(BからC)の逆クロックワイズ遷移は、ロジック0を送信するために使用されている。
【0029】
図3に戻って参照すると、3相変調スキームを使用しているデータ符号化の一例が示されている。信号302、信号304、及び信号306は、コンダクタA、コンダクタB、及びコンダクタC、それぞれに適用された電圧信号を図示している。いずれのときにおいても、第1コンダクタは正の電圧(例えば、+V)に結合されており、第2コンダクタは、負の電圧(例えば−V)に結合されている一方で、残りの第3コンダクタは、開路されている(open circuited)。そのため、符号化状態は、第1コンダクタと第2コンダクタとの間の電流フローによって決定される。状態(AからB)、状態(BからC)、及び状態(CからA)のうち1つは、信号308(A>B)、信号310(B>C)、及び信号312(CからA)によって図示されるように、いずれのときにおいても真であることができ(can be true at any time)、クロックワイズ状態遷移は、ロジック1を送信するために使用され、逆クロックワイズ状態遷移は、ロジック0を送信するために使用される。一実施形態においては、信号308、信号310、及び信号312は、コンダクタA、コンダクタB、及びコンダクタCにわたる電圧を比較する比較器(comparators)を使用して、生成される。
【0030】
図4は、図3の3相変調データ符号化スキーム300をインプリメントするためのシリアルインタフェース送信機回路400を図示する。回路400は、電流ドライバ回路構成(current driver circuitry)を使用してインプリメントされる。他の回路のインプリメンテーションはまた、ここにおける教示に基づいて当業者によって理解されることができるように、存在する。
【0031】
回路400は、コンダクタAの第1のエンド、コンダクタBの第1のエンド、及びコンダクタCの第1のエンドに対して、スイッチ404a−fを使用して結合されることができる複数の電流ソース402a−fを含んでいる。コンダクタAの第2のエンド、コンダクタBの第2のエンド、及びコンダクタCの第2のエンドは、終了インピーダンス(termination impedances)406a−cを使用して一緒に結合されている。一実施形態においては、コンダクタA、コンダクタB、及びコンダクタCのそれぞれは、値Z0のナチュラルインピーダンスを有しており、終了インピーダンス406a−cは、それぞれ3Z0のインピーダンス値を有している。
【0032】
いずれのときにおいても、スイッチ404a−fのうちまさに2つは、コンダクタA、コンダクタB、及びコンダクタCのうちまさに2つの間で電流フローを引き起こすように閉じている。そのため、単一の電流パスは、回路において、いずれのときにおいても存在する。さらに、符号化スキーム300にしたがって、電流は、コンダクタAからコンダクタBへ、コンダクタBからコンダクタCへ、あるいはコンダクタCからコンダクタAへと、のみ流れることを許可されている。これらの3つの電流フローのシナリオは、データ符号化スキーム300の3つの有効符号化状態のみに対応しており、送信回路400について図5で図示されている。
【0033】
データ回復回路(Data Recovery Circuit)
シリアルインタフェースの受信エンドにおいて、データ回復回路は、送信機回路によって送信されたデータを復号するように使用されている。一実施形態においては、送信機回路400における終了抵抗器406a−bにわたる電圧は、状態遷移を検出するようにモニタされる。例えば、図3の信号A>B 308、信号B>C 310、及び信号C>A 312に似た信号が生成されており、それによって、いずれのときにおいても、これらの信号のうち確実に1つは高く、電流符号化状態を示している。
【0034】
図6は、3相変調データ符号化スキームにしたがって送信されたデータを復号するために使用されることができるデータ回復回路600の例を図示している。他のデータ回復回路のインプリメンテーションはまた、ここにおける教示に基づいて当業者によって理解されるように、使用されることができる。
【0035】
データ回復回路600は、Dフリップフロップの第1層610、第2層624、及び第3層638、及びマルチプレクサ回路646、を含んでいる。
【0036】
データ回復回路600は、入力信号A−to−B602、入力信号B−to−C604、及び入力信号C−to−A606を受信する。いずれのときにおいても、信号602、604、及び606のうちちょうど1つは高く、電流符号化状態が送信されているということを示している。信号602、信号604、及び信号606は、第1層のDフリップフロップ612、614、及び616へとそれぞれ、入力される。
【0037】
第1層のDフリップフロップ612、614、及び616は、信号602、604、及び606によって示されているように、最新の状態遷移(most recent state transition)をキャプチャする(capture)。Dフリップフロップ612、614、及び616のそれぞれは、ロジック1に結合されたそのDデータ入力を有しており、また、そのそれぞれのクロック入力602、604、あるいは606がライジングエッジの遷移(rising edge transition)を経験するときにはいつでも設定されている、ということに注意してください。さらにDフリップフロップ612、614、及び616のうちの1つが設定されるときにはいつでも、それは、他の2つの第1層のDフリップフロップをアシンクロナスで(asynchronously)リセットするということにも注意してください。一実施形態において、これは、他の2つの第1層のDフリップフロップのリセット入力に、ライジングエッジのトリガーされたパルス回路を通じて、各第1層のDフリップフロップのQ出力を結合することによってなされる。例えば、図6の実施形態においては、Dフリップフロップ612のQ出力は、Dフリップフロップ614及び616のリセット入力に、それぞれ、ORゲート620及び622を通じて、結合される。一実施形態において、Dフリップフロップ612、614、及び616は、非各自の状態(non-respective state)が生じるときにのみ瞬間的にリセットされ、Dフリップフロップ612、614、及び616のQ出力は、回路構成を通じてORゲート618、620、及び622に結合され、ORゲート618、620、及び622は、値1の継続信号(continuous signal)ではなく、狭い正パルス(a narrow positive pulse)のみを提供することを確実にする。例えば、Dフリップフロップ612のQ出力は、ANDゲートを通じて、ORゲート620及び622に結合され、入力として、前記Q出力及びそれの遅延された反転バージョン(a delayed inverted version thereof)を受信する。
【0038】
第2層のDフリップフロップ626、628、及び630は、それらのD入力に接続されたそれらのQ_bar出力を備えたトグルフリップフロップ(toggle flip flops)として構成されている。したがって、第2層フリップフロップ626、628、及び630は、それらのそれぞれのクロック入力信号602、604、及び606のライジングエッジ(rising edges)においてトグルする(toggle)。信号602、604、及び606におけるライジングエッジは、データ符号化スキームにおける状態遷移に対応するということに注意してください。そのため、ちょうど1つの状態遷移がいずれのときにおいて生じることができるので、第2層のDフリップフロップ626、628、630のうちの1つのみがいずれのときにおいてトグルする。フリップフロップ626、628、及び630のQ_bar出力は、受信機のクロックRx_Clk636を生成するために、3つの入力XORゲート632へと入力される。受信機636は、フリップフロップ626、628、及び630のQ_bar出力のうちいずれか1つがトグルするたびにトグルするであろう、その結果、ハーフレートのクロック(half rate clock)を生成する。
【0039】
第3層のDフリップフロップ640、642、及び644は、それぞれ、信号A−to−B602によって駆動されるクロック入力、信号B−to−C604によって駆動されるクロック入力、及び信号C−to−A606によって駆動されるクロック入力を有する。それらのD入力は、第1層のフリップフロップ616のQ出力がフリップフロップ640のD入力に結合されるように第1層のQ出力に相互結合され、第1層のフリップフロップ612のQ出力は、フリップフロップ642のD入力に結合され、第1層フリップフロップ614のQ出力は、フリップフロップ644のD入力に結合される。
【0040】
そのため、第3層のフリップフロップ640、642、及び644は、それぞれ、C−to−A状態の発生、A−to−B状態の発生、及びB−to−C状態の発生、そして、(C−to−A)から(A−to−B)の遷移、(A−to−B)から(B−to−C)の遷移、及び(B−to−C)から(C−to−A)の遷移についてはそれぞれ出力ロジック1、をキャプチャする。これらの遷移は、図3に関して上記で説明されているように、クロックワイズ遷移である。逆クロックワイズ遷移については、フリップフロップ640、642、及び644は、ロジック0をすべて出力する。ちょうど1つの状態遷移がいずれのときにおいて生じることができるので、フリップフロップ640、642、及び644のQ出力のうち1つのみは、いずれのときにおいても、ロジック1であることができることに注意してください。
【0041】
フリップフロップ640、642、及び644のQ出力は、マルチプレクサ回路646へと入力され、第1フリップフロップ層610からのQ出力は、マルチプレクサの選択入力を供給する。一実施形態においては、マルチプレクサ646は、3つの入力ORゲート654が続くANDゲート648、650、及び652を含んでいる。ANDゲート648、650、及び652は、ORゲート654の入力を供給しており、データ回復回路600の出力信号656を供給する。ANDゲート648、650、及び652のうちいずれか1つがロジック1を出力するときにはいつでも、出力信号656がロジック1であり、上記で説明されているように、クロックワイズ状態遷移のときにのみ生じるということに注意してください。したがって、出力信号656は、クロックワイズ状態遷移についてはロジック1であり、逆クロックワイズ状態遷移についてはロジック0であり、その結果、3相変調スキームにしたがって符号化された情報を回復する能力を有する。
【0042】
3相変調上のタイミングオフセットの影響(Impact of Timing Offset on Three Phase Modulation)
図7は、3相変調データ符号化スキーム上のタイミングオフセットの影響を図示する、例700である。図7に示されているように、3相データ及びクロック信号(the 3-phase data and clock signal)の信号A702、信号B704、及び信号C706間のタイミングオフセットは、3相信号において、位相オーバーラップ(phase overlaps)をもたらす。典型的には、このタイミングオフセットは、コンダクタA、コンダクタB、及びコンダクタCの間の信号遅延の差に帰因することができる。結果、曖昧な条件は、信号A>B708、信号B>C710、及び信号C>A712において表されており、データ回復回路の入力を表す。しかしながら幸運なことに、これらの曖昧な条件は、信号714、信号716、及び信号718において図示されているように、電圧あるいは電流オフセットを加えることで解決されることができる。
【0043】
極性符号化された3相変調(Polarity Encoded Three Phase Modulation)
上記に説明されているように、3相変調データ符号化スキームは、複数のロジック1(logic ones)を送信するクロックワイズ状態遷移を使用し、複数のロジック0(logic zeros)を送信する逆クロックワイズ状態遷移を使用する。そのため、ちょうど1つのデータビットは、クロックワイズであろうが逆クロックワイズであろうが、各状態遷移の間に送信される。
【0044】
しかしながら、3相変調データ符号化スキームのキャパシティは、状態遷移の指向性(directionality)に加えて、符号化状態の極性を利用することによりさらに増加されることができる。例えば、図5に戻って参照すると、電流フローの極性は、A−to−Bの正(A-to-B positive)、A−to−Bの負(A-to-B negative)、B−to−Cの正(B-to-C positive)、B−to−Cの負(B-to-C negative)、C−to−Aの正(C-to-A positive)、及びC−to−Aの負(C-to-A negative)、のような追加符号化状態を生成するために使用されることができる。
【0045】
符号化状態の数の二倍にすることで、状態遷移の数、及び引き続いて、各状態遷移の間に符号化されることができるデータビットの数は、増大されることができる。この符号化スキームは、極性符号化された3相変調と呼ばれる。
【0046】
図8は、一例の、極性符号化された3相変調データ符号化スキームの、状態の表800を図示している。ここにおける教示に基づいて当業者によって理解されるように、他の状態図はまた、様々だが、送信されたビットへの状態遷移の均等なマッピング、が可能である。
【0047】
状態の表800によると、2つのデータビットは各状態遷移の間に送信されており、図3のデータ符号化スキームのキャパシティの倍増を結果としてもたらす。また、状態の表800の状態遷移はまだ、図2の状態図200で図示されているように環状であるように適合させるということにも注意してください。
【0048】
他の実施形態においては、状態の表800における状態遷移は、追加の遷移を生成するためにさらに分けられることができ、結果、符号化スキームのキャパシティにおけるさらなる増加を可能にする。例えば、状態遷移(A−to−Bの正あるいは負、から、B−to−Cの正)は、2つの遷移(A−to−Bの正、から、B−to−Cの正)と、(A−to−Bの負、から、B−to−Cの正)と、に分けられることができる。例えば、状態A−to−Bの正から、次の状態は、次の5つの状態:A−to−Bの負、B−to−Cの正、B−to−Cの負、C−to−Aの正、あるいは、C−to−Aの負、のうちのいずれか1つであることができる。これは、log2(5)あるいはおよそ2.3216ビットの情報が単一の状態遷移に符号化されることを可能にする。この技術を使用して、7連続の状態遷移において16ビットの情報を符号化することが可能である。
【0049】
図12は、極性符号化された3相変調データ符号化スキームに基づいた状態図1200の一例を図示しており、異なる符号化状態の間ですべての可能のある状態遷移を示している。
【0050】
図9は、図8の状態図800にしたがって、極性符号化された3相変調データ符号化スキームを図示する一例900である。
【0051】
2方向において回転する3相信号は、3つのコンダクタA、コンダクタB、及びコンダクタCを使用して送信される。3相信号を構成する3つの信号902、904、及び906(コンダクタA、コンダクタB、及びコンダクタCによって搬送される)は、独立しており、各信号は、残りの2つと比較して、120度の位相の不一致である。
【0052】
いずれのときにおいても、コンダクタA、コンダクタB、及びコンダクタCのうちまさに2つは、信号を搬送しており、データ符号化状態は、コンダクタ間の信号フローと前記信号フローの極性との両方の点において定義されている。データ符号化は、状態図800で定義されるように、状態遷移にしたがって、なされている。一実施形態においては、クロックワイズ状態遷移(A−to−BからB−to−C、B−to−CからC−to−A、及びC−to−AからA−to−B)は、ロジック1で始まるデータシーケンス(10及び11)を送信するために使用され、また逆クロックワイズ状態(A−to−BからC−to−A、B−to−CからA−to−B、及びC−to−AからB−to−C)は、ロジック0で始まるデータシーケンス(00及び01)を送信するために使用される。
【0053】
図13は、極性符号化された3相変調データ符号化スキームにしたがって送信されるデータを複合するために使用されることができる、データ回復回路の一例1300を図示する。他のデータ回復回路インプリメンテーションはまた、ここにおける教示に基づいた当業者によって理解されるように、使用されることができる。回復回路1300のオペレーションが下記で述べられている。
【0054】
回復回路1300は、前述のアナログ回路から、入力信号1302、1304、1306、1308、1310、及び1312を受信する。いずれのときにおいても、信号1302、1304、1306、1308、1310、及び1312のうちの1つだけが、符号化状態がすぐ起きたことに依存して、1の値(a value of one)を有することができる。インプリメンテーションにおいて、信号間のオーバーラップあるいはギャップが生じる可能性がある。入力信号1302、1304、1306、1308、1310、及び1312は、それぞれ、Dフリップフロップ11−16のクロック入力に結合される。Dフリップフロップ11−16のそれぞれは、ロジック1に結合されたそのDデータ入力を有しており、そのそれぞれのクロック入力がライジングエッジ遷移を経験するときにはいつでも、Q出力が1の値を有させる。例えば、Dフリップフロップ11は、入力信号1302がライジングエッジ遷移を経験するときにはいつでも、あるいは、均等的に、状態A−to−Bの正が生じるときにはいつでも、1のQ出力(a Q output of one)を有するであろう。そのために、Dフリップフロップ11−16は、それらのそれぞれのQ出力1322、1324、1326、1328、1330、1332によって示されるように、6状態のうちどれがすぐに起きたかをキャプチャする。ただ1つの状態だけがいずれのときにおいても生じることができるので、出力1322、1324、1326、1328、1330、1332のうちの1つだけが、いずれのときにおいても1の値を有し続けることができる。下記でさらに説明されるように、フリップフロップをリセットするための遅延の持続時間の間に1の値を両方有している現在の状態及び新しい状態に対応するQ出力で新しい状態が生じるときにはいつでも、ショートオーバーラップ(a short overlap)があるであろう。
【0055】
状態のうちのいずれかがDフリップフロップ11−16のうちの1つによってキャプチャされるとき、他のフリップフロップはリセットされるであろう。回路1300においては、これはORゲート1−6を使用して達成され、そしてそれは、それぞれのDフリップフロップ11−16のためのリセット信号を生成する。ORゲート1−6は、そのそれぞれのDフリップフロップのQ出力及びリセット信号1314以外で、Dフリップフロップ11−16のQ出力上でライジングエッジによって引き起こされた入力パルスとしてそれぞれ受信する。例えば、ORゲート1は、リセット信号1314と、Dフリップフロップ12−16のQ出力1324、1326、1328、1330、及び1330(ただし、そのそれぞれのDフリップフロップ11のQ出力1322ではない)上でライジングエッジによって引き起こされたパルスを受信する。したがって、ORゲート1の出力は、A−to−Bの正以外のいずれの状態が生じるときにはいつでも、あるいは、リセット信号1314がアサートされる(asserted)場合には、1であろう。反対に(One the other hand)、状態A−to−Bの正が生じ、またリセット信号1341がアサートされないとき、ORゲート1は、0の値を出力するであろう。
【0056】
一実施形態においては、非各自の状態が生じるときにDフリップフロップ11−16は瞬間的にリセットされるということを確実にするために、Dフリップフロップ11−16のQ出力は回路構成を通じてORゲート1−6に結合されており、ORゲート1−6は、値1の継続信号ではなく、パルスのみを提供する。例えば、Dフリップフロップ11のQ出力1322は、ANDゲート71を通じてORゲート2−6に結合される。ANDゲート71は、入力として、Q出力1322と、Q出力1322の遅延された反転バージョンとを受信する。Dフリップフロップ11がA−to−Bの正状態の発生をキャプチャする前に、Q出力1322は0であるので(Dフリップフロップ11は以前にリセットされたであろう)ANDゲート71の出力は0であるということに注意してください。他方で、Qの遅延された反転バージョンは、1値を有している。A−to−Bの正の入力(A-to-B positive input)が生じるとき、Q出力1322は、1に変わる。Qの遅延された反転バージョンは、0に変わる前に、遅延(図示されているように遅延素子によって生成される)の持続時間の間、1の値を保持する。したがって、遅延の持続期間の間、ANDゲート71は、フリップフロップ12−16をリセットするパルスを作って、1の値を出力するであろう。
【0057】
Dフリップフロップ21−26は、ダブルデータレートクロック信号Rx_clk1316を生成するために使用されており、新しい入力が提示されるときにはいつでも遷移する。Dフリップフロップ21−26は、クロック入力として、入力信号1302、1304、1306、1308、1310、及び1312をそれぞれ受信する。Dフリップフロップ21−26はまた、リセット信号1314を受信する。図13に示されているように、Dフリップフロップ21−26のそれぞれは、そのDデータ入力にフィードバックされる、そのQ_bar出力を有している。そのため、Dフリップフロップ21−26のそれぞれについては、そのそれぞれの入力クロック信号がライジングエッジ遷移を経験するときにはいつでも、そのQ_bar出力は、1から0へと、あるいは、0から1へとトグルするであろう。Dフリップフロップ21−26のQ_bar出力は、図13において図示されているように、XORゲート35及び36を通じて、一緒に入力される。XORゲート35及び36の出力は、順番に、XORゲート37を通じて一緒に入力される。XORゲート37は、Dフリップフロップ21−26のQ_bar出力の奇数が1の値を有するときにはいつでも、1の値を出力するであろう。他が同じ値を保持している一方でDフリップフロップ21−26のQ_bar出力のうちの1つだけが常に(at any one time)トグルするので、XOR37の出力は、入力1302、1304、1306、1308、1310、及び1312の各変更についてトグルするであろう。これは、ダブルデータレートのクロック信号Rx_Clk1316を生成する。一実施形態においては、遅延素子62は、Rx_Clk信号がデータ回復回路1300によって出力される他の信号ときちんと同期しないということを確実にするために使用される。
【0058】
ORゲート31は、Rx_Data_Polarity信号1318を生成しており、すぐに生じた状態が+あるいは−の極性であるかどうかを示している。ORゲート31は、Dフリップフロップ11−13のQ出力1322、1324、及び1326をそれぞれ入力として受信する。そのため、ORゲート31は、正の極性(A−to−Bの正、B−to−C正、あるいはC−to−Aの正)入力が生じるときはいつでも、1の値を出力する。他方で、−の極性状態が生じるとき、Rx_Data_Polarity信号1318は、0の値を有するであろう。
【0059】
ORゲート32、33、及び34は、C−to−A状態(正あるいは負の極性)、A−to−B状態(正あるいは負の極性)、及びB−to−C状態(正あるいは負の極性)が極性に関わらず生じるとき、それぞれ、キャプチャするために使用されている。例えば、ORゲート32は、入力として、Dフリップフロップ13及び16のQ_outputs1326及び1332をそれぞれ受信する。そのため、ORゲート32は、C−to−Aの正あるいはC−to−Aの負が生じるときにはいつでも1つの値を出力する。
【0060】
ORゲート32−34の出力は、図13に図示されているように、Dフリップフロップ41−46のDデータ入力に結合されている。ORゲート32の出力は、Dフリップフロップ41及び44のD入力に結合される。同様に、ORゲート33の出力は、Dフリップフロップ42及び45のD入力に結合されており、ORゲート34の出力は、Dフリップフロップ43及び46のD入力に結合されている。同時に、Dフリップフロップ41−46のクロック入力は、入力1302、1304、1306、1308、1310、及び1312に、それぞれ結合される。したがって、例えば、Dフリップフロップ41は、前の状態がC−to−A(極性に関わらず)であり、現在の状態がA−to−Bの正であるときにはいつでも、値1の出力(a Q output of value one)を有するであろう。図12を参照すると、このことは、状態C−to−Aの正あるいはC−to−Aの負のうちいずれから、状態A−to−Bの正へのクロックワイズ遷移に対応する。同様に、Dフリップフロップ44は、以前の状態がC−to−A(極性は問わない)であり、また、現在の状態がA−to−Bの負であるときにはいつでも、値1のQ出力を有するであろう。図12を参照すると、これは、状態C−to−Aの正あるいは状態C−to−Aの負のうちいずれかからA−to−Bの負へのクロックワイズ遷移に対応する。したがって、Dフリップフロップ41−46は、図12の状態図1200における6つのクロックワイズ遷移のうちの1つをそれぞれキャプチャする。
【0061】
Dフリップフロップ41−46のQ出力は、図13に図示されているように、Dフリップフロップ11−16のそれぞれのQ出力と一緒に、それぞれのANDゲート51−56へと入力される。例えば、Dフリップフロップ41のQ出力は、Dフリップフロップ11のQ出力1322と一緒にANDゲート51へと入力される。ANDゲート51−56は、6つのクロックワイズ遷移のうちの1つのみがいずれのときにおいて反映されるということを確実にするために使用される。言いかえれば、ANDゲート51−56の出力のうちの1つだけが、いずれのときにおいても1の値を有することができる。ANDゲート51−56の出力は、Rx_Data_Phase1320を生成するために、ORゲート61へと一緒に入力される。したがって、Rx_Data_Phase1320は、クロックワイズ位相遷移が生じるときにはいつでも1の値を有しており、また、そうでないときには0の値を有する。逆クロックワイズ遷移あるいは極性のみ(同じ位相の遷移:例、A−to−Bの正からA−to−Bの負)の遷移が生じる場合には、Rx_Data_Phase1320は、0の値を有することができる。例えば、現在の状態がA−to−Bの正である場合には、回復回路1300は、次の状態がC−to−Aの負あるいはA−to−Bの負である場合には、Rx_Data_polarity1318及びRx_Data_phase1320について同じ値を出力するであろう。したがって、追加の回路構成は、これらのタイプの遷移間で区別することが必要とされている。
【0062】
図14は、極性のみの遷移をキャプチャするための追加の回路構成1400を図示している。回路構成1400に対する入力は、入力信号1302、1304、1306、1308、1310、1312、Dフリップフロップ11−16のQ出力1322、1324、1326、1328、1330、及び1332を含んでいる。回路構成1400は、Dフリップフロップ71−76を含んでおり、極性のみの遷移をキャプチャするために使用されている。例えば、Dフリップフロップ71は、クロック入力として入力信号1302と、Dデータ入力としてQ出力信号1328と、を受信し、そしてA−to−Bの負からA−to−Bの正への遷移をキャプチャするために使用される。A−to−Bの負が生じるとき、Q出力1328は、1の値を有するであろうということに注意してください。引き続いて、A−to−Bの正が生じるときには、Q出力1328は、Q出力1322が値を1に変更するときの時間とフリップフロップ12−16がリセットされるときの時間との間の遅延の持続時間の間、1の値を有し続けるであろう。遅延持続時間の間、入力信号1302及びQ出力1328の両方は、1の値を有するであろう、そして、Dフリップフロップ71のQ出力が1の値に変更することをもたらす。これはまた、ANDゲート81の出力が1の値を有することをもたらす。Dフリップフロップ72−76及びそれぞれのANDゲート82−86のオペレーションは同様である。
【0063】
ANDゲート81−86の出力は、ORゲート87へと一緒に入力され、出力信号Rx_Data_same_phase1402を生成する。したがって、出力信号Rx_Data_same_phase1402は、6つの可能な極性のみの状態遷移のうちのいずれか1つが生じるときにはいつでも、1の値を有する。そのため、Rx_Data_same_phase1402は、回路構成1300のRx_Data_phase1320が0の値を有するときにはいつでも、遷移が極性のみあるいは逆クロックワイズであるかどうかを決定するために使用されることができる。
【0064】
回路構成1400は、図13のデータ回復回路1300と一緒に動作可能である。言いかえれば、回路構成1400の出力Rx_Data_same_phase1402は、下記でさらに図示されているように、復号のための後続デコーダステージ(subsequent decoder stage)へ、回路1300の出力Rx_Clk1316、出力Rx_Data_polarity1318、及び出力Rx_Data_phase1320を一緒に提供される。
【0065】
図15は、図13及び14において図示されたデータ回復回路によって生成された出力を復号するために使用されることができるデコーダ1502の実施形態1500の一例である。デコーダ1502は、7つの入力セット1504、1506、1508、1510、1512、及び1516を受信する。例示的な実施形態1500においては、各入力セットは、図13及び14において図示されたデータ回復回路のRx_Data_phase出力、Rx_Data_polarity出力、及びRx_Data_same_phase出力のそれぞれの1ビットを備えた、3ビット入力である。デコーダ1502は、16ビットデータ出力1518を生成するために、受信された7つの3ビット入力セットを復号する。デコーダ1502の他の変更もまた、当業者によって理解されることができるように、可能である。例えば、デコーダ1502は、7つの入力セットよりも多いあるいは少なく受信すること、及び/または、異なる長さのデータ出力1518を生成すること、ができる。
【0066】
シリアルインタフェースのインプリメンテーションの例(Example Serial Interface Implementations)
図10及び11は、本発明の3相変調データ符号化スキームを使用している、シリアルインタフェースのインプリメンテーションの例を図示している。図10は、プリント配線板に関するインプリメンテーション1000の例を図示している。示されているように、3つのコンダクタA、B、及びCは、下層のグラウンドからそれらを分離して、誘電コア(dielectric core)を備えた上層のグラウンドでインターリーブされる。一実施形態においては、グラウンドに対するいずれのコンダクタからのインピーダンスは値Z0を有している。図11は、ツイストされたトリオケーブル(twisted trio cable)を使用しているインプリメンテーション1100の一例を図示している。
【0067】
モバイルディスプレイデジタルインタフェース(MDDI)のための3相変調(Three Phase Modulation for Mobile Display Digital Interface (MDDI))
モバイルディスプレイデジタルインタフェース(Mobile Display Digital Interface)(MDDI)は、ホストとクライアントとの間の短距離通信リンクにわたる超高速スピードシリアルデータ転送(very-high-speed serial data transfer)を可能にする、コストエフェクティブ(cost-effective)で、低電力消費の転送メカニズムである。ある実施形態においては、MDDIインタフェースは、本発明の3相変調データ符号化スキームを使用することから、利益を得ることができる。
【0068】
一態様においては、MDDIホストは、本発明のデータ符号化スキームを使用することから利益を得ることができるいくつかのタイプのデバイスのうちの1つを備えることができる。例えば、ホストは、ハンドヘルド、ラップトップあるいは同様のモバイルコンピューティングデバイスの形態におけるポータブルコンピュータであることができる。また、パーソナルデータアシスタント(Personal Data Assistant)(PDA)、ページングデバイス、あるいはワイヤレス電話あるいはモデムのうちの1つであることもできる。代替的に、ホストは、ポータブルDVDあるいはCDプレーヤー、あるいはゲームプレイイングデバイス(game playing device)のような、ポータブルエンタテイメントあるいはプレゼンテーションデバイスであることができる。さらに、ホストは、クライアントを備えた高速通信リンクが望まれる、様々な他の広く使用される、あるいは、計画された、商業製品において、ホストデバイスあるいは制御エレメントとして常駐することができる。例えば、ホストは、ビデオ記録デバイスから、改善されたレスポンスのためにストレージベースのクライアントに対して、あるいはプレゼンテーション(presentations)のために高い解像度のより大きなスクリーンに対して、高いレートでデータを転送するために使用されることができる。一般に、当業者は、新しく加えられたあるいは既存の、コネクタあるいはケーブルにおいて利用可能な限定された数のコンダクタを使用して、情報のより高いデータレートのトランスポート(transport)で、より古いデバイスを組み込む(retrofit)能力同様に、このインタフェースの使用から利益を得ることができる広範囲のモダン電子デバイス及び器具(appliances)、を理解するであろう。同時に、MDDIクライアントは、エンドユーザに対して情報を提示すること、あるいは、ユーザからホストへ情報を提示すること、に便利な様々なデバイスを備えることができる。例えば、ゴーグルあるいは眼鏡に組み込まれたマイクロディスプレイ、帽子あるいはヘルメットに組み込まれたプロジェクションデバイス、例えば、ウィンドウあるいはウィンドシールドのような乗り物に組み込まれた小さなスクリーンあるいはホログラフィックエレメント、あるいは、高品質の音声あるいは音楽を提示するための様々なスピーカー、ヘッドホン、あるいは音声システム、がある。他のプレゼンテーションデバイスは、ミーティングのための、あるいは、映画及びテレビ画像のための、情報を提示するために使用されるプロジェクタあるいはプロジェクションデバイスを含む。他の例は、ユーザからのタッチあるいは音のほかに、少しの実際の「入力(input)」でデバイスあるいはシステムのユーザからかなりの量を転送することを要求することができる、タッチパッドあるいは感度の高いデバイス(sensitive devices)、音声認識入力デバイス、セキュリティスキャナ、等の使用を含む。さらに、コンピュータのためのドッキングステーション、無線電話のためのカーキットあるいはデスクトップキット及びホルダー(docking stations for computers and car kits or desk-top kits and holders for wireless telephones)は、エンドユーザに対して、あるいは他のデバイスおよび機器に対して、インタフェースデバイスとして作用し、そして、データの転送、特に高速ネットワークが含まれているデータの転送、を援助するためにクライアント(マイスのような出力デバイスあるいは入力デバイス)あるいはホストのいずれかを利用することができる。しかしながら、当業者は、本発明がこれらのデバイスに限定されないということを容易に認識するであろう、また、市場には多くの他のデバイスがあり、使用を提唱するために(proposed for use)、ストレージ及びトランスポートの点において、あるいは、プレイバックにおけるプレゼンテーションの点において、のいずれかで、エンドユーザに、高品質の画像及び音を提供するように意図されている。本発明は、望ましいユーザ体験を実現するために必要とされる高いデータレートに適応するために、様々なエレメントあるいはデバイス間のデータスループットを増加することにおいて便利である。
【0069】
結び(Conclusion)
本発明の様々な実施形態は上記で説明されてきたが、それは、制限するものとしてではなく、例としてのみ提示されたということが理解されるべきである。詳細および形式における様々な変更が本発明の精神及び範囲から逸脱することなく、ここにおいてなされることができるということは、関連技術の当業者にとって明白であろう。したがって、本発明の幅及び範囲は、上記で説明される例示的な実施形態のいずれによって制限されるべきではないが、下記の特許請求の範囲及びそれらの均等物にしたがってのみ定義されるべきである。
【特許請求の範囲】
【請求項1】
(a)第1コンダクタ、第2コンダクタ、及び第3コンダクタのうちの2つの間で、第1の信号を送信することと、
(b)前記第1コンダクタ、前記第2コンダクタ、及び前記第3コンダクタのうちの2つの間で、第2の信号を送信することと、
を備えており、
ステップ(a)は、第1のデータ符号化状態を定義し、
ステップ(b)は、第2のデータ符号化状態を定義し、
ステップ(a)及びステップ(b)の連続的な発生は、データ符号化状態図における状態遷移を定義し、前記状態遷移は、ロジックデータ符号化を表す、
データ符号化のための方法。
【請求項2】
前記データ符号化状態図は、環状の状態図である、請求項1に記載の方法。
【請求項3】
前記データ符号化状態図のいずれの2つのデータ符号化状態の間の遷移も、中間データ符号化状態をトラバースすることなく、単一のステップにおいて生じる、請求項1に記載の方法。
【請求項4】
ステップ(a)は、前記第1コンダクタと前記第2コンダクタとの間で前記第1の信号を送信することを備え、ステップ(b)は、前記第2コンダクタと前記第3コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項5】
前記状態遷移は、ロジック1を表す、請求項4に記載の方法。
【請求項6】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック11を表す、請求項4に記載の方法。
【請求項7】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック10を表す、請求項4に記載の方法。
【請求項8】
ステップ(a)は、前記第2コンダクタと前記第3コンダクタとの間で前記第1の信号を送信することを備えており、ステップ(b)は、前記第3コンダクタと前記第1コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項9】
前記状態遷移はロジック1を表す、請求項8に記載の方法。
【請求項10】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック11を表す、請求項8に記載の方法。
【請求項11】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック10を表す、請求項8に記載の方法。
【請求項12】
ステップ(a)は、前記第3コンダクタと前記第1コンダクタとの間で前記第1の信号を送信することを備えており、ステップ(b)は、前記第1コンダクタと前記第2コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項13】
前記状態遷移は、ロジック1を表す、請求項12に記載の方法。
【請求項14】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック11を表す、請求項12に記載の方法。
【請求項15】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック10を表す、請求項12に記載の方法。
【請求項16】
ステップ(a)は、前記第1コンダクタと前記第2コンダクタとの間で前記第1の信号を送信することを備えており、ステップ(b)は、前記第3コンダクタと前記第1コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項17】
前記状態遷移は、ロジック0を表す、請求項16に記載の方法。
【請求項18】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック01を表す、請求項16に記載の方法。
【請求項19】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック00を表す、請求項16に記載の方法。
【請求項20】
ステップ(a)は、前記第3コンダクタと前記第1コンダクタとの間で前記第1の信号を送信することを備えており、ステップ(b)は、前記第3コンダクタと前記第2コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項21】
前記状態遷移は、ロジック0を表す、請求項20に記載の方法。
【請求項22】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック01を表す、請求項20に記載の方法。
【請求項23】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック00を表す、請求項20に記載の方法。
【請求項24】
ステップ(a)は、前記第2コンダクタと前記第3コンダクタとの間で前記第1の信号を送信することを備えており、ステップ(b)は、前記第1コンダクタと前記第2コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項25】
前記状態遷移は、ロジック0を表す、請求項24に記載の方法。
【請求項26】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック01を表す、請求項24に記載の方法。
【請求項27】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック00を表す、請求項24に記載の方法。
【請求項28】
単一のデータビットの情報は、ボーインターバルごとに送信される、請求項1に記載の方法。
【請求項29】
2つのデータビットの情報は、ボーインターバルごとに送信される、請求項1に記載の方法。
【請求項30】
ステップ(a)とステップ(b)は、シリアルインタフェースを横切って、データ信号及びクロック信号を共同で送信することを備えており、その結果、前記のシリアルインタフェースの前記受信エンドのデータ回復回路におけるスキューを減らす、請求項1に記載の方法。
【請求項31】
シリアルインタフェース送信機回路は、
第1のエンド及び第2のエンドをそれぞれ有している、第1コンダクタ、第2コンダクタ、及び第3コンダクタと、
複数の電流ソースと、
前記第1コンダクタの前記第1のエンド、前記第2コンダクタの前記第1のエンド、及び前記第3コンダクタの前記第1のエンドに前記電流ソースを選択的に結合する複数のスイッチと、
前記第1コンダクタの前記第2のエンド、前記第2コンダクタの前記第2のエンド、及び前記第3コンダクタの前記第2のエンドを一緒に結合する複数のインピーダンスと、
を備えており、
前記回路における電流は、いずれのときにおいても、前記第1コンダクタ、前記第2コンダクタ、及び前記第3コンダクタのうちのまさに2つの間で、流れており、その結果、前記送信機回路のデータ送信状態を生成する、
シリアルインタフェース送信機回路。
【請求項32】
前記送信機回路は、モバイルデジタルディスプレイインタフェース(MDDI)で使用されている、請求項31に記載のシリアルインタフェース送信機回路。
【請求項1】
(a)第1コンダクタ、第2コンダクタ、及び第3コンダクタのうちの2つの間で、第1の信号を送信することと、
(b)前記第1コンダクタ、前記第2コンダクタ、及び前記第3コンダクタのうちの2つの間で、第2の信号を送信することと、
を備えており、
ステップ(a)は、第1のデータ符号化状態を定義し、
ステップ(b)は、第2のデータ符号化状態を定義し、
ステップ(a)及びステップ(b)の連続的な発生は、データ符号化状態図における状態遷移を定義し、前記状態遷移は、ロジックデータ符号化を表す、
データ符号化のための方法。
【請求項2】
前記データ符号化状態図は、環状の状態図である、請求項1に記載の方法。
【請求項3】
前記データ符号化状態図のいずれの2つのデータ符号化状態の間の遷移も、中間データ符号化状態をトラバースすることなく、単一のステップにおいて生じる、請求項1に記載の方法。
【請求項4】
ステップ(a)は、前記第1コンダクタと前記第2コンダクタとの間で前記第1の信号を送信することを備え、ステップ(b)は、前記第2コンダクタと前記第3コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項5】
前記状態遷移は、ロジック1を表す、請求項4に記載の方法。
【請求項6】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック11を表す、請求項4に記載の方法。
【請求項7】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック10を表す、請求項4に記載の方法。
【請求項8】
ステップ(a)は、前記第2コンダクタと前記第3コンダクタとの間で前記第1の信号を送信することを備えており、ステップ(b)は、前記第3コンダクタと前記第1コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項9】
前記状態遷移はロジック1を表す、請求項8に記載の方法。
【請求項10】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック11を表す、請求項8に記載の方法。
【請求項11】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック10を表す、請求項8に記載の方法。
【請求項12】
ステップ(a)は、前記第3コンダクタと前記第1コンダクタとの間で前記第1の信号を送信することを備えており、ステップ(b)は、前記第1コンダクタと前記第2コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項13】
前記状態遷移は、ロジック1を表す、請求項12に記載の方法。
【請求項14】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック11を表す、請求項12に記載の方法。
【請求項15】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック10を表す、請求項12に記載の方法。
【請求項16】
ステップ(a)は、前記第1コンダクタと前記第2コンダクタとの間で前記第1の信号を送信することを備えており、ステップ(b)は、前記第3コンダクタと前記第1コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項17】
前記状態遷移は、ロジック0を表す、請求項16に記載の方法。
【請求項18】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック01を表す、請求項16に記載の方法。
【請求項19】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック00を表す、請求項16に記載の方法。
【請求項20】
ステップ(a)は、前記第3コンダクタと前記第1コンダクタとの間で前記第1の信号を送信することを備えており、ステップ(b)は、前記第3コンダクタと前記第2コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項21】
前記状態遷移は、ロジック0を表す、請求項20に記載の方法。
【請求項22】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック01を表す、請求項20に記載の方法。
【請求項23】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック00を表す、請求項20に記載の方法。
【請求項24】
ステップ(a)は、前記第2コンダクタと前記第3コンダクタとの間で前記第1の信号を送信することを備えており、ステップ(b)は、前記第1コンダクタと前記第2コンダクタとの間で前記第2の信号を送信することを備えている、請求項1に記載の方法。
【請求項25】
前記状態遷移は、ロジック0を表す、請求項24に記載の方法。
【請求項26】
前記第2の信号は、正の極性を有しており、その結果、前記状態遷移は、ロジック01を表す、請求項24に記載の方法。
【請求項27】
前記第2の信号は、負の極性を有しており、その結果、前記状態遷移は、ロジック00を表す、請求項24に記載の方法。
【請求項28】
単一のデータビットの情報は、ボーインターバルごとに送信される、請求項1に記載の方法。
【請求項29】
2つのデータビットの情報は、ボーインターバルごとに送信される、請求項1に記載の方法。
【請求項30】
ステップ(a)とステップ(b)は、シリアルインタフェースを横切って、データ信号及びクロック信号を共同で送信することを備えており、その結果、前記のシリアルインタフェースの前記受信エンドのデータ回復回路におけるスキューを減らす、請求項1に記載の方法。
【請求項31】
シリアルインタフェース送信機回路は、
第1のエンド及び第2のエンドをそれぞれ有している、第1コンダクタ、第2コンダクタ、及び第3コンダクタと、
複数の電流ソースと、
前記第1コンダクタの前記第1のエンド、前記第2コンダクタの前記第1のエンド、及び前記第3コンダクタの前記第1のエンドに前記電流ソースを選択的に結合する複数のスイッチと、
前記第1コンダクタの前記第2のエンド、前記第2コンダクタの前記第2のエンド、及び前記第3コンダクタの前記第2のエンドを一緒に結合する複数のインピーダンスと、
を備えており、
前記回路における電流は、いずれのときにおいても、前記第1コンダクタ、前記第2コンダクタ、及び前記第3コンダクタのうちのまさに2つの間で、流れており、その結果、前記送信機回路のデータ送信状態を生成する、
シリアルインタフェース送信機回路。
【請求項32】
前記送信機回路は、モバイルデジタルディスプレイインタフェース(MDDI)で使用されている、請求項31に記載のシリアルインタフェース送信機回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公表番号】特表2010−520715(P2010−520715A)
【公表日】平成22年6月10日(2010.6.10)
【国際特許分類】
【出願番号】特願2009−552813(P2009−552813)
【出願日】平成20年2月29日(2008.2.29)
【国際出願番号】PCT/US2008/055566
【国際公開番号】WO2008/109478
【国際公開日】平成20年9月12日(2008.9.12)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公表日】平成22年6月10日(2010.6.10)
【国際特許分類】
【出願日】平成20年2月29日(2008.2.29)
【国際出願番号】PCT/US2008/055566
【国際公開番号】WO2008/109478
【国際公開日】平成20年9月12日(2008.9.12)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
[ Back to top ]